KR101418586B1 - 박막 트랜지스터, 이의 제조방법, 이를 갖는 박막트랜지스터 기판 및 이를 갖는 표시장치 - Google Patents

박막 트랜지스터, 이의 제조방법, 이를 갖는 박막트랜지스터 기판 및 이를 갖는 표시장치 Download PDF

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Abstract

향상된 전기적인 특성을 갖는 박막 트랜지스터, 이의 제조방법, 이를 갖는 박막 트랜지스터 기판 및 이를 갖는 표시장치가 개시된다. 박막 트랜지스터는 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함한다. 반도체 패턴은 게이트 전극과 중첩되는 액티브층 및 액티브층보다 낮은 에너지 밴드갭(energy band gap)을 갖는 로우 밴드갭부를 포함한다. 소스 전극 및 드레인 전극은 반도체 패턴과 중첩되도록 서로 이격되어 형성된다. 이와 같이, 반도체 패턴이 액티브층보다 낮은 에너지 밴드갭을 갖는 로우 밴드갭부를 포함함에 따라, 반도체 패턴의 전자 이동도가 증가될 수 있고, 그 결과 박막 트랜지스터의 전기적인 특성이 향상될 수 있다.
로우 밴드갭부, 나노-크리스탈, 로우 밴드갭층

Description

박막 트랜지스터, 이의 제조방법, 이를 갖는 박막 트랜지스터 기판 및 이를 갖는 표시장치 {THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE THIN FILM TRANSISTOR, THIN FILM TRANSISTOR SUBSTRATE HAVING THE THIN FILM TRANSISTOR AND DISPLAY APPARATUS HAVING THE THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막 트랜지스터, 이의 제조방법, 이를 갖는 박막 트랜지스터 기판 및 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는 액정 표시장치에 사용되는 박막 트랜지스터, 이의 제조방법, 이를 갖는 박막 트랜지스터 기판 및 이를 갖는 표시장치에 관한 것이다.
일반적으로, 액정 표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시패널 및 상기 액정 표시패널의 하부에 배치되어 상기 액정 표시패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정 표시패널은 제1 기판, 제1 기판과 대향하는 제2 기판 및 상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 포함한다. 상기 제1 기판은 복수의 박막 트랜지스터들을 포함하고, 상기 박막 트랜지스터들은 일반적으로 화소전극들과 각각 전기적으로 연결된 화소 트랜지스터들 및 상기 화소 트랜지스터들을 제어 하기 위한 구동 트랜지스터들을 포함한다. 상기 제2 기판은 상기 화소전극들과 각각 대응되는 위치에 형성된 복수의 컬러필터들을 포함한다.
상기 박막 트랜지스터들 각각은 게이트 전극, 상기 게이트 전극 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 액티브층 및 상기 액티브층 상에 서로 이격되어 형성된 소스 전극과 드레인 전극을 포함한다.
상기 액티브층은 일반적으로 비정질 실리콘막(amorphous silicon film), 미세결정 실리콘막(micro-crystalline silicon film) 또는 다결정 실리콘막(micro-crystalline silicon film)으로 이루어질 수 있다.
상기 비정질 실리콘막은 상기 미세결정 실리콘막 및 상기 다결정 실리콘막에 비해 낮은 전자 이동도(electron mobility)를 갖는다. 상기 다결정 실리콘막은 상기 비정질 실리콘 및 상기 미세결정 실리콘에 비해 높은 전자 이동도를 갖고 있지만, 제조공정이 복잡한 문제점을 갖는다.
한편, 상기 미세결정 실리콘막은 상기 다결정 실리콘보다 단순한 공정에 의해 제조되고, 상기 비정질 실리콘막보다 높은 전자 이동도를 갖는다. 그러나, 일반적으로, 상기 미세결정 실리콘막의 하부에는 미세결정들이 존재하지 않고 상기 미세결정 실리콘막의 상부에만 미세결정들이 존재한다. 그로 인해, 상기 게이트 전극에 전압이 인가되어 상기 미세결정 실리콘막의 하부에 채널이 형성될 때, 상기 채널에서의 전자 이동도는 비교적 낮은 값을 가질 수 있다.
따라서, 본 발명에서 해결하고자 하는 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 제1 목적은 보다 향상된 전기적인 특성을 갖는 박막 트랜지스터를 제공하는 것이다.
본 발명의 제2 목적은 상기 박막 트랜지스터를 제조하는 제조방법을 제공하는 것이다.
본 발명의 제3 목적은 상기 박막 트랜지스터를 구비하는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 제4 목적은 상기 박막 트랜지스터 기판을 구비하는 표시장치를 제공하는 것이다.
상기한 본 발명의 제1 목적을 달성하기 위한 일 실시예에 의한 박막 트랜지스터는 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함한다.
상기 반도체 패턴은 상기 게이트 전극과 중첩되는 액티브층 및 상기 액티브층보다 낮은 에너지 밴드갭(energy band gap)을 갖는 로우 밴드갭부를 포함한다. 상기 소스 전극 및 상기 드레인 전극은 상기 반도체 패턴과 중첩되도록 서로 이격되어 형성된다.
상기 박막 트랜지스터는 상기 게이트 전극 및 상기 로우 밴드갭부 사이에 형성된 게이트 절연막을 더 포함할 수 있다.
상기 로우 밴드갭부는 상기 게이트 절연막 및 상기 액티브층 사이에 서로 이격되어 형성된 나노-크리스탈(nano-crystal)들을 포함할 수 있다. 상기 나노-크리 스탈들은 이차원 전자 가스(two-dimensional electron gas)의 형태를 갖도록 상기 게이트 절연막의 표면과 평행한 평면방향으로 이격되어 형성된다. 상기 액티브층은 비정질 실리콘(amorphous silicon) 또는 미세결정 실리콘(micro-crystalline silicon)으로 이루어질 수 있고, 상기 나노-크리스탈은 실리콘 또는 실리콘게르마늄 화합물로 이루어질 수 있다.
상기 로우 밴드갭부는 상기 게이트 절연막 및 상기 액티브층 사이에 박막 형태로 형성된 로우 밴드갭층을 포함할 수 있다. 상기 로우 밴드갭층의 에너지 밴드갭은 0.9eV ~ 1.8eV의 범위를 가질 수 있다. 상기 액티브층은 비정질 실리콘 또는 미세결정 실리콘으로 이루어질 수 있고, 상기 로우 밴드갭층은 실리콘게르마늄 화합물(SiX Ge1-X)로 이루어질 수 있다(단, X는 0<X<1 인 것).
상기 반도체 패턴은 상기 게이트 절연막 및 상기 로우 밴드갭부 사이에 형성되고, 상기 액티브층과 동일한 물질로 이루어진 버퍼층을 더 포함할 수 있다.
상기 반도체 패턴은 상기 소스 전극과 상기 액티브층 사이 및 상기 드레인 전극과 상기 액티브층 상에 형성된 오믹 콘택층(ohmic contact layer)을 더 포함할 수 있다.
상기 게이트 전극은 탑게이트 방식의 박막 트랜지스터를 구현하기 위해 상기 소스 전극 및 상기 드레인 전극이 배치되는 상기 반도체 패턴의 일면 상에 배치될 수 있다.
상기한 본 발명의 제2 목적을 달성하기 위한 일 실시예에 의한 박막 트랜지스터의 제조방법으로, 우선 게이트 전극을 형성한다. 이어서, 상기 게이트 전극과 중첩되는 액티브층 및 상기 액티브층보다 낮은 에너지 밴드갭을 갖는 로우 밴드갭부를 갖는 반도체 패턴을 형성한다. 상기 반도체 패턴과 중첩되고 서로 이격되는 소스 전극 및 드레인 전극을 형성한다.
상기 박막 트랜지스터의 제조방법으로, 상기 게이트 전극 및 상기 로우 밴드갭부 사이에 게이트 절연막을 더 형성할 수 있다.
상기 게이트 절연막 및 상기 로우 밴드갭부 사이에 상기 액티브층과 동일한 물질로 이루어진 버퍼층을 더 형성할 수 있다.
상기 반도체 패턴을 형성하는 방법으로, 상기 게이트 절연막 상에 상기 로우 밴드갭부를 형성한 후, 상기 로우 밴드갭부 상에 상기 액티브층을 형성할 수 있다.
상기 로우 밴드갭부를 형성하는 방법으로, 실리콘 또는 게르마늄을 상기 게이트 절연막 상에 증착하여 서로 이격된 나노-크리스탈들을 형성할 수 있고, 이와 다르게 실리콘 및 게르마늄을 상기 게이트 절연막 상에 증착하여 박막 형태의 로우 밴드갭층을 형성할 수도 있다.
상기한 본 발명의 제3 목적을 달성하기 위한 일 실시예에 의한 박막 트랜지스터 기판은 베이스 기판, 복수의 박막 트랜지스터들, 보호막 및 복수의 화소전극들을 포함한다.
상기 박막 트랜지스터들 각각은 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함한다. 상기 반도체 패턴은 상기 게이트 전극과 중첩되는 액티브층 및 상기 액티브층보다 낮은 에너지 밴드갭을 갖는 로우 밴드갭부를 포함한다. 상기 소스 전극 및 상기 드레인 전극은 상기 반도체 패턴과 중첩되도록 서로 이격 되어 형성된다. 상기 보호막은 상기 박막 트랜지스터들을 덮어 보호한다. 상기 화소전극들은 상기 보호막 상에 형성되어 상기 보호막의 콘택홀들을 통해 상기 박막 트랜지스터들과 전기적으로 연결된다.
상기 박막 트랜지스터들 중 일부는 상기 베이스 기판의 표시영역에 형성되어 상기 화소전극들과 각각 전기적으로 연결될 수 있고, 상기 박막 트랜지스터들 중 다른 일부는 상기 표시영역의 외곽인 상기 베이스 기판의 주변영역에 형성되어, 상기 표시영역에 형성된 상기 박막 트랜지스터들을 제어할 수 있다.
상기한 본 발명의 제4 목적을 달성하기 위한 일 실시예에 의한 표시장치는 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 대향기판 및 상기 박막 트랜지스터 기판과 상기 대향기판 사이에 개재된 액정층을 포함한다.
상기 박막 트랜지스터 기판은 베이스 기판, 복수의 박막 트랜지스터들, 보호막 및 복수의 화소전극들을 포함한다.
상기 박막 트랜지스터들 각각은 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함한다. 상기 반도체 패턴은 상기 게이트 전극과 중첩되는 액티브층 및 상기 액티브층보다 낮은 에너지 밴드갭을 갖는 로우 밴드갭부를 포함한다. 상기 소스 전극 및 상기 드레인 전극은 상기 반도체 패턴과 중첩되도록 서로 이격되어 형성된다. 상기 보호막은 상기 박막 트랜지스터들을 덮어 보호한다. 상기 화소전극들은 상기 보호막 상에 형성되어 상기 보호막의 콘택홀들을 통해 상기 박막 트랜지스터들과 전기적으로 연결된다.
본 발명에 따르면, 반도체 패턴이 액티브층보다 낮은 에너지 밴드갭을 갖는 로우 밴드갭부를 포함함에 따라, 상기 로우 밴드갭부를 따라 형성되는 채널에서의 전자 이동도가 보다 증가될 수 있고, 그로 인해 박막 트랜지스터의 전기적인 특성이 보다 향상될 수 있다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현 은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 도시한 사시도이다.
도 1을 참조하면, 본 실시예에 의한 표시장치는 제1 기판(100), 제2 기판(200) 및 액정층(300)을 포함하여, 광을 이용하여 영상을 표시한다.
상기 제1 기판(100)은 복수의 박막 트랜지스터들 및 상기 박막 트랜지스터들 중 일부와 전기적으로 연결된 화소전극들을 포함한다.
상기 제2 기판(200)은 상기 제1 기판(100)과 대향하여 배치된다. 상기 제2 기판(200)은 상기 화소전극들과 대응되는 위치에 형성된 컬러필터들 및 기판 전면에 형성된 공통전극을 포함할 수 있다. 상기 컬러필터들은 일례로, 적색 컬러필터 들, 녹색 컬러필터들 및 청색 컬러필터들을 포함할 수 있다. 상기 컬러필터들은 상기 제2 기판(200)에 포함되는 것이 아니라 상기 제1 기판(100)에 포함될 수도 있다.
상기 액정층(300)은 상기 제1 및 제2 기판들(110, 120) 사이에 개재된다. 상기 액정층(300) 내의 액정들의 배열은 상기 화소전극들 및 상기 공통전극 사이에 형성된 전기장에 의해 변경된다. 상기 액정들의 배열이 변경되면, 상기 액정들을 투과하는 광의 광투과율이 변경되고, 그 결과 영상이 외부로 표시될 수 있다.
한편, 상기 표시장치는 상기 제1 기판(100)의 하부에서 상기 제1 기판(100)으로 광을 제공하는 백라이트 어셈블리(미도시)를 더 포함할 수 있다.
도 2는 도 1의 표시장치 중 제1 기판을 간단하게 도시한 평면도이다.
도 2를 참조하면, 상기 제1 기판(100)은 영상을 표시하기 위한 표시영역(DA) 및 상기 표시영역(DA)의 외곽인 주변영역(PA)으로 구분된다.
상기 표시영역(DA)에는 영상을 표시하기 위한 복수의 단위화소들(PX)이 형성되고, 상기 주변영역(PA)에는 상기 단위화소들을 제어하기 위한 구동회로(10)가 형성된다. 상기 구동회로(10)는 게이트 신호를 발생시키는 게이트 구동부(12) 및 데이터 신호를 발생시키는 데이터 구동부(14)를 포함할 수 있다.
상기 제1 기판(100)에 포함된 상기 박막 트랜지스터들(150)은 상기 표시영역(DA)에 형성된 화소 트랜지스터들(150a) 및 상기 주변영역(PA)에 형성된 구동 트랜지스터들(150b)로 구분될 수 있다.
상기 화소 트랜지스터들(150a)은 상기 단위화소들(PX)에 형성된 상기 화소전 극들(180)과 각각 전기적으로 연결된다. 상기 구동 트랜지스터들(150b)은 상기 게이트 구동부(12) 또는 상기 데이터 구동부(14) 내에 포함될 수 있다. 이와 다르게, 상기 구동 트랜지스터들(150b)은 상기 게이트 구동부(12)에만 포함되고, 상기 데이터 구동부(14)는 별도의 칩 형태로 상기 주변영역(PA)의 일부 상에 배치될 수 있다.
상기 화소 트랜지스터들(150a) 및 상기 구동 트랜지스터들(150b)은 모두 동일한 공정을 통해 제조되어, 실질적으로 동일한 구조 및 전기적인 특성을 갖는다. 즉, 상기 화소 트랜지스터들(150a)은 상기 표시영역(DA)에 형성되어 상기 화소전극들(180)과 각각 전기적으로 연결되고, 상기 구동 트랜지스터들(150b)은 상기 주변영역(PA)에 형성되는 것을 제외하면, 상기 화소 트랜지스터들(150a) 및 상기 구동 트랜지스터들(150b)은 모두 동일한 특성을 갖는다.
따라서, 상기 박막 트랜지스터들(150)에 대한 특성을 설명할 때, 상기 화소 트랜지스터들(150a)에 대해서만 설명하고, 상기 구동 트랜지스터들(150b)에 대한 설명은 생략하기로 한다.
도 3은 도 2의 제1 기판 중 단위화소를 확대해서 도시한 평면도이고, 도 4는 도 3의 I-I'선을 따라 절단한 단면도이다.
도 2, 도 3 및 도 4를 참조하면, 본 실시예에 의한 상기 제1 기판(100)은 상기 박막 트랜지스터들(150) 및 상기 화소전극들(180)을 포함하고, 베이스 기판(110), 게이트 배선들(120), 게이트 절연막(130), 데이터 배선들(140) 및 보호막을 더 포함한다.
상기 베이스 기판(110)은 플레이트 형상을 갖는다. 상기 베이스 기판(110)은 투명한 물질, 일례로 유리, 석영, 합성수지 등으로 이루어질 수 있다.
상기 게이트 배선들(120)은 상기 베이스 기판(110) 상에 형성된다. 상기 게이트 배선들(120)은 상기 제1 방향(DI1)으로 길게 연장되고, 상기 제1 방향(DI1)과 교차되는 제2 방향(DI2)을 따라 병렬로 배치된다. 상기 제1 및 제2 방향들(DI1, DI2)은 서로 직교할 수 있다. 상기 게이트 배선(120)들 각각은, 예를 들어, 알루미늄(Al) 또는 알루미늄 합금으로 이루어질 수 있다.
상기 게이트 절연막(130)은 상기 게이트 배선(120)들을 덮도록 상기 베이스 기판(110) 상에 형성된다. 상기 게이트 절연막(120)은, 예를 들어, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 등으로 이루어질 수 있다.
상기 데이터 배선들(140)은 상기 게이트 절연막(110) 상에 형성된다. 상기 데이터 배선들(140)은 상기 제2 방향(DI2)으로 길게 연장되고, 상기 제1 방향(DI1)을 따라 병렬로 배치된다. 상기 데이터 배선(140)은, 예를 들어, 몰리브텐(Mo), 몰리브덴-텅스텐 합금(MoW), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있다. 상기 데이터 배선(140)은 저항이 작은 도전층 및 다른 물질로 접촉성이 좋은 접촉층을 갖는 다층구조로 이루어질 수 있다. 예를 들어, 상기 데이터 배선(140)은 알루미늄-크롬 합금(Al/Cr) 및 알루미늄-몰리브덴 합금(Al/Mo) 등을 포함할 수 있다.
상기 박막 트랜지스터들(150) 각각은 게이트 전극(152), 반도체 패턴(154), 소스 전극(156) 및 드레인 전극(158)을 포함한다. 여기서, 상기 박막 트랜지스터 들(150) 각각은 상기 게이트 절연막(130)의 일부를 구성요소로 포함할 수 있다.
상기 게이트 전극(152)은 상기 게이트 배선(120)으로부터 돌출되어, 상기 베이스 기판(110) 상에 형성될 수 있다. 예를 들어, 상기 게이트 전극(152)은 상기 게이트 배선(GL)으로부터 실질적으로 상기 제2 방향(D2)과 평행한 방향으로 돌출되어 형성될 수 있다. 이와 다르게, 상기 게이트 전극(152)은 상기 게이트 배선(120)의 일부분일 수 있다.
상기 게이트 절연막(130)은 상기 게이트 배선(120) 및 상기 게이트 전극(152)을 덮도록 상기 베이스 기판(110) 상에 형성된다. 그 결과, 상기 게이트 절연막(130)의 일부분은 상기 게이트 전극(152) 상에 형성된다.
상기 반도체 패턴(154)은 상기 게이트 전극(152)과 중첩되도록 상기 게이트 절연막(130) 상에 형성된다. 상기 반도체 패턴(154)에 대한 자세한 설명은 후술하기로 한다.
상기 소스 전극(156)은 상기 데이터 배선(140)으로부터 돌출되어, 상기 게이트 절연막(130) 상에 형성될 수 있다. 예를 들어, 상기 소스 전극(156)은 상기 데이터 배선(140)으로부터 실질적으로 상기 제1 방향(DI1)과 평행한 방향으로 돌출되어 형성될 수 있다. 이와 다르게, 상기 소스 전극(156)은 상기 데이터 배선(140)의 일부분일 수도 있다. 상기 소스 전극(GE)의 일부분은 상기 반도체 패턴(154)과 중첩되도록 상기 반도체 패턴(154) 상에 형성된다.
상기 드레인 전극(158)은 상기 소스 전극(156)과 이격되도록 상기 게이트 절연막(130) 상에 형성된다. 상기 드레인 전극(158)의 일부분은 상기 반도체 패 턴(154)과 중첩되도록 상기 반도체 패턴(154) 상에 형성된다. 상기 드레인 전극(158)은 상기 데이터 배선(140) 및 상기 소스 전극(156)과 동일한 공정에 의해 형성되어, 상기 데이터 배선(140) 및 상기 소스 전극(156)과 동일한 물질로 이루어진다.
상기 패시베이션막(160)은 상기 데이터 배선들(140) 및 상기 박막 트랜지스터들(150)을 덮도록 상기 게이트 절연막(130) 상에 형성된다. 그 결과, 상기 패시베이션막(160)은 상기 데이터 배선들(140) 및 상기 박막 트랜지스터들(150)을 보호할 수 있다. 상기 패시베이션막(160)은, 예를 들어, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 등으로 이루어질 수 있다.
상기 유기 절연막(170)은 상기 패시베이션막(160) 상에 형성된다. 상기 유기 절연막(170)은, 예를 들어, 약 2㎛ 이상의 두께를 가질 수 있다. 상기 유기 절연막(170)의 상면은 상기 베이스 기판(110)과 실질적으로 평행하게 형성될 수 있다.
상기 패시베이션막(160) 및 상기 유기 절연막(170)에는 상기 드레인 전극(158)의 일부를 노출시키는 콘택홀(H)이 형성될 수 있다.
상기 화소전극들(180)은 상기 단위화소들(PX) 내에 각각 형성된다. 상기 화소전극들(180)은 상기 콘택홀들(H)을 통해 상기 단위화소들(PX) 내에 형성된 상기 박막 트랜지스터들(150)의 드레인 전극들(158)과 각각 전기적으로 연결된다. 상기 화소전극들(180) 각각은 투명한 도전성 물질로 이루어지고, 일례로 ITO(indium tin oxide), IZO(indium zinc oxide) 등으로 이루어질 수 있다.
한편, 도 3 및 도 4에 의해 설명된 상기 박막 트랜지스터(150)는 5 마스크(mask) 공정에 의해 제조된 박막 트랜지스터의 구조를 갖고 있으나, 이와 다르게 3 마스크 또는 6 마스크 등의 공정에 의해 제조된 박막 트랜지스터의 구조를 가질 수도 있다.
도 5는 도 4의 박막 트랜지스터를 단순화시켜 도시한 단면도이고, 도 6은 도 5의 나노-크리스탈들의 배치관계를 도시한 평면도이다.
도 4, 도 5 및 도 6을 참조하면, 본 실시예에 의한 반도체 패턴(154)은 액티브층(active layer, AL), 로우 밴드갭부(CH) 및 오믹 콘택층(ohmic contact layer, OL)을 포함할 수 있다.
상기 액티브층(AL)은 상기 게이트 전극(152)과 중첩되도록 상기 게이트 절연막(130) 상에 형성된다. 상기 액티브층(AL)은 비정질 실리콘(amorphous silicon), 미세결정 실리콘(micro-crystalline silicon) 등으로 이루어질 수 있다. 상기 액티브층(AL)의 두께는 약 50nm 이상을 가질 수 있고, 일례로 약 50nm ~ 약 200nm의 범위를 가질 수 있다.
상기 로우 밴드갭부(CH)는 상기 게이트 절연막(130) 및 상기 액티브층(AL) 사이에 형성된다. 상기 로우 밴드갭부(CH)는 상기 액티브층(AL)보다 낮은 에너지 밴드갭(energy band gap)을 갖는다.
상기 로우 밴드갭부(CH)는 실리콘층 내에 서로 이격되어 형성된 나노-크리스탈들(nano-crystals, NC)을 포함할 수 있다. 즉, 상기 나노-크리스탈들(NC)은 서로 이격되어 형성되고, 상기 나노-크리스탈들(NC) 사이에는 비정질 실리콘 또는 미 세결정 실리콘으로 채워진다.
일례로, 도 5에서와 같이 상기 나노-크리스탈들(NC)은 이차원 전자 가스(two-dimensional electron gas, 2DEG)의 형태를 갖도록 상기 게이트 절연막(130)의 표면과 평행한 평면방향으로 서로 이격되어 형성된다. 여기서, 상기 평면방향은 X축 방향 또는 상기 X축 방향과 직교하는 Y축 방향이다.
상기 나노-크리스탈들(NC) 각각은 실리콘(Si) 또는 실리콘게르마늄 화합물(SiGe)로 이루어질 수 있다. 그로 인해, 상기 나노-크리스탈들(NC) 각각의 에너지 밴드갭은 예를 들어, 약 0.9eV ~ 약 1.1eV의 범위를 가질 수 있다.
상기 나노-크리스탈들(NC) 각각의 상기 평면방향으로의 크기는 약 5nm ~ 약 10nm의 범위를 가질 수 있다. 또한, 상기 나노-크리스탈들(NC) 각각의 상기 평면방향과 수직한 방향으로의 크기는 약 3nm ~ 약 5nm의 범위를 가질 수 있다. 여기서, 상기 평면방향과 수직한 방향은 상기 X축 및 Y축 방향들과 직교하는 Z축 방향이다.
상기 오믹 콘택층(OL)은 상기 소스 전극(156)과 상기 액티브층(AL) 사이 및 상기 드레인 전극(158)과 상기 액티브층(AL) 상이 형성된다. 상기 오믹 콘택층(OL)은 상기 소스 전극(156)과 상기 액티브층(AL) 사이의 접촉저항 및 상기 드레인 전극(158)과 상기 액티브층(AL) 사이의 접촉저항을 감소시킬 수 있다. 상기 오믹 콘택층(OL)은 일례로, 고밀도 이온주입 비정질 실리콘 또는 고밀도 이온주입 미세결정 실리콘일 수 있다.
한편, 상기 게이트 전극(152)에 게이트 전압(Vg)이 인가되고, 상기 소스 전 극(156)에 그라운드 전압이 인가되며, 상기 드레인 전극(158)에 구동전압(Vd)이 인가되면, 상기 로우 밴드갭부(CH)에는 전자들이 쉽게 이동될 수 있는 채널이 형성될 수 있다. 상기 소스 전극(156)은 다수의 전자들을 방출하여 상기 액티브층(AL)을 통해 상기 로우 밴드갭부(CH)에 형성된 상기 채널로 제공한다. 상기 채널로 전송된 상기 전자들은 상기 나노-크리스탈들(NC)을 통해 상기 X축 방향으로 이동한다. 상기 X축 방향으로 이동된 상기 전자들은 상기 액티브층(AL)을 통해 상기 드레인 전극(158)으로 이동된다.
이와 같이, 상기 게이트 절연막(130) 및 상기 액티브층(AL) 사이에 상기 액티브층(AL)보다 낮은 에너지 밴드갭을 갖는 상기 로우 밴드갭부(CH)가 형성됨에 따라, 상기 로우 밴드갭부(CH)를 따라 형성되는 상기 채널에서의 전자 이동도가 보다 증가될 수 있고, 그로 인해 상기 박막 트랜지스터(150)의 전기적인 특성이 보다 향상될 수 있다.
도 7은 도 5와 달리 박막 형태의 로우 밴드갭부를 갖는 박막 트랜지스터를 도시한 단면도이다.
도 7을 참조하면, 본 실시예에 의한 상기 로우 밴드갭부(CH)는 상기 게이트 절연막(130)의 상면에 박막 형태로 형성된 로우 밴드갭층을 포함할 수 있다. 이때, 상기 로우 밴드갭층의 두께는 약 5nm ~ 약 10nm의 범위를 가질 수 있다.
상기 로우 밴드갭층은 실리콘게르마늄 화합물(SiX Ge1-X)로 이루어진다(단, X는 0<X<1 인 것). 그로 인해, 상기 로우 밴드갭층의 에너지 밴드갭은 약 0.9eV ~ 약 1.8eV의 범위를 가질 수 있다.
한편, 상기 게이트 전극(152)에 상기 게이트 전압(Vg)이 인가되고, 상기 소스 전극(156)에 상기 그라운드 전압이 인가되며, 상기 드레인 전극(158)에 상기 구동전압(Vd)이 인가되면, 상기 로우 밴드갭층에는 전자들이 쉽게 이동될 수 있는 채널이 형성될 수 있다. 여기서, 상기 로우 밴드갭층이 상기 게이트 절연막(130)의 상면에 박막 형태로 형성됨에 따라, 상기 로우 밴드갭층에 형성된 상기 채널은 도 5에서의 상기 나노-크리스탈들(NC)을 따라 형성된 상기 채널보다 높은 전자 이동도를 가질 수 있다.
도 8은 도 5 또는 도 7의 박막 트랜지스터에서 Z축 방향에 따른 에너지 밴드갭의 변화를 도시한 도면이다.
도 5, 도 7 및 도 8을 참조하면, 상기 반도체 패턴(154)의 에너지 밴드갭의 변화는 밸런스 밴드(valence band, EV), 컨덕션 밴드(conduction band, EC) 및 페르미 에너지준위(Fermi energy level, EF)를 통해 설명될 수 있다.
여기서, 상기 밸런스 밴드(EV)는 전자들이 구속되어 있는 에너지 대역을 의미하고, 상기 컨덕션 밴드(EC)는 전자들이 자유롭게 이동이 가능한 에너지 대역을 의미하며, 상기 에너지 밴드갭은 상기 밸런스 밴드(EV) 및 상기 컨덕션 밴드(EC) 사이의 에너지 준위의 차이값을 의미한다.
또한, 상기 페르미 에너지준위(EF)는 절대 영도에서 전자가 가질 수 있는 가장 높은 에너지 준위, 즉 어떤 온도에서 전자가 가득 찰 확률과 비어 있을 확률이 같은 에너지 준위를 의미한다.
상기 페르미 에너지준위(EF)는 상기 반도체 패턴(154)에서의 상기 Z축 방향 을 따라 항상 일정하다. 반면, 상기 밸런스 밴드(EV) 및 상기 컨덕션 밴드(EC)는 상기 반도체 패턴(154)에서의 상기 Z축 방향을 따라 일정하다가, 상기 게이트 절연막(130)과 근접할수록 서서히 감소한다.
상기 반도체 패턴(154) 중 상기 액티브층(AL)은 제1 에너지 밴드갭(BG1)을 갖는다. 일례로, 상기 액티브층(AL)이 비정질 실리콘으로 이루어질 때, 상기 제1 에너지 밴드갭(BG1)은 약 1.8eV ~ 약 2eV의 범위를 가질 수 있다.
상기 반도체 패턴(154) 중 상기 로우 밴드갭부(CH)는 상기 제1 에너지 밴드갭(BG1)보다 낮은 제2 에너지 밴드갭(BG2)을 갖는다. 일례로, 상기 로우 밴드갭부(CH)가 실리콘게르마늄 화합물(SiX Ge1-X)로 이루어진다면, 상기 제2 에너지 밴드갭(BG2)은 약 0.9eV ~ 약 1.8eV의 범위를 가질 수 있다(단, X는 0<X<1 인 것).
이와 같이, 상기 로우 밴드갭부(CH)는 상기 제1 에너지 밴드갭(BG1)보다 낮은 제2 에너지 밴드갭(BG2)을 가짐에 따라, 상기 게이트 절연막(130)과 인접한 위치에 양자우물(quantum well, QW)이 형성될 수 있다. 본 실시예에서의 상기 양자우물(QW)에 수용된 전자들은 상기 X축 또는 Y축 방향으로 쉽게 이동할 수 있지만 상기 Z축 방향으로는 쉽게 이동할 수 없다.
한편, 상기 게이트 전극(152)에 상기 게이트 전압(Vg)이 인가되고, 상기 소스 전극(156)에 상기 그라운드 전압이 인가되며, 상기 드레인 전극(158)에 상기 구동전압(Vd)이 인가되면, 상기 페르미 에너지준위(EF)는 상기 그라운드 전압 및 상기 구동전압(Vd) 사이의 차이(ΔE)만큼 상승할 수 있다. 상기 페르미 에너지준위(EF)는 상기 그라운드 전압 및 상기 구동전압(Vd) 사이의 차이(ΔE)만큼 상승하 면, 상기 페르미 에너지준위(EF)는 상기 양자우물(QW)의 바닥보다 높은 에너지 준위를 가질 수 있다. 그로 인해, 상기 양자우물(QW) 내로 쉽게 전자들이 수용될 수 있다.
도 9는 도 5에서 게이트 절연막 및 로우 밴드갭부 사이에 형성된 버퍼층을 더 구비하는 박막 트랜지스터를 도시한 단면도이고, 도 10은 도 9와 달리 박막 형태의 로우 밴드갭부를 갖는 박막 트랜지스터를 도시한 단면도이다.
도 5, 도 9 및 도 10을 참조하면, 본 실시예에 의한 상기 반도체 패턴(154)은 상기 게이트 절연막(130) 및 상기 로우 밴드갭부(CH) 사이에 형성된 버퍼층(BL)을 더 포함할 수 있다.
상기 버퍼층(BL)은 상기 액티브층(AL)과 동일한 물질로 이루어지며, 일례로, 비정질 실리콘 또는 미세결정 실리콘으로 이루어질 수 있다. 상기 버퍼층(BL)은 상기 나노-크리스탈(NC)의 결정 또는 박막형태의 층을 형성하는 핵생성의 사이트(site)로의 역할을 수행할 수 있다.
예를 들어, 상기 버퍼층(BL)은 상기 로우 밴드갭부(CH)와 동일한 실리콘 계열의 물질로 이루어질 경우, 상기 로우 밴드갭부(CH) 및 상기 버퍼층(BL)은 동종물질간의 접합으로 형성된 호모 구조(homo structure)를 가질 수 있다.
반면, 도 5 또는 도 7과 같이 상기 버퍼층(BL)이 존재하지 않을 경우, 상기 로우 밴드갭부(CH) 및 상기 게이트 절연막(130)은 이종물질간의 접합으로 형성된 헤테로 구조(hetero structure)를 가질 수 있다.
일반적으로, 상기 헤테로 구조는 상기 호모 구조에 비해 미결합(dangling bond) 상태로 존재하는 다수의 원자들을 포함할 수 있으므로, 상기 호모 구조가 상기 헤테로 구조에 비해 전기적으로 안정적이다.
한편, 일반적으로 유효채널의 두께(effective channel depth)는 약 20nm ~ 40 nm의 범위를 갖는다고 할 수 있다. 그로 인해, 상기 반도체 패턴에 형성되는 채널의 두께가 상기 유효채널의 두께보다 낮을 경우, 상기 반도체 패턴에 형성되는 채널은 오픈(open)될 수 있다.
따라서, 상기 버퍼층(BL)의 두께는 약 3nm ~ 약 10nm의 범위를 갖는 것이 바람직하다. 구체적으로 설명하면, 상기 버퍼층(BL)의 두께가 약 3nm 이하 일 경우, 상기 버퍼층(BL)이 박막 형태로 형성되기가 어렵고, 상기 버퍼층(BL)이 약 10nm의 이상으로 과도하게 커지면, 양자우물 구조를 약 20nm 이하의 영역에서 형성해야 하는 어려움이 발생한다. 즉, 상기 버퍼층(BL)이 과도하게 커지면, 상기 로우 밴드갭부(CH) 내에 채널이 형성되기가 어려워질 수 있다.
도 11은 도 9 또는 도 10의 박막 트랜지스터에서 Z축 방향에 따른 에너지 밴드갭의 변화를 도시한 도면이다.
도 9, 도 10 및 도 11을 참조하면, 본 실시예에 의한 상기 반도체 패턴(154)에서의 페르미 에너지준위(EF)는 상기 반도체 패턴(154)에서의 상기 Z축 방향을 따라 항상 일정하다. 반면, 밸런스 밴드(EV) 및 컨덕션 밴드(EC)는 상기 반도체 패턴(154)에서의 상기 Z축 방향을 따라 일정하다가, 상기 게이트 절연막(130)과 근접할수록 서서히 감소한다.
상기 반도체 패턴(154) 중 상기 액티브층(AL)은 제1 에너지 밴드갭(BG1)을 갖는다. 일례로, 상기 액티브층(AL)이 비정질 실리콘으로 이루어질 때, 상기 제1 에너지 밴드갭(BG1)은 약 1.8eV ~ 약 2eV의 범위를 가질 수 있다.
상기 반도체 패턴(154) 중 상기 로우 밴드갭부(CH)는 상기 제1 에너지 밴드갭(BG1)보다 낮은 제2 에너지 밴드갭(BG2)을 갖는다. 일례로, 상기 로우 밴드갭부(CH)가 실리콘게르마늄 화합물(SiX Ge1-X)로 이루어진다면, 상기 제2 에너지 밴드갭(BG2)은 약 0.9eV ~ 약 1.8eV의 범위를 가질 수 있다(단, X는 0<X<1 인 것).
상기 반도체 패턴(154) 중 상기 버퍼층(BL)은 상기 액티브층(AL)과 동일한 물질로 이루어지므로, 상기 제1 에너지 밴드갭(BG1)을 갖는다.
이와 같이, 상기 로우 밴드갭부(CH)는 상기 제1 에너지 밴드갭(BG1)보다 낮은 제2 에너지 밴드갭(BG2)을 가짐에 따라, 상기 버퍼층(BL) 및 상기 액티브층(AL) 사이에 양자우물(QW)이 형성될 수 있다.
결국, 상기 게이트 전극(152)에 상기 게이트 전압(Vg)이 인가되고, 상기 소스 전극(156)에 상기 그라운드 전압이 인가되며, 상기 드레인 전극(158)에 상기 구동전압(Vd)이 인가되면, 상기 페르미 에너지준위(EF)는 상기 그라운드 전압 및 상기 구동전압(Vd) 사이의 차이(ΔE)만큼 상승할 수 있다. 그로 인해, 상기 페르미 에너지준위(EF)는 상기 양자우물(QW)의 바닥보다 높은 에너지 준위를 가짐에 따라, 그 결과 상기 양자우물(QW) 내로 쉽게 전자들이 수용될 수 있다.
도 12는 본 실시예에 의한 박막 트랜지스터의 특성을 설명하기 위한 그래프이다.
도 12를 참조하면, 상기 그래프는 하이브리드 박막 트랜지스터(hybrid thin film transistor, h-TFT) 및 비정질 박막 트랜지스터(amorphous thin film transistor, a-TFT)의 전기적인 특성을 도시하고 있다. 상기 그래프는 상기 게이트 전압(Vg)이 약 20V이고, 상기 구동전압(Vd)이 0.1V이며, 온도가 60도 인 스트레스 조건에서 측정된 결과이다.
여기서, 상기 하이브리드 박막 트랜지스터(h-TFT)는 상기 반도체 패턴(154) 내에 상기 로우 밴드갭부(CH)를 구비하는 본 실시예에 의한 상기 박막 트랜지스터(150)를 의미하고, 상기 비정질 박막 트랜지스터(a-TFT)는 상기 반도체 패턴(154) 내에 상기 로우 밴드갭부(CH)를 구비하지 않는 종래의 박막 트랜지스터를 의미한다.
상기 그래프의 결과를 검토하면, 상기 비정질 박막 트랜지스터(a-TFT)에서의 임계전압(Vth)은 스트레스 시간이 증가됨에 따라 급격하게 증가된다. 즉, 상기 비정질 박막 트랜지스터(a-TFT)는 상기 스트레스 시간이 증가됨에 따라 열화되어, 상기 비정질 박막 트랜지스터(a-TFT)의 전기적인 특성이 변화될 수 있다. 반면, 상기 하이브리드 박막 트랜지스터(h-TFT)의 임계전압(Vth)은 스트레스 시간이 증가되어도 거의 일정한 값을 갖는다. 즉, 상기 하이브리드 박막 트랜지스터(h-TFT)는 상기 스트레스 시간이 증가되어도 열화되지 않아, 안정적인 전기적인 특성을 가질 수 있다. 여기서, 상기 임계전압(Vth)은 박막 트랜지스터에서의 턴온(turn-on) 또는 턴오프(turn-off)를 구분할 수 있는 전압을 의미한다.
이하, 본 실시예에 따른 상기 박막 트랜지스터(150)의 제조방법에 대하여 간단하게 설명하고자 한다.
도 4, 도 5 및 도 6을 참조하면, 우선 공정챔버 내에 배치된 상기 베이스 기판(110) 상에 상기 게이트 전극(152)을 형성하고, 상기 게이트 전극(152) 상에 상기 게이트 절연막(130)을 형성한다. 여기서, 상기 공정챔버 내의 기본 기압은 약 2 x 10-6 T 일 수 있다.
이어서, 상기 게이트 절연막(130) 상에 상기 로우 밴드갭부(CH)를 형성한다. 상기 로우 밴드갭부(CH)는 실리콘 또는 실리콘게르마늄 화합물(SiX Ge1-X)로 이루어질 수 있다(단, X는 0<X<1 인 것).
구체적으로, 상기 공정챔버 내로 수소화규소(SiH4) 가스 및 수소화게르마늄(GeH4) 가스를 인가하여, 상기 게이트 절연막(130) 상에 상기 로우 밴드갭부(CH)를 형성할 수 있다. 이때, 상기 공정챔버 내로 상기 수소화규소 가스 및 상기 수소화게르마늄 가스와 더불어 수소 가스 및 아르곤 가스를 인가할 수도 있다.
예를 들어, 상기 공정챔버 내의 온도는 약 250 ℃이고, 상기 수소화규소 가스의 인가유량은 약 15 sccm(Standard Cubic Centimeter per Minute)이며, 상기 수소화게르마늄 가스의 인가유량은 약 30 sccm이고, 상기 수소 가스의 인가유량은 800 sccm이며, 상기 아르곤 가스의 인가유량은 600 sccm일 수 있다. 또한, 상기 수소화규소 가스 및 상기 수소화게르마늄 가스가 인가될 때의 상기 공정챔버 내의 압력은 약 2000mT이고, 상기 공정챔버 내에 인가되는 플라즈마 파워(plasma power)는 약 100W ~ 약 300W의 범위를 가질 수 있다. 즉, 상기 공정챔버 내의 단위 면적당 플라즈마 파워는 약 0.2 W/cm2 ~ 0.6 W/cm2 의 범위를 가질 수 있다. 바람직하 게, 상기 공정챔버 내의 플라즈마 파워는 약 150W 이고, 즉, 상기 공정챔버 내의 단위 면적당 플라즈마 파워는 약 0.3 W/cm2 일 수 있다.
한편, 상기 실리콘게르마늄 화합물에서의 실리콘 함량 및 게르마늄 함량 사이의 비는 상기 수소화규소 가스의 양 및 상기 수소화게르마늄 가스의 양의 비에 의해 결정된다. 일반적으로, 상기 게르마늄 함량이 증가할 경우, 상기 실리콘게르마늄 화합물의 에너지 밴드갭은 점점 감소한다.
예를 들어, 상기 수소화규소 가스 및 상기 수소화게르마늄 가스의 증착시간이 비교적 짧을 경우, 상기 실리콘게르마늄 화합물의 결정이 성장하는 시간이 비교적 짧아져, 상기 나노-크리스탈들(NC)이 상기 게이트 절연막(130) 상에 서로 이격되어 형성될 수 있다. 상기 나노-크리스탈(NC)의 상기 평면방향으로의 크기는 약 5nm ~ 약 10nm의 범위를 갖고, 상기 나노-크리스탈(NC)의 상기 평면방향과 수직한 방향으로의 크기는 약 3nm ~ 약 5nm의 범위를 가질 수 있다.
여기서, 상기 나노-크리스탈(NC)의 상기 평면방향으로의 크기는 약 5nm 이하이거나 또는 상기 나노-크리스탈(NC)의 상기 평면방향과 수직한 방향으로의 크기는 약 3nm 이하 일 경우, 상기 나노-크리스탈(NC)의 결정이 형성되지 않거나 결정의 오더링(ordering)이 떨어지게 되어 상기 나노-크리스탈(NC)의 결정특성이 저하될 수 있다. 그러나, 상기 나노-크리스탈(NC)의 상기 평면방향으로의 크기는 약 10nm 이상이거나 또는 상기 나노-크리스탈(NC)의 상기 평면방향과 수직한 방향으로의 크기는 약 3nm 이상 일 경우, 상기 나노-크리스탈(NC)이 아닌 박막형태의 층이 상기 게이트 절연막(130)의 상면에 형성될 수 있다.
또한, 상기 수소화규소 가스 및 상기 수소화게르마늄 가스의 증착시간이 비교적 길 경우, 상기 실리콘게르마늄 화합물의 결정이 성장하는 시간이 비교적 길어져, 상기 게이트 절연막(130)의 상면에 박막 형태의 상기 로우 밴드갭층이 형성될 수도 있다. 예를 들어, 상기 로우 밴드갭층의 두께는 약 5nm ~ 약 10nm의 범위를 가질 수 있다. 즉, 상기 실리콘게르마늄 화합물의 결정이 약 5nm 이상의 두께로 성장해야 상기 게이트 절연막(130)의 상면에 박막 형태의 층이 형성될 수 있다. 그러나, 상기 로우 밴드갭층의 두께가 약 10nm 이상이 될 경우, 상기 로우 밴드갭층이 비효율적으로 과도하게 두께워지는 문제점이 발생할 수 있다.
상기 로우 밴드갭부(CH) 상에 상기 로우 밴드갭부(CH)보다 높은 에너지 밴드갭을 갖는 상기 액티브층(AL)을 형성하고, 상기 액티브층(AL) 상에 상기 오믹 콘택층(OL)을 형성한다.
이어서, 상기 오믹 콘택층(OL), 상기 액티브층(AL) 및 상기 로우 밴드갭부(CH)를 패터닝하여, 상기 반도체 패턴(154)을 형성한다.
이어서, 상기 반도체 패턴(154)을 덮도록 상기 게이트 절연막(130) 상에 금속층을 형성하고, 상기 금속층을 패터닝하여 상기 소스 전극(156) 및 상기 드레인 전극(158)을 형성한다. 상기 소스 전극(156) 및 상기 드레인 전극(158)은 서로 이격되어 상기 반도체 패턴의 일부와 중첩된다.
이어서, 상기 소스 전극(156) 및 상기 드레인 전극(158)을 마스크로 사용하여, 상기 오믹 콘택층(OL)의 일부를 식각한다.
본 실시예에 의한 상기 박막 트랜지스터(150)의 제조방법에서, 상기 로우 밴드갭부(CH)를 형성하기 전에 상기 게이트 절연막(130) 상에 상기 액티브층(AL)과 동일한 물질로 이루어진 상기 버퍼층(BL)을 더 형성할 수 있다. 이때, 상기 버퍼층(BL)의 두께는 3nm ~ 10nm의 범위를 가질 수 있다.
또한, 본 실시예에 의한 상기 박막 트랜지스터(150)의 제조방법에서, 상기 오믹 콘택층(OL), 상기 액티브층(AL) 및 상기 로우 밴드갭부(CH)를 패터닝한 후, 상기 금속층을 형성하고 상기 금속층을 패터닝하였다. 그러나, 이와 다르게 상기 금속층을 우선 형성한 후, 상기 금속층을 패터닝할 때, 상기 오믹 콘택층(OL), 상기 액티브층(AL) 및 상기 로우 밴드갭부(CH)도 함께 패터닝할 수도 있다. 그 결과, 상기 박막 트랜지스터(150)를 제조하는 데 소요되는 마스크의 수를 감소시킬 수 있다.
이와 같이 본 발명에 따르면, 게이트 절연막 및 액티브층 사이에 액티브층보다 낮은 에너지 밴드갭을 갖는 로우 밴드갭부가 형성됨에 따라, 상기 로우 밴드갭부를 따라 형성되는 채널에서의 전자 이동도가 보다 증가될 수 있고, 박막 트랜지스터의 구동시간의 증가로 인한 상기 박막 트랜지스터의 열화가 방지될 수 있다. 즉, 상기 박막 트랜지스터의 전기적인 특성이 보다 향상될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 표시장치 중 박막 트랜지스터를 단순화시켜 도시한 단면도이다.
도 13을 참조하면, 본 실시예에 의한 박막 트랜지스터(TFT)는 위에서 설명된 바텀게이트(bottom gate) 방식의 박막 트랜지스터와 달리 탑게이트(top gate) 방식 의 박막 트랜지스터이다.
상기 박막 트랜지스터(TFT)는 반도체 패턴(50), 소스 전극(SE), 드레인 전극(DE) 및 게이트 전극(GE)을 포함한다.
상기 소스 전극(SE)은 상기 반도체 패턴(50)의 일면 상에 형성된다. 상기 드레인 전극(DE)은 상기 반도체 패턴(50)의 상기 일면 상에 상기 소스 전극(SE)과 이격되어 형성된다.
상기 게이트 전극(GE)은 상기 반도체 패턴(50)의 상기 일면 상에 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 이격되어 형성된다. 상기 게이트 전극(GE)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이에 배치된다. 상기 게이트 전극(GE) 및 상기 반도체 패턴(50) 사이에는 게이트 절연막(60)이 더 형성될 수 있다.
상기 반도체 패턴(50)은 제1 액티브층(AL1), 제2 액티브층(AL2) 및 로우 밴드갭부(CH)를 포함할 수 있다. 상기 로우 밴드갭부(CH)는 상기 제1 및 제2 액티브층들(AL1, AL2) 사이에 형성될 수 있다. 여기서, 상기 로우 밴드갭부(CH)가 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 게이트 전극(GE)와 인접하게 배치되도록 제1 액티브층(AL1)의 두께는 상기 제2 액티브층(AL2)의 두께에 비해 얇을 수 있다.
상기 제1 및 제2 액티브층들(AL1, AL2)은 동일한 물질, 일례로 비정질 실리콘 또는 미세결정 실리콘으로 이루어질 수 있다. 상기 로우 밴드갭부(CH)는 상기 제1 및 제2 액티브층들(AL1, AL2)보다 낮은 에너지 밴드갭을 갖는다.
상기 로우 밴드갭부(CH)는 서로 이격되어 형성된 나노-크리스탈들을 포함하거나, 박막 형태로 형성된 로우 밴드갭층을 포함할 수 있다. 상기 로우 밴드갭부(CH)는 실리콘 또는 실리콘게르마늄 화합물로 이루어질 수 있다.
상기 반도체 패턴(50)은 상기 제1 액티브층(AL1)과 상기 소스 전극(SE) 사이 및 상기 제2 액티브층(AL2)과 상기 드레인 전극(DE) 사이에 형성된 오믹 콘택층(OL)을 더 포함할 수 있다.
한편, 상기 게이트 전극(GE)에 게이트 전압이 인가되고, 상기 소스 전극(SE)에 그라운드 전압이 인가되며, 상기 드레인 전극(DE)에 구동전압(Vd)이 인가될 경우, 상기 로우 밴드갭부(CH)를 따라 비교적 높은 전자 이동도를 갖는 채널이 형성될 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 도시한 사시도이다.
도 2는 도 1의 표시장치 중 제1 기판을 간단하게 도시한 평면도이다.
도 3은 도 2의 제1 기판 중 단위화소를 확대해서 도시한 평면도이다.
도 4는 도 3의 I-I'선을 따라 절단한 단면도이다.
도 5는 도 4의 박막 트랜지스터를 단순화시켜 도시한 단면도이다.
도 6은 도 5의 나노-크리스탈들의 배치관계를 도시한 평면도이다.
도 7은 도 5와 달리 박막 형태의 로우 밴드갭부를 갖는 박막 트랜지스터를 도시한 단면도이다.
도 8은 도 5 또는 도 7의 박막 트랜지스터에서 Z축 방향에 따른 에너지 밴드갭의 변화를 도시한 도면이다.
도 9는 도 5에서 게이트 절연막 및 로우 밴드갭부 사이에 형성된 버퍼층을 더 구비하는 박막 트랜지스터를 도시한 단면도이다.
도 10은 도 9와 달리 박막 형태의 로우 밴드갭부를 갖는 박막 트랜지스터를 도시한 단면도이다.
도 11은 도 9 또는 도 10의 박막 트랜지스터에서 Z축 방향에 따른 에너지 밴드갭의 변화를 도시한 도면이다.
도 12는 본 실시예에 의한 박막 트랜지스터의 특성을 설명하기 위한 그래프이다.
도 13은 본 발명의 다른 실시예에 따른 표시장치 중 박막 트랜지스터를 단순 화시켜 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제1 기판 DA : 표시영역
PA : 주변영역 200 : 제2 기판
300 : 액정층 110 : 베이스 기판
120 : 게이트 배선 130 : 게이트 절연막
140 : 데이터 배선 150 : 박막 트랜지스터
150a : 화소 트랜지스터 150b : 구동 트랜지스터
152 : 게이트 전극 154 : 반도체 패턴
156 : 소스 전극 158 : 드레인 전극
160 : 패시베이션막 170 : 유기 절연막
180 : 화소전극 AL : 액티브층
CH : 로우 밴드갭층 OL : 오믹 콘택층
BL : 버퍼층 NC ; 나노-크리스탈

Claims (20)

  1. 게이트 전극;
    상기 게이트 전극과 중첩되는 액티브층 및 상기 액티브층보다 낮은 에너지 밴드갭(energy band gap)을 갖고, 나노-크리스탈(nano-crystal)들을 포함하는 로우 밴드갭부를 포함하는 반도체 패턴; 및
    상기 반도체 패턴과 중첩되도록 서로 이격되어 형성된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 게이트 전극 및 상기 로우 밴드갭부 사이에 형성된 게이트 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서, 상기 나노-크리스탈(nano-crystal)들은 상기 게이트 절연막 및 상기 액티브층 사이에 서로 이격되어 형성된 것을 특징으로 하는 박막 트랜지스터.
  4. 제3항에 있어서, 상기 나노-크리스탈들은 이차원 전자 가스(two-dimensional electron gas)의 형태를 갖도록 상기 게이트 절연막의 표면과 평행한 평면방향으로 이격되어 형성된 것을 특징으로 하는 박막 트랜지스터.
  5. 제4항에 있어서, 상기 액티브층은 비정질 실리콘(amorphous silicon) 또는 미세결정 실리콘(micro-crystalline silicon)으로 이루어지고,
    상기 나노-크리스탈은 실리콘 또는 실리콘게르마늄 화합물로 이루어진 것을 특징으로 하는 박막 트랜지스터.
  6. 제2항에 있어서, 상기 로우 밴드갭부는 상기 게이트 절연막 및 상기 액티브층 사이에 박막 형태로 형성된 로우 밴드갭층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  7. 제6항에 있어서, 상기 로우 밴드갭층의 에너지 밴드갭는 0.9eV ~ 1.8eV의 범위를 갖는 것을 특징으로 하는 박막 트랜지스터.
  8. 제7항에 있어서, 상기 액티브층은 비정질 실리콘(amorphous silicon) 또는 미세결정 실리콘(micro-crystalline silicon)으로 이루어지고,
    상기 로우 밴드갭층은 실리콘게르마늄 화합물(SiX Ge1-X)로 이루어진 것(단, X는 0<X<1 인 것)을 특징으로 하는 박막 트랜지스터.
  9. 제2항에 있어서, 상기 반도체 패턴은
    상기 게이트 절연막 및 상기 로우 밴드갭부 사이에 형성되고, 상기 액티브층과 동일한 물질로 이루어진 버퍼층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  10. 제1항에 있어서, 상기 반도체 패턴은
    상기 소스 전극과 상기 액티브층 사이 및 상기 드레인 전극과 상기 액티브층 상이 형성된 오믹 콘택층(ohmic contact layer)을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  11. 제1항에 있어서, 상기 게이트 전극은 상기 소스 전극 및 상기 드레인 전극이 배치되는 상기 반도체 패턴의 일면 상에 배치되는 것을 특징으로 하는 박막 트랜지스터.
  12. 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 중첩되는 액티브층 및 상기 액티브층보다 낮은 에너지 밴드갭을 갖고, 나노-크리스탈들을 포함하는 로우 밴드갭부를 갖는 반도체 패턴을 형성하는 단계; 및
    상기 반도체 패턴과 중첩되고 서로 이격되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  13. 제12항에 있어서, 상기 게이트 전극 및 상기 로우 밴드갭부 사이에 게이트 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조방법.
  14. 제13항에 있어서, 상기 게이트 절연막 및 상기 로우 밴드갭부 사이에 상기 액티브층과 동일한 물질로 이루어진 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  15. 제13항에 있어서, 상기 반도체 패턴을 형성하는 단계는
    상기 게이트 절연막 상에 상기 로우 밴드갭부를 형성하는 단계; 및
    상기 로우 밴드갭부 상에 상기 액티브층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  16. 제15항에 있어서, 상기 로우 밴드갭부를 형성하는 단계는
    실리콘 또는 게르마늄을 상기 게이트 절연막 상에 증착하여 서로 이격된 나노-크리스탈들을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  17. 제15항에 있어서, 상기 로우 밴드갭부를 형성하는 단계는
    실리콘 및 게르마늄을 상기 게이트 절연막 상에 증착하여 박막 형태의 로우 밴드갭층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  18. 베이스 기판;
    게이트 전극, 상기 게이트 전극과 중첩되는 액티브층 및 상기 액티브층보다 낮은 에너지 밴드갭을 갖고, 나노-크리스탈들을 포함하는 로우 밴드갭부를 포함하는 반도체 패턴, 및 상기 반도체 패턴과 중첩되도록 서로 이격되어 형성된 소스 전극과 드레인 전극을 각각 포함하는 복수의 박막 트랜지스터들.
    상기 박막 트랜지스터들을 덮어 보호하는 보호막; 및
    상기 보호막 상에 형성되어 상기 보호막의 콘택홀들을 통해 상기 박막 트랜지스터들과 전기적으로 연결된 복수의 화소전극들을 포함하는 박막 트랜지스터 기판.
  19. 제18항에 있어서, 상기 박막 트랜지스터들 중 일부는 상기 베이스 기판의 표시영역에 형성되어, 상기 화소전극들과 각각 전기적으로 연결되고,
    상기 박막 트랜지스터들 중 다른 일부는 상기 표시영역의 외곽인 상기 베이스 기판의 주변영역에 형성되어, 상기 표시영역에 형성된 상기 박막 트랜지스터들을 제어하는 것을 특징으로 하는 박막 트랜지스터 기판.
  20. 박막 트랜지스터 기판;
    상기 박막 트랜지스터 기판과 대향하는 대향기판; 및
    상기 박막 트랜지스터 기판과 상기 대향기판 사이에 개재된 액정층을 포함하고,
    상기 박막 트랜지스터 기판은
    베이스 기판;
    게이트 전극, 상기 게이트 전극과 중첩되는 액티브층 및 상기 액티브층보다 낮은 에너지 밴드갭을 갖고, 나노-크리스탈들을 포함하는 로우 밴드갭부를 포함하는 반도체 패턴, 및 상기 반도체 패턴과 중첩되도록 서로 이격되어 형성된 소스 전극과 드레인 전극을 각각 포함하는 복수의 박막 트랜지스터들.
    상기 박막 트랜지스터들을 덮어 보호하는 보호막; 및
    상기 보호막 상에 형성되어 상기 보호막의 콘택홀들을 통해 상기 박막 트랜지스터들과 전기적으로 연결된 복수의 화소전극들을 포함하는 것을 특징으로 하는 표시장치.
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