KR101414987B1 - Manufacturing method of the multilayered chip inductor - Google Patents
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Abstract
본 발명은 적층형 칩 인덕터의 제조방법, 예를 들면, 적층형 표면 실장형 인덕터(SMD, Surface Mounted Device) 소자의 제조 방법에 관한 것이다.
본 발명은 과제를 해결하는 수단으로 자성시트에 바둑판 형태로 복수의 코일삽입공이 형성되고 상기 코일삽입공에 코일이 삽입된 자성판넬, 상기 자성판넬의 상하에 적층된 자성필름, 상기 자성필름의 상하에 적층된 동박을 압축하여 적층판넬을 제조하는 단계; 적층판넬의 표면의 동박을 에칭하여 단자를 형성하는 단계; 적층판넬의 단자와 단자 사이에 홀을 형성하는 단계; 적층판넬의 단자를 제외한 표면을 마스킹하는 단계; 적층판넬을 동 도금하여 홀의 측면과 단자 부위가 연속적으로 동 도금되어 외부 전극을 형성하는 단계; 적층판넬의 마스킹을 제거하는 단계; 내부의 코일과 외부 전극으로 형성된 인덕터가 포함되도록 상기 적층판넬을 절단하는 단계; 로 이루어지는 것을 특징으로 하는 적층형 칩 인덕터 제조 방법을 제공한다.
본 발명에 의하면 전극 형성 공정이 매우 간단하고, 각 제품별로 균일한 품질의 외부 전극을 형성할 수 있다.The present invention relates to a method of manufacturing a multilayer chip inductor, for example, a method of manufacturing a surface mounted device (SMD).
According to one aspect of the present invention, there is provided a magnetic sheet comprising: a magnetic sheet having a plurality of coil insertion holes formed in a checkerboard shape in a magnetic sheet and having coils inserted in the coil insertion holes; a magnetic film laminated above and below the magnetic plate; Compressing the laminated copper foil to produce a laminated panel; Etching the copper foil on the surface of the laminated panel to form terminals; Forming a hole between the terminal and the terminal of the laminated panel; Masking the surface except the terminal of the lamination panel; Plating the laminated panel by copper plating to continuously form copper plating on the side surfaces of the holes and terminal portions to form external electrodes; Removing the masking of the laminated panel; Cutting the lamination panel to include an inductor formed of an inner coil and an outer electrode; The present invention also provides a method of manufacturing a multilayered chip inductor.
According to the present invention, the electrode forming process is very simple and external electrodes of uniform quality can be formed for each product.
Description
본 발명은 적층형 칩 인덕터의 제조방법, 예를 들면, 적층형 표면 실장형 인덕터(SMD, Surface Mounted Device) 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a multilayer chip inductor, for example, a method of manufacturing a surface mounted device (SMD).
기존 SMD 전자소자의 외부 전극 형성 방법(Termination)은 기존 SMD용 전자 소자(칩 캐퍼시터, 칩 인덕터, 칩 저항기)의 경우, 내부 전극과 외부 전극을 도통하기 위하여 전자 소자 하나하나를 정렬한 후 Ag, Cu, Pd, Ag-Pd 등의 도전성 페이스트로 칩 소자 양쪽 면에 도포한 후, 상온 조건에서 수십 kgf의 고압으로 압착한 판넬을 낱개의 제품으로 블레이드 커팅하여 약 1000℃에 이르는 고온에서 소결하고, 낱개의 제품들에 대하여 각각 외부로 노출되는 내부 전극면을 다시 한번 도전성 페이스트를 도포하고 소결하여 도통시키는 공정을 사용하였다. 이 때, 내부 전극과 외부 전극의 연결 부위의 접촉 성능을 확보하기 위하여 통상 바렐 가공 공정이 추가적으로 사용되었다.In the case of conventional SMD electronic devices (chip capacitors, chip inductors, and chip resistors), the external electrode formation method (termination) of conventional SMD electronic devices is performed by aligning each electronic device in order to conduct internal and external electrodes, The conductive paste is applied on both sides of the chip element with Cu, Pd, Ag-Pd or the like, and then pressed at a high pressure of several tens of kgf at room temperature. The panel is cut into individual pieces by blade cutting, The inner electrode surfaces exposed to the outside of the individual products are coated with a conductive paste once again, and sintered to conduct the process. At this time, a normal barrel processing step is additionally used to secure the contact performance between the connection portion of the internal electrode and the external electrode.
하기 특허문헌 1의 종래의 적층형 파워 인덕터 어레이의 제조방법을 도 4에 나타낸다.Fig. 4 shows a manufacturing method of a conventional stacked-type power inductor array of
도 4는 특허문헌 1의 도 13a를 빌려 온 것이다. Fig. 4 is a view of Fig. 13a of
도전체 패턴(1310~1313)이 형성된 소자용 성형 시트(1300~1304)를 제조하여 적층하고 압착 및 소성하여 적층물을 만들고 최종적으로 외부 전극(1330~1332)을 형성하여 인덕터 어레이(1320)를 완성한다.The forming
이 때 외부 전극은 형성할 전극의 수와 위치에 따라 원주 면에 홈이 파여진 고무 디스크에 은 페이스트를 도포한 후 소체에 디스크를 밀착 회전시켜 전극을 인쇄한 뒤 적절한 온도에 소성함으로써 형성된다.In this case, the outer electrode is formed by applying silver paste to a rubber disk having grooves formed in its circumferential surface according to the number and positions of the electrodes to be formed, and then pressing the disk against the body to rotate the disk, followed by firing the electrode at an appropriate temperature.
이러한 종래의 기술은 공정의 난이도가 매우 높고 복잡하며, 또한 소결 이후에도 낱개의 제품을 취급하게 됨으로써 많은 공정이 필요하게 된다.Such conventional techniques are very difficult and complicated in the process, and after the sintering, a single product is handled, and thus many processes are required.
또한, 종래 기술은 몸체 자성재료가 고온의 소결 과정에서 수축률 편차에 따라 뒤틀리게 된다는 점, 그에 따라 판넬의 크기에 제약이 따른다는 점, 소결 과정에서 내부에 페이스트로 형성된 전극 재료와 몸체 자성재료의 수축률이 다르므로 외부 전극과 연결되어야 할 부분이 몸체 안쪽으로 들어 가게 되어 연결될 부위의 확보를 위해 별도의 바렐 공정을 통해 몸체를 일부 깎아 내어 내부 전극을 충분히 노출되게 하여 그 부위에 외부 전극을 도포해야 한다는 점, 외부 전극을 도포한 후 다시 외부 전극을 고온에서 재소결해야 한다는 점 등 그 문제점이 많다.
In addition, the prior art is disadvantageous in that the body magnetic material is twisted according to the shrinkage rate deviation during the high-temperature sintering process, and therefore, the size of the panel is restricted; the electrode material formed in the paste in the sintering process and the shrinkage The part to be connected to the external electrode is inserted into the inside of the body. In order to secure the connection part, a part of the body is cut through a separate barrel process to expose the internal electrode sufficiently to apply the external electrode to the part And the external electrode must be re-sintered at a high temperature after application of the external electrode.
본 발명은 상기 문제점을 해결하기 위하여 창안된 것으로서, 공정의 효율성이 높고, 균일한 성능의 확보가 가능하며, 전극 연결 구조의 안정된 구현이 가능하고, 전극 부위의 정밀한 두께 조절이 가능하며, 안정성이 높은 적층형 인덕터를 제조하는 방법을 제공하는 것을 그 해결하고자 하는 과제로 한다.
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and it is an object of the present invention to provide a method for manufacturing a semiconductor device, which is capable of achieving high process efficiency, ensuring uniform performance, And to provide a method of manufacturing a high-stack-type inductor.
본 발명은 상기 과제를 해결하는 수단으로 자성시트에 바둑판 형태로 복수의 코일삽입공이 형성되고 상기 코일삽입공에 코일이 삽입된 자성판넬, 상기 자성판넬의 상하에 적층된 자성필름, 상기 자성필름의 상하에 적층된 동박을 압축하여 적층판넬을 제조하는 단계; 적층판넬의 표면의 동박을 에칭하여 단자를 형성하는 단계; 적층판넬의 단자와 단자 사이에 홀을 형성하는 단계; 적층판넬의 단자를 제외한 표면을 마스킹하는 단계; 적층판넬을 동 도금하여 홀의 측면과 단자 부위가 연속적으로 동 도금되어 외부 전극을 형성하는 단계; 적층판넬의 마스킹을 제거하는 단계; 내부의 코일과 외부 전극으로 형성된 인덕터가 포함되도록 상기 적층판넬을 절단하는 단계; 로 이루어지는 것을 특징으로 하는 적층형 칩 인덕터 제조 방법을 제공한다.In order to solve the above-mentioned problems, the present invention provides a magnetic sheet comprising a magnetic sheet in which a plurality of coil insertion holes are formed in a checkerboard shape in a magnetic sheet, a coil is inserted in the coil insertion hole, a magnetic film laminated above and below the magnetic panel, Compressing the copper foils stacked on top and bottom to produce a laminated panel; Etching the copper foil on the surface of the laminated panel to form terminals; Forming a hole between the terminal and the terminal of the laminated panel; Masking the surface except the terminal of the lamination panel; Plating the laminated panel by copper plating to continuously form copper plating on the side surfaces of the holes and terminal portions to form external electrodes; Removing the masking of the laminated panel; Cutting the lamination panel to include an inductor formed of an inner coil and an outer electrode; The present invention also provides a method of manufacturing a multilayered chip inductor.
또한, 본 발명은 상기 홀을 형성하는 단계의 상기 홀은 긴 홀인 것을 특징으로 하는 적층형 칩 인덕터 제조 방법을 제공한다.Further, the present invention provides a method of manufacturing a multilayer chip inductor, wherein the hole in the step of forming the hole is a long hole.
또한, 본 발명은 상기 홀을 형성하는 단계의 상기 홀은 불연속적인 짧은 홀인 것을 특징으로 하는 적층형 칩 인덕터 제조 방법을 제공한다.Further, the present invention provides a method of manufacturing a multilayer chip inductor, wherein the hole in the step of forming the hole is a discontinuous short hole.
또한, 본 발명은 상기 절단하는 단계는 복수의 인덕터가 포함되도록 절단하는 것을 특징으로 하는 적층형 칩 인덕터 제조 방법을 제공한다.Further, the present invention provides a method of manufacturing a multilayer chip inductor, wherein the cutting step includes cutting a plurality of inductors.
또한, 본 발명은 상기 마스킹하는 단계의 직전에 적층판넬에 0.5~1.5μm두께의 화학동 처리를 하는 단계를 더 포함하는 것을 특징으로 하는 적층형 칩 인덕터 제조 방법을 제공한다.
Further, the present invention provides a method for fabricating a multilayer chip inductor, which further comprises the step of subjecting the lamination panel to chemical co-treatment with a thickness of 0.5 to 1.5 占 퐉 immediately before the masking step.
본 발명에 의하면 전극 형성 공정이 매우 간단하고, 각 제품별로 균일한 품질의 외부 전극을 형성할 수 있다.According to the present invention, the electrode forming process is very simple and external electrodes of uniform quality can be formed for each product.
또한, 본 발명에 의하면 판넬 형태로 배치된 상태에서 전극의 기초를 1회 홀가공으로 형성하여 효율성이 높고, 인덕터 제품별로 매우 균일한 성능의 확보가 가능하다.In addition, according to the present invention, since the electrode base is formed by a hole hole once in a state of being arranged in the form of a panel, the efficiency is high and it is possible to secure a very uniform performance for each inductor product.
또한, 본 발명에 의하면 소재의 수축율 차에 따른 단락이 미연에 방지되고, 전극 연결 구조의 매우 안정된 구현이 가능하다.In addition, according to the present invention, a short circuit due to a difference in shrinkage ratio of a workpiece is prevented in advance, and a very stable implementation of the electrode connection structure is possible.
또한, 본 발명에 의하면 홀 가공시 드러난 내부 전극 부위가 도금 연결 시까지 그대로 유지 가능하므로 효율적인 공정 운영이 가능하다,In addition, according to the present invention, the inner electrode portion exposed during the hole processing can be maintained as it is until the plating connection,
또한, 본 발명은 인덕터에 필요한 전류 용량에 따라 전극 도금 부위의 매우 정밀한 두께 조절이 가능하여, 인덕터의 성능 안정성에 기여한다.
In addition, the present invention can adjust the thickness of the electrode plating area very precisely according to the current capacity required for the inductor, contributing to the stability of the inductor performance.
도 1a 내지 도 1c는 적층판넬의 제조방법의 모식도
도 2a는 제1실시예의 적층판넬의 도금 및 절단 단계의 모식도
도 2b는 제1실시예의 인덕터 어레이의 사시도
도 2c는 제1실시예의 인덕터 어레이의 전기회로도
도 3a는 제2실시예의 적층판넬의 도금 및 절단 단계의 모식도
도 3b는 제2실시예의 인덕터 어레이의 부분단면도
도 3c는 제2실시예의 인덕터 어레이의 전기회로도
도 4는 종래 기술의 개략도FIGS. 1A to 1C are schematic views of a method of manufacturing a laminated panel
2A is a schematic view of the plating and cutting step of the laminated panel of the first embodiment
2B is a perspective view of the inductor array of the first embodiment.
2C is an electric circuit diagram of the inductor array of the first embodiment.
3A is a schematic view of a plating and cutting step of the lamination panel of the second embodiment
3B is a partial cross-sectional view of the inductor array of the second embodiment
3C is an electric circuit diagram of the inductor array of the second embodiment
Figure 4 shows a schematic diagram of the prior art
이하, 도면을 참조하여 본 발명을 자세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.
도 1a 내지 도 1c 는 적층판넬의 제조 방법을 나타내는 모식도이다.
1A to 1C are schematic views showing a method of manufacturing a laminated panel.
가. 적층판넬 제조 공정(도 1a 내지 도 1c)end. The laminated panel manufacturing process (Figs. 1A to 1C)
가-1. 자성판넬 제조 단계(도 1a)-1. The magnetic panel manufacturing step (FIG. 1A)
연자성 분말과 레진을 혼합하여 통상의 방법으로 일정 두께의 자성시트(10)를 제조하고, 그 자성시트(10)에 복수의 코일삽입공(12)을 바둑판 형태로 열을 지어 일정한 패턴으로 천공한다.A
이 때 코일삽입공(12)의 크기는 향후에 삽입될 코일의 외경을 고려하여 결정한다. At this time, the size of the coil insertion hole 12 is determined in consideration of the outer diameter of the coil to be inserted in the future.
자심(14)에 권선된 코일(16)을 자성시트(10)의 코일삽입공(12)에 삽입 배치하여 자성판넬(18)을 제조한다.The
가-2. 적층 단계(도 1b)-2. The laminating step (Figure 1B)
연자성 분말과 레진을 써서 통상의 방법으로 50~250μm의 두께의 자성필름(22)을 제조하여 도 1b와 같이 자성판넬(18)의 상하에 적층하고, 자성필름(22)의 상하에 동박(24)(24-1)을 적층하고, 고온 프레스에서 80℃~150℃ 에서 10~50kgf/cm2 의 압력을 30분 내지 2시간 가량 가하여 원하는 두께와 밀도를 형성하며 압축한다.A
이후, 원재료에 사용된 레진이 경화하도록 150℃~250℃ 구간에서 1~3시간 열을 가하면서, 50~250kgf/cm2 의 압력을 동시에 가하여 자성판넬(18), 자성필름(22) 및 동박(24)(24-1)이 일체화된 적층판넬(26)을 제작한다.Thereafter, a pressure of 50 to 250 kgf / cm < 2 > is applied at the same time while heating the resin used for the raw material at 150 to 250 DEG C for 1 to 3 hours so as to cure the
가-3. 에칭 단계(도 1c)A-3. The etching step (Figure 1C)
적층판넬(26)의 상면의 동박(24)의 표면을 통상의 마스킹 에칭 공정으로 에칭하여 내장된 코일(16)과 연결될 단자(28)를 도 1c와 같이 형성한다.The surface of the
그리고, 하면의 동박(24-1)은 본래 상면의 동박(24)과 쌍을 이루어 판넬이 휘어지는 것을 방지하기 위하여 적층한 것으로서, 하면의 동박(24-1)은 에칭하여 모두 제거한다.
The lower surface copper foil 24-1 is formed as a pair with the upper
다음은 본 발명의 제1실시예의 인덕터의 제조공정이다. The following is a manufacturing process of the inductor of the first embodiment of the present invention.
나. 인덕터 제조공정(도 2a)I. The inductor manufacturing process (Fig. 2A)
나-1. 홀 가공단계I -1. Hole machining step
적층판넬(26)의 단자(28)와 단자(28) 사이에 홀을 가공한다.A hole is formed between the
본 실시예에서는 상기 적층판넬(26)에 도 2a와 같이 단자(28)와 단자(28) 사이에 끊이지 않게 길게 하나의 긴 홀(30)을 가공한다.In this embodiment, as shown in FIG. 2A, one
긴 홀(30)의 폭은 0.55~2.5mm가 바람직하고, 긴 홀(30)은 하지층까지 완전히 관통되도록 천공한다.The width of the
긴 홀(30)을 가공할 때는 적층판넬(26) 내에 내장된 코일(16)의 끝단이 긴 홀(30)의 측면(32)으로 드러나도록 한다. When the
긴 홀(30)을 가공함에 있어서, CNC 밀링 장치와 매우 유사한 CNC라우터 장치를 활용할 수 있고, 직접적인 가공부위는 라우터 비트를 이용할 수 있다. 먼저 라우터 비트보다 약간 큰 홀을 드릴가공 하고 라우터 비트를 이용하여 원하는 방향으로 옆면으로 횡이동하면서 가공한다.In machining the
또한, 먼저 긴 홀의 형상을 가공하는 공정과 긴 홀의 측면 부위의 표면을 다듬어 주는 단계로 나누어 가공하는 것이 바람직하다.In addition, it is preferable to first process the shape of the long hole and to trim the surface of the side portion of the long hole.
나-2. 화학동 도금 단계I-2. Chemical copper plating step
긴 홀(30)이 가공된 적층판넬(26)에 하기 단계를 거쳐 0.5~1.5μm 두께의 화학동 도금처리를 한다.The
1) 가성소다(NaOH)를 베이스로 하는 알칼리 용액 35 - 45㎖/ℓ 에 15~20분 처리하여 표면이물질을 제거하는 세정단계1) Cleaning step to remove surface foreign substances by treating with 35 - 45 ml / ℓ of alkali solution based on caustic soda (NaOH) for 15 to 20 minutes
2) 표면에 부착력을 확보하도록 황산(98%)과 과산화수소수를 베이스로 하는 약산 표면처리단계2) Weak acid surface treatment based on sulfuric acid (98%) and hydrogen peroxide water to ensure adhesion to the surface
3) Mono/Triethanol Amine계(wetting agent), 황산, 염산, 유기산계의 계면활성제로 표면에 계면활성제처리를 하는 단계 3) Mono / Triethanol Surfactant treatment on surface with amines (wetting agent), sulfuric acid, hydrochloric acid, organic acid type surfactants
4) 화학동 전착 단계4) Chemical electrodeposition step
화학동 입자를 잘 결합하도록 Pd 콜로이드를 이용하여 Pd가 촉매 작용을 하도록 하고, Pd 촉매 용액은 150 - 250㎖/ℓ의 농도로 15~20분 처리하고, 포름알데히드(HCHO), 글리옥실산(CHOCOOH), 차아인산나트륨(NaH2PO2) 등을 환원제로 사용하여 동 이온을 금속동으로 환원하여 Pd 주변에 환원 전착시킨다.The Pd catalyst solution was treated at a concentration of 150 - 250 ml / ℓ for 15 to 20 minutes, and formaldehyde (HCHO), glyoxylic acid CHOCOOH), sodium hypophosphite (NaH 2 PO 2 ), etc. are used as a reducing agent to reduce copper ions to metal copper and to electrodeposit around Pd.
이 때 화학동 용액은 60 - 90㎖/ℓ의 농도로 40~50분 처리한다.At this time, the chemical copper solution is treated at a concentration of 60 - 90 ml / ℓ for 40 to 50 minutes.
나-3. 마스킹 단계I-3. Masking step
마스킹 필름을 적층판넬(26)의 전체 면에 열압착한 후, 필요한 부위만 UV 레이저로 경화 처리한 후 미경화 부위는 현상용액에 세척하는 방식으로 원하는 부위만 마스킹 필름을 남긴다.After the masking film is thermocompression-bonded to the entire surface of the
최종적으로 외부 전극을 형성할 부위는 긴 홀(30)의 측면(32)과 적층판넬(26)의 단자(28)의 상면이며, 후막이 동 도금이 필요한 부위는 외부 전극을 형성하게 될 부위이므로, 외부 전극을 형성할 부위를 제외한 나머지 부위에 마스킹 처리를 하여 후막 동 도금이 선택적으로 이루어지도록 한다.The portion where the external electrode is finally formed is the upper surface of the
나-4. 동 도금 단계I -4. Copper plating step
적층판넬(26)의 표면에 마스킹이 되지 않은 표면에 전기동 용액 농도 24 - 40㎖/ℓ, 100~250A의 전류로 60~250분 동안 인가하여 20~200μm 두께로 동 도금한다.The surface of the
동 도금의 조건으로서는 마스킹 부위는 알칼리 용액에 취약하므로 알칼리 용액을 이용하여 제거하고, 적층판넬(26)을 황산 용액에 에칭 처리하여 마스킹으로 인해 후막 동 처리가 안된 표면을 제거하고, 원하는 부위만 후막의 동 도금층을 남긴다.As a condition of the copper plating, the masking portion is vulnerable to the alkali solution, so that the masking portion is removed by using an alkaline solution, and the surface of the
동 도금이 되는 곳은 긴 홀(30)의 측면(32)과 단자(28)의 상면으로서 양 부위에 동 도금층을 연속적으로 형성하여 외부 전극(34)을 만든다.Copper plating is continuously formed on both side surfaces 32 of the
외부 전극(34)은 적층판넬(26)의 긴 홀(30)의 측면(32)으로 드러난 코일(20)의 끝단을 덮고, 긴 홀(30)의 측면(32)과 단자(28)에 후막의 동 도금층이 연속적으로 형성된 것이므로 결국 코일(20)과 외부 전극(34)이 도통하게 된다.The
나-5. 절단 단계I-5. Cutting step
상기 제작된 적층판넬(26)을 도 2a의 화살표 방향과 같이 단자에 수직되는 방향으로 절단하면 외부 전극(34)이 균일하게 형성된 인덕터를 얻을 수 있다.When the manufactured
또한, 본 발명은 판넬 형식으로 제조하므로 2개 이상의 멀티 형태의 인덕터를 제조할 수 있다. 이 경우 복수의 인덕터들은 응용분야에 적용시 일정전류를 동분배하여 적용되는 특성을 지니게 된다.In addition, since the present invention is manufactured in a panel form, two or more multi-type inductors can be manufactured. In this case, the plurality of inductors have the characteristic of being applied by dividing the constant current when applied to the application field.
도 2b는 2개의 인덕터를 구비한 인덕터 어레이의 사시도이고, 도 2c는 전기회로도이다.FIG. 2B is a perspective view of an inductor array having two inductors, and FIG. 2C is an electric circuit diagram.
본 발명의 제1실시예의 제조방법에 의해 제조된 인덕터 어레이는 외부 전극(34)이 인덕터의 측면과 하부에 연결되어 형성되고, 전기회로적으로는 내부의 2개의 코일(16)이 동일 외부 전극(34)에 통전되는 구조이다.In the inductor array manufactured by the manufacturing method of the first embodiment of the present invention, the
이러한 멀티 형태의 인덕터는 응용분야에 적용시 일정 전류를 동분배하여 적용되는 특성을 지니게 된다. 동일한 인덕터를 여러 개 사용해야 하는 응용분야에서 집적화가 가능하다. PCB에 마운팅하는 공정에서 소자간에 확보되어야 될 거리를 고려하지 않아도 됨에 따라 배열된 인덕터의 간격은 최소화하여 집적할 수 있다. These multi-type inductors have the characteristics that they are applied by dividing the constant current when applied to the application field. Integration is possible in applications where multiple identical inductors are required. The spacing between the arrayed inductors can be minimized, since the distance to be secured between the devices in the PCB mounting process is not considered.
또한, 마운팅하는 회수를 최소화할 수 있는 장점이 있다. 여러 개의 인덕터를 각각 PCB보드에 마운팅하여야 하지만, 멀티 형태의 인덕터를 사용할 경우 그 회수가 줄어 들어 작업효율이 증가하게 된다. 그리고, 외부 전극이 연결된 형태의 인덕터의 경우 저항을 낮출 수 있다.
In addition, there is an advantage that the number of mountings can be minimized. Multiple inductors must be mounted on the PCB board, respectively. However, if multi-type inductors are used, the number of inductors is reduced and the operation efficiency is increased. In the case of an inductor in which an external electrode is connected, the resistance can be lowered.
이하, 본 발명의 제2실시예에 대하여 설명한다.Hereinafter, a second embodiment of the present invention will be described.
본 발명의 제2실시예는 상기 제1실시예의 인덕터의 제조공정에서 나-1. 홀의 가공단계와 나-5. 절단 단계에만 차이가 있고 나머지 공정은 동일하다.In the second embodiment of the present invention, in the manufacturing process of the inductor of the first embodiment, Process step of hole and -5. Only the cutting step is different and the remaining steps are the same.
도 3a는 제2실시예의 짧은 홀 가공단계와 절단 단계를 나타내는 설명도이다.3A is an explanatory view showing a short hole machining step and a cutting step in the second embodiment.
판넬의 단자(28)와 단자(28)의 사이에 불연속적인 짧은 홀(36)을 가공하고, 상술한 공정을 통하여 외부 전극(38)을 형성한다.A discontinuous
본 제2실시예의 홀은 불연속적인 짧은 홀(36)이므로 도 3a의 화살표의 방향처럼 서로 직각되는 양방향으로 절단한다.Since the hole of the second embodiment is a discontinuous
도 3b는 제2실시예의 2개의 인덕터를 구비한 인덕터 어레이의 부분 단면도이고, 도 3c는 전기회로도이다.FIG. 3B is a partial cross-sectional view of an inductor array having two inductors of the second embodiment, and FIG. 3C is an electric circuit diagram.
도 3b에는 인덕터의 내부의 코일(16)과 외부 전극(38)이 도통되고, 도 3c에서 보듯이 각 인덕터는 전기적으로 단절되는 구조임을 할 수 있다. In FIG. 3B, the
본 발명에 의하면 전극 형성 공정이 매우 간단하고, 각 제품별로 균일한 품질의 외부 전극을 형성할 수 있다.According to the present invention, the electrode forming process is very simple and external electrodes of uniform quality can be formed for each product.
또한, 종래의 기술에서는 낱개의 인덕터로 제조한 후 각각 외부 전극용 페이스트를 도포한 후 소결하여 외부 전극을 형성하게 되므로 균일성의 확보가 어렵고 많은 공정을 필요로 하게 되는 반면, 본 발명에 의하면 판넬 형태로 배치된 상태에서 이웃한 인덕터와 공통의 도금 전 상태의 바닥 전극과 홀 가공으로 홀 측면에 드러난 코일의 끝단이 드러나 있는 전극의 기초를 1회 홀가공으로 형성하여 효율성이 높고, 판넬에 배열된 상태로 일정한 가공 및 도금 처리가 가능하므로 인덕터 제품별로 매우 균일한 성능의 확보가 가능하다.In addition, according to the conventional technology, since the external electrode paste is applied after each of the individual inductors is formed and then sintered to form the external electrode, it is difficult to secure uniformity and requires a lot of processes. On the other hand, according to the present invention, The bottom electrode in the pre-plating state common to the neighboring inductors and the base of the electrode in which the end of the coil exposed at the side of the hole is exposed by hole machining are formed by hole holes once, and the efficiency is high, It is possible to obtain uniform performance for each inductor product.
또한, 기존의 기술처럼 외부 전극 형성 공정 이후에 후속으로 소결 등의 고온 열처리 공정이 필요 없으므로 본 발명에 의하면 소재의 수축율 차에 따른 단락이 미연에 방지되고, 매우 안정된 외부 전극 연결 구조의 구현이 가능하다.In addition, since a high-temperature heat treatment process such as sintering is not required after the external electrode forming process as in the conventional technology, the short circuit due to the difference in shrinkage rate of the material can be prevented and a highly stable external electrode connection structure can be realized Do.
또한, 본 발명에 의하면 홀 가공시 드러난 내부 전극 부위가 도금 연결 시까지 그대로 유지 가능하므로 효율적인 공정 운영이 가능하다.In addition, according to the present invention, since the inner electrode portion exposed during the hole machining can be maintained as it is until the plating connection, efficient process operation is possible.
또한, 본 발명은 인덕터에 필요한 전류 용량에 따라 매우 정밀한 외부 전극 부위의 두께 조절이 가능하여, 인덕터의 성능 안정성에 기여한다.
In addition, the present invention can adjust the thickness of the outer electrode portion with very high precision according to the current capacity required for the inductor, contributing to the performance stability of the inductor.
10 : 자성시트 12 : 삽입공
14 : 자심 16 : 코일
18 : 자성판넬 22 : 자성필름
24 , 24-1: 동박 26 : 적층판넬
28 : 단자 30 : 긴 홀
34, 38 : 외부전극 36 : 짧은 홀10: magnetic sheet 12: insertion hole
14: core 16: coil
18: Magnetic panel 22: Magnetic film
24, 24-1: copper foil 26: laminated panel
28: Terminal 30: Long hole
34, 38: external electrode 36: short hole
Claims (5)
적층판넬의 표면의 동박을 에칭하여 단자를 형성하는 단계;
적층판넬의 단자와 단자 사이에 홀을 형성하는 단계;
적층판넬의 단자를 제외한 표면을 마스킹하는 단계;
적층판넬을 동 도금하여 홀의 측면과 단자 부위가 연속적으로 동 도금되어 외부 전극을 형성하는 단계;
적층판넬의 마스킹을 제거하는 단계;
내부의 코일과 외부 전극으로 형성된 인덕터가 포함되도록 상기 적층판넬을 절단하는 단계;
로 이루어지는 것을 특징으로 하는 적층형 칩 인덕터 제조 방법.
A magnetic sheet in which a plurality of coil insertion holes are formed in a checkerboard shape in a magnetic sheet and coils are inserted in the coil insertion holes, a magnetic film laminated above and below the magnetic panel, and a laminated panel Lt; / RTI >
Etching the copper foil on the surface of the laminated panel to form terminals;
Forming a hole between the terminal and the terminal of the laminated panel;
Masking the surface except the terminal of the lamination panel;
Plating the laminated panel by copper plating to continuously form copper plating on the side surfaces of the holes and terminal portions to form external electrodes;
Removing the masking of the laminated panel;
Cutting the lamination panel to include an inductor formed of an inner coil and an outer electrode;
And a step of forming a plurality of stacked chip inductors.
상기 홀을 형성하는 단계의 상기 홀은 긴 홀인 것을 특징으로 하는 적층형 칩 인덕터 제조 방법.
The method according to claim 1,
Wherein the holes of the step of forming the holes are long holes.
상기 홀을 형성하는 단계의 상기 홀은 불연속적인 짧은 홀인 것을 특징으로 하는 적층형 칩 인덕터 제조 방법.
The method according to claim 1,
Wherein the hole in the step of forming the hole is a discontinuous short hole.
상기 절단하는 단계는 복수의 인덕터가 포함되도록 절단하는 것을 특징으로 하는 적층형 칩 인덕터 제조 방법.
The method according to any one of claims 1 to 3,
Wherein the cutting step includes cutting a plurality of inductors so as to include the plurality of inductors.
상기 마스킹하는 단계의 직전에 적층판넬에 0.5~1.5μm두께의 화학동 도금처리를 하는 단계를 더 포함하는 것을 특징으로 하는 적층형 칩 인덕터 제조 방법.
The method according to any one of claims 1 to 3,
Further comprising the step of subjecting the lamination panel to a chemical plating treatment with a thickness of 0.5 to 1.5 占 퐉 immediately before the masking step.
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