KR101412274B1 - Ｈｅｍｔ 디바이스용 플라즈마 보호 다이오드 - Google Patents

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KR101412274B1
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춘웨이 휴
첸주 유
푸웨이 야오
지운레이 제리 유
푸치 양
포치 첸
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Abstract

본 발명개시는 반도체 디바이스를 제공한다. 반도체 디바이스는 실리콘 기판을 포함한다. 제1 Ⅲ-Ⅴ족 화합물층이 실리콘 기판 위에 배치된다. 제2 Ⅲ-Ⅴ족 화합물층이 제1 Ⅲ-Ⅴ족 화합물층 위에 배치된다. 반도체 디바이스는 제1 Ⅲ-Ⅴ족 화합물층 위에 배치되고 부분적으로 제2 Ⅲ-Ⅴ족 화합물층에 있는 트랜지스터를 포함한다. 반도체 디바이스는 실리콘 기판에 배치된 다이오드를 포함한다. 반도체 디바이스는 적어도 제1 Ⅲ-Ⅴ족 화합물층을 관통하여 연장하고 다이오드에 결합된 비아를 포함한다. 비아는 트랜지스터에 전기적으로 결합되거나 또는 트랜지스터에 인접하여 배치된다.

Description

ＨＥＭＴ 디바이스용 플라즈마 보호 다이오드{A PLASMA PROTECTION DIODE FOR A HEMT DEVICE}
본 발명은 반도체 디바이스에 관한 것이며, 보다 구체적으로는 제조 공정 동안에 플라즈마로 인해 유발된 손상에 의해 야기된 게이트 손상을 회피하기 위해 GaN 웨이퍼 상에서 보호 다이오드를 형성하는 것에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 급성장을 경험해왔다. IC 재료 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. 하지만, 이러한 기술적 진보들은 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요하다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트)는 감소해왔다.
IC 재료 및 설계에서의 기술적인 진보들은 상이한 목적들을 서빙하는 다양한 유형들의 IC들을 산출시켜왔다. 몇몇 유형들의 IC들의 제조는 기판상에서 Ⅲ-Ⅴ족 화합물층을 형성하는 것을 필요로 할 수 있는데, 예를 들어 기판상에서 갈륨 질화물층을 형성하는 것을 필요로 할 수 있다. 이러한 유형들의 IC 디바이스들은 고전자 이동도 트랜지스터(high electron mobility transistor; HEMT) 디바이스들을 포함할 수 있다. 하지만, HEMT 디바이스를 제조하기 위한 백엔드 공정들은 일반적으로 복수의 플라즈마 강화 공정들을 포함한다. 이러한 공정들은 HEMT 디바이스의 컴포넌트들, 예컨대 HEMT 디바이스의 게이트 컴포넌트를 손상시킬 수 있는 플라즈마 전하들을 수반한다. 이것이 발생할 때, HEMT 디바이스는 결함이 생길 수 있거나 또는 저하된 성능을 가질 수 있다.
그러므로, HEMT 디바이스들을 제조하기 위한 기존의 방법들은 대체적으로 각자의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지만은 않았다.
본 발명개시의 보다 광범위한 형태들 중 하나는 반도체 디바이스를 포함한다. 반도체 디바이스는, 실리콘 기판 위의 Ⅲ-Ⅴ족 화합물층에서 적어도 부분적으로 형성된 고전자 이동도 트랜지스터(HEMT) 디바이스; 및 실리콘 기판에서 형성된 다이오드를 포함하며, 다이오드는 HEMT 디바이스, 및 HEMT 디바이스에 인접하여 배치된 콘택트 패드 중 하나에 전기적으로 결합된다.
몇몇의 실시예들에서, Ⅲ-Ⅴ족 화합물층은, 실리콘 기판 위에서 형성된 갈륨 질화물(GaN) 버퍼층; 및 GaN 버퍼층 위에서 형성된 알루미늄 갈륨 질화물(AlGaN)층을 포함한다.
몇몇의 실시예들에서, HEMT 디바이스는, AlGaN 층 위에서 형성된 도전성 게이트 컴포넌트; AlGaN 층에서 적어도 부분적으로 형성된 도전성 소스 컴포넌트; 및 AlGaN 층에서 적어도 부분적으로 형성된 도전성 드레인 컴포넌트를 포함하며, 게이트 컴포넌트는 소스 컴포넌트와 드레인 컴포넌트 사이에서 배치된다.
몇몇의 실시예들에서, 다이오드는 GaN 버퍼층과 AlGaN 층을 관통하여 연장하는 비아를 통해 게이트 컴포넌트에 전기적으로 결합된다.
몇몇의 실시예들에서, 게이트 컴포넌트는 소스 컴포넌트 및 드레인 컴포넌트를 넘어 연장하는 게이트 연장 세그먼트; 및 게이트 연장 세그먼트에 결합된 비아를 포함한다.
몇몇의 실시예들에서, 다이오드는 GaN 버퍼층을 관통하여 연장하는 비아를 통해 소스 컴포넌트에 전기적으로 결합된다.
몇몇의 실시예들에서, 콘택트 패드는 AlGaN 층 위에서 형성되며, 다이오드는 GaN 버퍼층과 AlGaN 층을 관통하여 연장하는 비아를 통해 콘택트 패드에 전기적으로 결합된다.
몇몇의 실시예들에서, 콘택트 패드는 평면도에서 바라봤을 때에 HEMT 디바이스를 적어도 부분적으로 둘러싼다.
본 발명개시의 보다 광범위한 형태들 중 또다른 하나의 형태는 반도체 디바이스를 포함한다. 반도체 디바이스는, 실리콘 기판; 실리콘 기판 위에 배치된 제1 Ⅲ-Ⅴ족 화합물층; 제1 Ⅲ-Ⅴ족 화합물층 위에 배치된 제2 Ⅲ-Ⅴ족 화합물층; 제1 Ⅲ-Ⅴ족 화합물층 위에 배치되고 부분적으로 제2 Ⅲ-Ⅴ족 화합물층에 있는 트랜지스터; 실리콘 기판에 배치된 다이오드; 및 적어도 제1 Ⅲ-Ⅴ족 화합물층을 관통하여 연장하고 다이오드에 결합된 비아를 포함하며, 비아는 트랜지스터에 전기적으로 결합되거나 또는 트랜지스터에 인접하여 배치된다.
몇몇의 실시예들에서, 제1 Ⅲ-Ⅴ족 화합물층은 갈륨 질화물(GaN)을 포함하며, 제2 Ⅲ-Ⅴ족 화합물층은 알루미늄 갈륨 질화물(AlGaN)을 포함한다.
몇몇의 실시예들에서, 트랜지스터는 고전자 이동도 트랜지스터(HEMT) 디바이스이며, 이것은, 제2 Ⅲ-Ⅴ족 화합물층에서 각각 부분적으로 배치된 소스 및 드레인; 제2 Ⅲ-Ⅴ족 화합물층 위에서 소스와 드레인 사이에 배치된 게이트를 포함한다.
몇몇의 실시예들에서, 비아의 하나의 단부는 다이오드에 결합되며, 비아의 반대쪽 단부는 HEMT 디바이스의 게이트와 소스 중 하나에 결합된다.
몇몇의 실시예들에서, 비아는 소스 또는 드레인과 정렬되지 않는다.
몇몇의 실시예들에서, 비아의 하나의 단부는 다이오드에 결합되며, 비아의 반대쪽 단부는 제2 Ⅲ-Ⅴ족 화합물층 위에 배치된 금속 콘택트 패드에 결합되며, 금속 콘택트 패드는 평면도에서 트랜지스터를 적어도 부분적으로 둘러싼다.
본 발명개시의 보다 광범위한 형태들 중의 또 다른 하나는 반도체 디바이스를 제조하는 방법을 포함한다. 본 방법은, 실리콘 기판을 제공하고 그 위에 Ⅲ-Ⅴ족 화합물층을 배치시키는 단계; 이온 주입 공정을 통해 실리콘 기판에서 다이오드를 형성하는 단계로서, 상기 다이오드는 실리콘 기판과 Ⅲ-Ⅴ족 화합물층 사이의 계면에 근접하여 형성된 것인, 상기 다이오드 형성 단계; 다이오드를 노출시키기 위해 Ⅲ-Ⅴ족 화합물층을 통해 개구를 에칭하는 단계; 개구를 도전성 물질로 채워서, 다이오드에 결합된 비아를 형성하는 단계; 및 Ⅲ-Ⅴ족 화합물층에서 적어도 부분적으로 고전자 이동도 트랜지스터(HEMT) 디바이스를 형성하는 단계를 포함한다.
몇몇의 실시예들에서, Ⅲ-Ⅴ족 화합물층은 갈륨 질화물 서브층 및 이 갈륨 질화물 서브층 위에 배치된 알루미늄 갈륨 질화물 서브층을 포함한다.
몇몇의 실시예들에서, HEMT 디바이스를 형성하는 단계는, Ⅲ-Ⅴ족 화합물층에서 리세스들을 에칭하는 단계; 이 리세스들을 도전성 물질로 채워서 HEMT 디바이스의 소스/드레인 컴포넌트들을 형성하는 단계; 및 소스/드레인 컴포넌트들 사이 및 Ⅲ-Ⅴ족 화합물층 위에 HEMT 디바이스의 게이트 컴포넌트를 형성하는 단계를 포함한다.
몇몇의 실시예들에서, HEMT 디바이스를 형성하는 단계는 비아가 HEMT 디바이스의 게이트 컴포넌트에 전기적으로 결합되도록 하는 방식으로 수행된다.
몇몇의 실시예들에서, HEMT 디바이스를 형성하는 단계는 비아가 HEMT 디바이스의 소스 컴포넌트에 전기적으로 결합되도록 하는 방식으로 수행된다.
몇몇의 실시예들에서, HEMT 디바이스를 형성하는 단계는 비아가 Ⅲ-Ⅴ족 화합물층 위에 배치된 금속 콘택트 패드에 전기적으로 결합되도록 하는 방식으로 수행되며, 금속 콘택트 패드는 HEMT 디바이스를 적어도 부분적으로 둘러싼다.
본 발명개시의 어떠한 실시예들의 장점들 중 하나는 보호 다이오드들이 HEMT 디바이스에 대하여 플라즈마로 인해 유발된 손상을 효과적으로 방지시킬 수 있다는 것이다. 예를 들어, 방대한 양의 플라즈마 전하가 존재할 때 보호 다이오드들은 턴온되며 플라즈마 전하를 실리콘 기판으로 전향시키기 위한 도관을 제공할 수 있다. 이에 따라 (게이트 유전체와 같은) HEMT 디바이스의 민감한 컴포넌트는 플라즈마로 인해 유발된 손상을 피하게 된다. 또다른 장점은, 위에서 논의된 실시예들에 따른 보호 다이오드들은 실리콘 기판에서 구현되고 플라즈마 전하를 수집하기 위해 GaN층을 관통하는 비아만을 필요로 하기 때문에, 최소한의 라우팅 장애를 야기시킨다는 점이다. 이에 더하여, 어떠한 통상적인 HEMT 디바이스 보호 방법들과 비교하여, 여기서 논의된 보호 다이오드들은 또한 레이아웃 면적을 절감시킨다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 양태들에 따른 반도체 디바이스를 제조하는 방법을 도시한 흐름도이다.
도 2 내지 도 5는 본 발명개시의 다양한 양태들에 따른 다양한 제조 단계들에서의 반도체 디바이스의 개략적인 단편적 측단면도들이다.
도 6은 본 발명개시의 다양한 양태들에 따른 제조 단계에서의 반도체 디바이스의 개략적인 단편적 평면도이다.
도 7 내지 도 10은 본 발명개시의 다양한 양태들에 따른 다양한 제조 단계들에서의 반도체 디바이스의 개략적인 단편적 측단면도들이다.
도 11은 본 발명개시의 다양한 양태들에 따른 제조 단계에서의 반도체 디바이스의 개략적인 단편적 평면도이다.
도 12 내지 도 15는 본 발명개시의 다양한 양태들에 따른 다양한 제조 단계들에서의 반도체 디바이스의 개략적인 단편적 측단면도들이다.
도 16은 본 발명개시의 다양한 양태들에 따른 제조 단계에서의 반도체 디바이스의 개략적인 단편적 평면도이다.
아래의 개시내용은 다양한 실시예들의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해된다. 본 개시내용을 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
반도체 제조 기술들이 계속해서 진보함에 따라, 고전자 이동도 트랜지스터(HEMT) 디바이스들과 같은, 다양한 디바이스들을 생산하기 위해 Ⅲ-Ⅴ족 화합물 물질들이 활용되어 왔다. Ⅲ-Ⅴ족 화합물 물질에는 주기율표의 "Ⅲ"족(또는 계)으로부터의 원소와, 주기율표의 "Ⅴ"족(또는 계)으로부터의 또다른 원소를 포함한 화합물이 포함된다. 예를 들어, Ⅲ족 원소들은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 및 티타늄(Ti)을 포함할 수 있으며, Ⅴ족 원소들은 질소, 인, 비소, 안티몬, 및 비스무스를 포함할 수 있다.
전통적으로, Ⅲ-Ⅴ족 화합물 물질들은 사파이어 기판들상에서 성장되어왔다. 하지만, 사파이어 기판들은 비싸다. 이와 비교하여, 실리콘 기판들은 싸며, 수년동안 반도체 디바이스들이 형성되는 기판으로서 이용되어 왔다. 따라서, Ⅲ-Ⅴ족 화합물 물질들을 성장시키기 위한 기판들로서 실리콘 기판들을 이용하는 것이 바람직하다. HEMT 디바이스들의 제조는 일반적으로 복수의 플라즈마 강화 공정들, 예를 들어 콘택트 에칭 공정들을 수반한다. 이러한 공정들로부터 유발된 플라즈마 전하들은 HEMT 디바이스들, 예컨대 HEMT 디바이스의 게이트 컴포넌트에 손상을 가져다줄 수 있다. 플라즈마로 인해 유발된 손상들로부터 HEMT 디바이스들을 보호하기 위한 몇몇의 기존의 방법들은 점퍼 삽입을 수반하는데, 이것은 게이트를 여러 와이어들로 분리시켜서 제조 동안 각각의 와이어상에서 축적된 전하의 양을 감소시킬 수 있다. 하지만, 점퍼 삽입법은 라우팅 장애를 야기시키며 이에 따라 번거롭고 비효율적이다. 본 개시내용의 다양한 양태들에 따르면, 아래에서는 플라즈마로 인해 유발된 손상들로부터 HEMT 디바이스들을 보호하는 다이오드를 제조하는 방법을 설명한다.
도 1에서는 본 발명개시의 다양한 양태들에 따른 반도체 디바이스를 제조하는 방법(20)의 흐름도가 도시된다. 도 1을 참조하면, 방법(20)은 실리콘 기판이 제공되는 블록(22)으로 시작한다. 실리콘 기판상에는 Ⅲ-Ⅴ족 화합물층이 배치된다. 몇몇의 실시예들에서, Ⅲ-Ⅴ족 화합물층은 갈륨 질화물 서브층 및 이 갈륨 질화물 서브층 위에 배치된 알루미늄 갈륨 질화물 서브층을 포함한다. 방법(20)은 이온 주입 공정을 통해 실리콘 기판에서 다이오드가 형성되는 블록(24)으로 이어진다. 다이오드는 실리콘 기판과 Ⅲ-Ⅴ족 화합물층 사이의 계면에 근접하여 형성된다. 방법(20)은 Ⅲ-Ⅴ족 화합물층을 통해 개구가 에칭되어 다이오드를 노출시키는 블록(26)으로 이어진다. 방법(20)은 개구를 도전성 물질로 채워서, 다이오드에 결합된 비아를 형성하는 블록(28)으로 이어진다. 방법(20)은 고전자 이동도 트랜지스터(HEMT) 디바이스가 Ⅲ-Ⅴ족 화합물층에서 적어도 부분적으로 형성되는 블록(30)으로 이어진다. 몇몇의 실시예들에서, HEMT 디바이스를 형성하는 것은, Ⅲ-Ⅴ족 화합물층에서 리세스들을 에칭하는 것; 이 리세스들을 도전성 물질로 채워서 HEMT 디바이스의 소스/드레인 컴포넌트들을 형성하는 것; 및 소스/드레인 컴포넌트들 사이 및 Ⅲ-Ⅴ족 화합물층 위에 HEMT 디바이스의 게이트 컴포넌트를 형성하는 것을 포함한다. 몇몇의 실시예들에서, 비아는 HEMT 디바이스의 게이트 컴포넌트에 전기적으로 결합된다. 다른 실시예들에서, 비아는 HEMT 디바이스의 소스 컴포넌트에 전기적으로 결합된다. 또 다른 실시예들에서, 비아는 Ⅲ-Ⅴ족 화합물층 위에 배치된 금속 콘택트 패드에 전기적으로 결합되며, 금속 콘택트 패드는 HEMT 디바이스를 적어도 부분적으로 둘러싼다.
도 2 내지 도 5는 다양한 제조 단계들에서의 반도체 디바이스의 일부분의 개략적인 단편적 측단면도들이다. 도 2 내지 도 5는 본 발명개시의 발명적 개념들의 보다 나은 이해를 위해 단순화되었다는 것이 이해된다. 따라서, 추가적인 공정들이 도 2 내지 도 5에서 도시된 방법 이전에, 그 도중에, 및 그 이후에 제공될 수 있다는 것과, 다른 몇몇의 공정들은 여기서 단지 간략하게 설명될 수 있다는 것을 유념해야 한다.
도 2를 참조하면, 실리콘 웨이퍼(40)가 제공된다. 실리콘 웨이퍼(40)는 또한 실리콘 기판(40)이라고 칭해질 수 있다. 실리콘 웨이퍼(40)는 두께(50)를 갖는다. 실시예에서, 두께(50)는 약 500 미크론(㎛) 내지 약 1000 ㎛ 범위에 있다. 몇몇의 실시예들에서, 실리콘 웨이퍼(40)의 표면들은 실리콘 (111) 표면들일 수 있다. 실리콘 (111) 표면은 밀러 지수에 따라 정의된 (111) 격자 평면을 따라 실리콘을 클리빙(cleaving) 또는 커팅(cutting)함으로써 획득된다. 실리콘 웨이퍼(40)는 어떠한 실시예들에서 실리콘 (111) 표면을 갖도록 선택되는데, 그 이유는 실리콘 (111) 표면은 실리콘 (111) 표면상에 형성될 버퍼층과 비교적 작은 격자 부정합을 갖기 때문이다. 실리콘 (100) 표면과 같은, 상이한 실리콘 표면이 이용되는 경우라면, 실리콘 (100) 표면과 버퍼층간의 격자 부정합은 보다 커질 것이며 그 결과 보다 많은 제조 어려움들을 야기시킬 것이다.
Ⅲ-Ⅴ족 화합물층(60)은 실리콘 기판 위에 형성된다. Ⅲ-Ⅴ족 화합물층(60)은 또한 버퍼층이라고 칭해질 수 있다. 몇몇의 실시예들에서, Ⅲ-Ⅴ족 화합물층(60)은 갈륨 질화물(GaN) 물질을 포함한다. Ⅲ-Ⅴ족 화합물층(60)은 두께(70)를 갖는다. 몇몇의 실시예들에서, 두께(70)는 약 1 마이크로미터(㎛) 내지 약 8 ㎛ 범위에 있다. 몇몇의 실시예들에서, Ⅲ-Ⅴ족 화합물층(60)은 적절한 에피택셜 성장 공정에 의해 형성된다. 어떠한 실시예들에서, 에피택셜 성장 공정은 약 1000℃ 내지 약 1300℃ 범위의 온도에서, 약 8시간 내지 약 10시간 범위의 공정 시구간 동안 수행된다.
Ⅲ-Ⅴ족 화합물층(80)은 Ⅲ-Ⅴ족 화합물층(60) 위에 형성된다. 몇몇의 실시예들에서, Ⅲ-Ⅴ족 화합물층(80)은 알루미늄 갈륨 질화물(AlGaN) 물질을 포함한다. Ⅲ-Ⅴ족 화합물층(80)은 두께(90)를 갖는다. 몇몇의 실시예들에서, 두께(90)는 약 10 나노미터(㎚) 내지 약 40 ㎚ 범위에 있다. 몇몇의 실시예들에서, Ⅲ-Ⅴ족 화합물층(80)은 또다른 에피택셜 성장 공정에 의해 형성된다. 어떠한 실시예들에서, 에피택셜 성장 공정은 약 1000℃ 내지 약 1300℃ 범위의 온도에서, 약 1시간 내지 약 2시간 범위의 공정 시구간 동안 수행된다.
다양한 실시예들에서, 추가적인 버퍼층들은 실리콘 웨이퍼(40)와 Ⅲ-Ⅴ족 화합물층(60) 사이, 또는 Ⅲ-Ⅴ족 화합물층들(60, 80) 사이에서 형성될 수 있다는 것이 이해된다. 이러한 추가적인 버퍼층들은 격자 부정합들에 의해 야기된 응력을 더욱 감소시킬 수 있다. 단순성을 이유로, 이러한 추가적인 버퍼층들은 도시되지 않는다.
Ⅲ-Ⅴ족 화합물층(80) 위에 패턴화된 마스크층(100)이 형성된다. 몇몇의 실시예들에서, 패턴화된 마스크층(100)은 포토레지스트 마스크이다. 포토레지스트 마스크는 하나 이상의 스핀 온 코팅, 노광, 현상, 및 베이킹 공정들을 포함한 리소그래피 공정에 의해 형성될 수 있다. 리소그래피 공정의 결과로서, 패턴화된 마스크층(100)은 개구(110)를 포함한다.
실리콘 기판(40)에서 보호 다이오드(130)를 형성하기 위해 이온 주입 공정들(120)이 수행된다. 패턴화된 마스크(100)는 이온 주입 공정들(120) 동안 주입 마스크로서 역할을 한다. 다시 말하면, 도펀트 이온들은 개구(110)와 Ⅲ-Ⅴ족 화합물층들(60, 80)을 통해 주입된다. 그러므로, 보호 다이오드(130)는 적어도 부분적으로 개구(110)와 수직하게 정렬된다. 도펀트 확산과 같은 영향들로 인해, 보호 다이오드(130)는 개구(110)보다 큰 횡측 치수(즉, 보다 폭이 넓다)를 갖는다. 몇몇의 실시예들에서, 보호 다이오드(130)는 실리콘 기판(40)의 윗면에서 형성되거나 또는 그 근처에서 형성된다. 주입 공정들(120)은 층들(60, 80)에서 도핑 영역들(60A, 80A)을 각각 형성한다는 것이 또한 이해된다. 도핑 영역들(60A, 80A)은 개구(110)와 정렬된다.
이온 주입 공정들(120)은 p형 영역(140)을 형성하기 위한 p형 이온 주입 공정과 n형 영역(150)을 형성하기 위한 n형 이온 주입 공정을 포함한다. p형 영역(140)과 n형 영역(150)은 총체적으로 보호 다이오드(130)를 구성한다. 몇몇의 실시예들에서, p형 이온 주입 공정은 붕소(B) 또는 BF2와 같은 p형 도펀트, 약 5킬로전자볼트(KeV)와 약 20KeV 사이의 주입 에너지 범위, 및 약 1.0 x 1012/㎠ 내지 약 1.0 x 1015/㎠ 사이의 주입량을 갖는다. 몇몇의 실시예들에서, n형 이온 주입 공정은 비소(As) 또는 인(P)과 같은 n형 도펀트, 약 5KeV와 약 30KeV 사이의 주입 에너지 범위, 및 약 1.0 x 1012/㎠ 내지 약 1.0 x 1015/㎠ 사이의 주입량을 갖는다. 대안적인 실시예들에서, p형 영역(140)과 n형 영역은 반전될 수 있다. 다른 대안적인 실시예들에서, 보호 다이오드는 하나의 도핑 영역만을 포함할 수 있고, 그 도핑 유형은 실리콘 기판의 도핑 유형과는 반대이다. 다시 말하면, p-n 접합은 실리콘 기판과 도핑 영역 사이의 계면에 의해 형성될 수 있다. 예를 들어, 실리콘 기판이 p형으로 도핑되면, 도핑 영역은 n형 도핑 영역일 수 있다.
이제 도 3을 참조하면, 에칭 공정(170)이 수행되어 개구(110) 아래의 Ⅲ-Ⅴ족 화합물층들(60, 80)의 일부분을 제거한다. 달리 말하면, 에칭 공정(170)은 개구(110)를 아래쪽으로 연장시켜서 보호 다이오드(130)의 일부분을 노출시킨다. 층들(60, 80)의 도핑 영역들(60A, 80A)은 제거된다. 따라서, 보호 다이오드(130)의 n형 도핑 영역(150)은 개구(110)에 의해 노출된다. 몇몇의 실시예들에서, 에칭 공정(170)은 유도 결합 플라즈마(inductively coupled plasma; ICP) 에칭 공정을 포함한다. 어느 실시예들에서, ICP 에칭 공정은 약 15 표준 큐빅 센티미터/분(sccm) 내지 약 50 sccm 범위의 유량을 갖는 염소 가스(Cl2), 약 10 sccm 내지 약 50 sccm 범위의 유량을 갖는 헬륨 가스(He), 약 5 밀리토르(mT) 내지 약 50 mT 범위의 압력, 약 300 와트(W) 내지 약 500 W 범위의 무선 주파수(RF) 코일 전력, 및 약 100 W 내지 약 300 W 범위의 RF 가압판 전력을 이용한다.
전도도를 향상시키기 위해, 실리사이드층이 실리콘 기판(40)의 노출된(즉, 개구(110)에 의해 노출된) 표면상에 형성된다. 따라서, 몇몇의 실시예들에서 실리사이드층은 보호 다이오드(130) 위에 형성된다. 실리사이드층은 실리콘 기판(40)의 노출면상에서 금속 물질을 증착시키고, 이어서 어닐링 공정에 의해 금속 물질을 실리콘과 반응하게 하여 금속 실리사이드를 형성한 후, 반응하지 않은 금속 물질들을 제거함으로써 형성된다. 몇몇의 실시예들에서, 실리사이드층을 형성하기 위해 이용된 금속 물질은 니켈(Ni)이며, 이에 따라 실리사이드층은 니켈 실리사이드(NiSi) 층이다. 몇몇의 실시예들에서, 니켈과 실리콘 사이의 반응을 촉진시키기 위해 어닐링 공정이 약 200℃와 약 400℃ 사이의 공정 온도 범위에서, 약 1분 내지 약 5분 사이의 공정 지속기간 동안에 수행된다. 간략화를 위해, 실리사이드층은 여기서 도시되지 않는다. 몇몇의 실시예들에서, 택일적 사항으로서 실리사이드층은 반응하지 않은 금속 물질들이 제거된 후 다시 어닐링될 수 있다는 것이 이해된다.
이제 도 4를 참조하면, 패턴화된 마스크(100)가 제거되고, 비아(200)가 개구(110)에서 형성된다. 비아(200)는 텅스텐(W)과 같은 도전성 물질을 포함한다. 몇몇의 실시예들에서, 비아(200)는 증착 공정 및 그 이후 폴리싱 공정에 의해 형성될 수 있다. 비아(200)는 보호 다이오드(130) 위에 위치하고 보호 다이오드(130)에 전기적으로 결합된다. 구체적으로, 비아(200)는 보호 다이오드(130)의 n형 도핑 영역(150)(즉, n단자)에 전기적으로 결합된다.
그 후, 소스 및 드레인 컴포넌트들(220)이 Ⅲ-Ⅴ족 화합물층(80)의 일부분 위에 형성된다. 소스 및 드레인 컴포넌트들(220)은 HEMT 디바이스의 컴포넌트들이며, 이것들은 옴 컴포넌트들이라고 칭해질 수도 있다. 소스 및 드레인 컴포넌트들(220)은 Ⅲ-Ⅴ족 화합물층(80)의 일부분을 에칭하고 개구를 금속 물질, 예컨대, Ti, Al, Ni, 금(Au), 또는 이들의 합금들로 채움으로써 형성된다. 비아(200)와 소스 및 드레인 컴포넌트들(220)은 동일한 단면상에 있지 않기 때문에, 소스 및 드레인 컴포넌트들(220)의 형성은 도 4에서는 도시되지 않는다. 비아(200)와 소스 및 드레인 컴포넌트들(220) 사이의 상대적인 배치는 도 6의 평면도에서 보다 명료하게 도시될 것이다.
이제 도 5를 참조하면, HEMT 디바이스의 게이트 컴포넌트(230)가 Ⅲ-Ⅴ족 화합물층(80) 위에 형성된다. 게이트 컴포넌트(230)는 게이트 유전체 및 게이트 전극을 포함할 수 있다. 게이트 전극은 도전성 물질, 예컨대 티타늄 질화물(TiN), 텅스텐 질화물(WN), 폴리실리콘, 또는 Ni와 Au의 합금을 포함한다. 게이트 컴포넌트(230)는 소스 및 드레인 컴포넌트들(220)과는 다른 단면상에서 형성되며, 이에 따라 게이트 컴포넌트(230)는 도 5에서의 소스 및 드레인 컴포넌트들(220)의 일부분의 모습을 사실상 "차단"한다. 게이트 컴포넌트(220)는 비아(200)와 동일한 단면상에서 형성되며, 이것은 비아(200)에 전기적으로 결합된다. 그러므로, 게이트 컴포넌트(230)는 비아(200)를 통해 보호 다이오드(130)에 전기적으로 결합된다. 보호 다이오드(130)는 보통 역 바이어스 하에 있으며 이에 따라 디바이스 동작들에 영향을 미치지 않는다. 하지만, (이후의 플라즈마 강화 제조 공정 동안에 발생할 수 있는) 방대한 양의 플라즈마 전하가 존재하는 경우, 보호 다이오드(130)는 턴온되고 플라즈마 전하를 실리콘 기판(40)으로 전향시키며, 이로써 HEMT 디바이스에 대해, 플라즈마로 인해 유발된 손상을 방지시키며, 예컨대 게이트 컴포넌트(230)의 게이트 유전체에 대한 손상을 방지시킨다.
이제 도 6을 참조하면, 도 6은 도 5의 반도체 디바이스의 평면도를 도시한다. 도 5의 단면도는 도 6에서 A점에서 A'점까지 절단하여 취해진 단면에 의해 획득된다. 평면도로부터, 소스 및 드레인 컴포넌트들(220)은 비아(200) 또는 게이트 컴포넌트(230)와는 동일한 단면상에 있지 않다(즉, A에서부터 A'까지의 점선에 의해 교차되지 않는다)는 것이 명백하다. 이보다는, 소스 및 드레인 컴포넌트들(220) 중 하나는 게이트(230)의 일측면상에 위치하고, 소스 및 드레인 컴포넌트들(220) 중의 나머지 다른 하나는 게이트(230)의 반대측면상에 위치한다. 게이트 컴포넌트(230)와 소스 및 드레인 컴포넌트들(220)은 총체적으로 HEMT 디바이스를 구성한다. 게이트 컴포넌트(230)의 부분(230A)은 소스 및 드레인 컴포넌트들(220)을 넘어서 연장한다. 이 부분(230A)을 게이트 연장 세그먼트(230A)라고 칭할 수 있다. 도시된 실시예에서, 비아(200)(및 이에 따라 미도시된 보호 다이오드(130))는 게이트 연장 세그먼트(230A)에 결합된다.
도 2 내지 도 6은 플라즈마로 인해 유발된 손상을 방지하기 위해 보호 다이오드가 HEMT 디바이스의 게이트 컴포넌트에 결합되는 실시예를 도시한다. 도 7 내지 도 11은 플라즈마로 인해 유발된 손상을 방지하기 위해 보호 다이오드가 HEMT 디바이스의 소스 컴포넌트에 결합되는 대안적인 실시예를 도시한다. 간략화 및 일관성을 이유로, 도 2 내지 도 11에 걸쳐서 유사한 컴포넌트들은 동일하게 라벨표시된다.
도 7을 참조하면, 실리콘 기판(40)이 제공된다. Ⅲ-Ⅴ족 화합물층(60)은 실리콘 기판(40) 위에 형성되고, Ⅲ-Ⅴ족 화합물층(80)은 Ⅲ-Ⅴ족 화합물층(60) 위에 형성된다. 어떠한 실시예들에서, Ⅲ-Ⅴ족 화합물층(60)은 GaN을 포함하며, Ⅲ-Ⅴ족 화합물층은 AlGaN을 포함한다. 패턴화된 마스크층(100)은 Ⅲ-Ⅴ족 화합물층(80) 위에 형성된다. 패턴화된 마스크층은 포토레지스트 물질을 포함할 수 있으며 이것은 개구(110)를 포함한다. 이온 주입 공정(120)이 개구(110)를 통해 수행되어 실리콘 기판(40)에서 보호 다이오드(130)가 형성된다. 도시된 실시예에서, 보호 다이오드(130)는 실리콘 기판(40)과는 반대로 도핑된(즉, 상이한 도전 유형을 갖는) 도핑 영역(150)을 포함한다. 따라서, 실리콘 기판(40)이 p형 기판인 실시예들에서는, 도핑 영역(150)은 n형 도핑 영역이며, 그 반대로 실리콘 기판(40)이 n형 기판인 실시예들에서는, 도핑 영역(150)은 p형 도핑 영역이다. 다이오드(130)의 p-n 접합은 실리콘 기판(40)과 도핑 영역(150) 사이의 계면에 의해 형성된다. 다양한 실시예들에서, 개구(110)의 횡측 치수는 도핑 영역(150)의 횡측 치수보다 작다. 위에서 논의된 바와 같이, 이온 주입 공정들(120)은 또한 층들(60, 80)에서 도핑 영역들(60A, 80A)을 각각 형성한다. 도핑 영역들(60A, 80A)은 개구(110)와 정렬된다.
이제 도 8을 참조하면, 보호 다이오드(130)의 도핑 영역(150)을 노출시키기 위해 에칭 공정(170)이 수행되어 개구(110)를 아랫쪽으로 연장시킨다. 도핑 영역들(60A, 80A)은 에칭 공정(170)에 의해 제거된다. 그 후, 금속 실리사이드층(여기서는 도시되지 않음)이 도핑 영역(150)의 노출면들상에 형성된다. 금속 실리사이드층은 NiSi층일 수 있고, 이것은 증착 공정 및 그 이후 어닐링 공정과 에칭 공정에 의해 형성될 수 있다. NiSi층은 택일적인 사항으로서 추가적인 어닐링 공정처리를 받을 수 있다.
이제 도 9를 참조하면, 패턴화된 마스크(100)가 제거된다. 그 후 개구(110)는 도전성 물질로 채워져서 보호 다이오드(130), 구체적으로 도핑 영역(150)에 전기적으로 결합된 도전성 비아(200)를 형성한다. 그 후, HEMT 디바이스의 소스 및 드레인 영역들(220)이 Ⅲ-Ⅴ족 화합물층(60) 위에 형성된다. 몇몇의 실시예들에서, 소스 및 드레인 영역들(220)은 Ⅲ-Ⅴ족 화합물층(60)에서 개구들을 에칭하고 이러한 개구들을 금속 물질과 같은 도전성 물질로 채움으로써 형성된다. 소스 컴포넌트(220)는 비아(200)에 전기적으로 결합되며, 이에 따라 보호 다이오드(130)에 전기적으로 결합된다. 보호 다이오드(130)는 보통 역 바이어스된다. 하지만, 방대한 양의 플라즈마 전하가 존재하는 경우, 보호 다이오드(130)는 턴온되고 플라즈마 전하를 실리콘 기판(40)으로 전향시키며, 이로써 HEMT 디바이스에 대하여 플라즈마로 인해 유발된 손상을 방지시킨다.
이제 도 10을 참조하면, HEMT 디바이스의 게이트 컴포넌트(230)가 Ⅲ-Ⅴ족 화합물층(80) 위에 형성된다. 게이트 컴포넌트(230)는 소스 및 드레인 컴포넌트들(220) 사이에서 형성된다. 게이트 컴포넌트(230)는 게이트 유전체 및 도전성 게이트 전극을 포함할 수 있다.
도 11은 도 10의 반도체 디바이스의 평면도를 도시한다. 도 10의 단면도는 도 11에서 B점에서 B'점까지 절단하여 취해진 단면에 의해 획득된다. 평면도로부터, 소스 및 드레인 컴포넌트들(220)은 비아(200)와는 동일한 단면상에 있다것이 명백하다. 실제로 비아(200)는 소스 컴포넌트(220)에 결합된다. 소스 컴포넌트(220)는 게이트(230)의 일측면상에 위치하고, 드레인 컴포넌트(220)는 게이트(230)의 반대측면상에 위치한다. 게이트 컴포넌트(230)와 소스 및 드레인 컴포넌트들(220)은 총체적으로 HEMT 디바이스를 구성한다.
도 12 내지 도 16은 플라즈마로 인해 유발된 손상으로부터 HEMT 디바이스를 보호하기 위해 보호 다이오드가 이용되는 또다른 대안적인 구성을 도시한다. 간략화 및 일관성을 이유로, 유사한 컴포넌트들은 도 2 내지 도 11에서와 동일하게 라벨표시된다.
도 12를 참조하면, 실리콘 기판(40)이 제공된다. Ⅲ-Ⅴ족 화합물층(60)은 실리콘 기판(40) 위에 형성되고, Ⅲ-Ⅴ족 화합물층(80)은 Ⅲ-Ⅴ족 화합물층(60) 위에 형성된다. 어떠한 실시예들에서, Ⅲ-Ⅴ족 화합물층(60)은 GaN을 포함하며, Ⅲ-Ⅴ족 화합물층은 AlGaN을 포함한다. 패턴화된 마스크층(100)은 Ⅲ-Ⅴ족 화합물층(80) 위에 형성된다. 패턴화된 마스크층은 포토레지스트 물질을 포함할 수 있으며 이것은 개구들(110A, 110B)을 포함한다. 이온 주입 공정(120)이 개구들(110A, 110B)을 통해 수행되어 실리콘 기판(40)에서 보호 다이오드들(130A, 130B)이 형성된다. 도시된 실시예에서, 보호 다이오드들(130A, 130B)은 실리콘 기판(40)과는 반대로 도핑된(즉, 상이한 도전 유형을 갖는) 도핑 영역들(150A, 150B)을 포함한다. 따라서, 실리콘 기판(40)이 p형 기판인 실시예들에서는 도핑 영역들(150A, 150B)은 n형 도핑 영역들이며, 그 반대로 실리콘 기판(40)이 n형 기판인 실시예들에서는 도핑 영역들(150A, 150B)은 p형 도핑 영역들이다. 다이오드들(130A, 130B)의 p-n 접합은 실리콘 기판(40)과 도핑 영역들(150A, 150B) 사이의 계면에 의해 형성된다. 다양한 실시예들에서, 개구(110A, 110B)의 횡측 치수는 도핑 영역들(150A, 150B)의 횡측 치수보다 작다. 위에서 논의된 바와 같이, 이온 주입 공정들(120)은 층(60)에서 도핑 영역들(60A, 60B)을 형성하고, 층(80)에서 도핑 영역들(80A, 80B)을 형성한다. 도핑 영역들(60A, 80A)은 개구(110A)와 정렬되고, 도핑 영역들(60B, 80B)은 개구(110B)와 정렬된다.
이제 도 13을 참조하면, 보호 다이오드들(130A, 130B)의 도핑 영역들(150A, 150B)을 노출시키기 위해 에칭 공정(170)이 수행되어 개구들(110A, 110B)을 아랫쪽으로 연장시킨다. 도핑 영역들(60A, 60B, 80A, 80B)은 에칭 공정(170)에 의해 제거된다. 그 후, 금속 실리사이드층(여기서는 도시되지 않음)이 도핑 영역들(150A, 150B)의 노출면들상에 형성된다. 금속 실리사이드층은 NiSi층일 수 있고, 이것은 증착 공정 및 그 이후 어닐링 공정과 에칭 공정에 의해 형성될 수 있다. NiSi층은 택일적으로 추가적인 어닐링 공정처리를 받을 수 있다.
이제 도 14를 참조하면, 패턴화된 마스크(100)가 제거된다. 그 후 개구들(110A, 110B)은 도전성 물질로 채워져서 보호 다이오드들(130A, 130B), 구체적으로 도핑 영역들(150A, 150B)에 전기적으로 결합된 도전성 비아들(200A, 200B)을 형성한다. 금속 콘택트 패드들(250A, 250B)은 Ⅲ-Ⅴ족 화합물층(80) 위에 형성된다. 금속 콘택트 패드들(250A, 250B)은 비아들(200A, 200B)에 전기적으로 결합되며, 이에 따라 보호 다이오드들(130A, 130B)에 전기적으로 결합된다. 금속 콘택트 패드들(250A, 250B)은 소스 및 드레인 컴포넌트들(220)에 인접하여(또는 그 근처에) 위치한다.
HEMT 디바이스의 소스 및 드레인 영역들(220)이 또한 Ⅲ-Ⅴ족 화합물층(60) 위에 형성된다. 몇몇의 실시예들에서, 소스 및 드레인 영역들(220)은 Ⅲ-Ⅴ족 화합물층(60)에서 개구들을 에칭하고 이러한 개구들을 금속 물질과 같은 도전성 물질로 채움으로써 형성된다. 보호 다이오드들(130A, 130B)은 보통 역 바이어스된다. 하지만, 방대한 양의 플라즈마 전하가 존재하는 경우, 보호 다이오드들(130A, 130B)은 턴온되고 플라즈마 전하를 실리콘 기판(40)으로 전향시키며, 이로써 HEMT 디바이스에 대하여 플라즈마로 인해 유발된 손상을 방지시킨다.
이제 도 15를 참조하면, HEMT 디바이스의 게이트 컴포넌트(230)가 Ⅲ-Ⅴ족 화합물층(80) 위에 형성된다. 게이트 컴포넌트(230)는 소스 및 드레인 컴포넌트들(220) 사이에서 형성된다. 게이트 컴포넌트(230)는 게이트 유전체 및 도전성 게이트 전극을 포함할 수 있다.
도 16은 도 15의 반도체 디바이스의 단편적인 평면도를 도시한다. 도 15의 단면도는 도 16에서 C점에서 C'점까지 절단하여 취해진 단면에 의해 획득된다. 소스 및 드레인 컴포넌트들(220) 중 하나는 게이트(230)의 일측면상에 위치하고, 소스 및 드레인 컴포넌트들(220) 중의 나머지 다른 하나는 게이트(230)의 반대측면상에 위치한다. 게이트 컴포넌트(230)와 소스 및 드레인 컴포넌트들(220)은 총체적으로 HEMT 디바이스를 구성한다. 비아들(200A, 200B)은 금속 패드들(250A, 250B)에 의해 가려지기 때문에 비아들(250A, 250B)은 평면도에서는 직접적으로 보여지지 않는다. 도시된 실시예에서, 금속 패드들(250A, 250B)은 적어도 부분적으로 HEMT 디바이스(즉, 게이트 컴포넌트(230)와 소스 및 드레인 컴포넌트들(220)을 포함함)를 둘러싼다. 이에 따라, 다이오드들(130A, 130B)은 HEMT 디바이스를 적어도 부분적으로 둘러싸는 것으로서 간주될 수 있다. 대안적인 실시예들에서, 금속 패드들(250A, 250B)은 HEMT 디바이스를 (예컨대, 주변을 에워싸는 방식으로) 완전히 둘러쌀 수 있다.
반도체 디바이스(40)의 제조를 완성하기 위한 추가적인 제조 공정들이 수행될 수 있다는 것이 이해된다. 예를 들어, 이러한 추가적인 제조 공정들은 상호접속 구조물들의 형성, 패시베이션, 패키징, 웨이퍼 다이싱/슬라이싱, 및 테스트 공정들을 포함할 수 있다. 간략화를 위해, 이러한 추가적인 공정들은 여기서는 자세하게 설명하지 않는다.
본 발명개시의 실시예들은 장점들을 제공하며, 다른 실시예들은 다른 장점들을 제공할 수 있다는 것과, 여기서는 모든 장점들을 논의한 것은 아니라는 것과, 모든 실시예들에 대해서 특별한 장점이 요구되는 것은 아니라는 것이 이해된다. 본 발명개시의 어떠한 실시예들의 장점들 중 하나는, 보호 다이오드들은 HEMT 디바이스에 대하여 플라즈마로 인해 유발된 손상을 효과적으로 방지시킬 수 있다는 것이다. 예를 들어, 방대한 양의 플라즈마 전하가 존재할 때 보호 다이오드들은 턴온되며 플라즈마 전하를 실리콘 기판으로 전향시키기 위한 도관을 제공할 수 있다. 이에 따라 (게이트 유전체와 같은) HEMT 디바이스의 민감한 컴포넌트는 플라즈마로 인해 유발된 손상을 피하게 된다. 또다른 장점은, 위에서 논의된 실시예들에 따른 보호 다이오드들은 실리콘 기판에서 구현되고 플라즈마 전하를 수집하기 위해 GaN층을 관통하는 비아만을 필요로 하기 때문에, 최소한의 라우팅 장애를 야기시킨다는 점이다. 이에 더하여, 어떠한 통상적인 HEMT 디바이스 보호 방법들과 비교하여, 여기서 논의된 보호 다이오드들은 또한 레이아웃 면적을 절감시킨다.
위의 논의는 예시로서 HEMT 디바이스를 이용하지만, 여기서 논의된 보호 다이오드들은 또한 다른 전자 디바이스들, 예컨대, 발광 다이오드(LED) 디바이스들, 무선 주파수(RF) 디바이스들, 또는 고전력 반도체 디바이스들에서 구현될 수 있으며, 이 전자 디바이스들의 제조는 실리콘 기판 위에서 Ⅲ-Ⅴ족 화합물층을 형성하는 것을 포함한다는 것이 이해된다.
이상과 같이 뒤따르는 상세한 설명을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다. 예를 들어, 고전압 디바이스는 NMOS 디바이스로 제한되지 않을 수 있고, PMOS 설계에 따라 모든 도핑 유형들이 반전될 수 있고 치수들이 수정되는 점을 제외하고 유사한 구조와 구성을 갖는 PMOS 디바이스로 확장될 수 있다. 뿐만 아니라, PMOS 디바이스는 디바이스를 격리시키기 위해 딥 n웰 포켓에서 배치될 수 있다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    실리콘 기판 위의 Ⅲ-Ⅴ족 화합물층에서 적어도 부분적으로 형성된 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT) 디바이스; 및
    상기 실리콘 기판에 형성된 다이오드
    를 포함하며, 상기 다이오드의 캐소드 전극은 상기 HEMT 디바이스와 상기 HEMT 디바이스에 인접하여 배치된 콘택트 패드 중 하나에 전기적으로 결합된 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 Ⅲ-Ⅴ족 화합물층은,
    상기 실리콘 기판 위에 형성된 갈륨 질화물(GaN) 버퍼층; 및
    상기 GaN 버퍼층 위에 형성된 알루미늄 갈륨 질화물(AlGaN) 층을 포함한 것인, 반도체 디바이스.
  3. 제2항에 있어서, 상기 HEMT 디바이스는,
    상기 AlGaN 층 위에 형성된 도전성 게이트 컴포넌트;
    상기 AlGaN 층에서 적어도 부분적으로 형성된 도전성 소스 컴포넌트; 및
    상기 AlGaN 층에서 적어도 부분적으로 형성된 도전성 드레인 컴포넌트를 포함하며, 상기 게이트 컴포넌트는 상기 소스 컴포넌트와 상기 드레인 컴포넌트 사이에 배치된 것인, 반도체 디바이스.
  4. 반도체 디바이스에 있어서,
    실리콘 기판;
    상기 실리콘 기판 위에 배치된 제1 Ⅲ-Ⅴ족 화합물층;
    상기 제1 Ⅲ-Ⅴ족 화합물층 위에 배치된 제2 Ⅲ-Ⅴ족 화합물층;
    상기 제1 Ⅲ-Ⅴ족 화합물층 위에 배치되고 부분적으로 상기 제2 Ⅲ-Ⅴ족 화합물층에 있는 트랜지스터;
    상기 실리콘 기판에 배치된 다이오드; 및
    적어도 상기 제1 Ⅲ-Ⅴ족 화합물층을 관통하여 연장하고 상기 다이오드의 캐소드 전극에 결합된 비아
    를 포함하며, 상기 비아는 상기 트랜지스터에 전기적으로 결합되거나 또는 상기 트랜지스터에 인접하여 배치된 것인, 반도체 디바이스.
  5. 제4항에 있어서, 상기 트랜지스터는 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT) 디바이스이며, 상기 트랜지스터는,
    상기 제2 Ⅲ-Ⅴ족 화합물층에서 각각 부분적으로 배치된 소스와 드레인; 및
    상기 제2 Ⅲ-Ⅴ족 화합물층 위에서 상기 소스와 드레인 사이에 배치된 게이트를 포함한 것인, 반도체 디바이스.
  6. 제4항에 있어서,
    상기 비아의 하나의 단부는 상기 다이오드에 결합되며,
    상기 비아의 반대쪽 단부는 상기 제2 Ⅲ-Ⅴ족 화합물층 위에 배치된 금속 콘택트 패드에 결합되며, 상기 금속 콘택트 패드는 평면도로 바라볼 때 상기 트랜지스터를 적어도 부분적으로 둘러싸는 것인, 반도체 디바이스.
  7. 반도체 디바이스를 제조하는 방법에 있어서,
    실리콘 기판을 제공하는 단계로서, 상기 실리콘 기판 위에는 Ⅲ-Ⅴ족 화합물층이 배치되어 있는 것인, 상기 실리콘 기판 제공 단계;
    이온 주입 공정을 통해 상기 실리콘 기판에 다이오드를 형성하는 단계로서, 상기 다이오드는 상기 실리콘 기판과 상기 Ⅲ-Ⅴ족 화합물층 사이의 계면에 근접하여 형성된 것인, 상기 다이오드 형성 단계;
    상기 다이오드를 노출시키기 위해 상기 Ⅲ-Ⅴ족 화합물층을 통해 개구를 에칭하는 단계;
    상기 개구를 도전성 물질로 채워서, 상기 다이오드의 캐소드 전극에 결합된 비아를 형성하는 단계; 및
    상기 Ⅲ-Ⅴ족 화합물층에서 적어도 부분적으로 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT) 디바이스를 형성하는 단계를 포함한, 반도체 디바이스 제조 방법.
  8. 제7항에 있어서, 상기 HEMT 디바이스를 형성하는 단계는,
    상기 Ⅲ-Ⅴ족 화합물층에서 리세스들을 에칭하는 단계;
    이러한 리세스들을 도전성 물질로 채워서, 상기 HEMT 디바이스의 소스/드레인 컴포넌트들을 형성하는 단계; 및
    상기 Ⅲ-Ⅴ족 화합물층 위와 상기 소스/드레인 컴포넌트들 사이에서 상기 HEMT 디바이스의 게이트 컴포넌트를 형성하는 단계를 포함한 것인, 반도체 디바이스 제조 방법.
  9. 제7항에 있어서, 상기 HEMT 디바이스를 형성하는 단계는 상기 비아가 상기 HEMT 디바이스의 소스 컴포넌트 또는 게이트 컴포넌트에 전기적으로 결합되도록 하는 방식으로 수행되는 것인, 반도체 디바이스 제조 방법.
  10. 제7항에 있어서, 상기 HEMT 디바이스를 형성하는 단계는 상기 비아가 상기 Ⅲ-Ⅴ족 화합물층 위에 배치된 금속 콘택트 패드에 전기적으로 결합되도록 하는 방식으로 수행되며, 상기 금속 콘택트 패드는 상기 HEMT 디바이스를 적어도 부분적으로 둘러싸는 것인, 반도체 디바이스 제조 방법.
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