KR101397977B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101397977B1
KR101397977B1 KR1020120129202A KR20120129202A KR101397977B1 KR 101397977 B1 KR101397977 B1 KR 101397977B1 KR 1020120129202 A KR1020120129202 A KR 1020120129202A KR 20120129202 A KR20120129202 A KR 20120129202A KR 101397977 B1 KR101397977 B1 KR 101397977B1
Authority
KR
South Korea
Prior art keywords
film
metal oxide
ferroelectric
forming
conductive
Prior art date
Application number
KR1020120129202A
Other languages
English (en)
Other versions
KR20130064009A (ko
Inventor
웬셍 왕
Original Assignee
후지쯔 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 세미컨덕터 가부시키가이샤 filed Critical 후지쯔 세미컨덕터 가부시키가이샤
Publication of KR20130064009A publication Critical patent/KR20130064009A/ko
Application granted granted Critical
Publication of KR101397977B1 publication Critical patent/KR101397977B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 위에 도전막을 형성하는 공정과, 상기 도전막 위에 제1 강유전체막을 형성하는 공정과, 상기 제1 강유전체막 위에 비정질의 제2 강유전체막을 형성하는 공정과, 상기 제2 강유전체막 위에 루테늄을 함유하는 천이 금속 산화물 재료막을 형성하는 공정과, 상기 천이 금속 산화물 재료막을 대기에 노출시키는 일 없이, 상기 천이 금속 산화물 재료막 위에 제1 도전성 산화 금속막을 형성하는 공정과, 상기 제2 강유전체막을 어닐링해서 결정화하는 공정과, 상기 제1 도전성 산화 금속막, 상기 제1 강유전체막, 상기 제2 강유전체막, 및 상기 도전막을 패터닝해서 강유전체 커패시터를 형성하는 공정을 포함한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것이다.
전원을 꺼도 데이터가 소실되지 않는 불휘발성 메모리 중에서, 강(强)유전체 커패시터를 구비한 FeRAM(Ferroelectric Random Access Memory)은 데이터의 기입 속도가 빠르고, 또한 저전압 동작이 가능하다.
강유전체 커패시터는, 강유전체를 재료로 하는 커패시터 유전체막을 포함한다. 하부 전극과 상부 전극 사이에 전압을 인가하면, 커패시터 유전체막을 분극시키고, 커패시터 유전체막의 분극 방향을 「0」, 「1」로 설정하여 데이터를 기억한다.
FeRAM의 특성 개선을 위해서 다양한 구조의 강유전체 커패시터가 제안되어 있지만, 모두 개선의 여지가 있다.
예를 들면, 커패시터 유전체막으로서 PZT(Lead Zirconium Titanate)막을 형성하고, 그 위에 RuO2를 함유하는 상부 전극을 형성하는 방법이 제안되어 있다. 하지만, 이 방법에서는 상부 전극의 루테늄이 PZT막에 확산되어 버린다. 그 결과, 상부 전극과의 계면 부근의 PZT막에, 강유전체에서 상(常)유전체로 변질된 상유전체층이 형성된다. 이것은, PZT막에 있어서 강유전체 특성을 나타내는 부분의 두께를 감소시킨다.
또한, 상유전체층이 존재하면, 강유전체 커패시터에 인가된 전압이 그 상유전체층에 의해 흡수되어, PZT막에 효율적으로 전압이 인가될 수 없다는 문제도 있다.
한편, 커패시터 유전체막으로서 PZT막을 형성한 후, 그 위에 SRO(SrRuO3)를 형성하고, 당해 SRO막 위에 상부 전극을 형성하는 것도 제안되어 있다. 이 방법에 의하면, PZT막과 상부 전극 간의 계면의 산소 결손이 SRO막에 의해 보상되게 된다.
그러나, SRO막은 대기 중에서 흡습성이 높기 때문에, SRO막이 대기 중의 수분을 흡수하고, 그 수분이 원인으로 PZT막이 환원해서 그 강유전체 특성이 열화(劣化)될 우려가 있다. 특히, 이 방법에서는, SRO막을 형성하고나서 상부 전극을 형성하기까지의 기간에 기판이 대기에 노출되므로, SRO막의 흡습에 의한 PZT막의 열화가 현저해진다.
일본국 특개평10-173142호 공보 일본국 특개2008-270596호 공보 일본국 특개2006-302975호 공보 일본국 특개2009-94200호 공보
반도체 장치의 제조 방법에 있어서, 강유전체 커패시터가 구비하는 강유전체막의 강유전체 특성이 열화되는 것을 방지하는 것을 목적으로 한다.
이하 개시의 일관점에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 위에 절연막을 형성하는 공정과, 상기 절연막 위에 도전막을 형성하는 공정과, 상기 도전막 위에 제1 강유전체막을 형성하는 공정과, 상기 제1 강유전체막 위에 비정질의 제2 강유전체막을 형성하는 공정과, 상기 제2 강유전체막 위에 루테늄을 함유하는 천이 금속 산화물 재료막을 형성하는 공정과, 상기 천이 금속 산화물 재료막을 대기에 노출시키는 일 없이, 상기 천이 금속 산화물 재료막 위에 제1 도전성 산화 금속막을 형성하는 공정과, 상기 제1 도전성 산화 금속막을 형성한 후, 상기 제2 강유전체막을 어닐링해서 결정화하는 공정과, 상기 제1 도전성 산화 금속막을 패터닝해서 강유전체 커패시터의 상부 전극을 형성하는 공정과, 상기 제1 강유전체막과 상기 제2 강유전체막을 패터닝해서 상기 강유전체 커패시터의 커패시터 유전체막을 형성하는 공정과, 상기 도전막을 패터닝해서 상기 강유전체 커패시터의 하부 전극을 형성하는 공정을 포함한다.
또한, 그 개시의 다른 관점에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 위에 절연막을 형성하는 공정과, 상기 절연막 위에 도전막을 형성하는 공정과, 상기 도전막 위에 제1 강유전체막을 형성하는 공정과, 상기 제1 강유전체막 위에 이리듐 및 루테늄을 함유하는 비정질의 제2 강유전체막을 형성하는 공정과, 상기 제2 강유전체막 위에 제1 도전성 산화 금속막을 형성하는 공정과, 상기 제1 도전성 산화 금속막을 형성한 후, 상기 제2 강유전체막을 어닐링해서 결정화하는 공정과, 상기 제1 도전성 산화 금속막을 패터닝해서 강유전체 커패시터의 상부 전극을 형성하는 공정과, 상기 제1 강유전체막과 상기 제2 강유전체막을 패터닝해서 상기 강유전체 커패시터의 커패시터 유전체막을 형성하는 공정과, 상기 도전막을 패터닝해서 상기 강유전체 커패시터의 하부 전극을 형성하는 공정을 포함한다.
이하의 개시에 의하면, 천이 금속 산화물 재료막을 대기에 노출시키는 일 없이, 그 천이 금속 산화물 재료막 위에 제1 도전성 산화 금속막을 형성한다. 그 때문에, 천이 금속 산화물 재료막이 흡습할 기회가 적어져, 천이 금속 산화물 재료막 중의 수분에 의해 커패시터 유전체막이 환원되어서 그 강유전체 특성이 열화되는 것을 방지할 수 있다.
도 1은 강유전체 커패시터의 확대 단면도.
도 2a∼도 2w는 제1 실시형태에 따른 반도체 장치의 제조 도중의 단면도.
도 3은 제1 실시형태에 따른 반도체 장치의 제조 방법의 기본 스텝을 나타내는 플로차트.
도 4는 비교예에 따른 강유전체 커패시터에 함유되는 원소의 깊이 방향의 분포를 2차 이온 질량 분석법으로 측정해서 얻어진 그래프(1).
도 5는 제1 실시형태를 따라서 제작된 강유전체 커패시터에 함유되는 원소의 깊이 방향의 분포를 2차 이온 질량 분석법으로 측정해서 얻어진 그래프(1).
도 6은 비교예에 따른 강유전체 커패시터에 함유되는 원소의 깊이 방향의 분포를 2차 이온 질량 분석법으로 측정해서 얻어진 그래프(2).
도 7은 제1 실시형태를 따라서 제작된 강유전체 커패시터에 함유되는 원소의 깊이 방향의 분포를 2차 이온 질량 분석법으로 측정해서 얻어진 그래프(2).
도 8은 2차 이온 질량 분석법에 의해 강유전체 커패시터에 있어서의 루테늄만의 분포를 조사해서 얻어진 그래프.
도 9는 제1 실시형태에 따른 강유전체 커패시터의 커패시터 유전체막과 제1 도전성 산화 금속막 간의 계면 부근을 주사형 투과 전자현미경으로 관찰해서 얻어진 상을 기초로 해서 묘사한 도면.
도 10은 도 9와 동일한 부분에 있어서의 루테늄 원자의 분포를 에너지 분산형 X선 분석으로 조사해서 얻어진 도면.
도 11은 2차 이온 질량 분석법에 의해 강유전체 커패시터에 있어서의 이리듐만의 분포를 조사해서 얻어진 그래프.
도 12는 제1 실시형태에 따른 강유전체 커패시터의 반전 전하량을 조사해서 얻어진 그래프.
도 13은 제1 실시형태에 있어서, 제1 도전성 산화 금속막 형성 시의 기판 온도와 강유전체 커패시터의 반전 전하량의 관계를 조사해서 얻어진 그래프.
도 14는 제1 실시형태와 비교예의 각각에 있어서, 강유전체 커패시터에의 인가 전압과 강유전체 커패시터의 반전 전하량의 관계를 조사해서 얻어진 그래프.
도 15는 제1 실시형태와 비교예의 각각에 있어서, 강유전체 커패시터의 피로 특성을 조사해서 얻어진 그래프.
도 16은 제1 실시형태와 비교예의 각각에 있어서, 강유전체 커패시터의 임프린트 특성을 조사해서 얻어진 그래프.
도 17은 제1 실시형태와 비교예의 각각에 있어서, 강유전체 커패시터의 Q3 레이트를 계산해서 얻어진 그래프.
도 18은 도 16에 있어서의 베이크 시간을 50×103 시간으로 했을 경우의 Q3의 예상값을 나타내는 그래프.
도 19a∼도 19e는 제2 실시형태에 따른 반도체 장치의 제조 도중의 단면도.
도 20a∼도 20r은 제3 실시형태에 따른 반도체 장치의 제조 도중의 단면도.
본 실시형태의 설명에 앞서, 기초가 되는 예비적 사항에 대해서 설명한다.
강유전체 커패시터의 커패시터 유전체막에 상부 전극의 재료가 확산되면, 커패시터 유전체막의 강유전체 특성에 기여하지 않는 상유전체층이 형성된다. 이하에, 그러한 상유전체가 형성된 강유전체 커패시터에 대해서 설명한다.
도 1은 강유전체 커패시터의 확대 단면도를 나타낸다.
이 강유전체 커패시터(Qo)는, 하부 전극(1)과, 커패시터 유전체막(4)과, 상부 전극(7)을 구비한다.
이 중, 하부 전극(1)으로서는, 예를 들면 (111) 방향으로 배향한 백금막을 형성할 수 있다.
또한, 커패시터 유전체막(4)은, 모두 PZT로 이루어지는 제1 강유전체막(2)과 제2 강유전체막(3)을 이 순서로 형성해서 이루어진다.
상부 전극(7)은, 산화이리듐으로 이루어지는 제1 도전성 산화 금속막(5)과, 제1 도전성 산화 금속막(5)보다 산소의 조성비가 큰 산화이리듐으로 이루어지는 제2 도전성 산화 금속막(6)을 이 순서로 형성해서 이루어진다.
도 1에 있어서의 점선은 막 중의 결정립을 모식적으로 나타내는 것이다.
이 강유전체 커패시터(Qo)를 제작함에 있어서는, 비정질의 제2 강유전체막(3)을 형성하고, 그 위에 제1 도전성 산화 금속막(5)을 형성하며, 산소 함유 분위기 중에서 제1 도전성 산화 금속막(5)을 통하여 제2 강유전체막(3)을 어닐링한다.
이것에 의하면, 어닐링 시의 열에 의해 제2 강유전체막(3)이 결정화됨과 함께, 제1 도전성 산화 금속막(5)을 통해서 제2 강유전체막(3)에 산소가 공급되어, 제2 강유전체막(3)의 산소 결손이 보완된다.
또한, 비정질이고 균질한 제2 강유전체막(3) 위에 제1 도전성 산화 금속막(5)을 형성함으로써, 제1 도전성 산화 금속막(5)으로부터 확산된 이리듐의 대부분은 제2 강유전체막(3)에 흡수된다. 따라서, 제1 강유전체막(2)의 결정립계에 이리듐이 확산되는 것을 억제하여, 그 이리듐이 원인으로 커패시터 유전체막(4)에 리크 패스(leak path)가 형성되는 것을 방지할 수 있다.
따라서, 2층 구조의 커패시터 유전체막(4)은 강유전체 커패시터(Qo)의 리크 전류를 억제하는데도 유효하다.
그러나, 제2 강유전체막(3)에 있어서 상부 전극(7)의 이리듐이 대량으로 확산된 부분에서는, 강유전체가 상유전체로 변질되어 상유전체층(3a)이 된다. 그 상유전체층(3a)은, 데드 레이어(dead layer)라고도 불리며, 커패시터 유전체막(4)의 강유전체 특성에 하등 기여하지 않는다. 오히려, 상유전체층(3a)이 강유전체 특성을 갖는 커패시터 유전체막(4)의 부분을 얇게 해서, 강유전체 커패시터(Qo)의 반전 전하량 등의 강유전체 특성이 저하되어 버린다.
최근, FeRAM은 저전압으로 동작되고 있다. 그러나, 하부 전극(1)과 상부 전극(7)으로부터 커패시터 유전체막(4)에 인가되는 전계 강도가 저하되지 않도록 하기 위해서는, 커패시터 유전체막(4)을 박형화하는 것이 유효하다. 그러나, 커패시터 유전체막(4)을 박형화하는 것은 커패시터 유전체막(4)에 있어서 상유전체층(3a)이 차지하는 비율이 늘어나서, 강유전체 커패시터(Qo)의 강유전체 특성의 열화가 한층 현저해진다.
이하에, 이러한 상유전체층의 형성을 억제할 수 있는 반도체 장치의 제조 방법에 대해서 설명한다.
(제1 실시형태)
도 2a∼도 2w는 제1 실시형태에 따른 반도체 장치의 제조 도중의 단면도를 나타낸다.
이 반도체 장치는, 플레이너형의 FeRAM이며, 이하와 같이 해서 제조된다.
최초에, 도 2a에 나타내는 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, n형 또는 p형의 실리콘 기판(10) 표면에, 트랜지스터의 활성 영역을 획정(劃定)하는 STI(Shallow Trench Isolation)용 홈을 형성하고, 그 홈에 산화 실리콘 등의 절연막을 메워넣어서 소자 분리 절연막(11)을 형성한다. 실리콘 기판(10)은 반도체 기판의 일례이다.
또한, 소자 분리 구조는 STI에 한하지 않고, LOCOS(Local Oxidation of Silicon)법으로 소자 분리 절연막(11)을 형성해도 된다.
다음으로, 실리콘 기판(10)의 활성 영역에 p형 불순물을 도입해서 p웰(12)을 형성한 후, 그 활성 영역의 표면을 열 산화하여, 게이트 절연막(14)이 되는 열 산화막을 형성한다.
이어서, 실리콘 기판(10)의 상측 전면(全面)에 다결정 실리콘막을 약 200㎚의 두께로 형성하고, 그 다결정 실리콘막을 포토리소그래피에 의해 패터닝해서 게이트 전극(15)을 형성한다.
p웰(12) 위에는 2개의 게이트 전극(15)이 간격을 두고 거의 평행하게 배치된다. 그들 게이트 전극(15)은 워드선의 일부가 된다.
게이트 전극(15)은 다결정 실리콘막에 한정되지 않는다. 다결정 실리콘막 대신에, 두께가 약 50㎚인 비정질 실리콘막과 두께가 약 150㎚인 텅스텐 실리사이드막을 이 순서로 형성해도 된다.
이 후, 게이트 전극(15)을 마스크로 하는 이온 주입에 의해, 각 게이트 전극(15) 옆의 실리콘 기판(10)에 인 등의 n형 불순물을 도입해서, 제1∼제3 소스 드레인 익스텐션(16a∼16c)을 형성한다.
그 후에, 실리콘 기판(10)의 상측 전면에 절연막을 형성하고, 그 절연막을 에치백해서 게이트 전극(15) 옆에 절연성 사이드 월(17)로서 남긴다. 그 절연막으로서, 예를 들면 CVD(Chemical Vapor Deposition)법에 의해 산화 실리콘막을 형성한다.
이어서, 절연성 사이드 월(17)과 게이트 전극(15)을 마스크로 이용해서, 실리콘 기판(10)에 비소 등의 다른 n형 불순물을 이온 주입하는 것에 의해, 게이트 전극(15) 측방의 실리콘 기판(10)에 제1∼제3 소스 드레인 영역(18a∼18c)을 형성한다.
이들 공정에 의해, 실리콘 기판(10)의 활성 영역에, 게이트 절연막(14), 게이트 전극(15), 및 제1∼제3 소스 드레인 영역(18a∼18c) 등을 구비한 MOS 트랜지스터(TR)가 형성된다.
다음으로, 실리콘 기판(10)의 상측 전면에, 스퍼터링에 의해 코발트층 등의 고융점 금속층을 형성한 후, 이 고융점 금속층을 가열해서 실리콘과 반응시켜, 실리콘 기판(10) 위에 고융점 금속 실리사이드층(19)을 형성한다. 그 고융점 금속 실리사이드층(19)은 게이트 전극(15)의 표층 부분에도 형성되며, 그것에 의해 게이트 전극(15)이 저(低)저항화된다.
그 후, 소자 분리 절연막(11) 위 등에 남아 있는 미반응의 고융점 금속층을 웨트 에칭해서 제거한다.
이어서, 실리콘 기판(10)의 상측 전면에, 커버 절연막(21)으로서 산질화 실리콘막을 약 200㎚의 두께로 형성한다.
다음으로, 이 커버 절연막(21) 위에 TEOS(Tetraethyl Orthosilicate) 가스를 사용하는 플라즈마 CVD법에 의해 제1 층간 절연막(22)으로서 산화 실리콘막을 약 1000㎚ 두께로 형성한 후, 제1 층간 절연막(22)의 상면을 CMP(Chemical Mechanical Polishing)법에 의해 연마해서 평탄화한다. 이렇게 연마한 후의 제1 층간 절연막(22)의 두께는, 실리콘 기판(10)의 평탄면 위에서 약 785㎚가 된다.
그 후에, 포토리소그래피에 의해 제1 층간 절연막(22)을 패터닝해서 제1∼제3 소스 드레인 영역(18a∼18c) 각각의 위에 콘택트 홀을 형성하고, 그 콘택트 홀 내에 제1∼제3 콘택트 플러그(23a∼23c)를 형성한다.
제1∼제3 콘택트 플러그(23a∼23c)의 형성 방법은 특별히 한정되지 않는다. 제1 실시형태에서는, 콘택트 홀 내에 글루막과 텅스텐막을 이 순서로 형성하고, 제1 층간 절연막(22)의 상면 위의 여분인 이들 막을 CMP법으로 연마해서 제거하는 것에 의해 제1∼제3 콘택트 플러그(23a∼23c)를 형성한다. 그 글루막은, 예를 들면 두께 약 30㎚의 티타늄막과 두께 약 20㎚의 질화티타늄막을 이 순서로 스퍼터링으로 형성해서 이루어진다.
이렇게 형성된 제1∼제3 콘택트 플러그(23a∼23c)는, 제1∼제3 콘택트 플러그(23a∼23c) 아래에 각각 배치되는 제1∼제3 소스 드레인 영역(18a∼18c)과 전기적으로 접속된다.
제1∼제3 콘택트 플러그(23a∼23c)의 재료에는 전술한 바와 같이 텅스텐이 함유된다. 텅스텐은 쉽게 산화되어, 프로세스 중에서 산화되면 콘택트 불량을 야기한다.
그래서, 다음 공정에서는, 도 2b에 나타내는 바와 같이, 상기한 제1∼제3 콘택트 플러그(23a∼23c)를 산화 분위기로부터 보호하기 위한 산화 방지 절연막(25)으로서, 플라즈마 CVD법에 의해 산질화 실리콘막을 형성한다. 그 산질화 실리콘막은 제1 층간 절연막(22)과 제1∼제3 콘택트 플러그(23a∼23c) 위에 형성되며, 그 두께는 약 100㎚이다.
또한, 이 산화 방지 절연막(25) 위에, TEOS 가스를 사용하는 플라즈마 CVD법에 의해 산화 실리콘막을 두께 약 130㎚로 형성하여, 그 산화 실리콘막을 제1 절연성 밀착막(26)으로 한다.
산화 실리콘막 대신에 질화 실리콘막을 제1 절연성 밀착막(26)으로서 형성해도 된다.
그 후, 제1 절연성 밀착막(26)에 대해서 탈가스를 행하기 위해, 기판 온도를 650℃, 처리 시간을 10분으로 하는 조건에서, 질소 분위기 중에서 제1 절연성 밀착막(26)을 어닐링한다.
그리고, 이 어닐링 후, 제1 절연성 밀착막(26) 위에 제2 절연성 밀착막(27)으로서 스퍼터링에 의해 알루미늄막을 약 20㎚의 두께로 형성한다.
다음으로, 도 2c에 나타내는 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 스퍼터링에 의해 백금막 등의 귀금속막을 도전막(31)으로서 50㎚∼150㎚의 두께로 형성한다.
도전막(31)의 성막 조건은 특별히 한정되지 않는다. 제1 실시형태에서는, 기판 온도를 350℃로 유지하면서 성막 분위기 중에 스퍼터링 가스로서 아르곤 가스를 도입하고, 약 1Pa의 압력 하에서 O.3㎾ 파워로 스퍼터링하는 것에 의해, (111) 방향으로 배향한 도전막(31)을 형성한다.
백금막 대신에, 이리듐막, 루테늄막, 산화이리듐(IrO2)막, 산화루테늄(RUO2)막, 산화팔라듐(PdOx)막, 산화백금(PtOx)막, SrRuO3막, 또는 LaSrCoO3막을 단층막으로서 형성되고 되고, 혹은 이들의 적층막을 형성해도 된다.
다음으로, 기판 온도를 30℃∼100℃로 하는 조건에서, RF 스퍼터링에 의해 도전막(31) 위에 제1 강유전체막(32)을 형성한다.
제1 강유전체막(32)의 재료는 특별히 한정되지 않는다. 제1 실시형태에서는, 칼슘, 스트론튬, 및 란타늄이 첨가된 PZT막을 제1 강유전체막(32)으로서 약 30㎚∼150㎚, 예를 들면 70㎚의 두께로 형성한다.
이러한 PZT막은, 아르곤 가스 등의 불활성 가스의 분위기 내에 있어서, PZT에 칼슘, 스트론튬, 및 란타늄을 첨가해서 이루어지는 CPSLZT 타깃을 스퍼터링하는 것에 의해 형성할 수 있다.
제1 강유전체막(32)의 막 두께의 하한을 30㎚로 한 것은, 이것보다 얇으면 제1 강유전체막(32)이 강유전체 특성을 충분히 발휘할 수 없기 때문이다. 한편, 그 막 두께의 상한을 150㎚로 한 것은, 이것보다 두꺼우면 후술의 하부 전극과 상부 전극 간의 스페이스가 넓어져, 제1 강유전체막(32)에 인가되는 전계가 약해져서 구동 전압이 낮아지지 않기 때문이다.
여기에서, 스퍼터링으로 형성한 제1 강유전체막(32)은, 막 중의 PZT가 결정화되어 있지 않아 강유전체 특성이 부족하다.
이 때문에, 제1 강유전체막(32)에 대하여 산소 함유 분위기 중에서 어닐링을 행하여 PZT를 결정화시킨다. 그러한 어닐링은 결정화 어닐링이라고도 불리며, 제1 실시형태에서는 기판 온도를 약 610℃, 처리 시간을 약 90초로 해서 이 결정화 어닐링을 행한다.
점선원 내에 나타내는 바와 같이, 이 결정화 어닐링에 의해 결정화된 제1 강유전체막(32)에는 PZT의 결정립계(32x)가 나타난다.
이와 같이, 비정질의 제1 강유전체막(32)을 결정화 어닐링에 의해 결정화시키면, 도전막(31)과 제1 강유전체막(32) 간의 계면을 깨끗한 평탄면으로 할 수 있다.
제1 강유전체막(32)의 성막 방법은, 스퍼터링 외에, MOCVD(Metal Organic CVD)법, 졸·겔법, MOD(Metal-Organic Decomposition)법, CSD(Chemical Solution deposition), CVD법, 에피택셜 성장법을 포함한다.
또한, 제1 강유전체막(32)의 재료는 전술한 PZT에 한정되지 않고, ABO3형 페로브스카이트 구조를 갖는 임의의 산화물 강유전체를 제1 강유전체막(32)의 재료로서 사용할 수 있다. 그러한 재료로서는, 전술한 PZT 외에, PZT에 란타늄을 도핑하여 얻어진 PLZT를 사용할 수 있다.
또한, (Bi1-xRx)Ti3012(R은 희토류 원소이며 O<x<1), SrBi2Ta2O9, SrBi2(Ta, Nb)2O9, 및, SrBi4Ti4O15 등의 Bi 층상 구조 화합물을 제1 강유전체막(32)의 재료로서 사용해도 된다. 제1 강유전체막(32)의 재료로서 사용할 수 있는 Bi 층상 구조 화합물로서는, 상기한 것 외에, BiFeO3, BiTiO3, SrBi4Ti4O15, BiTiO3 중 어느 하나에 La를 첨가하여 얻어진 재료도 있다.
다음으로, 도 2d에 나타내는 바와 같이, CPSLZT 타깃을 사용하는 RF 스퍼터링에 의해 제1 강유전체막(32) 위에 제2 강유전체막(33)으로서 PZT막을 형성한다. CPSLZT 타깃을 사용함으로써, 제2 강유전체막(33)에는, 성막 시점에서 칼슘, 스트론튬, 및 란타늄이 첨가된다. 또한, 이렇게 스퍼터링에 의해 형성된 제2 강유전체막(33)은, 성막 완료 시에는 결정화되어 있지 않고 비정질 상태가 된다.
제2 강유전체막(33)은, 후술의 결정화 어닐링에 있어서 제1 강유전체막(32)의 결정을 인계하도록 하면으로부터 위를 향해서 결정화된다. 이때, 제2 강유전체막(33)의 두께가 두꺼우면 상면으로부터도 결정화가 진행되어 상면 부근의 결정성이 열화된다.
또한, 제2 강유전체막(33)을 두껍게 형성하면, 후술의 하부 전극과 상부 전극 간의 스페이스가 넓어져서, 이들 전극으로부터 제1 강유전체막(32)에 인가되는 전계가 약해져서, 그 전계에 의해 제1 강유전체막(32)을 분극시키는 것이 어려워진다.
이러한 결정성의 열화와 전계 강도의 저감을 방지하기 위해, 제2 강유전체막(33)은 되도록 얇게, 예를 들면 5㎚∼20㎚ 정도의 두께, 보다 바람직하게는 10㎚∼15㎚로 형성하는 것이 바람직하다. 막 두께의 하한을 5㎚로 설정한 것은, 이것보다 얇으면 제2 강유전체막(33)에 의한 리크 전류의 억제 기능이 충분히 발휘되지 않기 때문이다.
비정질의 제2 강유전체막(33)을 형성하는 방법은, 스퍼터링 외에, 화학 용액 퇴적법(CSD : Chemical Solution Deposition)과 CVD법을 포함한다.
또한, 제2 강유전체막(33)의 재료는 특별히 한정되지 않는다. 하지만, 제2 강유전체막(33)이 제1 강유전체막(32)의 결정을 인계하도록, 제1 강유전체막(32)과 동일한 재료이고 동일한 결정 구조의 막을 제2 강유전체막(33)으로서 형성하는 것이 바람직하다.
예를 들면, 제1 강유전체막(32)이 ABO3형의 산화물 강유전체일 경우에는, 이것과 동일한 재료의 ABO3형의 산화물 강유전체를 제2 강유전체막(33)의 재료로서 사용하는 것이 바람직하다.
마찬가지로, 제1 강유전체막(32)이 Bi 층상 구조 화합물일 경우에는, 이것과 동일한 재료의 Bi 층상 구조 화합물을 제2 강유전체막(33)의 재료로서 사용하는 것이 바람직하다.
이어서, 도 2e에 나타내는 바와 같이, 제2 강유전체막(33) 위에 DC 스퍼터링에 의해 천이 금속 산화물 재료막(34)으로서 비정질의 SRO막을 약 O.5㎚∼3.0㎚ 정도의 두께로 형성한다. 막 두께의 하한을 O.5㎚로 설정한 것은, 이것보다 얇으면 기판면 내에 있어서의 천이 금속 산화물 재료막(34)의 막 두께의 편차가 커지게 되기 때문이다. 한편, 막 두께의 상한을 3.0㎚로 한 것은, 이것보다 두꺼우면 천이 금속 산화물 재료막(34) 중의 스트론튬이나 루테늄 등이 과잉하게 제1 강유전체막(32)이나 제2 강유전체막(33)에 확산되어, 이들 막의 강유전체 특성이 열화될 우려가 있기 때문이다.
천이 금속 산화물 재료막(34)의 성막 조건은 특별히 한정되지 않는다. 제1 실시형태에서는, 직경이 약 300㎜인 SRO 세라믹 타깃을 사용해서, 스퍼터링 파워를 O.35㎾, 챔버 내의 압력을 O.5Pa, 성막 시간을 10초∼42초로 하는 조건에서 천이 금속 산화물 재료막(34)을 형성한다.
천이 금속 산화물 재료막(34)의 스퍼터링 가스에 산소가 첨가되면, 성막 속도가 저하되어, 천이 금속 산화물 재료막(34)의 막질이 열화된다. 따라서, 산소를 배제한 아르곤 가스를 스퍼터링 가스로 사용해서 전술한 DC 스퍼터링을 행하는 것이 바람직하다.
후술하는 바와 같이, 천이 금속 산화물 재료막(34)은, 적당한 양의 스트론튬이나 루테늄 등의 원자를 제2 강유전체막(33)에 확산시키는 역할을 맡는다. 이들 원자의 확산을 용이하게 하기 위해서는, 천이 금속 산화물 재료막(34)을 결정화해서 그 막의 질을 안정화시키는 것보다, 비정질 상태로 천이 금속 산화물 재료막(34)을 형성하는 것이 바람직하다.
천이 금속 산화물 재료막(34)의 결정 상태는 성막 온도에 의존한다. 350℃보다 높은 기판 온도에서 천이 금속 산화물 재료막(34)을 형성하면, 그 막 중의 SRO가 열처리에 의해 결정화되어, 막의 결정 배향이 흐트러져 버린다. 그래서, 제1 실시형태에서는, 천이 금속 산화물 재료막(34) 형성 시의 기판 온도를 실온(20℃)∼350℃, 보다 바람직하게는 50℃∼70℃, 예를 들면 60℃로 설정하는 것에 의해, 천이 금속 산화물 재료막(34)을 비정질 상태로 형성한다.
또한, 이 천이 금속 산화물 재료막(34)을 형성할 때의 SRO 타깃에 약 2wt% 정도의 산화비스무트(Bi2O3)를 첨가하는 것이 바람직하다. 이렇게 산화비스무트를 첨가함으로써, 천이 금속 산화물 재료막(34)의 밀도가 증가해서, 그 막질이 개선되는 것이 분명해졌다.
또한, 천이 금속 산화물 재료막(34)의 재료도 SRO에 한정되지 않고, 결정화되었을 때에 ABO3형 페로브스카이트 구조를 갖는 임의의 천이 금속 산화물을 천이 금속 산화물 재료막(34)의 재료로서 사용할 수 있다. 그러한 재료로서는, SRO 외에, CaRuO3, BaRuO3, La4Ru2O10, LaSrCoRuO3, LaSrRuO3, 및 LaSrMnRuO3을 사용할 수 있다.
천이 금속 산화물 재료막(34)으로서 형성된 SRO막은 흡습성이 높기 때문에, 천이 금속 산화물 재료막(34)을 대기에 노출시키면 그 막 중에 수분이 받아들여진다. 그 수분은, 제1 강유전체막(32)과 제2 강유전체막(33)을 환원하여, 이들 강유전체막의 강유전체 특성을 열화시켜 버린다.
이 때문에, 제1 실시형태에서는, 천이 금속 산화물 재료막(34)의 형성에 사용한 반도체 제조 장치로부터 반도체 기판(10)을 취출하지 않고 반도체 기판(10)을 감압 분위기 하에 둔다. 그래서, 천이 금속 산화물 재료막(34)을 대기에 노출시키는 일 없이 다음 공정을 행한다.
이 공정에서는, 도 2f에 나타내는 바와 같이, 산소 가스와 아르곤 가스의 혼합 분위기 중에서 이리듐 타킷을 스퍼터링하는 반응성 스퍼터링에 의해, 천이 금속 산화물 재료막(34) 위에 제1 도전성 산화 금속막(35)으로서 산화이리듐막을 형성한다.
제1 도전성 산화 금속막(35)을 형성할 때의 기판 온도는 특별히 한정되지 않는다. 그러나, 기판 온도가 150℃보다 낮으면, 제1 도전성 산화 금속막(35)이 비정질의 산화이리듐과 결정화된 산화이리듐의 혼합물을 포함한다. 그러한 상태에서 이후의 공정에서 제1 도전성 산화 금속막(35)에 열이 가해지면, 비정질 상태에서 결정화된 산화이리듐과 이미 결정화된 산화이리듐 사이에서 결정립의 크기에 차이가 생겨, 제1 도전성 산화 금속막(35) 내의 결정립이 불균일해진다.
이렇게 결정립이 불균일하면, 제1 도전성 산화 금속막(35)으로부터 제2 강유전체막(33)에 확산되는 이리듐의 양이 불균일해져, 이리듐이 원인인 비정질층이 제2 강유전체막(33)에 국소적으로 형성될 우려가 있다. 그 때문에, 전술한 기판 온도를 150℃ 이상으로 설정하여, 성막 시점에서 제1 도전성 산화 금속막(35) 전체를 결정화해 두는 것이 바람직하다.
한편, 전술한 기판 온도가 350℃보다 높으면 산화이리듐이 이상 성장해서, 제1 도전성 산화 금속막(35)과 천이 금속 산화물 재료막(34) 간의 계면에 홀(hole) 등의 결함이 생긴다. 따라서, 기판 온도는 350℃ 이하로 설정하는 것이 바람직하다.
이들을 고려해서 제1 실시형태에서는 기판 온도를 3O0℃로 설정하고, 성막 시간을 약 8초, 성막 압력을 약 2.OPa로 설정해서 제1 도전성 산화 금속막(35)을 형성한다. 또한, 아르곤 가스의 유량은 약 140sccm 정도, 산소 가스의 유량은 약 60sccm 정도, 스퍼터 파워는 약 1㎾ 정도이다.
제1 도전성 산화 금속막(35)으로부터 제2 강유전체막(33)에 확산되는 이리듐의 양은, 제1 도전성 산화 금속막(35) 내에 함유된 산화이리듐(IrOx)의 산소 조성비 x에 의존하는 것으로 생각되며, 당해 조성비가 작을수록 이리듐의 확산량이 억제되는 것으로 생각된다. 따라서, 이 공정에서는, 산소 가스와 아르곤 가스의 유량비를 제어하는 것에 의해, 전술한 산소 조성비 x를 화학량론적(化學量論的) 조성인 2보다 작은 값, 예를 들면 1.9 정도로 설정하는 것이 바람직하다.
제1 도전성 산화 금속막(35)의 재료로서는, 전술한 산화이리듐 외에, 루테늄, 로듐(Rh), 레늄(Re), 오스뮴(Os), 및 팔라듐(Pd) 중 어느 하나의 산화물을 사용할 수 있다.
그 후에, 도 2g에 나타내는 바와 같이, 비정질의 제2 강유전체막(33)에 대한 결정화 어닐링으로서, 아르곤 가스와 산소 가스의 혼합 분위기 중에 있어서 RTA(Rapid Thermal Annea1)를 약 120초간 행한다.
이 처리에 따라, 천이 금속 산화물 재료막(34)의 루테늄과 제1 도전성 산화 금속막(35)의 적당한 양의 이리듐이 제2 강유전체막(33)에 열 확산되어, 제2 강유전체막(33)이 비정질 상태로부터 결정화되어, 제2 강유전체막(33)에 PZT의 결정립계(33x)가 나타난다.
그 PZT는 ABO3형 페로브스카이트 구조를 갖고 있지만, 전술한 열 확산에 의해 PZT의 B사이트가 루테늄 또는 이리듐으로 치환되어, 루테늄과 이리듐은 PZT의 결정 중에 합체되게 된다.
따라서, 이렇게 루테늄과 이리듐이 열 확산되어도 제2 강유전체막(33)의 ABO3형 페로브스카이트 구조는 유지된다. 그래서, 제2 강유전체막(33)의 강유전체가 상유전체로 변화되지 않아, 도 1과 같은 상유전체층(3a)이 형성되는 것을 방지할 수 있다.
또한, 열 확산된 루테늄과 이리듐에 의해 제2 강유전체막(33)의 PZT의 결정 결함이 보상되어, 제2 강유전체막(33)의 임프린트 특성도 향상된다.
게다가, 루테늄과 이리듐을 합체한 상태에서 제2 강유전체막(33)이 결정화되므로, 제1 도전성 산화 금속막(35)으로부터 제2 강유전체막(33)에 다량의 이리듐이 확산될 여지가 없다. 또한, 천이 금속 산화물 재료막(34)에 의해 제2 강유전체막(33)이 제1 도전성 산화 금속막(35)으로부터 격리되는 것에 의해서도, 제1 도전성 산화 금속막(35)으로부터 제2 강유전체막(33)에의 이리듐의 과잉 확산을 방지할 수 있다.
그 결과, 이후의 공정에서 제1 도전성 산화 금속막(35)이 가열되어도, 제1 도전성 산화 금속막(35) 중의 이리듐이 제2 강유전체막(33)이나 제1 강유전체막(32)에 확산되는 것이 저감되어, 이들 강유전체막(32, 33)에 이리듐이 원인인 상유전체층이 형성되지 않는다.
또한, 상유전체층이 형성되지 않은 상태에서 제2 강유전체막(33)이 결정화되므로, 제2 강유전체막(33)과 제1 도전성 산화 금속막(35) 간의 계면이 깨끗한 평탄면이 된다. 평탄한 계면은, 거친 계면과 비교해서 막 중의 원소의 상호 확산을 방지하는 효과가 높다. 따라서, 제1 도전성 산화 금속막(35)의 이리듐이 제2 강유전체막(33)에 확산되는 것을 더욱 효과적으로 억제할 수 있다.
또한, 이 결정화 어닐링에 의해, 제2 강유전체막(33)과 제1 도전성 산화 금속막(35) 간의 밀착성을 높일 수 있다는 효과도 갖는다.
그러나, 결정화 어닐링 시의 기판 온도가 낮으면, 제2 강유전체막(33)과 제1 도전성 산화 금속막(35) 간의 계면의 형상이 기판면 내에서 불균일해져서, 반전 전하량이 강유전체 커패시터마다 불균일해진다. 또한, 낮은 기판 온도에서 결정화 어닐링을 행하면, 제2 강유전체막(33)에의 루테늄과 이리듐의 열 확산을 촉진하는 것이 어려워진다.
따라서, 결정화 어닐링은, 예를 들면 700℃∼750℃ 정도의 높은 기판 온도, 보다 바람직하게는 약 725℃의 높은 기판 온도에서 행하는 것이 바람직하다.
또한, 어닐링 분위기 중의 산소 가스의 비율이 유량비로 10%를 초과하게 되면, 제1 도전성 산화 금속막(35) 중의 산화이리듐이 이상 산화할 우려가 있다. 한편, 그 산소 가스의 유량비가 0.5% 이하가 되면, 제1 도전성 산화 금속막(35) 중의 산화이리듐 내에 함유된 산소가 어닐 분위기 내로 흘러서, 제1 도전성 산화 금속막(35)이 과잉한 산소 결손 상태가 된다.
그래서, 제1 실시형태에서는 아르곤 가스의 유량을 1500sccm∼3000sccm의 범위에서 선택하고, 산소 가스의 유량을 10sccm∼100sccm의 범위에서 선택함으로써, 산소 가스의 유량비를 1% 이상 10% 이하로 설정한다. 유량비의 하한을 1%로 설정한 것은, 제1 도전성 산화 금속막(35)의 산소 결손 상태가 현저해지는 전술한 0.5%에 여유를 주기 위한 것이다.
본 공정에 있어서의 결정화 어닐링은, 어닐링 분위기 중의 산소를 제1 도전성 산화 금속막(35)을 통해서 제2 강유전체막(33)에 공급하여, 제2 강유전체막(33)의 산소 결손을 보상하는 역할도 겸한다.
이 때문에, 제1 도전성 산화 금속막(35)의 산소 투과 능력을 유지하도록, 제1 도전성 산화 금속막(35)은 되도록 얇게, 예를 들면 10㎚∼70㎚ 정도, 보다 바람직하게는 20㎚∼50㎚ 정도, 더욱 바람직하게는 25㎚ 정도로 형성한다.
다음으로, 도 2h에 나타내는 바와 같이, 제1 도전성 산화 금속막(35) 위에 반응성 스퍼터링으로 산화이리듐막을 70㎚∼200㎚ 정도의 두께, 예를 들면 150㎚의 두께로 형성하고, 그 산화이리듐막을 제2 도전성 산화 금속막(36)으로 한다.
반응성 스퍼터링에서는, 이리듐 타깃을 사용함과 함께, 산소 가스와 아르곤 가스의 혼합 가스를 스퍼터링 가스로서 사용한다. 스퍼터링 가스의 압력은 약 O.8Pa이며, 스퍼터링 파워는 약 1.O㎾이다. 또한, 성막 시간은 약 59초 정도이다.
제2 도전성 산화 금속막(36) 중의 산화이리듐(IrOy)의 조성비는 특별히 한정되지 않는다. 그러나, 제1 도전성 산화 금속막(35)에 있어서의 산화이리듐을 일반식 IrOx로 표현할 때, y>x를 충족하는 것이 바람직하고, 더욱 바람직하게는 y를 화학량론적 조성인 2로 하는 것이 좋다.
이렇게 조성비 y를 높임으로써, 제2 도전성 산화 금속막(36)의 수소 확산 방지 능력이 증대해서, 제1 강유전체막(32)과 제2 강유전체막(33)이 수소에 의해 환원되는 것을 방지할 수 있다.
스퍼터링 가스에 있어서의 산소 가스의 유량비를 제1 도전성 산화 금속막(35)을 형성했을 때보다 많게 함으로써, 조성비 y를 조성비 x보다 크게 할 수 있다. 제1 실시형태에서는, 아르곤 가스의 유량을 약 100sccm으로 설정하고, 산소 가스의 유량을 약 100sccm으로 설정함으로써 이를 달성한다.
이렇게 조성비 y를 높이는 경우에는, 제2 도전성 산화 금속막(36)의 성막 시의 기판 온도를 10℃∼100℃, 보다 바람직하게는 50℃∼75℃로 설정하여, 제2 도전성 산화 금속막(36) 중의 산화이리듐의 결정 입자의 입경이 균일해진다. 그 결과, 제2 도전성 산화 금속막(36)의 결정립계의 극간이 좁아져서, 외부의 수소가 그 극간을 통과해서 제2 강유전체막(33)에 도달하기 어려워진다. 따라서, 수소가 원인으로 제2 강유전체막(33)이 환원되어 열화되는 것을 방지할 수 있다.
또한, 제2 도전성 산화 금속막(36)의 수소 확산 방지 능력을 높이기 위해, 제2 도전성 산화 금속막(36)을 제1 도전성 산화 금속막(35)보다 두껍게 형성하는 것이 바람직하다.
제2 도전성 산화 금속막(36)의 재료로서는, 전술한 산화이리듐 외에, 루테늄, 로듐, 레늄, 오스뮴, 및 팔라듐 중 어느 하나의 산화물을 사용할 수 있다.
그 후에, 제1 강유전체막(32)과 제2 강유전체막(33)을 형성했을 때에 반도체 기판(10)의 이면에 부착된 PZT를 세정해서 제거한다.
다음으로, 도 2i에 나타내는 바와 같이, 제2 도전성 산화 금속막(36) 위에 하드 마스크(37)로서 스퍼터링으로 질화티타늄막을 약 30㎚의 두께로 형성한다.
하드 마스크(37)는, 레지스트보다 에칭 레이트가 낮은 막이면 특별히 한정되지 않다. 예를 들면, 질화티타늄막 대신에, TiON막, TiOx막, TaOx막, TaON막, TiAlOx막, TaAlOx막, TiAlON막, TaAlON막, TiSiON막, TaSiON막, TiSiOx막, TaSiOx막, AlOx막, ZrOx 막 등을 하드 마스크(37)로서 형성해도 된다.
또한, 이 하드 마스크(37) 위에 포토레지스트를 도포하고, 이 포토레지스트를 노광, 현상해서 커패시터 상부 전극 형상의 제1 레지스트 패턴(38)을 형성한다.
그리고, 도 2j에 나타내는 바와 같이, 제1 레지스트 패턴(38)을 마스크로 해서 하드 마스크(37)를 드라이 에칭하는 것에 의해, 하드 마스크(37)를 커패시터 상부 전극 형상으로 패터닝한다.
그 드라이 에칭은, 도시하지 않은 ICP(Inductively Coupled Plasma) 에칭 챔버 내에서 행해지며, 그 챔버 내에는 에칭 가스로서 염소 가스와 아르곤 가스의 혼합 가스가 공급된다.
다음으로, 도 2k에 나타내는 바와 같이, 상기한 ICP 에칭 챔버를 사용해서, 하드 마스크(37)와 제1 레지스트 패턴(38)을 마스크로 하면서 제1 도전성 산화 금속막(35)과 제2 도전성 산화 금속막(36)을 드라이 에칭해서, 상부 전극(36a)을 형성한다.
그 드라이 에칭의 에칭 가스로서는, 하드 마스크(37)를 에칭했을 때와 마찬가지로, 염소 가스와 아르곤 가스를 포함하는 혼합 가스가 사용된다.
그리고, 제1 레지스트 패턴(38)을 애싱해서 제거한 후, 하드 마스크(37)를 드라이 에칭에 의해 제거한다.
하드 마스크(37)를 제거한 후, 제1 강유전체막(32)과 제2 강유전체막(33)이 받은 데미지를 회복시키기 위해서, 이들 강유전체막에 대하여 산소 함유 분위기 중에서 어닐링을 행해도 된다. 그러한 어닐은, 회복 어닐링이라고도 불린다.
제1 실시형태에서는, 기판 온도를 600℃∼700℃로 하는 조건에서 이 회복 어닐링을 약 4O분간 행한다.
이어서, 도 2l에 나타내는 바와 같이, 실리콘 기판(10)의 상측 전면에 포토레지스트를 도포하고, 포토레지스트를 노광, 현상해서, 커패시터 유전체막 형상의 제2 레지스트 패턴(41)을 형성한다.
또한, 제2 레지스트 패턴(41)을 마스크로 해서 제1 강유전체막(32)과 제2 강유전체막(33)을 드라이 에칭하여, 남겨진 제1 강유전체막(32)과 제2 강유전체막(33)을 커패시터 유전체막(32a)으로 한다.
그 후에, 제2 레지스트 패턴(41)을 애싱에 의해 제거한다.
그리고, 산소 함유 분위기 중에서 기판 온도를 300℃∼650℃로 하는 조건에서, 커패시터 유전체막(32a)에 대하여 30분∼120분의 처리 시간동안 회복 어닐링을 행한다.
다음으로, 도 2m에 나타내는 바와 같이, 수소 등의 환원성 분위기로부터 커패시터 유전체막(32a)을 보호하기 위한 제1 보호 절연막(42)으로서, RF 마그네트론 스퍼터링으로 알루미늄막을 20㎚∼50㎚의 두께로 형성한다.
다음으로, 도 2n에 나타내는 바와 같이, 커패시터 유전체막(32a)에 대하여 산소 함유 분위기 중에서 회복 어닐링을 행하여, 제1 보호 절연막(42)의 형성 시에 커패시터 유전체막(32a)이 받은 데미지를 회복시킨다.
그 회복 어닐링은, 예를 들면 기판 온도를 400℃∼600℃, 처리 시간을 30분∼120분으로 하는 조건에서 행해진다.
다음으로, 도 2o에 나타내는 바와 같이, 제1 보호 절연막(42) 위에 포토레지스트를 도포하고, 포토레지스트를 노광, 현상하여, 커패시터 하부 전극 형상의 제3 레지스트 패턴(44)을 형성한다.
그리고, 이 제3 레지스트 패턴(44)을 마스크로 해서 제1 보호 절연막(42)과 도전막(31)을 드라이 에칭하고, 남겨진 도전막(31)을 하부 전극(31a)으로 한다. 또한, 제1 보호 절연막(42)은, 커패시터 유전체막(32a)과 상부 전극(36a)을 덮도록 남겨진다.
그 후에, 제3 레지스트 패턴(44)을 애싱해서 제거한다.
이들 공정에 의해, 실리콘 기판(10)의 위쪽에 하부 전극(31a), 커패시터 유전체막(32a), 및 상부 전극(36a)을 이 순서로 적층해서 이루어지는 강유전체 커패시터(Q)가 형성되게 된다.
이어서, 도 2p에 나타내는 바와 같이, 산소 함유 분위기 중에서 제1 보호 절연막(42)에 대하여 어닐링을 행하여, 제1 보호 절연막(42)에 부착되어 있는 수분이나 제3 레지스트 패턴(44)의 잔사 등의 불순물을 증산(蒸散)시킨다.
이 어닐링의 조건은 특별히 한정되지 않지만, 제1 실시형태에서는 기판 온도를 300℃∼400℃, 처리 시간을 30분∼120분으로 하는 조건에서 이 어닐링을 행한다.
다음으로, 도 2q에 나타내는 바와 같이, 실리콘 기판(10)의 상측 전면에 제2 보호 절연막(45)으로서 다른 알루미늄막을 형성하여, 커패시터 유전체막(32a)을 환원성 물질로부터 보호한다.
제2 보호 절연막(45)의 형성 방법은 특별히 한정되지 않는다. 제1 실시형태에서는, RF 마그네트론 스퍼터링에 의해, 제2 보호 절연막(45)을 10㎚∼30㎚ 정도, 예를 들면 20㎚의 두께로 형성한다.
여기에서, 스퍼터링으로 제2 보호 절연막(45)을 형성하면, 제2 보호 절연막(45)의 형성 시에 커패시터 유전체막(32a)이 데미지를 받을 수 있다.
이 때문에, 다음 공정에서는, 도 2r에 나타내는 바와 같이, 산소 함유 분위기 중에서 커패시터 유전체막(32a)에 대하여 회복 어닐링을 행함으로써, 커패시터 유전체막(32a)의 데미지를 회복시킨다.
그 회복 어닐링은, 예를 들면 기판 온도를 500℃∼700℃, 처리 시간을 30분∼120분으로 하는 조건에서 행해진다.
다음으로, 도 2s에 나타내는 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, TEOS 가스를 반응 가스로 사용하는 플라즈마 CVD법에 의해, 제2 보호 절연막(45) 위에 제2 층간 절연막(49)으로서 산화 실리콘막을 두께 약 1400㎚로 형성한다. 제2 층간 절연막(49)의 상면은, 커패시터(Q)의 형상을 반영한 요철을 갖는다. 이 요철을 없애기 위해서, 제2 층간 절연막(49)의 상면을 CMP법에 의해 연마해서 평탄화한다.
CMP 후, N20 플라즈마 분위기에서 어닐링하여 제2 층간 절연막(49)을 탈수해도 된다.
그리고, 이후의 공정에서 발생하는 수소나 수분으로부터 커패시터(Q)를 보호하기 위한 제3 보호 절연막(50)으로서, 제2 층간 절연막(49) 위에 스퍼터링 또는 CVD법으로 알루미늄막을 20㎚∼50㎚의 두께로 형성한다.
또한, 제3 보호 절연막(50) 위에, TEOS 가스를 사용하는 플라즈마 CVD법으로 산화 실리콘막을 두께 약 300㎚로 형성하고, 그 산화 실리콘막을 캡 절연막(51)으로 한다.
이어서, 도 2t에 나타내는 바와 같이, 캡 절연막(51) 위에 포토레지스트를 도포하고, 포토레지스트를 노광, 현상하여, 홀 형상의 제1 및 제2 창(53a, 53b)을 구비한 제4 레지스트 패턴(53)을 형성한다.
그리고, C4F8, Ar, O2, 및 CO의 혼합 가스를 에칭 가스로서 사용하여, 창(53a, 53b)을 통하여 캡 절연막(51)으로부터 제1 보호 절연막(42)까지를 드라이 에칭한다. 이에 따라, 상부 전극(36a) 위에 제1 홀(49a)이 형성되고, 하부 전극(31a)의 콘택트 영역 위에 제2 홀(49b)이 형성된다.
이 에칭 후, 제4 레지스트 패턴(53)은 제거된다.
다음으로, 도 2u에 나타내는 바와 같이, 캡 절연막(51) 위에 포토레지스트를 도포하고, 포토레지스트를 노광, 현상해서, 제1∼제3 콘택트 플러그(23a∼23c) 각각의 위쪽에 홀 형상의 제3 창(54a)을 구비한 제5 레지스트 패턴(54)을 형성한다. 제1 및 제2 홀(49a, 49b)은, 이 제5 레지스트 패턴(54)에 의해 덮인다.
그리고, 제3 창(54a)을 통해서 캡 절연막(51)으로부터 산화 방지 절연막(25)을 드라이 에칭하여, 제1∼제3 콘택트 플러그(23a∼23c) 위에 제3∼제5 홀(47c∼47e)을 형성한다.
이러한 에칭은, C4F8, Ar, O2, 및 CO의 혼합 가스를 에칭 가스로 사용하는 플라즈마 에칭 장치로 행해진다. 이러한 에칭에서, 산화 방지 절연막(25)이 스토퍼막이 되어, 산화 방지 절연막(25)에서 에칭은 정지한다.
또한, 산화 방지 절연막(25)에 대한 에칭 가스로서는, CHF3, Ar, 및 O2를 포함하는 혼합 가스를 사용한다.
그 후에, 제5 레지스트 패턴(54)은 제거된다.
다음으로, 도 2v에 나타내는 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 제1∼제5 홀(49a∼49e)의 내면을 청정화하기 위해서, 고주파 전력으로 플라즈마화된 아르곤 분위기에 제1∼제5 홀(49a∼49e)의 내면을 노출시켜, 그 내면을 스퍼터 에칭한다.
다음으로, 제1∼제5 홀(49a∼49e)의 내면과 캡 절연막(51)의 상면에, 스퍼터링에 의해 글루막으로서 질화티타늄막을 50㎚∼150㎚의 두께로 형성한다.
그리고, CVD법에 의해 글루막 위에 텅스텐막을 형성하여, 그 텅스텐막으로 제1∼제5 홀(49a∼49e)을 완전히 메워넣는다.
그 후에, 캡 절연막(51)의 상면 위의 여분의 글루막과 텅스텐막을 CMP법에 의해 연마해서 제거하여, 이들 막을 제1∼제5 홀(49a∼49e) 내에만 남긴다. 제1 및 제2 홀(49a, 49b) 내에 남겨진 이들 막은, 각각 상부 전극(36a)과 하부 전극(31a)에 전기적으로 접속되는 제1 및 제2 도전성 플러그(55a, 55b)가 된다. 또한, 제3∼제5 홀(49c∼49e) 내에 남겨진 이들 막은, 각각 제1∼제3 콘택트 플러그(23a∼23c)와 전기적으로 접속되는 제3∼제5 도전성 플러그(55c∼55e)가 된다.
다음으로, 도 2w에 나타내는 바와 같이, 제1∼제5 도전성 플러그(55a∼55e)와 캡 절연막(51) 각각의 상면에 스퍼터링으로 금속 적층막을 형성한 후, 그 금속 적층막을 패터닝해서 금속 배선(56)을 형성한다.
그 금속 적층막은, 밑에서부터 차례로, 두께 50㎚의 TiN막, 두께 550㎚의 구리 함유 알루미늄막, 두께 5㎚의 Ti막, 두께 50㎚의 Ti막을 포함한다.
이와 같이, 제1 실시형태에 따른 반도체 장치의 기본 구조가 완성되게 된다.
도 3은, 상기한 반도체 장치 제조 방법의 기본 스텝을 나타내는 플로차트이다.
도 3에 나타내는 바와 같이, 제1 실시형태에서는, 스텝 S1에서 후에 하부 전극(31a)이 되는 도전막(31)을 형성하고(도 2c), 스텝 S2에서 도전막(31) 위에 비정질의 제1 강유전체막(32)을 형성한다(도 2c).
그 후, 스텝 S3에서, 결정화 어닐링에 의해 제1 강유전체막(32)을 결정화한다(도 2c). MOCVD법 등에 의해 성막 시점에서 이미 결정화되어 있는 제1 강유전체막(32)을 형성하는 경우에는, 스텝 S3은 불필요하다.
그리고, 스텝 S4에서, 제1 강유전체막(32) 위에 비정질의 제2 강유전체막(33)을 형성하고(도 2d), 스텝 S5에서 천이 금속 산화물 재료막(34)을 형성한다(도 2e).
다음으로, 스텝 S6에서, 천이 금속 산화물 재료막(34) 위에 제1 도전성 산화 금속막(35)을 형성한다(도 2f).
스텝 S5와 스텝 S6은, 동일한 반도체 제조 장치에서 연속적으로 처리되며, 이들 스텝 동안에 천이 금속 산화물 재료막(34)이 대기에 노출되는 일은 없다.
그리고, 스텝 S7에서, 결정화 어닐링에 의해 제2 강유전체막(33)을 결정화시킴과 동시에, 천이 금속 산화물 재료막(34) 중의 루테늄과 제1 도전성 산화 금속막(35) 중의 이리듐을 제2 강유전체막(33)에 합체한다.
그 후에, 제1 도전성 산화 금속막(35) 위에, 이 제1 도전성 산화 금속막(35)과 함께 상부 전극(36a)을 형성하는 제2 도전성 산화 금속막(36)을 형성한다.
이와 같이, 제1 실시형태에 있어서는, 스텝 S5와 스텝 S6을 동일한 반도체 장치에서 연속적으로 행하므로, 이들 스텝 동안에 흡습성이 높은 SRO를 함유하는 천이 금속 산화물 재료막(34)이 대기에 노출되는 일이 없다.
따라서, 천이 금속 산화물 재료막(34)이 대기 중의 수분을 흡습하는 것이 줄어들어, 그 수분이 원인으로 커패시터 유전체막(32a)이 환원되는 것을 억제할 수 있으며, 강유전체 커패시터(Q)의 반전 전하량 등의 강유전체 특성을 유지할 수 있다.
게다가, 스텝 S7에 있어서 결정화 어닐링에 의해 제2 강유전체막(33)의 PZT를 결정화시킬 때, ABO3형 페로브스카이트 구조를 갖는 PZT의 B사이트가 루테늄 또는 이리듐으로 치환된다.
이렇게 루테늄과 이리듐을 합체한 상태에서 제2 강유전체막(33)이 결정화되므로, 상부 전극(36a)으로부터 커패시터 유전체막(32a)에 이리듐이 확산될 여지가 없다. 따라서, 이리듐이 원인인 상유전체층이 커패시터 유전체막(32a)에 형성되지 않는다.
이러한 구성에 의해, 이하에 설명한 바와 같이, 강유전체 커패시터(Q)의 반전 전하량의 증가와 임프린트 특성의 향상을 달성할 수 있다.
다음으로, 제1 실시형태의 효과를 확인하기 위해서 행한 조사 결과에 대해서 설명한다.
도 4∼도 7은, 제1 실시형태에 따라서 제작된 강유전체 커패시터(Q)에 함유되는 원소의 깊이 방향의 분포를 2차 이온 질량 분석법(SIMS : Secondary Ion Mass Spectrometry)에 의해 측정해서 얻어진 그래프이다.
이들 그래프의 가로 축은 이온의 비행 시간이며, 강유전체 커패시터(Q)의 표면으로부터의 깊이에 상당한다. 이 예에서는, 1500초 부근에 커패시터 유전체막(32a)과 상부 전극(36a) 간의 계면이 위치하고, 2300초 부근에 하부 전극(31a)과 커패시터 유전체막(32a) 간의 계면이 위치한다.
천이 금속 산화물 재료막(34)은얇기 때문에, 도 4∼도 7에 있어서는 참조번호를 생략하고 있다.
또한, 이들 그래프의 세로 축은, 검출된 각 원소의 이온의 단위 시간당 카운트 수이다.
도 4는 천이 금속 산화물 재료막(34)을 형성하지 않는 비교예에 따른 그래프이며, 도 5는 도 4와 동일한 조사를 제1 실시형태에서 행해서 얻어진 그래프이다.
도 5의 제1 실시형태에 있어서는, 천이 금속 산화물 재료막(34)에 기인한 스트론튬(Sr)의 피크가 발생하고, 그 피크의 엣지가 커패시터 유전체막(32a)까지 뻗어 있다. 이에 대하여, 도 4에 나타낸 비교예에서는 그러한 피크는 없다.
이와 같이, 천이 금속 산화물 재료막(34)을 형성하는 것에 의해, 천이 금속 사화물 재료막에 함유되는 스트론튬이 커패시터 유전체막(32a)에 확산되는 것이 확인되었다.
도 6은, 도 4와 동일한 비교예에 있어서, 도 4와는 다른 원소의 분포를 조사해서 얻어진 그래프이다. 그리고, 도 7은, 도 6과 동일한 조사를 제1 실시형태에서 행하여 얻어진 그래프이다.
도 7의 제1 실시형태에 있어서는, 점선(B)으로 나타내는 바와 같이, 천이 금속 산화물 재료막(34)에 기인한 루테늄(Ru)의 피크가 발생한다. 그 피크의 엣지가 커패시터 유전체막(32a)까지 뻗어 있다. 이에 대하여, 도 6에 나타낸 비교예에서는 그러한 피크는 없다.
이와 같이, 천이 금속 산화물 재료막(34)을 형성하는 것에 의해, 그 강유전체 재료막에 함유되는 루테늄이 커패시터 유전체막(32a)에 확산되는 것이 확인되었다.
도 8은, 2차 이온 질량 분석법에 의해 강유전체 커패시터(Q)에 있어서의 루테늄만의 분포를 조사해서 얻어진 그래프이다. 이 그래프의 가로 축의 의미는 도 4∼도 7에서의 것과 동일하다. 그래프의 세로 축은, 루테늄 이온의 강도를 임의 단위로 나타낸 것이다.
또한, 도 8에서는, 천이 금속 산화물 재료막(34)을 형성하지 않는 비교예의 조사 결과도 나타내고 있다.
도 8의 점선(C)으로 나타내는 바와 같이, 천이 금속 산화물 재료막(34)을 형성하는 제1 실시형태에서는, 그 천이 금속 산화물 재료막(34)에 함유되는 루테늄에 기인한 명료한 피크가 발생하고, 그 피크의 엣지가 커패시터 유전체막(32a)까지 뻗어 있다.
그러한 피크는 비교예에서는 확인할 수 없기 때문에, 천이 금속 산화물 재료막(34)을 형성하는 것에 의해 커패시터 유전체막(32a)에 루테늄이 확산되는 것을 확인하였다.
도 9는, 제1 실시형태에 따른 강유전체 커패시터(Q)의 커패시터 유전체막(32a)과 제1 도전성 산화 금속막(35) 간의 계면 부근을 주사형 투과 전자현미경(STEM : Scanning Transmission Electron Microscope)으로 관찰해서 얻어진 상을 기초로 해서 묘사한 도면이다.
도 9를 참조하면, 커패시터 유전체막(32a)과 제1 도전성 산화 금속막(35)은 모두 주상(柱狀)으로 결정화되어 있다. 그 결정 입경은, 커패시터 유전체막(32a)이 수 10㎚ 정도이고, 제1 도전성 산화 금속막(35)이 1㎚∼10㎚ 정도이다.
도 9에서는, 커패시터 유전체막(32a)과 제1 도전성 산화 금속막(35) 간의 계면에 천이 금속 산화물 재료막(34)이 명료하게는 관찰되지 않는다.
이것은, 천이 금속 산화물 재료막(34)의 막 두께가 O.5㎚∼3.0㎚ 정도로 얇아, 결정화 어닐링(도 2g)에 의해 제2 강유전체막(33)이나 제1 도전성 산화 금속막(35)에 천이 금속 산화물 재료막(34)의 대부분이 합체되었기 때문이다.
또한, 도 9를 참조하면, 커패시터 유전체막(32a)의 전체가 결정화되어 있어, 커패시터 유전체막(32a)에 상유전체층이 형성되어 있지 않은 것을 확인할 수 있었다.
도 10은, 도 9와 동일한 부분에 있어서의 루테늄 원자의 분포를 에너지 분산형 X선 분석(EDX : Energy Dispersive X-ray Spectroscopy)으로 조사해서 얻어진 도면이다.
도 10에 나타낸 바와 같이, 커패시터 유전체막(32a)과 제1 도전성 산화 금속막(35) 간의 계면 부근에 루테늄 원자의 존재를 나타내는 휘점(輝點)이 집중되어 있고, 당해 계면에 천이 금속 산화물 재료막(34)으로부터 루테늄이 잔존하는 것이 확인되었다.
도 11은, 2차 이온 질량 분석법에 의해 강유전체 커패시터(Q)에 있어서의 이리듐만의 분포를 조사해서 얻어진 그래프이다. 그래프의 세로 축과 가로 축의 의미는 도 8에서의 것과 동일하다.
또한, 도 11은, 천이 금속 산화물 재료막(34)을 형성하지 않는 비교예의 조사 결과도 나타내고 있다.
도 11에 나타내는 바와 같이, 제1 실시형태의 그래프는 비교예보다 약간 좌측으로 시프트되어 있다. 이 결과로부터, 천이 금속 산화물 재료막(34)이, 제1 도전성 산화 금속막(35)으로부터 제2 강유전체막(33)에 이리듐이 확산되는 것을 어느 정도 억제하는 기능이 있는 것이 확인되었다.
상기와 같이, 도 6∼도 8, 도 10 및 도 11의 조사 결과에 의하면, 제1 실시형태에 따른 커패시터 유전체막(32a)에는 이리듐과 루테늄이 함유되는 것을 확인할 수 있었다.
도 12는, 제1 실시형태에 따른 강유전체 커패시터(Q)의 반전 전하량을 조사해서 얻어진 그래프이다. 이 그래프의 가로 축은 천이 금속 산화물 재료막(34)의 막 두께를 나타내고, 세로 축은 반전 전하량을 나타낸다.
이 조사에 있어서는, 제1 강유전체막(32)의 막 두께를 70㎚로 하고, 제2 강유전체막(33)의 막 두께를 10㎚로 했다.
그리고, 0㎚∼5㎚의 범위로 천이 금속 산화물 재료막(34)의 막 두께가 상이한 복수의 샘플을 제작했다. 그 천이 금속 산화물 재료막(34)의 형성 시의 기판 온도는 60℃로 했다.
이 조사에서는, 제1 도전성 산화 금속막(35)의 성막 시의 기판 온도를 실온(20℃)으로 해서 비정질의 제1 도전성 산화 금속막(35)을 형성했을 경우와, 그 기판 온도를 300℃로 했을 경우도 평가했다. 또한, 커패시터(Q)의 하부 전극(31a)과 상부 전극(36a) 사이에 인가하는 전압이 1.1V와 1.8V인 각 경우에 대해서 조사했다.
도 12로부터 분명한 바와 같이, 천이 금속 산화물 재료막(34)을 형성하지 않은 경우(막 두께 0㎚)에는, 4개의 그래프 중 어느 것에 있어서도 반전 전하량이 최소가 된다. 이 결과로부터, 천이 금속 산화물 재료막(34)을 형성하는 것이, 강유전체 커패시터(Q)의 반전 전하량을 증가시키는데도 유효한 것을 확인하였다.
또한, 천이 금속 산화물 재료막(34)을 형성하는 동일한 경우이더라도, 제1 도전성 산화 금속막(35)의 형성 시의 기판 온도를 3O0℃로 설정하는 경우, 당해 기판 온도를 실온(20℃)으로 하는 경우와 비교해서, 반전 전하량이 더욱 향상되는 것이 분명하게 되었다.
이것은, 전술한 바와 같이, 3O0℃의 고온의 기판 온도에서 제1 도전성 산화 금속막(35)을 형성하면, 제1 도전성 산화 금속막(35)의 산화이리듐의 결정립이 균일해져서, 커패시터 유전체막(32a)에 비정질층이 형성되는 것이 억제되었기 때문이다.
한편, 천이 금속 산화물 재료막(34)의 막 두께에 대해서는, 4개의 그래프 중 어느 것에 있어서도 1㎚일 때에 반전 전하량이 가장 커진다. 또한, 천이 금속 산화물 재료막(34)의 막 두께가 3㎚를 초과하면, 천이 금속 산화물 재료막(34)을 형성하지 않은 경우와 같은 정도로 반전 전하량이 감소된다.
따라서, 높은 반전 전하량을 유지하기 위해서도, 천이 금속 산화물 재료막(34)을 O.5㎚∼3.0㎚ 정도의 두께로 형성하는 것이 바람직하다.
도 13은, 제1 도전성 산화 금속막(35)의 형성 시의 기판 온도와 강유전체 커패시터(Q)의 반전 전하량 간의 관계를 조사해서 얻어진 그래프이다.
이 조사에서는, 제1 강유전체막(32)을 70㎚ 두께로 형성하고, 제2 강유전체막(33)을 10㎚ 두께로 형성했다. 또한, 천이 금속 산화물 재료막(34)은 2㎚ 두께로 했다. 그리고, 강유전체 커패시터(Q)의 하부 전극(31a)과 상부 전극(36a) 사이에 인가하는 전압이 1.1V와 1.8V인 각 경우에 대해서 조사했다.
도 13에 나타내는 바와 같이, 각 전압 중 어느 것에 있어서도, 기판 온도가 1O0℃일 때에 반전 전하량이 가장 작아졌다. 이것은, 1O0℃의 기판 온도에서 형성한 제1 도전성 산화 금속막(35)이 충분히 결정화되어 있지 않아 그 막질이 불안정해지기 때문이다.
한편, 기판 온도가 150℃ 이상이 되면 반전 전하량이 증가되었다. 이것은, 제1 도전성 산화 금속막(35)이 성막 시점에서 충분히 결정화되었기 때문이다.
이 결과에 따라, 제1 도전성 산화 금속막(35)을 형성할 때의 기판 온도는 150℃ 이상으로 하는 것이 바람직한 것이 분명하게 되었다. 또한, 그 기판 온도의 상한은, 상기한 바와 같이 제1 도전성 산화 금속막(35) 중의 산화이리듐의 이상 성장을 방지하기 위해서 350℃로 하는 것이 바람직하다.
도 14는, 강유전체 커패시터(Q)에의 인가 전압과 강유전체 커패시터(Q)의 반전 전하량 간의 관계를 조사해서 얻어진 그래프이다. 그 반전 전하량은, 강유전체 커패시터(Q)의 온도를 25℃로 설정해서 측정되었다.
이 조사에서는, 천이 금속 산화물 재료막(34)을 형성하지 않은 비교예에 따른 강유전체 커패시터(Q)에 대해서도 조사되었다. 또한, 제1 실시형태에 따른 강유전체 커패시터(Q)에 있어서는, 천이 금속 산화물 재료막(34)을 1㎚ 두께로 형성했다.
도 14에 나타내는 바와 같이, 제1 실시형태에서는 각 인가 전압에 있어서 비교예보다 반전 전하량이 크다.
이 결과로부터, 인가 전압의 대소에 관계없이, 천이 금속 산화물 재료막(34)을 형성하는 것이 반전 전하량의 증가에 유효한 것을 확인할 수 있었다.
도 15는, 도 14의 조사에서 사용한 제1 실시형태와 비교예의 각각의 강유전체 커패시터(Q)의 피로 특성을 조사해서 얻어진 그래프이다.
도 15에서, 가로 축은 스트레스 사이클을 나타내고, 세로 축은 강유전체 커패시터(Q)의 반전 전하량을 나타낸다. 스트레스 사이클이란, 커패시터 유전체막(32a)의 분극을 반전시키기 위해서 강유전체 커패시터(Q)에 인가된 가속 전압의 인가 횟수를 말한다. 이 조사에서는, 측정 온도를 90℃로 하고, 가속 전압을 5V, 반전 전하량을 판독할 때의 측정 전압을 1.8V로 했다.
도 15에 나타내는 바와 같이, 스트레스 사이클의 여하에 관계없이, 제1 실시형태 쪽이 비교예보다 반전 전하량이 크다.
특히, 5×109 사이클을 경과한 후에는, 비교예의 반전 전하량이 현저하게 저하되는 것에 비해서, 제1 실시형태에서는 반전 전하량의 저하가 현저하지 않다.
이 결과로부터, 제1 실시형태와 같이 천이 금속 산화물 재료막(34)을 형성하면 강유전체 커패시터(Q)가 피로하기 어려워져, 강유전체 커패시터(Q)의 수명을 장기화하는 것이 분명하게 되었다.
도 16은, 강유전체 커패시터(Q)의 임프린트 특성을 조사해서 얻어진 그래프이다. 그 조사에서는, 비교를 위해서, 천이 금속 산화물 재료막(34)을 형성하지 않은 비교예에 따른 강유전체 커패시터(Q)의 임프린트 특성도 측정했다.
임프린트란, 강유전체 커패시터(Q)에 기입된 데이터가 고정화되어 반전하기 어려워지는 현상을 말한다. 이 조사에서는, Q123 테스트로 임프린트 특성을 측정했다.
Q123 테스트에 있어서는, 2T2C형 메모리의 셀 커패시터로서 강유전체 커패시터(Q)를 형성한다. 인접하는 두개의 셀 커패시터를 이하에서는 Cap-A 및 Cap-B로 표현한다. 테스트에 있어서는, Cap-A와 Cap-B에 있어서 분극의 방향이 반대가 되도록 이들 커패시터 각각에 데이터가 기입된다.
최초에, Cap-A와 Cap-B에 각각 +1.8V, -1.8V로 「0」인 데이터를 기입하고, 가속을 위해서 이들 커패시터를 150℃에서 베이크한다. 베이크 중에는, Cap-A와 Cap-B에 전압을 인가하지 않는다. 그리고, 커패시터를 72시간, 168시간, 334시간, 504시간, 및 1008시간 베이크한 각 시점에서 Cap-A와 Cap-B의 각각에 +1.8V의 펄스를 인가해서 판독을 행한다. 이때의 Cap-A 및 Cap-B의 분극 변화량의 차를 Q2로 정의한다.
Q2의 측정 후에, Cap-A와 Cap-B의 각각에 베이크 전과는 반대 방향의 데이터 「1」을 기입한다. 이 예에서는, 그 기입을 위해서 Cap-A에 -1.8V, Cap-B에 +1.8V의 펄스를 인가해서 30초간 방치한다.
심각한 임프린트 실패에서는, 커패시터가 분극의 원래 상태로 되돌아오려고 해서 큰 감극이 일어난다. 커패시터를 30초 방치한 후에 +1.8V의 펄스를 인가해서 데이터 「1」의 판독을 행하고, 그 판독에 의해 측정된 Cap-A 및 Cap-B의 분극 변화량의 차를 Q3으로 정의한다.
Q3은, 임프린트가 원인으로 감극된 후에 분극이 어느 만큼 남을지를 나타낸다. 이것은, Cap-A 또는 Cap-B로부터 데이터를 판독할 수 있을 것인지의 여부의 지표이다.
도 16에서, 세로 축은 Q3의 값을 나타내고, 가로 축은 전술한 베이크 시간을 나타낸다.
도 16에 나타내는 바와 같이, 제1 실시형태는 비교예보다 그래프의 기울기가 작다. 이것은, 제1 실시형태에 따른 강유전체 커패시터(Q)에서는 데이터의 고정화가 생기기 어려워, 임프린트 특성이 우수한 것을 나타낸다. 따라서, 제1 실시형태와 같이 천이 금속 산화물 재료막(34)을 형성하는 것이 임프린트 특성의 개선에도 기여하는 것이 분명하게 되었다.
도 17은, 도 16에 있어서의 제1 실시형태와 비교예의 각각의 강유전체 커패시터(Q)의 Q3 레이트를 계산해서 얻어진 그래프이다.
Q3 레이트는, 도 16의 그래프의 기울기로서 정의된다. 시간의 경과에 따라 강유전체 커패시터에 잔존하는 분극은 적어지기 때문에, Q3 레이트는 부(負)의 값을 나타낸다. Q3 레이트의 절대값이 작을수록 강유전체 커패시터에 잔존하는 분극이 커지고, 강유전체 커패시터가 양호한 임프린트 특성을 나타낸다.
도 17에 나타내는 바와 같이, 제1 실시형태에서는 천이 금속 산화물 재료막(34)을 형성하지 않은 비교예보다 Q3 레이트의 절대값이 작아, 임프린트 특성이 개선되어 있는 것을 확인하였다.
도 18은, 도 16에 있어서의 베이크 시간을 50×103 시간으로 했을 경우의 Q3의 예상값을 나타내는 그래프이다.
도 18에 나타내는 바와 같이, 제1 실시형태에서는 비교예보다 Q3이 대폭 증가해 있어, 강유전체 커패시터(Q)의 임프린트 특성이 현저하게 개선되는 것을 확인하였다.
상기한 도 12∼도 18의 결과로부터, 천이 금속 산화물 재료막(34)을 형성함으로써 강유전체 커패시터(Q)의 반전 전하량과 임프린트 특성이 대폭 개선되고, 강유전체 커패시터(Q)를 구비한 반도체 장치의 특성이 향상되는 것을 확인하였다.
(제2 실시형태)
상기한 제1 실시형태에서는, 천이 금속 산화물 재료막(34)(도 2e 참조)을 형성하여, 강유전체 커패시터(Q)의 반전 전하량이나 임프린트 특성 등의 전기적 특성을 개선했다.
제2 실시형태에서는, 그러한 천이 금속 산화물 재료막(34)을 형성하지 않고 강유전체 커패시터(Q)의 전기적 특성을 개선하는 방법에 대해서 설명한다.
도 19a∼도 19e는, 제2 실시형태에 따른 반도체 장치의 제조 도중의 단면도이다. 도 19a∼도 19e에 있어서 제1 실시형태에서 설명한 것과 같은 요소에는 제1 실시형태에 있어서의 것과 동일한 부호를 부여하고, 이하에서는 그 설명을 생략한다.
또한, 제2 실시형태에서는 제1 실시형태와 마찬가지로, 반도체 장치로서 플레이너형의 FeRAM을 제조한다.
최초에, 도 19a에 나타내는 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 제1 실시형태의 도 2a∼도 2c의 공정을 행하여, 실리콘 기판(10)의 상측 전면에 결정화된 제1 강유전체막(32)을 형성한 것으로 한다.
그 후, CSPLZT 타깃을 사용하는 RF 스퍼터링에 의해, 칼슘, 스트론튬, 및 란타늄이 첨가된 PZT막을 형성하여, 그 PZT막을 제2 강유전체막(33)으로 한다.
제2 실시형태에서는, 전술한 CSPLZT 타깃에 미리 이리듐과 루테늄을 첨가해 둠으로써, 제2 강유전체막(33)에 성막 시점에서 이리듐과 루테늄을 더 첨가한다.
제2 강유전체막(33)의 막 두께는 특별히 한정되지 않는다. 단, 제1 실시형태에서 설명한 바와 같이, 제2 강유전체막(33)의 결정성의 열화를 방지하고, 또한 제2 강유전체막(33)에 인가되는 전계 강도의 저감을 방지하기 위해, 제2 강유전체막(33)을 되도록 얇게 형성하는 것이 바람직하다. 제2 실시형태에서는 5㎚∼20㎚ 정도, 예를 들면 10㎚∼15㎚의 두께로 제2 강유전체막(33)을 형성한다.
또한, 스퍼터링으로 형성된 제2 강유전체막(33)은 결정화되어 있지 않고 비정질 상태로 되기 때문에, 점선원 내에 나타내는 바와 같이, 제2 강유전체막(33)에는 명확한 결정립계는 존재하지 않는다.
비정질의 제2 강유전체막(33)은 후에 결정화 어닐링에 의해 결정화된다. 제2 강유전체막(33)이 지만, 그 결정화 시, 하지(下地, underlying)의 제1 강유전체막(32)의 결정을 인계하도록, 결정화했을 때에 제1 강유전체막(32)과 동일한 결정 구조가 되는 재료로 제2 강유전체막(33)을 형성하는 것이 바람직하다.
예를 들면, 제1 강유전체막(32)이 ABO3형 산화물 강유전체일 때에는, 이것과 동일한 재료의 ABO3형 산화물 강유전체를 제2 강유전체막(33)의 재료로서 사용하는 것이 바람직하다.
다음으로, 도 19b에 나타내는 바와 같이, 제1 실시형태와 같은 성막 조건을 채용해서, 제2 강유전체막(33) 위에 제1 도전성 산화 금속막(35)으로서 산화이리듐막을 형성한다. 그 산화이리듐막의 막 두께는, 제1 실시형태에서 설명한 바와 같이, 예를 들면 10㎚∼70㎚ 정도, 보다 바람직하게는 20㎚∼50㎚ 정도, 더욱 바람직하게는 25㎚ 정도이다.
다음으로, 도 19c에 나타내는 바와 같이, 비정질의 제2 강유전체막(33)에 대한 결정화 어닐로서, 아르곤 가스와 산소 가스의 혼합 분위기 중에서 RTA를 약 120초간 행한다. 이에 따라, 제2 강유전체막(33)은 결정화되고, 그 막 중에 PZT의 결정립계(33x)가 나타난다.
결정화 후, 제2 강유전체막(33)에 있어서는, ABO3형 페로브스카이트 구조의 PZT의 B사이트가, 제2 강유전체막(33)에 미리 첨가된 루테늄 또는 이리듐으로 치환되어, 루테늄과 이리듐이 PZT의 결정 내에 합체된다.
따라서, 제2 강유전체막(33)에는 루테늄이나 이리듐이 열 확산될 여지가 없다. 그래서, 이 결정화 어닐링이나 후속의 각 어닐링 공정으로부터 열이 원인으로, 제1 도전성 산화 금속막(35) 중의 이리듐이 제2 강유전체막(33)에 열 확산되는 것을 방지할 수 있다. 그 결과, 열 확산된 이리듐 때문에 상유전체층이 제2 강유전체막(33)에 형성되는 위험성을 저감할 수 있다.
이 결정화 어닐링의 조건은 특별히 한정되지 않는다. 제2 실시형태에서는 제1 실시형태와 마찬가지로, 기판 온도를 700℃∼750℃, 아르곤 가스의 유량을 1500sccm∼3000sccm, 산소 가스의 유량을 10sccm∼100sccm로 설정해서 이 결정화 어닐링을 행한다.
다음으로, 도 19d에 나타내는 바와 같이, 제1 실시형태와 동일한 성막 조건을 채용해서, 제1 도전성 산화 금속막(35) 위에 반응성 스퍼터링으로 제2 도전성 산화 금속막(36)으로서 산화이리듐막을 70㎚∼200㎚ 정도의 두께, 예를 들면 150㎚의 두께로 형성한다.
제1 실시형태에서 설명한 바와 같이, 스퍼터링 가스에 있어서의 산소 가스의 유량비를 제1 도전성 산화 금속막(35)을 형성했을 때보다 증가시킴으로써, 제2 도전성 산화 금속막(36) 내의 산소의 조성비를 제1 도전성 산화 금속막(35)보다 크게 하는 것이 바람직하다.
이 후에는, 제1 실시형태의 도 2i∼도 2w에 나타낸 공정을 행하는 것에 의해, 도 19e에 나타내는 바와 같은 강유전체 커패시터(Q)를 구비한 반도체 장치의 기본 구조를 완성시킨다.
이상에서 설명한 제2 실시형태에 의하면, 제2 강유전체막(33)에 성막 시점에서 루테늄을 첨가하므로, 제2 강유전체막(33)에 루테늄을 열 확산시키기 위한 천이 금속 산화물 재료막(34)(도 2e 참조)을 형성할 필요가 없다. 따라서, 제1 실시형태보다 공정 수가 줄어든다.
또한, 성막 시점에서 첨가된 루테늄과 이리듐 때문에, 제2 강유전체막(33)에는 제1 도전성 산화 금속막(35)으로부터 새롭게 이리듐이 열 확산될 여지가 없어진다. 따라서, 이리듐이 원인인 상유전체층이 제2 강유전체막(33)에 형성되는 것을 방지할 수 있다.
그 결과, 제1 실시형태와 마찬가지로, 강유전체 커패시터(Q)의 반전 전하량의 증가와 임프린트 특성의 향상이 가능해진다.
(제3 실시형태)
제1 실시형태와 제2 실시형태에서는, 반도체 장치로서 플레이너형의 FeRAM을 제조했다. 한편, 제3 실시형태에서는, 플레이너형보다 미세화에 유리한 스택형의 FeRAM을 반도체 장치로서 제조한다.
도 20a∼도 20r은, 제3 실시형태에 따른 반도체 장치의 제조 도중의 단면도이다. 도 20a∼도 20r에 있어서, 제1 실시형태와 제2 실시형태에서 설명한 것과 같은 요소에는 이들 실시형태와 같은 부호를 부여하고, 이하에서는 그 설명을 생략한다.
이 반도체 장치는 이하와 같이 해서 제조된다.
우선, 도 20a에 나타내는 바와 같이, 제1 실시형태의 도 2a에 나타낸 공정에 따라, MOS 트랜지스터(TR)와 제1∼제3 콘택트 플러그(23a∼23c)를 형성한다.
다음으로, 도 20b에 나타내는 바와 같이, 제1∼제3 콘택트 플러그(23a∼23c)와 제1 층간 절연막(22) 위에, 제1∼제3 콘택트 플러그(23a∼23c)를 산화 분위기로부터 보호하기 위해서 산화 방지 절연막(25)을 약 130㎚의 두께로 형성한다. 그 산화 방지 절연막(25)은, 예를 들면 플라즈마 CVD법에 의해 형성된 산질화 실리콘막이다.
또한, 이 산화 방지 절연막(25) 위에, TEOS 가스를 사용하는 플라즈마 CVD법에 의해 산화 실리콘막을 두께 약 300㎚로 형성하고, 그 산화 실리콘막을 절연성 밀착막(59)으로 한다.
그 후에, 산화 방지 절연막(25)과 절연성 밀착막(59)의 각각을 패터닝하여, 제1 콘택트 플러그(23a)와 제3 콘택트 플러그(23c)의 각각의 위에 제1 홀(59a)을 형성한다.
다음으로, 도 20c에 나타내는 바와 같이, 제1 홀(59a) 내에 제1 도전성 플러그(60)를 형성한다.
제1 도전성 플러그(60)의 형성 방법은 특별히 한정되지 않는다.
제3 실시형태에서는, 절연성 밀착막(59)의 상면과 제1 홀(59a)의 내면에 글루막과 텅스텐막을 이 순서로 형성한다. 그리고, 글루막과 텅스텐막을 CMP법에 의해 연마해서 이들 막을 제1 홀(59a) 내에 제1 도전성 플러그(60)로서 남긴다. 글루막으로서, 막 두께가 약 30㎚인 티타늄막과 막 두께가 약 20㎚인 질화티타늄막을 이 순서로 스퍼터링으로 형성한다.
또한, 이 CMP에서는, 절연성 밀착막(59) 위에 연마잔(硏磨殘)을 남기지 않기 위해, 소정의 슬러리를 사용해서 오버 연마가 행해진다. 특히, 소정의 슬러리는 연마 대상인 글루막과 텅스텐막의 연마 속도가 하지의 절연성 밀착막(59)의 연마 속도보다 빨라지게 한다.
그 결과, 제1 도전성 플러그(60)의 상면의 높이가 절연성 밀착막(59)보다 낮아지고, 제1 도전성 플러그(60) 주위의 절연성 밀착막(59)에 깊이가 20㎚∼50㎚ 정도의 리세스가 형성된다.
또한, 제1 도전성 플러그(60)는, 제1 콘택트 플러그(23a)와 제2 콘택트 플러그(23c) 중 어느 하나에 접속된다.
다음으로, 도 20d에 나타내는 바와 같이, 절연성 밀착막(59)과 제1 도전성 플러그(60)의 각각의 위에 하지 도전막(61)으로서 스퍼터링에 의해 티타늄막을 100㎚∼300㎚의 두께로 형성하여, 제1 도전성 플러그(60) 주위의 전술한 리세스를 하지 도전막(61)으로 메운다.
그리고, 질소 분위기 중에서 하지 도전막(61)을 어닐링하여, 하지 도전막(61)의 티타늄을 질화한다. 이렇게 얻어진 질화티타늄은, 후술의 PZT를 (111) 방향으로 지향시키기에 적합한 (111) 배향이 된다. 이 어닐링의 조건은, 예를 들면 처리 시간이 60초이고 기판 온도가 650℃이다.
다음으로, 도 20e에 나타내는 바와 같이, CMP법에 의해 하지 도전막(61)의 상면을 연마해서 평탄화한다. 이렇게 하지 도전막(61)의 상면을 평탄화함으로써, 하지 도전막(61)의 위쪽에 후에 형성되는 강유전체막의 결정성을 향상시킬 수 있다.
연마 후의 하지 도전막(61)의 두께는, 50㎚∼100㎚, 예를 들면 50㎚가 된다.
또한, 연마를 행한 후에, 하지 도전막(61)에 대해서 NH3 플라즈마 처리를 행하여, 연마 시에 발생한 하지 도전막(61)의 결정의 변형(strain)을 해소함으로써, 그 하지 도전막(61) 위에 후에 형성되는 하부 전극의 결정성의 열화를 방지해도 된다.
다음으로, 도 20f에 나타내는 바와 같이, 하지 도전막(61) 위에 결정성 도전막(62)으로서 스퍼터링에 의해 티타늄막을 두께 약 20㎚로 형성한다. 또한, 질소 분위기 중에서 기판 온도를 650℃, 처리 시간을 60초로 하는 RTA를 결정성 도전막(62)에 대해서 행하여 결정성 도전막(62)을 질화한다.
이에 따라, (111) 방향으로 배향한 질화티타늄을 함유하는 결정성 도전막(62)이 얻어진다.
결정성 도전막(62)은, 자신의 배향 작용에 의해 그 위에 형성되는 막의 배향을 향상시키는 기능 외에, 밀착막으로서의 기능도 가진다.
또한, 이 결정성 도전막(62) 위에, 도전성 산소 배리어막(63)으로서 스퍼터링으로 질화티타늄알루미늄(TiA1N)막을 두께 약 100㎚로 형성한다.
다음으로, 도 20g에 나타내는 바와 같이, 도전성 산소 배리어막(63) 위에 도전막(31), 제1 강유전체막(32), 제2 강유전체막(33), 제1 도전성 산화 금속막(35), 및 제2 도전성 산화 금속막(36)을 이 순서로 형성한다.
이러한 구조는, 제1 실시형태의 도 2c∼도 2h에 나타낸 공정을 행함으로써 제작될 수 있다. 이 경우에는, 제1 실시형태에서 설명한 바와 같이, 천이 금속 산화물 재료막(34)(도 2g 참조)으로부터 제2 강유전체막(33)에 스트론튬과 루테늄이 열 확산됨과 함께, 제1 도전성 산화 금속막(35)으로부터 제2 강유전체막(33)에 적당한 양의 이리듐이 열 확산된다.
혹은, 제2 실시형태의 도 19a∼도 19d에 나타낸 공정을 행함으로써, 도 20g에 나타내는 단면 구조를 얻어도 된다. 이 경우에는, 제2 강유전체막(33)의 성막 시점에 있어서 그 제2 강유전체막(33)의 막 중에 이리듐과 루테늄이 함유되게 된다.
그 후에, 제1 강유전체막(32)이나 제2 강유전체막(33)을 형성했을 때에 반도체 기판(10)의 이면에 부착된 PZT를 세정해서 제거한다.
다음으로, 도 20h에 나타내는 바와 같이, 제2 도전성 산화 금속막(36) 위에 스퍼터링으로 이리듐막을 약 50㎚의 두께로 형성하고, 그 이리듐막을 도전성 수소 배리어막(70)으로 한다.
또한, 그 도전성 수소 배리어막(70) 위에 제1 하드 마스크(71)로서 스퍼터링으로 질화티타늄막을 형성한다.
제1 하드 마스크(71)는 질화티타늄막에 한정되지 않는다. 질화티타늄알루미늄막, 질화탄탈륨알루미늄막, 질화탄탈륨막 중 어느 하나의 단층막 혹은 이들의 적층막을 제1 하드 마스크(71)로서 형성해도 된다.
그리고, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제1 하드 마스크(71) 위에 제2 하드 마스크(72)로서 산화 실리콘막을 형성한다.
그 후, 도 20i에 나타내는 바와 같이, 제1 하드 마스크(71)와 제2 하드 마스크(72)를 패터닝해, 이들 마스크의 평면 형상을 섬(island) 형상으로 한다.
다음으로, 도 20j에 나타내는 바와 같이, HBr, O2, Ar, 및 C4F8을 포함하는 혼합 가스를 에칭 가스로 사용하는 플라즈마 에칭에 의해, 도전성 수소 배리어막(70)으로부터 도전막(31)까지를 드라이 에칭한다.
이 공정에 따라, 도전막(31)이 하부 전극(31a)이 되고, 제1 강유전체막(32)과 제2 강유전체막(33)이 커패시터 유전체막(32a)이 된다. 그리고, 제1 도전성 산화 금속막(35), 제2 도전성 산화 금속막(36), 및 도전성 수소 배리어막(70)이 상부 전극(36a)이 된다.
이들 공정에 의해, 실리콘 기판(10)의 셀 영역에, 하부 전극(31a), 커패시터 유전체막(32a), 및 상부 전극(36a)을 구비한 강유전체 커패시터(Q)가 형성되게 된다.
다음으로, 도 20k에 나타내는 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 드라이 에칭 또는 웨트 에칭에 의해 제2 하드 마스크(72)를 제거한다.
그리고, CF4 가스와 O2 가스를 포함하는 혼합 가스를 에칭 가스로서 사용하여, 커패시터(Q)로 덮여 있지 않은 하지 도전막(61), 결정성 도전막(62), 및 도전성 산소 배리어막(63)을 드라이 에칭해서 제거한다.
이 드라이 에칭에 의해, 커패시터(Q) 위에 잔존해 있던 제1 하드 마스크(71)도 제거된다.
다음으로, 도 20l에 나타내는 바와 같이, 커패시터(Q)와 절연성 밀착막(59)의 각각의 위에 RF 마그네트론 스퍼터링으로 비정질의 알루미늄막을 10㎚∼30㎚의 두께, 예를 들면 20㎚로 형성하여, 그 알루미늄막을 제1 보호 절연막(75)으로 한다.
다음으로, 도 20m에 나타내는 바와 같이, 제1 보호 절연막(75)의 형성 시에 커패시터 유전체막(32a)이 받은 데미지를 회복시키기 위해, 산소 함유 분위기 중에서 커패시터 유전체막(32a)에 대하여 회복 어닐링을 행한다.
그 회복 어닐링의 조건은, 예를 들면 기판 온도가 500℃∼700℃, 어닐링 시간이 30분∼120분이다.
다음으로, 도 20n에 나타내는 바와 같이, 제1 보호 절연막(75) 위에 제2 보호 절연막(76)으로서 ALD(Atomic Layer Deposition)법에 의해 알루미늄막을 10㎚∼100㎚의 두께로 형성한다.
ALD법으로 형성된 제2 보호 절연막(76)은 커버리지가 양호하다. 그 때문에, 커패시터(Q)의 측부에 있어서 충분한 두께의 제2 보호 절연막(76)을 형성할 수 있어, 커패시터(Q)의 측부에서 부족한 경향이 있는 제1 보호 절연막(75)의 막 두께를 보완한다.
제3 실시형태에서는, 성막 가스로서 TMA(트리메틸알루미늄) 가스를 사용하고, 기판 온도를 200℃∼350℃, 가스 압력을 40Pa로 설정해서 제2 보호 절연막(76)을 형성한다.
이렇게 형성된 제2 보호 절연막(76)은, 그 밑의 제1 보호 절연막(75)과 협동해서, 수소 등의 환원성 물질로부터 커패시터 유전체막(32a)을 보호한다.
다음으로, 도 20o에 나타내는 바와 같이, 산소 함유 분위기 중에서 제2 보호 절연막(76)을 어닐링한다.
이 어닐링은, 제2 보호 절연막(76)으로서 형성된 알루미늄막의 산소 결손을 보완한다. 그 결과, 알루미늄막의 조성이 화학량론적 조성인 Al2O3에 가까워진다. 따라서, 제2 보호 절연막(76)이 치밀해짐과 함께, 산소 결손에 기인한 알루미늄막의 불안정함이 해소된다.
어닐링 조건은 특별히 한정되지 않지만, 제3 실시형태에서는 산소와 오존을 포함하는 혼합 분위기 중에서 이 어닐링을 행한다. 그리고, 산소와 오존의 총 유량을 10slm, 오존 농도를 200g/Nm3으로 설정한다. 또한, 승온 속도는 10℃/분 정도로 하고, 기판 온도는 400℃∼700℃로 한다.
다음으로, 도 20p에 나타내는 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 제2 보호 절연막(76) 위에 플라즈마 CVD법에 의해 산화 실리콘막을 두께 약 1500㎚로 형성하고, 그 산화 실리콘막을 제2 층간 절연막(77)으로 한다. 이 플라즈마 CVD법에서는, 예를 들면 TEOS 가스와 산소 가스와 헬륨 가스를 포함하는 혼합 가스가 성막 가스로서 사용된다.
그 후에, 제2 층간 절연막(77)의 상면을 CMP법에 의해 연마해서 평탄화한다.
그리고, N20 플라즈마 또는 N2 플라즈마의 분위기에서 제2 층간 절연막(77)을 어닐링하여, 제2 층간 절연막(77)을 탈수함과 함께, 그 상면을 질화해서 수분의 재흡착을 방지한다.
다음으로, 수소 등의 환원성 물질로부터 커패시터 유전체막(32a)을 보호하기 위해서, 제2 층간 절연막(77) 위에 스퍼터링 또는 MOCVD법에 의해 제3 보호 절연막(78)으로서 알루미늄막을 두께 약 20㎚∼100㎚로 형성한다.
또한, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 이 제3 보호 절연막(78) 위에 산화 실리콘막을 두께 약 800㎚∼1000㎚로 형성하고, 이 산화 실리콘막을 캡 절연막(79)으로 한다.
산화 실리콘막 대신에, 산질화 실리콘막 또는 질화 실리콘막을 캡 절연막(79)으로서 형성해도 된다.
다음으로, 도 20q에 나타내는 단면 구조를 얻을 때까지의 공정에 대해서 설명한다.
우선, 캡 절연막(79)으로부터 제1 보호 절연막(75)까지의 부분을 패터닝하여 상부 전극(36a) 위에 제2 홀(77a)을 형성한다. 그리고, 상기 공정에서 커패시터 유전체막(32a)이 받은 데미지를 회복시키기 위해서, 산소 함유 분위기 중에서 기판 온도를 약 450℃로 해서 회복 어닐링을 행한다.
다음으로, 캡 절연막(79)으로부터 산화 방지 절연막(25)까지의 부분을 패터닝해서 제3 홀(77b)을 형성한 후, 어닐에 의해 제2 층간 절연막(77) 등을 탈수한다.
그 후에, 제2 홀(77a)과 제3 홀(77b) 내에 질화티타늄막과 텅스텐막을 이 순서로 형성하여, 제2 도전성 플러그(81)와 제3 도전성 플러그(82)를 형성한다.
제2 도전성 플러그(81)와 제3 도전성 플러그(82)의 형성 전에, 아르곤 플라즈마를 사용하는 RF 에칭으로 제2 홀(77a)과 제3 홀(77b)로부터 노출되어 있는 상부 전극(36a)과 제2 콘택트 플러그(23b)의 상면의 자연 산화막을 제거해도 된다. 이에 따라, 자연 산화막이 원인으로 제2 도전성 플러그(81)와 제3 도전성 플러그(82)에 콘택트 불량이 발생하는 것을 방지할 수 있다.
다음으로, 도 20r에 나타내는 바와 같이, 제2 도전성 플러그(81)와 제3 도전성 플러그(82)와 캡 절연막(79)의 각각의 위에 스퍼터링으로 금속 적층막을 형성하고나서, 그 금속 적층막을 패터닝해서 금속 배선(84)을 형성한다.
금속 적층막으로서, 예를 들면 두께 약 50㎚의 질화티타늄막, 두께 약 550㎚의 구리 함유 알루미늄막, 두께 약 5㎚의 티타늄막, 및 두께 약 50㎚의 질화티타늄막을 이 순서로 형성한다.
이와 같이, 제3 실시형태에 따른 반도체 장치의 기본 구조가 완성되었다.
상기한 제3 실시형태에 따르면, 제1 실시형태 또는 제2 실시형태에 따라서 도 20g에 나타낸 공정을 행한다. 이 때문에, 제1 도전성 산화 금속막(35)으로부터 확산되는 이리듐이 원인인 상유전체층이 커패시터 유전체막(32a)에 형성되는 것을 방지할 수 있다. 따라서, 강유전체 커패시터(Q)(도 20r 참조)의 반전 전하량과 임프린트 특성을 향상시킬 수 있다.
l, 31a - 하부 전극
2 - 제1 강유전체막
3 - 제2 강유전체막
4, 32a - 커패시터 유전체막
5 - 제1 도전성 산화 금속막
6 - 제2 도전성 산화 금속막
7, 36a - 상부 전극
10 - 실리콘 기판
11 - 소자 분리 절연막
12 - p웰
14 - 게이트 절연막
15 - 게이트 전극
16a∼16c - 제1∼제3 소스 드레인 익스텐션
17 - 절연성 사이드 월
18a∼18c - 제1∼제3 소스 드레인 영역
19 - 고융점 금속 실리사이드층
21 - 커버 절연막
22 - 제1 층간 절연막
23a∼23c - 제1∼제3 콘택트 플러그
25 - 산화 방지 절연막
26 - 제1 절연성 밀착막
27 - 제2 절연성 밀착막
31 - 도전막
32 - 제1 강유전체막
33 - 제2 강유전체막
34 - 천이 금속 산화물 재료막
35 - 제1 도전성 산화 금속막
36 - 제2 도전성 산화 금속막
37 - 하드 마스크
38 - 제1 레지스트 패턴
41 - 제2 레지스트 패턴
42 - 제1 보호 절연막
44 - 제3 레지스트 패턴
45 - 제2 보호 절연막
49 - 제2 층간 절연막
49a∼49e - 제1∼제5 홀
50 - 제3 보호 절연막
51 - 캡 절연막
53 - 제4 레지스트 패턴
53a, 53b - 제1 및 제2 창
54 - 제5 레지스트 패턴
55a∼55e - 제1∼제5 도전성 플러그
56 - 금속 배선
59 - 절연성 밀착막
59a - 제1 홀
60 - 제1 도전성 플러그
61 - 하지 도전막
62 - 결정성 도전막
63 - 도전성 산소 배리어막
71 - 제1 하드 마스크
72 - 제2 하드 마스크
75 - 제1 보호 절연막
76 - 제2 보호 절연막
77 - 제2 층간 절연막
77a, 77b - 제2 및 제3 홀
78 - 제3 보호 절연막
79 - 캡 절연막
81, 82 - 제2 및 제3 도전성 플러그
84 - 금속 배선

Claims (20)

  1. 반도체 기판 위에 절연막을 형성하는 공정과,
    상기 절연막 위에 도전막을 형성하는 공정과,
    상기 도전막 위에 제1 강유전체막을 형성하는 공정과,
    상기 제1 강유전체막 위에 비정질의 제2 강유전체막을 형성하는 공정과,
    상기 제2 강유전체막 위에 루테늄을 함유하는 천이 금속 산화물 재료막을 형성하는 공정과,
    상기 천이 금속 산화물 재료막을 대기에 노출시키는 일 없이, 상기 천이 금속 산화물 재료막 위에 제1 도전성 산화 금속막을 형성하는 공정과,
    상기 제1 도전성 산화 금속막을 형성한 후, 상기 제2 강유전체막을 어닐링해서 결정화하는 공정과,
    상기 제1 도전성 산화 금속막을 패터닝해서 강유전체 커패시터의 상부 전극을 형성하는 공정과,
    상기 천이 금속 산화물 재료막을 패터닝하는 공정과,
    상기 제1 강유전체막과 상기 제2 강유전체막을 패터닝해서 상기 강유전체 커패시터의 커패시터 유전체막을 형성하는 공정과,
    상기 도전막을 패터닝해서 상기 강유전체 커패시터의 하부 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 천이 금속 산화물 재료막의 재료는, 결정화했을 때에 ABO3형 페로브스카이트 구조를 갖는 천이 금속 산화물인 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 천이 금속 산화물 재료막의 상기 재료는, SrRu03, CaRu03, BaRu03, La4Ru2O10, LaSrCoRu03, LaSrRu03, 및 LaSrMnRu03으로 이루어진 그룹으로부터 선택된 어느 하나인 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 천이 금속 산화물 재료막을 형성하는 공정에서, 상기 천이 금속 산화물 재료막은 스퍼터링에 의해 형성되고, 성막 완료 시에 비정질 상태로 있는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 천이 금속 산화물 재료막을 형성하는 공정에서, 기판 온도는 20℃ 이상 350℃ 이하로 설정되는 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 천이 금속 산화물 재료막을 형성하는 공정은, 산화비스무트가 첨가된 스퍼터 타깃을 사용하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 천이 금속 산화물 재료막을 형성하는 공정에서, 상기 스퍼터링은 산소를 배제한 스퍼터링 가스를 사용해서 행해지는 반도체 장치의 제조 방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 천이 금속 산화물 재료막을 형성하는 공정에서, 상기 천이 금속 산화물 재료막은 O.5㎚ 이상 3.0㎚ 이하의 두께로 형성되는 반도체 장치의 제조 방법.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 강유전체막을 어닐링해서 결정화하는 공정은, 산소 함유 분위기 중에서 행해지는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 산소 함유 분위기에서의 산소 가스의 유량비는 1% 이상 10% 이하인 반도체 장치의 제조 방법.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 도전성 산화 금속막을 형성하는 공정에서, 기판 온도는 150℃ 이상 350℃ 이하로 설정되는 반도체 장치의 제조 방법.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 도전성 산화 금속막 위에, 상기 제1 도전성 산화 금속막보다 산소의 조성비가 큰 제2 도전성 산화 금속막을 형성하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 도전성 산화 금속막과 상기 제2 도전성 산화 금속막은, 각각 산화이리듐으로 이루어지는 반도체 장치의 제조 방법.
  14. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 강유전체막과 상기 제2 강유전체막 각각의 재료는, 결정화했을 때에 ABO3형 산화물 강유전체인 반도체 장치의 제조 방법.
  15. 반도체 기판 위에 절연막을 형성하는 공정과,
    상기 절연막 위에 도전막을 형성하는 공정과,
    상기 도전막 위에 제1 강유전체막을 형성하는 공정과,
    상기 제1 강유전체막 위에 이리듐 및 루테늄을 함유하는 비정질의 제2 강유전체막을 형성하는 공정과,
    상기 제2 강유전체막 위에 제1 도전성 산화 금속막을 형성하는 공정과,
    상기 제1 도전성 산화 금속막을 형성한 후, 상기 제2 강유전체막을 어닐링해서 결정화하는 공정과,
    상기 제1 도전성 산화 금속막을 패터닝해서 강유전체 커패시터의 상부 전극을 형성하는 공정과,
    상기 제1 강유전체막과 상기 제2 강유전체막을 패터닝해서 상기 강유전체 커패시터의 커패시터 유전체막을 형성하는 공정과,
    상기 도전막을 패터닝해서 상기 강유전체 커패시터의 하부 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 강유전체막을 형성하는 공정에서, 상기 제2 강유전체막은 이리듐과 루테늄이 첨가된 스퍼터 타깃을 사용하는 스퍼터링에 의해 형성되는 반도체 장치의 제조 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 제2 강유전체막의 재료로서, 결정화했을 때에 상기 제1 강유전체막과 동일한 결정 구조를 갖는 재료가 사용되는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 강유전체막과 상기 제2 강유전체막 각각의 재료는, 결정화했을 때에 ABO3형 산화물 강유전체인 반도체 장치의 제조 방법.
  19. 제15항 또는 제16항에 있어서,
    상기 제1 도전성 산화 금속막 위에, 상기 제1 도전성 산화 금속막보다 산소의 조성비가 큰 제2 도전성 산화 금속막을 형성하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 도전성 산화 금속막과 상기 제2 도전성 산화 금속막은, 각각 산화이리듐으로 이루어지는 반도체 장치의 제조 방법.
KR1020120129202A 2011-12-07 2012-11-15 반도체 장치의 제조 방법 KR101397977B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011268359A JP5845866B2 (ja) 2011-12-07 2011-12-07 半導体装置の製造方法
JPJP-P-2011-268359 2011-12-07

Publications (2)

Publication Number Publication Date
KR20130064009A KR20130064009A (ko) 2013-06-17
KR101397977B1 true KR101397977B1 (ko) 2014-05-27

Family

ID=48549297

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120129202A KR101397977B1 (ko) 2011-12-07 2012-11-15 반도체 장치의 제조 방법

Country Status (4)

Country Link
US (2) US8980647B2 (ko)
JP (1) JP5845866B2 (ko)
KR (1) KR101397977B1 (ko)
CN (1) CN103151314B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210122007A (ko) * 2020-03-26 2021-10-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속 절연체 금속 커패시터를 위한 배리어층

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8395196B2 (en) * 2010-11-16 2013-03-12 International Business Machines Corporation Hydrogen barrier liner for ferro-electric random access memory (FRAM) chip
JP6198384B2 (ja) 2012-11-28 2017-09-20 富士フイルム株式会社 半導体基板のエッチング方法及び半導体素子の製造方法
US20140273525A1 (en) * 2013-03-13 2014-09-18 Intermolecular, Inc. Atomic Layer Deposition of Reduced-Leakage Post-Transition Metal Oxide Films
JP6299114B2 (ja) * 2013-08-29 2018-03-28 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
WO2015141625A1 (ja) * 2014-03-17 2015-09-24 株式会社 東芝 不揮発性記憶装置
JP6492681B2 (ja) * 2015-01-20 2019-04-03 富士通セミコンダクター株式会社 半導体装置とその製造方法
US9515075B1 (en) * 2015-08-31 2016-12-06 Cypress Semiconductor Corporation Method for fabricating ferroelectric random-access memory on pre-patterned bottom electrode and oxidation barrier
US9601423B1 (en) 2015-12-18 2017-03-21 International Business Machines Corporation Under die surface mounted electrical elements
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20180134122A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
KR102613029B1 (ko) * 2018-10-17 2023-12-12 삼성전자주식회사 커패시터 구조물 및 이를 구비하는 반도체 소자
CA3159365A1 (en) 2019-10-29 2021-05-06 Psiquantum, Corp. Method and system for formation of stabilized tetragonal barium titanate
KR102247789B1 (ko) 2019-11-12 2021-05-03 울산과학기술원 유전 박막, 및 이를 포함하는 멤커패시터
US20210143248A1 (en) * 2019-11-13 2021-05-13 Semiconductor Components Industries, Llc Semiconductor structure having laminate dielectric films and method of manufacturing a semiconductor structure
KR102259923B1 (ko) * 2019-11-15 2021-06-02 광주과학기술원 유전박막, 이를 포함하는 멤커패시터, 이를 포함하는 셀 어레이, 및 그 제조 방법
TWI744784B (zh) * 2020-02-03 2021-11-01 財團法人工業技術研究院 鐵電記憶體及其製造方法
CN111554745B (zh) * 2020-04-23 2022-03-08 西安电子科技大学 一种铁电电容和铁电场效应晶体管及制备方法
US11665909B2 (en) * 2020-07-23 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. FeRAM with laminated ferroelectric film and method forming same
US11832451B1 (en) 2021-08-06 2023-11-28 Kepler Computing Inc. High density ferroelectric random access memory (FeRAM) devices and methods of fabrication
US11942133B2 (en) 2021-09-02 2024-03-26 Kepler Computing Inc. Pedestal-based pocket integration process for embedded memory
US11961877B1 (en) 2021-12-14 2024-04-16 Kepler Computing Inc. Dual hydrogen barrier layer for trench capacitors integrated with low density film for logic structures
US11869928B2 (en) 2021-12-14 2024-01-09 Kepler Computing Inc. Dual hydrogen barrier layer for memory devices
US20230246062A1 (en) 2022-01-31 2023-08-03 Kepler Computing Inc. Rapid thermal annealing (rta) methodologies for integration of perovskite-material based memory devices
JP2023179982A (ja) * 2022-06-08 2023-12-20 国立研究開発法人産業技術総合研究所 強誘電体キャパシタ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242308A (ja) * 1997-02-27 1998-09-11 Sanyo Electric Co Ltd 誘電体素子、誘電体素子の製造方法、半導体メモリ、半導体メモリの製造方法
JPH10258252A (ja) * 1997-01-18 1998-09-29 Tokyo Ohka Kogyo Co Ltd Ｂｉ系強誘電体薄膜形成用塗布液およびこれを用いて形成した強誘電体薄膜、強誘電体メモリ
JPH10259007A (ja) * 1997-01-18 1998-09-29 Tokyo Ohka Kogyo Co Ltd Ｂｉ系強誘電体薄膜形成用塗布液およびこれを用いて形成した強誘電体薄膜、強誘電体メモリ
JP2001139329A (ja) 1999-11-09 2001-05-22 Mitsubishi Materials Corp Ｐｂ系ペロブスカイト型金属酸化物薄膜の形成方法及びＰｂ系ペロブスカイト型金属酸化物薄膜

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5807774A (en) 1996-12-06 1998-09-15 Sharp Kabushiki Kaisha Simple method of fabricating ferroelectric capacitors
JPH1168057A (ja) * 1997-08-25 1999-03-09 Sanyo Electric Co Ltd 誘電体素子
JP3419665B2 (ja) * 1997-10-27 2003-06-23 沖電気工業株式会社 半導体装置の製造方法
US6344413B1 (en) * 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
JP2000349249A (ja) * 1999-06-08 2000-12-15 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
JP4286492B2 (ja) * 2002-06-13 2009-07-01 富士通株式会社 強誘電体キャパシタの製造方法
JP4601896B2 (ja) * 2002-10-30 2010-12-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2004311924A (ja) * 2003-03-26 2004-11-04 Seiko Epson Corp 強誘電体キャパシタおよびその製造方法、強誘電体メモリ、圧電素子。
JP3782401B2 (ja) * 2003-05-07 2006-06-07 株式会社東芝 半導体装置
JP2005183842A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
JP2005217044A (ja) * 2004-01-28 2005-08-11 Fujitsu Ltd 半導体装置及びその製造方法
JP2006073648A (ja) * 2004-08-31 2006-03-16 Fujitsu Ltd 半導体装置及びその製造方法
JP2006302975A (ja) 2005-04-15 2006-11-02 Toshiba Corp 半導体装置及びその製造方法
JP2007266429A (ja) 2006-03-29 2007-10-11 Fujitsu Ltd 半導体装置及びその製造方法
TW200829513A (en) * 2006-08-02 2008-07-16 Ulvac Inc Film deposition method and film deposition apparatus
JP5140972B2 (ja) 2006-09-12 2013-02-13 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5109341B2 (ja) * 2006-11-14 2012-12-26 富士通セミコンダクター株式会社 半導体装置とその製造方法
WO2008105100A1 (ja) * 2007-02-28 2008-09-04 Fujitsu Limited 半導体装置及びその製造方法
KR101086789B1 (ko) * 2007-03-20 2011-11-25 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2008270596A (ja) 2007-04-23 2008-11-06 Toshiba Corp 強誘電体メモリおよび強誘電体メモリの製造方法
JP2009094200A (ja) 2007-10-05 2009-04-30 Toshiba Corp 半導体装置及びその製造方法
US7812425B2 (en) 2007-10-05 2010-10-12 Kabushiki Kaisha Toshiba Semiconductor device with lower capacitor electrode that includes islands of conductive oxide films arranged on a noble metal film
JP5556059B2 (ja) * 2009-05-28 2014-07-23 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2011096818A (ja) * 2009-10-29 2011-05-12 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP5668303B2 (ja) * 2010-03-19 2015-02-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5672832B2 (ja) * 2010-08-06 2015-02-18 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP2012074479A (ja) * 2010-09-28 2012-04-12 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2012151292A (ja) * 2011-01-19 2012-08-09 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10258252A (ja) * 1997-01-18 1998-09-29 Tokyo Ohka Kogyo Co Ltd Ｂｉ系強誘電体薄膜形成用塗布液およびこれを用いて形成した強誘電体薄膜、強誘電体メモリ
JPH10259007A (ja) * 1997-01-18 1998-09-29 Tokyo Ohka Kogyo Co Ltd Ｂｉ系強誘電体薄膜形成用塗布液およびこれを用いて形成した強誘電体薄膜、強誘電体メモリ
JPH10242308A (ja) * 1997-02-27 1998-09-11 Sanyo Electric Co Ltd 誘電体素子、誘電体素子の製造方法、半導体メモリ、半導体メモリの製造方法
JP2001139329A (ja) 1999-11-09 2001-05-22 Mitsubishi Materials Corp Ｐｂ系ペロブスカイト型金属酸化物薄膜の形成方法及びＰｂ系ペロブスカイト型金属酸化物薄膜

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210122007A (ko) * 2020-03-26 2021-10-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속 절연체 금속 커패시터를 위한 배리어층
KR102553612B1 (ko) * 2020-03-26 2023-07-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속 절연체 금속 커패시터를 위한 배리어층

Also Published As

Publication number Publication date
KR20130064009A (ko) 2013-06-17
US20130149794A1 (en) 2013-06-13
US20150221659A1 (en) 2015-08-06
JP2013120860A (ja) 2013-06-17
CN103151314B (zh) 2015-05-27
JP5845866B2 (ja) 2016-01-20
CN103151314A (zh) 2013-06-12
US8980647B2 (en) 2015-03-17
US9679904B2 (en) 2017-06-13

Similar Documents

Publication Publication Date Title
KR101397977B1 (ko) 반도체 장치의 제조 방법
US7755125B2 (en) Semiconductor device including ferroelectric capacitor
JP4884104B2 (ja) キャパシタを含む半導体装置及びその製造方法
JP5251864B2 (ja) 半導体装置及びその製造方法
JP5668303B2 (ja) 半導体装置及びその製造方法
JP2007043166A (ja) 多層下部電極及び多層上部電極を含む強誘電体構造物及びそれの製造方法
JP5672832B2 (ja) 半導体装置とその製造方法
JP5093236B2 (ja) 半導体装置の製造方法および半導体装置
US7550302B2 (en) Method of manufacturing semiconductor device
US8659062B2 (en) Method of manufacturing a ferroelectric capacitor and a ferroelectric capacitor
JP2008226995A (ja) 半導体装置及びその製造方法
JP2008311564A (ja) 半導体装置の製造方法
US20130130407A1 (en) Semiconductor device and method for manufacturing the same
US20150084160A1 (en) Semiconductor device and method of manufacturing the same
JP5347381B2 (ja) 半導体装置の製造方法
JP5115550B2 (ja) 半導体装置およびその製造方法
JP5832715B2 (ja) 半導体装置の製造方法
JP5994466B2 (ja) 半導体装置とその製造方法
JP7395823B2 (ja) 半導体装置及びその製造方法
JP5007723B2 (ja) キャパシタを含む半導体装置及びその製造方法
JP5104850B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170420

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180417

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 6