KR101397024B1 - 광전소자의 제조방법 - Google Patents
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Abstract
본 발명에서는 광전소자의 제조방법이 제공된다. 상기 광전소자의 제조방법은, 제1 이온주입을 통하여 반도체 기판상에 제1 반도체층을 형성하는 단계와, 제1 반도체층 상의 일부에, 제2 이온주입을 통하여 도전형이 다른 제2 반도체층을 형성하는 단계와, 이온주입된 도펀트의 활성화를 위해 열처리를 수행하는 단계;를 포함한다.
본 발명에 의하면, 광전소자의 제조를 위한 공정 수가 감축되면서도 출력 특성이 향상되는 광전소자가 제공된다.
본 발명에 의하면, 광전소자의 제조를 위한 공정 수가 감축되면서도 출력 특성이 향상되는 광전소자가 제공된다.
Description
본 발명은 광전소자의 제조방법에 관한 것이다.
최근, 에너지 자원의 고갈 문제와 지구 환경 문제 등으로 인하여, 클린 에너지의 개발이 가속화되고 있다. 클린(clean) 에너지로서, 태양전지를 이용한 태양광 발전은, 태양광을 직접 전기로 변환하기 때문에, 새로운 에너지의 원천으로 기대되고 있다.
그러나, 현재 공업적으로 생산되고 있는 태양전지의 발전 비용은 화력 발전과 비교할 때 아직 높은 편이고, 태양전지의 광범위한 분야의 응용을 위해서는 태양전지의 발전 효율을 높이는 것이 필요하다. 또한, 고효율 태양전지의 양산을 위해서는 제조단가 및 공정 단순화에 대한 개발이 필요하다.
본 발명의 일 실시형태는, 광전소자의 제조를 위한 공정 수가 감축되면서도 출력 특성이 향상되는 광전소자를 제공한다.
상기와 같은 과제 및 그 밖의 과제를 해결하기 위한 본 발명의 광전소자의 제조방법은,
제1 이온주입을 통하여 반도체 기판상에 제1 반도체층을 형성하는 단계;
상기 제1 반도체층 상의 일부에, 제2 이온주입을 통하여 도전형이 다른 제2 반도체층을 형성하는 단계; 및
이온주입된 도펀트의 활성화를 위해 열처리를 수행하는 단계;를 포함한다.
예를 들어, 상기 제1 이온주입에서는 상기 반도체 기판과 역 도전형인 도펀트가 주입되고,
상기 제2 이온주입에서는 상기 반도체 기판과 같은 도전형인 도펀트가 주입된다.
예를 들어, 상기 제2 이온주입에서는, 마스크의 개구패턴에 대응되는 제1 반도체층의 일부 영역에 도펀트를 선택적으로 주입한다.
예를 들어, 상기 제1, 제2 이온주입시 반도체 기판의 표면으로부터 도펀트가 투사되는 투사범위에 있어,
제2 이온주입의 투사범위는, 제1 이온주입의 투사범위보다 깊게 설정될 수 있다.
예를 들어, 상기 제2 이온주입의 이온 도즈(ion dose)는, 제1 이온주입의 이온 도즈(ion dose)보다 높게 설정될 수 있다.
예를 들어, 상기 열처리는, 950℃ ~ 1100℃의 고온에서 질소 분위기 또는 산소 분위기에서 진행될 수 있다.
예를 들어, 상기 열처리 이후, 제2 반도체층의 접합깊이는, 제1 반도체층의 접합깊이보다 깊게 형성될 수 있다.
예를 들어, 상기 열처리 이후, 제2 반도체층의 표면 농도는, 제1 반도체층의 표면 농도보다 높게 형성될 수 있다.
예를 들어, 상기 광전소자의 제조방법은,
상기 제1, 제2 이온주입과 열처리 사이에,
상기 제1, 제2 반도체층 상에 확산 방지막을 형성하는 단계를 더 포함할 수 있다.
예를 들어, 상기 확산 방지막은, 실리콘 유리(USG, Undoped Silicate Glass)를 포함할 수 있다.
예를 들어, 상기 제1, 제2 이온주입은 상기 반도체 기판의 제1 면에 대해 이루어지고,
상기 광전소자의 제조방법은, 제3 이온주입을 통하여 상기 반도체 기판의 제2 면에 전면 전계를 형성하는 단계를 더 포함할 수 있다.
예를 들어, 상기 광전소자의 제조방법은, 상기 제3 이온주입 이후, 반도체 기판의 제1, 제2 면을 패시베이션하는 단계를 더 포함할 수 있다.
예를 들어, 상기 패시베이션 단계는, 반도체 기판의 제1, 제2 면에 실리콘 산화막을 형성하는 산화공정을 포함할 수 있다.
한편, 본 발명의 다른 실시형태에 따른 광전소자의 제조방법은,
제1 이온주입을 통하여 반도체 기판의 제1 면상에 제1 반도체층을 형성하는 단계;
상기 제1 반도체층 상의 일부에, 제2 이온주입을 통하여 도전형이 다른 제2 반도체층을 형성하는 단계;
상기 반도체 기판의 제1 면과 반대되는 제2 면에, 제3 이온주입을 통하여 전면 전계를 형성하는 단계; 및
이온주입된 도펀트의 활성화를 위한 열처리와, 상기 반도체 기판의 제1, 제2 면에 대한 패시베이션이 함께 진행되는 통합 열처리 단계;를 포함한다.
예를 들어, 상기 통합 열처리 단계에서는,
상기 반도체 기판의 제1, 제2 면상에 실리콘 산화막을 형성할 수 있다.
예를 들어, 상기 통합 열처리 단계는,
상기 반도체 기판을 수용한 동일한 반응기 내에, 서로 다른 공정조건을 적용하는 제1, 제2 처리를 포함할 수 있다.
예를 들어, 상기 제1 처리는, 950℃~1100℃ 하이고, 반응기 내의 압력이 0.5 torr 이하의 저압에서, 질소 분위기로 10분~100분 이하로 진행되고,
상기 제2 처리는, 950℃~1100℃ 또는 이보다 낮은 800℃~950℃ 하이고, 내의 압력이 0.5 torr 이하의 저압에서, 수소와 산소를 함께 공급하여 산소 라디칼(oxygen radical)을 형성할 수 있다.
예를 들어, 상기 제1 처리는, 950℃~1100℃의 고온 하이고, 반응기 내의 압력이 700 torr 이상의 고압에서, 질소 분위기로 10분~100분 이하로 진행되고,
상기 제2 처리는, 950℃~1100℃ 또는 이보다 낮은 800℃~950℃ 하이고, 반응기 내의 압력이 700 torr 이상의 고압에서, 산소 분위기로 진행될 수 있다.
예를 들어, 상기 제2 처리에서는 산소 분위기에 더하여, 염화수소 또는 수소를 첨가시킨 반응 가스를 주입할 수 있다.
예를 들어, 상기 광전소자의 제조방법은,
상기 제3 이온주입과 통합 열처리 단계 사이에,
상기 반도체 기판의 제1 면 상에 확산 방지막을 형성하는 단계를 더 포함할 수 있다.
예를 들어, 상기 확산 방지막은, 실리콘 유리(USG, Undoped Silicate Glass)를 포함할 수 있다.
본 발명에 의하면, 반도체 기판의 전면에 걸친 제1 이온주입을 적용하여 제1 반도체층을 형성하고, 선택된 일부 영역에 제1, 제2 이온주입을 중첩적으로 적용함으로써 카운터 도핑된 제2 반도체층을 형성한다. 이에 따라, 본 발명에서는 광전소자의 제조를 위한 공정 수가 감축되고, 공정 수가 감축됨에 따라 공정 불량이 발생될 빈도를 감소시켜서 제품 수율을 개선할 수 있고, 제조 원가를 낮출 수 있다.
또한, 제1, 제2 반도체층을 이온주입으로 형성하므로, 반도체 기판 내에 주입되는 이온 도즈를 용이하게 제어할 수 있고, 이온주입시 이온 빔을 가속시키는 에너지의 양을 가변시킴으로써, 도핑 프로파일 및 접합깊이를 정교하게 제어함으로써 접합 누설 전류(junction leakage current)를 줄일 수 있으며, 개방 전압을 향상시키고, 궁극적으로 광전변환효율을 향상시킬 수 있다.
도 1a 내지 도 1m은, 본 발명의 일 실시형태에 따른 광전소자의 제조방법을 설명하기 위한 도면으로, 각 공정단계를 보여주는 단면도들이다.
도 2a 및 도 2b는, 제2 이온주입에 적용될 수 있는 마스크의 개구패턴을 예시적으로 보여주는 도면들이다.
도 3은 제2 이온주입을 개략적으로 보여주는 도면으로, 마스크의 개구패턴에 따라 반도체 기판상에 다양한 형태의 제2 반도체층이 형성될 수 있음을 보여주는 도면이다.
도 4a 내지 도 4l은, 본 발명과 대비되는 비교예에 따른 광전소자의 제조방법을 설명하기 위한 도면으로, 각 공전단계를 보여주는 단면도들이다.
도 5a 내지 도 5l은, 본 발명의 다른 실시형태에 따른 광전소자의 제조방법을 설명하기 위한 도면으로, 각 공정단계들을 보여주는 단면도들이다.
도 2a 및 도 2b는, 제2 이온주입에 적용될 수 있는 마스크의 개구패턴을 예시적으로 보여주는 도면들이다.
도 3은 제2 이온주입을 개략적으로 보여주는 도면으로, 마스크의 개구패턴에 따라 반도체 기판상에 다양한 형태의 제2 반도체층이 형성될 수 있음을 보여주는 도면이다.
도 4a 내지 도 4l은, 본 발명과 대비되는 비교예에 따른 광전소자의 제조방법을 설명하기 위한 도면으로, 각 공전단계를 보여주는 단면도들이다.
도 5a 내지 도 5l은, 본 발명의 다른 실시형태에 따른 광전소자의 제조방법을 설명하기 위한 도면으로, 각 공정단계들을 보여주는 단면도들이다.
이하, 본 발명의 바람직한 실시형태에 관한 광전소자의 제조방법에 대해 설명하기로 한다.
도 1a 내지 도 1m은 본 발명의 일 실시형태에 따른 광전소자의 제조방법을 설명하기 위한 도면으로, 각 공정단계를 보여주는 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)은, n형 또는 p형 결정질 실리콘 웨이퍼로 마련될 수 있다. 예를 들어, 상기 반도체 기판(100)의 제작시 발생된 손상(sawing damage)를 제거하거나 반도체 기판(100)에 부착된 물리적, 화학적 불순물들을 제거하기 위해, KOH 또는 NaOH와 같은 알칼리 용액을 적용하는 세정 공정이 적용될 수 있다.
다음에, 도 1b에 도시된 바와 같이, 제1 이온주입(ion implantation)을 이용하여 반도체 기판(100)에 제1 반도체층(110)을 형성한다. 상기 제1 이온주입은 반도체 기판(100)의 제1 면(S1) 전체에 걸쳐 이루어질 수 있으며, 상기 제1 반도체층(110)은 반도체 기판(100)의 전체 영역에 형성될 수 있다.
상기 제1 반도체층(110)은 반도체 기판(100)과 역 도전형으로 도핑되어, p-n 접합을 형성할 수 있다. 본 발명의 일 실시형태에서, 상기 제1 반도체층(110)은, n형 반도체 기판(100)에 p형 도펀트를 주입하여 도전형이 반전된 도핑층으로 형성되거나, p형 반도체 기판(100)에 n형 도펀트를 주입하여 도전형이 반전된 도핑층으로 형성될 수 있다. 상기 제1 반도체층(100)은 반도체 기판(100)으로부터 생성된 소수 캐리어를 수집하는 이미터를 형성할 수 있다.
예를 들어, 상기 제1 이온주입에서, 반도체 기판(100)의 표면으로부터 도펀트가 투사되는 직선거리인 투사범위(projectjion range)는, 대략 5nm~300nm 정도, 주입되는 이온 도즈는, 대략 1014atoms/cm2 ~ 1016atoms/cm2 정도로 설정될 수 있다.
다음에, 도 1c에 도시된 바와 같이, 제2 이온주입을 이용하여 반도체 기판(100)에 제2 반도체층(120)을 형성한다. 상기 제2 이온주입에서는 개구패턴(OP)이 형성된 마스크(M)를 이용하고, 개구패턴(OP)의 대응영역에 선택적으로 이온을 주입하는 방식으로, 반도체 기판(100)의 일부에 제2 반도체층(120)을 형성한다. 상기 제2 이온주입에서는 제1 반도체층(110)과 도전형이 다른, 그러니까, 역 도전형의 도펀트를 주입하는 카운터 도핑(counter doping)을 수행함으로써, 제1 반도체층(110)으로부터 도전형이 다른, 그러니까 도전형이 반전된 제2 반도체층(120)을 형성할 수 있다. 본 발명의 일 실시형태에서 상기 마스크(M)는 쉐도우 마스크(shadow mask)일 수 있으나, 본 발명은 이에 한정되지 않고, 이온주입에 적합한 다른 형태의 마스크가 적용될 수도 있음은 물론이다.
예를 들어, 상기 제2 반도체층(120)은 반도체 기판(100)과 같은 도전형으로 도핑될 수 있으며, 반도체 기판(100)보다 고 농도로 도핑되어 h-l 접합(high-low 접합)을 형성할 수 있다. 상기 제2 반도체층(120)은, n형 반도체 기판(100)에 n형 도펀트를 주입하여 형성되거나, p형 반도체 기판(100)에 p형 도펀트를 주입함으로써 형성될 수 있다. 상기 제2 반도체층(120)은 반도체 기판(100)으로부터 생성된 다수 캐리어를 수집하는 베이스를 형성할 수 있다. 또한, 상기 제2 반도체층(120)은 반도체 기판(100)의 제1 면(S1), 그러니까 후면에서의 표면 재결합 손실을 줄이기 위한 후면 전계(BSF, Back Surface Field)를 형성할 수 있다.
예를 들어, 상기 제2 이온주입에서, 반도체 기판(100)의 표면으로부터 도펀트가 투사되는 직선거리인 투사범위(projection range)는 대략 5nm~500nm 정도, 주입되는 이온 도즈는, 대략 1014atoms/cm2~1016atoms/cm2 정도로 설정될 수 있다.
예를 들어, 제2 이온주입의 투사범위는, 선행하는 제1 이온주입의 투사범위보다 크게 설정될 수 있다. 제2 이온주입에 의한 h-l 접합깊이(d2)가, 제1 이온주입에 의한 p-n 접합깊이(d1)보다 깊도록, 제2 이온주입의 투사범위를 상대적으로 증가시킬 수 있다. 상기 투사범위는, 이온 빔을 가속시키는 에너지의 양에 따라 가변될 수 있다.
예를 들어, 제2 이온주입의 이온 도즈(ion dose)는, 선행하는 제1 이온주입의 이온 도즈(ion dose)보다 높게 설정될 수 있다. 반도체 기판(100)의 일부 영역에, 제1, 제2 이온주입을 중첩적으로 수행함으로써 도전형이 반전된 제2 반도체층(120)을 형성하기 위하여, 제2 이온주입의 이온 도즈를 상대적으로 증가시킬 수 있다.
도 1b 및 도 1c를 참조하여, 제2 이온주입에 의한 카운터 도핑(counter doping)을 보다 구체적으로 설명하면, 이하와 같다. 도 1b에 도시된 바와 같이, 제1 이온주입에 따라 반도체 기판(100) 제1 면(S1)에 전체적으로 제1 반도체층(110)이 형성되며, 이어 제2 이온주입이 수행된다. 상기 제2 이온주입에서는 제1 반도체층(110) 상으로 개구패턴(OP)이 형성된 마스크(M)를 배치하고, 개구패턴(OP)의 대응 영역에 선택적으로 도펀트를 주입한다. 이때, 제1 반도체층(110)과 역 도전형의 도펀트를 주입함으로써, 도전형이 반전된 제2 반도체층(120)이 형성된다(카운터 도핑, counter doping).
예를 들어, 제1 반도체층(110)과 반도체 기판(100)의 벌크 영역 간의 접촉 영역에는 p-n 접합이 형성되고, 제2 반도체층(120)과 반도체 기판(100)의 벌크 영역 간의 접촉 영역에는 h-l 접합(고농도-저농도 접합)이 형성된다. 이때, h-l 접합은 p-n 접합보다 깊은 위치, 그러니까 반도체 기판(100)의 제1 면(S1)으로부터 상대적으로 멀리 떨어진 위치에 형성되며, h-l 접합의 접합깊이(d2)와 p-n 접합의 접합깊이(d1)는, d2 > d1의 관계를 갖는다. 이와 달리, h-l 접합의 접합깊이(d2)가 p-n 접합의 접합깊이(d1)보다 얕으면, 즉, d2 < d1 이면, 반도체 기판(100)의 선택적인 영역에 형성된 제2 반도체층(120)이, 반도체 기판(100)의 전체 영역에 걸쳐 형성된 제1 반도체층(110)에 의해 포위되므로, 반도체 기판(100)에서 생성된 다수 캐리어가 제1 반도체층(110)의 전위 장벽에 가로막혀 제2 반도체층(120)으로 이동하지 못하게 되고, 캐리어의 수집 효율이 떨어지게 된다.
도 1c에서는 p-n 접합의 접합깊이(d1)가 제1 반도체층(110)의 두께와 대략 같은 것으로 도시되고, h-l 접합의 접합깊이(d2)가 제2 반도체층(120)의 두께와 대략 같은 것으로 도시되어 있으나, 이것은 p-n 접합의 접합깊이(d1)와 h-l 접합의 접합깊이(d2)의 상대적인 위치관계를 이해하기 쉽도록 표현한 것일 뿐이며, p-n 접합이나 h-l 접합의 실제 위치를 나타내는 것은 아니다. p-n 접합이나 h-l 접합은, 제1, 제2 반도체층(110,120)과 반도체 기판(100)의 벌크 영역이 접하는 경계 부근에 형성될 수 있으나, 제1, 제2 반도체층(110,120)의 내부에 형성될 수도 있다.
상기 p-n 접합이나 h-l 접합의 접합깊이(d1,d2)는, 제1, 제2 이온주입에서 이온 빔을 가속시키는 에너지의 양에 따라 가변될 수 있다. 예를 들어, 상대적으로 높은 에너지의 이온 빔이 반도체 기판(100)상에 충돌되면, 접합깊이(d1,d2)가 증가하며, 상대적으로 낮은 에너지의 이온 빔이 반도체 기판(100)상에 충돌되면, 접합깊이(d1,d2)가 감소하게 된다.
이상에서 설명한 p-n 접합이나 h-l 접합의 접합깊이(d1,d2)란, 제1, 제2 이온주입 직후가 아니고, 이온주입에 따른 격자 손상을 회복하고 주입된 도펀트를 활성화시키기 위한 열처리 이후의 상태를 나타낼 수 있다. 즉, 상기 p-n 접합이나 h-l 접합의 접합깊이(d1,d2)는, 제반 프로세스를 완료한 후, 최종적인 제품 상태에서의 접합깊이(d1,d2)를 의미할 수 있다.
한편, 제2 반도체층(120)의 표면은, 제1 이온주입 이후 제1 반도체층(110)과 같은 도전형으로 도핑되어 있다가, 제2 이온주입에서 역 도전형의 도펀트를 주입함으로써 도전형이 반전되는 카운터 도핑부(120a)를 포함한다.
제2 반도체층(120)의 표면, 예를 들어, 카운터 도핑부(120a)는, 제1 반도체층(110) 보다 고농도로 도핑되는 것이 바람직하다. 즉, 제1 이온주입시 제1 반도체층(110)과 함께 주입된 p형 또는 n형 도펀트를 상쇄시키고, 나아가 n형 또는 p형으로 도전형이 반전된 제2 반도체층(120)을 형성하기 위해서는, 제1 반도체층(110)의 도펀트 보다 더 많은 양의 제2 반도체층(120)의 도펀트가 주입될 수 있다. 예를 들어, 상기 제2 반도체층(120) 표면의 도핑 농도는, 제1 반도체층(110) 표면의 도핑 농도 보다 높게 설정될 수 있다. 이때, 상기 도핑 농도란, 제1, 제2 이온주입 직후가 아니고, 이온주입에 따른 격자 손상을 회복하고 주입된 도펀트를 활성화시키기 위한 열처리 이후의 상태를 나타낼 수 있다. 즉, 상기 도핑 농도는, 제반 프로세스를 완료한 후, 최종적인 제품 상태에서의 도핑 농도를 의미할 수 있다.
도 2a 및 도 2b는 제2 이온주입에 적용될 수 있는 마스크(M1,M2)의 개구패턴(OP1,OP2)을 예시적으로 보여주는 도면들이다. 제2 이온주입에서는 마스크(M1,M2)의 개구패턴(OP1,OP2)에 대응되는 영역에 선택적으로 n형 또는 p형 도펀트를 주입하여 제2 반도체층(120)을 형성한다.
도 2a의 마스크를 적용하면, 스트라이프 패턴으로 서로 번갈아가며 교번되게 배치된 제1, 제2 반도체층(110,120)을 형성할 수 있다. 예를 들어, 도시된 마스크(M1)의 개구패턴(OP1)은, 제1 반도체층(110)으로부터 카운터 도핑되어 도전형이 반전된 제2 반도체층(120)을 형성하고, 상기 마스크(M1)의 닫힌 부분(C1)은, 제1 반도체층(110)이 그대로 남아 있도록 한다.
도 2b의 마스크를 적용하면, 제2 반도체층(120)은 도트 또는 아일랜드 타입의 고립된 형태로 형성될 수 있으며, 제1 반도체층(110)은 고립된 형태의 제2 반도체층(120)을 둘러싸는 형태로 형성될 수 있다. 예를 들어, 도시된 마스크(M2)의 개구패턴(OP2), 예를 들어, 원형의 개구패턴(OP2)은, 제1 반도체층(110)으로부터 카운터 도핑되어 도전형이 반전된 제2 반도체층(120)을 형성하고, 상기 마스크(M2)의 닫힌 부분(C2)은, 제1 반도체층(110)이 그대로 남아 있도록 한다.
도 2b의 마스크를 적용하면, 원 형상의 제2 반도체층(120)이 형성될 수 있다. 이와 같이, 제1, 제2 반도체층(110,120)의 면적을 상이하게 설계함으로써 캐리어의 수집 효율을 향상시킬 수 있다. 즉, 소수 캐리어를 수집하는 제1 반도체층(110)을 상대적으로 넓게 형성함으로써 캐리어의 수집 효율을 향상시킬 수 있다.
도 2b의 마스크(M2)는 고립된 형태의 제2 반도체층(120)을 형성하기 위한 일 예시이며, 예를 들어, 마스크(M2)의 개구패턴(OP2)은 원형 이외에 타원형이나 다각형 등으로 형성될 수 있다.
예를 들어, 상기 마스크(M1,M2)의 소재에 관하여, 상기 마스크(M1,M2)는 탄소계 그라파이트(graphite) 소재로 형성될 수 있다. 이때, 상기 그라파이트 소재는, 물리 화학적인 안정성을 개선하기 위한 물질을 포함할 수 있다. 또한, 상기 마스크(M1,M2)는 실리콘 카바이드(SiC)나 세라믹 소재를 포함할 수 있다. 이러한 마스크(M1,M2)의 소재 선택은, 가공성과 소재비용을 고려하고, 적정 이상의 강도를 확보하기 위한 것이다.
도 3은 제2 이온주입을 개략적으로 보여주는 도면으로, 마스크(M3)의 개구패턴(OP3)에 따라 반도체 기판(100`)상에 다양한 형태의 제2 반도체층(120`)이 형성될 수 있음을 보여주는 도면이다.
도 1d를 참조하면, 제1, 제2 이온주입 이후에는 반도체 기판(100)의 제1 면(S1)에 확산 방지막(150)을 형성한다. 상기 확산 방지막(150)은, 이후 설명될 열처리 과정에서 반도체 기판(100)에 주입된 도펀트가 반도체 기판(100)의 외부로 확산되는 것을 방지한다. 열처리의 고온환경에서 확산 속도가 증가된 도펀트가 반도체 기판(100)의 밖으로 외부 확산(out diffusion)되는 것을 막기 위해, 제1, 제2 반도체층(110,120)이 형성된 반도체 기판(100)의 제1 면(S1)상에 확산 방지막(150)을 형성한다.
또한, 상기 확산 방지막(150)은, 후술하는 바와 같이, 상기 반도체 기판(100)의 제2 면에 대한 텍스처링시 식각 방지막의 역할을 하며, 텍스처링 에천트로부터 제1, 제2 반도체층(110,120)을 보호하는 역할을 겸할 수 있다.
상기 확산 방지막(150)으로는 실리콘 유리(silicate glass)가 적용될 수 있으며, 보다 구체적으로, p형 또는 n형 도펀트를 포함하지 않은 실리콘 유리(USG, Undoped Silicate Glass)가 적용될 수 있다. 예를 들어, 상기 확산 방지막(150)은, TEOS(Tetraethyl orthosilicate)이나 실란(SiH4)을 이용한 화학기상증착(CVD, Chemical Vapor Deposition)으로 형성될 수 있고, 50~300nm의 두께로 형성될 수 있다.
다음에, 제1, 제2 이온주입시 이온 충격에 따른 반도체 기판(100)의 격자 손상을 회복하고 주입된 도펀트를 활성화시키기 위한 열처리가 수행된다. 예를 들어, 상기 이온주입된 도펀트들은 대부분 격자 위치가 아닌 틈새에 위치하게 되어 활성화되어 있지 않으므로, 이들을 활성화시키기 위해 열처리가 수행될 수 있다.
상기 열처리는 반도체 기판(100)의 용융 온도보다 낮으면서도 격자 손상의 회복 및 도펀트의 활성화를 위해 충분히 높은 고온에서 수행되며, 예를 들어, 950℃ ~ 1100℃ 이하의 고온에서 질소 분위기 또는 산소 분위기에서 열처리가 진행될 수 있다.
열처리 후, 제1 반도체층(110)의 표면 농도는, 1018atoms/cc~1020atoms/cc의 범위를 가질 수 있고, 제1 반도체층(110)에 의한 p-n 접합의 접합깊이(d1)는 0.5μm~1.5μm의 범위를 가질 수 있다. 또한, 제2 반도체층의 표면 농도는 5x1018atoms/cc~1021atoms/cc의 범위를 가질 수 있고, 제2 반도체층에 의한 h-l 접합의 접합깊이(d2)는 0.7μm~2.0μm의 범위를 가질 수 있다. 상기 제1, 제2 반도체층(110,120)의 표면 농도 및 접합깊이(d1,d2)는, 금속 전극과의 오믹 콘택(ohmic contact)을 형성하고, 캐리어의 재결합 손실을 줄이기 위하여 상기와 같은 범위 내에서 설계될 수 있다.
상기 제2 반도체층(120)의 표면은, 제1 반도체층(110)의 표면 보다 고농도로 도핑될 수 있다. 제2 반도체층(120)의 표면에, 제1, 제2 이온주입을 중첩적으로 적용하여 도전형을 반전시키기 위해서는, 제2 반도체층(120)의 표면 농도가 제1 반도체층(110)의 표면 농도 보다 상대적으로 높을 수 있으며, 제2 이온주입시 주입된 p형 또는 n형 도펀트는, 제1 이온주입시 주입된 n형 또는 p형 도펀트를 상쇄시키고 도전형을 반전시킬 수 있다.
제2 반도체층(120)에 의한 h-l 접합은, 제1 반도체층(110)에 의한 p-n 접합 보다 깊은 위치, 그러니까 반도체 기판(100)의 제1 면(S1)으로부터 상대적으로 멀리 떨어진 위치에 형성될 수 있다. 즉, 제2 반도체층(120)에 의한 h-l 접합의 접합깊이(d2)와, 제1 반도체층(110)에 의한 p-n 접합의 접합깊이(d1)는, d2 > d1 의 관계를 가질 수 있다. 이것은, 제2 반도체층(120)과 반도체 기판(110)의 벌크 영역이 전기적인 접촉을 형성하고, 반도체 기판(100)에서 생성된 다수 캐리어가 제1 반도체층(110)의 전위 장벽에 가로막히지 않고, 제2 반도체층(120)에 취합되도록 하기 위한 것이다.
다음에, 도 1e에 도시된 바와 같이, 반도체 기판(100)의 제2 면(S2)에 텍스처링을 수행한다. 예를 들어, 상기 텍스처링에서는, KOH, NaOH와 같은 알칼리 수용액에 IPA(Isoprophyl Alcohol) 및 첨가제를 추가한 에천트를, 반도체 기판(100)에 적용한다. 이때, 반도체 기판(100)의 제2 면(S2)에는 단결정 실리콘의 결정방향에 따른 이방성 식각 특성에 따라 피라미드 패턴의 텍스처 구조가 형성될 수 있다. 상기 텍스처 구조는 입사광의 반사율을 감소시킴으로써 광 수집효율을 증가시키고, 가급적 많은 양의 입사광이 반도체 기판(100) 내로 흡수되도록 한다. 한편, 확산 방지막(150)에 의해 덮여져 있는 반도체 기판(100)의 제1 면(S1)은 식각되지 않고 보호될 수 있다.
다음에, 도 1f에 도시된 바와 같이, 제3 이온주입(ion implantation)을 이용하여 반도체 기판(100)의 제2 면(S2) 상에 전면 전계(130, FSF, Front Surface Field)를 형성한다. 상기 제3 이온주입은, 반도체 기판(100)의 제2 면(S2) 전체에 걸쳐 이루어질 수 있으며, 상기 전면 전계(130)는 제2 면(S2) 상의 전체 영역에 형성될 수 있다.
상기 전면 전계(130)는 반도체 기판(100)과 같은 도전형으로 도핑되며, 반도체 기판(100)보다 고 농도로 도핑되어 h-l 접합(high-low 접합)을 형성할 수 있다. 상기 전면 전계(130)는, n형 반도체 기판(100)에 n형 도펀트를 주입하거나, 또는 p형 반도체 기판(100)에 p형 도펀트를 주입함으로써 형성될 수 있다. 예를 들어, 상기 전면 전계(130)는, 반도체 기판(100)의 제2 면(S2)에 고 농도 도핑층을 형성함으로써 소수 캐리어가 제2 면(S2) 측으로 이동하여 재결합하는 것을 방지할 수 있고, 제2 면(S2)에서의 표면 재결합 손실을 줄일 수 있다.
예를 들어, 상기 제3 이온주입에서, 반도체 기판(100)의 표면으로부터 도펀트가 투사되는 직선거리인 투사범위(projection range)는 대략 5nm~500nm 정도, 주입되는 이온 도즈(ion dose)는, 대략 1013atoms/cm2~1015atoms/cm2 정도로 설정될 수 있다.
다음에, 도 1g에 도시된 바와 같이, 반도체 기판(100)의 제1, 제2 면(S1,S2)에 패시베이션막(161,162)을 형성한다. 예를 들어, 상기 패시베이션 공정은, 산화공정을 포함할 수 있으며, 상기 패시베이션막(161,162)으로서 실리콘 산화막(SiOx)이 형성될 수 있다.
예를 들어, 상기 패시베이션 공정은 이하 i) 또는 ii)와 같은 공정조건으로 진행될 수 있다.
i) 800℃~1100℃ 하이고, 반응기 내의 압력이 0.5 torr 이하의 저압에서, 수소와 산소를 함께 공급하여 산소 라디칼(oxygen radical)을 형성한다.
ii) 800℃~1100℃ 하이고, 반응기 내의 압력이 700 torr 이상의 고압에서, 산소 분위기에서 진행되거나 또는 산소 분위기에서 염화수소 또는 수소를 첨가시킨 반응 가스를 공급한다.
상기 패시베이션 공정에서는 반응기 내의 산소가 반도체 기판(100) 제1 면(S1)상의 확산 방지막(150)을 통하여 반도체 기판(100)의 실리콘과 반응하고, 그 결과로 반도체 기판(100)의 제1 면(S1)에는 패시베이션막(161)이 성장하게 된다. 반도체 기판(100)의 제2 면(S2)상에서도 반응기 내의 산소가 반도체 기판(100)의 제2 면(S2)과 반응하여 패시베이션막(162)이 성장하게 된다.
상기 패시베이션 공정은 800℃ 이상의 고온환경에서 진행되므로, 제3 이온주입시 이온 충격에 따른 반도체 기판(100)의 격자 손상을 회복하고 주입된 도펀트를 활성화시키기 위한 열처리가 동시에 수행될 수 있으며, 하나의 공정을 통하여 패시베이션과 열처리의 효과를 거둘 수 있다.
패시베이션 공정 후, 전면 전계(130)의 표면 농도는, 1018atoms/cc~5x1019atoms/cc의 범위를 가질 수 있고, 전면 전계(130)에 의한 h-l 접합(high-low 접합)의 접합깊이는, 0.3μm~1.5μm의 범위를 가질 수 있다.
다음에, 도 1h에 도시된 바와 같이, 반도체 기판(100)의 제2 면(S2) 상에 반사 방지막(171)을 형성한다. 예를 들어, 상기 반사 방지막(171)은 실리콘 질화막(SiNx)을 포함할 수 있다. 상기 반사 방지막(171)은 화학기상증착(CVD, Chemical Vapor Deposition)으로 형성될 수 있다. 상기 반사 방지막(171)은 입사광의 반사를 억제하여 반도체 기판(100)의 광 흡수를 촉진하고 광 수집효율을 증가시킨다.
한편, 반도체 기판(100)의 제2 면(S2) 상에 반사 방지막을 형성하는 것과 동시에, 제1 면(S1) 상에는 추가 패시베이션막(172)이 형성될 수 있다. 상기 추가 패시베이션막(172)은 반도체 기판(100)의 제1 면(S1)에서 캐리어의 표면 재결합 손실을 줄이고 캐리어의 수집효율을 향상시킬 수 있다. 제2 면(S2)의 반사 방지막(171)과, 제1 면(S1)의 추가 패시베이션막(172)은 하나의 공정을 통하여 일괄적으로 함께 형성될 수 있으며, 실질적으로 동일한 소재, 예를 들어, 실리콘 질화막(SiNx)을 포함할 수 있다.
다음에, 도 1g에 도시된 바와 같이, 반도체 기판(100)의 제1 면(S1) 상에 절연층(180)을 형성한다. 후술하는 바와 같이, 상기 제1, 제2 반도체층(110,120) 상에는 이들과 전기 접속을 형성하는 제1, 제2 전극이 형성되며, 상기 절연층(180)은 서로 역 도전형인 제1, 제2 전극을 상호 절연시키는 역할을 할 수 있다.
예를 들어, 상기 절연층(180)은 제1, 제2 반도체층(110,120) 간의 경계에 걸쳐서 형성될 수 있으며, 반도체 기판(100)의 제1 면(S1) 상에, 그러니까 확산 방지막(150) 및 추가 패시베이션막(172) 상에 형성될 수 있다. 다만, 절연층(180)의 형성 위치는 이에 한정되지 않는다.
예를 들어, 상기 절연층(180)은, 폴리이미드 등의 경화성 수지소재로 형성될 수 있으며, 스크린 프린팅이나 잉크젯 프린팅을 통하여 패턴 형성하고, 열 경화를 통하여 얻어질 수 있다. 또는 상기 절연층(180)은, 실록산(siloxane)이 포함된 유기규소화합물을 스크린 프린팅이나 잉크젯 프린팅을 이용하여 패턴 형성하고, 열 경화를 통하여 형성될 수 있다.
다음에, 도 1j에 도시된 바와 같이, 반도체 기판(100)의 제1 면(S1)에 전극 접속을 위해 비아 홀(VH)을 형성한다. 보다 구체적으로, 전극 접속을 위해, 제1, 제2 반도체층(110,120)을 덮고 있는 추가 패시베이션막(172), 확산 방지막(150), 그리고, 패시베이션막(161)의 일부를 제거하고 비아 홀(VH)을 형성한다. 예를 들어, 반도체 기판(100)에 교대로 형성된 제1, 제2 반도체층(110,120)에 대응하여, 다수의 비아 홀(VH)이 형성될 수 있다.
예를 들어, 상기 비아 홀(VH)의 형성에는 에칭 페이스트가 적용될 수 있으며, 스크린 프린팅이나 잉크젯 프린팅을 적용하여 소정 영역에 에칭 페이스트를 패턴 형성할 수 있다.
다음에, 도 1k에 도시된 바와 같이, 비아 홀(VH) 내에, 전극의 일부로서 접촉층(191)을 형성한다. 상기 접촉층(191)은, 알루미늄(Al)-티타늄 텅스텐 합금(TiW)-구리(Cu)가 순차적으로 적층된 다층 구조를 포함할 수 있다. 예를 들어, 상기 접촉층(191) 중에서 알루미늄(Al)은, 제1, 제2 반도체층(110,120)과의 접촉 저항을 감소시키기 위한 목적으로, 상기 티타늄 텅스텐 합금(TiW)은, 구리의 확산 방지를 위한 목적으로, 그리고 상기 구리(Cu)는, 후술하는 도금 공정의 시드 역할을 위해, 각각 형성될 수 있다.
다만, 상기 접촉층(191)은, 전체적으로 제1, 제2 반도체층(110,120)과의 접촉 저항을 감소시키거나, 구리의 확산을 방지하거나, 후행하는 도금 공정의 시드 역할을 할 수 있으며, 이들 중 적어도 하나 이상을 목적으로 접촉층(191)이 형성될 수 있다. 예를 들어, 상기 접촉층(191)은 스퍼터링(sputtering)으로 형성될 수 있으며, 고진공의 스퍼터 설비를 이용하여 알루미늄, 티타늄 텅스텐 합금, 그리고 구리가 연속적으로 증착될 수 있다. 또는 상기 접촉층(191)은, 은(Ag)을 포함하는 알루미늄 금속 페이스트를 스크린 프린트를 이용하여 비아 홀(VH) 내에 도포하고, 열 경화 내지는 소결을 통하여 형성될 수도 있다. 이렇게 금속 페이스트를 이용하여 접촉층(191)을 형성할 경우, 후술하는 포밍 가스 어닐링(forming gas annealing)은 생략될 수도 있다.
예를 들어, 상기 접촉층(191)은 비아 홀(VH)을 매립하도록 형성되며, 비아 홀(VH)을 매립하고 나아가 반도체 기판(100)상의 절연층(180)을 덮도록 제1 면(S1) 상의 전체에 걸쳐 형성될 수 있다. 이때, 상기 접촉층(191)은, 제1 반도체층(110) 상의 제1 접촉층(191a)과 제2 반도체층(120) 상의 제2 접촉층(191b)을 포함할 수 있고, 상기 제1, 제2 접촉층(191a,191b)은 서로 연결된 형태로 형성될 수 있으나, 후술하는 공정을 통하여 상호 분리됨으로써 서로에 대해 절연될 수 있다.
다음에, 포밍 가스 어닐링(forming gas annealing)이 수행된다. 상기 포밍 가스 어닐링에서는 수소가 대략 1%~10% 포함된 질소 분위기와 대략 250℃~400℃의 고온 하에서 열처리가 수행된다. 상기 포밍 가스 어닐링에서는 제1, 제2 반도체층(110,120)과 접촉층(191) 간의 접촉 저항을 개선하고, 반도체 기판(100)의 표면 결함을 감소시킬 수 있는데, 예를 들어, 미결합 상태(dangling bond)에 수소 원자가 결합되어 결함 밀도를 낮춰줄 수 있다.
다음에, 도 1l 및 도 1m에 도시된 바와 같이, 반도체 기판(100)상의 선택된 일부에 도전성 연결층(195)을 형성한다. 보다 구체적으로, 도 1l에 도시된 바와 같이, 레지스트(R)를 도포한다. 예를 들어, 상기 레지스트(R)는 절연층(180) 위에 형성될 수 있으며, 추가적으로 반도체 기판(100)의 측면을 포함하는 최 외곽에도 형성될 수 있다. 도전성 연결층(195)의 형성 이후에, 레지스트(R)를 제거함으로써 레지스트(R) 위에 형성된 도전성 연결층(195)을 함께 제거할 수 있다. 예를 들어, 상기 레지스트(R)는 스크린 프린팅 또는 잉크젯 프린팅으로 형성될 수 있다.
상기 도전성 연결층(195)은 접촉층(191) 상에 형성되며, 접촉층(191)과 함께 전극(190)을 형성할 수 있다. 예를 들어, 상기 도전성 연결층(195)은 반도체 기판(100)과 배선기판(미도시) 간의 전기 접속을 매개할 수 있으며, 솔더링을 통하여 배선기판과 전기 접속을 형성할 수 있다. 상기 도전성 연결층(195)은 구리와 주석을 도금 소재로 하는 습식 전기 도금을 이용하여 형성될 수 있다.
도전성 연결층(195)을 형성한 후에는 레지스트(R)를 제거함으로써, 레지스트(R) 위에 형성된 도전성 연결층(195)을 함께 제거한다. 예를 들어, 상기 레지스트(R)는 습식 에칭을 통하여 제거될 수 있다. 그리고, 도전성 연결층(195)으로부터 노출된 접촉층(191)을 제거하여, 제1, 제2 전극(190a,190b)을 분리한다. 예를 들어, 절연층(180) 상에 형성된 접촉층(191)을 제거함으로써 제1, 제2 전극(190a,190b, 보다 구체적으로, 제1, 제2 접촉층 191a,191b)이 서로 분리될 수 있으며, 이러한 전극 분리는 화학 약품을 적용하는 습식 에칭을 통하여 이루어질 수 있다.
도 1m에 도시된 바와 같이, 제1 접촉층(191a) 및 제1 도전성 연결층(195a)은, 제1 반도체층(110)과 전기적으로 연결된 제1 전극(190a)을 형성하고, 제2 접촉층(191b) 및 제2 도전성 연결층(195b)은, 제2 반도체층(120)과 전기적으로 연결된 제2 전극(190b)을 형성할 수 있다. 그리고, 제1, 제2 제2 전극(190a,190b)을 분리함으로써 서로 역 도전형을 갖는 제1, 제2 전극(190a,190b)이 전기적으로 절연될 수 있다.
이하, 도 4a 내지 도 4l을 참조하여, 본 발명과 대비되는 비교예에 따른 광전소자의 제조방법에 대해 설명하기로 한다.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판(10)을 준비한다.
다음에, 도 4b 및 도 4c에 도시된 바와 같이, 반도체 기판(10)의 제1 면(S11)상에, 제1 도핑 물질층(21) 및 확산 방지막(25)을 형성한다. 상기 제1 도핑 물질층(21)은, 반도체 기판(100)과 역 도전형인 p형 또는 n형 도펀트를 포함하는 PSG(phosphosilicate glass) 또는 BSG(boron silicate glass)로 형성되고, 상기 확산 방지막(25)은, p형 또는 n형 도펀트를 포함하지 않은 실리콘 유리(USG, Undoped Silicate Glass)로 형성된다.
다음에, 도 4d에 도시된 바와 같이, 상기 확산 방지막(25) 상에 레지스트(R1)를 패턴 형성한다. 상기 레지스트(R1)는 반도체 기판(10)상의 일부 영역에 선택적으로 제1 반도체층을 형성하기 위한 것으로, 제1 반도체층에 대응하여 패턴 형성된다.
다음에, 도 4e에 도시된 바와 같이, 레지스트(R1)를 식각 보호막으로 하여, 레지스트(R1)로부터 노출된 제1 도핑 물질층(21) 및 확산 방지막(25)을 식각 제거한다. HF(Hydro Fluorine acid) 또는 BOE(Buffered Oxide Etchant)를 적용하여 제1 도핑 물질층(21) 및 확산 방지막(25)을 제거한다. 도 1f에 도시된 바와 같이, 식각 이후, 효용이 다한 레지스트(R1)는 별도의 화학 약품 처리를 통하여 제거한다.
다음에, 도 4g 및 도 4h에 도시된 바와 같이, 반도체 기판(10)의 제1 면(S11)상에, 제2 도핑 물질층(22)과 확산 방지막(26)을 형성한다. 상기 제2 도핑 물질층(22)은, 반도체 기판(10)과 같은 도전형인 p형 또는 n형 도펀트를 포함하는 PSG(phosphosilicate glass) 또는 BSG(boron silicate glass)로 형성되고, 상기 확산 방지막(26)은, p형 또는 n형 도펀트를 포함하지 않은 실리콘 유리(USG, Undoped Silicate Glass)로 형성된다.
다음에, 도 4i에 도시된 바와 같이, 제1, 제2 도핑 물질층(21,22)의 도펀트를 반도체 기판(10) 내로 확산시키는 열 확산(drive-in)이 수행된다. 제1, 제2 도핑 물질층(21,22)의 p형 및 n형 도펀트가 반도체 기판(10) 내로 확산되면, 반도체 기판(10)의 제1 면(S11)에는 제1, 제2 반도체층(11,12)이 형성된다.
다음에, 도 4i에 도시된 바와 같이, 반도체 기판(10)의 제2 면(S12)에 텍스처링을 수행한다. 반도체 기판(10)의 제2 면(S12)에는 입사광의 반사율을 감소시킬 수 있는 텍스처 구조가 형성된다. 이때, 반도체 기판(10)의 제1 면(S11) 상에 형성된 제1, 제2 도핑 물질층(21,22)과 확산 방지막(25,26)은 텍스처링시 식각 방지막의 역할을 할 수 있으며, 제1, 제2 도핑 물질층(21,22)과 확산 방지막(25,26)에 의해 덮여져 있는 반도체 기판(10)의 제1 면(S11)은 보호될 수 있다.
다음에, 도 4j에 도시된 바와 같이, 반도체 기판(10)의 제2 면(S12)에 전면 전계(13, FSF, Front Surface Field)를 형성한다. 예를 들어, 반도체 기판(10)과 같은 도전형인 p형 또는 n형 도펀트를 포함하는 도핑 소스를 반도체 기판(10)상에 투입할 수 있으며, 예를 들어, 도핑 소스로서 POCl3(phosphorus oxychloride)를 질소와 산소가 혼합된 반응가스를 통하여 확산관 내의 반도체 기판(10)상에 투입할 수 있다. 이때, 도핑 소스의 도펀트가 반도체 기판(10) 내부로 확산해감에 따라 반도체 기판(10)의 표면에는 산화물이 성장하게 되며, PSG(phosphosilicate glass) 또는 BSG(boron silicate glass)와 같은 유리층 형태의 제3 도핑 물질층(23)이 형성될 수 있다.
다음에, 도 4k에 도시된 바와 같이, 상기 반도체 기판(10)의 제2 면(S12) 상에 형성된 제3 도핑 물질층(23)을 제거한다. 예를 들어, 제3 도핑 물질층(23)으로서 PSG(phosphosilicate glass) 또는 BSG(boron silicate glass)는 반도체 기판(10)에 내포된 금속 불순성분의 석출물을 포함하고 있기 때문에, 제거되는 것이 바람직하다. 상기 제3 도핑 물질층(23)은, HF(Hydro Fluorine acid) 또는 BOE(Buffered Oxide Etchant)를 이용한 습식 식각을 통하여 제거될 수 있다.
다음에, 도 4l에 도시된 바와 같이, 반도체 기판(10)의 제1, 제2 면(S11,S12)에 패시베이션막(31,32)을 형성한다. 상기 패시베이션막(31,32)의 형성은 산화공정을 포함하며, 실리콘 산화막을 포함하는 패시베이션막(31,32)이 형성된다.
도 4a 내지 도 4l에 도시된 일련의 공정들은, 반도체 기판(10)의 제1 면(S11)상에, 제1, 제2 반도체층(11,12)을 형성하고, 반도체 기판(10)의 제2 면(S12)상에 전면 전계(13)를 형성하기 위한 것으로, 본 발명에 관한 도 1a 내지 도 1g와 비교할 때, 상대적으로 많은 공정 수가 요구됨을 알 수 있다.
본 발명의 제조공정에서는 반도체 기판(100)의 전면에 걸친 제1 이온주입을 적용하여 제1 반도체층(110)을 형성하고, 선택된 일부 영역에 제1, 제2 이온주입을 중첩적으로 적용함으로써 카운터 도핑된 제2 반도체층(120)을 형성한다. 이에 따라, 본 발명의 제조공정에서는 제조 단계가 감소하게 되고, 제조 단계가 감소됨에 따라 공정 불량이 발생될 빈도를 감소시켜서 제품 수율을 개선할 수 있고, 제조 원가를 낮출 수 있다.
또한, 반도체 기판(100) 제1 면(S1)의 제1, 제2 반도체층(110,120)과, 제2 면(S2)의 전면 전계(130)를, 이온주입(ion implantation)으로 형성하므로, 반도체 기판(100) 내에 주입되는 이온 도즈를 용이하게 제어할 수 있고, 이온주입시 이온 빔을 가속시키는 에너지의 양을 가변시킴으로써, 도핑 프로파일 및 접합깊이를 용이하게 제어할 수 있다. 이렇게 이온 도즈 및 도핑 프로파일을 정교하게 제어함으로써 접합 누설 전류(junction leakage current)를 줄일 수 있으며, 개방 전압을 향상시키고, 궁극적으로 광전변환효율을 향상시킬 수 있다.
도 4a 내지 도 4l의 비교예에서는, PSG(phosphosilicate glass) 또는 BSG(boron silicate glass)의 열 확산이나, POCl3와 같은 도핑 소스의 적용을 통하여, 제1, 제2 반도체층(11,12) 및 전면 전계(13)를 형성한다. 그런데, 이러한 비교예에 의하면, 반도체 기판(10) 내의 도핑 농도가 불균일하게 되고, 광전소자 별로 광전변환효율의 산포가 발생하게 된다. 이온주입을 통하여 제1, 제2 반도체층(110,120) 및 전면 전계(130)를 형성하는 본 발명에서는 도핑 농도가 균일하게 개선되며, 광전소자 별로 광전변환효율의 산포가 감소하고 균일한 출력 특성을 보일 수 있다.
비교예의 도 4k에 도시된 바와 같이, 전면 전계(13)의 형성 후에, 부수적으로 생성되는 PSG(phosphosilicate glass) 또는 BSG(boron silicate glass) 등의 제3 도핑 물질층(23)을 제거하기 위해 습식 에칭이 필요하지만, 이온주입을 적용하는 본 발명에서는 이러한 별도의 습식 에칭이 불필요하게 된다. 또한, 비교예에 의한 전면 전계(13)에는 다수 비활성화 도펀트가 존재하기 때문에 단파장 광의 흡수효율이 낮아지고, 반도체 기판(10)으로부터 생성된 캐리어의 표면 재결합 손실이 증가하게 된다.
그러나, 본 발명의 이온주입을 통하여 형성된 전면 전계(130)에서는 비활성화 도펀트가 줄어들게 되므로, 단파장 광의 흡수효율이 증가하고, 캐리어의 표면 재결합 손실이 감소하게 된다. 더욱이, 이온주입시 이온 빔을 가속시키는 에너지의 양을 증가시킴으로써, 도펀트의 주입 깊이를 증가시킬 수 있으므로, 단락 전류 및 개방 전압을 개선하고 광전변환효율을 증가시킬 수 있다.
도 5a 내지 도 5l은 본 발명의 다른 실시형태에 따른 광전소자의 제조방법을 설명하기 위한 도면으로, 각 공정단계들을 보여주는 단면도들이다.
먼저, 도 5a에 도시된 바와 같이, 반도체 기판(200)을 준비한다. 상기 반도체 기판(200)은, n형 또는 p형 결정질 실리콘 웨이퍼로 마련될 수 있다.
다음에, 도 5b에 도시된 바와 같이, 반도체 기판(200)의 제2 면(S2)에 텍스처링을 수행한다. 예를 들어, 상기 텍스처링에서는, KOH, NaOH와 같은 알칼리 수용액에 IPA(Isoprophyl Alcohol) 및 첨가제를 추가한 에천트를 반도체 기판(200)에 적용한다. 이때, 반도체 기판(200)의 제2 면(S2)에는 단결정 실리콘의 결정방향에 따른 이방성 식각 특성에 따라 피라미드 패턴의 텍스처 구조가 형성될 수 있다.
도 5b에 도시되어 있지는 않지만, 상기 반도체 기판(200)의 제1 면(S1)에도 피라미드 패턴의 텍스처 구조가 형성될 수 있으며, 제1 면(S1)에 대해 KOH, NaOH와 같은 알칼리 용액을 적용하여 형성된 텍스처 구조를 제거할 수 있다. 본 발명의 다른 실시형태에서는, 반도체 기판(200)의 제1, 제2 면(S1,S2)에 텍스처 구조를 형성한 상태로 후속 공정들이 진행될 수 있다.
다음에, 도 5c에 도시된 바와 같이, 제1 이온주입(ion implantation)을 이용하여 반도체 기판(200)에 제1 반도체층(210)을 형성한다. 상기 제1 이온주입은 반도체 기판(200)의 제1 면(S1) 전체에 걸쳐 이루어질 수 있으며, 상기 제1 반도체층(210)은 반도체 기판(200)의 전체 영역에 형성될 수 있다.
상기 제1 반도체층(210)은 반도체 기판(200)과 역 도전형으로 도핑되어, p-n 접합을 형성할 수 있다. 상기 제1 반도체층(210)은, n형 반도체 기판에 p형 도펀트를 주입하거나, 또는 p형 반도체 기판에 n형 도펀트를 주입하여 도전형이 반전된 도핑층으로 형성될 수 있다. 상기 제1 반도체층(210)은 반도체 기판(200)으로부터 생성된 소수 캐리어를 수집하는 이미터를 형성할 수 있다.
다음에, 도 5d에 도시된 바와 같이, 제2 이온주입을 이용하여 반도체 기판(200)상에 제2 반도체층(220)을 형성한다. 상기 제2 이온주입에서는 개구패턴(OP4)이 형성된 마스크(M4)를 이용하고, 개구패턴(OP4)의 대응 영역에 선택적으로 이온을 주입하는 방식으로, 반도체 기판(200)의 일부에 제2 반도체층(220)을 형성한다. 상기 제2 이온주입에서는 제1 반도체층(210)과 역 도전형의 도펀트를 주입하는 카운터 도핑(counter doping)을 수행함으로써, 도전형이 반전된 제2 반도체층(220)을 형성할 수 있다. 제2 반도체층(220)의 표면은, 제1 이온주입 이후 제1 반도체층(210)과 같은 도전형으로 도핑되어 있다가, 제2 이온주입에서 역 도전형의 도펀트를 주입함으로써 도전형이 반전되는 카운터 도핑부(220a)를 포함할 수 있다.
예를 들어, 상기 제2 반도체층(220)은 반도체 기판(200)과 같은 도전형으로 도핑될 수 있으며, 반도체 기판(200)보다 고 농도로 도핑되어 h-l 접합(high-low 접합)을 형성할 수 있다. 상기 제2 반도체층(220)은, n형 반도체 기판(200)에 n형 도펀트를 주입하여 형성되거나, p형 반도체 기판(200)에 p형 도펀트를 주입함으로써 형성될 수 있다. 상기 제2 반도체층(220)은 반도체 기판(200)으로부터 생성된 다수 캐리어를 수집하는 베이스를 형성할 수 있다. 또한, 상기 제2 반도체층(220)은 반도체 기판(200)의 제1 면(S1), 그러니까 후면에서의 표면 재결합 손실을 줄이기 위한 후면 전계(BSF, Back Surface Field)를 형성할 수 있다.
다음에, 도 5e에 도시된 바와 같이, 제3 이온주입(ion implantation)을 이용하여 반도체 기판(200)의 제2 면(S2)에 전면 전계(230, FSF, Front Surface Field)를 형성한다. 상기 제3 이온주입은, 반도체 기판(200)의 제2 면(S2) 전체에 걸쳐 이루어질 수 있으며, 상기 전면 전계(230)는 제2 면(S2)의 전체 영역에 형성될 수 있다.
상기 전면 전계(230)는 반도체 기판(200)과 같은 도전형으로 도핑되며, 반도체 기판(200)보다 고 농도로 도핑되어 h-l 접합(high-low 접합)을 형성할 수 있다. 상기 전면 전계(230)는, n형 반도체 기판(200)에 n형 도펀트를 주입하거나, 또는 p형 반도체 기판(200)에 p형 도펀트를 주입함으로써 형성될 수 있다. 예를 들어, 상기 전면 전계(230)는, 반도체 기판(200)의 제2 면(S2)에 고 농도 도핑층을 형성함으로써 소수 캐리어가 제2 면(S2) 측으로 이동하여 재결합하는 것을 방지할 수 있고, 제2 면(S2)에서의 표면 재결합 손실을 줄일 수 있다.
다음에, 도 5f에 도시된 바와 같이, 반도체 기판(200)의 제1 면(S1)에 확산 방지막(250)을 형성한다. 상기 확산 방지막(250)은, 이후 설명될 열처리 과정에서 반도체 기판(200)에 주입된 도펀트가 반도체 기판(200)의 외부로 확산되는 것을 방지한다. 열처리의 고온환경에서 확산 속도가 증가된 도펀트가 반도체 기판(200)의 밖으로 외부 확산(out diffusion)되는 것을 막기 위해, 제1, 제2 반도체층(210,220)이 형성된 반도체 기판(200)의 제1 면(S1)상에 확산 방지막(250)을 형성한다.
상기 확산 방지막(250)으로는 실리콘 유리(silicate glass)가 적용될 수 있으며, 보다 구체적으로, p형 또는 n형 도펀트를 포함하지 않은 실리콘 유리(USG, Undoped Silicate Glass)가 적용될 수 있다.
다음에, 도 5f에 도시된 바와 같이, 이온주입시 이온 충격에 따른 반도체 기판(200)의 격자 손상을 회복하고 주입된 도펀트를 활성화시키는 한편으로, 반도체 기판(200)상에 패시베이션막(261,262)을 형성하는 통합 열처리 공정이 수행된다.
본 실시형태에서는 반도체 기판(200)의 격자 손상을 회복하고 주입된 도펀트를 활성화시키기 위한 열처리와, 반도체 기판(200)의 패시베이션을 하나의 공정으로 통합함으로써, 열처리와 패시베이션 각각을 위한 별도의 설비 운용 및 관리에 소요되는 낭비를 줄일 수 있고, 비교적 긴 공정시간이 요구되는 열처리와 패시베이션을 하나의 공정으로 통합함으로써 전체 공정시간의 단축과 공정단계의 감소가 가능하다.
상기 통합 열처리 공정은 반도체 기판(200)의 제1, 제2 면(S1,S2) 상에 패시베이션막(261,262)으로서의 실리콘 산화막을 형성할 수 있으며, 이를 위한 산화공정을 포함할 수 있다.
예를 들어, 상기 통합 열처리 공정은 연속적으로 진행되는 제1 처리와 제2 처리를 포함할 수 있다. 상기 제1 처리와 제2 처리는, 공정변수로서, 온도조건, 압력조건, 반응가스(또는 분위기) 중 적어도 하나 이상에서 서로 다른 공정조건이 부가되는 차별화되는 공정이지만, 반도체 기판(200)을 수용한 동일한 반응기(미도시) 내에 적용된다는 점에서 연속적인 공정이다. 예를 들어, 상기 제1, 제2 처리 중 어느 하나는 주로 반도체 기판(200)의 패시베이션을 위한 산화공정을 주된 목적으로 하고, 다른 하나는 주로 반도체 기판(200)의 격자 손상의 회복과 주입된 도펀트의 활성화를 주된 목적으로 할 수 있다.
상기 통합 열처리 공정에서는 이하 i) 또는 iv)와 같은 공정조건이 부가될 수 있으며, 이들 중 어느 하나의 공정조건이 선택적으로 적용될 수 있다.
i) 제1 처리는, 950℃~1100℃ 하이고, 반응기 내의 압력이 0.5 torr 이하의 저압에서 질소 분위기로 10분~100분 이하로 진행된다.
이어지는 제2 처리는, 제1 처리와 같은 950℃~1100℃ 또는 이보다 낮은 800℃~950℃ 하에서, 수소와 산소를 함께 공급하여 산소 라디칼(oxygen radical)을 형성한다.
ii) 제1 처리는, 950℃~1100℃의 고온 하이고, 반응기 내의 압력이 700 torr 이상의 고압에서 질소 분위기로 10분~100분 이하로 진행된다.
이어지는 제2 처리는, 제1 처리와 같은 950℃~1100℃ 또는 이보다 낮은 800℃~950℃ 하에서, 산소 분위기에서 진행되거나 또는 산소 분위기에서 염화수소 또는 수소를 첨가시킨 반응 가스를 주입한다.
iii) 제1 처리는, 800℃~950℃ 하이고, 반응기 내의 압력이 0.5 torr 이하의 저압에서 수소와 산소를 함께 공급하여 산소 라디칼(oxygen radical)을 형성한다.
이어지는 제2 처리는, 950℃~1100℃의 고온 하이고, 질소 분위기로 10분~100분 이하로 진행된다.
iv) 제1 처리는, 800℃~950℃ 하이고, 반응기 내의 압력이 700 torr 이상의 고압에서, 산소 분위기에서 진행되거나 또는 산소 분위기에서 염화수소 또는 수소를 첨가시킨 반응 가스를 주입한다.
이어지는 제2 처리는, 950℃~1100℃의 고온 하이고, 질소 분위기로 10분~100분 이하로 진행된다.
다음에, 도 5g에 도시된 바와 같이, 반도체 기판(200)의 제2 면(S2) 상에 반사 방지막(271)을 형성한다. 예를 들어, 상기 반사 방지막(271)은 실리콘 질화막(SiNx)으로 형성될 수 있다. 상기 반사 방지막(271)은, 화학기상증착(CVD, Chemical Vapor Deposition)으로 형성될 수 있다. 상기 반사 방지막(271)은 입사광의 반사를 억제하여 반도체 기판(200)의 광 흡수를 촉진하고 광 수집효율을 증가시킨다.
한편, 반도체 기판(200) 제2 면(S2) 상에 반사 방지막(271)을 형성하는 것과 동시에, 제1 면(S1) 상에는 추가 패시베이션막(272)이 형성될 수 있다. 상기 추가 패시베이션막(272)은 반도체 기판(200)의 제1 면(S1)에서 캐리어의 표면 재결합 손실을 줄이고 캐리어의 수집효율을 향상시킬 수 있다. 제2 면(S2)의 반사 방지막(271)과 제1 면(S1)의 추가 패시베이션막(272)은 하나의 공정을 통하여 일괄적으로 함께 형성될 수 있으며, 실질적으로 동일한 소재로 형성될 수 있다.
다음에, 도 5h에 도시된 바와 같이, 반도체 기판(200)의 제1 면(S1) 상에 절연층(280)을 형성한다. 후술하는 바와 같이, 상기 제1, 제2 반도체층(210,220) 상에는 이들과 전기 접속을 형성하는 제1, 제2 전극이 형성되며, 상기 절연층(210,220)은 서로 역 도전형인 제1, 제2 전극을 상호 절연시키는 역할을 할 수 있다. 예를 들어, 상기 절연층(280)은, 폴리이미드 등의 경화성 수지소재로 형성될 수 있으며, 스크린 프린팅이나 잉크젯 프린팅을 통하여 패턴 형성된 경화성 수지소재를 열 경화 처리함으로써 얻어질 수 있다.
다음에, 도 5i에 도시된 바와 같이, 반도체 기판(200)의 제1 면(S1)에 전극 접속을 위해 비아 홀(VH)을 형성한다. 보다 구체적으로, 전극 접속을 위해, 제1, 제2 반도체층(210,220)을 덮고 있는 추가 패시베이션막(272), 확산 방지막(250), 그리고, 패시베이션막(261)의 일부를 제거하고 비아 홀(VH)을 형성한다. 예를 들어, 반도체 기판(200)에 교대로 형성된 제1, 제2 반도체층(210,220)에 대응하여, 다수의 비아 홀(VH)이 형성될 수 있다.
다음에, 도 5j에 도시된 바와 같이, 비아 홀(VH) 내에 접촉층(291)을 형성한다. 상기 접촉층(291)은 알루미늄(Al)-티타늄 텅스텐 합금(TiW)-구리(Cu)가 순차적으로 적층된 다층 구조를 포함할 수 있다. 예를 들어, 상기 접촉층(291) 중에서 알루미늄(Al)은 제1, 제2 반도체층(210,220)과의 접촉 저항을 감소시키기 위한 목적으로, 상기 티타늄 텅스텐 합금(TiW)은 구리의 확산 방지를 위한 목적으로, 그리고 상기 구리(Cu)는 후술하는 도금 공정의 시드 역할을 위해 각각 형성될 수 있다.
예를 들어, 상기 접촉층(291)은 비아 홀(VH)을 매립하도록 형성되며, 비아 홀(VH)을 매립하고 반도체 기판(200)상의 절연층(280)을 덮도록 제1 면(S1) 상의 전체에 걸쳐 형성될 수 있다. 이때, 상기 접촉층(291)은, 제1 반도체층(210) 상의 제1 접촉층(291a)과 제2 반도체층(292) 상의 제2 접촉층(291b)을 포함할 수 있고, 상기 제1, 제2 접촉층(291a,291b)은 서로 연결된 형태로 형성될 수 있으나, 후술하는 공정을 통하여 상호 분리됨으로써 서로에 대해 절연될 수 있다.
다음에, 포밍 가스 어닐링(forming gas annealing)이 수행된다. 상기 포밍 가스 어닐링에서는 수소가 대략 1%~10% 포함된 질소 분위기와 대략 250℃~400℃의 고온 하에서 열처리가 수행된다. 상기 포밍 가스 어닐링에서는 제1, 제2 반도체층(210,220)과 접촉층(291) 간의 접촉 저항을 개선하고, 반도체 기판(200)의 표면 결함, 예를 들어, 미결합 상태(dangling bond)에 수소 원자가 결합되어 결함 밀도를 낮춰줄 수 있다.
다음에, 도 5k 및 도 5l에 도시된 바와 같이, 반도체 기판(200)상의 선택된 일부에 도전성 연결층(295)을 형성한다. 보다 구체적으로, 도 5k에 도시된 바와같이, 레지스트(R2)를 도포한다. 예를 들어, 상기 레지스트(R2)는 절연층(290) 위에 형성될 수 있으며, 추가적으로 반도체 기판(200)의 측면을 포함하는 최 외곽에도 형성될 수 있다.
도 5l에 도시된 바와 같이, 상기 도전성 연결층(295)은 접촉층(291) 상에 형성되며, 접촉층(291)과 함께 전극(290)을 형성할 수 있다. 예를 들어, 상기 도전성 연결층(295)은 반도체 기판(200)과 배선기판(미도시) 간의 전기 접속을 매개할 수 있으며, 솔더링을 통하여 배선기판과 전기 접속을 형성할 수 있다. 상기 도전성 연결층(295)은 구리와 주석을 도금 소재로 하는 습식 전기 도금을 이용하여 형성될 수 있다.
도전성 연결층(295)을 형성한 후에는 레지스트(R2)를 제거함으로써, 레지스트(R2) 위에 형성된 도전성 연결층(295)을 함께 제거한다. 예를 들어, 상기 레지스트(R2)는 화학 약품을 적용하는 습식 에칭을 통하여 제거될 수 있다. 그리고, 도전성 연결층(295)으로부터 노출된 접촉층(291)을 제거하여, 제1, 제2 전극(290a,290b)을 분리한다. 예를 들어, 절연층(280) 상에 형성된 접촉층(291)을 제거함으로써, 제1, 제2 전극(290a,290b, 보다 구체적으로, 제1, 제2 접촉층 291a,291b)이 서로 분리될 수 있으며, 이러한 전극 분리는 화학 약품을 적용하는 습식 에칭을 통하여 이루어질 수 있다.
예를 들어, 제1 접촉층(291a) 및 제1 도전성 연결층(295a)은, 제1 반도체층(110)과 전기적으로 연결된 제1 전극(290)을 형성하고, 제2 접촉층(291b) 및 제2 도전성 연결층(295b)은, 제2 반도체층(210)과 전기적으로 연결된 제2 전극(290b)을 형성할 수 있다. 그리고, 제1, 제2 전극(290a,290b)을 분리함으로써 서로 역 도전형을 갖는 제1, 제2 전극(290a,290b)이 전기적으로 절연될 수 있다.
본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
100,200 : 반도체 기판 110,210 : 제1 반도체층
120,220 : 제2 반도체층 120a,220a : 카운터 도핑부
130,230 : 전면 전계 150,250 : 확산 방지막
161,162,261,262 : 패시베이션막
171,271 : 반사 방지막 172,272 : 추가 패시베이션막
180,280 : 절연층 190,290 : 전극
190a,290a : 제1 전극 190b,290b : 제2 전극
191,291 : 접촉층 191a,291a : 제1 접촉층
191b,291b : 제2 접촉층 195,295 : 도전성 연결층
195a,295a : 제1 도전성 연결층 195b,295b : 제2 도전성 연결층
M,M1,M2,M3,M4 : 마스크 S1 : 반도체 기판의 제1 면
S2 : 반도체 기판의 제2 면
OP, OP1,OP2,OP3,OP4 : 마스크의 개구패턴
C1,C2 : 마스크의 닫힌 부분 VH : 비아 홀
R,R2 : 레지스트
120,220 : 제2 반도체층 120a,220a : 카운터 도핑부
130,230 : 전면 전계 150,250 : 확산 방지막
161,162,261,262 : 패시베이션막
171,271 : 반사 방지막 172,272 : 추가 패시베이션막
180,280 : 절연층 190,290 : 전극
190a,290a : 제1 전극 190b,290b : 제2 전극
191,291 : 접촉층 191a,291a : 제1 접촉층
191b,291b : 제2 접촉층 195,295 : 도전성 연결층
195a,295a : 제1 도전성 연결층 195b,295b : 제2 도전성 연결층
M,M1,M2,M3,M4 : 마스크 S1 : 반도체 기판의 제1 면
S2 : 반도체 기판의 제2 면
OP, OP1,OP2,OP3,OP4 : 마스크의 개구패턴
C1,C2 : 마스크의 닫힌 부분 VH : 비아 홀
R,R2 : 레지스트
Claims (21)
- 제1 이온주입을 통하여 반도체 기판상에 제1 반도체층을 형성하는 단계;
상기 제1 반도체층 상의 일부에, 제2 이온주입을 통하여 도전형이 다른 제2 반도체층을 형성하는 단계; 및
이온주입된 도펀트의 활성화를 위해 열처리를 수행하는 단계;를 포함하고,
상기 제1, 제2 이온주입과 열처리 사이에,
상기 제1, 제2 반도체층 상에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 광전소자의 제조방법. - 제1항에 있어서,
상기 제1 이온주입에서는 상기 반도체 기판과 역 도전형인 도펀트가 주입되고,
상기 제2 이온주입에서는 상기 반도체 기판과 같은 도전형인 도펀트가 주입되는 것을 특징으로 하는 광전소자의 제조방법. - 제1항에 있어서,
상기 제2 이온주입에서는, 마스크의 개구패턴에 대응되는 제1 반도체층의 일부 영역에 도펀트를 선택적으로 주입하는 것을 특징으로 하는 광전소자의 제조방법. - 제1항에 있어서,
상기 제1, 제2 이온주입시 반도체 기판의 표면으로부터 도펀트가 투사되는 투사범위에 있어,
제2 이온주입의 투사범위는, 제1 이온주입의 투사범위보다 깊은 것을 특징으로 하는 광전소자의 제조방법. - 제1항에 있어서,
상기 제2 이온주입의 이온 도즈(ion dose)는, 제1 이온주입의 이온 도즈(ion dose)보다 높은 것을 특징으로 하는 광전소자의 제조방법. - 제1항에 있어서,
상기 열처리는, 950℃ ~ 1100℃의 고온에서 질소 분위기 또는 산소 분위기에서 진행되는 것을 특징으로 하는 광전소자의 제조방법. - 제1항에 있어서,
상기 열처리 이후, 제2 반도체층의 접합깊이는, 제1 반도체층의 접합깊이보다 깊은 것을 특징으로 하는 광전소자의 제조방법. - 제1항에 있어서,
상기 열처리 이후, 제2 반도체층의 표면 농도는, 제1 반도체층의 표면 농도보다 높은 것을 특징으로 하는 광전소자의 제조방법. - 삭제
- 제1항에 있어서,
상기 확산 방지막은, 실리콘 유리(USG, Undoped Silicate Glass)를 포함하는 것을 특징으로 하는 광전소자의 제조방법. - 제1항에 있어서,
상기 제1, 제2 이온주입은 상기 반도체 기판의 제1 면에 대해 이루어지고,
제3 이온주입을 통하여 상기 반도체 기판의 제2 면에 전면 전계를 형성하는 단계를 더 포함하는 것을 특징으로 하는 광전소자의 제조방법. - 제11항에 있어서,
상기 제3 이온주입 이후, 반도체 기판의 제1, 제2 면을 패시베이션하는 단계를 더 포함하는 것을 특징으로 하는 광전소자의 제조방법. - 제12항에 있어서,
상기 패시베이션 단계는, 반도체 기판의 제1, 제2 면에 실리콘 산화막을 형성하는 산화공정을 포함하는 것을 특징으로 하는 광전소자의 제조방법. - 제1 이온주입을 통하여 반도체 기판의 제1 면상에 제1 반도체층을 형성하는 단계;
상기 제1 반도체층 상의 일부에, 제2 이온주입을 통하여 도전형이 다른 제2 반도체층을 형성하는 단계;
상기 반도체 기판의 제1 면과 반대되는 제2 면에, 제3 이온주입을 통하여 전면 전계를 형성하는 단계; 및
이온주입된 도펀트의 활성화를 위한 열처리와, 상기 반도체 기판의 제1, 제2 면에 대한 패시베이션이 함께 진행되는 통합 열처리 단계;를 포함하고,
상기 제3 이온주입과 통합 열처리 단계 사이에,
상기 반도체 기판의 제1 면 상에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 광전소자의 제조방법. - 제14항에 있어서,
상기 통합 열처리 단계에서는,
상기 반도체 기판의 제1, 제2 면상에 실리콘 산화막을 형성하는 것을 특징으로 하는 광전소자의 제조방법. - 제14항에 있어서,
상기 통합 열처리 단계는,
상기 반도체 기판을 수용한 동일한 반응기 내에, 서로 다른 공정조건을 적용하는 제1, 제2 처리를 포함하는 것을 특징으로 하는 광전소자의 제조방법. - 제16항에 있어서,
상기 제1 처리는, 950℃~1100℃ 하이고, 반응기 내의 압력이 0.5 torr 이하의 저압에서, 질소 분위기로 10분~100분 이하로 진행되고,
상기 제2 처리는, 950℃~1100℃ 또는 이보다 낮은 800℃~950℃ 하이고, 반응기 내의 압력이 0.5 torr 이하의 저압에서, 수소와 산소를 함께 공급하여 산소 라디칼(oxygen radical)을 형성하는 것을 특징으로 하는 광전소자의 제조방법. - 제16항에 있어서,
상기 제1 처리는, 950℃~1100℃의 고온 하이고, 반응기 내의 압력이 700 torr 이상의 고압에서 질소 분위기로 10분~100분 이하로 진행되고,
상기 제2 처리는, 950℃~1100℃ 또는 이보다 낮은 800℃~950℃ 하이고, 반응기 내의 압력이 700 torr 이상의 고압에서, 산소 분위기로 진행되는 것을 특징으로 하는 광전소자의 제조방법. - 제18항에 있어서,
상기 제2 처리에서는 산소 분위기에 더하여, 염화수소 또는 수소를 첨가시킨 반응 가스를 주입하는 것을 특징으로 하는 광전소자의 제조방법. - 삭제
- 제14항에 있어서,
상기 확산 방지막은, 실리콘 유리(USG, Undoped Silicate Glass)를 포함하는 것을 특징으로 하는 광전소자의 제조방법.
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