KR101396665B1 - Array substrate and method of manufacturing the same - Google Patents

Array substrate and method of manufacturing the same Download PDF

Info

Publication number
KR101396665B1
KR101396665B1 KR1020070087607A KR20070087607A KR101396665B1 KR 101396665 B1 KR101396665 B1 KR 101396665B1 KR 1020070087607 A KR1020070087607 A KR 1020070087607A KR 20070087607 A KR20070087607 A KR 20070087607A KR 101396665 B1 KR101396665 B1 KR 101396665B1
Authority
KR
South Korea
Prior art keywords
ohmic contact
auxiliary
drain electrode
electrode
source electrode
Prior art date
Application number
KR1020070087607A
Other languages
Korean (ko)
Other versions
KR20090022327A (en
Inventor
김재현
채기성
이보현
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020070087607A priority Critical patent/KR101396665B1/en
Publication of KR20090022327A publication Critical patent/KR20090022327A/en
Application granted granted Critical
Publication of KR101396665B1 publication Critical patent/KR101396665B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode

Abstract

본 발명은 어레이 기판 및 이의 제조 방법에 관한 것으로, 어레이 기판은 기판상에 배치된 게이트 전극, 상기 게이트 전극를 포함하는 상기 기판상에 배치된 게이트 절연막, 상기 게이트 절연막상에 서로 이격되어 배치된 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극상에 각각 배치된 제 1 및 제 2 오믹 콘택 패턴, 상기 제 1 및 제 2 오믹 콘택 패턴상에 연장되어 배치된 나노 반도체, 상기 나노 반도체를 포함하는 상기 기판상에 배치되며, 상기 제 2 오믹 콘택 패턴의 일부를 노출하는 보호 패턴 및 상기 보호 패턴상에 상기 제 2 오믹 콘택 패턴과 전기적으로 연결된 화소 전극을 포함한다.An array substrate includes a gate electrode disposed on a substrate, a gate insulating film disposed on the substrate including the gate electrode, a source electrode disposed on the gate insulating film, And a drain electrode, first and second ohmic contact patterns respectively disposed on the source electrode and the drain electrode, a nano semiconductor extended on the first and second ohmic contact patterns, And a pixel electrode disposed on the substrate and electrically connected to the second ohmic contact pattern on the protective pattern exposing a part of the second ohmic contact pattern.

어레이 기판, 나노 반도체, 전계, 어레이, 오믹 콘택 Array substrate, nano semiconductor, electric field, array, ohmic contact

Description

어레이 기판 및 이의 제조 방법{ARRAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}[0001] ARRAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME [0002]

어레이 기판에 관한 것으로, 더욱 구체적으로 균일한 전기적 특성을 갖는 나노 트랜지스터들을 갖는 어레이 기판 및 이의 제조 방법에 관한 것이다.To an array substrate having nanocrystals having uniform electrical characteristics and a method of manufacturing the same.

정보통신 기술의 급격한 발달로 인해 표시 장치에 대한 요구치가 증가하고 있다. 이에 대응하여 해상도 및 동영상 구현에 우수한 특성을 부여할 수 있는 박막 트랜지스터(Thin Film Transistor; TFT)를 구비하는 어레이 기판을 이용한 표시 장치가 등장하게 되었다. 이와 같은 박막 트랜지스터는 표시 장치의 소비 전력을 낮출 수 있을 뿐만 아니라 대면적의 표시 장치를 제조하는데 더욱 유리하다.The demand for display devices is increasing due to the rapid development of information and communication technology. In response to this, a display device using an array substrate having a thin film transistor (TFT) capable of imparting excellent characteristics to resolution and moving picture has appeared. Such a thin film transistor not only can lower the power consumption of a display device but also is advantageous for manufacturing a large-area display device.

박막트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 반도체 패턴을 포함한다.The thin film transistor includes a gate electrode, a source electrode, a drain electrode, and a semiconductor pattern.

반도체 패턴은 무기 반도체 패턴 또는 유기 반도체 패턴 중 어느 하나일 수 있다. 무기 반도체 패턴은 일반적으로 비정질 실리콘(a-Si) 또는 폴리 실리콘(p- Si) 중 어느 하나로 이루어질 수 있다. 무기 반도체 패턴은 고가의 증착 장치를 이용하여 박막을 형성하고 에칭 공정을 수행해서 형성하므로, 공정 단가가 상승할 수 있다. 특히, 비정질 실리콘보다 전하이동도가 높은 폴리 실리콘으로 형성하는 경우에 소자의 특성을 향상시킬 수 있으나, 결정화 공정이 고온에서 이루어지는바 많은 문제점이 초래될 수 있다. 또한, 균일한 폴리 실리콘층을 형성하는데 고도의 기술을 필요로 한다. 이와 달리, 유기 반도체 패턴은 제조 공정이 용이하고 플렉서블 표시 장치에 이용할 수 있다는 장점이 있다. 그러나, 유기 반도체 패턴 무기 반도체 패턴보다 전하이동도가 낮아 온 전류 레벨(on current level)을 증가시키기 위해 박막 트랜지스터의 크기가 커지는 단점이 있다. 표시장치 내에서 박막 트랜지스터의 크기가 커지면 단위 화소 내에서 화소전극이 차지하는 영역이 작아지게 되고, 그로 인해 개구율이 감소하는 문제가 발생한다.The semiconductor pattern may be either an inorganic semiconductor pattern or an organic semiconductor pattern. The inorganic semiconductor pattern may generally be formed of any one of amorphous silicon (a-Si) and polysilicon (p-Si). Since the inorganic semiconductor pattern is formed by forming a thin film using an expensive deposition apparatus and performing an etching process, the process unit cost can be increased. Particularly, when the semiconductor device is formed of polysilicon having a higher charge mobility than amorphous silicon, the characteristics of the device can be improved, but the crystallization process may be performed at a high temperature. In addition, a high technique is required to form a uniform polysilicon layer. Alternatively, the organic semiconductor pattern is advantageous in that it is easy to manufacture and can be used for a flexible display device. However, there is a disadvantage that the size of the thin film transistor increases in order to increase the on current level at which the charge mobility is lower than that of the organic semiconductor pattern inorganic semiconductor pattern. As the size of the thin film transistor increases in the display device, the area occupied by the pixel electrode in the unit pixel becomes small, thereby causing a problem of decreasing the aperture ratio.

최근 이러한 문제를 해결할 수 있는 나노 트랜지스터로 제조된 표시장치가 대두되고 있다. 나노 트랜지스터는 나노 와이어나 나노 튜브와 같은 나노 물질로 이루어진 반도체 패턴, 반도체 패턴 상에 서로 이격되어 배치된 소스/드레인 전극을 포함한다. 여기서, 반도체 패턴은 증착공정이 아닌 코팅방법과 같은 습식 공정에 의해 쉽게 형성할 수 있어 제조가 용이하며, 나노 물질을 이용한 소자의 특성 또한 우수하다.Recently, a display device made of a nano transistor capable of solving such a problem is emerging. The nanotransistor includes a semiconductor pattern made of a nanomaterial such as a nanowire or a nanotube, and a source / drain electrode spaced apart from the semiconductor pattern. Here, the semiconductor pattern can be easily formed by a wet process such as a coating method rather than a deposition process, and therefore, the semiconductor pattern is easy to manufacture, and the characteristics of the device using the nanomaterial are also excellent.

나노 트랜지스터는 어레이 기판에 다수 개로 배치되어 있다. 이때, 다수의 나노 트랜지스터들은 동일한 전기적 특성을 가지기 위해서, 반도체 패턴을 이루는 나노 물질은 일정한 방향으로 정렬되어 있는 것이 바람직하다. 이로써, 다수의 나 노 트랜지스터를 채용하는 표시장치에 있어서, 각 단위화소에 배치된 각 나노 트랜지스터의 균일한 전기적 특성을 확보하여 균일한 화질을 갖는 표시장치를 얻을 수 있다.The nanotransistors are arranged on the array substrate in plural numbers. At this time, in order for the plurality of nanotransistors to have the same electrical characteristics, it is preferable that the nanomaterials forming the semiconductor pattern are aligned in a certain direction. Thus, in a display device employing a plurality of nano transistors, uniform electrical characteristics of each of the nano transistors arranged in each unit pixel can be ensured, and a display device having uniform image quality can be obtained.

그러나, 나노 물질을 일정한 방향으로 정렬하는 공정이 어려워 양산에 적용하기 어려울 뿐더러, 나노 트랜지스터들이 불균일한 전기적 특성을 갖는 문제점이 있었다. 또한, 표시장치에 실리콘을 나노 반도체를 대체할 경우, 양산에 적용하기 위해 새로운 제조 장비를 구축해야 하므로 설비 투자가 증가하는 문제점이 있다.However, since the process of aligning nanomaterials in a certain direction is difficult, it is difficult to apply to mass production, and nanocrystals have nonuniform electrical characteristics. In addition, when silicon is substituted for a display device, a new manufacturing equipment is required to be applied to mass production, which increases facility investment.

본 발명의 하나의 과제는 균일한 전기적 특성을 갖는 나노 반도체를 구비하는 트랜지스터들을 포함하는 어레이 기판을 제공함에 있다.It is an object of the present invention to provide an array substrate including transistors having nano-semiconductors having uniform electrical characteristics.

본 발명의 다른 하나의 과제는 종래의 장비를 이용하여 양산에 적용할 수 있는 상기 어레이 기판의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a manufacturing method of the array substrate which can be applied to mass production using conventional equipment.

상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 어레이 기판을 제공한다. 상기 어레이 기판은 기판상에 배치된 게이트 전극, 상기 게이트 전극를 포함하는 상기 기판상에 배치된 게이트 절연막, 상기 게이트 절연막상에 서로 이격되어 배치된 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극상에 각각 배치된 제 1 및 제 2 오믹 콘택 패턴, 상기 제 1 및 제 2 오믹 콘택 패턴상에 연장되며 배치된 나노 반도체, 상기 나노 반도체를 포함하는 상기 기판상에 배치되며, 상기 제 2 오믹 콘택 패턴의 일부를 노출하는 보호 패턴, 및 상기 보호 패턴상에 상기 제 2 오믹 콘택 패턴과 전기적으로 연결된 화소 전극을 포함한다.According to an aspect of the present invention, there is provided an array substrate. The array substrate includes a gate electrode disposed on the substrate, a gate insulating film disposed on the substrate including the gate electrode, a source electrode and a drain electrode spaced apart from each other on the gate insulating film, A first and a second ohmic contact patterns respectively disposed on the first and second ohmic contact patterns, a nano semiconductor extended on the first and second ohmic contact patterns, and a second ohmic contact pattern disposed on the substrate including the nano semiconductor, And a pixel electrode electrically connected to the second ohmic contact pattern on the protective pattern.

상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 상기 어레이 기판의 제조 방법을 제공한다. 상기 제조 방법은 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극를 포함하는 상기 기판상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 서로 마주하는 소스 전극, 드레인 전극과, 상기 소스 전극 및 상기 드레인 전극상에 각각 배치된 제 1 및 제 2 오믹 콘택 패턴을 형성하는 단계, 상기 제 1 및 제 2 오믹 콘택 패턴의 각 일부에 전기적으로 접촉된 나노 반도체를 형성하는 단계, 상기 제 2 오믹 콘택 패턴의 일부를 노출하며, 상기 나노 반도체를 포함하는 상기 기판상에 보호 패턴을 형성하는 단계, 및 상기 보호 패턴상에 상기 제 2 오믹 콘택 패턴과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing the array substrate. The method includes forming a gate electrode on a substrate, forming a gate insulating film on the substrate including the gate electrode, a source electrode and a drain electrode facing each other on the gate insulating film, Forming a first and a second ohmic contact patterns, respectively, disposed on the drain electrode, forming a nano-semiconductor in electrical contact with each portion of the first and second ohmic contact patterns, Forming a protective pattern on the substrate including the nano-semiconductor, and forming a pixel electrode electrically connected to the second ohmic contact pattern on the protective pattern.

본 발명은 전계를 이용하여 나노 물질을 균일하게 배열시킴에 따라 어레이 기판상에 균일한 전기적 특성을 갖는 다수 개의 트랜지스터들을 포함하는 어레이 기판을 제공할 수 있다.The present invention can provide an array substrate including a plurality of transistors having uniform electrical characteristics on an array substrate by uniformly arranging the nanomaterials using an electric field.

또한, 본 발명은 소스 전극 및 드레인 전극과 나노 반도체 사이에 각각 제 1 및 제 2 오믹 콘택 패턴을 구비하여, 소스 전극 및 드레인 전극과 나노 반도체의 전기적 및 물리적 접촉 특성을 향상시켜, 전기적 특성이 우수한 트랜지스터를 구비하는 어레이 기판을 제공할 수 있다.Further, the present invention provides first and second ohmic contact patterns between the source electrode and the drain electrode and the nano semiconductor, respectively, to improve the electrical and physical contact characteristics of the source electrode and the drain electrode with the nano semiconductor, An array substrate having transistors can be provided.

또한, 본 발명의 제 1 및 제 2 오믹 콘택 패턴은 소스 전극 및 드레인 전극을 형성하는 마스크 공정에서 형성함에 따라, 별도의 마스크 공정을 추가하지 않아도 된다.In addition, since the first and second ohmic contact patterns of the present invention are formed in the mask process for forming the source electrode and the drain electrode, a separate mask process may not be added.

또한, 본 발명은 소스 전극 및 드레인 전극 상에 각각 보조 소스 전극 및 보조 드레인 전극을 구비하여, 드레인 전극과 화소 전극간의 전기적 접촉 면적을 향상시켜 드레인 전극과 화소 전극간의 전기적 접촉 특성을 향상시킬 수 있다.Further, the present invention provides auxiliary source electrodes and auxiliary drain electrodes on the source electrode and the drain electrode, respectively, so that the electrical contact area between the drain electrode and the pixel electrode can be improved to improve electrical contact characteristics between the drain electrode and the pixel electrode .

또한, 본 발명은 기존의 액정표시장치를 제조하는 공정과 유사함에 따라, 이미 설치된 제조 장비를 통해 나노 반도체를 구비하는 트랜지스터를 이용하여 표시장치를 제조할 수 있어, 설비 투자비를 줄일 수 있다.In addition, since the present invention is similar to a conventional process for manufacturing a liquid crystal display device, a display device can be manufactured using a transistor having a nano semiconductor through already-installed manufacturing equipment, thereby reducing a capital investment cost.

이하, 본 발명의 실시예들은 어레이 기판의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings of an array substrate. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the size and thickness of an apparatus may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.

도 1a 및 도 1b들은 본 발명의 제 1 실시예에 따른 어레이 기판을 설명하기 위해 도시한 도면들이다. 도 1a는 본 발명의 제 1 실시예에 따른 어레이 기판의 평면도이고, 도 1b는 도 1a에 도시된 I-I'선을 따라 절단한 단면도이다.1A and 1B are views illustrating an array substrate according to a first embodiment of the present invention. FIG. 1A is a plan view of an array substrate according to a first embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along the line I-I 'shown in FIG. 1A.

도 1a 및 도 1b들을 참조하면, 각 화소가 정의된 기판(100)이 배치되어 있다. 상기 각 화소는 서로 교차하는 다수의 게이트 배선(101) 및 데이터 배선(102)에 의해 정의될 수 있다. 이때, 게이트 배선(101)과 데이터 배선(102)은 그 사이에 개재된 게이트 절연막(110)에 의해 서로 절연되어 있다. 각 화소(104)는 게이트 배선(101) 및 데이터 배선(102)의 배열 및 형태에 따라 다양한 형태로 배열될 수 있다. 예를 들어, 데이터 배선(101) 및 게이트 배선(102)이 직교할 경우, 각 화소(104)는 사각형 또는 직사각형의 형태를 가질 수 있다.Referring to FIGS. 1A and 1B, a substrate 100 on which pixels are defined is disposed. Each of the pixels may be defined by a plurality of gate wirings 101 and data wirings 102 intersecting with each other. At this time, the gate wiring 101 and the data wiring 102 are insulated from each other by the gate insulating film 110 interposed therebetween. Each pixel 104 may be arranged in various forms according to the arrangement and shape of the gate wiring 101 and the data wiring 102. For example, when the data wiring 101 and the gate wiring 102 are orthogonal, each pixel 104 may have a rectangular or rectangular shape.

각 화소(104)에 트랜지스터(150)가 배치되어 있다. 트랜지스터(150)는 상기 전기적 신호에 따라 각 화소를 온/오프(on/off)하는 스위칭 소자로써 사용될 수 있다. 여기서, 본 발명의 실시예에서는 각 화소(104)에 하나의 트랜지스터(150)가 배치되어 있는 것으로 도시 및 설명하였으나, 이에 한정되지 않는다. 즉, 각 화소에 적어도 2개 이상의 트랜지스터들이 배치될 수도 있다. 예를 들어, 트랜지스터(150)는 상기 전기적 신호에 따라 각 화소를 온/오프(on/off)하는 스위칭 소자와 상기 스위칭 소자에 의해 각 화소를 구동하는 구동 소자를 포함할 수 있다.A transistor 150 is disposed in each pixel 104. [ The transistor 150 may be used as a switching element for turning on / off each pixel according to the electrical signal. Here, in the embodiment of the present invention, one transistor 150 is disposed in each pixel 104, but the present invention is not limited thereto. That is, at least two or more transistors may be disposed in each pixel. For example, the transistor 150 may include a switching element for turning on / off each pixel according to the electrical signal, and a driving element for driving each pixel by the switching element.

트랜지스터(150)는 게이트 전극(111), 게이트 절연막(110), 소스 전극(112), 드레인 전극(113) 및 제 1 및 제 2 오믹 콘택 패턴(114, 115) 및 나노 반도체(116) 를 포함할 수 있다.The transistor 150 includes a gate electrode 111, a gate insulating film 110, a source electrode 112, a drain electrode 113 and first and second ohmic contact patterns 114 and 115 and a nano semiconductor 116 can do.

자세하게, 기판(100)상에 게이트 배선(101)과 전기적으로 연결된 게이트 전극(111)이 배치되어 있다. 게이트 전극(111)은 게이트 배선(101)의 일부로부터 인출되어 있을 수 있다. 즉, 게이트 전극(111)과 게이트 배선(101)은 일체로 이루어져 있을 수 있다.In detail, a gate electrode 111 electrically connected to the gate wiring 101 is disposed on the substrate 100. The gate electrode 111 may be drawn out from a part of the gate wiring 101. That is, the gate electrode 111 and the gate wiring 101 may be integrally formed.

게이트 전극(111)을 포함하는 기판(100)상에 게이트 절연막(110)이 배치되어 있다. 게이트 절연막(110)은 무기 절연막으로 형성될 수 있다. 예를 들어, 무기절연막은 실리콘 산화막 또는 실리콘 질화막일 수 있다.A gate insulating film 110 is disposed on a substrate 100 including a gate electrode 111. The gate insulating film 110 may be formed of an inorganic insulating film. For example, the inorganic insulating film may be a silicon oxide film or a silicon nitride film.

게이트 절연막(110)상에 마주하는 소스 전극(112) 및 드레인 전극(113)이 배치되어 있다. 여기서, 트랜지스터의 전기적 특성은 상기 채널 영역의 너비의 증가에 따라 향상될 수 있다. 이로써, 트랜지스터의 전기적 특성을 향상시키기 위해, 드레인 전극(113)은 U 자형을 가지고, 소스 전극(112)은 드레인 전극(113)에 삽입시켜, 채널 영역의 너비를 넓힐 수 있다. 소스 전극(112) 및 드레인 전극(113)은 다양한 형태로 설계될 수 있으며, 본 발명의 실시예에서 한정하는 것은 아니다. 소스 전극(112)은 데이터 배선(102)으로부터 인출되어 형성될 수 있다.A source electrode 112 and a drain electrode 113 which face each other on the gate insulating film 110 are disposed. Here, the electrical characteristics of the transistor can be improved as the width of the channel region increases. Thus, in order to improve the electrical characteristics of the transistor, the drain electrode 113 may be U-shaped and the source electrode 112 may be inserted into the drain electrode 113 to increase the width of the channel region. The source electrode 112 and the drain electrode 113 may be designed in various forms and are not limited to the embodiments of the present invention. The source electrode 112 may be formed by being drawn out from the data line 102.

소스 전극(112) 및 드레인 전극(113)상에 각각 제 1 및 제 2 오믹 콘택 패턴(122, 123)이 배치되어 있다. 제 1 및 제 2 오믹 콘택 패턴(122, 123)과 소스 전극(112) 및 드레인 전극(113)은 각각 대응된 면적을 가질 수 있다. 이에 더하여, 데이터 배선(102)상에 제 1 오믹 콘택 패턴(121)이 더 연장되어 있을 수 있다. 소스 전극(112)과 드레인 전극(113)은 Cr, Ni, W, Au, Al, Cu, Ag, Mo, AlNd 및 이들 의 합금 또는 이들의 적층으로부터 형성될 수 있다. 제 1 및 제 2 오믹 콘택 패턴(122, 123)은 소스 전극(112) 및 드레인 전극(113)과 후술 될 나노 반도체(116)간의 전기적 및 물리적 접촉 특성을 향상시킨다. 즉, 제 1 및 제 2 오믹 콘택 패턴(122, 123)은 소스 전극(112) 및 드레인 전극(113)과 후술될 나노 반도체(116)간의 접촉 저항을 낮추어, 안정한 오믹 콘택 특성을 얻을 수 있다. 또한, 제 1 및 제 2 오믹 콘택 패턴(122, 123)은 소스 전극(112) 및 드레인 전극(113)과 후술될 나노 반도체(116)간의 접착력을 향상시켜, 소스 전극(112) 및 드레인 전극(113)으로부터 나노 반도체(116)가 필링(peeling) 되는 것을 방지할 수 있다. The first and second ohmic contact patterns 122 and 123 are disposed on the source electrode 112 and the drain electrode 113, respectively. The first and second ohmic contact patterns 122 and 123 and the source electrode 112 and the drain electrode 113 may have corresponding areas. In addition, the first ohmic contact pattern 121 may be further extended on the data line 102. The source electrode 112 and the drain electrode 113 may be formed from Cr, Ni, W, Au, Al, Cu, Ag, Mo, AlNd and alloys thereof or a lamination thereof. The first and second ohmic contact patterns 122 and 123 improve the electrical and physical contact characteristics between the source electrode 112 and the drain electrode 113 and the nano semiconductor 116 described later. That is, the first and second ohmic contact patterns 122 and 123 reduce the contact resistance between the source electrode 112 and the drain electrode 113 and the nano-semiconductor 116, which will be described later, so that stable ohmic contact characteristics can be obtained. The first and second ohmic contact patterns 122 and 123 improve the adhesion between the source electrode 112 and the drain electrode 113 and the nano semiconductor 116 to be described later so that the source electrode 112 and the drain electrode The nano semiconductor 116 can be prevented from being peeled.

제 1 및 제 2 오믹 콘택 패턴(122, 123)은 나노 반도체 패턴(116)의 일함수와 밀접한 관계를 가진다. 이에 따라, 제 1 및 제 2 오믹 콘택 패턴(122, 123)은 나노 반도체 패턴(116)의 재질에 따라 선택될 수 있다. 예를 들면, 나노 반도체 패턴(116)이 n형일 경우, 나노 반도체 패턴(116)의 일함수는 제 1 및 제 2 오믹 콘택 패턴(122, 123)에 비해 높아야 한다. 이로써, 나노 반도체 패턴(116)이 ZnO 또는 GaN으로 형성될 경우, 제 1 및 제 2 오믹 콘택 패턴(122, 123)의 형성 재질은 Ti 또는 ITO 중 적어도 어느 하나로 이루어질 수 있다. 또한, 나노 반도체 패턴(116)이 탄소나노 튜브로 형성될 경우, 제 1 및 제 2 오믹 콘택 패턴(122, 123)의 형성 재질은 Pd 또는 Au일 수 있다. 이와 달리, 나노 반도체 패턴(116)이 P형일 경우, 나노 반도체 패턴(116)의 일함수는 제 1 및 제 2 오믹 콘택 패턴(122, 123)에 비해 낮아야 한다.The first and second ohmic contact patterns 122 and 123 are closely related to the work function of the nano semiconductor pattern 116. Accordingly, the first and second ohmic contact patterns 122 and 123 may be selected according to the material of the nano semiconductor pattern 116. [ For example, when the nano semiconductor pattern 116 is n-type, the work function of the nano semiconductor pattern 116 should be higher than that of the first and second ohmic contact patterns 122 and 123. In this case, when the nano semiconductor pattern 116 is formed of ZnO or GaN, the material of the first and second ohmic contact patterns 122 and 123 may be formed of at least one of Ti and ITO. In addition, when the nano semiconductor pattern 116 is formed of carbon nanotubes, the material of the first and second ohmic contact patterns 122 and 123 may be Pd or Au. In contrast, when the nano semiconductor pattern 116 is P-type, the work function of the nano semiconductor pattern 116 should be lower than that of the first and second ohmic contact patterns 122 and 123.

제 1 및 제 2 오믹 콘택 패턴(122, 123)상에 나노 반도체(116)가 배치되어 있다. 즉, 나노 반도체(116)의 일단은 제 1 오믹 콘택 패턴(122)의 일부와 접촉되며, 나노 반도체(116)의 타단은 제 2 오믹 콘택 패턴(123)의 일부와 접촉되어 있다. 나노 반도체(116)는 나노 선 또는 나노 튜브로 형성되어 있을 수 있다. 나노 반도체(116)는 폴리실리콘과 대등하거나 더욱 우수한 전기적 특성을 얻을 수 있을 뿐만 아니라, 용이한 습식공정을 통해 형성할 수 있다. 나노 반도체(116)는 자성체이며 쌍극자인 나노 물질로 이루어져 있을 수 있다. 예를 들면, 나노 물질은 C, Si, GaN, ZnO 및 Al2O3 중 어느 하나일 수 있다. The nano semiconductor 116 is disposed on the first and second ohmic contact patterns 122 and 123. That is, one end of the nano semiconductor 116 is in contact with a part of the first ohmic contact pattern 122, and the other end of the nano semiconductor 116 is in contact with a part of the second ohmic contact pattern 123. The nano semiconductor 116 may be formed of nanowires or nanotubes. The nano semiconductor 116 can be formed by an easy wet process as well as obtaining an electrical property equivalent to or superior to that of polysilicon. The nano semiconductor 116 may be made of a nanomaterial which is a magnetic substance and is a dipole. For example, the nanomaterial may be any one of C, Si, GaN, ZnO, and Al2O3.

이로써, 나노 반도체(116)와 소스 및 드레인 전극(112, 113) 사이에 제 1 및 제 2 오믹 콘택 패턴(122, 123)을 개재하여, 나노 반도체(116)와 소스 및 드레인 전극(112, 113)간의 향상된 전기적 및 물리적 접촉 특성을 가질 수 있다. 따라서, 각 화소(104)에 안정적이며 전기적 특성이 우수한 트랜지스터(150)가 배치될 수 있다.Thus, the nano semiconductor 116 and the source and drain electrodes 112 and 113 (see FIG. 1) are connected between the nano semiconductor 116 and the source and drain electrodes 112 and 113 through the first and second ohmic contact patterns 122 and 123, respectively. Lt; RTI ID = 0.0 > electrical < / RTI > and physical contact characteristics. Therefore, the transistor 150 which is stable to each pixel 104 and has excellent electrical characteristics can be arranged.

트랜지스터(150)를 포함하는 기판(100)상에 보호 패턴(120)이 배치되어 있다. 보호 패턴(120)은 제 2 오믹 콘택 패턴(123)의 일부를 노출하는 콘택홀을 구비한다.A protection pattern 120 is disposed on a substrate 100 including a transistor 150. The protection pattern 120 has a contact hole exposing a part of the second ohmic contact pattern 123.

상기 콘택홀에 의해 노출된 제 2 오믹 콘택 패턴(123)과 전기적으로 연결된 화소 전극(115)이 보호막(120)상에 배치되어 있다. 이로써, 화소 전극(115)은 드레인 전극(113)과 전기적으로 연결된다. A pixel electrode 115 electrically connected to the second ohmic contact pattern 123 exposed by the contact hole is disposed on the passivation layer 120. Thus, the pixel electrode 115 is electrically connected to the drain electrode 113.

이에 더하여, 도면에는 도시되지 않았으나, 기판(100)의 적어도 일측에 게이트 배선(101)의 끝단과 데이터 배선(102)의 끝단에 각각 연결된 패드부가 배치되어 있다. 패드부는 외부 구동회로부, 예를 들면 TCP와 접촉되어 게이트 배선(101)과 데이터 배선(102)으로 각각 전기적 신호를 인가한다.In addition, although not shown in the drawing, a pad portion connected to the end of the gate wiring 101 and the end of the data wiring 102 is disposed on at least one side of the substrate 100. The pad portion is in contact with an external driving circuit portion, for example, TCP, and applies electrical signals to the gate wiring 101 and the data wiring 102, respectively.

따라서, 본 발명의 제 1 실시예에 따른 어레이 기판은 제 1 및 제 2 오믹 콘택 패턴을 구비하여 트랜지스터의 전기적 특성을 향상시킬 수 있다. 이에 따라, 어레이 기판을 통해 우수한 전기적 특성, 예컨대 소비 전력 및 구동전압을 낮추고 향상된 수명을 갖는 표시장치를 제조할 수 있다.Accordingly, the array substrate according to the first embodiment of the present invention may include the first and second ohmic contact patterns to improve the electrical characteristics of the transistor. Accordingly, it is possible to manufacture a display device having an excellent electrical characteristic such as power consumption and drive voltage lowered through the array substrate and having an improved lifetime.

또한, 상기 트랜지스터는 종래 액정표시장치의 박막트랜지스터와 유사한 구조로 설계됨에 따라, 상기 트랜지스터는 종래의 액정표시장치를 제조하는 장비를 통해 용이하게 제조될 수 있다.In addition, since the transistor is designed in a structure similar to that of a thin film transistor of a conventional liquid crystal display, the transistor can be easily manufactured through a conventional apparatus for manufacturing a liquid crystal display.

도 2는 본 발명의 제 2 실시예에 따른 어레이 기판의 단면도이다. 제 2 실시예는 보조 소스 전극 및 보조 드레인 전극을 제외하고 앞서 설명한 제 1 실시예의 어레이 기판과 동일한 구성요소를 가진다. 따라서, 제 2 실시예는 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 제 1 실시예와 반복되는 설명은 생략하여 기술한다.2 is a cross-sectional view of an array substrate according to a second embodiment of the present invention. The second embodiment has the same components as those of the array substrate of the first embodiment described above except for the auxiliary source electrode and the auxiliary drain electrode. Therefore, in the second embodiment, the same reference numerals refer to the same components, and the first embodiment and the repeated description are omitted.

도 2를 참조하면, 기판(100)상의 각 화소(도 1a의 104)에 트랜지스터(150)가 배치되어 있다. 트랜지스터(150)는 기판(100)상에 배치된 게이트 전극(111), 게이트 절연막(110), 소스 전극(112), 드레인 전극(113), 제 1 및 제 2 오믹 콘택 패턴(122, 123), 나노 반도체(116), 보호 패턴(120) 및 화소 전극(115)을 포함한다.Referring to FIG. 2, a transistor 150 is disposed in each pixel (104 in FIG. 1A) on the substrate 100. FIG. The transistor 150 includes a gate electrode 111, a gate insulating film 110, a source electrode 112, a drain electrode 113, first and second ohmic contact patterns 122 and 123, A nano semiconductor 116, a protection pattern 120, and a pixel electrode 115. [

제 1 및 제 2 오믹 콘택 패턴(122, 123)상에 보조 소스 전극(132) 및 보조 드레인 전극(133)이 배치되어 있다. 이때, 보조 소스 전극(132) 및 보조 드레인 전극(133)은 각각 나노 반도체(116)의 일부와 접촉될 수 있다. 즉, 상기 나노 반도체(116)의 일단은 제 1 오믹 콘택 패턴(122)과 상기 보조 소스 전극(132)사이에 개재되고, 상기 나노 반도체(116)의 타단은 제 2 오믹 콘택 패턴(123)과 상기 보조 드레인 전극(133)사이에 개재된다. 이로써, 보조 소스 전극(132) 및 보조 드레인 전극(133)은 나노 반도체(113)와 제 1 및 제 2 오믹 콘택 패턴(122, 123)의 접촉 면적을 향상시켜, 결과적으로 나노 반도체(113)와 소스 전극(111) 및 드레인 전극(112)간의 전기적 접촉 특성을 향상시킬 수 있다.The auxiliary source electrode 132 and the auxiliary drain electrode 133 are disposed on the first and second ohmic contact patterns 122 and 123. [ At this time, the auxiliary source electrode 132 and the auxiliary drain electrode 133 may be in contact with a part of the nano semiconductor 116, respectively. That is, one end of the nano semiconductor 116 is interposed between the first ohmic contact pattern 122 and the auxiliary source electrode 132, and the other end of the nano semiconductor 116 is connected to the second ohmic contact pattern 123 And is interposed between the auxiliary drain electrodes 133. As a result, the auxiliary source electrode 132 and the auxiliary drain electrode 133 improve the contact area between the nano semiconductor 113 and the first and second ohmic contact patterns 122 and 123, The electrical contact characteristics between the source electrode 111 and the drain electrode 112 can be improved.

보조 소스 전극(132) 및 보조 드레인 전극(133)은 금속으로 이루어질 수 있다. 예를 들면, 보조 소스 전극(132) 및 보조 드레인 전극(133)은 Cr, Ni, W, Au, Al, Cu, Ag, Mo, AlNd 및 이들의 합금 또는 이들의 적층으로부터 형성될 수 있다.The auxiliary source electrode 132 and the auxiliary drain electrode 133 may be made of metal. For example, the auxiliary source electrode 132 and the auxiliary drain electrode 133 may be formed from Cr, Ni, W, Au, Al, Cu, Ag, Mo, AlNd and alloys thereof or a lamination thereof.

따라서, 본 발명의 제 2 실시예에 따른 어레이 기판은 보조 소스 전극 및 보조 드레인 전극을 구비하여 소스 및 드레인 전극과 나노 반도체의 전기적 접촉 특성을 향상시킴에 따라 어레이 기판의 구동 안정성을 향상시킬 수 있다.Accordingly, the array substrate according to the second embodiment of the present invention can improve the driving stability of the array substrate by improving the electrical contact characteristics between the source and drain electrodes and the nano semiconductor by providing the auxiliary source electrode and the auxiliary drain electrode .

도 3은 본 발명의 제 3 실시예에 따른 어레이 기판의 단면도이다. 제 3 실시예는 보조 제 1 및 제 2 오믹 콘택 패턴을 제외하고 앞서 설명한 제 2 실시예의 어레이 기판과 동일한 구성요소를 가진다. 따라서, 제 3 실시예에서 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 제 2 실시예와 반복되는 설명은 생략하여 기술한다.3 is a cross-sectional view of an array substrate according to a third embodiment of the present invention. The third embodiment has the same components as those of the array substrate of the second embodiment described above except for the auxiliary first and second ohmic contact patterns. Therefore, in the third embodiment, the same reference numerals refer to the same components, and the second embodiment and the repeated description are omitted.

도 3을 참조하면, 기판(100)상의 각 화소(도 1a의 104)에 트랜지스터(150)가 배치되어 있다. 트랜지스터(150)는 기판(100)상에 배치된 게이트 전극(111), 게이트 절연막(110), 소스 전극(112), 드레인 전극(113), 제 1 및 제 2 오믹 콘택 패턴(122, 123), 나노 반도체(116), 보조 소스 전극(132), 보조 드레인 전극(133), 보호 패턴(120) 및 화소 전극(115)을 포함한다.Referring to FIG. 3, a transistor 150 is disposed in each pixel (104 in FIG. 1A) on the substrate 100. FIG. The transistor 150 includes a gate electrode 111, a gate insulating film 110, a source electrode 112, a drain electrode 113, first and second ohmic contact patterns 122 and 123, A nano semiconductor 116, an auxiliary source electrode 132, an auxiliary drain electrode 133, a protection pattern 120, and a pixel electrode 115.

보조 소스 전극(132) 및 보조 드레인 전극(133) 하부에 각각 보조 제 1 및 제 2 오믹 콘택 패턴(142, 143)이 배치되어 있다. 보조 제 1 및 제 2 오믹 콘택 패턴(142, 143)은 보조 소스 전극(132) 및 보조 드레인 전극(133)과 대등한 면적을 가질 수 있다. 보조 제 1 및 제 2 오믹 콘택 패턴(142, 143)은 보조 소스 전극(132) 및 보조 드레인 전극(133)과 나노 반도체 (114)의 접촉 저항을 낮출 수 있는 재질로 이루어질 수 있다. 예를 들면, 보조 제 1 및 제 2 오믹 콘택 패턴(142, 143)은 ITO, Ti, Pd 및 Au 중 적어도 어느 하나로 형성되어 있다. 보조 소스 전극(132) 및 보조 드레인 전극(133)과 나노 반도체 (114)의 안정한 오믹 콘택을 이룰 수 있다.Auxiliary first and second ohmic contact patterns 142 and 143 are disposed under the auxiliary source electrode 132 and the auxiliary drain electrode 133, respectively. The auxiliary first and second ohmic contact patterns 142 and 143 may have an area equal to that of the auxiliary source electrode 132 and the auxiliary drain electrode 133. [ The auxiliary first and second ohmic contact patterns 142 and 143 may be made of a material capable of reducing contact resistance between the auxiliary source electrode 132 and the auxiliary drain electrode 133 and the nano semiconductor 114. For example, the auxiliary first and second ohmic contact patterns 142 and 143 are formed of at least one of ITO, Ti, Pd, and Au. Stable ohmic contact between the auxiliary source electrode 132 and the auxiliary drain electrode 133 and the nano semiconductor 114 can be achieved.

따라서, 본 발명의 제 3 실시예에 따른 어레이 기판은 보조 제 1 및 제 2 오믹 콘택 패턴(142, 143)을 구비하여, 보조 소스 전극(132) 및 보조 드레인 전극(133)과 나노 반도체 (114)의 오믹 콘택을 이룰 수 있어, 트랜지스터의 전기적 특성을 더욱 향상시킬 수 있다.Accordingly, the array substrate according to the third embodiment of the present invention includes auxiliary first and second ohmic contact patterns 142 and 143, and the auxiliary source electrode 132 and the auxiliary drain electrode 133 and the nano semiconductor 114 ) Can be achieved, and the electrical characteristics of the transistor can be further improved.

도 4a 내지 도 4e들은 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방 법을 설명하기 위해 도시한 평면도들이다. 4A to 4E are plan views illustrating a method of manufacturing an array substrate according to a fourth embodiment of the present invention.

도 5a 내지 도 5e들은 도 4a 내지 도 4e들에 각각 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도들이다.5A to 5E are cross-sectional views taken along line II-II 'shown in FIGS. 4A to 4E, respectively.

도 4a 및 도 5a들을 참조하면, 기판(100)상에 게이트 배선(101)과 게이트 배선(101)으로부터 인출된 게이트 전극(111)을 형성한다.4A and 5A, a gate wiring 101 is formed on a substrate 100 and a gate electrode 111 drawn out from the gate wiring 101 is formed.

이후, 게이트 배선(101) 및 게이트 전극(111)을 포함하는 기판(100)상에 게이트 절연막(110)을 형성한다. 게이트 절연막(110)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 게이트 절연막(110)은 화학기상증착법을 통해 형성할 수 있다.Thereafter, the gate insulating film 110 is formed on the substrate 100 including the gate wiring 101 and the gate electrode 111. The gate insulating film 110 may be formed of a silicon oxide film or a silicon nitride film. The gate insulating layer 110 may be formed by chemical vapor deposition.

이후, 게이트 절연막(110)상에 도전막 및 오믹층을 순차적으로 형성한 후, 상기 도전막 및 오믹층을 식각하여 데이터 배선(102), 어레이 배선(106), 소스 전극(112), 드레인 전극(113), 제 1 및 제 2 오믹 콘택 패턴(122, 123)을 형성한다. 여기서, 데이터 배선(101) 및 어레이 배선(106)상에 각각 제 1 및 제 2 오믹 콘택 패턴(122, 123)의 연장부(106a)들이 각각 더 형성될 수 있다.Thereafter, a conductive film and an ohmic layer are sequentially formed on the gate insulating film 110, and then the conductive film and the ohmic layer are etched to form the data wiring 102, the array wiring 106, the source electrode 112, First ohmic contact patterns 113 and first and second ohmic contact patterns 122 and 123 are formed. The extended portions 106a of the first and second ohmic contact patterns 122 and 123 may be further formed on the data wiring 101 and the array wiring 106, respectively.

상기 도전막은 Cr, Ni, W, Au, Al, Cu, Ag, Mo, AlNd 및 이들의 합금 또는 이들의 적층으로부터 형성될 수 있다. 상기 오믹층은 ITO, Ti, Pd 및 Au 중 적어도 어느 하나로 형성되어 있다The conductive film may be formed from Cr, Ni, W, Au, Al, Cu, Ag, Mo, AlNd and alloys thereof or a lamination thereof. The ohmic layer is formed of at least one of ITO, Ti, Pd, and Au

데이터 배선(102) 및 어레이 배선(106)은 서로 평행하며, 서로 일정 간격으로 이격되어 있다. 소스 전극(112)은 데이터 배선(102)과 전기적으로 연결되어 있으며, 드레인 전극(113)은 어레이 배선(106)과 전기적으로 연결되어 있다. 이때, 소스 전극(112)과 드레인 전극(113)은 일정 간격을 가지며, 서로 마주하고 있다.The data wiring 102 and the array wiring 106 are parallel to each other and are spaced apart from each other at regular intervals. The source electrode 112 is electrically connected to the data line 102 and the drain electrode 113 is electrically connected to the array line 106. At this time, the source electrode 112 and the drain electrode 113 are spaced apart from each other and face each other.

도 4b 및 도 5b를 참조하면, 데이터 배선(102) 및 어레이 배선(106)을 포함하는 기판(100)상에 나노물질 분산 용액(140)을 도포한다. 예컨대, 나노물질 분산용액(140)은 나노물질(140a) 및 나노물질(140a)이 안정적으로 분산된 용매(140b)를 포함할 수 있다. 나노 물질(140a)은 나노 와이어 또는 나노선일 수 있다. 용매(140b)는 휘발성이 뛰어난 극성 용매일 수 있다. 예를 들면, 용매(140b)는 알콜계 용매 또는 물일 수 있다. 나노물질 분산 용액(140)을 도포하는 방식의 예로서는 스프레이 코팅법, 스핀 코팅법, 슬릿 코팅법, 딥 코팅법 및 잉크젯 프린팅법등일 수 있다.Referring to FIGS. 4B and 5B, a nanomaterial dispersion solution 140 is applied on a substrate 100 including a data wiring 102 and an array wiring 106. For example, the nanomaterial dispersion solution 140 may include the nanomaterial 140a and the solvent 140b in which the nanomaterial 140a is stably dispersed. The nanomaterial 140a may be a nanowire or a nanowire. The solvent 140b can be used for polarity excellent in volatility. For example, the solvent 140b may be an alcohol-based solvent or water. Examples of the method of applying the nanomaterial dispersion solution 140 may include a spray coating method, a spin coating method, a slit coating method, a dip coating method, and an inkjet printing method.

도 4c 및 도 5c들을 참조하면, 데이터 배선(101) 및 어레이 배선(106) 중 어느 하나에 외부 전압을 인가하여, 데이터 배선(101)과 어레이 배선(106)사이에 전계를 형성한다. 상기 전계의 방향은 데이터 배선(101) 및 어레이 배선(106)과 수직한 방향을 가진다. 이때, 나노물질(140a)은 전기적으로 분극되어, 상기 전계의 방향과 평행하는 방향으로 배열된다. Referring to FIGS. 4C and 5C, an external voltage is applied to either the data wiring 101 or the array wiring 106 to form an electric field between the data wiring 101 and the array wiring 106. The direction of the electric field has a direction perpendicular to the data wiring 101 and the array wiring 106. At this time, the nanomaterial 140a is electrically polarized and arranged in a direction parallel to the direction of the electric field.

이후, 나노물질(140a)이 배열된 기판(100)상에 잔류하는 용매(140b)를 제거하는 건조 공정을 수행하여, 소스 전극(112) 및 드레인 전극(113)상에 배치된 나노 반도체(116)를 형성한다.Thereafter, a drying process for removing the solvent 140b remaining on the substrate 100 on which the nanomaterial 140a is arranged is performed to form the nano semiconductor 116 (see FIG. 1) disposed on the source electrode 112 and the drain electrode 113, ).

소스 전극(112) 및 드레인 전극(113)상을 제외한 다른 영역에 배치된 나노 물질(140a)은 후속 공정에서 선택적으로 제거될 수 있다. 그러나, 상기 건조 공정을 수행하기 전에 나노물질(140a)이 배열된 기판(100)을 세정하여, 소스 전극(112) 및 드레인 전극(113)상을 제외한 다른 영역에 배치된 나노 물질(140a)을 더 청결하게 제거할 수 있다. 세정하는 단계에서, 소스 전극(112) 및 드레인 전극(113)상에 접촉된 나노 물질(140a)은 제거되지 않는다. 세정은 워싱(washing) 및 소프트 소닉케이션(soft sonication) 중 어느 하나의 방식을 통해 수행될 수 있다.The nanomaterial 140a disposed in regions other than on the source electrode 112 and the drain electrode 113 can be selectively removed in a subsequent process. However, before performing the drying process, the substrate 100 on which the nanomaterials 140a are arrayed is cleaned to remove the nanomaterials 140a disposed on the regions other than the source and drain electrodes 112 and 113 It can be removed more cleanly. In the cleaning step, the nanomaterial 140a contacted on the source electrode 112 and the drain electrode 113 is not removed. The cleaning may be performed by any one of washing and soft sonication.

도 4d 및 도 5d들을 참조하면, 어레이 배선(106)을 제거한다. 어레이 배선(106)을 제거하기 위해, 먼저 나노 반도체 패턴(113)을 포함하는 기판(100)상에 포토레지스트 패턴(미도시함)을 형성한다. 포토레지스트 패턴은 어레이 배선(106)을 노출하는 개구를 가진다. 이후, 포토레지스트 패턴을 식각 마스크로 사용하여, 어레이 배선(106)을 제거한 후, 포토레지스트 패턴을 제거한다.Referring to Figs. 4D and 5D, the array wiring 106 is removed. In order to remove the array wiring 106, a photoresist pattern (not shown) is formed on the substrate 100 including the nano semiconductor pattern 113 first. The photoresist pattern has openings exposing the array wiring 106. Thereafter, the photoresist pattern is used as an etching mask to remove the array wiring 106, and then the photoresist pattern is removed.

따라서, 기판(100)상에 게이트 전극(111), 소스 전극(112), 드레인 전극(113), 제 1 및 제 2 오믹 콘택 패턴(122, 123) 및 나노 반도체(116)를 포함하는 트랜지스터(150)를 형성할 수 있다.A transistor including the gate electrode 111, the source electrode 112, the drain electrode 113, the first and second ohmic contact patterns 122 and 123 and the nano semiconductor 116 is formed on the substrate 100 150 can be formed.

도 4e 및 도 5e들을 참조하면, 트랜지스터(150)를 포함하는 기판(100)상에 보호 패턴(120)을 형성한다. 보호 패턴(120)을 형성하기 위해, 나노 반도체(116)를 포함하는 기판(100)상에 보호막을 형성한 후, 상기 보호막의 일부를 식각하여 콘택홀을 갖는 보호 패턴(120)을 형성할 수 있다. 상기 콘택홀은 제 2 오믹 콘택 패턴(123)의 일부를 노출한다. 이후, 보호 패턴(120)상에 제 2 오믹 콘택 패턴(123)과 전기적으로 연결된 도전막을 형성한 후, 상기 도전막을 식각하여 제 2 오믹 콘택 패턴(123)과 전기적으로 연결된 화소 전극(115)을 형성한다. 즉, 화소전극(115)은 드레인 전극(113)과 전기적으로 연결된다.Referring to FIGS. 4E and 5E, a protection pattern 120 is formed on a substrate 100 including a transistor 150. FIG. In order to form the protective pattern 120, a protective film may be formed on the substrate 100 including the nano semiconductor 116, and then a part of the protective film may be etched to form a protective pattern 120 having a contact hole. have. The contact hole exposes a part of the second ohmic contact pattern 123. Thereafter, a conductive film electrically connected to the second ohmic contact pattern 123 is formed on the protective pattern 120, and then the conductive film is etched to form the pixel electrode 115 electrically connected to the second ohmic contact pattern 123 . That is, the pixel electrode 115 is electrically connected to the drain electrode 113.

따라서, 본 발명의 제 4 실시예에서는 일정한 방향을 갖는 전계를 형성하고, 상기 전계를 이용하여 나노물질을 일정한 방향으로 배열함에 따라, 균일한 특성을 갖는 트랜지스터를 형성할 수 있다.Therefore, in the fourth embodiment of the present invention, a transistor having uniform characteristics can be formed by forming an electric field having a constant direction and arranging the nanomaterials in a predetermined direction using the electric field.

또한, 제 1 및 제 2 오믹 콘택 패턴은 소스 전극 및 드레인 전극의 형성하는 공정에서 형성됨에 따라 별도의 마스크 공정을 추가하지 않아도 된다. 이로써, 별도의 공정을 추가하지 않고, 소스 전극 및 드레인 전극과 나노 반도체간의 안정한 오믹 콘택을 이룰 수 있다.In addition, since the first and second ohmic contact patterns are formed in the process of forming the source electrode and the drain electrode, a separate mask process may not be added. This makes it possible to achieve a stable ohmic contact between the source electrode and the drain electrode and the nano semiconductor without adding a separate process.

또한, 본 발명의 어레이 기판을 제조하는 공정에서 나노물질의 배열을 위한 어레이 배선은 데이터 배선을 형성하는 공정에서 형성되므로, 새로운 마스크를 제작하는 것을 제외하고 종래의 액정표시장치를 제조하는 제조 장비를 거의 이용할 수 있다. 이로써, 표시장치에 나노 반도체를 구비하는 트랜지스터를 구비하기 위해 별도의 제조 장비를 새롭게 구축할 필요가 없다.In addition, since the array wiring for arranging the nanomaterial in the process of manufacturing the array substrate of the present invention is formed in the process of forming the data wiring, the manufacturing equipment for manufacturing the conventional liquid crystal display device It is almost usable. Thus, there is no need to newly construct a separate manufacturing equipment for providing a transistor having a nano semiconductor in a display device.

도 6a 내지 도 6c들은 본 발명의 제 5 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 평면도들이다. 6A to 6C are plan views illustrating a method of manufacturing an array substrate according to a fifth embodiment of the present invention.

도 7a 내지 도 7c들은 도 6a 내지 도 6c들에 각각 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도들이다.Figs. 7A to 7C are cross-sectional views taken along line III-III 'shown in Figs. 6A to 6C, respectively.

본 발명의 제 5 실시예에서 보조 소스 전극 및 보조 드레인 전극을 형성하는 것을 제외하고, 앞서 설명한 제 4 실시예의 제조 방법과 동일하다. 따라서, 제 5실시예는 앞서 설명한 제 4 실시예와 반복되는 설명은 생략하여 기술하며, 동일한 참 조번호는 동일한 구성요소를 지칭한다.Except that the auxiliary source electrode and the auxiliary drain electrode are formed in the fifth embodiment of the present invention. Therefore, the fifth embodiment is described by omitting the fourth embodiment and the repetitive description, and the same reference numerals refer to the same components.

도 6a 및 도 7a들을 참조하면, 기판(100)상에 게이트 배선(101) 및 게이트 전극(111)을 형성한다. 이후, 게이트 배선(101)과 게이트 전극(111)을 포함하는 기판(100)상에 게이트 절연막을 형성한다.Referring to FIGS. 6A and 7A, a gate wiring 101 and a gate electrode 111 are formed on a substrate 100. Thereafter, a gate insulating film is formed on the substrate 100 including the gate wiring 101 and the gate electrode 111.

이후, 소스 전극(112), 드레인 전극(113), 제 1 및 제 2 오믹 콘택 패턴(122, 123)을 형성한다. 이와 동시에, 소스 전극(112)과 전기적으로 연결된 데이터 배선(102)과, 데이터 배선(102)과 평행하는 어레이 배선(106)을 형성한다. 이후, 나노물질 분산용액을 데이터 배선(102) 및 어레이 배선(106)을 포함하는 기판(100)상에 도포한 후, 데이터 배선(102) 및 어레이 배선(106) 중 어느 하나에 외부 전압을 인가하여 나노 물질을 배열시킨다. 어레이 배선(106)상에는 제 2 오믹 콘택 패턴(123)가 연장된 연장부(106a)가 더 형성될 수 있다.Thereafter, the source electrode 112, the drain electrode 113, and the first and second ohmic contact patterns 122 and 123 are formed. At the same time, a data wiring 102 electrically connected to the source electrode 112 and an array wiring 106 parallel to the data wiring 102 are formed. Thereafter, a nanomaterial dispersion solution is coated on the substrate 100 including the data wiring 102 and the array wiring 106, and then an external voltage is applied to either the data wiring 102 or the array wiring 106 To arrange the nanomaterials. An extension 106a may be further formed on the array wiring 106 to extend the second ohmic contact pattern 123.

이후, 배열된 나노물질을 건조하여, 소스 전극(112) 및 드레인 전극(113)상에 배치된 나노 반도체 (114)를 형성한다.Thereafter, the aligned nanomaterial is dried to form the nano semiconductor 114 disposed on the source electrode 112 and the drain electrode 113.

도 6b 및 도 7b들을 참조하면, 나노 반도체(113)를 포함하는 기판(100) 상에 도전막 및 일정한 패턴을 갖는 포토레지스트 패턴을 형성한다.Referring to FIGS. 6B and 7B, a conductive film and a photoresist pattern having a predetermined pattern are formed on a substrate 100 including a nano-semiconductor 113.

이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 도전막을 식각하여 보조 소스 전극(132) 및 보조 드레인 전극(133)을 형성한다. 보조 소스 전극(132) 및 보조 드레인 전극(133)은 나노 반도체(113)의 양 단부와 제 1 및 제 2 오믹 콘택 패턴(122, 123)상에 각각 배치된다. 이후, 어레이 배선(106)을 제거한 후, 상기 포토레지스트 패턴을 제거한다.Thereafter, the conductive film is etched using the photoresist pattern as an etching mask to form the auxiliary source electrode 132 and the auxiliary drain electrode 133. The auxiliary source electrode 132 and the auxiliary drain electrode 133 are disposed on both ends of the nano semiconductor 113 and on the first and second ohmic contact patterns 122 and 123, respectively. Thereafter, the array wiring 106 is removed, and then the photoresist pattern is removed.

도 6c 및 도 7c들을 참조하면, 보조 소스 전극(132) 및 보조 드레인 전극(133)을 포함하는 기판상에 보조 드레인 전극(133)의 일부를 노출하는 콘택홀을 구비하는 보호 패턴(120)을 형성한다. 이후, 보호 패턴(120)상에 보조 드레인 전극(133)과 전기적으로 연결된 화소 전극(115)을 형성한다.6C and 7C, a protective pattern 120 having a contact hole exposing a part of the auxiliary drain electrode 133 is formed on a substrate including the auxiliary source electrode 132 and the auxiliary drain electrode 133, . Thereafter, a pixel electrode 115 electrically connected to the auxiliary drain electrode 133 is formed on the protection pattern 120.

따라서, 본 발명의 제 5 실시예에서 동일한 마스크를 이용하여 보조 소스 전극 및 보조 드레인 전극을 형성하고 어레이 배선을 제거함에 따라 별도의 마스크 공정을 추가하지 않고 제 1 및 제 2 오믹 콘택 패턴과 나노 반도체의 전기적 접촉 특성을 향상시킬 수 있는 보조 소스 전극 및 보조 드레인 전극을 형성할 수 있다.Therefore, in the fifth embodiment of the present invention, the auxiliary source electrode and the auxiliary drain electrode are formed using the same mask, and the array wiring is removed, so that the first and second ohmic contact patterns and the nano semiconductor The auxiliary source electrode and the auxiliary drain electrode can be formed.

도 8a 내지 도 8c들은 본 발명의 제 6 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다. 8A to 8C are cross-sectional views illustrating a method of manufacturing an array substrate according to a sixth embodiment of the present invention.

본 발명의 제 6 실시예에서 보조 제 1 및 제 2 오믹 콘택 패턴을 형성하는 것을 제외하고, 앞서 설명한 제 5 실시예의 제조 방법과 동일하다. 따라서, 제 6 실시예는 앞서 설명한 제 5 실시예와 반복되는 설명은 생략하여 기술하며, 동일한 참조번호는 동일한 구성요소를 지칭한다.Except that the auxiliary first and second ohmic contact patterns are formed in the sixth embodiment of the present invention. Therefore, the sixth embodiment is described by omitting the fifth embodiment and the repeated description, and the same reference numerals refer to the same components.

도 8a를 참조하면, 기판(100)상에 게이트 전극(111), 게이트 절연막(110), 소스 전극(112), 드레인 전극(113), 제 1 및 제 2 오믹 콘택 패턴(122, 123)을 형성한다. 이후, 데이터 배선과 어레이 배선을 이용한 전계를 이용하여, 나노 반도체(116)를 형성한다.8A, a gate electrode 111, a gate insulating film 110, a source electrode 112, a drain electrode 113, first and second ohmic contact patterns 122 and 123 are formed on a substrate 100 . Thereafter, the nano semiconductor 116 is formed using an electric field using the data wiring and the array wiring.

도 8b를 참조하면, 나노 반도체를 포함하는 기판상에 보조 오믹층, 도전막 및 포토레지스트 패턴을 형성한다.Referring to FIG. 8B, an auxiliary ohmic layer, a conductive film, and a photoresist pattern are formed on a substrate including a nano semiconductor.

이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 보조 오믹층 및 도전막을 식각하여 보조 제 1 및 제 2 오믹 콘택 패턴(142, 143), 보조 소스 전극(132) 및 보조 드레인 전극(133)을 형성한다. 이후, 어레이 배선을 식각한 후, 상기 포토레지스트 패턴을 제거한다.Then, the auxiliary first and second ohmic contact patterns 142 and 143, the auxiliary source electrode 132, and the auxiliary drain electrode 133 are etched using the photoresist pattern as an etching mask to etch the auxiliary ohmic layer and the conductive film, . Thereafter, the array wiring is etched, and then the photoresist pattern is removed.

도 8c를 참조하면, 보조 드레인 전극(133)의 일부를 노출하는 콘택홀을 구비하는 보호 패턴(120)과, 보호 패턴(120)상에 보조 드레인 전극(133)과 전기적으로 연결된 화소 전극(115)을 형성한다.A protective pattern 120 having a contact hole exposing a part of the auxiliary drain electrode 133 and a pixel electrode 115 electrically connected to the auxiliary drain electrode 133 on the protective pattern 120, ).

따라서, 본 발명의 제 6 실시예에서, 보조 제 1 및 제 2 오믹 콘택 패턴, 보조 소스 전극 및 보조 드레인 전극의 형성과 어레이 배선의 제거는 동일한 마스크를 이용할 수 있다. 이에 따라, 공정은 단순화시키며, 트랜지스터의 전기적 특성을 향상시킬 수 있다.Therefore, in the sixth embodiment of the present invention, the same masks can be used for forming the auxiliary first and second ohmic contact patterns, the auxiliary source electrode and the auxiliary drain electrode, and removing the array wiring. Thus, the process is simplified and the electrical characteristics of the transistor can be improved.

이하, 본 발명의 실시예에 따른 트랜지스터의 전기적 특성을 관찰하였다. 여기서, 트랜지스터의 나노 반도체는 ZnO의 나노 와이어로 형성하였고, 소스 전극 및 드레인 전극은 Au로 형성하였으며, 제 1 및 제 2 오믹 콘택패턴은 Ti로 형성하였다.Hereinafter, the electrical characteristics of the transistor according to the embodiment of the present invention are observed. Here, the nano semiconductor of the transistor is formed of ZnO nanowires, the source electrode and the drain electrode are formed of Au, and the first and second ohmic contact patterns are formed of Ti.

도 9는 본 발명의 실시예에 따른 트랜지스터의 I-V 특성을 도시한 그래프이다.9 is a graph showing I-V characteristics of a transistor according to an embodiment of the present invention.

도 9를 참조하면, 나노 반도체와 소스 전극 및 드레인 전극사이에 접촉 저항을 낮출 수 있는 제 1 및 제 2 오믹 콘택패턴을 개재함에 따라, 트랜지스터는 오믹 특성을 얻을 수 있었다. 따라서, 나노 반도체와 소스 전극 및 드레인 전극사이에 제 1 및 제 2 오믹 콘택패턴을 개재하여, 나노 반도체를 구비하는 트랜지스터는 우수한 전기적 특성을 가짐을 확인할 수 있었다.Referring to FIG. 9, the first and second ohmic contact patterns capable of lowering the contact resistance between the nano semiconductor and the source electrode and the drain electrode are interposed between the nano semiconductor and the source electrode and the drain electrode, respectively. Therefore, it has been confirmed that the transistor including the nano semiconductor has excellent electrical characteristics through the first and second ohmic contact patterns between the nano semiconductor and the source electrode and the drain electrode.

도 1a는 본 발명의 제 1 실시예에 따른 어레이 기판의 평면도이다.1A is a plan view of an array substrate according to a first embodiment of the present invention.

도 1b는 도 1a에 도시된 I-I'선을 따라 절단한 단면도이다.1B is a cross-sectional view taken along the line I-I 'shown in FIG. 1A.

도 2는 본 발명의 제 2 실시예에 따른 어레이 기판의 단면도이다.2 is a cross-sectional view of an array substrate according to a second embodiment of the present invention.

도 3은 본 발명의 제 3 실시예에 따른 어레이 기판의 단면도이다.3 is a cross-sectional view of an array substrate according to a third embodiment of the present invention.

도 4a 내지 도 4e들은 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 평면도들이다. 4A to 4E are plan views illustrating a method of manufacturing an array substrate according to a fourth embodiment of the present invention.

도 5a 내지 도 5e들은 도 4a 내지 도 4e들에 각각 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도들이다.5A to 5E are cross-sectional views taken along line II-II 'shown in FIGS. 4A to 4E, respectively.

도 6a 내지 도 6c들은 본 발명의 제 5 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 평면도들이다. 6A to 6C are plan views illustrating a method of manufacturing an array substrate according to a fifth embodiment of the present invention.

도 7a 내지 도 7c들은 도 6a 내지 도 6c들에 각각 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도들이다.Figs. 7A to 7C are cross-sectional views taken along line III-III 'shown in Figs. 6A to 6C, respectively.

도 8a 내지 도 8c들은 본 발명의 제 6 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다. 8A to 8C are cross-sectional views illustrating a method of manufacturing an array substrate according to a sixth embodiment of the present invention.

도 9는 본 발명의 실시예에 따른 트랜지스터의 I-V 특성을 도시한 그래프이다.9 is a graph showing I-V characteristics of a transistor according to an embodiment of the present invention.

(도면의 주요 부분에 대한 참조 부호의 설명) (Description of Reference Numbers to Main Parts of the Drawings)

100 : 기판 101 : 게이트 배선100: substrate 101: gate wiring

102 : 데이터 배선 106 : 어레이 배선102: data wiring 106: array wiring

111 : 게이트 전극 112 : 소스 전극111: gate electrode 112: source electrode

113 : 드레인 전극 115 : 화소 전극 113: drain electrode 115: pixel electrode

122 : 제 1 오믹 콘택 패턴 123 : 제 2 오믹 콘택 패턴122: first ohmic contact pattern 123: second ohmic contact pattern

132 : 보조 소스 전극 133 : 보조 드레인 전극132: auxiliary source electrode 133: auxiliary drain electrode

142 : 보조 제 1 오믹 콘택 패턴 142: auxiliary first ohmic contact pattern

143 : 보조 제 2 오믹 콘택 패턴 143: auxiliary second ohmic contact pattern

Claims (13)

기판상에 배치된 게이트 전극;A gate electrode disposed on the substrate; 상기 게이트 전극를 포함하는 상기 기판상에 배치된 게이트 절연막;A gate insulating film disposed on the substrate including the gate electrode; 상기 게이트 절연막상에 서로 이격되어 배치된 소스 전극 및 드레인 전극;A source electrode and a drain electrode spaced apart from each other on the gate insulating film; 상기 소스 전극 및 상기 드레인 전극상에 각각 배치된 제 1 및 제 2 오믹 콘택 패턴;First and second ohmic contact patterns disposed on the source electrode and the drain electrode, respectively; 상기 제 1 및 제 2 오믹 콘택 패턴상에 연장되어 배치된 나노 반도체;A nano semiconductor extending over the first and second ohmic contact patterns; 상기 나노 반도체의 일단부와 상기 제 1 오믹 콘택 패턴상에 배치된 보조 소스 전극;An auxiliary source electrode disposed on one end of the nano semiconductor and on the first ohmic contact pattern; 상기 나노 반도체의 타단부와 상기 제 2 오믹 콘택 패턴상에 배치된 보조 드레인 전극;An auxiliary drain electrode disposed on the other end of the nano semiconductor and on the second ohmic contact pattern; 상기 나노 반도체, 보조 소스 전극 및 보조 드레인 전극을 포함하는 상기 기판상에 배치되며, 상기 보조 드레인 전극의 일부를 노출하는 보호 패턴; 및A protective pattern disposed on the substrate including the nano semiconductor, an auxiliary source electrode, and an auxiliary drain electrode, the protective pattern exposing a part of the auxiliary drain electrode; And 상기 보호 패턴상에 상기 보조 드레인 전극과 전기적으로 연결된 화소 전극을 포함하는 어레이 기판.And a pixel electrode electrically connected to the auxiliary drain electrode on the protection pattern. 삭제delete 제 1 항에 있어서,The method according to claim 1, 상기 보조 소스 전극 하부에 배치된 보조 제 1 오믹 콘택 패턴; 및An auxiliary first ohmic contact pattern disposed under the auxiliary source electrode; And 상기 보조 드레인 전극 하부에 배치된 보조 제 2 오믹 콘택 패턴을 더 포함하는 것을 특징으로 하는 어레이 기판.And an auxiliary second ohmic contact pattern disposed under the auxiliary drain electrode. 제 1 항에 있어서,The method according to claim 1, 상기 제 1 및 제 2 오믹 콘택 패턴과 상기 소스 전극 및 상기 드레인 전극은 각각 대응된 면적을 갖는 것을 특징으로 하는 어레이 기판.Wherein the first and second ohmic contact patterns and the source electrode and the drain electrode have areas corresponding to each other. 제 1 항에 있어서,The method according to claim 1, 상기 제 1 및 제 2 오믹 콘택 패턴은 Ti, ITO, Pd 및 Au 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 어레이 기판.Wherein the first and second ohmic contact patterns comprise at least one of Ti, ITO, Pd, and Au. 기판상에 게이트 전극을 형성하는 단계;Forming a gate electrode on the substrate; 상기 게이트 전극를 포함하는 상기 기판상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the substrate including the gate electrode; 상기 게이트 절연막상에 서로 마주하는 소스 전극, 드레인 전극과, 상기 소스 전극 및 상기 드레인 전극상에 각각 배치된 제 1 및 제 2 오믹 콘택 패턴을 형성하는 단계;Forming source electrodes, drain electrodes, and first and second ohmic contact patterns on the gate insulating layer, the first and second ohmic contact patterns being disposed on the source electrode and the drain electrode, respectively; 상기 제 1 및 제 2 오믹 콘택 패턴의 각 일부에 전기적으로 접촉된 나노 반도체를 형성하는 단계;Forming a nano-semiconductor in electrical contact with each part of the first and second ohmic contact patterns; 상기 나노 반도체의 일단부와 상기 제 1 오믹 콘택 패턴상에 배치된 보조 소스 전극과 상기 나노 반도체의 타단부와 상기 제 2 오믹 콘택 패턴상에 배치된 보조 드레인 전극을 형성하는 단계;Forming an auxiliary source electrode disposed on one end of the nano semiconductor, the first ohmic contact pattern, the other end of the nano semiconductor, and an auxiliary drain electrode disposed on the second ohmic contact pattern; 상기 보조 드레인 전극의 일부를 노출하며, 상기 나노 반도체를 포함하는 상기 기판상에 보호 패턴을 형성하는 단계; 및Exposing a part of the auxiliary drain electrode and forming a protective pattern on the substrate including the nano semiconductor; And 상기 보호 패턴상에 상기 보조 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.And forming a pixel electrode electrically connected to the auxiliary drain electrode on the protection pattern. 제 6 항에 있어서,The method according to claim 6, 상기 소스 전극, 상기 드레인 전극, 상기 제 1 및 제 2 오믹 콘택 패턴을 형성하는 단계에서 상기 드레인 전극과 전기적으로 연결된 데이터 배선과 상기 데이터 배선과 평행하는 어레이 배선을 더 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.Wherein the data line is electrically connected to the drain electrode in the step of forming the source electrode, the drain electrode, the first and second ohmic contact patterns, and the array wiring parallel to the data line. ≪ / RTI > 제 7 항에 있어서,8. The method of claim 7, 상기 나노 반도체를 형성하는 단계는 The step of forming the nano- 상기 데이터 배선 및 상기 어레이 배선을 포함하는 상기 기판상에 나노물질 분산 용액을 코팅하는 단계; Coating a nanomaterial dispersion solution on the substrate including the data wiring and the array wiring; 상기 데이터 배선 및 상기 어레이 배선중 어느 하나의 배선에 외부 전압을 인가하여 상기 나노물질을 배열하는 단계; 및Arranging the nanomaterial by applying an external voltage to any one of the data wiring and the array wiring; And 상기 나노물질이 배열된 상기 기판을 건조하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.And drying the substrate on which the nanomaterials are arranged. 제 8 항에 있어서,9. The method of claim 8, 상기 나노물질을 배열하는 단계와 상기 기판을 건조하는 단계 사이에 상기 나노물질이 배열된 상기 기판을 세정하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.Further comprising the step of cleaning the substrate on which the nanomaterial is arranged between the step of arranging the nanomaterial and the step of drying the substrate. 제 8 항에 있어서,9. The method of claim 8, 상기 기판을 건조하는 단계 이후에 상기 어레이 배선을 제거하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.Further comprising the step of removing the array wiring after the step of drying the substrate. 삭제delete 제 6 항에 있어서,The method according to claim 6, 상기 보조 소스 전극 및 상기 보조 드레인 전극 하부에 각각 보조 제 1 및 제 2 오믹 콘택 패턴이 더 형성되는 것을 특징으로 하는 어레이 기판의 제조 방법.And auxiliary first and second ohmic contact patterns are formed under the auxiliary source electrode and the auxiliary drain electrode, respectively. 제 10 항에 있어서,11. The method of claim 10, 상기 보조 소스 전극 및 상기 보조 드레인 전극을 형성하는 단계에서 상기 어레이 배선이 제거되는 것을 특징으로 하는 어레이 기판의 제조 방법.Wherein the array wiring is removed in the step of forming the auxiliary source electrode and the auxiliary drain electrode.
KR1020070087607A 2007-08-30 2007-08-30 Array substrate and method of manufacturing the same KR101396665B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070087607A KR101396665B1 (en) 2007-08-30 2007-08-30 Array substrate and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070087607A KR101396665B1 (en) 2007-08-30 2007-08-30 Array substrate and method of manufacturing the same

Publications (2)

Publication Number Publication Date
KR20090022327A KR20090022327A (en) 2009-03-04
KR101396665B1 true KR101396665B1 (en) 2014-05-19

Family

ID=40692217

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070087607A KR101396665B1 (en) 2007-08-30 2007-08-30 Array substrate and method of manufacturing the same

Country Status (1)

Country Link
KR (1) KR101396665B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102779783B (en) * 2012-06-04 2014-09-17 北京京东方光电科技有限公司 Pixel structure, as well as manufacturing method and display device thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071654A (en) * 2002-08-01 2004-03-04 Semiconductor Energy Lab Co Ltd Method of manufacturing carbon nanotube semiconductor device
JP2007134687A (en) 2005-10-14 2007-05-31 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof
KR20070056182A (en) * 2005-11-29 2007-06-04 엘지.필립스 엘시디 주식회사 Fabrication method of nano pattern and fabrication method for tft and lcd using the same
KR20070071180A (en) * 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 Organic thin film transistor and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071654A (en) * 2002-08-01 2004-03-04 Semiconductor Energy Lab Co Ltd Method of manufacturing carbon nanotube semiconductor device
JP2007134687A (en) 2005-10-14 2007-05-31 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof
KR20070056182A (en) * 2005-11-29 2007-06-04 엘지.필립스 엘시디 주식회사 Fabrication method of nano pattern and fabrication method for tft and lcd using the same
KR20070071180A (en) * 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 Organic thin film transistor and method for manufacturing the same

Also Published As

Publication number Publication date
KR20090022327A (en) 2009-03-04

Similar Documents

Publication Publication Date Title
JP4580890B2 (en) Thin film transistor, array substrate for flat panel display, method for manufacturing thin film transistor, and method for manufacturing array substrate for flat panel display
KR100456151B1 (en) Thin film transistor array substrate and method of manufacturing the same
US20090224257A1 (en) Thin film transistor panel and manufacturing method of the same
EP1701387A2 (en) Organic thin film transistor array panel and manufacturing method thereof
US8022398B2 (en) Thin film transistor, method of forming the same and flat panel display device having the same
US20100123138A1 (en) Display device and method of manufacturing the same
US9064905B2 (en) Array substrate and method of fabricating the same
CN103477440B (en) Otft
KR101922937B1 (en) Thin film transistor array substrate and method for fabricating the same
JP2007281188A (en) Transistor, pixel electrode substrate, electrooptical device, electronic equipment and process for fabricating semiconductor element
JP2013084845A (en) Organic thin-film transistor, method for manufacturing the same, and display device
KR20190047365A (en) Oxide semiconductor thin film transistor and method of manufacturing the same
JP2010129881A (en) Thin-film transistor and active matrix substrate
KR102224457B1 (en) Display device and method of fabricating the same
JP2009194362A (en) Thin-film transistor containing nanowire, and its manufacturing method
EP1703573B1 (en) Organic thin film transistor, flat display device including the same, and method of manufacturing the organic thin film transistor
KR101396665B1 (en) Array substrate and method of manufacturing the same
US7585712B2 (en) Methods of fabricating thin film transistor array substrate and forming metal layer of thin film transistor array substrate
KR101396629B1 (en) Array substrate and method of manufacturing the same
JP2005123438A (en) Thin film transistor, manufacturing method thereof, thin film transistor array, display device and sensor equipment
US7585717B2 (en) Method of manufacturing semiconductor device, semiconductor device and electronic apparatus therefore
KR100626051B1 (en) Organic thin film transistor, method of manufacturing the same, and flat display apparatus
JP5375058B2 (en) Thin film transistor array and manufacturing method thereof
US20120025196A1 (en) Organic thin film transistor and semiconductor integrated circuit
KR102035004B1 (en) Array substrate for liquid crystal display device and method of fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180416

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 6