JP2010129881A - Thin-film transistor and active matrix substrate - Google Patents

Thin-film transistor and active matrix substrate Download PDF

Info

Publication number
JP2010129881A
JP2010129881A JP2008304729A JP2008304729A JP2010129881A JP 2010129881 A JP2010129881 A JP 2010129881A JP 2008304729 A JP2008304729 A JP 2008304729A JP 2008304729 A JP2008304729 A JP 2008304729A JP 2010129881 A JP2010129881 A JP 2010129881A
Authority
JP
Japan
Prior art keywords
electrode
tft
gate
gate electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008304729A
Other languages
Japanese (ja)
Inventor
Norio Yoshida
徳生 吉田
Masao Moriguchi
正生 守口
Yuichi Saito
裕一 齊藤
Yosuke Kanzaki
庸輔 神崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2008304729A priority Critical patent/JP2010129881A/en
Publication of JP2010129881A publication Critical patent/JP2010129881A/en
Pending legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a TFT capable of reducing an off current while retaining an on current, and also obtaining inexpensive and excellent display quality. <P>SOLUTION: The TFT 11 is a bottom gate type TFT laminated with a gate electrode 12, a gate insulating layer 13 and a semiconductor layer 14 on an insulating substrate 1 in this order from the insulating substrate 1 side. The semiconductor layer 14 contains a micro crystal silicon. When the TFT 11 is viewed from a direction normal to the insulating substrate 1, the respective end faces 16a and 17a on the gate electrode 12 side in a source electrode 16 and a drain electrode 17 opposed across the gate electrode 12 are flush with the end faces 12a and 12b of the gate electrode 12. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、薄膜トランジスタおよびアクティブマトリクス基板に関するものであり、より詳しくは、チャネル部に、微結晶シリコンを含む半導体層を用いた薄膜トランジスタおよびアクティブマトリクス基板に関するものである。   The present invention relates to a thin film transistor and an active matrix substrate, and more particularly to a thin film transistor and an active matrix substrate using a semiconductor layer containing microcrystalline silicon in a channel portion.

薄膜トランジスタ（以下、「ＴＦＴ」と記す）は、半導体の電気特性を利用した三端子の能動素子であり、アクティブマトリクス型液晶表示装置、有機ＥＬ（エレクトロルミネッセンス）表示装置等の表示装置におけるスイッチング素子、制御回路等として幅広い分野で利用されている。   A thin film transistor (hereinafter referred to as “TFT”) is a three-terminal active element utilizing the electrical characteristics of a semiconductor, and is a switching element in a display device such as an active matrix liquid crystal display device or an organic EL (electroluminescence) display device. It is used in a wide range of fields as a control circuit.

上記半導体としては、一般的に、薄膜状のシリコン半導体が用いられている。シリコン半導体には、大別して、非晶質のアモルファスシリコン（ａ−Ｓｉ）と、結晶性を有する結晶性シリコンとがある。   As the semiconductor, a thin film silicon semiconductor is generally used. Silicon semiconductors are roughly classified into amorphous silicon (a-Si) and crystalline silicon having crystallinity.

アモルファスシリコンは、形成が比較的容易であり、量産性に優れている。このため、現在、最も多用されている。   Amorphous silicon is relatively easy to form and has excellent mass productivity. For this reason, it is currently most frequently used.

しかしながら、半導体層（チャネル部）にアモルファスシリコンを用いたアモルファスシリコンＴＦＴは、半導体層（チャネル部）に結晶性シリコンを用いた結晶性シリコンＴＦＴに比べてオン電流が低く、半導体層内における電子および正孔の移動度（飽和領域移動度：μ_sat）が、最大でも０．４ｃｍ２／Ｖｓ程度しかない。 However, an amorphous silicon TFT using amorphous silicon for the semiconductor layer (channel portion) has a lower on-current than a crystalline silicon TFT using crystalline silicon for the semiconductor layer (channel portion), and the electrons in the semiconductor layer The mobility of holes (saturation region mobility: μ_sat) is only about 0.4 cm 2 / Vs at the maximum.

近年、液晶テレビ等の表示装置には、ディスプレイの大型化の要求に加え、微細化および高速駆動化が求められている。   In recent years, display devices such as liquid crystal televisions are required to be miniaturized and driven at high speed in addition to the demand for larger displays.

このため、近年、アモルファスシリコンＴＦＴと比べて移動度（μ_sat）が高く、オン電流が大きい結晶性シリコンＴＦＴの研究が盛んに行われている。   For this reason, in recent years, researches on crystalline silicon TFTs having higher mobility (μ_sat) and higher on-current than amorphous silicon TFTs have been actively conducted.

結晶性シリコンＴＦＴとしては、例えば、半導体層（チャネル部）に多結晶シリコン（poly−Ｓｉ）を用いた多結晶シリコンＴＦＴ、半導体層（チャネル部）に微結晶シリコン（μｃ−Ｓｉ）を用いた微結晶シリコンＴＦＴが知られている。   As the crystalline silicon TFT, for example, a polycrystalline silicon TFT using polycrystalline silicon (poly-Si) for the semiconductor layer (channel portion), and microcrystalline silicon (μc-Si) for the semiconductor layer (channel portion) are used. Microcrystalline silicon TFTs are known.

これら結晶性シリコンＴＦＴは、移動度（μ_sat）が高く、オン電流が大きいことから、液晶表示装置等の画素容量を短いスイッチング時間で充電させることができる。また、アクティブマトリクス基板内にドライバ等の周辺回路の一部または全体を作り込むことができ、アクティブマトリクス液晶表示装置あるいはイメージセンサ等において、駆動回路を同一基板上に同時に形成できるという利点を有している。   Since these crystalline silicon TFTs have high mobility (μ_sat) and large on-current, it is possible to charge a pixel capacity of a liquid crystal display device or the like in a short switching time. Further, a part or the whole of a peripheral circuit such as a driver can be formed in an active matrix substrate, and in an active matrix liquid crystal display device or an image sensor, a driving circuit can be formed on the same substrate at the same time. ing.

しかしながら、多結晶シリコンは、成膜温度が高く、安価なガラス基板を使用することができない。また、大粒径の結晶性シリコンを得るためには厚膜化が必要であり、良好な半導体特性を有する半導体層を絶縁基板全面に渡って成膜することが技術的に困難である。   However, polycrystalline silicon has a high film forming temperature, and an inexpensive glass substrate cannot be used. In addition, in order to obtain crystalline silicon having a large grain size, it is necessary to increase the film thickness, and it is technically difficult to form a semiconductor layer having good semiconductor characteristics over the entire surface of the insulating substrate.

そこで、現在、ディスプレイの大型化、微細化、および高速駆動化の観点から、微結晶シリコン（μｃ−Ｓｉ）を用いた微結晶シリコンＴＦＴが注目を集めている。   Therefore, microcrystalline silicon TFTs using microcrystalline silicon (μc-Si) are currently attracting attention from the viewpoint of increasing the size, miniaturization, and speeding up of displays.

微結晶シリコンは微結晶相を有するシリコンであり、一般的に、プラズマＣＶＤ法等、アモルファスシリコン膜の形成方法と同様の方法を用いて作製される。その原料ガスには、水素ガスで希釈したシランガスを用いるのが一般的である。微結晶シリコンに含まれる結晶粒の粒径は数ｎｍ〜数１００ｎｍ程度と小さい。また、微結晶シリコンＴＦＴは、多結晶シリコンＴＦＴを作製するために必要とされる工程数よりも少ない工程数で作製が可能であり、アモルファスシリコンＴＦＴと同程度の工程数とコストで作製され得るという利点を有している。
特開平９−８３１４号公報（公開日：１９９７年１月１０日） 特開平３−２９３６４１号公報（公開日：１９９１年１２月２５日） 特開平１０−１３５４６７号公報（公開日：１９９８年５月２２日） 特開平６−１９４６８６号公報（公開日：１９９４年７月１５日） 特開平６−３１４７８９号公報（公開日：１９９４年１１月８日） Microcrystalline silicon is silicon having a microcrystalline phase and is generally manufactured using a method similar to a method for forming an amorphous silicon film, such as a plasma CVD method. As the source gas, silane gas diluted with hydrogen gas is generally used. The grain size of crystal grains contained in microcrystalline silicon is as small as several nm to several hundred nm. In addition, the microcrystalline silicon TFT can be manufactured with a smaller number of processes than the number of processes required for manufacturing the polycrystalline silicon TFT, and can be manufactured with the same number of processes and cost as the amorphous silicon TFT. Has the advantage.
Japanese Patent Laid-Open No. 9-8314 (Publication date: January 10, 1997) JP-A-3-2933641 (Publication date: December 25, 1991) JP 10-135467 A (publication date: May 22, 1998) JP-A-6-194686 (Publication date: July 15, 1994) JP-A-6-314789 (Publication date: November 8, 1994)

しかしながら、結晶性シリコンＴＦＴは、アモルファスシリコンＴＦＴと比べてリーク電流（オフ電流）が高いという共通した課題を有している。   However, the crystalline silicon TFT has a common problem that the leakage current (off current) is higher than that of the amorphous silicon TFT.

図１４は、Ｖｓｄ（ソース／ドレイン電圧）＝１０Ｖとしたときの微結晶シリコンＴＦＴおよびアモルファスシリコンＴＦＴのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性を示すグラフである。   FIG. 14 is a graph showing Vg (gate voltage) -Id (drain current) characteristics of the microcrystalline silicon TFT and the amorphous silicon TFT when Vsd (source / drain voltage) = 10V.

図１４に示すように、微結晶シリコンＴＦＴのＶｇ−Ｉｄ特性は、アモルファスシリコンＴＦＴと比べて優れたオン特性を発揮する一方で、Ｖｇがマイナス方向に向かうにしたがってオフ電流（Ｉｄ）が増加するという問題点を有している。このオフ電流の増加は、ディスプレイの表示品位の劣化を招く。   As shown in FIG. 14, the Vg-Id characteristic of the microcrystalline silicon TFT exhibits an excellent on characteristic compared to the amorphous silicon TFT, while the off-current (Id) increases as Vg goes in the minus direction. Has the problem. This increase in off-current causes deterioration in display quality of the display.

上記オフ電流の増加の要因としては、以下の二点が考えられる。   The following two points can be considered as the cause of the increase in the off-state current.

第一の要因としては、微結晶シリコンは、アモルファスシリコンに比べてエネルギーバンドギャップが狭く、アモルファスシリコンと比べてバンド遷移が起き易いことが挙げられる。このため、微結晶シリコンＴＦＴは、Ｖｇがマイナス側に移行するほどオフ電流が増加する。図１４におけるＶｇ＝−３０〜−２０ＶでのＩｄの跳ね上がりは、バンド遷移（Band to Band遷移）に起因する。   The first factor is that microcrystalline silicon has a narrower energy band gap than amorphous silicon, and band transition is more likely to occur than amorphous silicon. For this reason, in the microcrystalline silicon TFT, the off-current increases as Vg shifts to the negative side. The jump of Id at Vg = -30 to -20V in FIG. 14 is caused by band transition (Band to Band transition).

なお、オフ電流を下げる手法としては、これまで、ＬＤＤ（Lightly-Doped Drain）構造のＴＦＴ（特許文献１参照）あるいはオフセット構造のＴＦＴ（特許文献２、３参照）を用いることが提案されている。   As a method for reducing the off-state current, it has been proposed to use an LDD (Lightly-Doped Drain) structure TFT (see Patent Document 1) or an offset structure TFT (see Patent Documents 2 and 3). .

ＬＤＤ構造とは、ゲート電極近傍のソース／ドレイン領域における不純物濃度を低下させるようにした構造であり、オフセット構造とは、半導体層（チャネル部）に、ゲート電極とオーバーラップしないオフセット部を設ける構造である。   The LDD structure is a structure in which the impurity concentration in the source / drain region in the vicinity of the gate electrode is reduced, and the offset structure is a structure in which an offset portion that does not overlap the gate electrode is provided in the semiconductor layer (channel portion). It is.

ここで、まず、ＬＤＤ構造のＴＦＴを図１５に示す。図１５は、特許文献１に記載のＴＦＴの概略構成を示す断面図である。   Here, first, a TFT having an LDD structure is shown in FIG. FIG. 15 is a cross-sectional view illustrating a schematic configuration of a TFT described in Patent Document 1. In FIG.

図１５に示すように、特許文献１に記載のＴＦＴは、絶縁基板１０１上に、半導体層１０２、ゲート絶縁膜１０３、ゲート電極１０４が、絶縁基板１０１側から、この順に形成されており、上記半導体層１０２が、上記ゲート電極１０４と対向する部分に形成されたチャネル部１１１と、チャネル部１１１の両側に形成された高濃度不純物領域からなるソース領域１１２およびドレイン領域１１３と、チャネル部１１１とソース領域１１２およびドレイン領域１１３との間に形成された低濃度不純物領域１１４・１１５とを備えている。   As shown in FIG. 15, in the TFT described in Patent Document 1, a semiconductor layer 102, a gate insulating film 103, and a gate electrode 104 are formed on an insulating substrate 101 in this order from the insulating substrate 101 side. A semiconductor layer 102 includes a channel portion 111 formed in a portion facing the gate electrode 104, a source region 112 and a drain region 113 formed of high-concentration impurity regions formed on both sides of the channel portion 111, a channel portion 111, Low-concentration impurity regions 114 and 115 formed between the source region 112 and the drain region 113 are provided.

上記半導体層１０２およびゲート絶縁膜１０３の上には、層間絶縁膜１０５が形成されており、ソース電極１０６およびドレイン電極１０７は、上記層間絶縁膜１０５に設けられたコンタクトホール１０８・１０９を介して、それぞれ上記ソース領域１１２およびドレイン領域１１３に電気的に接続されている。   An interlayer insulating film 105 is formed on the semiconductor layer 102 and the gate insulating film 103, and the source electrode 106 and the drain electrode 107 are connected via contact holes 108 and 109 provided in the interlayer insulating film 105. Are electrically connected to the source region 112 and the drain region 113, respectively.

上記特許文献１では、上記半導体層１０２のチャネル部１１１に、多結晶シリコンを用いており、ＬＤＤ構造のＴＦＴを構成する半導体層１０２のチャネル部１１１および低濃度不純物領域１１４・１１５を形成し、かつ、これら領域の幅を、多結晶シリコンの結晶粒径の１／２よりも小さくすることで、チャネル部１１１および低濃度不純物領域１１４・１１５での結晶粒界に沿って流れるオフ電流を排除して、オフ電流値を低減するとともに、オン／オフ電流比を向上させている。   In Patent Document 1, polycrystalline silicon is used for the channel portion 111 of the semiconductor layer 102, and the channel portion 111 and the low concentration impurity regions 114 and 115 of the semiconductor layer 102 constituting the LDD structure TFT are formed. In addition, by making the width of these regions smaller than 1/2 of the crystal grain size of polycrystalline silicon, the off-current flowing along the crystal grain boundaries in the channel portion 111 and the low concentration impurity regions 114 and 115 is eliminated. Thus, the off-current value is reduced and the on / off current ratio is improved.

次に、オフセット構造のＴＦＴを図１６に示す。図１６は、特許文献２に記載のＴＦＴの概略構成を示す断面図である。   Next, an offset structure TFT is shown in FIG. FIG. 16 is a cross-sectional view showing a schematic configuration of a TFT described in Patent Document 2. As shown in FIG.

図１６に示すように、特許文献２に記載のＴＦＴは、絶縁基板２０１上に、多結晶シリコン薄膜２０２、ゲート絶縁膜２０３、ゲート電極２０４が、絶縁基板２０１側から、この順に形成されている。   As shown in FIG. 16, in the TFT described in Patent Document 2, a polycrystalline silicon thin film 202, a gate insulating film 203, and a gate electrode 204 are formed on an insulating substrate 201 in this order from the insulating substrate 201 side. .

上記特許文献２では、上記多結晶シリコン薄膜２０２をパターニングすることにより、チャネル部２１１と、チャネル部２１１の両側に形成されたソース領域２１２およびドレイン領域２１３と、容量用下部電極２１４とが形成されているとともに、上記チャネル部２１１が、ゲート電極２０４の下方領域２１５とその両側のオフセット領域２１６・２１７とで形成されている。   In Patent Document 2, by patterning the polycrystalline silicon thin film 202, a channel portion 211, a source region 212 and a drain region 213 formed on both sides of the channel portion 211, and a capacitor lower electrode 214 are formed. In addition, the channel portion 211 is formed of a lower region 215 of the gate electrode 204 and offset regions 216 and 217 on both sides thereof.

このように、上記特許文献２では、上記チャネル部２１１における、ゲート電極２０４の下方領域２１５の両側にオフセット領域２１６・２１７を形成することにより、ＴＦＴのオフ電流を小さくして、画像品位の向上を図っている。   As described above, in Patent Document 2, by forming the offset regions 216 and 217 on both sides of the region 215 below the gate electrode 204 in the channel portion 211, the off-current of the TFT is reduced and the image quality is improved. I am trying.

また、微結晶シリコンＴＦＴにおいてオフ電流が増加する第二の要因としては、微結晶シリコンＴＦＴでは、チャネル部の形成にチャネルエッチングプロセスを用いていることが挙げられる。以下にこの理由について説明する。   A second factor that increases the off-state current in the microcrystalline silicon TFT is that the microcrystalline silicon TFT uses a channel etching process to form a channel portion. The reason for this will be described below.

チャネル部がアモルファスシリコンからなる従来のＴＦＴは、ゲート電極よりも上層に半導体層が形成されるボトムゲート型のＴＦＴが主流であり、例えば、ガラス等の絶縁基板上に、ゲート電極、ゲート絶縁膜、真性アモルファスシリコンからなる半導体層、エッチングストッパ層、不純物をドープしたシリコン半導体（ｎ＋Ｓｉ）からなるソース／ドレイン電極あるいはソース／ドレイン電極の下層のオーミックコンタクト層が、この順に形成された構成を有し、上記半導体層上に形成されたエッチングストッパ層によって、不純物をドープしたシリコン半導体からなるソース／ドレイン電極あるいはソース／ドレイン電極の下層のオーミックコンタクト層が分離されている（特許文献４、５参照）。 Conventional TFTs having a channel portion made of amorphous silicon are mainly bottom-gate TFTs in which a semiconductor layer is formed above the gate electrode. For example, a gate electrode and a gate insulating film are formed on an insulating substrate such as glass. A semiconductor layer made of intrinsic amorphous silicon, an etching stopper layer, a source / drain electrode made of an impurity-doped silicon semiconductor (n + Si), or an ohmic contact layer under the source / drain electrode is formed in this order. The source / drain electrode made of a silicon semiconductor doped with impurities or the ohmic contact layer under the source / drain electrode is separated by an etching stopper layer formed on the semiconductor layer (Patent Documents 4 and 5). reference).

これに対し、結晶性シリコンＴＦＴは、前記特許文献１〜３に示されているように、一般的に、半導体層より上方にゲート電極が形成されるトップゲート構造を有している。なお、この理由としては、例えば、以下の理由が挙げられる。   On the other hand, the crystalline silicon TFT generally has a top gate structure in which a gate electrode is formed above the semiconductor layer, as shown in Patent Documents 1 to 3. In addition, as this reason, the following reasons are mentioned, for example.

前記したように、結晶性シリコンＴＦＴは、アモルファスシリコンＴＦＴと比べてオフ電流が高いという共通した課題を有し、このオフ電流を下げる手法として、ＬＤＤ構造のＴＦＴあるいはオフセット構造のＴＦＴが用いられている。   As described above, the crystalline silicon TFT has a common problem that the off-current is higher than that of the amorphous silicon TFT. As a method for reducing the off-current, an LDD structure TFT or an offset structure TFT is used. Yes.

トップゲート構造のＴＦＴでは、半導体層より上方にゲート電極が形成されるため、例えば、ＬＤＤ構造としたときに、不純物注入領域を、ゲート電極と自己整合的に形成（セルフアライメント）することができる。   In a TFT having a top gate structure, the gate electrode is formed above the semiconductor layer. For example, when the LDD structure is used, the impurity implantation region can be formed in a self-aligned manner (self-alignment). .

また、例えば、多結晶シリコンＴＦＴは、絶縁基板上にアモルファスシリコンを堆積した後、レーザあるいは加熱炉等で熱処理（アニール）することにより結晶化が行われる。このため、トップゲート構造のＴＦＴでは、ゲートメタルを成膜する前に、高温処理を伴う結晶化工程を行うことができるといった利点を有している。   In addition, for example, a polycrystalline silicon TFT is crystallized by depositing amorphous silicon on an insulating substrate and then heat-treating (annealing) it with a laser or a heating furnace. For this reason, the TFT having the top gate structure has an advantage that a crystallization process accompanied by high-temperature treatment can be performed before forming the gate metal.

このようなトップゲート構造のＴＦＴにおいては、絶縁基板上に例えば上記した手法により結晶性シリコンからなる半導体層を形成した後、この半導体層を島状にパターニング（プラズマエッチング）する。このとき、酸素プラズマ中から酸素等の不純物が導入される等すると、チャネル面にプラズマダメージが残る。   In such a top gate TFT, a semiconductor layer made of crystalline silicon is formed on an insulating substrate by the above-described method, for example, and then the semiconductor layer is patterned into an island shape (plasma etching). At this time, if an impurity such as oxygen is introduced from the oxygen plasma, plasma damage remains on the channel surface.

このように、結晶性シリコンＴＦＴでは、チャネル面にプラズマダメージが残り、エッチングストッパを用いたアモルファスシリコンＴＦＴと比べてオフ電流が発生し易くなる。   As described above, in the crystalline silicon TFT, plasma damage remains on the channel surface, and an off-current is easily generated as compared with an amorphous silicon TFT using an etching stopper.

なお、このようなダメージを改善する手法としては、ＴＦＴのＬＤＤ構造化あるいはオフセット構造化とは別に、従来、例えば、Ｈ２プラズマ処理、Ｎ２プラズマ処理、Ｈｅプラズマ処理等の様々なプラズマトリートメント（終端化プロセス）が試みられている。 Incidentally, as a method for improving such damage, apart from the LDD structured or offset structure of TFT, conventionally, eg, H 2 plasma treatment, N 2 plasma treatment, various plasma treatments, such as He plasma treatment ( A termination process is being attempted.

上記したように、オフ電流を下げる手法としては、多結晶シリコンＴＦＴにおいて、種々提案されている。   As described above, various methods for reducing the off-current have been proposed for polycrystalline silicon TFTs.

しかしながら、特許文献１〜３に示すように、ＬＤＤ構造のＴＦＴおよびオフセット構造のＴＦＴは、何れもトップゲート構造を有していることから、イオン注入機が必要である。このため、投資コストが高くなり、コストアップを招いている。   However, as shown in Patent Documents 1 to 3, since an LDD structure TFT and an offset structure TFT both have a top gate structure, an ion implanter is required. For this reason, the investment cost is increased, leading to an increase in cost.

また、上記したようにＬＤＤ構造あるいはオフセット構造とする場合、マスク枚数並びに工程数が増加する。   Further, when the LDD structure or the offset structure is used as described above, the number of masks and the number of processes increase.

さらに、トップゲート構造では、ゲート絶縁膜形成前に半導体層（チャネル部）を形成（パターニング）する必要があり、トランジスタ動作にとって重要な界面を形成するゲート絶縁膜／半導体層を連続的に成膜することは困難である。また、ゲート絶縁膜／半導体層を連続成膜するとしても、チャネル面は半導体層上面であるために、引き続き行われるゲート絶縁膜形成の際にプラズマ等によってチャネル面がダメージを受ける可能性が高い。   Further, in the top gate structure, it is necessary to form (pattern) a semiconductor layer (channel portion) before forming the gate insulating film, and the gate insulating film / semiconductor layer that forms an interface important for transistor operation is continuously formed. It is difficult to do. Even when the gate insulating film / semiconductor layer is continuously formed, the channel surface is the upper surface of the semiconductor layer, and therefore the channel surface is highly likely to be damaged by plasma or the like when the gate insulating film is subsequently formed. .

また、本願発明者らの検討によれば、オフセット構造のＴＦＴは、オフ電流は減少するものの、オン電流も急激に減少することが判った。   Further, according to the study by the inventors of the present application, it has been found that the off-state current of the TFT having the offset structure decreases rapidly but the on-state current also decreases rapidly.

本発明は、上記問題点に鑑みなされたものであり、その目的は、オン電流を維持したままオフ電流を下げることができ、かつ、安価で優れた表示品位を得ることができる薄膜トランジスタおよびアクティブマトリクス基板を提供することにある。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a thin film transistor and an active matrix that can reduce off-current while maintaining on-current, and can obtain excellent display quality at low cost. It is to provide a substrate.

本発明にかかる薄膜トランジスタは、上記課題を解決するために、絶縁基板上に、ゲート電極、ゲート絶縁層、半導体層が、上記絶縁基板側からこの順に積層されたボトムゲート型の薄膜トランジスタであって、上記半導体層は、微結晶シリコンを含み、当該薄膜トランジスタを上記絶縁基板の法線方向から視たときに、上記ゲート電極を挟んで対向するソース電極およびドレイン電極における上記ゲート電極側の各端面と、上記ゲート電極の端面とがそれぞれ面一であることを特徴としている。   In order to solve the above problems, a thin film transistor according to the present invention is a bottom gate type thin film transistor in which a gate electrode, a gate insulating layer, and a semiconductor layer are stacked in this order from the insulating substrate side on an insulating substrate, The semiconductor layer includes microcrystalline silicon, and when the thin film transistor is viewed from the normal direction of the insulating substrate, each end surface on the gate electrode side of the source electrode and the drain electrode facing each other across the gate electrode; Each of the gate electrodes is flush with each other.

また、本発明にかかるアクティブマトリクス基板は、上記薄膜トランジスタを備えていることを特徴としている。   An active matrix substrate according to the present invention includes the thin film transistor.

なお、本発明において、「当該薄膜トランジスタを上記絶縁基板の法線方向から視たときに、上記ゲート電極を挟んで対向する上記ソース電極およびドレイン電極における上記ゲート電極側の各端面と、上記ゲート電極の端面とがそれぞれ面一」とは、上記ソース電極およびドレイン電極における上記ゲート電極側の各端面が、上記ゲート電極の各端面の延長線上（つまり、同一面内）に位置し、平面視で（つまり、上記薄膜トランジスタを基板面に対し垂直方向から見たときに）、上記ソース電極およびドレイン電極が、上記ゲート電極とオーバーラップもしくは平面的に離間していないことを意味する。   In the present invention, “when the thin film transistor is viewed from the normal direction of the insulating substrate, each end surface on the gate electrode side of the source electrode and the drain electrode facing each other across the gate electrode, and the gate electrode The end surfaces of the gate electrode side of the source electrode and the drain electrode are located on the extension line of each end surface of the gate electrode (that is, in the same plane), and in plan view That is, when the thin film transistor is viewed from the direction perpendicular to the substrate surface, it means that the source electrode and the drain electrode are not overlapped or spaced apart from each other in plan view.

本願発明者らは、上記課題を解決すべく鋭意検討した結果、微結晶シリコンを用いたボトムゲート型の薄膜トランジスタにおいて、該薄膜トランジスタを絶縁基板の法線方向から視たときに、上記ゲート電極を挟んで対向する上記ソース電極およびドレイン電極における上記ゲート電極側（つまり、チャネル部側）の各端面と、上記ゲート電極の端面とがそれぞれ面一である場合のみ、オン電流を維持したままオフ電流のみを下げることができることを見出した。   As a result of intensive investigations to solve the above problems, the inventors of the present application have found that in a bottom gate type thin film transistor using microcrystalline silicon, the gate electrode is sandwiched when the thin film transistor is viewed from the normal direction of the insulating substrate. Only when each end face of the source electrode and drain electrode facing each other on the gate electrode side (that is, the channel portion side) and the end face of the gate electrode are flush with each other, only the off current is maintained while maintaining the on current. It was found that can be lowered.

また、上記薄膜トランジスタは、ボトムゲート構造を有していることから、トランジスタ動作にとって重要な界面を形成する上記ゲート絶縁層および半導体層を連続的に成膜することができるとともに、ゲート絶縁層形成の際に、プラズマ等によってチャネル面がダメージを受けることもない。   In addition, since the thin film transistor has a bottom gate structure, the gate insulating layer and the semiconductor layer that form an interface important for transistor operation can be continuously formed, and the gate insulating layer is formed. At this time, the channel surface is not damaged by plasma or the like.

しかも、上記薄膜トランジスタは、ボトムゲート構造を有していることから、現行のアモルファスシリコンＴＦＴの生産ラインとの相性が良い。また、イオン注入機が不要であり、投資コストを低く抑えることができるとともに、ＬＤＤ構造あるいはオフセット構造とする場合のようにマスク枚数や工程数が増加することもない。   Moreover, since the thin film transistor has a bottom gate structure, it is compatible with the current amorphous silicon TFT production line. In addition, an ion implanter is not required, and the investment cost can be kept low, and the number of masks and the number of processes are not increased as in the case of the LDD structure or the offset structure.

さらに、上記薄膜トランジスタは、チャネル部に微結晶シリコンを用いていることから、移動度（μ_sat）が高く、オン電流が大きい。このため、液晶表示装置等の画素容量を短いスイッチング時間で充電させることができる。また、アクティブマトリクス基板内にドライバ等の周辺回路の一部または全体を作り込むことができ、アクティブマトリクス液晶表示装置あるいはイメージセンサ等において、駆動回路を同一基板上に同時に形成できるという利点も有している。   Further, since the thin film transistor uses microcrystalline silicon for a channel portion, the mobility (μ_sat) is high and the on-state current is large. For this reason, a pixel capacity of a liquid crystal display device or the like can be charged in a short switching time. In addition, a part or the whole of a peripheral circuit such as a driver can be formed in an active matrix substrate, and an active matrix liquid crystal display device or an image sensor has an advantage that a drive circuit can be formed on the same substrate at the same time. ing.

また、微結晶シリコンは、成膜温度が低く、上記絶縁基板として、安価なガラス基板を使用することができる。   Microcrystalline silicon has a low deposition temperature, and an inexpensive glass substrate can be used as the insulating substrate.

しかも、上記薄膜トランジスタは、上記半導体層、つまり、チャネル部に微結晶シリコンを用いていることから、多結晶シリコン薄膜トランジスタを作製するために必要とされる工程数よりも少ない工程数で作製が可能である。   In addition, since the thin film transistor uses microcrystalline silicon for the semiconductor layer, that is, the channel portion, it can be manufactured with a smaller number of processes than that required for manufacturing a polycrystalline silicon thin film transistor. is there.

したがって、上記薄膜トランジスタは、アモルファスシリコン薄膜トランジスタの生産プロセスと同等のマスク枚数での作製が可能であり、また、アモルファスシリコン薄膜トランジスタと同程度の工程数やコストで作製され得るという利点を有している。   Therefore, the thin film transistor can be manufactured with the same number of masks as the amorphous silicon thin film transistor production process, and has the advantage that it can be manufactured with the same number of steps and cost as the amorphous silicon thin film transistor.

したがって、上記の各構成によれば、オン電流を維持したままオフ電流を下げることができ、かつ、安価で優れた表示品位を得ることができる薄膜トランジスタを提供することができる。   Therefore, according to each of the above-described configurations, it is possible to provide a thin film transistor that can reduce the off-current while maintaining the on-current, and can obtain an excellent display quality at low cost.

上記ソース電極およびドレイン電極は、馬蹄形もしくは櫛歯状であり、上記ゲート電極は、上記ソース電極およびドレイン電極の輪郭に沿った蛇行形状を有していることが好ましい。   It is preferable that the source electrode and the drain electrode have a horseshoe shape or a comb shape, and the gate electrode has a meandering shape along the outline of the source electrode and the drain electrode.

薄膜トランジスタのオン電流は、通常、チャネル幅に比例することから、大きなオン電流を得るためには、チャネル長を小さくし、チャネル幅を大きくする必要がある。   Since the on-current of a thin film transistor is generally proportional to the channel width, in order to obtain a large on-current, it is necessary to reduce the channel length and increase the channel width.

前記したように、上記薄膜トランジスタにおいて、上記半導体層を挟んで対向するソース電極およびドレイン電極における上記半導体層側の各端面と、上記ゲート電極の端面とは、それぞれ面一に形成されている。したがって、上記ソース電極およびドレイン電極が馬蹄形もしくは櫛歯状である場合、上記ゲート電極は、上記ソース電極およびドレイン電極の輪郭に沿った蛇行形状を有している。   As described above, in the thin film transistor, each end surface on the semiconductor layer side of the source electrode and the drain electrode facing each other across the semiconductor layer and the end surface of the gate electrode are formed flush with each other. Therefore, when the source electrode and the drain electrode have a horseshoe shape or a comb shape, the gate electrode has a meandering shape along the outline of the source electrode and the drain electrode.

上記の構成によれば、上記ソース電極およびドレイン電極の輪郭に沿って蛇行する上記ゲート電極の形状で規定されるチャネル幅を、上記ソース電極およびドレイン電極間の距離で決定されるチャネル長に対して大きくすることができる。   According to the above configuration, the channel width defined by the shape of the gate electrode meandering along the contours of the source electrode and the drain electrode is set to a channel length determined by the distance between the source electrode and the drain electrode. Can be enlarged.

したがって、上記の構成によれば、薄膜トランジスタを大型化することなく、オン電流を十分に大きくすることができる。言い換えれば、狭い面積でも広いチャネル幅を確保することができる。   Therefore, according to the above configuration, the on-current can be sufficiently increased without increasing the size of the thin film transistor. In other words, a wide channel width can be secured even in a small area.

本発明にかかる薄膜トランジスタおよびアクティブマトリクス基板は、以上のように、微結晶シリコンを用いたボトムゲート型の薄膜トランジスタにおいて、当該薄膜トランジスタを上記絶縁基板の法線方向から視たときに、上記ゲート電極を挟んで対向するソース電極およびドレイン電極における上記ゲート電極側の各端面と、上記ゲート電極の端面とがそれぞれ面一である構成を有し、これにより、オン電流を維持したままオフ電流のみを下げることができる。   As described above, the thin film transistor and the active matrix substrate according to the present invention are bottom gate type thin film transistors using microcrystalline silicon, and sandwich the gate electrode when the thin film transistor is viewed from the normal direction of the insulating substrate. The end surfaces of the source and drain electrodes facing each other on the gate electrode side and the end surface of the gate electrode are flush with each other, thereby reducing only the off current while maintaining the on current. Can do.

また、上記薄膜トランジスタは、ボトムゲート構造を有していることから、トランジスタ動作にとって重要な界面を形成する上記ゲート絶縁層および半導体層を連続的に成膜することができるとともに、チャネル面のプラズマダメージを回避することができる。   Further, since the thin film transistor has a bottom gate structure, the gate insulating layer and the semiconductor layer that form an interface important for transistor operation can be continuously formed, and plasma damage on the channel surface can be achieved. Can be avoided.

さらに、上記薄膜トランジスタは、チャネル部に微結晶シリコンを用いていることから、移動度（μ_sat）が高く、オン電流が大きい。   Further, since the thin film transistor uses microcrystalline silicon for a channel portion, the mobility (μ_sat) is high and the on-state current is large.

しかも、上記薄膜トランジスタは、ボトムゲート構造を有していることから、現行のアモルファスシリコンＴＦＴの生産ラインとの相性が良く、イオン注入機が不要で、投資コストを低く抑えることができるとともに、マスク枚数や工程数も少なくて済むという利点を有している。   In addition, since the thin film transistor has a bottom gate structure, it has good compatibility with the current production line of amorphous silicon TFTs, does not require an ion implanter, can reduce the investment cost, and can reduce the number of masks. And the number of processes is small.

したがって、本発明によれば、オン電流を維持したままオフ電流を下げることができ、かつ、安価で優れた表示品位を得ることができる薄膜トランジスタを提供することができる。   Therefore, according to the present invention, it is possible to provide a thin film transistor that can reduce the off-current while maintaining the on-current, and can obtain an excellent display quality at low cost.

〔実施の形態１〕
本発明の一実施形態について図１〜図１０に基づいて説明すれば以下の通りである。 [Embodiment 1]
An embodiment of the present invention will be described with reference to FIGS.

図１は、本実施の形態にかかる薄膜トランジスタ（以下、「ＴＦＴ」と記す）の概略構成を示す断面図であり、図２は、図１に示すＴＦＴを備えたアクティブマトリクス基板（薄膜トランジスタ基板）の要部の概略構成を示す平面図である。   FIG. 1 is a cross-sectional view illustrating a schematic configuration of a thin film transistor (hereinafter referred to as “TFT”) according to the present embodiment, and FIG. 2 illustrates an active matrix substrate (thin film transistor substrate) including the TFT illustrated in FIG. It is a top view which shows schematic structure of the principal part.

図２に示すように、本実施の形態にかかるアクティブマトリクス基板１０は、ガラス基板等の絶縁基板１上に、互いに平行に配置された複数のゲートライン２と、各ゲートライン２に直交して配置された複数のソースライン３とを備えている。これらゲートライン２とソースライン３とは、互いに異なる平面に形成されており、上記ゲートライン２上に形成されたゲート絶縁層１３（図１参照）によって電気的に絶縁分離されている。   As shown in FIG. 2, the active matrix substrate 10 according to the present embodiment includes a plurality of gate lines 2 arranged in parallel to each other on an insulating substrate 1 such as a glass substrate, and orthogonal to each gate line 2. And a plurality of source lines 3 arranged. The gate line 2 and the source line 3 are formed on different planes, and are electrically insulated and separated by a gate insulating layer 13 (see FIG. 1) formed on the gate line 2.

これらゲートライン２とソースライン３とで囲まれた領域には、それぞれ、画素電極４が形成されている。これら画素電極４は、上記絶縁基板１上に、マトリクス状に配置されている。   Pixel electrodes 4 are respectively formed in regions surrounded by the gate lines 2 and the source lines 3. These pixel electrodes 4 are arranged in a matrix on the insulating substrate 1.

また、上記ゲートライン２とソースライン３との各交差部には、スイッチング素子として、本実施の形態にかかるＴＦＴ１１が、それぞれ配置されている。   In addition, TFTs 11 according to the present embodiment are disposed as switching elements at the intersections of the gate line 2 and the source line 3, respectively.

上記ＴＦＴ１１のゲート電極１２は、上記ゲートライン２の一部からなっている。また、上記ＴＦＴ１１のソース電極１６は、上記ソースライン３の一部からなっている。上記ＴＦＴ１１のドレイン電極１７は、上記画素電極４に電気的に接続されている。すなわち、上記画素電極４は、上記ゲートライン２に接続されたＴＦＴ１１を介して上記ソースライン３に接続されている。   The gate electrode 12 of the TFT 11 is composed of a part of the gate line 2. Further, the source electrode 16 of the TFT 11 is composed of a part of the source line 3. The drain electrode 17 of the TFT 11 is electrically connected to the pixel electrode 4. That is, the pixel electrode 4 is connected to the source line 3 via the TFT 11 connected to the gate line 2.

また、上記画素電極４上には、必要に応じて、図示しない配向膜が設けられている。上記アクティブマトリクス基板１０は、例えば、図示しないカラーフィルタ基板等の対向と、液晶層等の表示媒体層を介して貼り合わされることにより、液晶表示装置等の表示装置として用いられる。   An alignment film (not shown) is provided on the pixel electrode 4 as necessary. The active matrix substrate 10 is used as a display device such as a liquid crystal display device by being bonded to, for example, a color filter substrate or the like (not shown) and a display medium layer such as a liquid crystal layer.

本実施の形態にかかるＴＦＴ１１は、図１に示すように、絶縁基板１上に、ゲート電極１２、ゲート絶縁層１３、半導体層１４（チャネル部）が、上記絶縁基板１側からこの順に配された、ボトムゲート型のＴＦＴである。   As shown in FIG. 1, the TFT 11 according to this embodiment includes a gate electrode 12, a gate insulating layer 13, and a semiconductor layer 14 (channel portion) arranged in this order from the insulating substrate 1 side on an insulating substrate 1. In addition, it is a bottom gate type TFT.

上記半導体層１４は、微結晶シリコンを含む微結晶シリコン層であり、ゲート絶縁層１３上に、島状に形成されている。   The semiconductor layer 14 is a microcrystalline silicon layer containing microcrystalline silicon, and is formed in an island shape over the gate insulating layer 13.

また、上記ゲート絶縁層１３上には、上記半導体層１４および該半導体層１４上に形成されたオーミックコンタクト層１５を介して、ソース電極１６およびドレイン電極１７が設けられている。また、上記半導体層１４、ソース電極１６、およびドレイン電極１７の上には、これら半導体層１４、ソース電極１６、およびドレイン電極１７を覆うパッシベーション膜３１（保護膜）が設けられている。   A source electrode 16 and a drain electrode 17 are provided on the gate insulating layer 13 via the semiconductor layer 14 and an ohmic contact layer 15 formed on the semiconductor layer 14. A passivation film 31 (protective film) that covers the semiconductor layer 14, the source electrode 16, and the drain electrode 17 is provided on the semiconductor layer 14, the source electrode 16, and the drain electrode 17.

上記ＴＦＴ１１を上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２を挟んで対向する上記ソース電極１６およびドレイン電極１７における、上記ゲート電極１２側の各端面１６ａ・１７ａは、図１および図２において二点鎖線で囲んだ領域に示すように、上記ソース電極１６およびドレイン電極１７と対向する、上記ゲート電極１２の各端面１２ａ・１２ｂに対し、それぞれ面一となるように形成されている。言い換えれば、上記半導体層１４のチャネル部を挟んで対向する上記ソース電極１６およびドレイン電極１７における、チャネル部側の各端面１６ａ・１７ａは、上記ゲート電極１２の各端面１２ａ・１２ｂに対し、それぞれ面一となるように形成されている。   When the TFT 11 is viewed from the normal direction of the insulating substrate 1, the end surfaces 16 a and 17 a on the gate electrode 12 side of the source electrode 16 and the drain electrode 17 facing each other with the gate electrode 12 in between are shown in FIG. As shown in the region surrounded by a two-dot chain line in FIG. 1 and FIG. 2, the end surfaces 12a and 12b of the gate electrode 12 facing the source electrode 16 and the drain electrode 17 are formed to be flush with each other. Has been. In other words, the end surfaces 16a and 17a on the channel portion side of the source electrode 16 and the drain electrode 17 facing each other with the channel portion of the semiconductor layer 14 in between are opposite to the end surfaces 12a and 12b of the gate electrode 12, respectively. It is formed to be flush with each other.

なお、本実施の形態において、「上記ＴＦＴ１１を上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２を挟んで対向する上記ソース電極１６およびドレイン電極１７における、上記ゲート電極１２側の各端面１６ａ・１７ａが、上記ゲート電極１２の各端面１２ａ・１２ｂに対し、それぞれ面一」とは、上記ソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａが、上記ゲート電極１２の各端面１２ａ・１２ｂの延長線上（つまり、同一面内）に位置しており、平面視で（つまり、上記ＴＦＴ１１を上から見たときに）、上記ソース電極１６およびドレイン電極１７が、ゲート電極１２とオーバーラップもしくは離間（平面的に離間）していないことを意味する。   In the present embodiment, “when the TFT 11 is viewed from the normal direction of the insulating substrate 1, the gate electrode 12 side of the source electrode 16 and the drain electrode 17 facing each other with the gate electrode 12 interposed therebetween. The end faces 16a and 17a of the gate electrode 12 are flush with the end faces 12a and 12b of the gate electrode 12, respectively. The end faces 16a and 17a of the source electrode 16 and the drain electrode 17 are The source electrode 16 and the drain electrode 17 are located on the extended line of the end faces 12a and 12b (that is, in the same plane), and the source electrode 16 and the drain electrode 17 are seen in a plan view (that is, when the TFT 11 is viewed from above). Means that they are not overlapped or separated (planarly separated).

図３は、従来のオフセット構造を有するＴＦＴにおけるソース電極およびドレイン電極とゲート電極とのオーバーラップ依存性を示すグラフである。図３は、オフセット構造を有するＴＦＴにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量（μｍ）を種々変更したときのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性を示している。   FIG. 3 is a graph showing the overlap dependency of the source and drain electrodes and the gate electrode in a TFT having a conventional offset structure. FIG. 3 shows Vg (gate voltage) -Id (drain current) characteristics when the amount of overlap (μm) between the source and drain electrodes and the gate electrode is variously changed in the TFT having the offset structure.

また、図４は、ソース電極およびドレイン電極とゲート電極とのオーバーラップ依存性を調べるために用いたボトムゲート型のＴＦＴの概略構成を示す断面図であり、図５（ａ）・（ｂ）は、ボトムゲート型のＴＦＴにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量（μｍ）を種々変更したときのソース電極およびドレイン電極とゲート電極とのオーバーラップ依存性を示すグラフである。なお、図５（ａ）は、図４に示すボトムゲート型のＴＦＴにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量（μｍ）を種々変更したときの該オーバーラップ量（μｍ）と、Ｖｇ＝３０Ｖとしたときのオン電流（Ａ）との関係を示し、図５（ｂ）は、図４に示すボトムゲート型のＴＦＴにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量（μｍ）を種々変更したときの該オーバーラップ量（μｍ）と、Ｖｇ＝−３０Ｖとしたときのオフ電流（Ａ）との関係を示す。   FIG. 4 is a cross-sectional view showing a schematic configuration of a bottom-gate TFT used for examining the dependency of overlap between the source and drain electrodes and the gate electrode, and FIGS. 5 (a) and 5 (b). These are graphs showing the overlap dependency between the source electrode, the drain electrode and the gate electrode when the overlap amount (μm) between the source electrode, the drain electrode and the gate electrode is variously changed in the bottom gate type TFT. 5A shows the overlap amount (μm) when the overlap amount (μm) between the source electrode, the drain electrode and the gate electrode in the bottom gate TFT shown in FIG. FIG. 5B shows the amount of overlap (μm) between the source and drain electrodes and the gate electrode in the bottom gate type TFT shown in FIG. ) Is variously changed, and the relationship between the overlap amount (μm) and the off-state current (A) when Vg = −30V is shown.

なお、説明の便宜上、図４において、図１に示す構成要素と同様の機能を有する構成要素には同一の番号を付し、その説明を省略する。   For convenience of explanation, in FIG. 4, components having the same functions as those shown in FIG.

図４に示すＴＦＴは、絶縁基板１上に、ゲート電極１２、ゲート絶縁層１３、半導体層１４（第１の半導体層、チャネル部）、Ｐ（リン）等のｎ型不純物をドープしたｎ＋シリコンからなるオーミックコンタクト層１５（第２の半導体層）、ソース電極１６およびドレイン電極１７が、この順に積層されている。 The TFT shown in FIG. 4 has n + doped on the insulating substrate 1 with an n-type impurity such as a gate electrode 12, a gate insulating layer 13, a semiconductor layer 14 (first semiconductor layer, channel portion), and P (phosphorus). An ohmic contact layer 15 (second semiconductor layer) made of silicon, a source electrode 16 and a drain electrode 17 are laminated in this order.

上記半導体層１４には、微結晶シリコンを含む微結晶シリコン層を用いた。また、オーミックコンタクト層１５には、ｎ＋アモルファスシリコンを用いた。上記測定は、ゲート電極１２とソース電極１６（あるいはドレイン電極１７）とのオーバーラップ量ｘ（μｍ）を変更した以外は、同じ測定条件にて測定した。なお、上記ゲート電極１２とソース電極１６とのオーバーラップ量ｘと、ゲート電極１２とドレイン電極１７とのオーバーラップ量ｘとは互いに等しくなるように設定されている。 As the semiconductor layer 14, a microcrystalline silicon layer containing microcrystalline silicon was used. Further, n + amorphous silicon was used for the ohmic contact layer 15. The measurement was performed under the same measurement conditions except that the overlap amount x (μm) between the gate electrode 12 and the source electrode 16 (or the drain electrode 17) was changed. The overlap amount x between the gate electrode 12 and the source electrode 16 and the overlap amount x between the gate electrode 12 and the drain electrode 17 are set to be equal to each other.

図３に示すように、オフセット構造のＴＦＴは、ソース電極およびドレイン電極とゲート電極とのオーバーラップ量が−０．５μｍのときに見られるように、オフ電流は減少するが、オン電流も急激に減少する。   As shown in FIG. 3, in the TFT having the offset structure, the off-current decreases as shown in the case where the overlap amount of the source electrode, the drain electrode, and the gate electrode is −0.5 μm, but the on-current also sharply increases. To decrease.

これに対し、図５（ａ）・（ｂ）に示すように、ソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａとゲート電極１２の各端面１２ａ・１２ｂとが面一（つまり、ソース電極１６およびドレイン電極１７とゲート電極１２とのオーバーラップ量ｘが０μｍ）の場合のみ、オン電流が高く、かつ、オフ電流が小さくなる。   On the other hand, as shown in FIGS. 5A and 5B, the end surfaces 16a and 17a of the source electrode 16 and the drain electrode 17 and the end surfaces 12a and 12b of the gate electrode 12 are flush with each other (that is, the source electrode). 16 and when the overlap amount x between the drain electrode 17 and the gate electrode 12 is 0 μm), the on-current is high and the off-current is small.

なお、上記オーバーラップ依存性は、シミュレーションにより求めた。上記シミュレーションに用いた条件は、以下の通りである。   The overlap dependency was obtained by simulation. The conditions used for the simulation are as follows.

トランジスタサイズ：チャネル長Ｌ＝４μｍ（図４参照）、チャネル幅Ｗ＝２０μｍ
ゲート線幅ｄ（図４参照）：１４μｍ、１０μｍ、６μｍ、４μｍ、３μｍ
また、表１に、図５（ａ）・（ｂ）に示すシミュレーション結果をまとめて示す。 Transistor size: channel length L = 4 μm (see FIG. 4), channel width W = 20 μm
Gate line width d (see FIG. 4): 14 μm, 10 μm, 6 μm, 4 μm, 3 μm
Table 1 summarizes the simulation results shown in FIGS. 5 (a) and 5 (b).

Figure 2010129881
Figure 2010129881

本実施の形態によれば、上記したようにソース電極１６およびドレイン電極１７とゲート電極１２とのオーバーラップ量ｘをゼロにする（つまり、図１に示す構成とする）ことで、オン電流を維持したままオフ電流のみを下げることができ、良好なＴＦＴ特性を得ることができることが判る。   According to the present embodiment, as described above, the on-current is reduced by reducing the overlap amount x between the source electrode 16 and the drain electrode 17 and the gate electrode 12 (that is, the configuration shown in FIG. 1). It can be seen that only the off-state current can be lowered while maintaining it, and good TFT characteristics can be obtained.

ここで、上記したようにソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａとゲート電極１２の各端面１２ａ・１２ｂとが面一の重畳しない構造にすることによってオフ電流が低減するメカニズムについて以下に説明する。   Here, as described above, a mechanism for reducing the off-current by adopting a structure in which the end faces 16a and 17a of the source electrode 16 and the drain electrode 17 and the end faces 12a and 12b of the gate electrode 12 do not overlap each other will be described below. Explained.

図１０は、特許文献３に記載のＴＦＴの構成の一例を示す断面図である。   FIG. 10 is a cross-sectional view showing an example of the configuration of the TFT described in Patent Document 3. As shown in FIG.

図１０に示す薄膜トランジスタは、トップゲート型のトランジスタであり、透明なガラス基板３０１上に、バッファ層３０２、多結晶シリコンからなる半導体層３０３、ゲート絶縁膜３０４、ゲート電極３０５、層間絶縁膜３０６、ソース電極３０７およびドレイン電極３０８が、ガラス基板３０１側からこの順に設けられた構成を有している。   The thin film transistor shown in FIG. 10 is a top-gate transistor, and on a transparent glass substrate 301, a buffer layer 302, a semiconductor layer 303 made of polycrystalline silicon, a gate insulating film 304, a gate electrode 305, an interlayer insulating film 306, The source electrode 307 and the drain electrode 308 are provided in this order from the glass substrate 301 side.

上記半導体層３０３は、チャネル部３１１と、その両側に形成されたソース領域３１２およびドレイン領域３１３を備えるとともに、上記ソース領域３１２、ドレイン領域３１３と上記チャネル部３１１との間にそれぞれ設けられた、高抵抗のオフセット部３１４・３１５を備えている。上記ゲート電極３０５は、上記ゲート絶縁膜３０４上に、上記オフセット部３１４・３１５とオーバーラップしないように設けられており、ソース電極３０７およびドレイン電極３０８は、上記層間絶縁膜３０６に設けられたコンタクトホール３０９を介して、上記ソース領域３１２、ドレイン領域３１３とそれぞれ電気的に接続されている。   The semiconductor layer 303 includes a channel portion 311 and a source region 312 and a drain region 313 formed on both sides thereof, and is provided between the source region 312, the drain region 313 and the channel portion 311, respectively. High-resistance offset portions 314 and 315 are provided. The gate electrode 305 is provided on the gate insulating film 304 so as not to overlap the offset portions 314 and 315, and the source electrode 307 and the drain electrode 308 are contacts provided on the interlayer insulating film 306. The source region 312 and the drain region 313 are electrically connected to each other through the hole 309.

オフ電流の原因は、一般的に、トランジスタがオフのとき、ソース電極とドレイン電極との間に印加された電圧が、ドレイン領域とチャネル部との境界部分に集中し、ドレイン領域とチャネル部との接合部でトラップを介して漏れ電流が生じるためと考えられている。   The cause of the off-current is generally that when the transistor is off, the voltage applied between the source electrode and the drain electrode is concentrated at the boundary between the drain region and the channel portion, and the drain region and the channel portion are It is considered that leakage current is generated through the trap at the junction.

したがって、図１０に示すようなオフセット構造の薄膜トランジスタは、ドレイン領域３１３とチャネル部３１１との間に設けられた高抵抗のオフセット部３１５で、上記接合部での電界を分散させることにより、オフ電流を低減させることができる。   Therefore, the thin film transistor having the offset structure as shown in FIG. 10 has an off-current by dispersing the electric field at the junction with the offset portion 315 having a high resistance provided between the drain region 313 and the channel portion 311. Can be reduced.

なお、ＬＤＤ構造のＴＦＴも、基本的には図１０に示すオフセット構造のＴＦＴと同様の考え方で、オフ電流を低減させることができる。   Note that an LDD-structure TFT can also basically reduce off-state current in the same way as the offset-structure TFT shown in FIG.

ボトムゲート型のＴＦＴに関しても、同様のことが言える。図４に示すように、ボトムゲート型のＴＦＴでは、ドレイン電極１７とゲート電極１２との間のオーバーラップ量ｘが大きいほど漏れ電流は大きくなり、ドレイン電極１７とゲート電極１２との間に隙間（オフセット）をもたせると漏れ電流は小さくなる。   The same can be said for bottom-gate TFTs. As shown in FIG. 4, in the bottom gate type TFT, the leakage current increases as the overlap amount x between the drain electrode 17 and the gate electrode 12 increases, and a gap is formed between the drain electrode 17 and the gate electrode 12. (Offset) reduces the leakage current.

しかしながら、図３に示したように、ドレイン電極１７とゲート電極１２との間に隙間（オフセット）をもたせると、オン電流も下がる。つまり、漏れ電流の大きさと、オン電流の大きさとは、トレードオフの関係にある。   However, as shown in FIG. 3, when a gap (offset) is provided between the drain electrode 17 and the gate electrode 12, the on-current is also reduced. That is, the magnitude of the leakage current and the magnitude of the on-current are in a trade-off relationship.

このため、オン電流を下げずにオフ電流を下げるには、ソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａとゲート電極１２の各端面１２ａ・１２ｂとが面一の重畳しない構造が最適と考えられる。   Therefore, in order to reduce the off-current without reducing the on-current, a structure in which the end faces 16a and 17a of the source electrode 16 and the drain electrode 17 and the end faces 12a and 12b of the gate electrode 12 are not flush with each other is optimal. Conceivable.

本実施の形態によれば、上記したように、微結晶シリコン（μｃ−Ｓｉ）を用いたボトムゲート型のＴＦＴにおいて、ゲート電極１２とドレイン電極１７とのオーバーラップを制御することで、オフ電流を低減し、オン／オフ特性の良いトランジスタ構造を実現することができる。すなわち、上記ＴＦＴ１１を用いれば、図５（ａ）・（ｂ）に示したように、オン電流を維持したままオフ電流のみを下げることができる。   According to the present embodiment, as described above, in the bottom gate type TFT using microcrystalline silicon (μc-Si), the overlap between the gate electrode 12 and the drain electrode 17 is controlled, whereby the off-current Thus, a transistor structure with good on / off characteristics can be realized. That is, when the TFT 11 is used, as shown in FIGS. 5A and 5B, only the off current can be lowered while the on current is maintained.

また、上記ＴＦＴ１１は、図１に示すようにボトムゲート構造を有していることから、トランジスタ動作にとって重要な界面を形成する上記ゲート絶縁層１３および半導体層１４を連続的に成膜することができるとともに、ゲート絶縁層１３形成の際に、プラズマ等によってチャネル面がダメージを受けることもない。   Further, since the TFT 11 has a bottom gate structure as shown in FIG. 1, the gate insulating layer 13 and the semiconductor layer 14 that form an interface important for transistor operation can be continuously formed. In addition, the channel surface is not damaged by plasma or the like when the gate insulating layer 13 is formed.

しかも、上記ＴＦＴ１１は、ボトムゲート構造を有していることから、現行のアモルファスシリコンＴＦＴの生産ラインとの相性が良い。また、イオン注入機が不要であり、投資コストを低く抑えることができるとともに、ＬＤＤ構造あるいはオフセット構造とする場合のようにマスク枚数や工程数が増加することもない。   Moreover, since the TFT 11 has a bottom gate structure, it is compatible with the current amorphous silicon TFT production line. In addition, an ion implanter is not required, and the investment cost can be kept low, and the number of masks and the number of processes are not increased as in the case of the LDD structure or the offset structure.

さらに、上記ＴＦＴ１１は、チャネル部に微結晶シリコンを用いていることから、移動度（μ_sat）が高く、オン電流が大きい。このため、液晶表示装置等の画素容量を短いスイッチング時間で充電させることができる。また、アクティブマトリクス基板１０内にドライバ等の周辺回路の一部または全体を作り込むことができ、アクティブマトリクス液晶表示装置あるいはイメージセンサ等において、駆動回路を同一基板上に同時に形成できるという利点も有している。   Furthermore, since the TFT 11 uses microcrystalline silicon for the channel portion, the mobility (μ_sat) is high and the on-current is large. For this reason, a pixel capacity of a liquid crystal display device or the like can be charged in a short switching time. Further, a part or the whole of a peripheral circuit such as a driver can be formed in the active matrix substrate 10, and there is an advantage that a drive circuit can be simultaneously formed on the same substrate in an active matrix liquid crystal display device or an image sensor. is doing.

また、微結晶シリコンは、成膜温度が低く、上記したように、絶縁基板１として、安価なガラス基板を使用することができる。なお、微結晶シリコンに含まれる結晶粒の粒径は数ｎｍ〜数１００ｎｍ程度と小さく、膜厚が薄く、良好な半導体特性を有する半導体層１４を、絶縁基板１全面に渡って成膜することができる。   Microcrystalline silicon has a low film formation temperature, and an inexpensive glass substrate can be used as the insulating substrate 1 as described above. Note that the crystal grain size included in the microcrystalline silicon is as small as several nanometers to several hundred nanometers, the film thickness is thin, and the semiconductor layer 14 having favorable semiconductor characteristics is formed over the entire surface of the insulating substrate 1. Can do.

しかも、上記ＴＦＴ１１は、チャネル部に微結晶シリコンを用いていることから、多結晶シリコンＴＦＴを作製するために必要とされる工程数よりも少ない工程数で作製が可能である。   Moreover, since the TFT 11 uses microcrystalline silicon for the channel portion, it can be manufactured with a smaller number of steps than the number of steps required for manufacturing a polycrystalline silicon TFT.

したがって、上記ＴＦＴ１１は、アモルファスシリコンＴＦＴの生産プロセスと同等のマスク枚数での作製が可能であり、また、アモルファスシリコンＴＦＴと同程度の工程数やコストで作製され得るという利点を有している。   Therefore, the TFT 11 can be manufactured with the same number of masks as the amorphous silicon TFT production process, and has the advantage that it can be manufactured with the same number of steps and cost as the amorphous silicon TFT.

以上のように、上記ＴＦＴ１１によれば、オン電流を維持したままオフ電流のみを下げることができるのみならず、安価で優れた表示品位を得ることができる。   As described above, according to the TFT 11, not only the off current can be lowered while the on current is maintained, but also an excellent display quality can be obtained at a low cost.

次に、上記ＴＦＴ１１の製造方法について、図６（ａ）〜（ｆ）を参照して以下に説明する。   Next, a manufacturing method of the TFT 11 will be described below with reference to FIGS.

図６（ａ）〜（ｆ）は、本実施の形態にかかる、上記図１に示すＴＦＴ１１の製造方法の一例を、製造工程順に示す断面図である。   6A to 6F are cross-sectional views showing an example of a manufacturing method of the TFT 11 shown in FIG. 1 according to the present embodiment in order of manufacturing steps.

まず、図６（ａ）に示すように、ガラス基板等の絶縁基板１上に、ゲート電極１２を形成する。ゲート電極１２は、上記絶縁基板１上に、スパッタ法あるいは蒸着法を用いて低抵抗の導電材料（電極材料）を堆積させて導電層を形成し、その後、上記導電層上に、レジストパターン膜を形成し、このレジストパターン膜をマスクとするフォトリソグラフィにより上記導電層をパターニングすることによって形成することができる。上記ゲート電極１２は、例えば島状にパターン形成される。   First, as shown in FIG. 6A, a gate electrode 12 is formed on an insulating substrate 1 such as a glass substrate. The gate electrode 12 is formed by depositing a low-resistance conductive material (electrode material) on the insulating substrate 1 by sputtering or vapor deposition to form a conductive layer, and then forming a resist pattern film on the conductive layer. And the conductive layer is patterned by photolithography using the resist pattern film as a mask. The gate electrode 12 is patterned in an island shape, for example.

なお、上記ＴＦＴ１１を備えた薄膜トランジスタ基板（ＴＦＴ基板）として、図２に示すアクティブマトリクス基板１０を製造する場合、上記導電層をパターニングすることで、ゲートライン２、ゲート電極１２を同時にパターン形成することができる。   When the active matrix substrate 10 shown in FIG. 2 is manufactured as the thin film transistor substrate (TFT substrate) provided with the TFT 11, the gate line 2 and the gate electrode 12 are simultaneously patterned by patterning the conductive layer. Can do.

上記導電材料としては、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、インジウム錫酸化物（ＩＴＯ）、酸化錫（ＳｎＯ２）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）等の低抵抗の金属およびその合金が挙げられるが、これに限定されるものではない。また、上記ゲートライン２およびゲート電極１２は、単層で形成されていてもよく、上記導電材料からなる層を複数組み合わせた積層構造を有していてもよい。 Examples of the conductive material include aluminum (Al), titanium (Ti), tantalum (Ta), molybdenum (Mo), indium tin oxide (ITO), tin oxide (SnO 2 ), tungsten (W), copper ( Examples thereof include, but are not limited to, low resistance metals such as Cu) and chromium (Cr) and alloys thereof. The gate line 2 and the gate electrode 12 may be formed as a single layer, or may have a stacked structure in which a plurality of layers made of the conductive material are combined.

また、上記パターニングには、ドライエッチングを用いてもよく、ウェットエッチングを用いてもよい。   The patterning may be dry etching or wet etching.

次に、図６（ｂ）に示すように、上記ゲート電極１２を覆うように、例えばプラズマＣＶＤ法（chemical vapor deposition；化学気相反応法）あるいはスパッタ法により、窒化シリコン（ＳｉＮｘ）等からなるゲート絶縁層１３、微結晶シリコンを含む半導体層１４（微結晶シリコンを含む半導体材料からなる層）、Ｐ（リン）等のｎ型不純物をドープしたｎ＋シリコン（ｎ＋アモルファスシリコンまたはｎ＋微結晶シリコン）からなるオーミックコンタクト層１５（ｎ＋シリコンを含む半導体材料からなる層）を、絶縁基板１側からこの順に連続成膜（積層）する。 Next, as shown in FIG. 6B, the gate electrode 12 is covered with silicon nitride (SiN x ) or the like by, for example, plasma CVD (chemical vapor deposition) or sputtering. A gate insulating layer 13, a semiconductor layer 14 containing microcrystalline silicon (a layer made of a semiconductor material containing microcrystalline silicon), n + silicon doped with n-type impurities such as P (phosphorus) (n + amorphous silicon or n + An ohmic contact layer 15 (a layer made of a semiconductor material containing n + silicon) made of microcrystalline silicon is continuously formed (laminated) in this order from the insulating substrate 1 side.

その後、図６（ｃ）に示すように、上記微結晶シリコンを含む半導体層１４およびオーミックコンタクト層１５をエッチングする。   Thereafter, as shown in FIG. 6C, the semiconductor layer 14 and the ohmic contact layer 15 containing microcrystalline silicon are etched.

なお、上記微結晶シリコンを含む半導体層１４およびオーミックコンタクト層１５のエッチングは、例えば、塩素（Ｃｌ２）ガス、あるいは、塩化水素（ＨＣｌ）および六フッ化硫黄（ＳＦ６）系ガス等を用いたドライエッチング法にて行うことができる。 The etching of the semiconductor layer 14 and the ohmic contact layer 15 containing microcrystalline silicon uses, for example, chlorine (Cl 2 ) gas, hydrogen chloride (HCl), sulfur hexafluoride (SF 6 ) -based gas, or the like. The dry etching method can be used.

また、上記エッチングに用いたレジストマスク（図示せず）は、上記エッチングの後に、有機アルカリを含む剥離液等を用いて剥離除去される。図６（ｃ）は、上記微結晶シリコンを含む半導体層１４およびオーミックコンタクト層１５の２層を島状にパターニングした後、上記レジストマスクを除去した状態を示している。   Further, the resist mask (not shown) used for the etching is peeled off using a stripping solution containing organic alkali after the etching. FIG. 6C shows a state where the resist mask is removed after patterning the semiconductor layer 14 containing microcrystalline silicon and the ohmic contact layer 15 into an island shape.

次に、図６（ｄ）に示すように、上記ゲート絶縁層１３並びに上記微結晶シリコンを含む半導体層１４およびオーミックコンタクト層１５上に、スパッタ法あるいは蒸着法を用いて低抵抗の導電材料（電極材料）を堆積させて、ソース電極１６およびドレイン電極１７となる導電層を形成（積層）し、その上に、上記絶縁基板１の法線方向から視たときに、上記ソース電極１６およびドレイン電極１７に対向するゲート電極１２の端面１２ａ・１２ｂと面一の開口端２１ａ・２１ｂを有する開口部２１ｃが設けられたレジストマスク２１を形成する。   Next, as shown in FIG. 6D, on the gate insulating layer 13, the semiconductor layer 14 containing microcrystalline silicon, and the ohmic contact layer 15, a low-resistance conductive material (using a sputtering method or a vapor deposition method) is used. Electrode material) is deposited to form (stack) conductive layers to be the source electrode 16 and the drain electrode 17, and the source electrode 16 and the drain when viewed from the normal direction of the insulating substrate 1 thereon. A resist mask 21 having an opening 21c having opening ends 21a and 21b flush with the end faces 12a and 12b of the gate electrode 12 facing the electrode 17 is formed.

上記レジストマスク２１の種類は特に限定されるものではなく、上記レジストマスク２１としては、ネガ型レジストからなるマスクであってもよく、ポジ型レジストからなるマスクであっても構わない。   The type of the resist mask 21 is not particularly limited, and the resist mask 21 may be a mask made of a negative resist or a mask made of a positive resist.

上記レジストマスク２１は、ＴＦＴ１１のゲート幅（つまり、上記ゲート電極１２の端面１２ａと端面１２ｂとの間の距離）の設計寸法と、上記レジストマスク２１の開口幅（開口端２１ａと開口端２１ｂとの間の距離）の設計寸法とが一致するとともに、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２の端面１２ａ・１２ｂと上記レジストマスク２１の開口端２１ａ・２１ｂの位置が一致するように設計される。上記開口部２１ｃの開口形状は、上記ゲート電極１２と、平面視で同じ形状を有している。   The resist mask 21 includes the design dimensions of the gate width of the TFT 11 (that is, the distance between the end face 12a and the end face 12b of the gate electrode 12) and the opening width (open end 21a and open end 21b of the resist mask 21). And the positions of the end surfaces 12a and 12b of the gate electrode 12 and the open ends 21a and 21b of the resist mask 21 when viewed from the normal direction of the insulating substrate 1. Are designed to match. The opening shape of the opening 21c is the same as that of the gate electrode 12 in plan view.

次いで、上記レジストマスク２１に設けられた開口部２１ｃ（上記レジストマスク２１で覆われていない領域）における上記導電層およびオーミックコンタクト層１５をエッチング除去することにより、図６（ｄ）に示すように、ソース／ドレイン電極分離パターニングが行われる。これにより、上記導電層からなるソース電極１６およびドレイン電極１７が形成される。このようにして形成されたソース電極１６およびドレイン電極１７は、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２とオーバーラップすることなくパターン分離されており、上記ゲート電極１２側の各端面１６ａ・１７ａと面一の端面１６ａ・１７ａをそれぞれ有している。   Next, the conductive layer and the ohmic contact layer 15 in the opening 21c (region not covered with the resist mask 21) provided in the resist mask 21 are removed by etching, as shown in FIG. Then, source / drain electrode separation patterning is performed. Thereby, the source electrode 16 and the drain electrode 17 which consist of the said conductive layer are formed. The source electrode 16 and the drain electrode 17 formed in this way are pattern-separated without overlapping with the gate electrode 12 when viewed from the normal direction of the insulating substrate 1, and the gate electrode 12 Side end surfaces 16a and 17a and flush end surfaces 16a and 17a, respectively.

その後、図６（ｅ）に示すように、引き続きエッチングを行って、上記オーミックコンタクト層１５をエッチングする。その後、さらに、上記微結晶シリコンを含む半導体層１４も部分的にエッチングされ、チャネル部の厚みを調整するチャネルエッチ処理（チャネルエッチング加工）が行われる。   Thereafter, as shown in FIG. 6E, etching is performed continuously to etch the ohmic contact layer 15. Thereafter, the semiconductor layer 14 containing microcrystalline silicon is also partially etched, and a channel etching process (channel etching process) for adjusting the thickness of the channel portion is performed.

以上のように、上記の方法によれば、図６（ｅ）および図２に示すように、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２および半導体層１４（チャネル部）を挟んで対向するソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａが、上記オーミックコンタクト層１５の開口端面１５ａ・１５ｂ並びに上記ゲート電極１２における上記ソース電極１６およびドレイン電極１７で挟まれた各端面１２ａ・１２ｂと面一に形成されたソース電極１６およびドレイン電極１７が形成される。   As described above, according to the above method, as shown in FIG. 6E and FIG. 2, when viewed from the normal direction of the insulating substrate 1, the gate electrode 12 and the semiconductor layer 14 (channel portion) ) Across the open end faces 15a and 15b of the ohmic contact layer 15 and the source and drain electrodes 16 and 17 of the gate electrode 12. A source electrode 16 and a drain electrode 17 are formed so as to be flush with the end faces 12a and 12b.

なお、上記ソース電極１６およびドレイン電極１７に用いられる導電材料としては、前記例示の導電材料、すなわち、上記ゲートライン２およびゲート電極１２と同様の導電材料を用いることができる。また、上記ソース電極１６およびドレイン電極１７は、単層で形成されていてもよく、上記導電材料からなる層を複数組み合わせた積層構造を有していてもよい。   As the conductive material used for the source electrode 16 and the drain electrode 17, the conductive material exemplified above, that is, the same conductive material as that for the gate line 2 and the gate electrode 12 can be used. The source electrode 16 and the drain electrode 17 may be formed as a single layer or may have a stacked structure in which a plurality of layers made of the conductive material are combined.

また、上記パターニングには、ドライエッチングを用いてもよく、ウェットエッチングを用いてもよい。   The patterning may be dry etching or wet etching.

なお、上記ＴＦＴ１１を備えたＴＦＴ基板として、図２に示すアクティブマトリクス基板１０を製造する場合、上記導電層をパターニングすることで、ソースライン３、上記ソース電極１６およびドレイン電極１７を同時にパターン形成することができる。   When the active matrix substrate 10 shown in FIG. 2 is manufactured as the TFT substrate including the TFT 11, the source line 3, the source electrode 16, and the drain electrode 17 are simultaneously patterned by patterning the conductive layer. be able to.

上記ソース電極１６およびドレイン電極１７で挟まれた半導体層１４はチャネル部として機能し、該チャネル部の上面にはオーミックコンタクト層１５は存在していない。チャネル部の上面は、オフ電流を低減するために、上記したようにチャネル部上のオーミックコンタクト層１５を除去する際に、薄くエッチングされている。   The semiconductor layer 14 sandwiched between the source electrode 16 and the drain electrode 17 functions as a channel portion, and the ohmic contact layer 15 does not exist on the upper surface of the channel portion. The upper surface of the channel portion is thinly etched when the ohmic contact layer 15 on the channel portion is removed as described above in order to reduce off-current.

上記チャネルエッチ処理後、上記レジストマスク２１を、有機アルカリを含む剥離液等を用いて剥離除去することにより、本実施の形態にかかるＴＦＴ１１が得られる。図６（ｆ）は、上記ソース電極１６およびドレイン電極１７を形成した後、窒化シリコン（ＳｉＮｘ）等のパッシベーション膜（保護膜）を、プラズマＣＶＤ法またはスパッタ法等により形成（積層）した状態を示している。 After the channel etch process, the resist mask 21 is peeled and removed using a stripping solution containing organic alkali or the like, whereby the TFT 11 according to this embodiment is obtained. FIG. 6F shows a state in which after forming the source electrode 16 and the drain electrode 17, a passivation film (protective film) such as silicon nitride (SiN x ) is formed (laminated) by a plasma CVD method or a sputtering method. Is shown.

このように、必要に応じて、上記半導体層１４、ソース電極１６、およびドレイン電極１７の上に、さらに窒化シリコン（ＳｉＮｘ）等のパッシベーション膜（保護膜）を、プラズマＣＶＤ法またはスパッタ法等により形成（積層）してもよい。 As described above, if necessary, a passivation film (protective film) such as silicon nitride (SiN x ) is further formed on the semiconductor layer 14, the source electrode 16, and the drain electrode 17 by plasma CVD or sputtering. May be formed (laminated).

なお、図示はしないが、上記ＴＦＴ１１上に、感光性アクリル樹脂を塗布して層間絶縁膜を形成し、該層間絶縁膜に、上記ドレイン電極１７に達するコンタクトホールを形成し、その後、上記層間絶縁膜上に、ＩＴＯやＳｎＯ２等の透明導電膜をスパッタ法等により形成（積層）した後、パターニングして図２に示す画素電極４を形成することで、上記ＴＦＴ１１を備えたＴＦＴ基板として、図２に示すアクティブマトリクス基板１０を製造することができる。 Although not shown, a photosensitive acrylic resin is applied on the TFT 11 to form an interlayer insulating film, and a contact hole reaching the drain electrode 17 is formed in the interlayer insulating film. Thereafter, the interlayer insulating film is formed. A transparent conductive film such as ITO or SnO 2 is formed (laminated) on the film by sputtering or the like, and then patterned to form the pixel electrode 4 shown in FIG. The active matrix substrate 10 shown in FIG. 2 can be manufactured.

なお、本実施の形態において、上記各層の層厚は特に限定されるものではなく、従来と同様の値に設定することができる。また、上記各層の材料、成膜条件並びにエッチング条件等も特に限定されるものではなく、従来と同様の条件を適用することができる。   In the present embodiment, the layer thickness of each of the above layers is not particularly limited, and can be set to a value similar to the conventional value. Moreover, the material of each said layer, film-forming conditions, etching conditions, etc. are not specifically limited, The conditions similar to the past can be applied.

以上の方法により、ゲート電極１２とソース電極１６との間、並びに、ゲート電極１２とドレイン電極１７との間のオーバーラップ量ｘがゼロ（０μｍ）の本実施の形態にかかるＴＦＴ１１およびアクティブマトリクス基板１０を製造することができる。   By the above method, the TFT 11 and the active matrix substrate according to the present embodiment in which the overlap amount x between the gate electrode 12 and the source electrode 16 and between the gate electrode 12 and the drain electrode 17 is zero (0 μm). 10 can be manufactured.

上記構造（オーバーラップ量）は、光学顕微鏡あるいは電子顕微鏡による観察を行うことで、容易に確認することができる。   The structure (overlap amount) can be easily confirmed by observation with an optical microscope or an electron microscope.

なお、上記したように、図６（ａ）〜（ｆ）に示す製造方法では、通常のＴＦＴプロセスを使用し、ＴＦＴ１１のゲート幅とソース／ドレインのチャネル部の設計値を一致させることで、チャネル部のゲート電極１２とソース電極１６およびドレイン電極１７とのオーバーラップを無くす方法について説明した。しかしながら、本実施の形態はこれに限定されるものではない。上記方法以外にも、例えば、以下に示す３通りのＴＦＴプロセスが挙げられる。   As described above, in the manufacturing method shown in FIGS. 6A to 6F, a normal TFT process is used, and the gate width of the TFT 11 is matched with the design value of the channel portion of the source / drain. The method for eliminating the overlap between the gate electrode 12 in the channel portion and the source electrode 16 and the drain electrode 17 has been described. However, the present embodiment is not limited to this. In addition to the above method, for example, the following three TFT processes can be cited.

図７（ａ）〜（ｈ）は、リフトオフプロセスを用いたＴＦＴ１１の製造方法を、製造工程順に示す断面図である。   7A to 7H are cross-sectional views showing a manufacturing method of the TFT 11 using a lift-off process in the order of manufacturing steps.

なお、図７（ａ）〜（ｈ）に示す製造方法において、図７（ａ）〜（ｃ）に示す工程は、図６（ａ）〜（ｃ）に示す工程と同じである。したがって、図７（ａ）〜（ｃ）に示す工程については、その説明を省略する。なお、上記製造例においても、図7（ｃ）は、微結晶シリコンを含む半導体層１４およびオーミックコンタクト層１５の２層を島状にパターニングした後、上記半導体層１４およびオーミックコンタクト層１５のエッチングに用いたレジストマスク（図示せず）を除去した状態を示している。   In addition, in the manufacturing method shown to Fig.7 (a)-(h), the process shown to Fig.7 (a)-(c) is the same as the process shown to Fig.6 (a)-(c). Therefore, the description of the steps shown in FIGS. 7A to 7C is omitted. Also in the above manufacturing example, FIG. 7C shows the etching of the semiconductor layer 14 and the ohmic contact layer 15 after patterning the two layers of the semiconductor layer 14 containing microcrystalline silicon and the ohmic contact layer 15 into an island shape. The resist mask (not shown) used for is removed.

次に、図7（ｄ）に示すように、上記オーミックコンタクト層１５上にポジ型レジスト層２２を積層し、上記絶縁基板１の裏面側から光を照射することにより、上記ポジ型レジスト層２２を裏面露光する。   Next, as shown in FIG. 7 (d), a positive resist layer 22 is laminated on the ohmic contact layer 15, and the positive resist layer 22 is irradiated with light from the back side of the insulating substrate 1. The back surface is exposed.

このとき、上記ゲート電極１２がマスクとして機能することから、上記ポジ型レジスト層２２における上記ゲート電極１２の真上に位置する部分は露光されず、ゲート電極１２が存在しない領域の上に位置する部分のみが露光される。   At this time, since the gate electrode 12 functions as a mask, a portion of the positive resist layer 22 located immediately above the gate electrode 12 is not exposed and is located on a region where the gate electrode 12 does not exist. Only the part is exposed.

したがって、上記裏面露光後に現像を行うことで、図７（ｄ）に示すように、ゲート電極１２の端面１２ａ・１２ｂと面一な端面２２ａ・２２ｂを有する、上記ポジ型レジスト層２２からなるマスクを、上記ゲート電極１２に対して自己整合的に形成することができる。なお、図７（ｄ）は、上記したように、上記ポジ型レジスト層２２を裏面露光することで、上記ゲート電極１２の平面レイアウトと同様の平面レイアウトを有する、上記ポジ型レジスト層２２からなるマスクが、上記オーミックコンタクト層１５上に形成された状態を示している。   Therefore, by performing development after the back surface exposure, as shown in FIG. 7D, the mask made of the positive resist layer 22 having the end surfaces 22a and 22b flush with the end surfaces 12a and 12b of the gate electrode 12. Can be formed in a self-aligned manner with respect to the gate electrode 12. 7D includes the positive resist layer 22 having a planar layout similar to that of the gate electrode 12 by exposing the positive resist layer 22 to the back surface as described above. A state in which a mask is formed on the ohmic contact layer 15 is shown.

次に、図７（ｅ）に示すように、上記ゲート絶縁層１３、半導体層１４、オーミックコンタクト層１５、および上記ポジ型レジスト層２２の上に、スパッタ法あるいは蒸着法を用いて低抵抗の導電材料（電極材料）を堆積させて、ソース電極１６およびドレイン電極１７となる導電層２３を形成（積層）し、その上に、上記絶縁基板１の法線方向から視たときに、上記ソース電極１６およびドレイン電極１７に対向するゲート電極１２の端面１２ａ・１２ｂと面一の開口端２４ａ・２４ｂを有する開口部２４ｃが設けられたレジストマスク２４を形成する。   Next, as shown in FIG. 7E, a low resistance is formed on the gate insulating layer 13, the semiconductor layer 14, the ohmic contact layer 15, and the positive resist layer 22 by using a sputtering method or a vapor deposition method. A conductive material (electrode material) is deposited to form (stack) a conductive layer 23 to be the source electrode 16 and the drain electrode 17, and the source layer when viewed from the normal direction of the insulating substrate 1 thereon. A resist mask 24 having openings 24c having opening ends 24a and 24b flush with the end faces 12a and 12b of the gate electrode 12 facing the electrodes 16 and the drain electrode 17 is formed.

なお、上記レジストマスク２４は、前記レジストマスク２１と同様にして設計される。すなわち、上記レジストマスク２４は、前記レジストマスク２１と同様に、ＴＦＴ１１のゲート幅（つまり、上記ゲート電極１２の端面１２ａと端面１２ｂとの間の距離）の設計寸法と、上記レジストマスク２４の開口幅（開口端２４ａと開口端２４ｂとの間の距離）の設計寸法とが一致するとともに、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２の端面１２ａ・１２ｂと上記レジストマスク２４の開口端２４ａ・２４ｂの位置が一致するように設計される。また、上記方法においても、上記レジストマスク２４は、ネガ型レジストからなるマスクであってもポジ型レジストからなるマスクであってもよく、その種類は特に限定されるものではない。   The resist mask 24 is designed in the same manner as the resist mask 21. That is, the resist mask 24 has the same design dimensions as the gate width of the TFT 11 (that is, the distance between the end face 12a and the end face 12b of the gate electrode 12) and the opening of the resist mask 24, like the resist mask 21. The design dimensions of the width (distance between the opening end 24a and the opening end 24b) coincide with each other, and when viewed from the normal direction of the insulating substrate 1, the end surfaces 12a and 12b of the gate electrode 12 and the resist It is designed so that the positions of the open ends 24a and 24b of the mask 24 coincide. Also in the above method, the resist mask 24 may be a mask made of a negative resist or a mask made of a positive resist, and the kind thereof is not particularly limited.

次に、図７（ｆ）に示すように、例えばウェットエッチングによって上記導電層２３をエッチングしてソース／ドレイン電極分離パターニングを行う際に、チャネル部上のポジ型レジスト層２２上に積層された上記導電層２３をリフトオフする。これにより、上記絶縁基板１の法線方向から視たときに、上記ソース電極１６およびドレイン電極１７が、上記ゲート電極１２とオーバーラップすることなく、パターン分離される。このようにして形成されたソース電極１６およびドレイン電極１７は、図６（ｅ）に示すソース電極１６およびドレイン電極１７同様、上記ゲート電極１２側の各端面１６ａ・１７ａと面一の端面１６ａ・１７ａをそれぞれ有している。   Next, as shown in FIG. 7F, when conducting the source / drain electrode separation patterning by etching the conductive layer 23 by, for example, wet etching, the conductive layer 23 was laminated on the positive resist layer 22 on the channel portion. The conductive layer 23 is lifted off. As a result, the source electrode 16 and the drain electrode 17 are pattern-separated without overlapping the gate electrode 12 when viewed from the normal direction of the insulating substrate 1. The source electrode 16 and the drain electrode 17 formed in this way, like the source electrode 16 and the drain electrode 17 shown in FIG. 6 (e), are flush with the end surfaces 16a and 17a on the gate electrode 12 side. 17a.

また、上記したように上記ソース電極１６およびドレイン電極１７のパターン分離にリフトオフプロセスを用いることで、上記パターン分離を、簡単かつ精度良く行うことができる。   Further, as described above, by using the lift-off process for the pattern separation of the source electrode 16 and the drain electrode 17, the pattern separation can be performed easily and accurately.

以降の工程は、図６（ｅ）・（ｆ）に示す工程と同様であり、図７（ｆ）に示す工程の後、図７（ｇ）に示すように、引き続きエッチングを行って、上記オーミックコンタクト層１５をエッチングする。その後、さらに、上記微結晶シリコンを含む半導体層１４も部分的にエッチングされ、チャネル部の厚みを調整するチャネルエッチ処理（チャネルエッチング加工）が行われる。   The subsequent steps are the same as the steps shown in FIGS. 6E and 6F. After the step shown in FIG. 7F, the etching is continued as shown in FIG. The ohmic contact layer 15 is etched. Thereafter, the semiconductor layer 14 containing microcrystalline silicon is also partially etched, and a channel etching process (channel etching process) for adjusting the thickness of the channel portion is performed.

そして、上記チャネルエッチ処理後に、図７（ｈ）に示すように、上記レジストマスク２４を、有機アルカリを含む剥離液等を用いて剥離除去し、窒化シリコン（ＳｉＮｘ）等のパッシベーション膜３１（保護膜）を、プラズマＣＶＤ法またはスパッタ法等により形成（積層）する。これにより、本実施の形態にかかるＴＦＴ１１およびアクティブマトリクス基板１０を製造することができる。なお、アクティブマトリクス基板１０の製造方法については、前記した通りであり、上記方法においても、上記各層の層厚は特に限定されるものではなく、従来と同様の値に設定することができる。また、上記各層の材料、成膜条件並びにエッチング条件等も特に限定されるものではなく、従来と同様の条件を適用することができる。 Then, after the channel etch process, as shown in FIG. 7 (h), the resist mask 24 is stripped and removed using a stripping solution containing an organic alkali, and a passivation film 31 (such as silicon nitride (SiN x )). (Protective film) is formed (laminated) by plasma CVD or sputtering. Thereby, the TFT 11 and the active matrix substrate 10 according to the present embodiment can be manufactured. The manufacturing method of the active matrix substrate 10 is as described above. Also in the above method, the layer thickness of each of the layers is not particularly limited, and can be set to the same value as the conventional one. Moreover, the material of each said layer, film-forming conditions, etching conditions, etc. are not specifically limited, The conditions similar to the past can be applied.

以上のように、上記の方法を用いた場合にも、図７（ｈ）および図２に示すように、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２および半導体層１４（チャネル部）を挟んで対向するソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａが、上記オーミックコンタクト層１５の開口端面１５ａ・１５ｂ並びに上記ゲート電極１２における上記ソース電極１６およびドレイン電極１７で挟まれた各端面１２ａ・１２ｂと面一に形成されたＴＦＴ１１が形成される。   As described above, even when the above method is used, the gate electrode 12 and the semiconductor layer 14 are viewed from the normal direction of the insulating substrate 1 as shown in FIG. 7 (h) and FIG. The end faces 16a and 17a of the source electrode 16 and the drain electrode 17 facing each other with the (channel part) interposed therebetween are the opening end faces 15a and 15b of the ohmic contact layer 15 and the source electrode 16 and the drain electrode 17 in the gate electrode 12, respectively. The TFT 11 is formed so as to be flush with the sandwiched end faces 12a and 12b.

図７（ｈ）に示すＴＦＴ１１においても、ソース電極１６およびドレイン電極１７で挟まれた半導体層１４はチャネル部として機能し、該チャネル部の上面にはオーミックコンタクト層１５は存在していない。チャネル部の上面は、オフ電流を低減するために、上記したようにチャネル部上のオーミックコンタクト層１５を除去する際に、薄くエッチングされている。   In the TFT 11 shown in FIG. 7H, the semiconductor layer 14 sandwiched between the source electrode 16 and the drain electrode 17 functions as a channel portion, and the ohmic contact layer 15 does not exist on the upper surface of the channel portion. The upper surface of the channel portion is thinly etched when the ohmic contact layer 15 on the channel portion is removed as described above in order to reduce off-current.

図８（ａ）〜（ｇ）は、リフトオフプロセスを用いたＴＦＴ１１の製造方法を、製造工程順に示す他の断面図である。   8A to 8G are other cross-sectional views showing the manufacturing method of the TFT 11 using the lift-off process in the order of the manufacturing steps.

まず、図８（ａ）に示すように、ガラス基板等の絶縁基板１上に、ゲート電極１２を形成する。上記ゲート電極１２は、例えば島状にパターン形成される。   First, as shown in FIG. 8A, a gate electrode 12 is formed on an insulating substrate 1 such as a glass substrate. The gate electrode 12 is patterned in an island shape, for example.

次に、図８（ｂ）に示すように、上記ゲート電極１２を覆うように、例えばプラズマＣＶＤ法あるいはスパッタ法により、窒化シリコン（ＳｉＮｘ）等からなるゲート絶縁層１３、微結晶シリコンを含む半導体層１４（微結晶シリコンを含む半導体材料からなる層）を、絶縁基板１側からこの順に連続成膜（積層）する。なお、ここまでの工程は、図６（ａ）・（ｂ）に示す半導体層１４の積層工程までの工程と同じであり、図６（ａ）・（ｂ）に示す方法と同様の方法並びに材料を用いることができる。 Next, as shown in FIG. 8B, the gate electrode 12 is covered with a gate insulating layer 13 made of silicon nitride (SiN x ) or the like, for example, by plasma CVD or sputtering so as to cover the gate electrode 12. A semiconductor layer 14 (a layer made of a semiconductor material containing microcrystalline silicon) is continuously formed (laminated) in this order from the insulating substrate 1 side. The steps up to here are the same as the steps up to the stacking step of the semiconductor layer 14 shown in FIGS. 6A and 6B, and the same method and method as shown in FIGS. Materials can be used.

次に、図８（ｃ）に示すように、上記半導体層１４上にポジ型レジスト層２２を積層し、上記絶縁基板１の裏面側から光を照射することにより、上記ポジ型レジスト層２２を裏面露光する。   Next, as shown in FIG. 8C, a positive resist layer 22 is laminated on the semiconductor layer 14, and light is irradiated from the back side of the insulating substrate 1, thereby forming the positive resist layer 22. Backside exposure.

上記方法においても、図７（ｄ）に示す方法と同様に、上記ゲート電極１２がマスクとして機能することから、上記ポジ型レジスト層２２における上記ゲート電極１２の真上に位置する部分は露光されず、ゲート電極１２が存在しない領域の上に位置する部分のみが露光される。   Also in the above method, as in the method shown in FIG. 7D, since the gate electrode 12 functions as a mask, a portion of the positive resist layer 22 positioned immediately above the gate electrode 12 is exposed. In other words, only the portion located on the region where the gate electrode 12 does not exist is exposed.

したがって、上記裏面露光後に現像を行うことで、図８（ｃ）に示すように、ゲート電極１２の端面１２ａ・１２ｂと面一な端面２２ａ・２２ｂを有する、上記ポジ型レジスト層２２からなるマスクを、上記ゲート電極１２に対して自己整合的に形成することができる。なお、図８（ｃ）は、上記したように、上記ポジ型レジスト層２２を裏面露光することで、上記ゲート電極１２の平面レイアウトと同様の平面レイアウトを有する、上記ポジ型レジスト層２２からなるマスクが、上記半導体層１４上に形成された状態を示している。   Therefore, by performing development after the back surface exposure, as shown in FIG. 8C, the mask made of the positive resist layer 22 having the end surfaces 22a and 22b flush with the end surfaces 12a and 12b of the gate electrode 12. Can be formed in a self-aligned manner with respect to the gate electrode 12. 8C includes the positive resist layer 22 having a planar layout similar to that of the gate electrode 12 by exposing the positive resist layer 22 to the back surface as described above. A mask is shown formed on the semiconductor layer 14.

次に、図８（ｄ）に示すように、上記ポジ型レジスト層２２からなるマスクを覆うように、上記半導体層１４上に、例えばプラズマＣＶＤ法あるいはスパッタ法により、Ｐ（リン）等のｎ型不純物をドープしたｎ＋シリコン（ｎ＋アモルファスシリコンまたはｎ＋微結晶シリコン）からなるオーミックコンタクト層１５（ｎ＋シリコンを含む半導体材料からなる層）を成膜（積層）する。 Next, as shown in FIG. 8D, n such as P (phosphorus) is formed on the semiconductor layer 14 by, for example, plasma CVD or sputtering so as to cover the mask made of the positive resist layer 22. An ohmic contact layer 15 (a layer made of a semiconductor material containing n + silicon) made of n + silicon doped with a type impurity (n + amorphous silicon or n + microcrystalline silicon) is formed (laminated).

その後、図８（ｄ）に示すように、上記半導体層１４およびオーミックコンタクト層１５を島状にエッチングする。   Thereafter, as shown in FIG. 8D, the semiconductor layer 14 and the ohmic contact layer 15 are etched into an island shape.

続いて、図８（ｅ）に示すように、上記ゲート絶縁層１３、半導体層１４、オーミックコンタクト層１５の上に、スパッタ法あるいは蒸着法を用いて低抵抗の導電材料（電極材料）を堆積させて、ソース電極１６およびドレイン電極１７となる導電層２３を形成（積層）し、その上に、上記絶縁基板１の法線方向から視たときに、上記ソース電極１６およびドレイン電極１７に対向するゲート電極１２の端面１２ａ・１２ｂと面一の開口端２４ａ・２４ｂを有する開口部２４ｃが設けられたレジストマスク２４を形成する。   Subsequently, as shown in FIG. 8E, a low-resistance conductive material (electrode material) is deposited on the gate insulating layer 13, the semiconductor layer 14, and the ohmic contact layer 15 by sputtering or vapor deposition. Thus, the conductive layer 23 to be the source electrode 16 and the drain electrode 17 is formed (laminated), and when opposed to the source electrode 16 and the drain electrode 17 when viewed from the normal direction of the insulating substrate 1. A resist mask 24 having an opening 24c having opening ends 24a and 24b flush with the end faces 12a and 12b of the gate electrode 12 to be formed is formed.

なお、上記レジストマスク２４の材料並びに設計については、図７（ｅ）に示すレジストマスク２４と同様に設定することができる。したがって、ここでは、その説明を省略する。   The material and design of the resist mask 24 can be set similarly to the resist mask 24 shown in FIG. Therefore, the description thereof is omitted here.

次に、図８（ｆ）に示すように、例えばウェットエッチングによって上記導電層２３をエッチングしてソース／ドレイン電極分離パターニングを行う際に、チャネル部上のポジ型レジスト層２２上に積層された上記導電層２３およびオーミックコンタクト層１５をリフトオフする。これにより、上記絶縁基板１の法線方向から視たときに、上記ソース電極１６およびドレイン電極１７が、上記ゲート電極１２とオーバーラップすることなく、パターン分離される。このようにして形成されたソース電極１６およびドレイン電極１７は、図６（ｅ）および図７（ｆ）に示すソース電極１６およびドレイン電極１７同様、上記ゲート電極１２側の各端面１６ａ・１７ａと面一の端面１６ａ・１７ａをそれぞれ有している。   Next, as shown in FIG. 8F, when conducting the source / drain electrode separation patterning by etching the conductive layer 23 by, for example, wet etching, it is laminated on the positive resist layer 22 on the channel portion. The conductive layer 23 and the ohmic contact layer 15 are lifted off. As a result, the source electrode 16 and the drain electrode 17 are pattern-separated without overlapping the gate electrode 12 when viewed from the normal direction of the insulating substrate 1. The source electrode 16 and the drain electrode 17 formed in this manner are similar to the end faces 16a and 17a on the gate electrode 12 side, like the source electrode 16 and the drain electrode 17 shown in FIGS. 6 (e) and 7 (f). The end surfaces 16a and 17a are flush with each other.

また、上記したように上記ソース電極１６およびドレイン電極１７のパターン分離にリフトオフプロセスを用いることで、上記パターン分離を、簡単かつ精度良く行うことができる。   Further, as described above, by using the lift-off process for the pattern separation of the source electrode 16 and the drain electrode 17, the pattern separation can be performed easily and accurately.

しかも、上記の方法によれば、上記したように、チャネル部上の導電層２３と一緒に、チャネル部上のオーミックコンタクト層１５がリフトオフされることから、図６（ｅ）あるいは図７（ｇ）に示すように引き続きエッチングを行ってチャネルエッチ処理（チャネルエッチング加工）を行う必要がない。したがって、チャネルエッチング工程を省略することができる。したがって、上記の方法によれば、上記したように高い精度でパターン分離されたＴＦＴ１１を、図７（ａ）〜（ｈ）に示す方法よりも簡単かつ安価に製造することができる。   Moreover, according to the above method, as described above, the ohmic contact layer 15 on the channel portion is lifted off together with the conductive layer 23 on the channel portion, so that FIG. 6 (e) or FIG. It is not necessary to perform subsequent etching to perform channel etching (channel etching processing) as shown in FIG. Therefore, the channel etching process can be omitted. Therefore, according to the above method, the TFT 11 subjected to pattern separation with high accuracy as described above can be manufactured more easily and at a lower cost than the method shown in FIGS.

また、上記の方法によれば、図８（ｆ）において二点鎖線で囲んだように、オーミックコンタクト層１５とソース電極１６およびドレイン電極１７との接触領域を増加させることができる。したがって、より安定してオーミックコンタクトを行うことができる。   Further, according to the above method, the contact region between the ohmic contact layer 15 and the source electrode 16 and the drain electrode 17 can be increased as surrounded by a two-dot chain line in FIG. Therefore, ohmic contact can be performed more stably.

上記したように、上記の方法は、チャネルエッチング工程を必要としないため、上記リフトオフ後、図８（ｇ）に示すように、上記レジストマスク２４を、有機アルカリを含む剥離液等を用いて剥離除去し、窒化シリコン（ＳｉＮｘ）等のパッシベーション膜３１（保護膜）を、プラズマＣＶＤ法またはスパッタ法等により形成（積層）することで、本実施の形態にかかるＴＦＴ１１およびアクティブマトリクス基板１０を製造することができる。なお、アクティブマトリクス基板１０の製造方法については、前記した通りであり、上記方法においても、上記各層の層厚は特に限定されるものではなく、従来と同様の値に設定することができる。また、上記各層の材料、成膜条件並びにエッチング条件等も特に限定されるものではなく、従来と同様の条件を適用することができる。 As described above, since the above method does not require a channel etching step, after the lift-off, as shown in FIG. 8G, the resist mask 24 is stripped using a stripping solution containing organic alkali or the like. The TFT 11 and the active matrix substrate 10 according to this embodiment are manufactured by removing and forming (stacking) a passivation film 31 (protective film) such as silicon nitride (SiN x ) by plasma CVD or sputtering. can do. The manufacturing method of the active matrix substrate 10 is as described above. Also in the above method, the layer thickness of each of the layers is not particularly limited, and can be set to the same value as the conventional one. Moreover, the material of each said layer, film-forming conditions, etching conditions, etc. are not specifically limited, The conditions similar to the past can be applied.

以上のように、上記の方法を用いた場合にも、図８（ｇ）および図２に示すように、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２および半導体層１４（チャネル部）を挟んで対向するソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａが、上記オーミックコンタクト層１５の開口端面１５ａ・１５ｂ並びに上記ゲート電極１２における上記ソース電極１６およびドレイン電極１７で挟まれた各端面１２ａ・１２ｂと面一に形成されたＴＦＴ１１が形成される。   As described above, even when the above method is used, the gate electrode 12 and the semiconductor layer 14 when viewed from the normal direction of the insulating substrate 1 as shown in FIG. 8G and FIG. The end faces 16a and 17a of the source electrode 16 and the drain electrode 17 facing each other with the (channel part) interposed therebetween are the opening end faces 15a and 15b of the ohmic contact layer 15 and the source electrode 16 and the drain electrode 17 in the gate electrode 12, respectively. The TFT 11 is formed so as to be flush with the sandwiched end faces 12a and 12b.

なお、図８（ｇ）に示すＴＦＴ１１においても、上記ソース電極１６およびドレイン電極１７で挟まれた半導体層１４はチャネル部として機能し、該チャネル部の上面にはオーミックコンタクト層１５は存在していない。   In the TFT 11 shown in FIG. 8G, the semiconductor layer 14 sandwiched between the source electrode 16 and the drain electrode 17 functions as a channel portion, and the ohmic contact layer 15 exists on the upper surface of the channel portion. Absent.

また、図７（ａ）〜（ｈ）および図８（ａ）〜（ｇ）に示す何れの製造方法においても、図６（ａ）〜（ｆ）に示す製造方法と同様に、上記ソース電極１６およびドレイン電極１７に用いられる導電材料としては、前記例示の導電材料、すなわち、上記ゲートライン２およびゲート電極１２と同様の導電材料を用いることができる。また、上記ソース電極１６およびドレイン電極１７は、単層で形成されていてもよく、上記導電材料からなる層を複数組み合わせた積層構造を有していてもよい。   Further, in any of the manufacturing methods shown in FIGS. 7A to 7H and FIGS. 8A to 8G, the source electrode is similar to the manufacturing method shown in FIGS. 6A to 6F. As the conductive material used for 16 and the drain electrode 17, the above-described exemplary conductive material, that is, the same conductive material as that of the gate line 2 and the gate electrode 12 can be used. The source electrode 16 and the drain electrode 17 may be formed as a single layer or may have a stacked structure in which a plurality of layers made of the conductive material are combined.

また、図７（ａ）〜（ｈ）および図８（ａ）〜（ｇ）に示す何れの製造方法においても、上記ＴＦＴ１１を備えたＴＦＴ基板として、図２に示すアクティブマトリクス基板１０を製造する場合、上記導電層２３をパターニングすることで、ソースライン３、上記ソース電極１６およびドレイン電極１７を同時にパターン形成することができる。   Further, in any of the manufacturing methods shown in FIGS. 7A to 7H and FIGS. 8A to 8G, the active matrix substrate 10 shown in FIG. 2 is manufactured as the TFT substrate including the TFT 11. In this case, by patterning the conductive layer 23, the source line 3, the source electrode 16, and the drain electrode 17 can be patterned simultaneously.

図９（ａ）〜（ｆ）は、ソース電極１６およびドレイン電極１７に透明導電膜を用いたＴＦＴ１１の製造方法を、製造工程順に示す断面図である。   FIGS. 9A to 9F are cross-sectional views showing a manufacturing method of the TFT 11 using transparent conductive films for the source electrode 16 and the drain electrode 17 in the order of manufacturing steps.

なお、図９（ａ）〜（ｆ）に示す製造方法において、図９（ａ）〜（ｃ）に示す工程は、図６（ａ）〜（ｃ）に示す工程と同じである。したがって、図９（ａ）〜（ｃ）に示す工程については、その説明を省略する。なお、上記製造例においても、図９（ｃ）は、微結晶シリコンを含む半導体層１４およびオーミックコンタクト層１５の２層を島状にパターニングした後、上記半導体層１４およびオーミックコンタクト層１５のエッチングに用いたレジストマスク（図示せず）を除去した状態を示している。   In addition, in the manufacturing method shown to Fig.9 (a)-(f), the process shown to Fig.9 (a)-(c) is the same as the process shown to Fig.6 (a)-(c). Therefore, the description of the steps shown in FIGS. 9A to 9C is omitted. Also in the above manufacturing example, FIG. 9C shows the etching of the semiconductor layer 14 and the ohmic contact layer 15 after patterning the semiconductor layer 14 containing microcrystalline silicon and the ohmic contact layer 15 into an island shape. The resist mask (not shown) used for is removed.

次に、チャネル部以外の領域に、スパッタ法あるいは蒸着法を用いて、ソース／ドレイン配線（例えばソースライン３）となる低抵抗の導電材料からなる図示しない導電層を形成するとともに、図９（ｄ）に示すように、上記オーミックコンタクト層１５上に、スパッタ法あるいは蒸着法を用いて、ＩＴＯやＳｎＯ２等の透明な導電材料（電極材料）を堆積させて、ソース電極１６およびドレイン電極１７となる透明な導電層２７（透明導電膜）を形成（積層）する。 Next, a conductive layer (not shown) made of a low-resistance conductive material to be the source / drain wiring (for example, the source line 3) is formed in a region other than the channel portion by sputtering or vapor deposition, and FIG. As shown in d), a transparent conductive material (electrode material) such as ITO or SnO 2 is deposited on the ohmic contact layer 15 by sputtering or vapor deposition, and the source electrode 16 and the drain electrode 17 are then deposited. A transparent conductive layer 27 (transparent conductive film) is formed (laminated).

なお、この場合にも、チャネル部以外のソース／ドレイン配線には、ゲートライン２およびゲート電極１２と同様の導電材料、すなわち、前記例示の低抵抗の導電材料を用いることができる。なお、チャネル部以外のソース／ドレイン配線は、前記したように、単層で形成されていてもよく、前記導電材料からなる層を複数組み合わせた積層構造を有していてもよい。   Also in this case, the same conductive material as that of the gate line 2 and the gate electrode 12, that is, the above-described low-resistance conductive material can be used for the source / drain wiring other than the channel portion. Note that the source / drain wiring other than the channel portion may be formed as a single layer as described above, or may have a laminated structure in which a plurality of layers made of the conductive material are combined.

この場合、まず、例えば、上記導電層２７並びに図示しない上記導電層上に、図９（ｄ）に示すようにポジ型レジスト層２８を積層し、上記絶縁基板１の表面側から光を照射することにより、上記ポジ型レジスト層２８を通常露光し、ソースライン３等の、チャネル部以外のソース／ドレイン配線のパターニングを行う。   In this case, first, for example, a positive resist layer 28 is laminated on the conductive layer 27 and the conductive layer (not shown) as shown in FIG. 9D, and light is irradiated from the surface side of the insulating substrate 1. Thus, the positive resist layer 28 is normally exposed to pattern the source / drain wirings other than the channel portion such as the source line 3.

次に、図９（ｅ）に示すように、上記ポジ型レジスト層２８を、有機アルカリを含む剥離液等を用いて剥離除去した後、上記オーミックコンタクト層上にネガ型レジストを塗布することにより、上記オーミックコンタクト層上にネガ型レジスト層２９を積層する。   Next, as shown in FIG. 9 (e), the positive resist layer 28 is stripped and removed using a stripping solution containing organic alkali, and then a negative resist is applied on the ohmic contact layer. The negative resist layer 29 is laminated on the ohmic contact layer.

続いて、上記絶縁基板１の裏面側から光を照射することにより、ゲート電極１２をマスクとして、上記ネガ型レジスト層２９を裏面露光する。   Subsequently, the negative resist layer 29 is back-exposed by irradiating light from the back side of the insulating substrate 1 using the gate electrode 12 as a mask.

この結果、上記ネガ型レジスト層２９における上記ゲート電極１２の真上に位置する部分は露光されず、ゲート電極１２が存在しない領域の上に位置する部分のみが露光される。したがって、上記裏面露光後に現像を行うことで、上記ゲート電極１２に対して自己整合的に形成された開口部２９ｃを有する、上記ネガ型レジスト層２９からなるマスク（レジストマスク）が形成される。上記ネガ型レジスト層２９の開口形状は、上記ゲート電極１２と、平面視で同じ形状を有している。   As a result, the portion of the negative resist layer 29 positioned immediately above the gate electrode 12 is not exposed, and only the portion positioned above the region where the gate electrode 12 does not exist is exposed. Therefore, by performing development after the backside exposure, a mask (resist mask) made of the negative resist layer 29 having an opening 29c formed in a self-aligned manner with respect to the gate electrode 12 is formed. The opening shape of the negative resist layer 29 is the same as that of the gate electrode 12 in plan view.

以降の工程は、図６（ｄ）〜（ｆ）に示す工程と同様であり、上記ネガ型レジスト層２９の現像後、上記ネガ型レジスト層２９に設けられた開口部２９ｃ（上記ネガ型レジスト層２９からなるマスクで覆われていない領域）における上記導電層２７をエッチング除去することにより、図９（ｅ）に示すように、ソース／ドレイン電極分離パターニングが行われる。これにより、上記導電層２７からなるソース電極１６およびドレイン電極１７が形成される。   The subsequent steps are the same as the steps shown in FIGS. 6D to 6F, and after the development of the negative resist layer 29, the opening 29c provided in the negative resist layer 29 (the negative resist). By etching away the conductive layer 27 in a region not covered with the mask made of the layer 29, source / drain electrode separation patterning is performed as shown in FIG. Thereby, the source electrode 16 and the drain electrode 17 made of the conductive layer 27 are formed.

その後、図９（ｅ）に示すように、引き続きエッチングを行って、上記オーミックコンタクト層１５をエッチングする。その後、さらに、上記微結晶シリコンを含む半導体層１４も部分的にエッチングされ、チャネル部の厚みを調整するチャネルエッチ処理（チャネルエッチング加工）が行われる。   Thereafter, as shown in FIG. 9E, etching is performed continuously to etch the ohmic contact layer 15. Thereafter, the semiconductor layer 14 containing microcrystalline silicon is also partially etched, and a channel etching process (channel etching process) for adjusting the thickness of the channel portion is performed.

そして、上記チャネルエッチ処理後に、図９（ｆ）に示すように、上記ネガ型レジスト層２９を、有機アルカリを含む剥離液等を用いて剥離除去し、窒化シリコン（ＳｉＮｘ）等のパッシベーション膜３１（保護膜）を、プラズマＣＶＤ法またはスパッタ法等により形成（積層）する。これにより、本実施の形態にかかるＴＦＴ１１およびアクティブマトリクス基板１０を製造することができる。なお、アクティブマトリクス基板１０の製造方法については、前記した通りであり、上記方法においても、上記各層の層厚は特に限定されるものではなく、従来と同様の値に設定することができる。また、上記各層の材料、成膜条件並びにエッチング条件等も特に限定されるものではなく、従来と同様の条件を適用することができる。 Then, after the channel etch process, as shown in FIG. 9F, the negative resist layer 29 is stripped and removed using a stripping solution containing an organic alkali, and a passivation film such as silicon nitride (SiN x ). 31 (protective film) is formed (laminated) by plasma CVD or sputtering. Thereby, the TFT 11 and the active matrix substrate 10 according to the present embodiment can be manufactured. The manufacturing method of the active matrix substrate 10 is as described above. Also in the above method, the layer thickness of each of the layers is not particularly limited, and can be set to the same value as the conventional one. Moreover, the material of each said layer, film-forming conditions, etching conditions, etc. are not specifically limited, The conditions similar to the past can be applied.

以上のように、上記の方法によれば、ソース電極１６およびドレイン電極１７に透明導電膜を使用することで、上記ゲート電極１２をマスクとする裏面露光により、上記ゲート電極１２に対して自己整合的に形成された開口部２９ｃを有するレジストマスクを形成することができる。したがって、上記の方法によれば、精密な寸法合わせ等を行うこと無く、図９（ｅ）に示すように、上記ゲート電極１２の端面１２ａ・１２ｂと面一の開口端２９ａ・２９ｂを有する開口部２９ｃを備えたレジストマスクを、容易かつ精度良く形成することができる。   As described above, according to the above method, by using a transparent conductive film for the source electrode 16 and the drain electrode 17, self-alignment with the gate electrode 12 is performed by backside exposure using the gate electrode 12 as a mask. Thus, a resist mask having an opening 29c formed can be formed. Therefore, according to the above method, the opening having the opening ends 29a and 29b flush with the end faces 12a and 12b of the gate electrode 12 as shown in FIG. The resist mask provided with the portion 29c can be formed easily and accurately.

また、上記の方法によれば、上記チャネルエッチ処理、並びに、上記ソース電極１６およびドレイン電極１７を形成するためのレジストマスクを、上記ゲート電極１２をマスクとする裏面露光により形成しているので、そのようなレジストマスクを形成するために別途マスクを用いることなく、少ないマスク枚数で、高い位置決め精度を得ることができる。   Further, according to the above method, the resist mask for forming the channel etch process and the source electrode 16 and the drain electrode 17 is formed by backside exposure using the gate electrode 12 as a mask. A high positioning accuracy can be obtained with a small number of masks without using a separate mask to form such a resist mask.

したがって、上記の方法によれば、上記ソース電極１６およびドレイン電極１７のパターン分離を、簡単かつ精度良く行うことができるとともに、図９（ｆ）および図２に示すように、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２および半導体層１４（チャネル部）を挟んで対向するソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａが、上記オーミックコンタクト層１５の開口端面１５ａ・１５ｂ並びに上記ゲート電極１２における上記ソース電極１６およびドレイン電極１７で挟まれた各端面１２ａ・１２ｂと面一に形成されたＴＦＴ１１を容易に形成することができる。   Therefore, according to the above method, the pattern separation of the source electrode 16 and the drain electrode 17 can be performed easily and accurately, and as shown in FIG. 9F and FIG. When viewed from the normal direction, the end surfaces 16a and 17a of the source electrode 16 and the drain electrode 17 facing each other with the gate electrode 12 and the semiconductor layer 14 (channel portion) interposed therebetween are open end surfaces 15a of the ohmic contact layer 15. It is possible to easily form the TFT 11 formed flush with the end faces 12a and 12b sandwiched between the source electrode 16 and the drain electrode 17 in the gate electrode 12 and 15b.

なお、図９（ｆ）に示すＴＦＴ１１においても、ソース電極１６およびドレイン電極１７で挟まれた半導体層１４はチャネル部として機能し、該チャネル部の上面にはオーミックコンタクト層１５は存在していない。チャネル部の上面は、オフ電流を低減するために、上記したようにチャネル部上のオーミックコンタクト層１５を除去する際に、薄くエッチングされている。   In the TFT 11 shown in FIG. 9F, the semiconductor layer 14 sandwiched between the source electrode 16 and the drain electrode 17 functions as a channel portion, and the ohmic contact layer 15 does not exist on the upper surface of the channel portion. . The upper surface of the channel portion is thinly etched when the ohmic contact layer 15 on the channel portion is removed as described above in order to reduce off-current.

以上のように、本実施の形態によれば、上記したようにゲート電極１２の端面１２ａ・１２ｂと、チャネル部に面したソース電極１６およびドレイン電極１７の端面１６ａ・１７ａとが面一に形成された、従来の問題点を改善したセルフアライメントのボトムゲート型のＴＦＴ１１およびその製造方法、並びに、上記ＴＦＴ１１を備えたアクティブマトリクス基板１０を提供することができる。上記ＴＦＴ１１を用いれば、ディスプレイの大型化、微細化、および高速駆動化を図ることができる。   As described above, according to the present embodiment, as described above, the end faces 12a and 12b of the gate electrode 12 and the end faces 16a and 17a of the source electrode 16 and the drain electrode 17 facing the channel portion are formed flush with each other. It is possible to provide a self-aligned bottom-gate TFT 11 and a method for manufacturing the same, and an active matrix substrate 10 provided with the TFT 11. If the TFT 11 is used, the display can be enlarged, miniaturized, and driven at high speed.

〔実施の形態２〕
本実施の形態について、図１１〜図１３に基づいて説明すれば以下の通りである。なお、本実施の形態では、前記実施の形態１との相違点について説明するものとし、前記実施の形態１と同様の機能を有する構成要素には同一の番号を付し、その説明を省略する。 [Embodiment 2]
The present embodiment will be described below with reference to FIGS. In the present embodiment, differences from the first embodiment will be described. Components having the same functions as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted. .

前記実施の形態１では、ＴＦＴ１１が、島状のゲート電極１２および半導体層１４（チャネル部）と、直線状に形成されたソース電極１６およびドレイン電極１７とを備え、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２とソース電極１６およびドレイン電極１７との境界線、並びに、上記ソース電極１６およびドレイン電極１７で挟まれた半導体層１４からなるチャネル部の形状（輪郭）が直線状である場合を例に挙げて説明した。しかしながら、これらゲート電極１２、半導体層１４、ソース電極１６、およびドレイン電極１７の形状は、これに限定されるものではない。   In the first embodiment, the TFT 11 includes the island-shaped gate electrode 12 and the semiconductor layer 14 (channel portion), the source electrode 16 and the drain electrode 17 formed in a straight line, and the normal line of the insulating substrate 1. When viewed from the direction, the boundary line between the gate electrode 12 and the source electrode 16 and the drain electrode 17 and the shape (contour) of the channel portion composed of the semiconductor layer 14 sandwiched between the source electrode 16 and the drain electrode 17. The case where is linear is described as an example. However, the shapes of the gate electrode 12, the semiconductor layer 14, the source electrode 16, and the drain electrode 17 are not limited to this.

図１１は、本実施の形態にかかるＴＦＴ１１の概略構成の一例を示す平面図であり、図１２は、図１１に示すＡ−Ａ’線で図１１に示すＴＦＴ１１を切断したときの、上記ＴＦＴ１１を備えたアクティブマトリクス基板１０（ＴＦＴ基板）の要部の概略構成を示す断面図である。   FIG. 11 is a plan view showing an example of a schematic configuration of the TFT 11 according to the present embodiment. FIG. 12 shows the TFT 11 when the TFT 11 shown in FIG. 11 is cut along the line AA ′ shown in FIG. FIG. 2 is a cross-sectional view showing a schematic configuration of a main part of an active matrix substrate 10 (TFT substrate) provided with;

本実施の形態にかかるＴＦＴ１１は、図１１および図１２に示すように、馬蹄形（Ｕ字状）のソース電極１６およびドレイン電極１７を備え、これらソース電極１６とドレイン電極１７とで囲まれた領域に、蛇行したゲート電極１２および半導体層１４のチャネル部を備えている点で、前記実施の形態１と異なっている。   As shown in FIGS. 11 and 12, the TFT 11 according to the present embodiment includes a horseshoe-shaped (U-shaped) source electrode 16 and a drain electrode 17, and a region surrounded by the source electrode 16 and the drain electrode 17. Further, the second embodiment is different from the first embodiment in that a meandering gate electrode 12 and a channel portion of the semiconductor layer 14 are provided.

ＴＦＴのオン電流は、通常、チャネル幅（ゲート幅）に比例することから、大きなオン電流を得るためには、チャネル長を小さくし、チャネル幅を大きくする必要がある。   Since the on-current of a TFT is generally proportional to the channel width (gate width), in order to obtain a large on-current, it is necessary to reduce the channel length and increase the channel width.

そこで、図１１に示すように、ソース電極１６およびドレイン電極１７を馬蹄形とし、上記ゲート電極１２を蛇行させて、上記ソース電極１６およびドレイン電極１７の形状で規定される屈曲した細長い形状とすることで、実質的なチャネル長Ｌに対して実質的なチャネル幅Ｗを大きくすることができる。   Therefore, as shown in FIG. 11, the source electrode 16 and the drain electrode 17 are horseshoe-shaped, and the gate electrode 12 is meandered to have a bent and elongated shape defined by the shape of the source electrode 16 and the drain electrode 17. Thus, the substantial channel width W can be increased with respect to the substantial channel length L.

したがって、本実施の形態によれば、ＴＦＴ１１全体を大型化することなく、オン電流を十分に大きくすることができる。言い換えれば、狭い面積でも広いチャネル幅Ｗを確保することができる。   Therefore, according to the present embodiment, the on-current can be sufficiently increased without increasing the size of the entire TFT 11. In other words, a wide channel width W can be secured even in a small area.

なお、上記ＴＦＴ１１では、上記馬蹄形のソース電極１６およびドレイン電極１７の各先端部（突起部）がそれぞれ電極部として機能し、連結部１６ｃで連結された、上記ソース電極１６の各電極部１６ｄと、連結部１７ｃで連結された、ドレイン電極１７の各電極部１７ｄとの間の領域が、キャリアが移動するチャネル部となる。   In the TFT 11, the tip portions (projections) of the horseshoe-shaped source electrode 16 and drain electrode 17 function as electrode portions, respectively, and are connected to the electrode portions 16d of the source electrode 16 connected by the connecting portion 16c. A region connected to each electrode portion 17d of the drain electrode 17 connected by the connecting portion 17c becomes a channel portion in which carriers move.

上記チャネル幅Ｗは、図１１に点線で示すように、上記ソース電極１６およびドレイン電極１７の輪郭に沿って蛇行する上記ゲート電極１２の形状で規定される長さ（上記ゲート電極１２の全長）で与えられる。また、チャネル長Ｌは、ソース電極１６の電極部１６ｄとドレイン電極１７の電極部１７ｄとの間隙（ソース／ドレインギャップ）の大きさによって与えられる。   The channel width W is a length defined by the shape of the gate electrode 12 meandering along the contours of the source electrode 16 and the drain electrode 17 (the total length of the gate electrode 12), as indicated by a dotted line in FIG. Given in. The channel length L is given by the size of the gap (source / drain gap) between the electrode portion 16 d of the source electrode 16 and the electrode portion 17 d of the drain electrode 17.

上記ソース電極１６およびドレイン電極１７は、図１１および図１２に示すように、ゲート電極１２を囲むように、上記ゲート電極１２の輪郭に沿って形成されている。このため、本実施の形態でも、上記ソース電極１６およびドレイン電極１７における上記半導体層１４のチャネル部側の端面１６ａ・１７ａは、ゲート電極１２の端面１２ａ・１２ｂと面一である。なお、本実施の形態では、上記半導体層１４は、図１２に示すように、蛇行したゲート電極１２全体を覆うように形成されている。   The source electrode 16 and the drain electrode 17 are formed along the outline of the gate electrode 12 so as to surround the gate electrode 12, as shown in FIGS. Therefore, also in the present embodiment, the end surfaces 16 a and 17 a on the channel portion side of the semiconductor layer 14 in the source electrode 16 and the drain electrode 17 are flush with the end surfaces 12 a and 12 b of the gate electrode 12. In the present embodiment, the semiconductor layer 14 is formed so as to cover the entire meandering gate electrode 12 as shown in FIG.

本実施の形態でも、図１２に示すように、ソース電極１６およびドレイン電極１７で挟まれた半導体層１４はチャネル部として機能し、該チャネル部の上面にはオーミックコンタクト層１５は存在していない。   Also in this embodiment, as shown in FIG. 12, the semiconductor layer 14 sandwiched between the source electrode 16 and the drain electrode 17 functions as a channel portion, and the ohmic contact layer 15 does not exist on the upper surface of the channel portion. .

また、上記したように、ソース電極１６およびドレイン電極１７は、平面視で、ゲート電極１２と重畳しない領域に形成される。チャネル部を除くソース電極１６およびドレイン電極１７と半導体層１４との間には、オーミックコンタクト層１５が介在されている。   Further, as described above, the source electrode 16 and the drain electrode 17 are formed in a region that does not overlap with the gate electrode 12 in plan view. An ohmic contact layer 15 is interposed between the source electrode 16 and drain electrode 17 excluding the channel portion and the semiconductor layer 14.

なお、本実施の形態でも、上記ＴＦＴ１１は、上記オーミックコンタクト層１５に、ｎ＋シリコンを用いているので、高い電子移動度が要求される高品質な表示装置に好適である。特に、上記ｎ＋シリコンとしてｎ＋微結晶シリコンを用いることで、上記絶縁基板１に、前記したようにガラス基板等の耐熱性が比較的低い基板を用いる場合にも十分に高い電子移動度を得ることができる。 Also in this embodiment, since the TFT 11 uses n + silicon for the ohmic contact layer 15, it is suitable for a high-quality display device that requires high electron mobility. In particular, by using an n + microcrystalline silicon as the n + silicon, on the insulating substrate 1, a sufficiently high electron mobility in the case of using a relatively low substrate heat resistance such as a glass substrate as described above Obtainable.

上記ＴＦＴ１１は、図１１および図１２に示すようにゲート電極１２の形状を変更することで、前記実施の形態１に記載のＴＦＴ１１と同様の方法により製造することができる。   The TFT 11 can be manufactured by the same method as the TFT 11 described in the first embodiment by changing the shape of the gate electrode 12 as shown in FIGS.

なお、本実施の形態でも、上記各層の層厚およびその材料、成膜条件並びにエッチング条件等は、特に限定されるものではない。   In this embodiment mode, the layer thickness of each of the above layers, the material thereof, the film formation conditions, the etching conditions, and the like are not particularly limited.

上記ＴＦＴ１１を備えたアクティブマトリクス基板１０は、図１２に示すように、上記半導体層１４、ソース電極１６、およびドレイン電極１７の上にパッシベーション膜３１（保護膜）が設けられ、その上に、層間絶縁膜３２が設けられている。上記層間絶縁膜３２上には、図示しない画素電極４（図２参照）が形成されている。画素電極４は、上記層間絶縁膜３２に設けられた図示しないコンタクトホールを介して、上記ドレイン電極１７と電気的に接続されている。また、画素電極４上には、必要に応じて、図示しない配向膜が形成されていてもよい。   As shown in FIG. 12, the active matrix substrate 10 provided with the TFT 11 is provided with a passivation film 31 (protective film) on the semiconductor layer 14, the source electrode 16 and the drain electrode 17. An insulating film 32 is provided. A pixel electrode 4 (see FIG. 2) (not shown) is formed on the interlayer insulating film 32. The pixel electrode 4 is electrically connected to the drain electrode 17 through a contact hole (not shown) provided in the interlayer insulating film 32. An alignment film (not shown) may be formed on the pixel electrode 4 as necessary.

上記パッシベーション膜３１、層間絶縁膜３２、画素電極４は、前記実施の形態１にかかるアクティブマトリクス基板１０の製造方法において説明した通り、ソース／ドレイン電極分離パターニングに用いたマスクを除去した後、窒化シリコン（ＳｉＮｘ）等の絶縁材料を、プラズマＣＶＤ法またはスパッタ法等により積層し、その上に、感光性アクリル樹脂を塗布して層間絶縁膜３２を形成した後、該層間絶縁膜３２に、上記ドレイン電極１７に達するコンタクトホールを形成し、その後、上記層間絶縁膜３２上に、ＩＴＯやＳｎＯ２等の透明導電膜をスパッタ法等により形成（積層）した後、パターニングすることで、形成することができる。 The passivation film 31, the interlayer insulating film 32, and the pixel electrode 4 are nitrided after removing the mask used for the source / drain electrode separation patterning as described in the method of manufacturing the active matrix substrate 10 according to the first embodiment. An insulating material such as silicon (SiN x ) is stacked by a plasma CVD method or a sputtering method, and a photosensitive acrylic resin is applied thereon to form an interlayer insulating film 32. A contact hole reaching the drain electrode 17 is formed, and then a transparent conductive film such as ITO or SnO 2 is formed (laminated) on the interlayer insulating film 32 by sputtering or the like and then patterned. be able to.

また、図１３は、本実施の形態にかかるＴＦＴ１１の他の例を示す平面図である。   FIG. 13 is a plan view showing another example of the TFT 11 according to the present embodiment.

図１３に示すＴＦＴ１１は、馬蹄形のソース電極１６およびドレイン電極１７に代えて、櫛歯状のソース電極１６およびドレイン電極１７を備えている。なお、図１３に示すＴＦＴ１１を、図１１に示すＡ−Ａ’線と同じ位置で切断したときの、上記ＴＦＴ１１を備えたアクティブマトリクス基板１０の要部の概略構成は、図１２と同じである。   The TFT 11 shown in FIG. 13 includes a comb-like source electrode 16 and drain electrode 17 instead of the horseshoe-shaped source electrode 16 and drain electrode 17. The schematic configuration of the main part of the active matrix substrate 10 provided with the TFT 11 when the TFT 11 shown in FIG. 13 is cut at the same position as the line AA ′ shown in FIG. 11 is the same as FIG. .

上記ＴＦＴ１１では、上記櫛歯状のソース電極１６およびドレイン電極１７の各櫛歯部分がそれぞれ電極部（櫛歯電極部）として機能し、連結部１６ｃで連結された、上記ソース電極１６の各電極部１６ｄと、連結部１７ｃで連結された、ドレイン電極１７の各電極部１７ｄとの間の領域が、キャリアが移動するチャネル部となる。   In the TFT 11, each comb-tooth portion of the comb-like source electrode 16 and drain electrode 17 functions as an electrode portion (comb-tooth electrode portion), and each electrode of the source electrode 16 is connected by a connecting portion 16 c. A region between the portion 16d and each electrode portion 17d of the drain electrode 17 connected by the connecting portion 17c becomes a channel portion in which carriers move.

但し、図１３に示すＴＦＴ１１は、半導体層１４が、ゲート電極１２よりも一回り小さく形成されている。   However, in the TFT 11 shown in FIG. 13, the semiconductor layer 14 is formed slightly smaller than the gate electrode 12.

このため、図１３に示すＴＦＴ１１では、チャネル幅Ｗは、図１３に点線で示すように、上記ソース電極１６およびドレイン電極１７の輪郭に沿って蛇行する上記ゲート電極１２の上に形成された半導体層１４が、上記ソース電極１６の電極部１６ｄおよび上記ドレイン電極１７の電極部１７ｄの両方に重畳する領域における上記各電極部１６ｄ・１７ｄの延設方向の長さｗの合計の長さ、すなわち、ｗ×（上記ソース電極１６の各電極部１６ｄの本数＋ドレイン電極１７の各電極部１７ｄの本数−１）で与えられる。なお、上記電極部１６ｄの本数＝上記電極部１７ｄの本数であることは、言うまでもない。   For this reason, in the TFT 11 shown in FIG. 13, the channel width W has a semiconductor width formed on the gate electrode 12 meandering along the outlines of the source electrode 16 and the drain electrode 17 as shown by the dotted lines in FIG. The total length of the lengths w in the extending direction of the electrode portions 16d and 17d in the region where the layer 14 overlaps both the electrode portion 16d of the source electrode 16 and the electrode portion 17d of the drain electrode 17, that is, , W × (number of electrode portions 16d of source electrode 16 + number of electrode portions 17d of drain electrode 17−1). Needless to say, the number of the electrode portions 16d is equal to the number of the electrode portions 17d.

なお、図１３に示すＴＦＴ１１においても、チャネル長Ｌは、ソース電極１６の電極部１６ｄとドレイン電極１７の電極部１７ｄとの間隙（ソース／ドレインギャップ）の大きさ（より具体的には、上記ゲート電極１２の上に形成された半導体層１４が、上記ソース電極１６の電極部１６ｄおよび上記ドレイン電極１７の電極部１７ｄの両方に重畳する領域における、上記ゲート電極１２の端部１２ａと端部１２ｂとの間の距離）によって与えられる。   In the TFT 11 shown in FIG. 13 as well, the channel length L is the size of the gap (source / drain gap) between the electrode portion 16d of the source electrode 16 and the electrode portion 17d of the drain electrode 17 (more specifically, the above-mentioned In the region where the semiconductor layer 14 formed on the gate electrode 12 overlaps both the electrode portion 16d of the source electrode 16 and the electrode portion 17d of the drain electrode 17, the end portions 12a and end portions of the gate electrode 12 are overlapped. 12b).

上記したように、図１３に示すＴＦＴ１１においても、上記ソース電極１６およびドレイン電極１７は、ゲート電極１２を囲むように、上記ゲート電極１２の輪郭に沿って形成されている。このため、本実施の形態でも、上記ソース電極１６およびドレイン電極１７における上記半導体層１４のチャネル部側の端面１６ａ・１７ａは、ゲート電極１２の端面１２ａ・１２ｂと面一である。   As described above, also in the TFT 11 shown in FIG. 13, the source electrode 16 and the drain electrode 17 are formed along the outline of the gate electrode 12 so as to surround the gate electrode 12. Therefore, also in the present embodiment, the end surfaces 16 a and 17 a on the channel portion side of the semiconductor layer 14 in the source electrode 16 and the drain electrode 17 are flush with the end surfaces 12 a and 12 b of the gate electrode 12.

なお、上記ＴＦＴ１１は、図１２および図１３に示すようにゲート電極１２の形状並びにマスクの大きさを変更することで、前記実施の形態１に記載のＴＦＴ１１と同様の方法により製造することができる。また、上記ＴＦＴ１１における各層の層厚およびその材料、成膜条件並びにエッチング条件等も、特に限定されるものではない。   The TFT 11 can be manufactured by the same method as the TFT 11 described in the first embodiment by changing the shape of the gate electrode 12 and the size of the mask as shown in FIGS. . Further, the layer thickness of each layer in the TFT 11 and its material, film forming conditions, etching conditions, and the like are not particularly limited.

図１３に示すＴＦＴ１１においても、前記実施の形態１並びに図１１に示すＴＦＴ１１と同様の効果を得ることができる。   Also in the TFT 11 shown in FIG. 13, the same effects as those of the first embodiment and the TFT 11 shown in FIG. 11 can be obtained.

なお、実施の形態１および２では、上記絶縁基板１として、ガラス基板を用いた場合を例に挙げて説明したが、本発明はこれに限定されるものではない。   In the first and second embodiments, the case where a glass substrate is used as the insulating substrate 1 has been described as an example. However, the present invention is not limited to this.

上記絶縁基板としては、ガラス基板；ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリカーボネート（ＰＣ）、ポリエーテルスルホン（ＰＥＳ）、芳香族ポリエステル（液晶ポリマー）等で構成されるプラスチック基板（樹脂基板）；石英基板；シリコン基板；ガリウム砒素基板；等、従来公知の各種絶縁基板を用いることができる。   As the insulating substrate, glass substrate; polyimide, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polymethyl methacrylate (PMMA), polycarbonate (PC), polyethersulfone (PES), aromatic polyester (liquid crystal polymer) Various conventionally known insulating substrates such as a plastic substrate (resin substrate), a quartz substrate, a silicon substrate, a gallium arsenide substrate, and the like can be used.

また、上記絶縁基板１上には、例えばゲート電極１２と絶縁基板１との密着性（接合性）を向上させること等を目的として、必要に応じて、ベースコート（下地層）が設けられていてもよい。上記ベースコートとしては特に限定されないが、酸化珪素（ＳｉＯ２）、窒化珪素（ＳｉＮ）、ポリイミド、ポリアミド、あるいは架橋されて不溶化された高分子等が好適に用いられる。 In addition, a base coat (underlayer) is provided on the insulating substrate 1 as necessary for the purpose of, for example, improving the adhesion (bonding) between the gate electrode 12 and the insulating substrate 1. Also good. The base coat is not particularly limited, but silicon oxide (SiO 2 ), silicon nitride (SiN), polyimide, polyamide, a crosslinked and insolubilized polymer, or the like is preferably used.

本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。   The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and the embodiments can be obtained by appropriately combining technical means disclosed in different embodiments. The form is also included in the technical scope of the present invention.

本発明にかかる薄膜トランジスタおよび該薄膜トランジスタを有するアクティブマトリクス基板は、オン電流を維持したままオフ電流のみを下げることができ、安価で優れた表示品位を得ることができるので、アクティブマトリクス型液晶表示装置、有機ＥＬ（エレクトロルミネッセンス）表示装置等の表示装置、オーディオ機器、通信機器、コンピュータ、家電機器等におけるスイッチング素子、制御回路等として幅広い分野で好適に用いることができる。   Since the thin film transistor and the active matrix substrate having the thin film transistor according to the present invention can reduce only the off current while maintaining the on current, and can obtain an excellent display quality at low cost, an active matrix liquid crystal display device, It can be suitably used in a wide range of fields as a switching device, a control circuit, and the like in a display device such as an organic EL (electroluminescence) display device, an audio device, a communication device, a computer, and a home appliance.

本発明の実施の一形態にかかる薄膜トランジスタの概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the thin-film transistor concerning one Embodiment of this invention. 図１に示す薄膜トランジスタを備えたアクティブマトリクス基板の要部の概略構成を示す平面図である。It is a top view which shows schematic structure of the principal part of the active matrix substrate provided with the thin-film transistor shown in FIG. オフセット構造を有するＴＦＴにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量を種々変更したときのＶｇ−Ｉｄ特性を示すグラフである。It is a graph which shows the Vg-Id characteristic when the overlap amount of a source electrode, a drain electrode, and a gate electrode is variously changed in TFT which has an offset structure. ソース電極およびドレイン電極とゲート電極とのオーバーラップ依存性を調べるために用いたボトムゲート型の薄膜トランジスタの概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the bottom gate type thin-film transistor used in order to investigate the overlap dependence of a source electrode, a drain electrode, and a gate electrode. （ａ）は、図４に示す薄膜トランジスタにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量を種々変更したときの該オーバーラップ量と、Ｖｇ＝３０Ｖとしたときのオン電流との関係を示すグラフであり、（ｂ）は、図４に示す薄膜トランジスタにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量を種々変更したときの該オーバーラップ量と、Ｖｇ＝−３０Ｖとしたときのオフ電流との関係を示すグラフである。(A) shows the relationship between the amount of overlap when the amount of overlap between the source and drain electrodes and the gate electrode is variously changed in the thin film transistor shown in FIG. 4 and the on-current when Vg = 30V. 4B is a graph, and FIG. 4B shows the overlap amount when various amounts of overlap between the source electrode, the drain electrode, and the gate electrode are changed in the thin film transistor shown in FIG. 4, and the off-current when Vg = −30V. It is a graph which shows the relationship. （ａ）〜（ｆ）は、本発明の実施の一形態にかかる薄膜トランジスタの製造方法の一例を、製造工程順に示す断面図である。(A)-(f) is sectional drawing which shows an example of the manufacturing method of the thin-film transistor concerning one Embodiment of this invention in order of a manufacturing process. （ａ）〜（ｈ）は、リフトオフプロセスを用いた、本発明の実施の一形態にかかる薄膜トランジスタの製造方法を、製造工程順に示す断面図である。(A)-(h) is sectional drawing which shows the manufacturing method of the thin-film transistor concerning one Embodiment of this invention using the lift-off process in order of a manufacturing process. （ａ）〜（ｇ）は、リフトオフプロセスを用いた、本発明の実施の一形態にかかる薄膜トランジスタの製造方法を、製造工程順に示す他の断面図である。(A)-(g) is another sectional drawing which shows the manufacturing method of the thin-film transistor concerning one Embodiment of this invention using the lift-off process in order of a manufacturing process. （ａ）〜（ｆ）は、ソース電極およびドレイン電極に透明導電膜を用いた、本発明の実施の一形態にかかる薄膜トランジスタの製造方法を、製造工程順に示す断面図である。(A)-(f) is sectional drawing which shows the manufacturing method of the thin-film transistor concerning one Embodiment of this invention which used the transparent conductive film for the source electrode and the drain electrode in order of a manufacturing process. 特許文献３に記載の薄膜トランジスタの構成の一例を示す断面図である。10 is a cross-sectional view illustrating an example of a structure of a thin film transistor described in Patent Document 3. FIG. 本発明の実施の他の形態にかかる薄膜トランジスタの概略構成の一例を示す平面図である。It is a top view which shows an example of schematic structure of the thin-film transistor concerning the other form of implementation of this invention. 図１１に示すＡ−Ａ’線で図１１に示す薄膜トランジスタを切断したときの、上記薄膜トランジスタを備えたアクティブマトリクス基板の要部の概略構成を示す断面図である。FIG. 12 is a cross-sectional view illustrating a schematic configuration of a main part of the active matrix substrate including the thin film transistor when the thin film transistor illustrated in FIG. 11 is cut along the line A-A ′ illustrated in FIG. 11. 本発明の実施の他の形態にかかる薄膜トランジスタの他の例を示す平面図である。It is a top view which shows the other example of the thin-film transistor concerning the other form of implementation of this invention. Ｖｇｄ＝１０Ｖとしたときの微結晶シリコン薄膜トランジスタおよびアモルファスシリコン薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフである。It is a graph which shows the Vg-Id characteristic of a microcrystalline silicon thin-film transistor and an amorphous silicon thin-film transistor when setting Vgd = 10V. 特許文献１に記載のＴＦＴの概略構成を示す断面図である。11 is a cross-sectional view showing a schematic configuration of a TFT described in Patent Document 1. FIG. 特許文献２に記載のＴＦＴの概略構成を示す断面図である。11 is a cross-sectional view showing a schematic configuration of a TFT described in Patent Document 2. FIG.

符号の説明Explanation of symbols

１ 絶縁基板
２ ゲートライン
３ ソースライン
４ 画素電極
１０ アクティブマトリクス基板
１１ ＴＦＴ（薄膜トランジスタ）
１２ ゲート電極
１２ａ 端面
１２ｂ 端面
１３ ゲート絶縁層
１４ 半導体層
１５ オーミックコンタクト層
１５ａ 開口端面
１５ｂ 開口端面
１６ ソース電極
１６ａ 端面
１６ｃ 連結部
１６ｄ 電極部
１７ ドレイン電極
１７ａ 端面
１７ｃ 連結部
１７ｄ 電極部
２１ レジストマスク
２１ａ 開口端
２１ｂ 開口端
２１ｃ 開口部
２２ ポジ型レジスト層
２２ａ 端面
２２ｂ 端面
２３ 導電層
２４ レジストマスク
２４ａ 開口端
２４ｂ 開口端
２４ｃ 開口部
２７ 導電層
２８ ポジ型レジスト層
２９ ネガ型レジスト層
２９ａ 開口端
２９ｂ 開口端
２９ｃ 開口部
３１ パッシベーション膜
３２ 層間絶縁膜
Ｌ チャネル長
Ｗ チャネル幅
ｘ オーバーラップ量 1 Insulating Substrate 2 Gate Line 3 Source Line 4 Pixel Electrode 10 Active Matrix Substrate 11 TFT (Thin Film Transistor)
12 gate electrode 12a end face 12b end face 13 gate insulating layer 14 semiconductor layer 15 ohmic contact layer 15a opening end face 15b opening end face 16 source electrode 16a end face 16c connecting part 16d electrode part 17 drain electrode 17a end face 17c connecting part 17d electrode part 21 resist 21 Open end 21b Open end 21c Open portion 22 Positive resist layer 22a End surface 22b End surface 23 Conductive layer 24 Resist mask 24a Open end 24b Open end 24c Open portion 27 Conductive layer 28 Positive resist layer 29 Negative resist layer 29a Open end 29b Open end End 29c Opening 31 Passivation film 32 Interlayer insulation film L Channel length W Channel width x Overlap amount

Claims (3)

絶縁基板上に、ゲート電極、ゲート絶縁層、半導体層が、上記絶縁基板側からこの順に積層されたボトムゲート型の薄膜トランジスタであって、
上記半導体層は、微結晶シリコンを含み、
当該薄膜トランジスタを上記絶縁基板の法線方向から視たときに、上記ゲート電極を挟んで対向するソース電極およびドレイン電極における上記ゲート電極側の各端面と、上記ゲート電極の端面とがそれぞれ面一であることを特徴とする薄膜トランジスタ。 A bottom-gate thin film transistor in which a gate electrode, a gate insulating layer, and a semiconductor layer are stacked in this order from the insulating substrate side on an insulating substrate,
The semiconductor layer includes microcrystalline silicon,
When the thin film transistor is viewed from the normal direction of the insulating substrate, the end surfaces of the source electrode and the drain electrode facing each other across the gate electrode on the gate electrode side and the end surface of the gate electrode are flush with each other. A thin film transistor characterized in that: 上記ソース電極およびドレイン電極が馬蹄形もしくは櫛歯状であり、上記ゲート電極は、上記ソース電極およびドレイン電極の輪郭に沿った蛇行形状を有していることを特徴とする請求項１記載の薄膜トランジスタ。   2. The thin film transistor according to claim 1, wherein the source electrode and the drain electrode have a horseshoe shape or a comb shape, and the gate electrode has a meandering shape along the outline of the source electrode and the drain electrode. 請求項１または２記載の薄膜トランジスタを備えていることを特徴とするアクティブマトリクス基板。   An active matrix substrate comprising the thin film transistor according to claim 1.
JP2008304729A 2008-11-28 2008-11-28 Thin-film transistor and active matrix substrate Pending JP2010129881A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008304729A JP2010129881A (en) 2008-11-28 2008-11-28 Thin-film transistor and active matrix substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008304729A JP2010129881A (en) 2008-11-28 2008-11-28 Thin-film transistor and active matrix substrate

Publications (1)

Publication Number Publication Date
JP2010129881A true JP2010129881A (en) 2010-06-10

Family

ID=42330054

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008304729A Pending JP2010129881A (en) 2008-11-28 2008-11-28 Thin-film transistor and active matrix substrate

Country Status (1)

Country Link
JP (1) JP2010129881A (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013098553A (en) * 2011-11-02 2013-05-20 Samsung Electronics Co Ltd Graphene transistor having air gap, hybrid transistor including the same, and manufacturing method for the same
WO2016072024A1 (en) * 2014-11-07 2016-05-12 堺ディスプレイプロダクト株式会社 Method for manufacturing thin-film transistor, thin-film transistor, and display panel
JP2018509768A (en) * 2015-03-18 2018-04-05 エンベリオン オイＥｍｂｅｒｉｏｎ Ｏｙ Device with sensor array and method of manufacturing the same
JP6530156B1 (en) * 2018-03-28 2019-06-12 堺ディスプレイプロダクト株式会社 Organic EL Display Device and Method of Manufacturing Organic EL Display Device
JP6564965B1 (en) * 2018-03-28 2019-08-21 堺ディスプレイプロダクト株式会社 Organic EL display device and manufacturing method thereof
JP2019204967A (en) * 2019-07-29 2019-11-28 堺ディスプレイプロダクト株式会社 Organic EL display device and manufacturing method thereof
JP2019216236A (en) * 2019-05-15 2019-12-19 堺ディスプレイプロダクト株式会社 Organic el display device and manufacturing method of the organic el display device

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013098553A (en) * 2011-11-02 2013-05-20 Samsung Electronics Co Ltd Graphene transistor having air gap, hybrid transistor including the same, and manufacturing method for the same
WO2016072024A1 (en) * 2014-11-07 2016-05-12 堺ディスプレイプロダクト株式会社 Method for manufacturing thin-film transistor, thin-film transistor, and display panel
US10566425B2 (en) 2015-03-18 2020-02-18 Emberion Oy Apparatus comprising a sensor arrangement and associated fabrication methods
JP2018509768A (en) * 2015-03-18 2018-04-05 エンベリオン オイＥｍｂｅｒｉｏｎ Ｏｙ Device with sensor array and method of manufacturing the same
JP6530156B1 (en) * 2018-03-28 2019-06-12 堺ディスプレイプロダクト株式会社 Organic EL Display Device and Method of Manufacturing Organic EL Display Device
WO2019186809A1 (en) * 2018-03-28 2019-10-03 堺ディスプレイプロダクト株式会社 Organic el display device and manufacturing method for organic el display device
WO2019186810A1 (en) * 2018-03-28 2019-10-03 堺ディスプレイプロダクト株式会社 Organic el display device and manufacturing method therefor
JP6564965B1 (en) * 2018-03-28 2019-08-21 堺ディスプレイプロダクト株式会社 Organic EL display device and manufacturing method thereof
US10997906B2 (en) 2018-03-28 2021-05-04 Sakai Display Products Corporation Organic EL display apparatus with reduced surface roughness and electrode having silver and ITO and manufacturing method therefor
US11094763B2 (en) 2018-03-28 2021-08-17 Sakai Display Products Corporation Organic EL device with alternately lined source drain electrodes
US11195457B2 (en) 2018-03-28 2021-12-07 Sakai Display Products Corporation Organic EL display device with reduced surface roughness and manufacturing method therefor
US11335752B2 (en) 2018-03-28 2022-05-17 Sakai Display Products Corporation Organic-EL display device with alternately lined source drain electrodes and manufacturing method thereof
US11812643B2 (en) 2018-03-28 2023-11-07 Sakai Display Products Corporation Organic-EL display apparatus with zig-zag source drain electrodes and manufacturing method thereof
JP2019216236A (en) * 2019-05-15 2019-12-19 堺ディスプレイプロダクト株式会社 Organic el display device and manufacturing method of the organic el display device
JP2019204967A (en) * 2019-07-29 2019-11-28 堺ディスプレイプロダクト株式会社 Organic EL display device and manufacturing method thereof

Similar Documents

Publication Publication Date Title
US7977675B2 (en) Semiconductor device and method for manufacturing the same
JP5775253B2 (en) Thin film transistor substrate and manufacturing method thereof
CN100448031C (en) Bottom gate thin film transistor, flat panel display having the same and method of fabricating the same
US10297694B2 (en) Semiconductor device and method for manufacturing same
WO2018099052A1 (en) Method for manufacturing array substrate, array substrate and display apparatus
US7800177B2 (en) Thin film transistor plate and method of fabricating the same
US20100044708A1 (en) Thin film transistor, pixel structure and fabrication methods thereof
US8440483B2 (en) Method of fabricating array substrate
US20150295092A1 (en) Semiconductor device
US8853699B2 (en) Thin film transistor and method of forming the same
JP2010129881A (en) Thin-film transistor and active matrix substrate
US20100117155A1 (en) Semiconductor device and production method thereof
US20170077271A1 (en) Array substrate for liquid crystal display device and method of manufacturing the same
JPWO2016175086A1 (en) Semiconductor device and manufacturing method thereof
US20190296050A1 (en) Active matrix substrate and method for manufacturing same
WO2017219412A1 (en) Method for manufacturing top gate thin-film transistor
US8178879B2 (en) Array substrate for display device and method of fabricating the same
KR102586938B1 (en) Thin film transistor array panel and method for manufacturing the same
US20100155730A1 (en) Thin film transistor display panel and manufacturing method thereof
KR101761634B1 (en) Thin film transistor substrate and method for manufacturing thereof
KR101542914B1 (en) Thin film transistor array substrate and method of fabricating the same
US10249763B2 (en) Array substrate, and display device, and fabrication methods
US20100207120A1 (en) Production method of semiconductor device and semiconductor device
KR20080047773A (en) Poly silicon thin film transistor substrate and manufacturing method thereof
CN113629070A (en) Array substrate, manufacturing method of array substrate and display panel