KR101392330B1 - 평판표시패널 및 그 제조방법 - Google Patents
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Abstract
본 발명은 연속계면을 갖는 채널이 형성된 평판표시패널 및 그 제조방법에 관한 것이다.
본 발명에 따른 평판표시패널은, 하부기판상에 버퍼층을 사이에 두고 형성되는 액티브층; 액티브층 상에 동일패턴으로 동시에 형성되는 제 1 게이트 절연막; 액티브층 및 제 1 게이트 절연막을 덮는 제 2 게이트 절연막; 제 2 게이트 절연막 상에 액티브층과 중첩되게 형성되는 게이트 전극; 게이트 전극 상에 형성되는 층간 절연막; 게이트 절연막 및 층간 절연막을 관통하여 상기 액티브층을 노출시키는 관통홀; 및 층간 절연막을 개재하여 게이트 전극과 절연되며 관통홀을 통해 액티브층에 접속되는 소스전극 및 드레인 전극을 구비하는 것을 특징으로 한다.
Description
도 1은 본 발명에 따른 폴리형 박막 트랜지스터가 형성된 액정표시장치의 구성을 개략적으로 도시한 평면도.
도 2는 본 발명에 따른 액정표시장치의 화상표시부를 상세히 나타내는 평면도.
도 3은 도 2에서 Ⅰ-Ⅰ'선을 따라 절단된 폴리형 박막 트랜지스터가 형성된 평판표시패널의 구성 단면도.
도 4a 내지 도 4l는 본 발명에 따른 폴리형 박막 트랜지스터가 형성된 평판표시패널의 제조 공정도.
< 도면의 주요부분에 대한 설명>
1: 하부기판 2 : 게이트 라인
4: 데이터 라인 6 : 게이트 전극
8: 소스전극 10 : 드레인 전극
11: 제 1 게이트 절연막 12 : 제 2 게이트 절연막
14: 액티브층 14S : 소스영역
14D : 드레인 영역 14C : 채널영역
16 : 버퍼막 18 : 보호막
20, 24S, 24D : 관통홀 22 : 화소전극
26: 층간 절연막 50 : 스토리지 하부전극
52 : 스토리지 상부전극
본 발명은 평판표시패널 및 그 제조방법에 관한 것으로, 특히 채널영역에 연속계면이 형성된 평판표시패널 및 그 제조방법에 관한 것이다.
최근들어, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치는 액정 표시장치(Liquid Crystal Display : 이하 "LCD"라 함), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 PDP"라 함) 및 전계발광소자{일렉트로 루미네센스 디바이스(Electro-luminescence Device):이하 "EL 소자"이라 함)를 이용하는 EL발광표시장치(Electro-luminescence Display Device) 등이 있다. 이와 같은 평판표시장치의 표시품질을 높이고 대화면화를 시도하는 연구들이 활발히 진행되고 있다.
여기서, 액정표시장치(Liquid Crystal Display; LCD)는 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 액정셀들이 매트릭스 형태로 배열되어진 액정패널에 비디오신호에 해당하는 화상을 표시하게 된다. 이 경우, 액정셀들을 스위 칭하는 소자로서 통상 박막트랜지스터(Thin film Transistor; TFT)가 이용되고 있다.
이러한 액정표시장치를 구성하는 평판표시패널로는 아몰퍼스(Amorphous) 실리콘 또는 폴리(Poly) 실리콘으로 구성된 박막 트랜지스터가 형성되어 있다.
여기서, 아몰퍼스 실리콘형 박막 트랜지스터는 아몰퍼스 실리콘막의 균일성이 비교적 좋아 특성이 안정된 장점을 갖는다. 그러나, 아몰퍼스 실리콘형 박막 트랜지스터는 전하 이동도가 낮아 응답 속도가 느리다는 단점을 갖는다.
이에 따라, 아몰퍼스 실리콘형 박막 트랜지스터는 빠른 응답 속도를 필요로 하는 고해상도 표시 패널이나 게이트 드라이버 및 데이터 드라이버의 구동 소자로는 적용이 어려운 단점을 가지고 있다.
폴리 실리콘형 박막 트랜지스터는 전하 이동도가 높음에 따라 빠른 응답 속도를 필요로 하는 고해상도 표시 패널에 적합할 뿐만 아니라 주변 구동 회로들을 표시 패널에 내장할 수 있는 장점을 갖는다.
이에 따라, 폴리 실리콘형 박막 트랜지스터를 이용한 평판표시패널이 대두되고 있다.
여기서, 평판표시패널을 구성하는 박막 트랜지스터는 아몰퍼스 실리콘층에 대한 레이저 어닐링 과정을 통해 형성된 액티브층과, 상기 액티브층 상에 게이트 절연층이 증착된 채널구조를 갖는다.
즉, 레이저 어닐링 과정을 통해 액티브층이 형성된 후 그 위에 게이트 절연층이 순차적으로 증착됨에 따라, 박막 트랜지스터의 채널영역에는 상기 두 층 사이 에 불연속 계면이 생성되어 Vth 등을 증가시키는 계면 결함(Interface Defect)이 발생되는 문제점이 있었다.
이때, 종래의 박막 트랜지스터의 경우 상술한 바와 같은 문제점을 해결하기 위해 액티브층 상에 게이트 절연층을 증착하기 전에 HF 클리닝 공정을 수행하여야 하였으며, 이에 의해 공정수가 증가되어 생산수율이 떨어진다는 문제점이 또한 발생하였다.
따라서, 본 발명의 목적은 연속계면이 형성된 채널영역을 형성함으로써, 채널영역에 발생되는 계면결함을 방지할 수 있는 평판표시패널 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 평판표시패널은, 기판상에 버퍼층을 사이에 두고 형성되는 액티브층; 액티브층 상에 동일패턴으로 동시에 형성되는 제 1 절연막; 액티브층 및 제 1 게이트 절연막을 덮는 제 2 게이트 절연막; 제 2 게이트 절연막 상에 액티브층과 중첩되게 형성되는 게이트 전극; 게이트 전극 상에 형성되는 층간 절연막; 게이트 절연막 및 층간 절연막을 관통하여 액티브층을 노출시키는 관통홀; 층간 절연막을 개재하여 게이트 전극과 절연되게 형성되며 관통홀을 통해 액티브층에 접속되는 소스전극 및 드레인 전극을 구비하는 것을 특징으로 한다.
여기서, 본 발명은 소스전극 및 드레인 전극을 덮는 보호막; 보호막을 관통 하는 관통홀을 통해 드레인 전극과 접속되는 투명전극을 더 포함하여 구성된 것을 특징으로 한다.
본 발명은 제 2 버퍼층 상에 형성되는 스토리지 하부전극, 층간 절연막 및 보호막을 사이에 두고 상기 스토리지 하부전극과 중첩되게 형성되는 스토리지 상부전극을 포함하여 구성된 스토리지 캐패시터를 더 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 스토리지 하부전극에는 제 1 게이트 절연막이 동일 패턴으로 동시에 형성되어 있는 것을 특징으로 한다.
여기서, 본 발명에 따른 스토리지 하부전극과 제 1 게이트 절연막 사이에 층간 연속계면이 형성된 것을 특징으로 한다.
본 발명에 따른 액티브층은, 상기 제 1 게이트 절연막이 형성된 상태에서 고상 결정화되는 것을 특징으로 한다.
본 발명 고상 결정화된 액티브층과 상기 제 1 게이트 절연막이 동시에 패터닝 됨에 따라 그 사이에 연속계면이 형성되는 것을 특징으로 한다.
본 발명에 따른 게이트 전극은, 상기 제 2 게이트 절연막을 개재하여 액티브층의 채널영역과 중첩되게 형성되는 것을 특징으로 한다.
본 발명에 따른 관통홀은, 게이트 절연막 및 층간 절연막을 관통하여 상기 액티브층의 소스영역 및 드레인 영역을 각각 노출시키는 제 1 및 제 2 관통홀을 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 소스전극 및 드레인 전극은, 상기 제 1 및 제 2 관통홀을 통 해 상기 액티브층의 소스영역 및 드레인 영역에 각각 접속되는 것을 특징으로 한다.
본 발명에 따른 평판표시패널의 제조방법은, 기판상에 버퍼층을 형성하는 단계; 버퍼층 상에 액티브층 및 상기 액티브층과 동일 패턴으로 형성되는 제 1 게이트 절연막을 형성하는 단계; 액티브층 및 제 1 게이트 절연막을 덮는 제 2 게이트 절연막을 형성한 후, 제 2 게이트 절연막 상에 액티브층과 중첩되게 게이트 전극을 형성하는 단계; 게이트 전극을 덮는 층간 절연막을 형성한 후, 게이트 절연막 및 층간 절연막을 관통하여 액티브층을 노출시키는 관통홀을 형성하는 단계; 및 층간 절연막을 통해 게이트 전극과 절연되며 관통홀을 통해 액티브층에 접속되는 소스전극 및 드레인 전극을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
여기서, 본 발명은 소스전극 및 드레인 전극을 덮는 보호막을 형성하는 단계; 및 보호막을 관통하여 드레인 전극을 노출시키는 관통홀을 통해 드레인 전극과 접속되는 화소전극을 형성하는 단계를 더 포함하여 구성된 것을 특징으로 한다.
본 발명은 제 2 게이트 절연막 상에 형성된 스토리지 하부전극; 및 층간 절연막 및 보호막을 사이에 두고 스토리지 하부전극과 중첩되게 형성된 스토리지 상부전극으로 구성된 스토리지 캐패시터를 형성하는 단계를 더 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 스토리지 하부전극 상에는 제 1 게이트 절연막이 동일패턴으로 동시에 형성되어 있는 것을 특징으로 한다.
여기서, 본 발명에 다른 스토리지 하부전극과 제 1 게이트 절연막 사이에 층 간 연속계면이 형성된 것을 특징으로 한다.
본 발명에 따른 액티브층 및 제 1 게이트 절연막을 형성하는 단계는, 버퍼층 상에 아몰퍼스 실리콘층 및 제 1 게이트 절연막을 순차적으로 형성하는 단계; 제 1 게이트 절연막을 통해 아몰퍼스 실리콘층에 대한 고상 결정화를 수행하여 폴리 실리콘층으로 구성된 액티브층을 형성하는 단계; 및 액티브층 및 제 1 게이트 절연막을 동일한 마스크를 이용하여 동시에 패터닝하는 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명은 액티브층 및 제 1 게이트 절연막이 동시에 패터닝됨에 따라 엑브층 및 제 1 게이트 절연막 사이에 연속 계면이 형성되는 것을 특징으로 한다.
본 발명에 따른 게이트 전극은 상기 액티브층의 채널영역과 중첩되도록 형성되는 것을 특징으로 한다.
본 발명에 따른 관통홀을 형성하는 단계는, 게이트 절연막 및 층간 절연막을 관통하여 액티브층의 소스영역을 노출시키는 제 1 관통홀을 형성하는 단계; 및 게이트 절연막 및 층간 절연막을 관통하여 액티브층의 드레인 영역을 노출시키는 제 2 관통홀을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
여기서, 본 발명에 따른 소스전극 및 드레인 전극은 제 1 및 제 2 관통홀을 통해 액티브층의 소스영역 및 드레인 영역과 전기적으로 접속되는 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명에 따른 평판표시패널 및 그 제조방법에 대해 상세히 설명한다.
여기서, 본 발명은 실시예로서 액정표시장치를 구성하는 평판표시패널을 참조하여 설명하고 있으나, 여기에 한정되는 것은 아니고 능동형 유기발광표시장치 등 다양한 평판표시장치에 적용할 수 있다.
도 1을 참조하면, 본 발명이 적용된 액정표시장치는 화소 매트릭스를 포함하는 화상표시부(96)와, 화상 표시부(96)의 데이터 라인들(4)을 구동하기 위한 데이터구동부(92)와, 화상 표시부(96)의 게이트 라인들(2)을 구동하기 위한 게이트 구동부(92)를 구비한다.
화상 표시부(96)에는 액정셀들(LC)이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들(LC) 각각은 게이트 라인(2)과 데이터 라인(4)의 교차점에 접속된 스위칭소자로서 N형 불순물이 주입된 폴리 실리콘을 이용한 박막 트랜지스터(Thin Film Transistor ; 이하 "TFT"라 함)(30)에 의해 구동된다.
도 2 및 도 3을 참조하면, 본 발명에 따른 평판표시패널은 하부기판(1)과, 상기 하부기판(1) 위에 게이트 라인(2)과 데이터 라인(4)의 교차부에 형성되는 폴리 실리콘형 박막 트랜지스터(T)와, 박막 트랜지스터의 드레인 전극(10)과 접촉되는 화소전극(22)을 구비한다.
박막 트랜지스터(T)는 버퍼막(16) 상에 형성되는 액티브층(14)과, 상기 액티브층(14)과 동일패턴으로 동시에 형성되는 제 1 게이트 절연막(11)과, 액티브층(14)을 덮는 제 2 게이트 절연막(12) 상에 형성되며 게이트 라인(2)에 접속되는 게이트 전극(6)과, 게이트 전극(6)을 사이에 두고 양측에 형성되며 데이터 라인(4)에 접속되는 소스전극(8)과 드레인 전극(10)을 구비한다.
액티브층(14)은 버퍼막(2)을 사이에 두고 하부기판(1) 상에 폴리 실리콘으로 형성된다.
즉, 액티브층(14)은 버퍼막(16) 상에 아몰퍼스 실리콘 및 제 1 게이트 절연막(11)을 순차적으로 적층한 상태에서 AMFC 특성을 갖는 고상 결정화(SPC : Solid Phase Crystallization)를 수행한 후, 마스크 공정을 통해 제 1 게이트 절연막(11)과 동일 패턴으로 형성된다.
따라서, 액티브층(14) 및 제 1 게이트 절연막(11) 사이에는 연속계면이 형성되고, 이에 의해 계면 결함이 발생되지 않아 Vth 등이 감소되어 소자특성이 향상된다.
게이트 전극(6)은 제 1 및 제 2 게이트 절연막(11, 12)을 사이에 두고 버퍼막(16) 상에 형성되는 액티브층(14)의 채널영역(14C)과 중첩되게 형성된다.
소스전극(8)은 게이트 전극(6)과 층간 절연막(26)을 사이에 두고 절연되게 형성되어 n+이온이 주입된 액티브층의 소스영역(14S)과 소스 접촉홀(24S)을 통해 접촉한다. 이때, 소스 접촉홀(24S)은 제 1 게이트 절연막(11), 제 2 게이트 절연막 (12)및 층간 절연막(26)을 관통하여 소스영역(14S)을 노출시킨다.
드레인 전극(14D)은 게이트 전극(6)과 층간 절연막(26)을 사이에 두고 절연되게 형성되어 n+이온이 주입된 액티브층의 드레인영역(14D)과 드레인접촉홀(24D)을 통해 접촉된다. 이때, 드레인 접촉홀(24D)은 제 1 게이트 절연막(11), 제 2 게이트 절연막(12) 및 층간 절연막(26)을 관통하여 드레인 영역(14D)을 노출시킨다.
여기서, 액티브층(14)의 채널영역(14C)과 드레인영역(14D), 채널영역(14C)과 소스영역(14S) 사이에는 n-이온이 주입된 엘디디(Lightly Doped Drain ; 이하 "LDD"라 함)영역(14L)이 형성되어 상대적으로 높은 오프전류를 감소시키게 된다.
이러한 박막 트랜지스터(T)는 게이트 라인(2)으로부터의 스캔 펄스에 응답하여 데이터 라인(4)으로부터의 비디오 신호, 즉 화소 신호를 액정셀(LC)에 충전되게 한다. 이에 따라, 액정셀(LC)은 충전된 화소 신호에 따라 광투과율을 조절하게 된다.
화소 전극(22)은 보호막(18)을 관통하는 화소접촉홀(20)을 통해 N형 TFT(30)의 드레인 전극(10)과 접속된다.
여기서, 화소 전극(22)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(22)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(60)는 화소전극(22)과 접속되며 액티브층(14)에 PH3가 주입된 스토리지 하부전극(50)과, 그 스토리지 하부전극(50)과 제 1 및 제 2 게이트 절연막(11,12)을 사이에 두고 중첩되는 스토리 상부전극(52)으로 구성된다.
이때, 스토리지 캐패시터(60)를 구성하는 스토리지 하부전극(50) 상에는 제 1 게이트 절연막(11)이 동일 패턴으로 동시에 형성되어 있다. 이러한 스토리지 캐패시터(60)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
여기서, 스토리지 캐패시터(60)는 제 2 게이트 절연막(12) 상에 형성된 스토리지 상부전극(52)과, 층간 절연막(26) 및 보호막(18)을 사이에 두고 스토리지 상부전극(52)과 중첩되게 형성된 화소전극(22) 사이에도 형성될 수 있다.
이하, 도 4를 참조하여 본 발명에 따른 폴리형 박막 트랜지스터가 형성된 평판표시패널의 제조 방법에 대해 상세하게 설명한다.
도 4a 내지 도 4e를 참조하면, 본 발명에 따른 기판(1)상에 채널을 형성하는 액티브층(14), 상기 액티브층(14)과 동일 형태로 패터닝된 제 1 절연막(11) 및 스토리지 하부전극(50)을 형성한다.
이를 보다 구체적으로 설명하면, 도 4a에 도시된 바와 같이, 하부기판(1) 상에 SiO2 등의 절연물질로 구성된 버퍼막(16)을 전면 형성한다.
상술한 바와 같이 버퍼막(16)을 전면 형성한 후, 도 4b에 도시된 바와 같이, 하부기판(1) 상에 아몰퍼스 실리콘막(14a) 및 제 1 게이트 절연막(11a)을 순차적으로 증착시킨다.
이후, 제 1 게이트 절연막(11a)이 증착된 상태에서 아몰퍼스 실리콘막(14a)에 대한 고상 결정화(SPC : Solid Phase Crystallization)를 수행함으로써, 도 4c에 도시된 바와 같이, 제 1 게이트 절연막(11)에 의해 덮여 있는 아몰퍼스 실리콘막(14a)을 폴리 실리콘막(14b)으로 결정화한다.
상술한 바와 같이 폴리 실리콘막(14b)을 형성한 후, 도 4d에 도시된 바와 같이, 제 1 마스크를 이용한 포토리소그래피 공정을 수행하여 동일 형태로 패터닝된 제 1 게이트 절연막(11) 및 액티브층(14)을 형성한다.
이후, 도 4e에 도시된 바와 같이, 상기 액티브층(14)에 PH3이온을 주입하여 스토리지 캐패시터(60)를 구성하는 스토리지 하부전극(50)을 형성한다.
여기서, 액티브층(14) 및 제 1 게이트 절연막(11)이 동일 형태로 패터닝됨에 따라, 액티브층(14)과 제 1 게이트 절연막(11) 사이에는 연속 계면이 형성되어 계면 결함의 발생이 저감된다.
상술한 바와 같이 액티브층(14), 제 1 게이트 절연막(11) 및 스토리지 하부전극(50)을 형성한 후, 도 4f에 도시된 바와 같이, 제 2 게이트 절연막(12)을 개재하여 액티브층(14)의 채널영역(14c)과 중첩되는 게이트 전극(6)과 스토리지 캐패시터(60)를 구성하는 스토리지 상부전극(52)을 형성한다.
이를 보다 구체적으로 설명하면, 기판(1)상에 제 2 게이트 절연막(12)을 형성한 후 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 금속층을 형성한다.
여기서, 제 2 게이트 절연막(12)은 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등의 무기절연물질이 이용되고, 게이트 금속으로는 알루미늄(Al), 알루미늄 합금 등이 이용된다.
이후, 마스크를 이용하여 게이트 금속층에 대한 포토리소그래피 공정을 수행함으로써, 제 2 게이트 절연막(12)을 사이에 두고 채널영역(14c)과 중첩되게 게이트 전극(6)을 형성하는 동시에 스토리지 상부전극(52)을 형성한다.
상술한 바와 같이 게이트 전극 및 스토리지 상부전극을 형성한 후, 도 4g에 도시된 바와 같이, 게이트 전극(106)을 이용한 셀프 얼라인 방법으로 불순물을 주 입한 후 주입된 불순물을 활성화시킴으로써 액티브층(14)에 소스영역(14S), 드레인 영역(14D) 및 채널영역(14C)을 형성한다.
여기서, 액티브층(14)에 형성된 소스 영역(114S) 및 드레인 영역(114D)은 노출된 활성층의 양측에 n+ 또는 p+이온을 주입하고 레이저빔 등을 조사하여 불순물을 활성화시켜 형성된다.
이후, 제 2 게이트 절연막(12) 상에 게이트 전극 (6)및 스토리지 상부전극(52)을 덮는 층간 절연막(26)을 형성한 후, 도 4h에 도시된 바와 같이, 제 3 마스크를 이용해 층간 절연막(26)에 대한 포토리쏘그래피공정을 수행함으로써 소스 접촉홀(24S), 드레인 접촉홀(24D)을 형성한다.
여기서, 소스 접촉홀(24S)은 제 1 절연막(11), 제 2 절연막(12) 및 층간 절연막(26)을 관통하여 소스 영역(14S)을 노출시키고, 드레인 접촉홀(24D)은 제 1 절연막(11), 제 2 절연막(12) 및 층간 절연막(26)을 관통하여 드레인 영역(14D)을 노출시킨다.
이후, 층간 절연막(26) 상에 소스/드레인 금속층을 전면 증착한 후 제 4 마스크를 이용한 포토리쏘그래피 공정을 수행함으로써, 도 4i에 도시된 바와 같이, 층간 절연막(26) 상에 소스전극(8), 드레인 전극(10)이 형성된다. 이때, 소스 전극(8) 및 드레인 전극(10)은 층간 절연막(26)을 사이에 두고 게이트 전극(6)과 절연되게 형성된다.
여기서, 소스 전극(8)은 소스 접촉홀(24S)을 통해 액티브층(14)의 소스영역(14S)과 접촉되고, 드레인 전극(10)은 드레인 접촉홀(24D)을 통해 액티브층(114) 의 드레인 영역(14D)과 접촉한다.
상술한 바와 같이 층간 절연막(26) 상에 소스전극(8) 및 드레인 전극(10)을 형성한 후, 도 4j에 도시된 바와 같이, 하부기판(101) 상에 절연물질을 전면 증착하여 보호막(18)을 형성한다.
이 후, 마스크를 이용하여 보호막(18)에 대한 포토리쏘그래피공정을 수행함으로써, 도 4k에 도시된 바와 같이, 보호막(18)을 관통하여 액티브층(14)의 드레인 영역(14D)을 노출시키는 제 3 관통홀(20)을 형성한다.
상술한 바와 같이 보호막(18) 상에 제 3 관통홀(20)을 형성한 후, 보호막(18) 상에 드레인 전극(10)과 접속되는 화소전극(22)을 형성한다.
즉, 보호막(18) 상에 투명 전도성 물질을 전면 증착한 후 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 도 4l에 도시된 바와 같이, 보호막(18) 상에 제3 관통홀(20)을 통해 드레인 전극(10)과 전기적으로 접속되어 액정 배향을 위한 전계를 발생시키는 화소전극(22)을 형성한다.
이와 같이, 본 발명에 따른 평판표시패널 및 그 제조방법에 따르면, 박막 트랜지스터의 채널을 형성하는 액티브층(14) 및 이를 덮는 제 1 게이트 절연막(11)을 동일 형태로 패터닝함에 따라, 연속계면을 갖는 채널을 형성함으로써 계면 결함의 발생을 방지할 수 있다.
상술한 바와 같이, 본 발명에 따른 평판표시패널 및 그 제조방법은 채널을 형성하는 액티브층과 이를 덮는 제 1 게이트 절연막이 동일 형태로 패터닝 된다.
따라서, 본 발명은 채널을 형성하는 액티브층과 제 1 게이트 절연막 사이에는 연속 계면이 형성되고, 이에 의해 계면 결함의 발생을 방지하여 소자특성을 향상시킬 수 있다는 효과를 제공한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (20)
- 기판상에 버퍼층을 사이에 두고 형성되는 액티브층;상기 액티브층 상에 상기 액티브층과 동일한 패턴으로 동시에 형성되는 제 1 게이트 절연막;상기 액티브층 및 상기 제 1 게이트 절연막을 덮는 제 2 게이트 절연막;상기 제 2 게이트 절연막 상에 상기 액티브층과 중첩되게 형성되는 게이트 전극;상기 게이트 전극 상에 형성되는 층간 절연막;상기 제 1 및 제 2 게이트 절연막 및 층간 절연막을 관통하여 상기 액티브층을 노출시키는 관통홀;상기 층간 절연막을 개재하여 상기 게이트 전극과 절연되게 형성되며 상기 관통홀을 통해 상기 액티브층에 접속되는 소스 전극 및 드레인 전극을 구비하고,상기 액티브층은 상기 제 1 게이트 절연막이 형성된 상태에서 고상 결정화됨에 따라, 상기 액티브층 및 상기 제 1 게이트 절연막 사이에 연속계면이 형성되어 있고, 상기 고상 결정화된 액티브층과 상기 제 1 게이트 절연막이 동시에 패터닝되어 있고,상기 액티브층은 채널 영역, 상기 소스 전극과 접속되는 소스영역, 상기 드레인 전극과 접속되는 드레인 영역, 및 상기 채널 영역과 상기 소스 영역 사이와 상기 채널 영역과 상기 드레인 영역 사이에 형성되는 엘디디 영역을 포함하는 것을 특징으로 하는 평판표시패널.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 소스전극 및 드레인 전극을 덮는 보호막;상기 보호막을 관통하는 관통홀을 통해 상기 드레인 전극과 접속되는 화소전극을 더 포함하여 구성된 것을 특징으로 하는 평판표시패널.
- 제 1 항에 있어서,상기 버퍼층 상에 형성되는 스토리지 하부전극; 및상기 제1 및 제2 게이트 절연막 및 층간 절연막을 개재하여 상기 스토리지 하부전극과 중첩되게 형성되는 스토리지 상부전극으로 구성된 스토리지 캐패시터를 더 포함하여 구성된 것을 특징으로 하는 평판표시패널.
- 제 3 항에 있어서,상기 스토리지 하부전극 상에는 상기 제 1 게이트 절연막이 상기 스토리지 하부전극과 동일한 패턴으로 동시에 형성되어 있는 것을 특징으로 하는 평판표시패널.
- 제 4 항에 있어서,상기 스토리지 하부전극과 상기 제 1 게이트 절연막 사이에 연속계면이 형성되어 있는 것을 특징으로 하는 평판표시패널.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 게이트 전극은 상기 제 2 게이트 절연막을 개재하여 액티브층의 채널영역과 중첩되게 형성되는 것을 특징으로 하는 평판표시패널.
- 제 1 항에 있어서,상기 관통홀은 상기 제1 및 제2 게이트 절연막 및 층간 절연막을 관통하여 상기 액티브층의 소스영역 노출시키는 제 1 관통홀; 및상기 제1 및 제2 게이트 절연막 및 층간 절연막을 관통하여 상기 액티브층의 드레인 영역을 노출시키는 제 2 관통홀을 포함하여 구성된 것을 특징으로 하는 평판표시패널.
- 제 9 항에 있어서,상기 소스전극은 상기 제 1 관통홀을 통해 상기 액티브층의 소스영역과 접속되고,상기 드레인 전극은 상기 제 2 관통홀을 통해 상기 액티브층의 드레인 전극과 접속되는 것을 특징으로 하는 평판표시패널.
- 기판상에 버퍼층을 형성하는 단계;상기 버퍼층 상에 액티브층 및 상기 액티브층과 동일 패턴으로 형성되는 제 1 게이트 절연막을 형성하는 단계;상기 액티브층 및 제 1 게이트 절연막을 덮는 제 2 게이트 절연막을 형성한 후, 상기 제 2 게이트 절연막 상에 액티브층과 중첩되게 게이트 전극을 형성하는 단계;상기 게이트 전극을 덮는 층간 절연막을 형성한 후, 상기 제1 및 제2 게이트 절연막 및 층간 절연막을 관통하여 상기 액티브층을 노출시키는 관통홀을 형성하는 단계; 및상기 층간 절연막을 통해 상기 게이트 전극과 절연되며 상기 관통홀을 통해 상기 액티브층에 접속되는 소스전극 및 드레인 전극을 형성하는 단계를 포함하고,상기 액티브층 및 제 1 게이트 절연막을 형성하는 단계는,상기 액티브층이 채널 영역, 상기 소스 전극과 접속되는 소스영역, 상기 드레인 전극과 접속되는 드레인 영역, 및 상기 채널 영역과 상기 소스 영역 사이와 상기 채널 영역과 상기 드레인 영역 사이에 형성되는 엘디디 영역으로 구분되도록 상기 액티브층을 형성하는 것을 특징으로 하며,상기 액티브층 및 제 1 게이트 절연막을 형성하는 단계는,상기 버퍼층 상에 아몰퍼스 실리콘층 및 상기 제 1 게이트 절연막을 순차적으로 형성하는 단계;상기 제 1 게이트 절연막을 통해 상기 아몰퍼스 실리콘층에 대한 고상 결정화를 수행하여 폴리 실리콘층으로 구성된 액티브층을 형성하는 단계; 및상기 액티브층 및 상기 제 1 게이트 절연막을 동일한 마스크를 이용하여 동시에 패터닝하는 단계를 포함하는 것을 특징으로 하는 평판표시패널의 제조방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,상기 소스전극 및 드레인 전극을 덮는 보호막을 형성하는 단계; 및상기 보호막을 관통하여 상기 드레인 전극을 노출시키는 관통홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 평판표시패널의 제조방법.
- 제 11 항에 있어서,상기 버퍼층 상에 형성되는 스토리지 하부전극과, 상기 제1 및 제2 게이트 절연막 및 층간 절연막을 개재하여 상기 스토리지 하부전극과 중첩되게 형성된 스토리지 상부전극으로 구성된 스토리지 캐패시터를 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 평판표시패널의 제조방법.
- 제 13 항에 있어서,상기 스토리지 캐패시터를 형성하는 단계는,상기 스토리지 하부전극 상에 상기 제 1 게이트 절연막을 상기 스토리지 하부전극과 동일한 패턴으로 동시에 형성하는 것을 특징으로 하는 평판표시패널의 제조방법.
- 제 14 항에 있어서,상기 스토리지 하부전극과 상기 제 1 게이트 절연막 사이에 연속계면이 형성되는 것을 특징으로 하는 평판표시패널의 제조방법.
- 삭제
- 제 11 항에 있어서,상기 액티브층 및 상기 제 1 게이트 절연막이 동시에 패터닝됨에 따라, 상기 액티브층 및 상기 제 1 게이트 절연막 사이에 연속 계면이 형성되는 것을 특징으로 하는 평판표시패널의 제조방법.
- 제 11 항에 있어서,상기 게이트 전극은 상기 액티브층의 채널영역과 중첩되도록 형성되는 것을 특징으로 하는 평판표시패널의 제조방법.
- 제 11 항에 있어서,상기 관통홀을 형성하는 단계는,상기 게이트 절연막 및 층간 절연막을 관통하여 상기 액티브층의 소스영역을 노출시키는 제 1 관통홀을 형성하는 단계; 및상기 제 1 및 제 2 게이트 절연막 및 층간 절연막을 관통하여 상기 액티브층의 드레인 영역을 노출시키는 제 2 관통홀을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 평판표시패널의 제조방법.
- 제 19 항에 있어서,상기 소스전극은 상기 제 1 관통홀을 통해 상기 액티브층의 소스영역과 접속되고, 상기 드레인 전극은 상기 제 2 관통홀을 통해 상기 액티브층의 드레인 전극 과 접속되는 것을 특징으로 하는 평판표시패널의 제조방법.
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