KR101392133B1 - Carrier Substrate Including Regions Having Different Wettablities and Method for Processing Device Substrate Using the Same - Google Patents

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Abstract

서로 다른 젖음성을 갖는 영역들을 구비하는 캐리어 기판, 이를 사용한 소자 기판 처리 방법을 제공한다. 상기 소자 기판 처리 방법에서는 먼저, 전면(front surface) 내에 저 젖음성 영역 및 상기 저 젖음성 영역에 비해 높은 젖음성을 갖는 고 젖음성 영역을 구비하는 캐리어 기판을 제공한다. 소자 기판을 제공한다. 상기 캐리어 기판의 전면 또는 상기 소자 기판의 전면 상에 접착층을 제공한다. 상기 캐리어 기판의 전면과 상기 소자 기판의 전면을 접착층을 사용하여 접착시킨다. 상기 소자 기판의 배면을 처리한다. 상기 고 젖음성 영역 상의 접착층을 적어도 일부 제거한다. 상기 처리된 소자 기판으로부터 상기 캐리어 기판을 탈착한다.A carrier substrate having regions with different wettability, and an element substrate processing method using the same. The device substrate processing method first provides a carrier substrate having a low wettability region in a front surface and a high wettability region having a higher wettability than the low wettability region. Thereby providing an element substrate. And an adhesive layer is provided on the front surface of the carrier substrate or the front surface of the element substrate. The front surface of the carrier substrate and the front surface of the element substrate are bonded using an adhesive layer. The rear surface of the element substrate is processed. At least a portion of the adhesive layer on the high wettability region is removed. And the carrier substrate is detached from the processed element substrate.

Description

서로 다른 젖음성을 갖는 영역들을 구비하는 캐리어 기판, 이를 사용한 소자 기판 처리 방법{Carrier Substrate Including Regions Having Different Wettablities and Method for Processing Device Substrate Using the Same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a carrier substrate having regions with different wettability, and an element substrate processing method using the same.

본 발명은 기판 및 반도체 소자 제조방법에 관한 것으로, 더욱 자세하게는 캐리어 기판 및 이를 사용한 반도체 소자 기판 처리 방법에 관한 것이다.The present invention relates to a substrate and a method of manufacturing a semiconductor device, and more particularly, to a carrier substrate and a method of processing a semiconductor element substrate using the same.

관통전극(TSV, Trough Silicon Via) 기술은 전자부품의 소형화, 고성능화, 생산성 향상을 이룰 수 있는 기술로서 최근 연구개발이 활발히 진행되고 있다. TSV 기술은 별개의 부품, 즉 프로세서나 메모리, 또는 두 개의 개별 칩에 있는 코어들을 수천 개의 미세 와이어로 연결하여 데이터를 송수신하도록 하는 기술이다. 현재 칩의 데이터 전송은 대개 와이어로 구현된 버스(bus)라는 채널을 통해 이루어지는데, 데이터 전송 시 정체현상이 일어나기도 한다. TSV 기술을 이용하면 전력 소비를 줄이면서도 초당 데이터 전송률을 훨씬 더 높일 수 있다. The TSV (Trough Silicon Via) technology has recently been actively researched and developed as a technology that can achieve miniaturization, high performance, and productivity improvement of electronic components. TSV technology is a technology that allows data to be sent and received by connecting thousands of fine wires to separate parts, that is, processors or memories, or cores on two separate chips. Currently, the data transmission of the chip is done through a channel called a bus which is usually implemented as a wire, which may cause a congestion in data transmission. With TSV technology, data rates per second can be significantly increased while reducing power consumption.

이 기술은 수년 이내에 TSV는 파워 프로세서와 메모리를 직접 결합하는데 사용될 수도 있을 것으로 판단한다. 그렇게 되면 메모리 컨트롤러를 사용 할 필요가 없어지며, 성능은 10%까지 향상시킬 수 있고 전력소비는 20% 정도 줄 일 수 있을 것으로 예상된다. 이와 더불어 TSV를 적용하면 칩을 수직 타워에 겹쳐 쌓을 수 있기 때문에 메인보드 공간도 효율적으로 활용할 수 있게 되어 부품의 소형화가 가능하다. 현재 패키지 안에 칩을 수직으로 쌓는 방식을 이용하고 있는 칩 제조업체들이 몇 있지만 이들 칩은 버스를 통해 연결되는 것이 보통이기 때문에 TSV 기술을 적용 할 것으로 예상된다. TSV 배선을 사용한 3차원 LSI 시장은 앞으로도 크게 확대될 전망이다. 프랑스의 Yole Development 사의 조사에 의하면, 2015년까지 웨이퍼 장수 기준으로 반도체 전체의 6%, 메모리의 25%가 3차원 LSI가 될 것으로 예상 하고 있다. 이러한 경향은 반도체 업체들이 무어의 법칙에 따라 지속적으로 디바이스를 스케일링해 가기 위해서는 3차원화가 필수적이라는 것을 의미한다. TSV를 사용하는 3차원 LSI 시장의 규모의 경우 용도별로 메모리가 가장 크고, MEMS 디바이스와 CMOS 이미지 센서, 무선회로를 탑재한 SiP 모듈 시장으로 확대 될 것으로 예상된다.Within a few years, the technology could be used by TSVs to directly couple power processors and memory. This eliminates the need for a memory controller, and can improve performance by up to 10% and reduce power consumption by as much as 20%. In addition, the application of TSV enables stacking chips on vertical towers, which makes it possible to utilize the space of the main board efficiently, thus enabling miniaturization of parts. Although there are a few chipmakers currently using vertical stacking of chips in the package, they are expected to apply TSV technology because they are usually connected via buses. The 3D LSI market using TSV wiring is expected to expand significantly in the future. According to a study by Yole Development in France, by 2015, 6% of the semiconductor and 25% of the memory will be 3D LSIs based on wafer life. This trend means that 3D vendors are essential to 3D scaling devices continuously in accordance with Moore's Law. The size of the 3D LSI market using TSV is expected to expand to the largest memory for each application and to the SiP module market with MEMS devices, CMOS image sensors and wireless circuits.

3차원 패키징을 위한 중요한 기술은 TSV 형성 기술, 웨이퍼 박막화(wafer thinning) 기술, 박막화된 웨이퍼(thinned wafer)의 핸들링 기술, 본딩 기술이다. TSV 제작 공정은 비아 드릴링(via drilling), 다층 증착 기술, 비아 필링(via filling) 기술이 있다. 비아 드릴링 기술로는 Bosch 공정으로 알려진 DRIE 공정을 이용하는 기술이 있다. Bosch 공정은 플라즈마 에칭 기술로서 SF6를 사용하여 실리콘을 에칭시키고, CF2 막으로 비아의 측면을 보호하여(passivation) 이방성 에칭(anisotropicetching)을 하는 방법이다. 다층 증착 기술은 일반적으로 절연막/확산방지막/씨앗층을 형성시키는 기술로서, SiO2 층은 전기적으로 비아를 채우는 물질과 전기적으로 절연시키기 위해 유전층으로 사용된다. 1μm미만의 두께로 형성되기 때문에 커패시턴스가 크다. 이로 인한 전기적 손실을 초래한다. 주로 TEOS가 사용된다. 일반적으로 사용되는 전기도금 구리가 사용될 경우 구리가 실리콘으로 확산되지 않도록 하는 것이 중요하다. 구리 비아의 경우 Ti, TiN, Ta, TaN이나 이들의 조합을 확산방지층과 접착층으로 사용하고, 여기에 구리 도금을 위한 씨앗층(seed layer)을 스퍼터링 공정으로 형성한다. 구리는 주로 전기 도금 기술로 씨앗층 위에 채워진다. TSV를 채우는 구리 안에 보이드(void)를 제거하기 위해 일반적으로 리버스 펄스 플레이팅(reverse pulse plating) 기술이 적용된다. 역방향의 전류가 흐를 때 두껍게 형성된 구리가 제거되어 일정한 두께가 유지되는 데 도움이 되고 펄스로 전류가 공급되어 신선한 도금액이 공급되도록 하는 것이 핵심 기술이다. 일정한 구리 충진을 위해 비아 아래쪽으로부터 구리가 충진되도록 하는 바텀-업(bottom-up) 공정이 적용되기도 한다. 웨이퍼 박막화 및 박막화된 웨이퍼 핸들링 기술은 비아를 형성하기 위해서나 비아가 형성된 웨이퍼를 얇게 하기 위해서 또는 박막화 공정이나 적층을 위한 공정이 수행되어야 한다.Important technologies for three-dimensional packaging are TSV forming technology, wafer thinning technology, thinned wafer handling technology, and bonding technology. TSV fabrication processes include via drilling, multi-layer deposition, and via filling techniques. Via drilling techniques include the DRIE process known as the Bosch process. The Bosch process is a plasma etching technique that uses SF6 to etch silicon and passivate the via side with an CF2 film to conduct anisotropic etching. Multilayer deposition techniques are commonly used to form insulating / diffusion barrier / seed layers, where the SiO2 layer is used as a dielectric layer to electrically electrically isolate the via filling material. And the capacitance is large because it is formed with a thickness of less than 1 mu m. Resulting in an electrical loss. TEOS is mainly used. When commonly used electroplated copper is used, it is important that the copper does not diffuse into the silicon. In the case of copper vias, Ti, TiN, Ta, TaN or a combination thereof is used as the diffusion preventing layer and the adhesive layer, and a seed layer for copper plating is formed by a sputtering process. Copper is mainly filled on the seed layer with electroplating technology. A reverse pulse plating technique is generally applied to remove voids in the copper filling the TSV. It is a key technology that helps to maintain the constant thickness by removing the thick copper when the reverse current flows, and to supply the fresh plating solution by pulse current. A bottom-up process may also be applied to ensure that copper is filled from the bottom of the vias for constant copper filling. Wafer thinning and thinned wafer handling techniques must be performed to form vias, to thin wafers with vias, or to process thin films or laminates.

이와 같이, 반도체 칩을 박막화하기 위해서는 반도체 소자가 형성된 소자 웨이퍼를 다이싱(dicing)하기 전에 상기 소자 웨이퍼를 박막화할 수 있는데, 이와 같이 박막화된 소자 웨이퍼는 깨어지기 쉽다. 따라서, 상기 소자 웨이퍼를 박막화하기 전에 상기 소자 웨이퍼의 배면 상에 캐리어 웨이퍼를 부착하고, 상기 소자 웨이퍼 박막화 및 기타 처리를 한 후, 상기 캐리어 웨이퍼를 제거 또는 탈착시킴으로써, 상기 소자 웨이퍼의 깨짐을 방지할 수 있다.As described above, in order to make the semiconductor chip thinner, it is possible to make the device wafer thinner before dicing the device wafer having the semiconductor device formed thereon. Such a thin device wafer tends to be broken. Therefore, before the device wafer is made thin, a carrier wafer is attached on the back surface of the device wafer. After the device wafer is thinned and other processes are performed, the carrier wafer is removed or removed to prevent the device wafer from being broken .

그러나, 상기 소자 웨이퍼와 상기 캐리어 웨이퍼를 부착할 때 전체 면 상에 접착제를 도포함으로써, 상기 캐리어 웨이퍼를 제거 또는 탈착시킴에 큰 힘이 요구될 수 있다. 또한, 이러한 큰 힘으로 인해 상기 박막화된 소자 웨이퍼가 깨질 가능성은 높아질 수 있다. However, when the device wafer and the carrier wafer are attached, a large force may be required to remove or detach the carrier wafer by applying an adhesive on the entire surface. In addition, the possibility that the thin film device wafer is broken due to such a large force can be increased.

본 발명이 해결하고자 하는 과제는 캐리어 기판을 소자 기판으로부터 용이하게 박리할 수 있는 캐리어 기판과 이를 이용한 소자 기판 처리 방법을 제공함에 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a carrier substrate capable of easily separating a carrier substrate from an element substrate, and a method of processing an element substrate using the carrier substrate.

상기 과제를 이루기 위하여 본 발명의 일 측면은 소자 기판 제조방법을 제공한다. 먼저, 전면(front surface) 내에 저 젖음성 영역 및 상기 저 젖음성 영역에 비해 높은 젖음성을 갖는 고 젖음성 영역을 구비하는 캐리어 기판을 제공한다. 소자 기판을 제공한다. 상기 캐리어 기판의 전면 또는 상기 소자 기판의 전면 상에 접착층을 제공한다. 상기 캐리어 기판의 전면과 상기 소자 기판의 전면을 접착층을 사용하여 접착시킨다. 상기 소자 기판의 배면을 처리한다. 상기 고 젖음성 영역 상의 접착층을 적어도 일부 제거한다. 상기 처리된 소자 기판으로부터 상기 캐리어 기판을 탈착한다.According to one aspect of the present invention, there is provided a method of manufacturing an element substrate. First, there is provided a carrier substrate having a low wettability region in a front surface and a high wettability region having a higher wettability relative to the low wettability region. Thereby providing an element substrate. And an adhesive layer is provided on the front surface of the carrier substrate or the front surface of the element substrate. The front surface of the carrier substrate and the front surface of the element substrate are bonded using an adhesive layer. The rear surface of the element substrate is processed. At least a portion of the adhesive layer on the high wettability region is removed. And the carrier substrate is detached from the processed element substrate.

상기 과제를 이루기 위하여 본 발명의 다른 측면은 캐리어 기판을 제공한다. 상기 캐리어 기판은 전면(front surface) 내에 저 젖음성 영역과 상기 저 젖음성 영역에 비해 높은 젖음성을 갖는 고 젖음성 영역을 포함한다.According to another aspect of the present invention, there is provided a carrier substrate. The carrier substrate includes a low wettability region in a front surface and a high wettability region having a higher wettability relative to the low wettability region.

본 발명에 따르면, 캐리어 기판이 저 젖음성 영역과 고 젖음성 영역을 포함하고, 상기 캐리어 기판과 소자 기판을 접착층을 통해 임시 본딩한 상태에서 상기 소자 기판을 처리한 후 상기 고 젖음성 영역 상의 접착층을 제거함으로써, 상기 접착층은 상기 캐리어 기판의 저 젖음성 영역과 주로 접할 수 있다. 따라서, 상기 접착층과 상기 캐리어 기판 사이의 접착력은 크지 않을 수 있어, 적은 힘을 이용하여서도 상기 캐리어 기판을 상기 접착층으로부터 탈착시킬 수 있다. 탈착된 상기 캐리어 기판은 다른 소자 기판의 제조에 재활용될 수 있다.According to the present invention, the carrier substrate includes a low wettability region and a high wettability region, and after the carrier substrate and the element substrate are temporarily bonded through the adhesive layer, the element substrate is treated and then the adhesive layer on the high wettability region is removed , The adhesive layer may be in contact with the low wettability region of the carrier substrate. Therefore, the adhesion force between the adhesive layer and the carrier substrate may not be large, and the carrier substrate may be detached from the adhesive layer by using a small force. The desorbed carrier substrate can be recycled to manufacture another element substrate.

도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 소자 기판의 제조방법을 순차적으로 나타낸 사시도들이다.
도 2a 내지 도 2g는 도 1a 내지 도 1g의 절단선들 I-I′를 따라 각각 취해진 단면도들이다.
도 3a 내지 도 3e는 다른 실시예에 따른 캐리어 기판의 제조방법을 나타낸 단면도들이다.
도 4 내지 도 7은 본 발명의 실시예들에 따른 캐리어 기판의 상부면을 나타낸 평면도들이다.1A to 1G are perspective views sequentially illustrating a method of manufacturing an element substrate according to an embodiment of the present invention.
Figs. 2A to 2G are cross-sectional views taken along the cutting lines II 'of Figs. 1A to 1G, respectively.
3A to 3E are cross-sectional views illustrating a method of manufacturing a carrier substrate according to another embodiment.
FIGS. 4 to 7 are plan views showing an upper surface of a carrier substrate according to embodiments of the present invention. FIG.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 본 명세서에서 층이 다른 층 "상"에 있다고 언급되는 경우에 그것은 다른 층 상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한, 본 명세서에서 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. When a layer is referred to herein as being "on" another layer, it may be formed directly on the other layer, or a third layer may be interposed therebetween. Further, in the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like reference numerals designate like elements throughout the specification.

도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 소자 기판의 제조방법을 순차적으로 나타낸 사시도들이다. 도 2a 내지 도 2g는 도 1a 내지 도 1g의 절단선들 I-I′를 따라 각각 취해진 단면도들이다.1A to 1G are perspective views sequentially illustrating a method of manufacturing an element substrate according to an embodiment of the present invention. 2A to 2G are sectional views taken along the cutting lines I-I 'of Figs. 1A to 1G, respectively.

도 1a 및 도 2a를 참조하면, 캐리어 기판(10)을 제공한다. 상기 캐리어 기판(10)은 반도체 기판, 금속 기판, 또는 유리 기판일 수 있다. 구체적으로, 상기 캐리어 기판(10)은 실리콘 기판, GaN 기판, 또는 사파이어 기판일 수 있다. 상기 캐리어 기판(10)은 전면(front surface, 10_fs) 내에 저 젖음성 영역(RZ)과 고 젖음성 영역(AZ)을 구비할 수 있다. 상기 저 젖음성 영역(RZ)은 요부(P1)와 철부(P2)를 포함하는 요철 패턴(P)을 구비할 수 있다. 상기 요철 패턴(P)은 패턴폭이 수 내지 수백 나노 미터의 나노 사이즈 패턴일 수 있다. 이러한 요철 패턴(P)은 후술하는 접착층이 친수성 또는 소수성인 것에 상관없이 이에 대한 접촉각을 크게 하여 상기 접착층에 대한 젖음성을 낮출 수 있고, 이에 따라 상기 저 젖음성 영역(RZ)와 상기 접착층과의 접착강도를 약화시킬 수 있다.Referring to Figs. 1A and 2A, a carrier substrate 10 is provided. The carrier substrate 10 may be a semiconductor substrate, a metal substrate, or a glass substrate. Specifically, the carrier substrate 10 may be a silicon substrate, a GaN substrate, or a sapphire substrate. The carrier substrate 10 may have a low wettability region RZ and a high wettability region AZ within a front surface 10_fs. The low wettability region RZ may have a concavo-convex pattern P including a concave portion P1 and a convex portion P2. The concavo-convex pattern P may be a nano-sized pattern having a pattern width of several to several hundred nanometers. Regardless of whether the adhesive layer is hydrophilic or hydrophobic, which will be described later, the concave-convex pattern P can increase the contact angle with respect to the adhesive layer so as to lower the wettability with respect to the adhesive layer. Thus, the adhesion strength between the low- Lt; / RTI >

도 1b 및 도 2b를 참고하면, 상기 캐리어 기판(10)의 저 젖음성 영역(RZ) 상에 상기 접착층과 다른 친화력을 갖는 비친화성 물질층(33)을 형성할 수 있다. 상기 친화력(또는 친화성)은 소수성-소수성 또는 친수성-친수성 사이의 친화력(또는 친화성)을 의미한다. 일 예로서, 상기 접착층은 소수성을 갖고, 상기 비친화성 물질층(33)은 친수성 물질층일 수 있다. 상기 친수성 물질층은 SiO2층일 수 있다. 상기 요철 패턴(P)에 의한 젖음성 약화 효과가 소멸되지 않도록 상기 요철 패턴(P)의 상기 비친화성 물질층(33)은 상기 요철 패턴(P)을 컨포말(conformal)하게 덮을 수 있다. 다시 말해서, 상기 비친화성 물질층(33)은 상기 요부(P1)을 채우지 않으면서 상기 철부(P2)의 측벽 및 상부면 상에 실질적으로 동일한 두께로 형성될 수 있다. 이를 위해, 상기 비친화성 물질층(33)은 상기 요철 패턴(P)을 갖는 상기 캐리어 기판(10)을 열산화하거나, 상기 요철 패턴(P) 상에 CVD (Chemical Vapor Deposition)법 또는 ALD (Atomic Layer Deposition)법을 사용하여 형성될 수 있다. Referring to FIGS. 1B and 2B, the non-affinity layer 33 having affinity different from that of the adhesive layer may be formed on the low wettability region RZ of the carrier substrate 10. The affinity (or affinity) refers to the affinity (or affinity) between hydrophobic-hydrophobic or hydrophilic-hydrophilic. As an example, the adhesive layer may be hydrophobic and the non-affinity layer 33 may be a layer of hydrophilic material. The hydrophilic material layer may be a SiO 2 layer. The non-affinity material layer 33 of the concavo-convex pattern P may conformally cover the concave-convex pattern P so that the effect of weakening the wettability by the concavo-convex pattern P does not disappear. In other words, the non-affinity layer 33 may be formed to have substantially the same thickness on the side wall and the upper surface of the convex portion P2 without filling the concave portion P1. For this, the non-affinity material layer 33 may be formed by thermally oxidizing the carrier substrate 10 having the concavo-convex pattern P or by CVD (Chemical Vapor Deposition) or ALD Layer Deposition) method.

이와는 달리, 상기 캐리어 기판(10)의 전면(front surface) 상에 상기 비친화성 물질층(33)으로서 산화막을 형성하거나 상기 캐리어 기판(10)의 전면을 열산화하여 산화막을 형성한 후, 상기 산화막이 형성된 캐리어 기판(10)의 전면의 저 젖음성 영역(RZ) 내에 상기 요철 패턴(P)을 형성할 수 있다. 이 경우, 상기 요철 패턴(P)의 적어도 상부 표면은 산화막을 가질 수 있다. 구체적으로, 상기 캐리어 기판(10)이 실리콘 기판인 경우에, 상기 캐리어 기판(10)을 열산화하여 상기 캐리어 기판(10) 전면 내에 SiO2층을 형성한 후, SiO2층이 형성된 전면의 저 젖음성 영역(RZ) 내에 상기 요철 패턴(P)을 형성할 수 있다. 이 경우, 상기 요철 패턴(P)의 적어도 상부 표면은 SiO2층을 가질 수 있다.Alternatively, an oxide film may be formed as the non-affinity material layer 33 on the front surface of the carrier substrate 10 or an oxide film may be formed by thermally oxidizing the entire surface of the carrier substrate 10, The concavo-convex pattern P can be formed in the low wettability region RZ on the front surface of the carrier substrate 10 on which the concavo-convex pattern P is formed. In this case, at least the upper surface of the concavo-convex pattern P may have an oxide film. Specifically, the carrier substrate 10 when the silicon substrate, and then by thermal oxidation of the carrier substrate (10) forming a SiO 2 layer in the entire surface of the carrier substrate (10), that on the front the SiO 2 layer formed The concavo-convex pattern P can be formed in the wettability region RZ. In this case, at least the upper surface of the concavo-convex pattern P may have a SiO 2 layer.

이에 더하여, 상기 고 젖음성 영역(AZ) 상에 상기 접착층과 같은 친화력을 갖는 친화성 물질층(미도시)을 형성할 수 있다. 상기 비친화성 물질층(33)을 상기 캐리어 기판(10)의 전면의 전체면 상에 형성한 후 상기 고 젖음성 영역(AZ) 상의 상기 비친화성 물질층(33) 상에만 상기 친화성 물질층을 형성할 수도 있고, 상기 친화성 물질층을 상기 캐리어 기판(10)의 전면의 전체면 상에 형성한 후 상기 저 젖음성 영역(RZ) 상의 상기 친화성 물질층 상에만 상기 비친화성 물질층(33)을 형성할 수도 있다. 일 예로서, 상기 캐리어 기판(10)을 열산화하여 상기 캐리어 기판(10) 전면 내에 SiO2층을 형성한 후, SiO2층이 형성된 전면의 저 젖음성 영역(RZ) 내에 상기 요철 패턴(P)을 형성한 경우에, 상기 고 젖음성 영역(AZ) 상의 SiO2층 상에만 상기 친화성 물질층을 형성할 수 있다.In addition, an affinity material layer (not shown) having the same affinity as the adhesive layer can be formed on the high wettability region AZ. After the non-affinity substance layer 33 is formed on the entire surface of the front surface of the carrier substrate 10, the affinity substance layer 33 is formed only on the non-affinity substance layer 33 on the high- After forming the affinity substance layer on the entire surface of the front surface of the carrier substrate 10, the non-affinity substance layer 33 is formed only on the affinity substance layer on the low wetting region RZ . The carrier substrate 10 is thermally oxidized to form an SiO 2 layer on the entire surface of the carrier substrate 10 and then the concavo-convex pattern P is formed in the low wettability region RZ on the front surface where the SiO 2 layer is formed. The affinity substance layer can be formed only on the SiO 2 layer on the high wettability region AZ.

상기 친화성 물질층은 PPFC(Plasma Polymerized Fluorocarbon)층, 아연산화물(ZnO)층, 실리콘(silicone)층, 불화 폴리머층, 폴리실라잔(polysilazane)층, 또는 지방족 탄화수소층일 수 있다.The affinity material layer may be a Plasma Polymerized Fluorocarbon (PPFC) layer, a zinc oxide (ZnO) layer, a silicone layer, a fluoropolymer layer, a polysilazane layer, or an aliphatic hydrocarbon layer.

상기 비친화성 물질층(33) 상에 접착층(35)을 형성할 수 있다. 상기 접착층(35)은 반도체, 유리 및 금속에 높은 접착 강도를 나타내는 수지 또는 폴리머층일 수 있다. 일 예로서, 상기 접착층(35)은 소수성을 갖는 아크릴 레진(Acrylic resin) 또는 열가소성 레진(Thermoplastic resin) 일 수 있다. 상기 접착층(35)은 1 ~ 100 ㎛의 두께로 형성될 수 있다. 앞서 설명한 바와 같이 상기 접착층(35)은 상기 저 젖음성 영역(RZ)(또는 그 상부의 비친화성 물질층(33))과 낮은 접착강도로 접착되는 반면, 나노 사이즈의 패턴(P) 또는 비친화성 물질층(33)을 포함하지 않는 상기 고 젖음성 영역(AZ)(또는 그 상부의 친화성 물질층)에는 상기 저 젖음성 영역(RZ)에 비해 높은 접착강도로 접착될 수 있다.The adhesive layer 35 may be formed on the non-affinity material layer 33. The adhesive layer 35 may be a resin or a polymer layer exhibiting high adhesive strength to semiconductor, glass and metal. For example, the adhesive layer 35 may be an acrylic resin or a thermoplastic resin having hydrophobicity. The adhesive layer 35 may be formed to a thickness of 1 to 100 탆. As described above, the adhesive layer 35 is adhered to the low wettability region RZ (or the non-affinity material layer 33 thereon) with a low adhesive strength while the nano-sized pattern P or the non-affinity substance Can be adhered to the high wettability region AZ (or the affinity material layer thereon) not including the layer 33 with a higher adhesive strength than the low wettability region RZ.

도 1c 및 도 2c를 참조하면, 상기 접착층(35) 상에 소자 기판(50)을 제공한다. 상기 소자 기판(50)은 그의 전면(front surface, 50_fs) 내에 소자를 구비할 수 있다. 상기 소자는 반도체 소자일 수 있다. 또한, 상기 소자 기판(50)은 그의 전면(front surface, 50_fs) 내에 상기 소자를 덮는 실리콘 산화막 등의 보호막을 더 포함할 수 있다. 상기 소자 기판(50) 내에 상기 소자에 전기적으로 연결된 관통전극(Through-Hole-Via; TSV)을 더 포함할 수 있다.Referring to Figs. 1C and 2C, an element substrate 50 is provided on the adhesive layer 35. Fig. The element substrate 50 may have a device in its front surface 50_fs. The device may be a semiconductor device. In addition, the element substrate 50 may further include a protective film such as a silicon oxide film covering the element in a front surface 50_fs thereof. The device substrate 50 may further include a through-hole-via (TSV) electrically connected to the device.

위에서, 상기 캐리어 기판(10) 상에 상기 접착층(35)을 형성한 후 상기 접착층(35) 상에 상기 소자 기판(50)을 제공한 것으로 기재하였으나, 이에 한정되지 않고 상기 소자 기판(50) 상에 상기 접착층(35)을 형성한 후 상기 접착층(35) 상에 상기 캐리어 기판(10)을 제공하는 것도 가능하다.The device substrate 50 is provided on the adhesive layer 35 after the adhesive layer 35 is formed on the carrier substrate 10. The present invention is not limited to this, It is also possible to provide the carrier substrate 10 on the adhesive layer 35 after the adhesive layer 35 is formed.

상기 소자 기판(50)과 상기 캐리어 기판(10)에 소정의 압력을 가하여 이들을 상기 접착층(35)에 의해 부착시킬 수 있다. 이러한 부착을 용이하게 하기 위해 열을 추가적으로 가할 수도 있다.A predetermined pressure may be applied to the element substrate 50 and the carrier substrate 10 to adhere them by the adhesive layer 35. [ Additional heat may be applied to facilitate such attachment.

도 1d 및 도 2d를 참조하면, 상기 소자 기판(50)의 배면(도 2c의 50_rs)을 처리할 수 있다. 예를 들어, 상기 소자 기판(50)의 배면(도 2c의 50_rs)을 화학기계적 연마(Chemical Mechanical Polishing; CMP)법 등을 사용하여 연마하거나, 식각하여 소정의 패턴을 형성하거나, 상기 소자 기판(50)의 배면(도 2c의 50_rs) 상에 절연막 또는 금속막 등을 증착할 수 있다. 상기 연마 과정에서, 상기 소자 기판(50) 내에 형성된 관통홀이 노출될 수 있다. 상기 소자 기판(50) 내에 미리 관통홀을 형성하지 않은 경우, 상기 소자 기판(50)을 연마한 후 상기 소자 기판(50) 내에 관통홀을 형서할 수도 있다. 이와 같이 상기 소자 기판(50)을 처리하는 과정에서 상기 소자 기판(50)은 상기 캐리어 기판(10)에 의해 지지되므로 파손될 가능성이 크게 줄어들 수 있다.Referring to Figs. 1D and 2D, the back surface (50_rs in Fig. 2C) of the element substrate 50 can be processed. For example, the back surface (50_rs in FIG. 2C) of the element substrate 50 may be polished or etched to form a predetermined pattern by using a chemical mechanical polishing (CMP) method or the like, An insulating film, a metal film, or the like can be deposited on the back surface (50_rs in Fig. In the polishing process, the through holes formed in the element substrate 50 may be exposed. In the case where a through hole is not formed in advance in the element substrate 50, a through hole may be formed in the element substrate 50 after the element substrate 50 is polished. Since the element substrate 50 is supported by the carrier substrate 10 during the processing of the element substrate 50, the possibility of breakage can be greatly reduced.

도 1e 및 도 2e를 참조하면, 상기 고 젖음성 영역(AZ) 상의 상기 접착층(35)을 적어도 일부 제거한다. 이 때, 상기 접착층(35)은 상기 저 젖음성 영역(RZ)에 주로 접하고 있을 수 있어, 상기 접착층(35)과 상기 캐리어 기판(10) 사이의 접착강도는 상기 고 젖음성 영역(AZ)과 상기 접착층(35)이 접착하고 있는 경우에 비해 매우 약화될 수 있다.Referring to Figs. 1E and 2E, at least a part of the adhesive layer 35 on the high wettability region AZ is removed. At this time, the adhesive layer 35 may be in contact with the low wettability region RZ so that the adhesive strength between the adhesive layer 35 and the carrier substrate 10 is higher than the adhesive strength between the high- (35) are adhered to each other.

상기 접착층(35)을 제거하는 것은 화학적 식각법, 열 또는 레이저를 이용한 처리법을 사용할 수 있다. The adhesive layer 35 may be removed by a chemical etching method, a thermal or laser treatment method.

도 1f 및 도 2f를 참조하면, 상기 캐리어 기판(10)과 상기 소자 기판(50)을 탈착시킬 수 있다. 이 때, 앞서 설명한 바와 같이 상기 접착층(35)은 상기 캐리어 기판(10)의 저 젖음성 영역(RZ)과 주로 접하고 있으므로, 상기 접착층(35)과 상기 캐리어 기판(10) 사이의 접착력은 크지 않을 수 있어, 적은 힘을 이용하여 상기 캐리어 기판(10)을 상기 접착층(35)으로부터 탈착시킬 수 있다. 탈착된 상기 캐리어 기판(10)은 다른 소자 기판의 제조에 재활용될 수 있다.Referring to FIGS. 1F and 2F, the carrier substrate 10 and the element substrate 50 can be detached. At this time, since the adhesive layer 35 is in contact with the low wettability region RZ of the carrier substrate 10 as described above, the adhesion force between the adhesive layer 35 and the carrier substrate 10 may not be large And the carrier substrate 10 can be detached from the adhesive layer 35 by using a small force. The detached carrier substrate 10 can be recycled to manufacture another element substrate.

도 1g 및 도 2g를 참조하면, 상기 접착층(35)을 상기 소자 기판(50)으로부터 탈착시킨다. 이 때, 상기 접착층(35)을 제거하는 것은 화학적 식각법을 사용하여 수행할 수 있다.
Referring to FIGS. 1G and 2G, the adhesive layer 35 is detached from the element substrate 50. At this time, the adhesive layer 35 may be removed using a chemical etching method.

도 3a 내지 도 3e는 다른 실시예에 따른 캐리어 기판의 제조방법을 나타낸 단면도들이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a carrier substrate according to another embodiment.

도 3a를 참조하면, 저 젖음성 영역(RZ) 및 고 젖음성 영역(AZ)을 갖는 캐리어 기판(10)을 제공한다. 상기 캐리어 기판(10)은 반도체 기판, 금속 기판, 또는 유리 기판일 수 있다. 구체적으로, 상기 캐리어 기판(10)은 실리콘 기판, GaN 기판, 또는 사파이어 기판일 수 있다. 상기 캐리어 기판(10)의 전면 상에 제1 포토레지스트 패턴(15a)을 형성할 수 있다. 상기 포토레지스트 패턴(15a)의 패턴 폭 및/또는 간격은 수 나노미터 내지 수백 나노미터일 수 있다. 다시 말해서, 상기 포토레지스트 패턴(15a)은 나노 사이즈의 패턴일 수 있다.Referring to FIG. 3A, a carrier substrate 10 having a low wettability region RZ and a high wettability region AZ is provided. The carrier substrate 10 may be a semiconductor substrate, a metal substrate, or a glass substrate. Specifically, the carrier substrate 10 may be a silicon substrate, a GaN substrate, or a sapphire substrate. A first photoresist pattern 15a may be formed on the front surface of the carrier substrate 10. [ The pattern width and / or the interval of the photoresist pattern 15a may be several nanometers to several hundred nanometers. In other words, the photoresist pattern 15a may be a nano-sized pattern.

도 3b를 참조하면, 상기 포토레지스트 패턴(15a)을 마스크로 하여 상기 캐리어 기판(10)의 전면(front surface)을 식각할 수 있다. 그 결과, 상기 캐리어 기판(10)의 저 젖음성 영역(RZ) 내에 요부(P1)와 철부(P2)를 포함하는 제1 요철 패턴(P)을 형성할 수 있다. 상기 제1 요철 패턴(P)은 패턴폭이 수 내지 수백 나노 미터의 나노 사이즈 패턴일 수 있다. 이러한 제1 요철 패턴(P)은 상기 캐리어 기판(10) 상에 형성될 수 있는 접착층에 대한 접촉각을 크게 하여 상기 접착층에 대한 젖음성을 낮출 수 있다. 따라서, 상기 저 젖음성 영역(RZ)와 접착층과의 접착강도를 약화시킬 수 있다.Referring to FIG. 3B, the front surface of the carrier substrate 10 may be etched using the photoresist pattern 15a as a mask. As a result, the first concavo-convex pattern P including the concave portion P1 and the convex portion P2 can be formed in the low wettability region RZ of the carrier substrate 10. The first concavo-convex pattern P may be a nano-sized pattern having a pattern width of several to several hundred nanometers. The first concavo-convex pattern P can increase the contact angle with respect to the adhesive layer that can be formed on the carrier substrate 10, thereby lowering the wettability of the adhesive layer. Therefore, the bonding strength between the low wettability region RZ and the adhesive layer can be weakened.

도 3c를 참조하면, 상기 캐리어 기판(10)의 전면 상에 제2 포토레지스트 패턴(15b)을 형성할 수 있다. 상기 제2 포토레지스트 패턴(15b)의 패턴 폭 및/또는 간격은 상기 저 젖음성 영역(RZ) 상에서 상기 제1 포토레지스트 패턴(15a)의 패턴 폭 및/또는 간격에 비해 큰 수십 나노미터 내지 수백 나노미터일 수 있다. 또한, 상기 고 젖음성 영역(AZ) 상에서 상기 제2 포토레지스트 패턴(15b)의 패턴 폭 및/또는 간격은 수 마이크로미터 내지 수백 마이크로미터일 수 있다.Referring to FIG. 3C, a second photoresist pattern 15b may be formed on the front surface of the carrier substrate 10. [0033] FIG. The pattern width and / or the interval of the second photoresist pattern 15b may be larger than the pattern width and / or the interval of the first photoresist pattern 15a on the low wettability region RZ by several tens nanometers to several hundred nanometers Meter. In addition, the pattern width and / or the interval of the second photoresist pattern 15b on the high wettability region AZ may be several micrometers to several hundreds of micrometers.

도 3d를 참조하면, 상기 제2 포토레지스트 패턴(15b)을 마스크로 하여 상기 캐리어 기판(10)의 전면(front surface)을 식각할 수 있다. 그 결과, 상기 저 젖음성 영역(RZ) 내에 나노 사이즈이면서도 상기 제1 요철 패턴(P1)에 비해 큰 사이즈의 요부(P2a)와 철부(P2b)를 갖는 제2 요철 패턴(P2)을 형성할 수 있다. 상기 제2 요철 패턴(P2)의 철부(P2b)의 표면 내에 상기 제1 요철 패턴(P1)의 요부(P1a)와 철부(P1b)가 잔존할 수 있다. 이와 같이, 나노 사이즈이면서 비교적 작은 사이즈의 제1 요철 패턴(P1)과 이에 비해 큰 사이즈의 제2 요철 패턴(P2)을 함께 구비하는 상기 저 젖음성 영역(RZ)은 상기 캐리어 기판(10) 상에 형성될 수 있는 접착층에 대한 접촉각이 커질 수 있어 상기 접착층에 대한 젖음성이 약화될 수 있다. 따라서, 상기 저 젖음성 영역(RZ)과 상기 접착층과의 접착강도는 낮을 수 있다.Referring to FIG. 3D, the front surface of the carrier substrate 10 may be etched using the second photoresist pattern 15b as a mask. As a result, it is possible to form a second concavo-convex pattern P2 having a recess P2a and a convex portion P2b having a larger size than the first concavo-convex pattern P1 while being nano-sized in the low wettability region RZ . The concave portion P1a and the convex portion P1b of the first concave-convex pattern P1 may remain in the surface of the convex portion P2b of the second concave-convex pattern P2. As described above, the low wettability region RZ including the first irregular pattern P1 having a nano size and a relatively small size and the second irregular pattern P2 having a larger size is formed on the carrier substrate 10 The contact angle with respect to the adhesive layer which can be formed may become large, so that the wettability to the adhesive layer may be weakened. Therefore, the bonding strength between the low wettability region RZ and the adhesive layer may be low.

한편, 상기 고 젖음성 영역(AZ) 내에는 마이크로 사이즈의 제3 요철 패턴(P3)이 형성될 수 있다. 이러한 마이크로 사이즈의 제3 요철 패턴(P3) 상에는 비교적 큰 사이즈로 인해 상기 접착층이 컨포말하게 형성될 수 있어, 상기 접착층과 상기 고 젖음성 영역(AZ) 사이의 접착강도는 더 강화될 수 있다.On the other hand, a micro-sized third uneven pattern P3 may be formed in the high wettability region AZ. The adhesive layer can be conformally formed due to the relatively large size on the third concavo-convex pattern P3 of micro size, so that the bonding strength between the adhesive layer and the high wettability region AZ can be further strengthened.

도 3e를 참조하면, 상기 제2 포토레지스트 패턴(15b)을 제거할 수 있다. 이 후, 도 1b 및 도 2b를 참조하여 설명한 바와 같이, 상기 저 젖음성 영역(RZ) 상에 비친화성 물질층(33)을 형성할 수 있다. 상기 고 젖음성 영역(AZ) 상에 친화성 물질층(미도시)을 형성할 수도 있다.
Referring to FIG. 3E, the second photoresist pattern 15b may be removed. Thereafter, as described with reference to FIGS. 1B and 2B, the non-affinity material layer 33 may be formed on the low wettability region RZ. An affinity material layer (not shown) may be formed on the high wettability region AZ.

도 4 내지 도 7은 본 발명의 실시예들에 따른 캐리어 기판의 상부면을 나타낸 평면도들이다.FIGS. 4 to 7 are plan views showing an upper surface of a carrier substrate according to embodiments of the present invention. FIG.

도 4 내지 도 7을 참조하면, 저 젖음성 영역(RZ)은 캐리어 기판의 전면의 중앙부에 위치할 수 있다. 고 젖음성 영역(AZ)는 상기 저 젖음성 영역(RZ)을 둘러싸도록 배치될 수 있다. 이 때, 상기 캐리어 기판의 전면의 최외곽부에는 상기 고 젖음성 영역(AZ)이 배치될 수 있다.4 to 7, the low wettability region RZ may be located at the center of the front surface of the carrier substrate. The high wettability region (AZ) may be arranged to surround the low wettability region (RZ). At this time, the high wettability region AZ may be disposed on the outermost portion of the front surface of the carrier substrate.

구체적으로, 도 4 및 도 5에 도시된 바와 같이, 상기 저 젖음성 영역(RZ)과 상기 고 젖음성 영역(AZ)은 반복적으로 배치될 수 있다. 일 예로서, 상기 저 젖음성 영역(RZ)과 상기 고 젖음성 영역(AZ)은 링 형태로 반복적으로 배치되거나(도 4), 또는 상기 저 젖음성 영역(RZ)은 나선 형상으로 배치될 수 있다(도 5).Specifically, as shown in FIGS. 4 and 5, the low wettability region RZ and the high wettability region AZ may be repeatedly arranged. As an example, the low wetting region RZ and the high wetting region AZ may be repeatedly arranged in the form of a ring (FIG. 4), or the low wetting region RZ may be arranged in a helical form 5).

한편, 도 6에 도시된 바와 같이, 상기 저 젖음성 영역(RZ)은 중앙부로부터 외곽부로 연장된 직선 영역들을 포함할 수 있다.Meanwhile, as shown in FIG. 6, the low wettability region RZ may include linear regions extending from the center portion to the outer frame portion.

다른 한편, 도 7에 도시된 바와 같이, 상기 저 젖음성 영역(RZ)은 다수 개의 서로 분리된 영역들 일 예로서, 원 형상의 영역들을 구비할 수 있다.
On the other hand, as shown in FIG. 7, the low wettability region RZ may include circular regions, for example, a plurality of mutually separated regions.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, This is possible.

10: 캐리어 기판 RZ: 저 젖음성 영역
AZ: 고 젖음성 영역 35: 접착층
50: 소자 기판 33: 비친화성 물질층10: carrier substrate RZ: low wettability region
AZ: High wettability region 35: Adhesive layer
50: element substrate 33: non-affinity material layer

Claims (22)

전면(front surface) 내에 저 젖음성 영역 및 상기 저 젖음성 영역에 비해 높은 젖음성을 갖는 고 젖음성 영역을 구비하는 캐리어 기판을 제공하는 단계;
소자 기판을 제공하는 단계;
상기 캐리어 기판의 전면 또는 상기 소자 기판의 전면 상에 접착층을 제공하는 단계;
상기 캐리어 기판의 전면과 상기 소자 기판의 전면을 접착층을 사용하여 접착시키는 단계;
상기 소자 기판의 배면을 처리하는 단계;
상기 고 젖음성 영역 상의 접착층을 적어도 일부 제거하는 단계; 및
상기 처리된 소자 기판으로부터 상기 캐리어 기판을 탈착하는 단계를 포함하되,
상기 저 젖음성 영역은 나노 사이즈의 패턴을 구비하는 소자 기판 제조 방법.Providing a carrier substrate having a low wettability region within a front surface and a high wettability region having a higher wettability relative to the low wettability region;
Providing an element substrate;
Providing an adhesive layer on the front surface of the carrier substrate or on the front surface of the element substrate;
Bonding the front surface of the carrier substrate and the front surface of the element substrate using an adhesive layer;
Treating the backside of the element substrate;
Removing at least a portion of the adhesive layer on the high wetting region; And
And removing the carrier substrate from the processed element substrate,
Wherein the low wettability region comprises a nano-sized pattern. 삭제delete 제1항에 있어서,
상기 고 젖음성 영역은 마이크로 사이즈의 패턴을 구비하는 소자 기판 제조 방법.The method according to claim 1,
Wherein the high wettability region comprises a micro-sized pattern. 제1항에 있어서,
상기 접착층을 제공하기 전에,
상기 캐리어 기판의 저 젖음성 영역 상에 상기 접착층과 다른 친화력을 갖는 비친화성 물질층을 형성하는 단계를 더 포함하는 소자 기판 제조 방법.The method according to claim 1,
Before providing the adhesive layer,
Further comprising the step of forming a layer of non-affinity substance having affinity different from that of the adhesive layer on the low wettability region of the carrier substrate. 제4항에 있어서,
상기 접착층은 소수성을 갖고, 상기 비친화성 물질층은 친수성 물질층인 소자 기판 제조 방법.5. The method of claim 4,
Wherein the adhesive layer has hydrophobicity and the non-affinity material layer is a hydrophilic material layer. 제5항에 있어서,
상기 친수성 물질층은 SiO2인 소자 기판 제조방법.6. The method of claim 5,
The hydrophilic material layer is SiO 2 the device substrate manufacturing method. 제1항에 있어서,
상기 캐리어 기판의 고 젖음성 영역 상에 상기 접착층과 같은 친화력을 갖는 친화성 물질층을 형성하는 단계를 더 포함하는 소자 기판 제조 방법.The method according to claim 1,
Further comprising the step of forming an affinity material layer having the same affinity as the adhesive layer on the high wettability region of the carrier substrate. 제7항에 있어서,
상기 접착층은 소수성을 갖고, 상기 친화성 물질층은 소수성 물질층인 소자 기판 제조 방법.8. The method of claim 7,
Wherein the adhesive layer has hydrophobicity and the affinity material layer is a hydrophobic material layer. 제8항에 있어서,
상기 소수성 물질층은 PPFC(Plasma Polymerized Fluorocarbon)층, 아연산화물(ZnO)층, 실리콘(silicone)층, 불화 폴리머층, 폴리실라잔(polysilazane)층, 또는 지방족 탄화수소층인 소자 기판 제조방법.9. The method of claim 8,
Wherein the hydrophobic material layer is a Plasma Polymerized Fluorocarbon (PPFC) layer, a zinc oxide (ZnO) layer, a silicone layer, a fluoropolymer layer, a polysilazane layer, or an aliphatic hydrocarbon layer. 제1항에 있어서,
상기 고 젖음성 영역은 상기 캐리어 기판의 전면의 최외곽부에 배치된 소자 기판 제조방법.The method according to claim 1,
Wherein the high wettability region is disposed at an outermost portion of a front surface of the carrier substrate. 제1항에 있어서,
상기 저 젖음성 영역은 상기 캐리어 기판의 전면의 중앙부에 배치되고,
상기 고 젖음성 영역은 상기 저 젖음성 영역을 둘러싸는 소자 기판 제조방법.The method according to claim 1,
Wherein the low wettability region is disposed at a central portion of a front surface of the carrier substrate,
Wherein the high wettability region surrounds the low wettability region. 제11항에 있어서,
상기 저 젖음성 영역은 중앙부로부터 외곽부로 연장된 직선 영역들을 더 포함하는 형상, 나선 형상, 또는 다수 개의 서로 분리된 영역들을 포함하는 형상인 소자 기판 제조방법.12. The method of claim 11,
Wherein the low wettability region is a shape further comprising linear regions extending from a center portion to an outer frame portion, a spiral shape, or a shape including a plurality of mutually separated regions. 제11항에 있어서,
상기 저 젖음성 영역과 상기 고 젖음성 영역은 반복하여 배치되는 소자 기판 제조방법.12. The method of claim 11,
Wherein the low wettability region and the high wettability region are repeatedly arranged. 전면(front surface) 내에 저 젖음성 영역; 및
상기 저 젖음성 영역에 비해 높은 젖음성을 갖는 고 젖음성 영역을 포함하되,
상기 저 젖음성 영역은 나노 사이즈의 패턴을 구비하는 캐리어 기판.A low wettability region in the front surface; And
And a high wettability region having a higher wettability than the low wettability region,
Wherein the low wettability region comprises a nano-sized pattern. 삭제delete 제14항에 있어서,
상기 고 젖음성 영역은 마이크로 사이즈의 패턴을 구비하는 캐리어 기판.15. The method of claim 14,
Wherein the high wettability region comprises a micro-sized pattern. 제14항에 있어서,
상기 저 젖음성 영역 상에 배치된 친수성 물질층을 더 포함하는 캐리어 기판.15. The method of claim 14,
And a hydrophilic material layer disposed on the low wettability region. 제14항에 있어서,
상기 고 젖음성 영역은 상기 캐리어 기판의 전면의 최외곽부에 배치된 캐리어 기판.15. The method of claim 14,
Wherein the high wettability region is disposed at an outermost portion of a front surface of the carrier substrate. 제14항에 있어서,
상기 저 젖음성 영역은 상기 캐리어 기판의 상기 전면의 중앙부에 배치되고,
상기 고 젖음성 영역은 상기 저 젖음성 영역을 둘러싸는 캐리어 기판.15. The method of claim 14,
Wherein the low wettability region is disposed at a central portion of the front surface of the carrier substrate,
Wherein the high wetting region surrounds the low wetting region. 제19항에 있어서,
상기 저 젖음성 영역은 중앙부로부터 외곽부로 연장된 직선 영역들을 더 포함하는 형상, 나선 형상, 또는 다수 개의 서로 분리된 영역들을 포함하는 형상인 캐리어 기판.20. The method of claim 19,
Wherein the low wettability region is a shape further comprising linear regions extending from a central portion to an outer frame portion, a spiral shape, or a shape comprising a plurality of discrete regions. 제20항에 있어서,
상기 저 젖음성 영역과 상기 고 젖음성 영역은 반복하여 배치되는 캐리어 기판.21. The method of claim 20,
Wherein the low wettability region and the high wettability region are repeatedly disposed. 제14항에 있어서,
상기 고 젖음성 영역 상에 배치된 소수성 물질층을 더 포함하는 캐리어 기판.15. The method of claim 14,
And a hydrophobic material layer disposed on the high wettability region.
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