KR101386271B1 - 반도체 적층체, 반도체 디바이스, 및 그들의 제조 방법 - Google Patents

반도체 적층체, 반도체 디바이스, 및 그들의 제조 방법 Download PDF

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요시노리 이케다
데츠야 이마무라
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Abstract

반도체 디바이스의 제조 방법을 제공한다. 또한, 이 방법을 사용하여 얻을 수 있는 반도체 디바이스, 및 이 방법에서 사용할 수 있는 분산체를 제공한다. 반도체 디바이스 (500a) 를 제조하는 본 발명의 방법은, 하기 공정 (a) ∼ (c) 를 포함하고, 또한 제 1 도펀트 주입층 (52) 의 결정 방위가, 반도체 원소로 이루어지는 반도체층 또는 기재 (10) 의 결정 방위와 같다 : (a) 층 또는 기재의 특정 지점에, 도프되어 있는 입자를 함유하는 분산체를 적용하는 것, (b) 적용한 분산체를 건조시켜 미소결 도펀트 주입층으로 하는 것, 및 (c) 미소결 도펀트 주입층에 광 조사를 실시함으로써, 층 또는 기재의 특정한 지점을 p 형 또는 n 형 도펀트에 의해 도프하는 것과 함께, 미소결 도펀트 주입층을 소결시켜, 층 또는 기재와 일체화된 도펀트 주입층으로 하는 것.

Description

반도체 적층체, 반도체 디바이스, 및 그들의 제조 방법{SEMICONDUCTOR LAMINATE, SEMICONDUCTOR DEVICE, METHOD FOR PRODUCING SEMICONDUCTOR LAMINATE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 적층체, 반도체 디바이스, 및 그들의 제조 방법에 관한 것이다.
《《제 1 본 발명의 배경 기술》》
어떤 종류의 반도체 디바이스의 제조에 있어서는, 인 또는 붕소와 같은 도펀트를 선택된 영역에 있어서 반도체층 또는 기재에 주입하여, 선택된 영역에 도프층을 형성하는 것이 행해지고 있다.
특히, 어떤 종류의 태양 전지의 제조에 있어서는, 도펀트를 선택된 영역에 있어서 반도체층 또는 기재에 주입하여, 선택된 영역에 도프층을 형성하는 것이 행해지고 있다.
이러한 도프층이 비교적 좁은 영역에 형성되어 있는 태양 전지로는, 셀렉티브 (선택) 이미터형 태양 전지 및 백 컨택트형 태양 전지를 들 수 있다. 또한, 이러한 도프층이 비교적 넓은 영역에 형성되어 있는 태양 전지로는, 이면 전계 (BSF : Back Surface Field) 층 및/또는 표면 전계 (FSF : Front Surface Field) 층을 갖는 태양 전지를 들 수 있다.
<이면 전계층을 갖는 셀렉티브 이미터형 태양 전지>
이면 전계층을 갖는 셀렉티브 이미터형 태양 전지는 예를 들어, 특허문헌 1 에서 개시된 바와 같은 것이다.
예를 들어 구체적으로는, 이면 전계층을 갖는 셀렉티브 이미터형 태양 전지 (500) 는, 도 7 에 나타내는 바와 같이, n 형 반도체층 (12, 12a) 및 p 형 반도체층 (14, 14a) 을 구비한 반도체 기재 (10) 를 갖고, 반도체 기재 (10) 의 수광면측 표면에 수광면측 전극 (22) 및 보호층 (24) 이 배치되어 있으며, 또한 반도체 기재 (10) 의 이면측 표면에 이면측 전극 (32) 및 보호층 (34) 이 배치되어 있다.
또한, 이 태양 전지에서는, n 형 반도체층 (12, 12a) 중의 전극 (22) 에 접촉하는 지점이 선택적으로 고(高)도프되어 이루어지는 셀렉티브 이미터층 (12a), 및 p 형 반도체층 (14, 14a) 중의 이면측이 고도프되어 이루어지는 이면 전계층 (14a) 을 갖는다.
이러한 태양 전지는 셀렉티브 이미터층 (12a) 을 가짐으로써, 수광면측의 도펀트의 농도가 높음으로써 일어나는 문제, 즉 예를 들어 고도펀트 농도층에 의한 수광측 표면에서의 반사의 증가라는 문제를 방지하면서, 전극에 접촉하는 지점에 있어서 도펀트의 농도가 높은 것으로 인한 이익, 즉 예를 들어 전극과 반도체층 사이의 오믹 접촉이라는 이익을 달성할 수 있다.
또한, 이러한 태양 전지 (500) 는 이면 전계층 (14a) 을 가짐으로써, 이면측 표면 부근의 결함에 의한 캐리어의 재결합 손실을 저감할 수 있다.
여기서, 이러한 이면 전계층에 의한 재결합 억제 효과는, 하기와 같이 하여 발생하고 있다.
즉, p 형 반도체층 (14, 14a) 중의 수광면측에서의 광 흡수에 의해서 정공과 전자가 생기는 경우, 정공은 실질적으로 등전위의 이면측 전극 (32) 으로 이동하고, 또한 전자는 n 형 반도체층과 p 형 반도체층 사이의 공핍층에 도달하여, 이 공핍층에 있어서의 전위차에 의해서 n 형 반도체층측으로 흘러, 기전력을 발생시킬 수 있다.
이에 대하여, p 형 반도체층 (14, 14a) 중의 이면측에서의 광 흡수에 의해서 정공과 전자가 생기는 경우, 전자는 공핍층에 도달하지 못하고, 이면 표면 부근의 결함에 포착되어, 그것에 의해 정공과 재결합하는 경우가 있다. 그러나, 이면측에서 정공과 전자가 생기는 경우에도, 이면 전계층 (14a) 이 있으면, p 형 반도체층 (14, 14a) 중의 비교적 저(底)도프 수광면측 (14) 과 비교적 고도프 이면측 (14a) 과의 사이에 생기는 전계 (장벽) 에 의해서 전자가 튕겨져 나오고, 그것에 의해 전자가 n 형 반도체층과 p 형 반도체층 사이의 공핍층에 도달하여, 이 공핍층에 있어서의 전위차에 의해서 n 형 반도체층측으로 흘러, 기전력을 발생시킬 수 있다. 또한, 정공은 이면 전계층 (14a) 으로 인한 전계에 의해서, 이면측 전극 (32) 으로의 이동이 촉진된다.
또, 도 7 에 있어서, 발전을 위해 태양 전지 (500) 에 조사되는 광은, 화살표 100 으로 나타내고 있다. 또한, 셀렉티브 이미터층 (12a) 및 이면 전계층 (14a) 에 있어서의 도펀트 농도는, 예를 들어 약 1 ∼ 2 × 1021 atom/㎤ 의 양이다.
<표면 전계층을 갖는 백 컨택트형 태양 전지>
표면 전계층을 갖는 백 컨택트형 태양 전지는 예를 들어, 특허문헌 2 및 3 에서 개시된 바와 같은 것이다.
예를 들어 구체적으로는, 표면 전계층을 갖는 백 컨택트형 태양 전지 (600) 는, 도 8 에 나타내는 바와 같이, n 형 (또는 p 형 혹은 진성) 반도체로 이루어지는 반도체 기재 (10) 를 갖고, 반도체 기재 (10) 의 수광면측 표면에 보호층 (24) 이 배치되어 있으며, 또한 반도체 기재 (10) 의 이면측 표면에 이면측 전극 (22, 32) 및 보호층 (34) 이 배치되어 있다.
또한, 이 태양 전지에서는, n 형 반도체로 이루어지는 반도체 기재 (10) 중의 전극 (32,34) 에 접촉하는 지점이 선택적으로 n 형 또는 p 형으로 고도프되어 이루어지는 백 컨택트층 (12a, 14a), 및 반도체 기재 (10) 중의 수광면측이 n 형으로 고도프되어 이루어지는 표면 전계층 (12b) 을 갖는다.
이러한 태양 전지 (600) 에서는, 이면측에 있어서, 고농도로 n 도프된 n 형 백 컨택트층 (12a) 과 고농도로 p 도프된 p 형 백 컨택트층 (14a) 이 번갈아 배치되어 있다. 그 밖의 부분은, 진성 반도체 영역, 저농도로 p 또는 n 도프된 영역, 또는 p-n 접합이 형성되어 있는 영역이고, 그 영역에 광이 조사됨으로써 기전력이 발생한다. 이렇게 해서 발생한 기전력은 n 형 백 컨택트층 (12a) 및 p 형 백 컨택트층 (14a) 을 통해서, 전극에 의해 취출 (取出) 된다.
이러한 태양 전지 (600) 에서는 고농도로 p 또는 n 도프된 영역을 형성함으로써, 접촉 저항에 의한 기전 (起電) 의 로스를 낮게 억제하고, 전력을 취출할 수 있다.
또한, 이러한 태양 전지 (600) 에서는, 표면 전계층을 갖는 태양 전지 (600) 는 수광면측에 있어서 고농도로 n 도프된 층 (12b) 을 가짐으로써, 수광면측 표면 부근의 결함으로 인한 캐리어의 재결합 손실을 저감할 수 있다.
여기서, 이러한 표면 전계층에 의한 재결합 억제 효과는, 다음과 같이 하여 발생하고 있다.
즉, 반도체 기재 (10) 중의 전극 (22, 32) 측에서의 광 흡수에 의해서 정공과 전자가 생기는 경우, 정공 및 전자의 적어도 일방이 고농도로 p 도프된 지점 (14a) 과 고농도로 n 도프된 지점 (12a) 사이의 공핍층에 도달하고, 이 공핍층에 있어서의 전위차에 의해서 정공이 고농도로 p 도프된 지점 (14a) 측으로 흐르고, 또한/또는 전자가 고농도로 n 도프된 지점 (12a) 측으로 흘러, 기전력을 발생시킬 수 있다.
이에 대하여, 반도체 기재 (10) 중의 수광면측에서의 광 흡수에 의해서 정공과 전자가 생기는 경우, 정공과 전자는 공핍층에 도달하지 못하고, 수광면측 표면 부근의 결함에 포착되어, 그것에 의해 재결합하는 경우가 있다. 그러나, 수광면측에서 전자와 정공이 생기는 경우에도, 표면 전계층 (12b) 이 있으면, n 형 반도체로 이루어지는 반도체 기재 (10) 중의 비교적 저도프 전극측과 비교적 고도프 표면측 (12b) 과의 사이에 생기는 전계 (장벽) 에 의해서 정공이 튕겨져 나오고, 그것에 의해 정공이 고농도로 p 도프된 지점 (14a) 과 고농도로 n 도프된 지점 (12a) 사이의 공핍층에 도달하여, 이 공핍층에 있어서의 전위차에 의해서 p 형 반도체층측으로 흘러, 기전력을 발생시킬 수 있다.
또, 도 8 에 있어서, 발전을 위해 태양 전지 (600) 에 조사되는 광은, 화살표 100 으로 나타내고 있다.
또, 어떤 종류의 트랜지스터의 제조에 있어서는, 도펀트를 선택된 영역에 있어서 반도체층 또는 기재에 주입하여, 선택된 영역에 도프층을 형성하는 것이 행해지고 있다.
이러한 트랜지스터로는, 전계 효과 트랜지스터 (FET : Field Effect Transistor) 를 들 수 있다.
구체적으로는 예를 들어, 전계 효과 트랜지스터 (F700) 는, 도 71 에 나타내는 바와 같이, 기재 (F72), 반도체층 (F78), 게이트 절연막 (F73), 게이트 전극 (F74), 소스 전극 (F75) 및 드레인 전극 (F76) 을 갖고, 소스 전극 및 드레인 전극과 반도체층이 접촉하는 지점에 있어서, 반도체층 (F78) 이 n 형 또는 p 형으로 도프되어 있는 도프 영역 (F78b) 을 가지고 있다. 이러한 전계 효과 트랜지스터에서는, 이 도프 영역에 의해서 반도체 기판과 전극 사이의 오믹 접촉이 촉진되고 있다.
상기한 바와 같이 선택된 영역에 도프층을 형성하기 위해서는 일반적으로, 도펀트원을 층 또는 기재와 접촉시키고, 열이나 레이저 조사를 실시하여 층 또는 기재에 도펀트를 주입하는 방법이 알려져 있다. 여기서 사용되는 도펀트원으로는, 보론 실리케이트 유리 또는 인 유리 (특허문헌 3), 무기 도펀트를 함유하는 액체 (특허문헌 4), 또는 실리콘 및/또는 게르마늄의 나노 입자를 함유하는 잉크 (특허문헌 5 및 6) 를 사용하는 것이 알려져 있다.
《《제 2 본 발명의 배경 기술》》
반도체 실리콘막, 예를 들어 아모르퍼스 실리콘막 및 폴리실리콘막 등은 반도체 디바이스, 예를 들어 박막 트랜지스터 (TFT) 및 박막형 태양 전지를 위해 사용되고 있다.
이러한 반도체 실리콘막을 반도체 디바이스에서 사용하는 경우, 반도체 실리콘막을 스퍼터링과 같은 물리 기상 퇴적 (PVD), 플라즈마 화학 기상 퇴적과 같은 화학 기상 퇴적 (CVD) 등의 진공 프로세스에 의해 기재의 전체면에 형성하는 것이 행해져 왔다. 또한, 반도체 실리콘막이 원하는 패턴, 예를 들어 회로 패턴을 갖는 것이 필요한 경우, 기재의 전체면에 형성된 반도체 실리콘막의 불필요 부분을 포토리소그래피 등에 의해서 제거하여, 원하는 패턴을 갖는 반도체 실리콘막을 제공하는 것이 행해져 왔다.
그러나, 이러한 종래의 방법들에서는 대규모 장치가 필요한 점, 막대한 에너지를 소비하는 점, 프로세스 온도가 고온 (250 ℃ 초과) 이기 때문에 프로세스마다의 냉각에 막대한 시간을 필요로 하는 점, 원료가 기체이기 때문에 취급하기 어려운 점, 대량의 폐기물이 발생하는 점 등의 문제를 가지고 있으며, 그것에 의해 복잡하면서도 또한 고비용의 방법이었다. 또 특히, 반도체 실리콘막이 원하는 패턴을 갖는 것이 필요한 경우, 기재의 전체면에 형성된 반도체 실리콘막의 불필요 부분을 제거하기 때문에, 원료의 사용 효율이 나쁜 것 (5 ％ 미만) 도 문제였다.
상기한 바와 같은 문제에 대해서, 최근 액상법에 의해 반도체막을 형성하는 것이 검토되고 있다.
이것과 관련해서 특허문헌 6 에서는, 실리콘 입자를 함유하는 분산체를 사용하여 반도체 실리콘막을 형성하는 것을 제안하고 있다. 여기서, 이 특허문헌 6 에서는, 실리콘 입자로 이루어지는 건조 실리콘 입자막을 레이저로 조사하여, 실리콘 입자를 소결시키는 것을 제안하고 있다.
또한, 액상법에서는, 반도체 실리콘막의 원하는 패턴을 기재 상에 직접 그리는 직접 묘화 기술을 이용하는 것도 검토되고 있다. 직접 묘화 기술로는, 반도체 실리콘막의 구성 재료를 함유하는 원료액을 도포 인쇄하는 인쇄법, 예를 들어 잉크젯 프린팅법, 스크린 인쇄법 등을 들 수 있다.
이러한 인쇄법에서는 진공 프로세스는 불필요하고, 또한 직접 묘화에 의해 패턴 형성을 할 수 있기 때문에, 간이하면서 저비용으로 반도체 디바이스를 제조할 수 있다.
《《제 3 본 발명의 배경 기술》》
제 2 본 발명의 배경 기술에 관련해서 기재한 것과 같이, 최근 반도체막을 형성하는 방법으로서 액상법이 검토되고 있으며, 특히 비교적 저온에서 박막 트랜지스터 등을 위한 반도체막을 형성하는 방법으로서 액상법이 검토되고 있다.
액상법으로는, 일반적으로 프로세스 전체를 비교적 저온, 예를 들어 폴리머 재료의 유리 전이 온도 이하의 온도에서 실시할 수 있다. 이러한 저온 프로세스에서는 저렴한 범용 폴리머 재료를 반도체막의 기재에 있어서 사용하는 것이 가능해지고, 그것에 의해 반도체 디바이스의 대면적화, 플렉시블화, 경량화, 저비용화도 기대할 수 있다. 또한, 이러한 저온 프로세스에서는 프로세스마다의 냉각이 필요없기 때문에 프로세스 시간을 단축할 수 있다.
이러한 액상법에 의한 반도체막의 제조에 관련해서, 유기 반도체 재료를 사용하는 것이 검토되고 있다.
그러나, 유기 반도체막은 실리콘 반도체막에 비하여, 캐리어 이동도와 같은 성능 및 대기 중에서의 안정성과 같은 내구성이 불충분하여, 따라서 용도가 한정됨과 동시에, 제품화가 곤란한 것이 현실이다.
또한, 액상법을 사용한 반도체막의 제조에 관련해서, 무기 화합물 반도체 재료를 사용하는 것도 검토되고 있다.
이에 관련해서 예를 들어, 특허문헌 7 에서는, 나노 입자 분산액을 사용하여 InGaZnO4 막을 성막하는 방법이 개시되어 있다. 특허문헌 7 에서는, 실온에서 건조시킨 InGaZnO4 막을 자외선 (UV) 오존 클리너로 전처리하고, 그리고 그 후에 KrF 엑시머 레이저 (파장 : 248 ㎚) 로 조사함으로써, 비교적 균일한 InGaZnO4 의 결정막을 성막하고 있다. 특허문헌 7 에서는, 이러한 방법에 의해서 캐리어 이동도 1.2 ㎠/V·s 의 박막 트랜지스터를 제작하고 있다.
그러나, InGaZnO4 등 무기 화합물 반도체 재료는 원재료 입수의 문제에서 실리콘 반도체에 비해 매우 고가여서, 일반적인 TFT 재료로서 비실용적이다.
또한, 액상법을 사용한 반도체막의 제조에 관련해서, 유기 실리콘 화합물 용액, 예를 들어 수소화 고리형 실란 화합물을 함유하는 실리콘 용액을 사용하여 반도체 폴리실리콘막을 제조하는 것이 검토되고 있다.
이것과 관련해서 예를 들어, 특허문헌 8 및 9 에서는, 고분자량의 저휘발성 폴리실란 화합물을 함유하는 유기 실리콘 화합물 용액을 사용하고 있다. 여기서, 이 저휘발성 폴리실란 화합물은 시클로펜타실란을 전구체로서 얻고 있다.
그러나 유기 실리콘 화합물 용액에서는, 폭발성을 저감하기 위해서 탈수소 어닐 처리 (400 ∼ 500 ℃) 를 실시하는 것이 필요한 경우가 있고, 따라서 프로세스 전체를 저온화하기는 곤란하다.
또한, 특허문헌 6 에서는, 실리콘 입자를 함유하는 분산체를 사용하여 반도체 실리콘막을 형성하는 것을 제안하고 있다.
액상법의 사용에 관련해서, 반도체 실리콘막의 원하는 패턴을 기재 상에 직접 그리는 직접 묘화 기술을 이용하는 것도 검토되고 있다. 직접 묘화 기술로는, 반도체 실리콘막의 구성 재료를 함유하는 원료액을 도포 인쇄하는 인쇄법, 예를 들어 잉크젯 프린팅법, 스크린 인쇄법 등을 들 수 있다.
이러한 인쇄법에서는 진공 프로세스가 불필요하고, 또한 직접 묘화에 의해 패턴 형성을 실시할 수 있기 때문에, 간이하면서 저비용으로 반도체 디바이스를 제조할 수 있다.
또, 실리콘막으로는 여러 가지 형태를 갖는 막이 제안되어 있어, 예를 들어 특허문헌 10 에서는 기둥상의 결정립이 단축 방향으로 인접하여 이루어지는 반도체 실리콘막을 기상법에 의해 제조하는 방법을 제안하고 있다.
《《제 4 본 발명의 배경 기술》》
박막 트랜지스터 (TFT) 및 태양 전지와 같은 반도체 디바이스의 제조에 있어서는, 실리콘 기재 등의 기재 상에 적층된 1 또는 복수의 실리콘층을 사용하고 있다.
구체적으로는, 박막 트랜지스터의 제조에 있어서는 기재 상에 아모르퍼스 실리콘층을 퇴적시키고, 그리고 이 아모르퍼스 실리콘층을 레이저 등으로 결정화시키는 것에 의해 폴리실리콘층을 형성하는 것이 행해지고 있다.
이 경우, 아모르퍼스 실리콘층의 결정화시에, 실리콘 결정이 이상 (異常) 성장하여 폴리실리콘층의 표면에 볼록부가 생기는 경우가 있다. 이러한 표면의 볼록부는, 그 위에 절연층을 퇴적시켰을 때에는 층간 쇼트나 층간 리크를 불러오는 경우가 있고, 또한 그 위에 전극을 형성했을 때에는 컨택트의 불량을 불러오는 경우가 있기 때문에, 제거하는 것이 바람직하다. 따라서, 이러한 볼록부를 제거하고 평탄한 표면을 얻기 위해서, 산에 의한 에칭, 연마 등을 실시하는 것이 제안되어 있다 (특허문헌 11 및 12).
또한, 셀렉티브 이미터형 또는 백 컨택트형 태양 전지에서와 같이 선택된 영역에 도프층을 갖는 반도체 디바이스의 제조에 관련해서, 도프된 실리콘 입자를 함유하는 실리콘 입자 분산체를 기재에 적용하여, 적용한 분산체를 건조시키고, 그리고 가열함으로써 도프된 실리콘 입자가 소결된 실리콘층, 즉 도펀트 주입층을 형성하는 방법이 개발되어 있다 (특허문헌 5, 6 및 13).
이러한 실리콘층도 상기한 바와 같이 평탄한 표면을 갖는 것이 바람직하지만, 실리콘 입자를 소결시켜 얻은 실리콘층은 일반적으로, 표면에 비교적 큰 볼록부를 가지고 있다.
《《제 5 본 발명의 배경 기술》》
제 2 본 발명의 배경 기술에 관련해서 기재한 바와 같이, 최근 반도체막을 형성하는 방법으로서 액상법이 검토되고 있으며, 특히 저비용이면서 간편한 프로세스로 박막 트랜지스터 등을 위한 반도체막을 형성하는 방법으로서 액상법이 검토되고 있다.
액상법에서는 일반적으로 도포 가능한 반도체 재료를 사용하기 때문에, 종래에 필요시되고 있는 대규모 장치가 필요없으며, 또한 잉크젯 등의 응용에 의해 원료 사용 효율을 높일 수 있어, 저비용화 및 프로세스의 간편화를 꾀할 수 있다.
이러한 액상법에 의한 반도체막의 제조에 관련해서, 유기 반도체 재료를 사용하는 것이 검토되고 있다. 그러나, 유기 반도체막은 실리콘 반도체막에 비하여, 캐리어 이동도와 같은 성능 및 대기 중에서의 안정성과 같은 내구성이 불충분하여, 따라서 용도가 한정됨과 동시에, 제품화가 곤란한 것이 현실이다.
또한, 이러한 액상법에 의한 반도체막의 제조에 관련해서, 특허문헌 6 에서는, 실리콘 입자를 함유하는 분산체를 사용하여 반도체 실리콘막을 형성하는 것을 제안하고 있다.
액상법에서는, 반도체 실리콘막의 원하는 패턴을 기재 상에 직접 그리는 직접 묘화 기술을 이용하는 것도 검토되고 있다. 직접 묘화 기술로는 반도체 실리콘막의 구성 재료를 함유하는 원료액을 도포 인쇄하는 인쇄법, 예를 들어 잉크젯 프린팅법, 스크린 인쇄법 등을 들 수 있다.
이러한 인쇄법에서는 진공 프로세스가 불필요하고, 또한 직접 묘화에 의해 패턴 형성을 할 수 있기 때문에, 간이하면서 저비용으로 반도체 디바이스를 제조할 수 있다.
《《제 6 본 발명의 배경 기술》》
제 2 본 발명의 배경 기술에 관련해서 기재한 것과 같이, 최근 반도체막을 형성하는 방법으로서 액상법이 검토되고 있으며, 특히 비교적 저온에서 박막 트랜지스터 등을 위한 반도체막을 형성하는 방법으로서 액상법이 검토되고 있다.
액상법에서는, 일반적으로 프로세스 전체를 비교적 저온, 예를 들어 폴리머 재료의 유리 전이 온도 이하의 온도에서 실시할 수 있다. 이러한 저온 프로세스에서는, 저렴한 범용 폴리머 재료를 반도체막의 기재에 있어서 사용하는 것이 가능해지고, 그것에 의해 반도체 디바이스의 대면적화, 플렉시블화, 경량화, 저비용화도 기대할 수 있다. 또한, 이러한 저온 프로세스에서는, 프로세스마다의 냉각이 필요없기 때문에 프로세스 시간을 단축할 수 있다.
이러한 액상법에 의한 반도체막의 제조에 관련해서, 유기 반도체 재료를 사용하는 것이 검토되고 있다.
그러나, 유기 반도체막은 실리콘 반도체막에 비하여, 캐리어 이동도와 같은 성능 및 대기 중에서의 안정성과 같은 내구성이 불충분하고, 따라서 용도가 한정됨과 동시에, 제품화가 곤란한 것이 현실이다.
또한, 액상법을 사용한 반도체막의 제조에 관련해서, 무기 화합물 반도체 재료를 사용하는 것도 검토되고 있다.
이에 관련해서 예를 들어, 특허문헌 7 에서는, 나노 입자 분산액을 사용하여 InGaZnO4 막을 성막하는 방법이 개시되어 있다. 특허문헌 7 에서는, 실온에서 건조시킨 InGaZnO4 막을 자외선 (UV) 오존 클리너로 전처리하고, 그리고 그 후에 KrF 엑시머 레이저 (파장 : 248 ㎚) 로 조사함으로써, 비교적 균일한 InGaZnO4 의 결정막을 성막하고 있다. 특허문헌 7 에서는, 이러한 방법에 의해서 캐리어 이동도 1.2 ㎠/V·s 의 박막 트랜지스터를 제작하고 있다.
그러나, InGaZnO4 등 무기 화합물 반도체 재료는 원재료 입수의 문제에서 실리콘 반도체에 비해 매우 고가여서, 일반적인 TFT 재료로서 실용적이지 않다.
또한, 액상법을 사용한 반도체막의 제조에 관련해서, 유기 실리콘 화합물 용액, 예를 들어 수소화 고리형 실란 화합물을 함유하는 실리콘 용액을 사용하여 반도체 폴리실리콘막을 제조하는 것이 검토되고 있다.
이것과 관련해서 예를 들어, 특허문헌 8 및 9 에서는, 고분자량의 저휘발성 폴리실란 화합물을 함유하는 유기 실리콘 화합물 용액을 사용하고 있다. 여기서, 이 저휘발성 폴리실란 화합물은 시클로펜타실란을 전구체로서 얻고 있다.
그러나 유기 실리콘 화합물 용액에서는, 폭발성을 저감시키기 위해서 탈수소 어닐 처리 (400 ∼ 500 ℃) 를 실시하는 것이 필요한 경우가 있고, 따라서 프로세스 전체를 저온화하기란 곤란하다.
또한, 특허문헌 6 에서는, 실리콘 입자를 함유하는 분산체를 사용하여 반도체 실리콘막을 형성하는 것을 제안하고 있다.
액상법의 사용에 관련해서, 반도체 실리콘막의 원하는 패턴을 기재 상에 직접 그리는 직접 묘화 기술을 이용하는 것도 검토되고 있다. 직접 묘화 기술로는, 반도체 실리콘막의 구성 재료를 함유하는 원료액을 도포 인쇄하는 인쇄법, 예를 들어 잉크젯 프린팅법, 스크린 인쇄법 등을 들 수 있다.
이러한 인쇄법에서는 진공 프로세스가 불필요하고, 또한 직접 묘화에 의해 패턴 형성을 실시할 수 있기 때문에, 간이하면서 저비용으로 반도체 디바이스를 제조할 수 있다.
또, 어떤 종류의 반도체 디바이스의 제조에 있어서는, 인 또는 붕소와 같은 도펀트를 선택된 영역에 있어서 반도체층 또는 기판에 주입하여, 선택된 영역에 확산 영역을 형성하는 것이 행해지고 있다. 특히, 어떤 종류의 태양 전지 및 트랜지스터의 제조에 있어서는 도펀트를 선택된 영역에 있어서 반도체층 또는 기판에 주입하여, 선택된 영역에 확산 영역 또는 도프 영역을 형성하는 것이 행해지고 있다 (특허문헌 3 ∼ 6).
일본 공개특허공보 2010-186900호 일본 공표특허공보 2009-521805호 일본 공개특허공보 2010-262979호 일본 공개특허공보 평07-297429호 일본 공표특허공보 2010-519731호 일본 공표특허공보 2010-514585호 일본 공개특허공보 2009-147192호 일본 공개특허공보 2004-87546호 (일본 특허 제4016419호에 대응) 일본 공표특허공보 2010-506001호 일본 공개특허공보 2002-270511호 일본 공개특허공보 평2-163935호 일본 공개특허공보 2006-261681호 미국 특허 제7,704,866호 명세서
《《제 1 본 발명의 과제》》
상기한 바와 같이, 선택된 영역에 도프층 (「확산 영역」이라고도 한다) 을 형성하기 위해서 다양한 도펀트원을 사용하는 것이 알려져 있다.
그러나 종래의 방법에서는, 선택된 영역에 도펀트원을 적용하기 위해서 포토리소그래피 공정이 필요한 것, 도펀트의 주입 후에 도펀트원을 제거하는 공정이 필요한 것, 확산에 의해 도프층을 형성하기 때문에 깊이 방향의 도프 농도의 조절이 곤란한 것 등의 문제가 있었다.
이에 대하여 본 발명에서는, 상기한 바와 같은 문제가 없는 반도체 디바이스의 제조 방법을 제공한다. 또한 본 발명은, 본 발명의 방법에 의해서 얻어지는 반도체 디바이스, 및 본 발명의 방법에서 사용할 수 있는 분산체를 제공한다.
《《제 2 본 발명의 과제》》
특허문헌 6 에 기재된 바와 같이, 실리콘 입자로 이루어지는 건조 실리콘 입자막을 레이저로 조사하여 실리콘 입자를 소결시키는 것이 제안되어 있다. 이 경우에는 비교적 저온에서 실리콘 입자의 소결을 달성할 수 있지만, 용도에 따라서는, 얻어지는 반도체막의 특성에 개선의 여지가 있었다.
또한, 실리콘 입자로 이루어지는 건조 실리콘 입자막을 가열하여, 실리콘 입자를 소결시키는 것도 알려져 있다. 그러나, 이 경우에도, 용도에 따라서는 얻어지는 반도체막의 특성에 개선의 여지가 있었다. 또한 이 경우에는, 가열에 의해서 기판 및 다른 층의 성능이 열화될 우려가 있었다.
따라서 본 발명의 목적은, 우수한 반도체 특성을 갖는 실리콘 반도체막을 실리콘 입자로부터 제공하는 것, 특히 비교적 높은 온도에서의 열처리를 이용하지 않고, 우수한 반도체 특성을 갖는 실리콘 반도체막을 실리콘 입자로부터 제공하는 것이다.
《《제 3 본 발명의 과제》》
본 발명의 목적은, 신규한 반도체 실리콘막 및 그와 같은 반도체 실리콘막을 갖는 반도체 디바이스, 그리고 그들의 제조 방법을 제공하는 것이다.
《《제 4 본 발명의 과제》》
상기한 바와 같이, 반도체 디바이스의 제조에 있어서는 평탄한 표면을 갖는 실리콘층이 필요시되고 있다.
따라서 본 발명에서는, 평탄한 표면을 갖는 실리콘층이 기재 상에 형성된 반도체 적층체, 및 그와 같은 반도체 적층체의 제조 방법을 제공한다.
《《제 5 본 발명의 과제》》
본 발명의 목적은, 비교적 저온에 있어서 효율적으로 반도체 실리콘막을 제조하는 방법을 제공하는 것이다. 보다 구체적으로는, 본 발명의 목적은, 고가이면서 에너지 다소비형의 대규모 장치를 필요로 하지 않고, 연속성이 높은 반도체 실리콘막을 갖는 반도체 적층체를 제조하는 방법을 제공하는 것이다.
또한 본 발명의 목적은, 연속성이 높은 반도체 실리콘막을 갖는 반도체 적층체, 및 그와 같은 반도체 적층체를 갖는 반도체 디바이스를 제공하는 것이다.
본 발명의 다른 목적은, 본원 명세서 및 특허청구범위의 기재로부터 분명해진다.
《《제 6 본 발명의 과제》》
본 발명의 목적은, 비교적 저온에 있어서 효율적으로 반도체 실리콘막을 제조하는 방법을 제공하는 것이다. 보다 구체적으로는, 본 발명의 목적은, 고가이면서 에너지 다소비형의 대규모 장치를 필요로 하지 않고, 플라스틱 기판 등의 비교적 내열성이 낮은 기판 상에 반도체막을 형성할 수 있는, 반도체 적층체의 제조 방법을 제공하는 것이다.
또한 본 발명의 목적은, 폴리머 재료를 갖는 기재, 및 이 기재 상에 적층되어 있는 반도체 실리콘막을 갖는 반도체 적층체를 제공하는 것이다.
그리고 본 발명의 목적은, 포토리소그래피 공정을 이용하지 않고, 선택된 영역에 확산 영역을 형성할 수 있는 반도체 적층체의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 본원 명세서 및 특허청구범위의 기재로부터 분명해진다.
《《제 1 본 발명》》
본건 발명자는 예의 검토한 결과, 하기 <A1> ∼ <A29> 의 제 1 본 발명에 이르렀다.
<A1> 반도체 원소로 이루어지는 반도체층 또는 기재, 및 상기 반도체층 또는 기재 상의 제 1 도펀트 주입층을 갖는 반도체 디바이스의 제조 방법으로서,
하기 공정 (a) ∼ (c) 를 포함하고, 또한
제 1 도펀트 주입층의 결정 방위가 상기 반도체층 또는 기재의 결정 방위와 같고, 또한/또는 상기 도펀트의 농도가, 상기 제 1 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상이면서, 또한 상기 제 1 도펀트 주입층의 표면에서부터 0.3 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하인, 반도체 디바이스의 제조 방법 :
(a) 상기 반도체층 또는 기재의 제 1 지점에 제 1 입자를 함유하는 제 1 분산체를 적용하는 것, 여기서, 상기 제 1 입자는 상기 반도체층 또는 기재와 동일한 원소로 본질적으로 이루어지며, 또한 p 형 또는 n 형 도펀트에 의해 도프되어 있고,
(b) 적용한 상기 제 1 분산체를 건조시켜 제 1 미(未)소결 도펀트 주입층으로 하는 것, 및
(c) 상기 제 1 미소결 도펀트 주입층에 광 조사를 실시함으로써, 상기 반도체층 또는 기재의 상기 제 1 지점을 상기 p 형 또는 n 형 도펀트에 의해 도프하는 것과 함께, 상기 제 1 미소결 도펀트 주입층을 소결시켜 상기 반도체층 또는 기재와 일체화된 제 1 도펀트 주입층으로 하는 것.
<A2> 상기 제 1 도펀트 주입층의 결정 방위가 상기 반도체층 또는 기재의 결정 방위와 같은, 상기 <A1> 항에 기재된 방법.
<A3> 상기 도펀트의 농도가, 상기 제 1 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상이면서, 또한 상기 제 1 도펀트 주입층의 표면에서부터 0.3 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하인, 상기 <A1> 항에 기재된 방법.
<A4> 하기 공정 (a') ∼ (c') 를 추가로 포함하고, 또한
제 2 도펀트 주입층의 결정 방위가 상기 반도체층 또는 기재의 결정 방위와 같고, 또한/또는 도펀트의 농도가, 상기 제 2 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상이면서, 또한 상기 제 2 도펀트 주입층의 표면에서부터 0.3 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하인, 상기 <A1> ∼ <A3> 항 중 어느 한 항에 기재된 방법 :
(a') 공정 (a) 와 동시에, 공정 (a) 와 (b) 의 사이에, 또는 공정 (b) 와 (c) 의 사이에, 상기 반도체층 또는 기재의 제 2 지점에 제 2 입자를 함유하는 제 2 분산체를 적용하는 것, 여기서, 상기 제 2 입자는 상기 반도체층 또는 기재와 동일한 원소로 본질적으로 이루어지며, 또한 상기 제 1 입자의 도펀트와는 상이한 형의 도펀트에 의해 도프되어 있고,
(b') 공정 (b) 와 동시에 또는 공정 (b) 와는 별도로, 적용한 상기 제 2 분산체를 건조시켜 제 2 미소결 도펀트 주입층으로 하는 것, 및
(c') 공정 (c) 와 동시에 또는 공정 (c) 와는 별도로, 상기 제 2 미소결 도펀트 주입층에 광 조사를 실시함으로써, 상기 반도체층 또는 기재의 상기 제 2 지점을 p 형 또는 n 형 도펀트에 의해 도프하는 것과 함께, 상기 제 2 미소결 도펀트 주입층을 소결시켜 상기 반도체층 또는 기재와 일체화된 제 2 도펀트 주입층으로 하는 것.
<A5> 공정 (c) 의 후에 하기 공정 (a") ∼ (c") 를 추가로 포함하고, 또한
상기 제 2 도펀트 주입층의 결정 방위가 상기 반도체층 또는 기재의 결정 방위와 같고, 또한/또는 도펀트의 농도가, 상기 제 2 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상이면서, 또한 상기 제 2 도펀트 주입층의 표면에서부터 0.3 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하인, 상기 <A1> ∼ <A3> 항 중 어느 한 항에 기재된 방법 :
(a") 상기 반도체층 또는 기재의 제 2 지점에 제 2 입자를 함유하는 제 2 분산체를 적용하는 것, 여기서, 상기 제 2 입자는 상기 반도체층 또는 기재와 동일한 원소로 본질적으로 이루어지며, 또한 상기 제 1 입자의 도펀트와는 상이한 형의 도펀트에 의해 도프되어 있고,
(b") 적용한 상기 제 2 분산체를 건조시켜 제 2 미소결 도펀트 주입층으로 하는 것, 및
(c") 상기 제 2 미소결 도펀트 주입층에 광 조사를 실시함으로써, 상기 반도체층 또는 기재의 상기 제 2 의 선택된 지점을 p 형 또는 n 형 도펀트에 의해 도프하는 것과 함께, 제 2 미소결 도펀트 주입층을 소결시켜 상기 반도체층 또는 기재와 일체화된 제 2 도펀트 주입층으로 하는 것.
<A6> 상기 반도체 원소가, 규소, 게르마늄 또는 그들의 조합인, 상기 <A1> ∼ <A5> 항 중 어느 한 항에 기재된 방법.
<A7> 상기 분산체의 적용을 인쇄법 또는 스핀 코팅에 의해서 실시하는, 상기 <A1> ∼ <A6> 항 중 어느 한 항에 기재된 방법.
<A8> 상기 입자의 결정화도가 40 ％ 이하인, 상기 <A1> ∼ <A7> 항 중 어느 한 항에 기재된 방법.
<A9> 상기 입자의 평균 일차 입자경이 30 ㎚ 이하인, 상기 <A1> ∼ <A8> 항 중 어느 한 항에 기재된 방법.
<A10> 상기 도펀트가, B, Al, Ga, In, Ti, P, As, Sb, 또는 그들의 조합으로 이루어지는 군에서 선택되는, 상기 <A1> ∼ <A9> 항 중 어느 한 항에 기재된 방법.
<A11> 상기 입자가 상기 도펀트를 1 × 1020 atoms/㎤ 이상 함유하는, 상기 <A1> ∼ <A10> 항 중 어느 한 항에 기재된 방법.
<A12> 상기 도펀트 주입층 상에 전극을 형성하는 것을 추가로 포함하는, 상기 <A1> ∼ <A11> 항 중 어느 한 항에 기재된 방법.
<A13> 상기 반도체 디바이스가 태양 전지인, 상기 <A1> ∼ <A12> 항 중 어느 한 항에 기재된 방법.
<A14> 상기 도펀트 주입층이 셀렉티브 이미터형 태양 전지의 셀렉티브 이미터층, 또는 백 컨택트형 태양 전지의 백 컨택트층을 형성하기 위한 것인, 상기 <A13> 항에 기재된 방법.
<A15> 상기 도펀트 주입층이 이면 전계층 또는 표면 전계층을 형성하기 위한 것인, 상기 <A13> 또는 <A14> 항에 기재된 방법.
<A16> 상기 반도체 디바이스가 박막 트랜지스터인, 상기 <A1> ∼ <A15> 항 중 어느 한 항에 기재된 방법.
<A17> 반도체 원소로 이루어지는 층 또는 기재의 제 1 지점에 제 1 입자가 소결되어 형성된 제 1 도펀트 주입층이 배치되어 있고,
상기 제 1 입자가 상기 반도체층 또는 기재와 동일한 원소로 본질적으로 이루어지며, 또한 p 형 또는 n 형 도펀트에 의해 도프되어 있고,
상기 제 1 도펀트 주입층이 상기 반도체층 또는 기재와 일체화되어 있고, 또한
상기 제 1 도펀트 주입층의 결정 방위가 상기 반도체층 또는 기재의 결정 방위와 같고, 또한/또는 상기 도펀트의 농도가, 상기 제 1 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상이면서, 또한 상기 제 1 도펀트 주입층의 표면에서부터 0.3 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하인, 반도체 디바이스.
<A18> 상기 제 1 도펀트 주입층의 결정 방위가 상기 반도체층 또는 기재의 결정 방위와 같은, 상기 <A17> 항에 기재된 반도체 디바이스.
<A19> 상기 도펀트의 농도가, 상기 제 1 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상이면서, 또한 상기 제 1 도펀트 주입층의 표면에서부터 0.3 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하인, 상기 <A17> 항에 기재된 반도체 디바이스.
<A20> 상기 반도체층 또는 기재의 제 2 지점에 제 2 입자가 소결되어 형성된 제 2 도펀트 주입층이 배치되어 있고,
상기 제 2 입자가 상기 반도체층 또는 기재와 동일한 원소로 본질적으로 이루어지며, 또한 상기 제 1 입자의 도펀트와는 상이한 형의 도펀트에 의해 도프되어 있고,
상기 제 2 도펀트 주입층이 상기 반도체층 또는 기재와 일체화되어 있고, 또한
상기 제 2 도펀트 주입층의 결정 방위가 상기 반도체층 또는 기재의 결정 방위와 같고, 또한/또는 상기 도펀트의 농도가, 상기 제 2 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상이면서, 또한 상기 제 2 도펀트 주입층의 표면에서부터 0.3 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하인, 상기 <A17> ∼ <A19> 항 중 어느 한 항에 기재된 반도체 디바이스.
<A21> 상기 반도체 원소가 규소, 게르마늄 또는 그들의 조합인, 상기 <A17> ∼ <A20> 항 중 어느 한 항에 기재된 반도체 디바이스.
<A22> 상기 도펀트 주입층 상에 전극이 형성되어 있는, 상기 <A17> ∼ <A21> 항 중 어느 한 항에 기재된 반도체 디바이스.
<A23> 태양 전지인, 상기 <A17> ∼ <A22> 항 중 어느 한 항에 기재된 반도체 디바이스.
<A24> 상기 도펀트 주입층이 셀렉티브 이미터형 태양 전지의 셀렉티브 이미터층, 또는 백 컨택트형 태양 전지의 백 컨택트층을 형성하기 위한 것인, 상기 <A23> 항에 기재된 반도체 디바이스.
<A25> 상기 도펀트 주입층이 이면 전계층 또는 표면 전계층을 형성하기 위한 것인, 상기 <A23> 또는 <A24> 항에 기재된 반도체 디바이스.
<A26> 박막 트랜지스터인, 상기 <A17> ∼ <A22> 항 중 어느 한 항에 기재된 반도체 디바이스.
<A27> 입자를 함유하고 있는 분산체로서, 상기 입자가, 결정화도 40 ％ 이하이면서 또한 n 또는 p 도프되어 있는 반도체 원소로 본질적으로 이루어지는, 분산체.
<A28> 입자를 함유하고 있는 분산체로서, 상기 입자가 평균 일차 입자경 30 ㎚ 이하이면서 또한 n 또는 p 도프되어 있는 반도체 원소로 본질적으로 이루어지는, 분산체.
<A29> 상기 반도체 원소가, 규소, 게르마늄 또는 그들의 조합인, 상기 <A27> 또는 <A28> 항에 기재된 분산체.
《《제 2 본 발명》》
본건 발명자는 예의 검토한 결과, 하기 <B1> ∼ <B15> 의 제 2 본 발명에 이르렀다.
<B1> 서로 미소결의 실리콘 입자로 이루어지며, 또한 불활성 가스 분위기 중에 있어서 1 기압의 압력 및 600 ℃ 의 온도로 가열했을 때에 탈리되는 탈리성 가스의 양이, 미소결 실리콘 입자막의 질량에 기초하여 500 질량ppm 이하인, 미소결 실리콘 입자막.
<B2> 상기 탈리성 가스가, 실란 화합물, 유기 용매, 및 그들의 조합으로 이루어지는 군에서 선택되는, 상기 <B1> 항에 기재된 미소결 실리콘 입자막.
<B3> 50 ∼ 2000 ㎚ 의 두께를 갖는, 상기 <B1> 또는 <B2> 항에 기재된 미소결 실리콘 입자막.
<B4> 상기 실리콘 입자가 레이저 열분해법에 의해서 얻어진 실리콘 입자인, 상기 <B1> ∼ <B3> 항 중 어느 한 항에 기재된 미소결 실리콘 입자막.
<B5> (a) 분산매 및 상기 분산매 중에 분산되어 있는 실리콘 입자를 함유하는 실리콘 입자 분산체를 기재 상에 도포하여, 실리콘 입자 분산체막을 형성하는 공정,
(b) 상기 실리콘 입자 분산체막을 건조시켜 건조 실리콘 입자막을 형성하는 공정, 및
(c) 상기 건조 실리콘 입자막을 300 ℃ 이상 900 ℃ 이하의 온도에서 소성함으로써 미소결 실리콘 입자막을 형성하는 공정을 포함하는, 미소결 실리콘 입자막의 제조 방법.
<B6> 공정 (c) 에 있어서, 상기 소성을 500 ℃ 이상의 온도에서 실시하는, 상기 <B5> 항에 기재된 방법.
<B7> 공정 (c) 에 있어서, 상기 소성을 800 ℃ 이하의 온도에서 실시하는, 상기 <B5> 또는 <B6> 항에 기재된 방법.
<B8> 서로 소결되어 있는 실리콘 입자로 이루어지며, 또한 탄소 원자를 실질적으로 함유하지 않은, 반도체 실리콘막.
<B9> 1,000 ℃ 를 초과하는 온도에서의 열처리를 받지 않은, 상기 <B8> 항에 기재된 반도체 실리콘막.
<B10> 상기 <B8> 또는 <B9> 항에 기재된 반도체 실리콘막을 반도체막으로서 갖는 반도체 디바이스.
<B11> 태양 전지인, 상기 <B10> 항에 기재된 반도체 디바이스.
<B12> 상기 <B5> ∼ <B7> 항 중 어느 한 항에 기재된 방법에 의해서 미소결 실리콘 입자막을 얻는 공정,
상기 미소결 실리콘 입자막에 광을 조사하거나 또는 열을 적용하여, 상기 미소결 실리콘 입자막 중의 상기 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 형성하는 공정을 포함하는, 반도체 실리콘막의 제조 방법.
<B13> 상기 <B1> ∼ <B4> 항 중 어느 한 항에 기재된 상기 미소결 실리콘 입자막에 광을 조사하거나 또는 열을 적용하여, 상기 미소결 실리콘 입자막 중의 상기 실리콘 입자를 소결시키는 공정을 포함하는, 반도체 실리콘막의 제조 방법.
<B14> 상기 소결을 레이저를 사용한 광 조사에 의해서 실시하는, 상기 <B12> 또는 <B13> 항에 기재된 방법.
<B15> 상기 소결을 비산화성 분위기하에서 실시하는, 상기 <B12> ∼ <B14> 항 중 어느 한 항에 기재된 방법.
《《제 3 본 발명》》
본건 발명자는 예의 검토한 결과, 하기 <C1> ∼ <C14> 의 제 3 본 발명에 이르렀다.
<C1> 복수의 세장 (細長) 실리콘 입자가 단축 방향으로 인접하여 이루어지는 반도체 실리콘막으로서, 상기 세장 실리콘 입자가 복수의 실리콘 입자의 소결체인, 반도체 실리콘막.
<C2> 상기 세장 실리콘 입자의 적어도 일부가 100 ㎚ 이상의 단축 직경을 갖는, 상기 <C1> 항에 기재된 반도체 실리콘막.
<C3> 상기 세장 실리콘 입자의 적어도 일부가 1.2 초과의 애스펙트비를 갖는, 상기 <C1> 또는 <C2> 항에 기재된 반도체 실리콘막.
<C4> 상기 <C1> ∼ <C3> 항 중 어느 한 항에 기재된 반도체 실리콘막을 갖는, 반도체 디바이스.
<C5> 태양 전지인, 상기 <C4> 항에 기재된 반도체 디바이스.
<C6> 복수의 세장 실리콘 입자가 단축 방향으로 인접하여 이루어지는 반도체 실리콘막의 제조 방법으로서,
(a) 제 1 분산매 및 상기 제 1 분산매 중에 분산되어 있는 제 1 실리콘 입자를 함유하는 제 1 실리콘 입자 분산체를 기재 상에 도포하여, 제 1 실리콘 입자 분산체막을 형성하는 공정,
(b) 상기 제 1 실리콘 입자 분산체막을 건조시켜 제 1 미소결 반도체 실리콘막을 형성하는 공정, 및
(c) 상기 제 1 미소결 반도체 실리콘막에 광을 조사하여 상기 제 1 미소결 반도체 실리콘막 중의 상기 제 1 실리콘 입자를 소결시키고, 그것에 의해 제 1 반도체 실리콘막을 형성하는 공정,
(d) 제 2 분산매 및 상기 제 2 분산매 중에 분산되어 있는 제 2 실리콘 입자를 함유하는 제 2 실리콘 입자 분산체를 상기 제 1 반도체 실리콘막에 도포하여, 제 2 실리콘 입자 분산체막을 형성하는 공정,
(e) 상기 제 2 실리콘 입자 분산체막을 건조시켜 제 2 미소결 반도체 실리콘막을 형성하는 공정, 및
(f) 상기 제 2 미소결 반도체 실리콘막에 광을 조사하여, 상기 제 2 미소결 반도체 실리콘막 중의 상기 제 2 실리콘 입자를 소결시키는 공정을 포함하고, 또한 제 1 실리콘 입자의 분산이 5 ㎚2 이상인, 반도체 실리콘막의 제조 방법.
<C7> 상기 실리콘 입자의 평균 일차 입자경이 100 ㎚ 이하인, 상기 <C6> 항에 기재된 방법.
<C8> 상기 실리콘 입자가 레이저 열분해법에 의해서 얻어진 실리콘 입자인, 상기 <C6> 또는 <C7> 항에 기재된 방법.
<C9> 상기 미소결 반도체 실리콘막이 50 ∼ 2000 ㎚ 의 두께를 갖는, 상기 <C6> ∼ <C8> 항 중 어느 한 항에 기재된 방법.
<C10> 상기 광 조사를 레이저를 사용하여 실시하는, 상기 <C6> ∼ <C9> 항 중 어느 한 항에 기재된 방법.
<C11> 상기 광 조사를 비산화성 분위기하에서 실시하는, 상기 <C6> ∼ <C10> 항 중 어느 한 항에 기재된 방법.
<C12> 상기 <C6> ∼ <C11> 항 중 어느 항에 기재된 방법에 의해서 얻어지는, 반도체 실리콘막.
<C13> 상기 <C6> ∼ <C11> 항 중 어느 한 항에 기재된 방법에 의해서 반도체 실리콘막을 제조하는 것을 포함하는, 반도체 디바이스의 제조 방법.
<C14> 상기 <C13> 항에 기재된 방법에 의해서 얻어지는, 반도체 디바이스.
《《제 4 본 발명》》
본건 발명자는 예의 검토한 결과, 하기 <D1> ∼ <D15> 의 제 4 본 발명에 이르렀다.
<D1> 기재 및 상기 기재 상의 복합 실리콘막을 갖고, 또한 상기 복합 실리콘막이 아모르퍼스 실리콘 유래의 제 1 실리콘층 및 상기 제 1 실리콘층 상의 실리콘 입자 유래의 제 2 실리콘층을 갖는, 반도체 적층체.
<D2> 상기 복합 실리콘층의 볼록부의 높이가 100 ㎚ 이하인, 상기 <D1> 항에 기재된 반도체 적층체.
<D3> 상기 <D1> 또는 <D2> 항에 기재된 반도체 적층체를 갖는, 반도체 디바이스.
<D4> 태양 전지인, 상기 <D3> 항에 기재된 반도체 디바이스.
<D5> 상기 복합 실리콘층이 셀렉티브 이미터형 태양 전지의 셀렉티브 이미터층, 또는 백 컨택트형 태양 전지의 백 컨택트층을 형성하기 위한 것인, 상기 <D4> 항에 기재된 반도체 디바이스.
<D6> 상기 복합 실리콘층이 이면 전계층 또는 표면 전계층을 형성하기 위한 것인, 상기 <D4> 또는 <D5> 항에 기재된 반도체 디바이스.
<D7> 전계 효과 트랜지스터인, 상기 <D3> 항에 기재된 반도체 디바이스.
<D8> 하기 공정을 포함하는, 반도체 적층체의 제조 방법 :
(a) 기재 상에 아모르퍼스 실리콘층을 형성하는 공정,
(b) 상기 아모르퍼스 실리콘층 상에 실리콘 입자 분산체를 도포하고, 건조시킴으로써, 아모르퍼스 실리콘층 상에 실리콘 입자층이 적층되어 있는 미처리 적층체를 형성하는 공정, 및
(c) 상기 미소성 적층체에 광 조사를 실시하여, 아모르퍼스 실리콘 유래의 제 1 실리콘층 및 상기 제 1 실리콘층 상의 실리콘 입자 유래의 제 2 실리콘층을 갖는 복합 실리콘층을 형성하는 공정.
<D9> 상기 아모르퍼스 실리콘층의 두께가 300 ㎚ 이하인, 상기 <D8> 항에 기재된 방법.
<D10> 상기 실리콘 입자층의 두께가 300 ㎚ 이하인, 상기 <D8> 또는 <D9> 항에 기재된 방법.
<D11> 상기 실리콘 입자의 평균 일차 입자경이 100 ㎚ 이하인, 상기 <D8> ∼ <D10> 항 중 어느 한 항에 기재된 방법.
<D12> 상기 광 조사를 레이저를 사용하여 실시하는, 상기 <D8> ∼ <D11> 항 중 어느 한 항에 기재된 방법.
<D13> 상기 <D8> ∼ <D12> 항 중 어느 한 항에 기재된 방법에 의해서 얻어지는, 반도체 적층체.
<D14> 상기 <D8> ∼ <D12> 항 중 어느 한 항에 기재된 방법에 의해서 반도체 적층체를 제조하는 것을 포함하는, 반도체 디바이스의 제조 방법.
<D15> 상기 <D14> 항에 기재된 방법에 의해서 얻어지는, 반도체 디바이스.
《《제 5 본 발명》》
본건 발명자는 예의 검토한 결과, 하기 <E1> ∼ <E19> 의 제 5 본 발명에 이르렀다.
<E1> 기재 및 상기 기재 상에 적층되어 있는 반도체 실리콘막을 갖는 반도체 적층체를 제조하는 방법으로서,
(a) 분산매 및 상기 분산매 중에 분산되어 있는 실리콘 입자를 함유하는 실리콘 입자 분산체를 기재의 표면 상에 도포하여, 실리콘 입자 분산체막을 형성하는 공정,
(b) 상기 실리콘 입자 분산체막을 건조시켜 미소결 실리콘막을 형성하는 공정, 및
(c) 상기 미소결 실리콘막에 광을 조사하여 상기 미소결 실리콘막 중의 상기 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 형성하는 공정을 포함하고, 또한 상기 기재의 표면에 대한 용융 실리콘의 접촉각이 70 도 이하인, 반도체 적층체의 제조 방법.
<E2> 상기 기재의 표면이, 탄화물, 질화물, 탄질화물, 및 그들의 조합으로 이루어지는 군에서 선택되는 재료에 의해서 제공되어 있는, 상기 <E1> 항에 기재된 방법.
<E3> 상기 기재의 표면이 실리콘 탄화물, 실리콘 질화물, 실리콘 탄질화물, 그라파이트, 및 그들의 조합으로 이루어지는 군에서 선택되는 재료에 의해서 제공되어 있는, 상기 <E2> 항에 기재된 방법.
<E4> 상기 기재가 기재 본체 및 표면층을 갖고, 또한 상기 표면층이 용융 실리콘에 의한 접촉각이 70 도 이하의 재료로 제조되어 있는, 상기 <E1> ∼ <E3> 항 중 어느 한 항에 기재된 방법.
<E5> 상기 기재 전체가 상기 기재의 표면과 동일한 재료로 제조되어 있는, 상기 <E1> ∼ <E3> 항 중 어느 한 항에 기재된 방법.
<E6> 상기 실리콘 입자의 평균 일차 입자경이 100 ㎚ 이하인, 상기 <E1> ∼ <E5> 항 중 어느 한 항에 기재된 방법.
<E7> 상기 실리콘 입자가 레이저 열분해법에 의해서 얻어진 실리콘 입자인, 상기 <E1> ∼ <E6> 항 중 어느 한 항에 기재된 방법.
<E8> 상기 광 조사를 비산화성 분위기하에서 실시하는, 상기 <E1> ∼ <E7> 항 중 어느 한 항에 기재된 방법.
<E9> 상기 광 조사를 레이저를 사용하여 실시하는, 상기 <E1> ∼ <E8> 항 중 어느 한 항에 기재된 방법.
<E10> 상기 레이저의 파장이 600 ㎚ 이하인, 상기 <E9> 항에 기재된 방법.
<E11> 상기 광 조사를 펄스상의 광을 사용하여 실시하는, 상기 <E1> ∼ <E10> 항 중 어느 한 항에 기재된 방법.
<E12> 상기 <E1> ∼ <E11> 항 중 어느 한 항에 기재된 방법에 의해서 반도체 적층체를 제조하는 것을 포함하는, 반도체 디바이스의 제조 방법.
<E13> 상기 <E1> ∼ <E11> 항 중 어느 한 항에 기재된 방법에 의해서 얻어지는, 반도체 적층체.
<E14> 상기 <E12> 항에 기재된 방법에 의해서 얻어지는, 반도체 디바이스.
<E15> 기재, 및 이 기재의 표면 상에 적층되어 있는 반도체 실리콘막을 갖고,
상기 반도체 실리콘막이 서로 소결되어 있는 복수의 실리콘 입자로 제조되어 있으며, 또한
상기 기재의 표면에 대한 용융 실리콘의 접촉각이 70 도 이하인, 반도체 적층체.
<E16> 상기 반도체 실리콘막의 막두께가 50 ∼ 500 ㎚ 인, 상기 <E15> 항에 기재된 반도체 적층체.
<E17> 상기 <E15> 또는 <E16> 항에 기재된 반도체 적층체를 갖는, 반도체 디바이스.
<E18> 기재 및 상기 기재 상에 적층되어 있는 반도체 실리콘막을 갖는 반도체 적층체를 제조하는 방법으로서,
(a) 분산매 및 상기 분산매 중에 분산되어 있는 실리콘 입자를 함유하는 실리콘 입자 분산체를 기재의 표면 상에 도포하여, 실리콘 입자 분산체막을 형성하는 공정,
(b) 상기 실리콘 입자 분산체막을 건조시켜 미소결 실리콘막을 형성하는 공정, 및
(c) 상기 미소결 실리콘막에 광을 조사하여 상기 미소결 실리콘막 중의 상기 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 형성하는 공정을 포함하고, 또한 상기 기재의 표면이 실리콘 탄화물, 실리콘 질화물, 실리콘 탄질화물, 그라파이트, 및 그들의 조합으로 이루어지는 군에서 선택되는 재료에 의해서 제공되어 있는, 반도체 적층체의 제조 방법.
<E19> 기재, 및 이 기재의 표면 상에 적층되어 있는 반도체 실리콘막을 갖고,
상기 반도체 실리콘막이 서로 소결되어 있는 복수의 실리콘 입자로 제조되어 있으며, 또한
상기 기재의 표면이 실리콘 탄화물, 실리콘 질화물, 실리콘 탄질화물, 그라파이트, 및 그들의 조합으로 이루어지는 군에서 선택되는 재료에 의해서 제공되어 있는, 반도체 적층체.
《《제 6 본 발명》》
본건 발명자는 예의 검토한 결과, 하기 <F1> ∼ <F26> 의 제 6 본 발명에 이르렀다.
<F1> (a) 분산매 및 상기 분산매 중에 분산되어 있는 실리콘 입자를 함유하는 실리콘 입자 분산체를 기재 상에 도포하여, 실리콘 입자 분산체막을 형성하는 공정,
(b) 상기 실리콘 입자 분산체막을 건조시켜 미소결 반도체 실리콘막을 형성하는 공정, 및
(c) 상기 미소결 반도체 실리콘막에 광을 조사하여 상기 미소결 반도체 실리콘막 중의 상기 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 형성하는 공정을 포함하는, 기재 및 상기 기재 상에 적층되어 있는 반도체 실리콘막을 갖는 반도체 적층체의 제조 방법.
<F2> 상기 기재가 폴리머 재료를 갖는, 상기 <F1> 항에 기재된 방법.
<F3> 상기 폴리머 재료의 유리 전이 온도가 300 ℃ 이하인, 상기 <F1> 또는 <F2> 항에 기재된 방법.
<F4> 상기 실리콘 입자의 평균 일차 입자경이 100 ㎚ 이하인, 상기 <F1> ∼ <F3> 항 중 어느 한 항에 기재된 방법.
<F5> (a') 제 2 분산매 및 상기 제 2 분산매 중에 분산되어 있는 제 2 실리콘 입자를 함유하는 제 2 실리콘 입자 분산체를 공정 (c) 에 있어서 얻어진 상기 반도체 실리콘막에 도포하여, 제 2 실리콘 입자 분산체막을 형성하는 공정,
(b') 상기 제 2 실리콘 입자 분산체막을 건조시켜 제 2 미소결 반도체 실리콘막을 형성하는 공정, 및
(c') 상기 제 2 미소결 반도체 실리콘막에 광을 조사하여 상기 제 2 미소결 반도체 실리콘막 중의 상기 제 2 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 형성하는 공정을 추가로 포함하는, 상기 <F1> ∼ <F4> 항 중 어느 한 항에 기재된 방법.
<F6> (a") 제 3 분산매 및 상기 제 3 분산매 중에 분산되어 있는 제 3 실리콘 입자를 함유하는 제 3 실리콘 입자 분산체를 공정 (c) 또는 (c') 에 있어서 얻어진 상기 반도체 실리콘막의 선택된 영역에 도포하여, 제 3 실리콘 입자 분산체막을 형성하는 공정으로서, 상기 제 3 실리콘 입자가 p 형 또는 n 형 도펀트에 의해 도프되어 있는 공정,
(b") 상기 제 3 실리콘 입자 분산체막을 건조시켜 미소결 도펀트 주입막을 형성하는 공정, 및
(c") 상기 미소결 도펀트 주입막에 광을 조사함으로써 상기 미소결 도펀트 주입막 중의 상기 제 3 실리콘 입자를 소결시켜 도펀트 주입막을 형성하고, 또한 상기 반도체 실리콘막의 선택된 영역을 상기 p 형 또는 n 형 도펀트에 의해 도프하는 공정을 추가로 포함하는, 상기 <F1> ∼ <F5> 항 중 어느 한 항에 기재된 방법.
<F7> 상기 도펀트가, B, Al, Ga, In, Ti, P, As, Sb, 또는 그들의 조합으로 이루어지는 군에서 선택되는, 상기 <F1> ∼ <F6> 항 중 어느 한 항에 기재된 방법.
<F8> 상기 입자가 상기 도펀트를 1 × 1020 atoms/㎤ 이상 함유하는, 상기 <F1> ∼ <F7> 항 중 어느 한 항에 기재된 방법.
<F9> 상기 도펀트 주입막 상에 전극을 형성하는 것을 추가로 포함하는, 상기 <F1> ∼ <F8> 항 중 어느 한 항에 기재된 방법.
<F10> 최종적으로 얻어지는 상기 반도체 실리콘막의 캐리어 이동도가 0.1 ㎠/V·s 이상인, 상기 <F1> ∼ <F9> 항 중 어느 한 항에 기재된 방법.
<F11> 최종적으로 얻어지는 상기 반도체 실리콘막의 온-오프비가 102 이상인, 상기 <F1> ∼ <F10> 항 중 어느 한 항에 기재된 방법.
<F12> 상기 실리콘 입자가 레이저 열분해법에 의해서 얻어진 실리콘 입자인, 상기 <F1> ∼ <F11> 항 중 어느 한 항에 기재된 방법.
<F13> 상기 미소결 반도체 실리콘막이 50 ∼ 2000 ㎚ 의 두께를 갖는, 상기 <F1> ∼ <F12> 항 중 어느 한 항에 기재된 방법.
<F14> 상기 광 조사를 펄스상의 광을 사용하여 실시하고, 또한 상기 펄스상 광의 조사 에너지가 15 mJ/(㎠·shot) ∼ 250 mJ/(㎠·shot) 인, 상기 <F1> ∼ <F13> 항 중 어느 한 항에 기재된 방법.
<F15> 상기 광 조사를 펄스상의 광을 사용하여 실시하고, 또한 상기 펄스상 광의 조사 횟수가 5 ∼ 100 회인, 상기 <F1> ∼ <F14> 항 중 어느 한 항에 기재된 방법.
<F16> 상기 광 조사를 펄스상의 광을 사용하여 실시하고, 또한 상기 펄스상 광의 조사 시간이 200 나노초/shot 이하인, 상기 <F1> ∼ <F15> 항 중 어느 한 항에 기재된 방법.
<F17> 상기 광 조사를 레이저를 사용하여 실시하는, 상기 <F1> ∼ <F16> 항 중 어느 한 항에 기재된 방법.
<F18> 상기 레이저의 파장이 600 ㎚ 이하인, 상기 <F17> 항에 기재된 방법.
<F19> 상기 광 조사를 비산화성 분위기하에서 실시하는, 상기 <F1> ∼ <F18> 항 중 어느 한 항에 기재된 방법.
<F20> 상기 <F1> ∼ <F19> 항 중 어느 한 항에 기재된 방법에 의해서 반도체 적층체를 제조하는 것을 포함하는, 반도체 디바이스의 제조 방법.
<F21> 상기 <F1> ∼ <F19> 항 중 어느 한 항에 기재된 방법에 의해서 얻어지는, 반도체 적층체.
<F22> 상기 <F20> 항에 기재된 방법에 의해서 얻어지는, 반도체 디바이스.
<F23> 기재 및 상기 기재 상에 적층되어 있는 반도체 실리콘막을 갖는 반도체 적층체로서,
상기 기재가 폴리머 재료를 갖고,
상기 반도체 실리콘막이 서로 소결되어 있는 복수의 실리콘 입자로 제조되어 있으며, 또한
상기 반도체 실리콘막의 캐리어 이동도가 1.0 ㎠/V·s 이상인, 반도체 적층체.
<F24> 상기 반도체 실리콘막 상에, 서로 소결되어 있는 복수의 실리콘 입자로 제조되어 있는 도펀트 주입막을 추가로 갖는, 상기 <F23> 항에 기재된 반도체 적층체.
<F25> 기재, 상기 기재 상에 적층되어 있는 반도체 실리콘막, 및 상기 반도체 실리콘막 상에 적층되어 있는 도펀트 주입막을 갖는 반도체 적층체로서,
상기 반도체 실리콘막이 서로 소결되어 있는 복수의 실리콘 입자로 제조되어 있고, 또한
상기 도펀트 주입막이 서로 소결되어 있는 복수의 실리콘 입자로 제조되어 있는, 반도체 적층체.
<F26> 상기 <F23> ∼ <F25> 항 중 어느 한 항에 기재된 반도체 적층체를 갖는, 반도체 디바이스.
《《제 1 본 발명의 효과》》
본 발명의 방법에 의해서 얻어지는 반도체 디바이스 및 본 발명의 반도체 디바이스에 있어서, 도펀트 주입층의 결정 방위가 반도체층 또는 기재의 결정 방위와 같은 경우, 도펀트 주입층과 반도체 원소로 이루어지는 반도체층 또는 기재와의 계면에 있어서의 캐리어의 트랩을 억제할 수 있다.
또한, 본 발명의 방법에 의해서 얻어지는 반도체 디바이스 및 본 발명의 반도체 디바이스에 있어서, 도펀트의 농도가, 제 1 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상이면서, 또한 제 1 도펀트 주입층의 표면에서부터 0.3 ㎛, 특히 0.2 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하인 경우, 즉 도프 농도의 구배가 커, 그것에 의해 도프 농도가 큰 부분의 두께를 작게 하면서 높은 도프 농도를 달성하고 있는 경우, 예를 들어 고도펀트 농도층에 의한 광 흡수의 억제, 이면 전계층 또는 표면 전계층으로 사용했을 때의 특성의 개량 등을 달성할 수 있다.
또한, 본 발명의 분산체는 본 발명의 방법을 위해서 바람직하게 사용할 수 있다.
《《제 2 본 발명의 효과》》
탈리성 가스 함유율이 낮은 본 발명의 미소결 실리콘 입자막에 의하면, 이 미소결 실리콘 입자막을 광 조사 또는 가열에 의해서 소결시킴으로써, 양호한 반도체 특성을 갖는 반도체 실리콘막을 제공할 수 있다. 또한, 이 미소결 실리콘 입자막을 광 조사에 의해서 소결시키는 경우에는, 비교적 높은 온도를 사용하지 않고서 양호한 반도체 특성을 갖는 반도체 실리콘막을 제공할 수 있다.
탄소 함유율이 낮은 본 발명의 반도체 실리콘막에 의하면, 양호한 반도체 특성을 제공할 수 있다.
본 발명의 방법에 의하면, 본 발명의 미소결 실리콘 입자막 및 반도체 실리콘막을 얻을 수 있다.
《《제 3 본 발명의 효과》》
복수의 세장 실리콘 입자가 단축 방향으로 인접하여 이루어지는 본 발명의 반도체 실리콘막에 의하면, 반도체 실리콘막의 두께 방향으로 캐리어를 흐르게 하는 디바이스에 있어서, 양호한 캐리어 이동도를 달성할 수 있다. 이는, 이러한 반도체 실리콘막에서는, 반도체 실리콘막의 두께 방향, 즉 세장 실리콘 입자의 장축 방향으로는 입계 (粒界) 가 적거나 또는 입계가 실질적으로 존재하지 않는 것에 의한다. 또한, 반도체 실리콘막을 제조하는 본 발명의 방법에 의하면, 액상법에 의해 본 발명의 반도체 실리콘막을 얻을 수 있다.
《《제 4 본 발명의 효과》》
본 발명의 반도체 적층체로는, 복합 실리콘층이 평탄한 표면을 가질 수 있고, 따라서 그 위에 절연층, 전극 등을 퇴적시켰을 때에 양호한 특성을 갖는 반도체 디바이스를 얻을 수 있다. 또한, 반도체 적층체를 제조하는 본 발명의 방법에서는, 표면의 요철을 제거하는 추가 공정 없이 기재 상의 복합 실리콘층이 평탄한 표면을 가질 수 있다.
《《제 5 본 발명의 효과》》
반도체 적층체를 제조하는 본 발명의 방법에 의하면, 비교적 저온에 있어서 효율적으로 반도체 실리콘막을 제조할 수 있다. 보다 구체적으로는, 이 본 발명의 방법에 의하면, 고가이면서 에너지 다소비형의 대규모 장치를 필요로 하지 않고서, 연속성이 높은 반도체 실리콘막을 갖는 반도체 적층체를 제조할 수 있다.
또한, 본 발명의 반도체 적층체는 연속성이 높은 반도체 실리콘막을 갖고, 그것에 의해 바람직한 반도체 특성을 제공할 수 있다.
《《제 6 본 발명의 효과》》
반도체 적층체를 제조하는 본 발명의 방법에 의하면, 원하는 반도체 특성을 갖는 반도체 적층체를 간편한 방법에 의해 형성할 수 있다. 구체적으로는, 이 본 발명의 방법에 의하면, 종래 기술의 프로세스 온도와 비교하여 저온에서, 양호한 반도체 특성을 갖는 반도체 적층체를 제조할 수 있다.
또, 본 발명의 반도체 적층체는 반도체 특성, 비용, 가요성 및/또는 경량성과 관련해서 바람직한 반도체 디바이스를 위해 이용할 수 있다.
도 1 은, 본 발명의 셀렉티브 이미터형 태양 전지를 설명하기 위한 도면이다.
도 2 는, 본 발명의 백 컨택트형 태양 전지를 설명하기 위한 도면이다.
도 3 은, 셀렉티브 이미터형 태양 전지를 제조하는 본 발명의 방법을 설명하기 위한 도면이다.
도 4 는, 셀렉티브 이미터형 태양 전지를 제조하는 본 발명의 방법을 설명하기 위한 도면이다.
도 5 는, 셀렉티브 이미터형 태양 전지를 제조하는 본 발명의 방법을 설명하기 위한 도면이다.
도 6 은, 셀렉티브 이미터형 태양 전지를 제조하는 본 발명의 방법을 설명하기 위한 도면이다.
도 7 은, 종래의 셀렉티브 이미터형 태양 전지를 설명하기 위한 도면이다.
도 8 은, 종래의 백 컨택트형 태양 전지를 설명하기 위한 도면이다.
도 9 는, 실시예 A1 의 적층체에 관한 FE-SEM (전계 방사형 주사 전자 현미경) 사진이다. 여기서, (a) 는 비스듬한 상방에서 본 사진이고, 또한 (b) 는 측면 단면 사진이다.
도 10 은, 실시예 A1 의 적층체에 관한 TEM (투과 전자 현미경) 사진이다.
도 11 은, 도 10 에 있어서 B-1 로 나타내는 영역에 관한 확대 TEM 사진이다.
도 12 는, 도 10 에 있어서 B-2 로 나타내는 영역에 관한 확대 TEM 사진이다.
도 13 은, 도 10 에 있어서 B-3 으로 나타내는 영역에 관한 확대 TEM 사진이다.
도 14 는, 도 10 에 있어서 B-4 로 나타내는 영역에 관한 확대 TEM 사진이다.
도 15 는, 실시예 A1 의 적층체에 관한 FE-SEM 측면 단면 사진이다.
도 16 은, 도 15 에 있어서 번호 1 로 나타내는 영역에 관한 전자 회절 분석 결과이다.
도 17 은, 도 15 에 있어서 번호 2 로 나타내는 영역에 관한 전자 회절 분석 결과이다.
도 18 은, 도 15 에 있어서 번호 3 으로 나타내는 영역에 관한 전자 회절 분석 결과이다.
도 19 는, 도 15 에 있어서 번호 4 로 나타내는 영역에 관한 전자 회절 분석 결과이다.
도 20 은, 도 15 에 있어서 번호 5 로 나타내는 영역에 관한 전자 회절 분석 결과이다.
도 21 은, 도 15 에 있어서 번호 6 으로 나타내는 영역에 관한 전자 회절 분석 결과이다.
도 22 는, 도 15 에 있어서 번호 7 로 나타내는 영역에 관한 전자 회절 분석 결과이다.
도 23 은, 실시예 A1 의 적층체에 관한 Dynamic SIMS (동적 2 차 이온 질량 분석) 의 결과를 나타내는 도면이다.
도 24 는, 실시예 A1 의 적층체에 관한 SCM (주사형 커패시턴스 현미경) 사진 (a), 및 SCM 과 AFM (원자간력 현미경) 의 합성 사진 (b) 를 나타내는 도면이다.
도 25 는, 캐리어 트랩의 평가에 관해서 실시예 A1 에서 제조한 태양 전지의 구성을 나타내는 도면이다. 여기서, (a) 는 정면도, (b) 는 상면도이다.
도 26 은, 실시예 A1 에서 제조한 태양 전지에 관한 I-V (전류-전압) 특성 평가 결과를 나타내는 도면이다.
도 27 은, 실시예 A2 의 적층체에 관한 FE-SEM (전계 방사형 주사 전자 현미경) 사진이다. 여기서, (a) 는 비스듬한 상방에서 본 사진이고, 또한 (b) 는 측면 단면 사진이다.
도 28 은, 실시예 A2 의 적층체에 관한 Dynamic SIMS (동적 2 차 이온 질량 분석) 의 결과를 나타내는 도면이다.
도 29 는, 실시예 A1 의 적층체에 관한 SCM (주사형 커패시턴스 현미경) 사진 (a), 및 SCM 과 AFM (원자간력 현미경) 의 합성 사진 (b) 를 나타내는 도면이다.
도 30 은, 캐리어 트랩의 평가에 관해서 실시예 A2 및 비교예 1 에서 제조한 태양 전지의 구성을 나타내는 도면이다. 여기서, (a) 는 정면도, (b) 는 상면도이다.
도 31 은, 실시예 A2 에서 제조한 태양 전지에 관한 I-V (전류-전압) 특성 평가 결과를 나타내는 도면이다.
도 32 는, 비교예 1 의 적층체에 관한 FE-SEM (전계 방사형 주사 전자 현미경) 사진이다. 여기서, (a) 는 비스듬한 상방에서 본 사진이고, 또한 (b) 는 측면 단면 사진이다.
도 33 은, 비교예 1 에서 제조한 태양 전지에 관한 I-V (전류-전압) 특성 평가 결과를 나타내는 도면이다.
도 34 는, 본 발명에 있어서의 결정화도의 측정 방법을 설명하기 위한 도면이다.
도 35 는, 실시예 A3 의 적층체에 관한 Dynamic SIMS (동적 2 차 이온 질량 분석) 의 결과를 나타내는 도면이다.
도 36 은, 실시예 A3 의 적층체에 관한 FE-SEM (전계 방사형 주사 전자 현미경) 사진이다. 여기서, (a) 는 비스듬한 상방에서 본 사진이고, 또한 (b) 는 측면 단면 사진이다.
도 37 은, 실시예 A3 의 적층체에 관한 TEM (투과 전자 현미경) 사진이다.
도 38 은, 도 37 에 있어서 A 로 나타내는 영역에 관한 확대 TEM 사진이다.
도 39 는, 도 37 에 있어서 B 로 나타내는 영역에 관한 확대 TEM 사진이다.
도 40 은, 도 37 에 있어서 C 로 나타내는 영역에 관한 확대 TEM 사진이다.
도 41 은, 도 37 에 있어서 A 로 나타내는 영역에 관한 전자 회절 분석 결과이다.
도 42 는, 도 37 에 있어서 B 로 나타내는 영역에 관한 전자 회절 분석 결과이다.
도 43 은, 도 37 에 있어서 C 로 나타내는 영역에 관한 전자 회절 분석 결과이다.
도 44 는, 비교예 2 의 적층체에 관한 Dynamic SIMS (동적 2 차 이온 질량 분석) 의 결과를 나타내는 도면이다.
도 45 는, 본 발명의 미소결 실리콘 입자막, 및 본 발명의 반도체 실리콘막의 제조 방법을 나타내는 도면이다.
도 46 은, 종래의 반도체 실리콘막의 제조 방법을 나타내는 도면이다.
도 47 은, 건조 실리콘 입자막에 관한 승온 탈리 가스 분석법 (TDS : Thermal Desorption Spectroscopy) 결과를 나타내는 도면이다.
도 48 은, 실시예 B1 및 비교예 B1 에서 제조한 태양 전지의 구성을 나타내는 도면이다.
도 49 는, 실시예 B1 에서 제조한 태양 전지의 전류-전압 (I-V) 특성을 나타내는 도면이다.
도 50 은, 비교예 B1 에서 제조한 태양 전지의 전류-전압 (I-V) 특성을 나타내는 도면이다.
도 51 은, 반도체 실리콘막을 제조하는 본 발명의 방법을 설명하기 위한 도면이다.
도 52 는, 실시예 C1 의 반도체 실리콘막의 전계 방출형 주사 전자 현미경 (FE-SEM) 사진이다. 여기서, 도 52(a) 는, 측면 단면을 비스듬한 상방에서 관찰한 사진이고, 또한 도 52(b) 는, 측면 단면을 바로 옆에서 관찰한 사진이다.
도 53 은, 실시예 C1 에서 제조한 태양 전지의 구성을 나타내는 도면이다.
도 54 는, 실시예 C1 에서 제조한 태양 전지의 전류-전압 (I-V) 특성을 나타내는 도면이다.
도 55 는, 참고예 C1 의 반도체 실리콘막의 전계 방출형 주사 전자 현미경 (FE-SEM) 사진이다. 여기서, 도 55(a) 는, 측면 단면을 비스듬한 상방에서 관찰한 사진이고, 또한 도 55(b) 는, 측면 단면을 바로 옆에서 관찰한 사진이다.
도 56 은, 참고예 C2 의 반도체 실리콘막의 전계 방출형 주사 전자 현미경 (FE-SEM) 사진이다. 여기서, 도 56 은, 측면 단면을 바로 옆에서 관찰한 사진이다.
도 57 은, 반도체 적층체를 제조하는 본 발명의 방법을 설명하기 위한 도로, 도 57(b) 는, 단독 아모르퍼스 실리콘층에 광 조사를 실시하여 반도체 적층체를 제조하는 방법을 설명하기 위한 도이고, 도 57(c) 는, 단독 실리콘 입자층에 광 조사를 실시하여 반도체 적층체를 제조하는 방법을 설명하기 위한 도면이다.
도 58 은, 실시예 D1 의 반도체 적층체에 관한 FE-SEM (전계 방사형 주사 전자 현미경) 사진이다. 여기서, (a) 는 비스듬한 상방에서 본 사진이고, 또한 (b) 는 측면 단면 사진이다.
도 59 는, 비교예 D1 의 반도체 적층체에 관한 FE-SEM (전계 방사형 주사 전자 현미경) 사진이다. 여기서, (a) 는 비스듬한 상방에서 본 사진이고, 또한 (b) 는 측면 단면 사진이다.
도 60 은, 실시예 E1 및 E2 에 있어서 제조한 반도체 적층체를 나타내는 도면이다.
도 61 은, 실시예 3 에 있어서 제조한 보텀 게이트·톱 컨택트 구조의 전계 효과 트랜지스터 (FET) 를 나타내는 도면이다.
도 62 는, (a) 실시예 1, (b) 실시예 2, 및 (c) 비교예 E1 에 있어서 제조한 반도체 실리콘층의 표면 주사형 전자 현미경 (SEM) 사진이다.
도 63 은, 실시예 E3 에 있어서 제조한 전계 효과 트랜지스터 (FET) 의 전달 특성 (게이트 전압-드레인 전류) 를 나타내는 도면이다.
도 64 는, 실시예 E3 에 있어서 제조한 전계 효과 트랜지스터 (FET) 의 출력 특성 (드레인 전압-드레인 전류) 를 나타내는 도면이다.
도 65 는, 반도체 적층체를 제조하는 본 발명의 방법을 개념적으로 나타내는 도면이다.
도 66 은, 반도체 적층체를 제조하는 종래의 방법을 개념적으로 나타내는 도면이다.
도 67 은, 실시예 F1 ∼ F5 에 있어서 제조한 보텀 게이트·보텀 컨택트 구조의 전계 효과 트랜지스터 (FET) 를 나타내는 도면이다.
도 68 은, 실시예 F6 ∼ F8 에 있어서 제조한 보텀 게이트·보텀 컨택트 구조의 전계 효과 트랜지스터 (FET) 를 나타내는 도면이다.
도 69 는, 실시예 9 에 있어서 제조한 보텀 게이트·톱 컨택트 구조의 전계 효과 트랜지스터 (FET) 를 나타내는 도면이다.
도 70 은, 본 발명의 전계 효과 트랜지스터를 설명하기 위한 도면이다.
도 71 은, 종래의 본 발명의 전계 효과 트랜지스터를 설명하기 위한 도면이다.
《《정의》》
《분산》
본 발명에 관련해서, 실리콘 입자 등의 입자의 분산 (σ2) 은 개개의 입자의 입경을, x1, x2, x3, …, xn 으로 했을 때에, 하기 식에 의해서 구해지는 값이다 :
Figure 112013062646754-pat00001
《평균 일차 입자경》
본 발명에 관련해서, 입자의 평균 일차 입자경은, 주사형 전자 현미경 (SEM : Scanning Electron Microscope), 투과형 전자 현미경 (TEM) 등에 의한 관찰에 의해서 촬영한 화상을 바탕으로 직접 입자경을 계측하고, 집합수 100 이상으로 이루어지는 입자군을 해석함으로써 수평균 일차 입자경으로서 구할 수 있다.
또한, 실시예에 있어서는, 실리콘 입자의 평균 일차 입자경은 TEM 관찰을 실시하여 10만 배의 배율에 의해 화상 해석을 실시하고, 500 개 이상의 집합을 바탕으로, 실리콘 입자 분산체의 평균 일차 입자경 및/또는 분산을 산출하였다.
《《제 1 본 발명》》
《반도체 디바이스의 제조 방법》
반도체 원소로 이루어지는 반도체층 또는 기재, 및 반도체층 또는 기재 상의 제 1 도펀트 주입층을 갖는 반도체 디바이스를 제조하는 본 발명의 방법은, 하기 공정 (a) ∼ (c) 를 포함한다 :
(a) 반도체층 또는 기재의 제 1 지점에 제 1 입자를 함유하는 제 1 분산체를 적용하는 것, 여기서, 제 1 입자는 반도체층 또는 기재와 동일한 원소로 본질적으로 이루어지며, 또한 p 형 또는 n 형 도펀트에 의해 도프되어 있고,
(b) 적용한 제 1 분산체를 건조시켜 제 1 미소결 도펀트 주입층으로 하는 것, 및
(c) 제 1 미소결 도펀트 주입층에 광 조사를 실시함으로써, 반도체층 또는 기재의 제 1 지점을 p 형 또는 n 형 도펀트에 의해 도프하는 것과 함께, 제 1 미소결 도펀트 주입층을 소결시켜 반도체층 또는 기재와 일체화된 제 1 도펀트 주입층으로 하는 것.
이 본 발명의 방법에서는, 하나의 양태에 있어서, 제 1 도펀트 주입층의 결정 방위가 반도체층 또는 기재의 결정 방위와 같다. 이 경우, 도펀트 주입층과 반도체층 또는 기재와의 계면에 있어서의 캐리어의 트랩을 억제할 수 있다.
따라서 특히, 도펀트 주입층 상에 추가로 전극을 형성하는 경우, 반도체층 또는 기재로부터, 도펀트 주입층을 통해서 전극에 도달하는 캐리어의 이동을 촉진할 수 있다. 이것에 의하면, 본 발명의 반도체 디바이스가 태양 전지인 경우에는 발전 효율을 개량할 수 있고, 또한 본 발명의 반도체 디바이스가 박막 트랜지스터인 경우에는 온-오프비 등의 반도체 특성을 개량할 수 있다.
이 본 발명의 방법에서는, 다른 하나의 양태에 있어서, 도펀트의 농도가, 제 1 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상, 특히 5 × 1020 atoms/㎤ 이상, 특히 더 1 × 1021 atoms/㎤ 이상이면서, 또한 제 1 도펀트 주입층의 표면에서부터 0.3 ㎛, 특히 0.2 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하, 특히 1/100 이하, 특히 더 1/1000 이하이다.
이와 같이 도프 농도의 구배가 커, 그것에 의해 도프 농도가 큰 부분의 두께를 작게 하면서 높은 도프 농도를 달성하고 있는 경우, 예를 들어 고도펀트 농도층에 의한 광 흡수의 억제, 이면 전계층 또는 표면 전계층으로 사용했을 때의 특성의 개량 등을 달성할 수 있다.
따라서 특히, 본 발명의 반도체 디바이스가 백 컨택트형의 태양 전지이고, 또한 도펀트 주입층을 수광면측 표면의 전체에 형성하여 표면 전계층을 형성하는 경우, 발전 효율을 개량할 수 있다.
구체적으로는 예를 들어, 본 발명의 방법에 의해 얻어지는 셀렉티브 이미터형 태양 전지 (500a) 에서는, 도 1 에 나타내는 바와 같이, n 형 반도체층 (12, 12a) 및 p 형 반도체층 (14, 14a) 을 갖는 반도체 기재 (10) 를 갖고, 반도체 기재 (10) 의 수광면측 표면에 수광면측 전극 (22) 및 보호층 (24) 이 배치되어 있으며, 반도체 기재 (10) 의 이면측 표면에 이면측 전극 (32) 및 보호층 (34) 이 배치되어 있다.
이 태양 전지 (500a) 에서는, n 형 반도체층 (12, 12a) 중의 전극 (22) 에 접촉하는 지점이, 도펀트 주입층 (52) 에서 유래하는 n 형 도펀트에 의해 도펀트 농도가 높아지고, 셀렉티브 이미터층 (12a) 으로 되어 있다.
또한 본 발명에 관련해서, 반도체 기판 (10) 은 반도체 실리콘막, 특히 복수의 실리콘 입자가 서로 소결되어 형성된 반도체 실리콘막이어도 된다. 또한, 도펀트 주입층 (52) 은, n 형 반도체층 (12a) 에 도펀트 주입한 후에는 제거되어도 된다.
또한, 이 태양 전지 (500a) 는, p 형 반도체층 (14, 14a) 중의 이면측이 고도프되어 이루어지는 이면 전계층 (14a) 을 갖는다. 또, 이 태양 전지의 이면 전계층 (14a) 은, 도 1 의 부분도 500b 로 나타내는 바와 같이, 본 발명의 방법에 의해 얻어지는 도펀트 주입층 (70) 에서 유래하는 p 형 도펀트에 의해서 도펀트 농도를 높여 형성할 수도 있다.
또한 예를 들어, 본 발명의 방법에 의해 얻어지는 백 컨택트형 태양 전지 (600a) 에서는, 도 2 에 나타내는 바와 같이, n 형 (또는 p 형) 반도체로 이루어지는 반도체 기재 (10) 를 갖고, 반도체 기재 (10) 의 수광면측 표면에 보호층 (24) 이 배치되어 있으며, 반도체 기재 (10) 의 이면측 표면에 이면측 전극 (22, 32) 및 보호층 (34) 이 배치되어 있다.
이 태양 전지 (600a) 에서는, n 형 반도체로 이루어지는 반도체 기재 (10) 중 전극 (32, 34) 에 접촉하는 지점이, 도펀트 주입층 (52, 62) 에서 유래하는 n 형 및 p 형 도펀트에 의해서 도펀트 농도가 높아지고, 백 컨택트층 (12a, 14a) 으로 되어 있다.
또, 본 발명에 관련해서, 반도체 기판 (10) 은 반도체 실리콘막, 특히 복수의 실리콘 입자가 서로 소결되어 형성된 반도체 실리콘막이어도 된다. 또한, 도펀트 주입막 (52, 62) 은, 백 컨택트층 (12a, 14a) 에 도펀트 주입한 후에는 제거되어도 된다.
또한, 이 태양 전지 (600a) 에서는, 반도체 기재 (10) 중의 수광면측이 n 형으로 고도프되어 이루어지는 표면 전계층 (12b) 을 가지고 있다. 또, 이 태양 전지 (600a) 의 표면 전계층 (12b) 은, 도 2 의 부분도 600b 로 나타내는 바와 같이, 본 발명의 방법에 의해 얻어지는 도펀트 주입층 (80) 에서 유래하는 n 형 도펀트에 의해 도펀트 농도를 높여 형성할 수도 있다.
본 발명의 방법에 의해서, 셀렉티브 이미터형 태양 전지 (500a) 를 제조하는 경우, 예를 들어 도 3 ∼ 도 6 에서 나타내는 바와 같이 하여 제조할 수 있다.
즉, 예를 들어, 본 발명의 방법에 의해서 셀렉티브 이미터형 태양 전지 (500a) 를 제조하는 경우, n 형 반도체층 (12) 의 특정한 지점에 p 형 또는 n 형 도펀트에 의해 도프되어 있는 입자를 함유하는 분산체를 적용하고, 이것을 건조시켜 미소결 도펀트 주입층 (52a) 으로 하고 (도 3), 그리고 이 미소결 도펀트 주입층 (52a) 에 광 조사 (200) 를 실시함으로써, 반도체층 또는 기재의 특정한 지점 (12a) 을 p 형 또는 n 형 도펀트에 의해 도프하는 것과 함께, 미소결 도펀트 주입층을 소결시켜 반도체층 또는 기재 (12) 와 일체화된 도펀트 주입층 (52) 으로 할 수 있다.
또한 그 후, 수의로 보호층 (24) 을 형성하고 (도 5), 그 위에서부터 전극 (22) 을 형성하여, 열 확산에 의해 이 전극이 도펀트 주입층 (52) 에 도달하도록 할 수 있다.
또, 본 발명의 방법에 있어서는, p 형 또는 n 형 도펀트에 의해 도프되어 있는 제 1 입자를 사용하여 제 1 도펀트 주입층을 형성하는 것과 더불어, 제 1 입자의 도펀트와는 상이한 형의 도펀트에 의해 도프되어 있는 제 2 입자를 사용하여 제 2 도펀트 주입층을 형성할 수도 있다.
구체적으로는, 본 발명의 방법에서는 하기 공정 (a') ∼ (c') 를 추가로 포함하고, 또한 제 2 도펀트 주입층의 결정 방위가 반도체층 또는 기재의 결정 방위와 같고, 또한/또는 도펀트의 농도가, 제 2 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상이면서, 또한 제 2 도펀트 주입층의 표면에서부터 0.3 ㎛, 특히 0.2 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하이도록 할 수 있다 :
(a') 공정 (a) 와 동시에, 공정 (a) 와 (b) 의 사이에, 또는 공정 (b) 와 (c) 의 사이에, 반도체층 또는 기재의 제 2 지점에, 제 2 입자를 함유하는 제 2 분산체를 적용하는 것, 여기서, 제 2 입자는 반도체층 또는 기재와 동일한 원소로 본질적으로 이루어지며, 또한 제 1 입자의 도펀트와는 상이한 형의 도펀트에 의해 도프되어 있고,
(b') 공정 (b) 와 동시에 또는 공정 (b) 와는 별도로, 적용한 제 2 분산체를 건조시켜 제 2 미소결 도펀트 주입층으로 하는 것, 및
(c') 공정 (c) 와 동시에 또는 공정 (c) 와는 별도로, 제 2 미소결 도펀트 주입층에 광 조사를 실시함으로써, 반도체층 또는 기재의 제 2 지점을 p 형 또는 n 형 도펀트에 의해 도프하는 것과 함께, 제 2 미소결 도펀트 주입층을 소결시켜 반도체층 또는 기재와 일체화된 제 2 도펀트 주입층으로 하는 것.
즉, 본 발명의 방법에서는, p 형 도펀트에 의해 도프되어 있는 입자와 n 형 도펀트에 의해 도프되어 있는 입자를 일괄적으로 광 조사에 의해서 소결하는 것, 또는 일괄적으로 건조시키고, 그리고 광 조사에 의해 소결하는 것도 가능하다. 이러한 처리는 제조 공정을 짧게 하기 때문에 유익한 경우가 있다. 또한, 이 경우, 분산체의 적용을 포토리소그래피를 사용하지 않고서 잉크젯 인쇄나 스크린 인쇄와 같은 인쇄법을 사용하여 실시하는 것이, 처리는 제조 공정을 짧게 하기 위해서 특히 유익한 경우가 있다.
또한, 본 발명의 방법에서는, 공정 (c) 의 후에 하기 공정 (a") ∼ (c") 를 추가로 포함하고, 또한 제 2 도펀트 주입층의 결정 방위가 반도체층 또는 기재의 결정 방위와 같고, 또한/또는 도펀트의 농도가, 제 2 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상이면서, 또한 제 2 도펀트 주입층의 표면에서부터 0.3 ㎛, 특히 0.2 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하이도록 할 수 있다 :
(a") 반도체층 또는 기재의 제 2 지점에 제 2 입자를 함유하는 제 2 분산체를 적용하는 것, 여기서, 제 2 입자는 반도체층 또는 기재와 동일한 원소로 본질적으로 이루어지며, 또한 p 형 또는 n 형 도펀트의 타방의 도펀트에 의해 도프되어 있고,
(b") 적용한 제 2 분산체를 건조시켜 제 2 미소결 도펀트 주입층으로 하는 것, 및
(c") 제 2 미소결 도펀트 주입층에 광 조사를 실시함으로써, 반도체층 또는 기재의 제 2 의 선택된 지점을 p 형 또는 n 형 도펀트에 의해 도프하는 것과 함께, 제 2 미소결 도펀트 주입층을 소결시켜 반도체층 또는 기재와 일체화된 도펀트 주입층으로 하는 것.
즉, 본 발명의 방법에서는 본 발명의 방법을 반복하여, p 형 도펀트를 주입하는 도펀트 주입층과 n 형 도펀트를 주입하는 도펀트 주입층을 형성하는 것도 가능하다.
제 2 도펀트 주입층의 제조 방법, 도프 농도 등에 대해서는, 제 1 도펀트 주입층에 관한 기재를 참조할 수 있다.
또, 본 발명에 관련해서, 도펀트 주입층의 결정 방위와 반도체층 또는 기재의 결정 방위가 같은 것은, 투과형 전자 현미경 (TEM : Transmission Electron Microscope) 에 의한 분석에 의해, 도펀트 주입층과 반도체층 또는 기재와의 사이에 결정 격자의 흐트러짐이 존재하지 않는 것, 전자선 회절 (ED : Electron Diffraction) 에 의한 분석에 있어서, 도펀트 주입층의 회절선과 반도체층 또는 기재의 회절선이 일치하는 것 등에 의해서 확인할 수 있다.
(반도체 원소로 이루어지는 반도체층 또는 기재)
본 발명에서 사용할 수 있는 반도체층 또는 기재로는, 반도체 원소로 이루어지는 임의의 반도체층 또는 기재를 사용할 수 있다. 따라서, 반도체 원소로 이루어지는 반도체층 또는 기재로는, 실리콘 웨이퍼, 갈륨 웨이퍼, 아모르퍼스 실리콘층, 아모르퍼스 갈륨층, 결정질 실리콘층, 결정질 갈륨층을 들 수 있다. 여기서, 반도체 원소로는, 규소, 게르마늄 또는 그들의 조합을 사용할 수 있다.
<적용>
반도체 디바이스를 제조하는 본 발명의 방법의 공정 (a), (a') 및 (a") 에 있어서의 분산체의 적용은, 분산체를 원하는 두께 및 균일성으로 도포할 수 있는 방법이면 특별히 한정되지 않고, 예를 들어 잉크젯법, 스핀 코팅법, 또는 스크린 인쇄법 등에 의해 실시할 수 있으며, 특히 잉크젯 인쇄나 스크린 인쇄와 같은 인쇄법을 사용하여 실시하는 것이, 처리는 제조 공정을 짧게 하기 위해서 특히 유익한 경우가 있다.
또한, 이 도포는 분산체막을 건조시켰을 때에 얻어지는 미소결막의 두께가 50 ㎚ 이상, 100 ㎚ 이상, 또는 200 ㎚ 이상이고, 2000 ㎚ 이하, 1000 ㎚ 이하, 500 ㎚ 이하, 또는 300 ㎚ 이하이도록 실시할 수 있다. 구체적으로는, 예를 들어 전계 효과 트랜지스터 (FET) 를 얻는 경우에는, 미소결막의 두께가 50 ㎚ 이상, 100 ㎚ 이상이고, 500 ㎚ 이하, 300 ㎚ 이하이도록 도포를 실시할 수 있다. 또한, 태양 전지를 얻는 경우에는, 미소결막의 두께가 100 ㎚ 이상, 200 ㎚ 이상이고, 2000 ㎚ 이하, 1000 ㎚ 이하, 500 ㎚ 이하, 또는 300 ㎚ 이하이도록 적용을 실시할 수 있다. 단, 본 발명에 있어서 상기 미소결막의 두께는 특별히 제한되지 않는다.
(분산매)
분산체의 분산매는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않으며, 따라서 예를 들어 본 발명에서 사용하는 입자와 반응하지 않는 유기 용매를 사용할 수 있다. 구체적으로는 이 분산매는, 비수계 용매, 예를 들어 알코올, 알칸, 알켄, 알킨, 케톤, 에테르, 에스테르, 방향족 화합물, 또는 함질소 고리 화합물, 특히 이소프로필알코올 (IPA), N-메틸-2-피롤리돈 (NMP) 등일 수 있다. 또한, 알코올로는 에틸렌글리콜과 같은 글리콜 (2 가 알코올) 을 사용할 수도 있다. 또, 분산매는, 본 발명에서 사용하는 입자의 산화를 억제하기 위해서, 탈수 용매인 것이 바람직하다.
(입자)
분산체의 입자는, 반도체 원소로 이루어지는 반도체층 또는 기재와 동일한 원소로 이루어지면서 또한 p 형 또는 n 형 도펀트에 의해 도프되어 있는 입자이면, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않는다. 이러한 입자로는, 예를 들어 특허문헌 5 및 6 에서 나타내는 바와 같은 실리콘 입자 또는 게르마늄 입자를 사용할 수 있다. 구체적으로는, 이 실리콘 입자 또는 게르마늄 입자로는 레이저 열분해법, 특히 CO2 레이저를 사용한 레이저 열분해법에 의해서 얻어진 실리콘 입자 또는 게르마늄 입자를 들 수 있다.
분산체의 입자는, 입자의 결정화도가 비교적 낮은 것, 또한/또는 입자의 입경이 비교적 작은 것이, 광 조사에 의해 입자를 용융 및 소결시키고, 그것에 의해 얻어지는 도펀트 주입층을 반도체층 또는 기재와 일체화하며, 또한 도펀트 주입층의 결정 방위를 반도체층 또는 기재의 결정 방위와 같게 하기 위해서 바람직한 경우가 있다.
예를 들어, 입자의 결정화도는, 40 ％ 이하, 30 ％ 이하, 20 ％ 이하, 10 ％ 이하, 또는 5 ％ 이하인 것이 바람직하다.
여기서 본 발명에 있어서는, 결정화도는 라만 분광법에 기초하여 결정되는 값이다. 구체적으로는 예를 들어, 실리콘의 입자에 대해서는, 실리콘에서 유래하는 피크가 파장 400 ∼ 560 cm-1 에 검출되고, 그 중, 실리콘 결정부에서 유래하는 피크는 500 ∼ 540 cm-1 에 검출된다. 따라서, 도 34 에 나타내는 바와 같이, 실리콘에서 유래하는 모든 피크 면적 (도 34 의 (a) 및 (b)) 에 대한 실리콘 결정부에서 유래하는 피크 면적 (도 34 의 (b)) 의 비율을 계산함으로써, 결정화도가 결정된다. 또, 실리콘에서 유래하는 모든 피크 면적 (도 34 의 (a) 및 (b)) 은, 피크를 나타내는 곡선과 400 cm-1 및 560 cm- 1 의 라만 시프트와의 2 개의 교점 (a1 및 a2) 사이를 연결하는 직선의 상측 영역의 면적으로 하고, 또한 실리콘 결정부에서 유래하는 피크 면적 (도 34 의 (b)) 은, 피크를 나타내는 곡선과 500 cm-1 및 540 cm- 1 의 라만 시프트와의 2 개의 교점 (b1 및 b2) 사이를 연결하는 직선의 상측 영역의 면적으로 할 수 있다.
또한 예를 들어, 입자의 평균 일차 입자경은, 1 ㎚ 이상, 또는 3 ㎚ 이상이고, 100 ㎚ 이하, 30 ㎚ 이하, 20 ㎚ 이하, 또는 10 ㎚ 이하인 것이 바람직하다.
분산체의 입자를 도프하고 있는 도펀트는 p 형 또는 n 형 도펀트 중 어느 것이어도 되며, 예를 들어 붕소 (B), 알루미늄 (Al), 갈륨 (Ga), 인듐 (In), 티탄 (Ti), 인 (P), 비소 (As), 안티몬 (Sb), 또는 그들의 조합으로 이루어지는 군에서 선택된다.
또한, 분산체의 입자가 도프되어 있는 정도는, 도펀트 주입층, 및 반도체 원소로 이루어지는 반도체층 또는 기재에 있어서의 원하는 도펀트 농도 등에 의존하여 결정할 수 있다. 구체적으로는 예를 들어, 입자는, 도펀트를 1 × 1020 atoms/㎤ 이상, 5 × 1020 atoms/㎤ 이상, 또는 1 × 1021 atoms/㎤ 이상 함유할 수 있다. 또한, 이 도펀트 농도는 예를 들어, 1 × 1022 atoms/㎤ 이하, 또는 1 × 1021 atoms/㎤ 이하이어도 된다.
<건조>
반도체 디바이스를 제조하는 본 발명의 방법의 공정 (b), (b') 및 (b") 에 있어서의 건조는, 분산체로부터 분산매를 실질적으로 제거할 수 있는 방법이면 특별히 한정되지 않으며, 예를 들어 분산체를 갖는 기재를 핫 플레이트 상에 배치하여 실시하는 것, 가열 분위기에 배치하여 실시하는 것 등이 가능하다.
건조 온도는 예를 들어, 기재, 분산체의 입자를 열화 등 시키지 않도록 선택할 수 있으며, 예를 들어 50 ℃ 이상, 70 ℃ 이상, 90 ℃ 이상이고, 100 ℃ 이하, 150 ℃ 이하, 200 ℃ 이하, 또는 250 ℃ 이하이도록 선택할 수 있다.
(광 조사)
반도체 디바이스를 제조하는 본 발명의 방법의 공정 (c), (c') 및 (c") 에 있어서의 광 조사는, 도펀트 주입층에 함유되는 p 형 또는 n 형 도펀트를 반도체층 또는 기재의 선택된 영역으로 확산시키는 것과 함께, 미소결 도펀트 주입층을 소결시키고, 그것에 의해 반도체층 또는 기재와 일체화시키면서, 또한 도펀트 주입층의 결정 방위를 반도체층 또는 기재의 결정 방위와 같게 할 수 있는 임의의 광 조사일 수도 있다.
또, 이와 같이 광 조사에 의해서 입자를 소결시키는 경우, 입자만, 또는 입자와 그 하측에 있는 반도체 원소로 이루어지는 반도체층 또는 기재의 표면 부분만을 용융시킬 수 있다. 이와 같이, 용융된 입자, 또는 입자와 그 하측에 있는 반도체층 또는 기재의 표면 부분은, 반도체층 또는 기재의 본체 부분으로의 전열에 의해 빠르게 냉각된다. 즉, 용융된 반도체 입자 등은, 반도체층 또는 기재의 본체 부분으로부터 반도체 입자의 표면 부분을 향해 냉각되고 고화한다. 따라서 이 경우, 광 조사의 출력, 입자의 입자경 등을 적절히 제어함으로써, 얻어지는 도펀트 주입층을 반도체층 또는 기재와 일체화시키고, 또한 도펀트 주입층의 결정 방위와 반도체층 또는 기재의 결정 방위를 같게 할 수 있다.
(조사되는 광)
여기서 조사되는 광으로는, 상기한 바와 같이 하여 입자의 소결을 달성할 수 있다면 임의의 광을 사용할 수 있다. 예를 들어, 조사되는 광으로는, 단일 파장으로 이루어지는 레이저광, 특히 파장 600 ㎚ 이하, 500 ㎚ 이하 또는 400 ㎚ 이하이며, 300 ㎚ 이상의 파장을 갖는 레이저광을 사용할 수 있다. 또한, 실리콘 입자의 소결은 특정 대역의 파장 범위 (예를 들어 200 ∼ 1100 ㎚) 의 광을 한번에 조사하는 플래시 램프, 예를 들어 크세논 플래시 램프를 사용하여 실시할 수도 있다. 또한, 상기한 바와 같이 하여 입자의 소결을 달성할 수 있다면, 펄스상의 광, 연속 발진되는 광 등의 광을 임의로 사용할 수 있다.
비교적 단파장의 펄스상 광 (예를 들어 파장 355 ㎚ 의 YVO 레이저) 을 사용하여 조사를 실시하는 경우, 펄스상 광의 조사 횟수는 예를 들어, 1 회 이상, 2 회 이상, 5 회 이상, 또는 10 회 이상이고, 100 회 이하, 80 회 이하, 또는 50 회 이하로 할 수 있다. 또한, 이 경우, 펄스상 광의 조사 에너지는 예를 들어, 15 mJ/(㎠·shot) 이상, 50 mJ/(㎠·shot) 이상, 100 mJ/(㎠·shot) 이상, 150 mJ/(㎠·shot) 이상, 200 mJ/(㎠·shot) 이상 300 mJ/(㎠·shot) 이상이고, 1,000 mJ/(㎠·shot) 이하, 800 mJ/(㎠·shot) 이하로 할 수 있다. 나아가, 이 경우, 펄스상 광의 조사 시간은, 예를 들어 200 나노초/shot 이하, 100 나노초/shot 이하, 50 나노초/shot 이하로 할 수 있다.
또한, 비교적 장파장의 펄스상 광 (예를 들어 파장 532 ㎚ 의 그린 레이저) 을 사용하여 조사를 실시하는 경우, 펄스상 광의 조사 횟수는 예를 들어, 5 회 이상, 10 회 이상, 25 회 이상, 또는 50 회 이상이고, 300 회 이하, 200 회 이하, 또는 100 회 이하로 할 수 있다. 또한, 이 경우, 펄스상 광의 조사 에너지는 예를 들어, 100 mJ/(㎠·shot) 이상, 300 mJ/(㎠·shot) 이상, 500 mJ/(㎠·shot) 이상, 900 mJ/(㎠·shot) 이상, 또는 1300 mJ/(㎠·shot) 이상이고, 3000 mJ/(㎠·shot) 이하, 2000 mJ/(㎠·shot) 이하, 또는 1500 mJ/(㎠·shot) 이하로 할 수 있다. 나아가, 이 경우, 펄스상 광의 조사 시간은, 예를 들어 예를 들어 50 나노초/shot 이상, 100 나노초/shot 이상, 또는 150 나노초/shot 이상이고, 300 나노초/shot 이하, 200 나노초/shot 이하, 또는 180 나노초/shot 이하로 할 수 있다.
여기서, 광의 조사 횟수가 지나치게 적은 경우에는, 원하는 소결을 달성하기 위해 필요시되는 1 회의 펄스당 에너지가 커지고, 따라서 도펀트 주입층이 파손될 우려가 있다. 또한, 1 회당 조사 에너지가 지나치게 적은 경우에는 소결 온도에 도달하지 못한다. 또한, 소결 온도에 도달하는 경우라도 에너지가 지나치게 적은 경우에는, 필요한 적산의 에너지를 얻기 위해 필요한 조사의 횟수가 많아지기 때문에, 처리 시간이 길어질 가능성이 있다.
조사 에너지, 조사 횟수 등의 최적의 조건은 사용하는 광 조사의 파장, 입자의 특성 등에 의존하고 있으며, 당업자라면, 본원 명세서를 참조하여 실험을 실시함으로써 최적의 값을 구할 수 있다.
또, 상기한 바와 같이 펄스상 광의 조사 횟수, 조사 에너지 및 조사 시간을 선택하는 것은, 입자를 반도체 원소로 이루어지는 반도체층 또는 기재와 도펀트 주입층을 일체화하고, 그것에 의해 반도체 원소로 이루어지는 반도체층 또는 기재의 선택된 지점을 도펀트 주입층에서 유래하는 p 형 또는 n 형 도펀트에 의해 도프하면서, 또한 도펀트 주입층의 결정 방위와 반도체층 또는 기재의 결정 방위가 같게 하기 위해서 바람직한 경우가 있다.
(조사 분위기)
분산체 입자를 소결하기 위한 광 조사는, 비산화성 분위기, 예를 들어 수소, 희가스, 질소, 및 그들의 조합으로 이루어지는 분위기에 있어서 실시하는 것이, 분산체 입자의 산화를 막기 위해서 바람직하다. 여기서, 희가스로는 특히 아르곤, 헬륨, 및 네온을 들 수 있다. 또, 분위기가 수소를 함유하는 것은, 분산체 입자의 환원 작용이 있어, 산화된 표면 부분을 환원하고, 연속층을 형성하기 위해서 바람직한 경우가 있다. 또한, 비산화성 분위기로 하기 위해서, 분위기의 산소 함유율은, 1 체적％ 이하, 0.5 체적％ 이하, 0.1 체적％ 이하, 또는 0.01 체적％ 이하로 할 수 있다.
《반도체 디바이스》
본 발명의 반도체 디바이스에서는, 반도체 원소로 이루어지는 반도체층 또는 기재의 제 1 지점에 제 1 입자가 소결되어 형성된 제 1 도펀트 주입층이 배치되어 있고, 제 1 입자가 반도체층 또는 기재와 동일한 원소로 본질적으로 이루어지며, 또한 p 형 또는 n 형 도펀트에 의해 도프되어 있다.
또한, 이 본 발명의 반도체 디바이스에서는, 하나의 양태에 있어서, 제 1 도펀트 주입층이 반도체층 또는 기재와 일체화되어 있으며, 또한 제 1 도펀트 주입층의 결정 방위가 반도체층 또는 기재의 결정 방위와 같다. 또한, 이 본 발명의 반도체 디바이스에서는, 다른 하나의 양태에 있어서, 도펀트의 농도가, 제 1 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상, 특히 5 × 1020 atoms/㎤ 이상, 특히 더 1 × 1021 atoms/㎤ 이상이면서, 또한 제 1 도펀트 주입층의 표면에서부터 0.3 ㎛, 특히 0.2 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하, 특히 1/100 이하, 특히 더 1/1000 이하이다.
본 발명의 반도체 디바이스에서는, 제 2 도펀트 주입층을 추가로 가질 수 있다. 즉 예를 들어, 본 발명의 반도체 디바이스에서는 추가로, 반도체층 또는 기재의 제 2 지점에 제 2 입자가 소결되어 형성된 제 2 도펀트 주입층이 배치되어 있고, 제 2 입자가 반도체층 또는 기재와 동일한 원소로 본질적으로 이루어지며, 또한 제 1 입자의 도펀트와는 상이한 형의 도펀트에 의해 도프되어 있다.
이 경우, 제 2 도펀트 주입층이 반도체층 또는 기재와 일체화되어 있고, 또한 제 2 도펀트 주입층의 결정 방위가 반도체층 또는 기재의 결정 방위와 같아도 된다. 또한, 이 경우, 도펀트의 농도가, 제 2 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서, 1 × 1020 atoms/㎤ 이상이면서, 또한 제 2 도펀트 주입층의 표면에서부터 0.3 ㎛, 특히 0.2 ㎛ 의 깊이에 있어서, 0.1 ㎛ 의 깊이의 1/10 이하일 수도 있다.
제 2 도펀트 주입층의 제조 방법, 도프 농도 등에 대해서는, 제 1 도펀트 주입층에 관한 기재를 참조할 수 있다.
본 발명의 반도체 디바이스는 그 제조 방법은 특별히 한정되지 않지만, 예를 들어 본 발명의 방법에 의해서 얻을 수 있고, 각 구성 요소의 상세에 대해서는, 반도체 디바이스를 제조하는 본 발명의 방법에 관한 기재를 참조할 수 있다.
《분산체》
본 발명의 분산체는 입자를 함유하고 있는 분산체로서, 입자가, 결정화도 40 ％ 이하 또한/또는 평균 일차 입자경 30 ㎚ 이하이고, 또한 n 또는 p 도프되어 있는 반도체 원소로 본질적으로 이루어진다.
본 발명의 분산체는 반도체 디바이스를 제조하는 본 발명의 방법을 위해 사용할 수 있는 것으로, 각 구성 요소의 상세에 대해서는, 반도체 디바이스를 제조하는 본 발명의 방법에 관한 기재를 참조할 수 있다.
《《제 2 본 발명》》
《본 발명의 미소결 실리콘 입자막》
본 발명의 미소결 실리콘 입자막은, 서로 미소결의 실리콘 입자로 이루어지며, 또한 불활성 가스 분위기 중에 있어서 1 기압의 압력 및 600 ℃ 의 온도로 가열했을 때에 탈리되는 탈리성 가스의 양이, 미소결 실리콘 입자막의 질량에 기초하여 500 질량ppm 이하, 300 질량ppm 이하, 100 질량ppm 이하, 또는 50 질량ppm 이하이다. 여기서, 이 실리콘 입자막이 서로 미소결의 실리콘 입자로 이루어져 있는 것은, 이 실리콘 입자막이 실리콘 입자를 소결시키는 고온에서의 처리, 예를 들어 1,000 ℃ 를 초과하는 온도, 900 ℃ 를 초과하는 온도, 또는 800 ℃ 를 초과하는 온도에서의 열처리를 받지 않은 것, 또한/또는 이러한 실리콘 입자막을 반도체막으로서 사용하기 위해서는 소결 처리가 필요한 것을 의미하고 있다.
이러한 탈리성 가스 함유율이 낮은 본 발명의 미소결 실리콘 입자막은, 광 조사 또는 가열에 의해서 그 실리콘 입자를 소결시킴으로써, 예상밖으로 양호한 특성을 갖는 반도체 실리콘막을 제공할 수 있다. 이론에 한정되는 것은 아니지만, 이는, 소결되는 미소결 실리콘 입자막이 탈리성 가스를 함유하는 경우에는, 이 탈리성 가스에서 유래하는 불순물, 예를 들어 탄소 원자가, 소결 후의 반도체 실리콘막에 있어서 반도체 특성을 방해하고 있던 것에 따른 것으로 생각된다.
(탈리성 가스)
본 발명의 미소결 실리콘 입자막에 관련해서, 「탈리성 가스」는, 불활성 가스 분위기 중에 있어서 1 기압의 압력 및 600 ℃ 의 온도로 가열했을 때에 탈리되는 가스 성분, 따라서 예를 들어 실리콘 입자에 탈리 가능하게 물리 흡착 또는 화학 흡착되어 있는 가스 성분을 의미한다. 여기서, 불활성 가스로는, 질소, 헬륨, 아르곤, 네온 등을 사용할 수 있다.
「탈리성 가스」로서 구체적으로는, 실란 화합물, 유기 용매, 및 그들의 조합으로 이루어지는 군에서 선택되는 가스 성분을 들 수 있다. 여기서, 탈리성 가스로서의 실란 화합물은 예를 들어, 실리콘 입자, 실리콘 입자와 유기 용매와의 반응 생성물 등에서 유래하는 것이다. 또한, 탈리성 가스로서의 유기 용매는 예를 들어, 미소결 실리콘 입자막을 액상법으로 형성할 때에 사용한 분산매에서 유래하는 것이다.
여기서, 이 탈리성 가스의 양은 예를 들어, 승온 탈리 가스 분석법 (TDS : Thermal Desorption Spectroscopy) 에 의해서 측정할 수 있다.
(막 두께)
본 발명의 건조 실리콘 입자막의 두께는 예를 들어, 50 ㎚ 이상, 100 ㎚ 이상, 또는 200 ㎚ 이상이고, 2000 ㎚ 이하, 1000 ㎚ 이하, 500 ㎚ 이하, 또는 300 ㎚ 이하일 수도 있다. 구체적으로는, 예를 들어 전계 효과 트랜지스터 (FET) 를 얻는 경우에는, 건조 실리콘 입자막의 두께가 50 ㎚ 이상, 100 ㎚ 이상이고, 500 ㎚ 이하, 300 ㎚ 이하이도록 도포를 실시할 수 있다. 또한, 태양 전지를 얻는 경우에는, 건조 실리콘 입자막의 두께가 100 ㎚ 이상, 200 ㎚ 이상이고, 2000 ㎚ 이하, 1000 ㎚ 이하, 500 ㎚ 이하, 또는 300 ㎚ 이하이도록 도포를 실시할 수 있다.
(평균 일차 입자경)
또한, 실리콘 입자는 바람직하게는, 평균 일차 입자경이 100 ㎚ 이하이다. 따라서 실리콘 입자는 예를 들어, 1 ㎚ 이상, 또는 5 ㎚ 이상이고, 100 ㎚ 이하, 50 ㎚ 이하, 또는 30 ㎚ 이하일 수도 있다. 평균 일차 입자경이 100 ㎚ 이하인 것은, 광에 의한 실리콘 입자의 소결을 실시하기 위해서 바람직하다.
(분산)
실리콘 입자의 분산은, 200 ㎚2 이하, 100 ㎚2 이하, 80 ㎚2 이하, 50 ㎚2 이하, 30 ㎚2 이하, 10 ㎚2 이하, 또는 5 ㎚2 이하일 수도 있다.
실리콘 입자의 분산이 지나치게 큰 경우, 광에 의해 소결했을 때에 작은 입자 (즉, 체적에 대하여 광을 받는 표면적의 비율이 큰 입자) 가 우선적으로 용융되고, 그것에 의해 작은 입자가 큰 입자의 주위로 모여 소결되는 것으로 추측된다. 따라서, 이 경우, 균일한 막을 얻기가 곤란해지는 경우가 있다.
(실리콘 입자의 제조 방법)
본 발명의 미소결 실리콘 입자막을 구성하는 실리콘 입자는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않으며, 예를 들어 특허문헌 6 에서 나타낸 바와 같은 실리콘 입자를 사용할 수 있다. 구체적으로는, 이 실리콘 입자로는 레이저 열분해법, 특히 CO2 레이저를 사용한 레이저 열분해법에 의해서 얻어진 실리콘 입자를 들 수 있다.
이 실리콘 입자는, 다결정 또는 단결정의 코어, 및 아모르퍼스의 외측층으로 이루어지는 실리콘 입자일 수도 있다. 이 경우에는, 다결정 또는 단결정의 코어에 의한 반도체 특성과, 아모르퍼스의 외측층에 의한 소결 용이성과의 조합을 이용할 수 있다.
《미소결 실리콘 입자막을 제조하는 본 발명의 방법》
미소결 실리콘 입자막을 제조하는 본 발명의 방법은, 하기 공정 (a) ∼ (c) 를 포함한다 :
(a) 분산매 및 분산매 중에 분산되어 있는 실리콘 입자를 함유하는 실리콘 입자 분산체를 기재 상에 도포하여, 실리콘 입자 분산체막을 형성하는 공정,
(b) 실리콘 입자 분산체막을 건조시켜 건조 실리콘 입자막을 형성하는 공정, 및
(c) 건조 실리콘 입자막을 300 ℃ 이상 900 ℃ 이하의 온도에서 소성함으로써 미소결 실리콘 입자막을 형성하는 공정.
구체적으로는 예를 들어, 미소결 실리콘 입자막을 제조하는 본 발명의 방법은, 도 45 에 나타내는 바와 같이 하여 실시할 수 있다.
즉, 본 발명의 방법의 공정 (a) 에서는, 도 45 의 (1) 에서 나타내는 바와 같이, 분산매 (B15) 및 실리콘 입자 (B10) 를 함유하는 실리콘 입자 분산체를 기재 (B100) 상에 도포하여, 실리콘 입자 분산체막 (B110) 을 형성한다.
공정 (b) 에서는, 도 45 의 (2) 에서 나타내는 바와 같이, 실리콘 입자 분산체막 (B110) 을 건조시켜 건조 실리콘 입자막 (B120) 을 형성한다. 이러한 건조에서는 통상적으로, 겉보기에는 분산매가 잔류되어 있지 않은 경우라도, 건조 실리콘 입자막의 실리콘 입자의 표면에는 분산매 등의 탈리성 가스 (B15a) 가 흡착되어 잔류하고 있다.
공정 (c) 에서는, 도 45 의 (3) 에서 나타내는 바와 같이, 건조 실리콘 입자막을 분산매의 건조에 필요한 온도보다 높은 온도에서 소성하여, 즉 실리콘 입자의 표면에 흡착되어 잔류하고 있는 분산매 등의 탈리성 가스를 제거함으로써, 미소결 실리콘 입자막 (B130) 을 형성한다.
또한, 도 45 의 (4) 에서 나타내는 바와 같이, 본 발명의 미소결 실리콘 입자막 (B130) 에 광 (B150) 을 조사하여 실리콘 입자 (B10) 를 소결시키는 것, 또는 본 발명의 미소결 실리콘 입자막 (B130) 을 가열하여 실리콘 입자 (B10) 를 소결시킴으로써, 본 발명의 반도체 실리콘막 (B140) 을 형성할 수 있다. 여기서는, 소결되는 미소결 실리콘 입자막 (B130) 의 탈리성 가스 함유율이 작기 때문에, 얻어지는 본 발명의 반도체 실리콘막 (B140) 에서는 탈리성 가스 함유율에서 유래하는 불순물, 특히 탄소 원자의 함유율이 낮고, 그것에 의해 우수한 반도체 특성을 가질 수 있다.
여기서, 광에 의해 실리콘 입자를 소결시키는 종래의 방법에서는, 공정 (c) 와 같은 소성 공정을 이용하고 있지 않았다. 즉, 종래의 방법에서는, 도 46 의 (1) 에서 나타내는 바와 같이, 실리콘 입자 분산체막 (B110) 을 형성하고, 그리고 도 46 의 (2) 에서 나타내는 바와 같이, 실리콘 입자 분산체막 (B110) 을 건조시켜 건조 실리콘 입자막 (B120) 을 얻은 후에, 도 45 의 (3) 에서 나타내는 바와 같은 소성 공정을 이용하지 않고서 도 46 의 (4) 에서 나타내는 바와 같이 광 (B150) 을 조사하여 실리콘 입자 (B10) 를 소결시키는 것, 또는 가열하여 실리콘 입자 (B10) 를 소결시킴으로써 반도체 실리콘막 (B145) 을 형성하고 있었다.
《미소결 실리콘 입자막을 제조하는 본 발명의 방법-각 공정》
이하에서는, 미소결 실리콘 입자막을 제조하는 본 발명의 방법의 각 공정에 관련해서 상세히 설명한다.
《미소결 실리콘 입자막을 제조하는 본 발명의 방법-공정 (a)》
본 발명의 방법의 공정 (a) 에서는, 분산매 및 분산매 중에 분산되어 있는 실리콘 입자를 함유하는 실리콘 입자 분산체를 기재 상에 도포하여, 실리콘 입자 분산체막을 형성한다.
(분산매)
실리콘 입자 분산체의 분산매는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않으며, 따라서 예를 들어 유기 용매, 특히 실리콘 입자와 반응하지 않는 유기 용매를 사용할 수 있다. 분산매는, 실리콘 입자의 산화를 억제하기 위해서 탈수 용매인 것이 바람직하다. 또, 구체적인 분산매에 대해서는, 제 1 본 발명에 관한 기재를 참조할 수 있다.
(실리콘 입자)
본 발명의 방법에서 사용할 수 있는 실리콘 입자에 대해서는, 본 발명의 미소결 실리콘 입자막에 관한 기재를 참조할 수 있다.
(기재)
본 발명의 방법에서 사용되는 기재는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않는다. 따라서 예를 들어, 기재로는 실리콘 기재, 유리 기재, 폴리머 기재를 사용할 수 있다.
(도포)
실리콘 입자 분산체의 도포는, 실리콘 입자 분산체를 원하는 두께 및 균일성으로 도포할 수 있는 방법이면 특별히 한정되지 않으며, 예를 들어 잉크젯법, 스핀 코팅법 등에 의해서 실시할 수 있다.
《미소결 실리콘 입자막을 제조하는 본 발명의 방법-공정 (b)》
본 발명의 방법의 공정 (b) 에서는, 실리콘 입자 분산체막을 건조시켜 건조 실리콘 입자막을 형성한다.
이 건조는, 실리콘 입자 분산체막 중의 분산매를 증발시킬 수 있는 방법이면 특별히 한정되지 않으며, 예를 들어 실리콘 입자 분산체막을 갖는 기재를 핫 플레이트 상에 배치하여 실시할 수 있다.
건조 온도는 예를 들어, 실리콘 입자 분산체막 중의 분산매를 증발시키는 데 충분한 온도로서 결정할 수 있으며, 특히 분산매의 비점 ± 30 ℃, 분산매의 비점 ± 20 ℃, 또는 분산매의 비점 ± 10 ℃ 의 범위에서 실시할 수 있다. 또한, 이 건조는 불활성 분위기, 특히 질소 분위기, 아르곤 분위기 등에 있어서 실시할 수 있다.
또, 이 건조는, 공정 (a) 의 도포와 일체의 공정으로서 실시할 수 있으며, 예를 들어 공정 (a) 의 도포를 스핀 코팅에 의해 실시하여, 도포와 건조를 동시에 실시할 수도 있다. 즉, 건조는 도포와 일체의 공정으로만 실시하고, 도포와 별도 공정으로서 실시하지 않아도 된다. 또한, 이 건조는 공정 (c) 의 소성과 일체의 공정으로서 실시할 수 있으며, 따라서 공정 (b) 의 건조와 공정 (c) 의 소성을 계속적으로 실시할 수도 있다.
《미소결 실리콘 입자막을 제조하는 본 발명의 방법-공정 (c)》
본 발명의 방법의 공정 (c) 에서는, 건조 실리콘 입자막을 300 ℃ 이상 900 ℃ 이하의 온도에서 소성함으로써 미소결 실리콘 입자막을 형성한다.
본 발명의 방법에서는, 공정 (c) 에 있어서, 실리콘 입자 분산체막의 건조에 필요시되는 온도보다 높은 온도에서 건조 실리콘 입자막을 소성함으로써, 건조 실리콘 입자막의 실리콘 입자의 표면에 흡착되어 잔류하고 있는 분산매 등의 탈리성 가스의 적어도 일부, 바람직하게는 실질적으로 전부를 제거한다. 따라서, 본 발명의 방법에 의하면, 탈리성 가스의 함유율이 낮은 미소결 실리콘 입자막, 특히 본 발명의 미소결 실리콘 입자막을 얻을 수 있다.
건조 실리콘 입자막을 소성하는 온도는, 300 ℃ 이상, 400 ℃ 이상, 450 ℃ 이상, 500 ℃ 이상, 또는 600 ℃ 이상이고, 900 ℃ 이하, 800 ℃ 이하, 또는 700 ℃ 이하일 수도 있다. 이 소성 온도는, 원하는 탈리성 가스 제거의 정도, 허용 가능한 소성 온도 등을 고려하여 결정할 수 있다. 또한, 이 소성은 불활성 분위기, 특히 질소 분위기, 아르곤 분위기 등에 있어서 실시할 수 있다. 또한, 건조 실리콘 입자막을 소성하는 시간은, 1 초 이상, 10 초 이상, 30 초 이상, 1 분 이상, 5 분 이상, 10 분 이상, 20 분 이상, 또는 30 분 이상이고, 3 시간 이하, 2 시간 이하, 또는 1 시간 이하일 수도 있다. 또한 수의로, 건조 실리콘 입자막의 소성은 감압을 동반하여 탈리성 가스의 제거를 촉진해도 된다.
《본 발명의 반도체 실리콘막》
본 발명의 반도체 실리콘막은, 서로 소결되어 있는 실리콘 입자로 이루어지며, 또한 탄소 원자를 실질적으로 함유하지 않는다. 이러한 본 발명의 반도체 실리콘막은 탄소 원자를 실질적으로 함유하고 있지 않음으로써, 우수한 반도체 특성을 가질 수 있다.
본 발명의 반도체 실리콘막은 하나의 양태에서는, 1,000 ℃ 를 초과하는 온도, 900 ℃ 를 초과하는 온도, 또는 800 ℃ 를 초과하는 온도에서의 열처리를 받지 않는다. 이러한 본 발명의 반도체 실리콘막은, 비교적 고온에서의 소결을 실시한 종래의 반도체 실리콘막과 비교하여, 그 기재 및 다른 주위의 층이 열에 의한 열화를 받지 않는다.
본 발명의 반도체 실리콘막에 관련해서, 「탄소 원자」는, 특히 실리콘 입자를 용액법에 의해 적용할 때에 사용되는 분산매에서 유래하는 탄소 원자이다.
《반도체 실리콘막을 제조하는 본 발명의 방법》
반도체 실리콘막을 제조하는 본 발명의 방법은, 하나의 양태에서는, 본 발명의 방법에 의해 미소결 실리콘 입자막을 얻는 공정, 및 미소결 실리콘 입자막에 광을 조사하거나 또는 열을 적용하여 미소결 실리콘 입자막 중의 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 형성하는 공정을 포함한다. 또한, 반도체 실리콘막을 제조하는 본 발명의 방법은, 다른 양태에서는, 본 발명의 미소결 실리콘 입자막에 광을 조사하거나 또는 열을 적용하여 미소결 실리콘 입자막 중의 실리콘 입자를 소결시키는 공정을 포함한다.
(조사되는 광)
미소결 실리콘 입자막에 광을 조사하여 실리콘 입자를 소결시키는 경우, 조사되는 광으로는, 미소결 실리콘 입자막 중의 실리콘 입자의 소결을 달성할 수 있으면 임의의 광을 사용할 수 있으며, 예를 들어 레이저광을 사용할 수 있다.
여기서 조사되는 광, 특히 펄스상의 광을 사용하는 경우의 광의 파장, 조사 횟수, 조사 에너지, 조사 시간 등에 대해서는, 제 1 본 발명에 관한 기재를 참조할 수 있다.
또한, 상기한 바와 같이 펄스상 광의 조사 횟수, 조사 에너지, 및 조사 시간을 선택하는 것은, 기재 재료의 열화를 억제하면서, 실리콘 입자의 소결을 달성하기 위해서 바람직한 경우가 있다.
(적용되는 열)
미소결 실리콘 입자막에 열을 적용하여 실리콘 입자를 소결시키는 경우, 실리콘 입자의 소결을 달성할 수 있는 임의의 온도를 이용할 수 있다. 따라서 예를 들어, 실리콘 입자의 소결은, 800 ℃ 초과, 900 ℃ 초과, 또는 1,000 ℃ 초과의 온도에서 실시할 수 있다.
(소결 분위기)
실리콘 입자를 소결하기 위한 광 조사 또는 가열은, 비산화성 분위기에 있어서 실시하는 것이 실리콘 입자의 산화를 막기 위해서 바람직하다. 또, 구체적인 비산화성 분위기에 대해서는, 제 1 본 발명의 조사 분위기에 관한 기재를 참조할 수 있다.
《반도체 디바이스》
본 발명의 반도체 디바이스는, 본 발명의 반도체 실리콘막을 반도체막으로서 갖는다. 본 발명의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터, 태양 전지 등일 수 있다.
본 발명의 반도체 디바이스는, 그 제조 방법은 특별히 한정되지 않지만, 예를 들어 본 발명의 방법에 의해 얻을 수 있으며, 각 구성 요소의 상세에 대해서는, 반도체 디바이스를 제조하는 본 발명의 방법에 관한 기재를 참조할 수 있다.
《반도체 디바이스의 제조 방법》
반도체 디바이스, 예를 들어 전계 효과 트랜지스터 (FET) 또는 태양 전지를 제조하는 본 발명의 방법은, 본 발명의 방법에 의해서 반도체 실리콘막을 제조하는 공정을 포함한다. 예를 들어, 전계 효과 트랜지스터를 제조하는 본 발명의 방법은 추가로, 게이트 절연체를 제조하는 공정, 소스 및 드레인 전극을 제조하는 공정 등을 포함할 수 있다. 또한 예를 들어, 태양 전지를 제조하는 본 발명의 방법은, 본 발명의 방법에 의해서 N 형 및 P 형 반도체의 적어도 일방을 제조하는 공정, 집전 전극을 형성하는 공정 등을 포함할 수 있다.
《《제 3 본 발명》》
《반도체 실리콘막》
본 발명의 반도체 실리콘막은, 복수의 세장 실리콘 입자가 단축 방향으로 인접하여 이루어지는 반도체 실리콘막이다. 여기서, 본 발명의 반도체 실리콘막의 세장 실리콘 입자는 복수의 실리콘 입자의 소결체이다.
(단축 직경)
세장 실리콘 입자의 적어도 일부는, 100 ㎚ 이상, 또는 200 ㎚ 이상의 단축 직경을 가질 수 있다. 또한, 이 단축 직경은, 1,000 ㎚ 이하, 800 ㎚ 이하, 또는 500 ㎚ 이하일 수도 있다. 여기서, 「세장 실리콘 입자의 적어도 일부」는 예를 들어, 수 (數) 에 기초하여 세장 실리콘 입자의 적어도 10 ％ 이상, 20 ％ 이상, 30 ％ 이상, 40 ％ 이상, 또는 50 ％ 이상일 수도 있다.
세장 실리콘 입자의 단축 직경이 지나치게 작은 경우, 즉 세장 실리콘 입자가 지나치게 작은 경우, 반도체 실리콘막에 있어서의 입계가 지나치게 많아지고, 그것에 의해 양호한 캐리어 이동도를 달성할 수 없는 경우가 있다. 또한, 이 단축 직경이 지나치게 큰 경우, 즉 세장 실리콘 입자가 지나치게 큰 경우, 반도체 실리콘막의 구조가 거칠어지고, 그것에 의해 양호한 캐리어 이동도를 달성할 수 없는 경우가 있다.
(애스펙트비)
세장 실리콘 입자의 적어도 일부는, 1.0 초과, 1.2 초과, 또는 1.5 초과의 애스펙트비를 가질 수 있다. 또한, 이 애스펙트비는, 5.0 이하, 4.0 이하, 또는 3.0 이하일 수도 있다. 여기서, 「세장 실리콘 입자의 적어도 일부」는 예를 들어, 수에 기초하여 세장 실리콘 입자의 적어도 10 ％, 20 ％, 30 ％, 40 ％, 또는 50 ％ 일 수도 있다.
세장 실리콘 입자의 애스펙트비가 지나치게 작은 경우, 반도체 실리콘막의 두께 방향으로 캐리어를 흐르게 하는 디바이스에 있어서 양호한 캐리어 이동도를 달성할 수 있다는 본 발명의 효과가 작아진다. 또한, 이 애스펙트비가 지나치게 큰 경우, 막 표면의 요철이 커지고, 그것에 의해 막의 구조가 불균일해지는 경우가 있다.
(제조 방법)
본 발명의 반도체 실리콘막은, 그 제조 방법은 특별히 한정되지 않지만, 예를 들어 본 발명의 방법에 의해 얻을 수 있으며, 각 구성 요소의 상세에 대해서는, 반도체 실리콘막을 제조하는 본 발명의 방법에 관한 기재를 참조할 수 있다.
《반도체 디바이스》
본 발명의 반도체 디바이스는, 본 발명의 반도체 실리콘막을 반도체막으로서 갖는다. 본 발명의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터, 태양 전지 등일 수 있다.
《반도체 실리콘막의 제조 방법》
기재 및 이 기재 상에 적층되어 있는 반도체 실리콘막을 갖는 반도체 실리콘막을 제조하는 본 발명의 방법은, 하기 공정 (a) ∼ (f) 를 포함한다 :
(a) 제 1 분산매 및 제 1 분산매 중에 분산되어 있는 제 1 실리콘 입자를 함유하는 제 1 실리콘 입자 분산체를 기재 상에 도포하여, 제 1 실리콘 입자 분산체막을 형성하는 공정,
(b) 제 1 실리콘 입자 분산체막을 건조시켜 제 1 미소결 반도체 실리콘막을 형성하는 공정, 및
(c) 제 1 미소결 반도체 실리콘막에 광을 조사하여, 제 1 미소결 반도체 실리콘막 중의 제 1 실리콘 입자를 소결시키고, 그것에 의해 제 1 반도체 실리콘막을 형성하는 공정,
(d) 제 2 분산매 및 제 2 분산매 중에 분산되어 있는 제 2 실리콘 입자를 함유하는 제 2 실리콘 입자 분산체를 제 1 반도체 실리콘막에 도포하여, 제 2 실리콘 입자 분산체막을 형성하는 공정,
(e) 제 2 실리콘 입자 분산체막을 건조시켜 제 2 미소결 반도체 실리콘막을 형성하는 공정, 및
(f) 제 2 미소결 반도체 실리콘막에 광을 조사하여, 제 2 미소결 반도체 실리콘막 중의 제 2 실리콘 입자를 소결시키는 공정.
여기서, 본 발명의 방법은 제 1 실리콘 입자의 분산이 5 이상이다.
상기한 바와 같이, 본 발명의 방법에서는, 공정 (a) ∼ (c) 에서, 제 1 실리콘 입자 분산체로부터 제 1 반도체 실리콘막을 형성한 후에, 추가로 공정 (d) ∼ (f) 에서, 제 1 반도체 실리콘막 상에 제 2 실리콘 입자 분산체를 도포하여, 건조시키고, 그리고 소결시켜서 제 2 반도체 실리콘막을 형성한다. 이러한 본 발명의 방법에 의하면, 복수의 세장 실리콘 입자가 단축 방향으로 인접하여 이루어지는 반도체 실리콘막을 얻을 수 있다.
원리에 한정되는 것은 아니지만, 이는, 하기와 같은 이유에 의한 것으로 생각된다. 즉, 제 1 반도체 실리콘막은 기재 상에 점재하는 복수의 소결 실리콘 입자를 가지고 있고, 제 2 실리콘 입자는 이 소결 실리콘 입자를 핵으로 하여 입자 성장한다. 여기서, 이 제 2 실리콘 입자의 입자 성장은 기재에 대하여 수직 방향 및 수평 방향의 양방에 생길 수 있지만, 수평 방향의 입자 성장은 인접하는 다른 소결 실리콘 입자를 핵으로 한 입자에 의해서 제한되는 점에서, 종방향의 입자 성장이 상대적으로 커지는 것으로 생각된다.
구체적으로는 예를 들어, 본 발명의 방법은, 도 51 에 나타내는 바와 같이 하여 실시할 수 있다.
즉, 본 발명의 방법의 공정 (a) 에서는, 도 51 의 (1) 에서 나타내는 바와 같이, 제 1 분산매 (C15) 및 제 1 실리콘 입자 (C10) 를 함유하는 제 1 실리콘 입자 분산체를 기재 (C100) 상에 도포하여, 제 1 실리콘 입자 분산체막 (C110) 을 형성한다. 여기서, 제 1 실리콘 입자의 분산은 5 ㎚2 이상이다. 즉, 제 1 실리콘 입자는 입자경의 분포가 비교적 크다.
공정 (b) 에서는, 도 51 의 (2) 에서 나타내는 바와 같이, 제 1 실리콘 입자 분산체막 (C110) 을 건조시켜 제 1 미소결 반도체 실리콘막 (C120) 을 형성한다.
공정 (c) 에서는, 도 51 의 (3) 에서 나타내는 바와 같이, 제 1 미소결 반도체 실리콘막 (C120) 에 광 (C200) 을 조사하여 제 1 실리콘 입자 (C10) 를 소결시키고, 그것에 의해 소결 실리콘 입자 (C12) 를 갖는 제 1 반도체 실리콘막 (C130) 을 형성한다. 여기서는, 상기한 바와 같이 제 1 실리콘 입자의 입자경의 분포가 비교적 크기 때문에, 비교적 큰 실리콘 입자를 핵으로 하여 그 주위에 비교적 작은 실리콘 입자가 소결되고, 그것에 의해 제 1 반도체 실리콘막은 평탄한 막이 아니라, 복수의 소결 실리콘 입자로 구성되는 막으로 이루어져 있다.
공정 (d) 에서는, 도 51 의 (4) 에서 나타내는 바와 같이, 제 2 분산매 (C25) 및 제 2 실리콘 입자 (C20) 를 함유하는 제 2 실리콘 입자 분산체를 제 1 반도체 실리콘막 (C130) 에 도포하여, 제 2 실리콘 입자 분산체막 (C140) 을 형성한다.
공정 (e) 에서는, 도 51 의 (5) 에서 나타내는 바와 같이, 제 2 실리콘 입자 분산체막 (C140) 을 건조시켜 제 2 미소결 반도체 실리콘막 (C150) 을 형성한다.
공정 (f) 에서는, 도 51 의 (6) 에서 나타내는 바와 같이, 제 2 미소결 반도체 실리콘막 (C150) 에 광 (C200) 을 조사하여 제 2 실리콘 입자 (C20) 를 소결시키고, 그것에 의해 세장 실리콘 입자 (C22) 를 갖는 반도체 실리콘막 (C160) 을 형성한다.
《반도체 실리콘막의 제조 방법-공정 (a) 및 (d)》
본 발명의 방법의 공정 (a) 및 (d) 에서는, 분산매 및 상기 분산매 중에 분산되어 있는 실리콘 입자를 함유하는 실리콘 입자 분산체를 기재 상에 도포하여, 실리콘 입자 분산체막을 형성한다.
(분산매)
실리콘 입자 분산체의 분산매는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않으며, 따라서 예를 들어 실리콘 입자와 반응하지 않는 유기 용매를 사용할 수 있다. 분산매는, 실리콘 입자의 산화를 억제하기 위해서 탈수 용매인 것이 바람직하다. 또, 구체적인 분산매에 대해서는, 제 1 본 발명에 관한 기재를 참조할 수 있다.
(실리콘 입자)
제 1 실리콘 입자의 분산은, 5 ㎚2 이상, 10 ㎚2 이상, 20 ㎚2 이상, 또는 30 ㎚2 이상이다. 또한, 이 분산은, 200 ㎚2 이하, 100 ㎚2 이하, 또는 80 ㎚2 이하일 수도 있다.
제 1 실리콘 입자의 분산이 지나치게 작은 경우, 광에 의해서 소결시켰을 때에 실리콘 입자가 균일하게 소결되어, 비교적 평탄한 막을 형성하는 경향이 있다. 이러한 평탄한 막은, 본 발명의 방법에 있어서 제 1 반도체 실리콘막으로서 사용했을 때, 복수의 세장 실리콘 입자가 단축 방향으로 인접하여 이루어지는 반도체 실리콘막을 최종적으로 얻을 수 없는 경우가 있다. 또한, 제 1 실리콘 입자의 분산이 지나치게 큰 경우, 광에 의해서 소결시켰을 때, 얻어지는 막의 불균일성이 커지고, 그것에 의해 최종적인 막의 불균일성도 지나치게 커지는 경우가 있다.
또한, 제 2 실리콘 입자의 분산은 특별히 한정되지 않지만, 예를 들어, 5 ㎚2 이상, 10 ㎚2 이상, 20 ㎚2 이상, 또는 30 ㎚2 이상이다. 또한, 이 분산은, 200 ㎚2 이하, 100 ㎚2 이하, 또는 80 ㎚2 이하일 수도 있다.
실리콘 입자 분산체의 실리콘 입자는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않으며, 예를 들어 특허문헌 6 에서 나타내는 바와 같은 실리콘 입자를 사용할 수 있다. 구체적으로는, 이 실리콘 입자로는 레이저 열분해법, 특히 CO2 레이저를 사용한 레이저 열분해법에 의해서 얻어진 실리콘 입자를 들 수 있다.
이 실리콘 입자는, 다결정 또는 단결정의 코어, 및 아모르퍼스의 외측층으로 이루어지는 실리콘 입자일 수도 있다. 이 경우에는, 다결정 또는 단결정의 코어에 의한 반도체 특성과, 아모르퍼스의 외측층에 의한 소결 용이성과의 조합을 이용할 수 있다.
또한, 실리콘 입자는 바람직하게는, 평균 일차 입자경이 100 ㎚ 이하이다. 따라서 실리콘 입자는 예를 들어, 1 ㎚ 이상, 또는 5 ㎚ 이상이고, 100 ㎚ 이하, 50 ㎚ 이하, 또는 30 ㎚ 이하일 수도 있다. 평균 일차 입자경이 100 ㎚ 이하인 것은, 광에 의한 실리콘 입자의 소결을 실시하기 위해서 바람직하다.
본 발명의 방법에서 사용되는 실리콘 입자 분산체는, 상기 분산매 및 실리콘 입자 이외에, 인, 붕소 등의 도펀트나 공지된 첨가제를 함유하고 있어도 된다.
(기재)
본 발명의 방법에서 사용되는 기재는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않는다. 따라서 예를 들어, 기재로는 실리콘 기재를 사용할 수 있다.
그러나, 본 발명의 방법에서는, 비교적 저온에 있어서 기재 상에서 반도체 실리콘막을 형성할 수 있기 때문에, 내열성이 비교적 낮은 기재, 예를 들어 폴리머 재료를 갖는 기재를 사용할 수 있다. 폴리머 재료를 갖는 기재로는 특히, 표면에 도전성막 또는 반도체막이 부여된 폴리머 재료로 이루어지는 기재를 사용할 수 있다. 여기서, 도전성막은, 금속, 금속 산화물, 특히 인듐아연 산화물 (IZO), 인듐주석 산화물 (ITO) 과 같은 투명 도전성 산화물의 막이어도 된다. 또한, 반도체막은 반도체 실리콘막이어도 된다.
본 발명의 제조 방법은 저온 프로세스에 의해 실시할 수 있기 때문에, 기재를 위한 폴리머 재료로는, 유리 전이 온도가 300 ℃ 이하, 250 ℃ 이하, 200 ℃ 이하, 100 ℃ 이하, 또는 50 ℃ 이하인 폴리머 재료를 사용할 수 있다.
따라서 예를 들어 폴리머 재료로는, 폴리이미드, 폴리에테르술폰, 폴리카보네이트, 폴리에틸렌테레프탈레이트, 및 폴리에틸렌나프탈레이트로 이루어지는 군에서 선택되는 적어도 1 종을 함유하는 폴리머 재료를 사용할 수 있다. 또한, 이들 중에서, 폴리카보네이트, 폴리에틸렌테레프탈레이트 및 폴리에틸렌나프탈레이트로 이루어지는 군에서 선택되는 적어도 1 종을 함유하는 폴리머 재료, 특히 폴리카보네이트를 50 질량％ 이상 함유하는 폴리머 재료는, 이들 폴리머가 범용성이고, 또한 저렴한 점에서 바람직하다.
(도포)
실리콘 입자 분산체의 도포는, 실리콘 입자 분산체를 원하는 두께 및 균일성으로 도포할 수 있는 방법이면 특별히 한정되지 않고, 예를 들어 잉크젯법, 스핀 코팅법 등에 의해서 실시할 수 있다.
또한, 이 도포는, 실리콘 입자 분산체막을 건조시켰을 때에 얻어지는 미소결 반도체 실리콘막의 두께가, 50 ㎚ 이상, 100 ㎚ 이상, 또는 200 ㎚ 이상이고, 2000 ㎚ 이하, 1000 ㎚ 이하, 500 ㎚ 이하, 또는 300 ㎚ 이하이도록 실시할 수 있다.
구체적으로는, 예를 들어 전계 효과 트랜지스터 (FET) 를 얻는 경우에는, 미소결 반도체 실리콘막의 두께가, 50 ㎚ 이상, 100 ㎚ 이상이고, 500 ㎚ 이하, 300 ㎚ 이하이도록 도포를 실시할 수 있다. 또한, 태양 전지를 얻는 경우에는, 미소결 반도체 실리콘막의 두께가, 100 ㎚ 이상, 200 ㎚ 이상이고, 2000 ㎚ 이하, 1000 ㎚ 이하, 500 ㎚ 이하, 또는 300 ㎚ 이하이도록 도포를 실시할 수 있다.
《반도체 실리콘막의 제조 방법-공정 (b) 및 (e)》
본 발명의 방법의 공정 (b) 및 (e) 에서는, 실리콘 입자 분산체막을 건조시켜 미소결 반도체 실리콘막을 형성한다.
(건조)
이 건조는, 실리콘 입자 분산체막으로부터 분산매를 실질적으로 제거할 수 있는 방법이면 특별히 한정되지 않고, 예를 들어 실리콘 입자 분산체막을 갖는 기재를 핫 플레이트 상에 배치하여 실시할 수 있다.
건조 온도는 예를 들어, 기재를 변형, 열화 등 시키지 않도록 선택할 수 있으며, 예를 들어 50 ℃ 이상, 70 ℃ 이상, 90 ℃ 이상이고, 100 ℃ 이하, 150 ℃ 이하, 200 ℃ 이하, 또는 250 ℃ 이하이도록 선택할 수 있다.
또한, 이 건조는, 공정 (a) 및 (d) 의 도포와 일체의 공정으로서 실시할 수도 있고, 예를 들어 공정 (a) 및 (d) 의 도포를 스핀 코팅에 의해 실시하여, 도포와 건조를 동시에 행할 수도 있다. 즉, 건조는 도포와 일체의 공정으로서만 실시하고, 도포와 별도 공정으로서 실시하지 않아도 된다.
《반도체 실리콘막의 제조 방법-공정 (c) 및 (f)》
본 발명의 방법의 공정 (c) 에서는, 미소결 반도체 실리콘막에 광을 조사하여 미소결 반도체 실리콘막 중의 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 형성한다.
(조사되는 광)
여기서 조사되는 광으로는, 미소결 반도체 실리콘막 중의 실리콘 입자의 소결을 달성할 수 있으면 임의의 광을 사용할 수 있으며, 예를 들어 레이저광을 사용할 수 있다.
여기서 조사되는 광, 특히 펄스상의 광을 사용하는 경우의 광의 파장, 조사 횟수, 조사 에너지, 조사 시간 등에 대해서는, 제 1 본 발명에 관한 기재를 참조할 수 있다.
또, 상기한 바와 같이 펄스상 광의 조사 횟수, 조사 에너지, 및 조사 시간을 선택하는 것은, 특히 기재가 폴리머 재료를 갖는 경우에, 열에 의한 폴리머 재료의 열화를 억제하면서 실리콘 입자의 소결을 달성하기 위해서 바람직한 경우가 있다.
(조사 분위기)
실리콘 입자를 소결하기 위한 광 조사는 비산화성 분위기에 있어서 실시하는 것이, 실리콘 입자의 산화를 막기 위해서 바람직하다. 또, 구체적인 비산화성 분위기에 대해서는, 제 1 본 발명의 조사 분위기에 관한 기재를 참조할 수 있다.
《반도체 디바이스의 제조 방법》
반도체 디바이스, 예를 들어 전계 효과 트랜지스터 (FET) 또는 태양 전지를 제조하는 본 발명의 방법은, 본 발명의 방법에 의해서 반도체 실리콘막을 제조하는 공정을 포함한다. 예를 들어, 전계 효과 트랜지스터를 제조하는 본 발명의 방법은 추가로, 게이트 절연체를 제조하는 공정, 소스 및 드레인 전극을 제조하는 공정 등을 포함할 수 있다. 또한 예를 들어, 태양 전지를 제조하는 본 발명의 방법은, 본 발명의 방법에 의해서 N 형 및 P 형 반도체의 적어도 일방, 또는 진성 반도체를 제조하는 공정, 집전 전극을 형성하는 공정 등을 포함할 수 있다.
《《제 4 본 발명》》
《반도체 적층체》
본 발명의 반도체 적층체는 기재 및 기재 상의 복합 실리콘막을 갖고, 이 복합 실리콘막이, 아모르퍼스 실리콘 유래의 제 1 실리콘층 및 제 1 실리콘층 상의 실리콘 입자 유래의 제 2 실리콘층을 갖는다.
또한, 본 발명의 반도체 적층체의 복합 실리콘층에 있어서는, 아모르퍼스 실리콘 유래의 제 1 실리콘층과 이 제 1 실리콘층 상의 실리콘 입자 유래의 제 2 실리콘층의 계면이 명확할 필요는 없고, 이들 층의 사이에서 조성이 서서히 변화하고 있는 천이층을 유의 (有意) 한 두께로 가질 수도 있다.
본 발명의 반도체 적층체는, 복합 실리콘층의 볼록부의 높이가, 100 ㎚ 이하, 90 ㎚ 이하, 80 ㎚ 이하, 70 ㎚ 이하, 60 ㎚ 이하, 또는 50 ㎚ 이하이다. 또, 본 발명에 관련해서, 「복합 실리콘층의 볼록부의 높이」는, SEM 의 단면 관찰 이미지에 있어서의 평탄부를 기준으로 한 볼록부의 높이를 의미한다.
본 발명의 반도체 적층체는 예를 들어, 본 발명의 방법에 의해서 제조할 수 있다.
《반도체 디바이스》
본 발명의 반도체 디바이스는, 본 발명의 반도체 적층체를 갖는다. 본 발명의 반도체 디바이스가 전계 효과 트랜지스터 또는 태양 전지인 경우, 복합 실리콘층이 평탄한 표면을 가짐으로써, 이 복합 실리콘층 상에 절연층, 전극 등을 퇴적시켰을 때에, 안정적인 특성을 제공할 수 있다.
본 발명의 반도체 디바이스는 예를 들어, 태양 전지이다.
구체적으로는, 본 발명의 반도체 디바이스가 태양 전지인 경우, 복합 실리콘층에 도펀트를 함유시켜, 이 복합 실리콘층을 도펀트 주입층으로서 사용함으로써, 셀렉티브 (선택) 이미터형 태양 전지, 백 컨택트형 태양 전지를 얻을 수 있다. 또한 마찬가지로, 복합 실리콘층에 도펀트를 함유시켜, 이 복합 실리콘층을 도펀트 주입층으로서 사용함으로써, 이면 전계 (BSF : Back Surface Field) 층 및/또는 표면 전계 (FSF : Front Surface Field) 층을 갖는 태양 전지를 얻을 수 있다.
또한, 이들 태양 전지의 구체적인 구성에 대해서는, 제 1 본 발명에 관한 기재를 참조할 수 있다.
본 발명의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터이다.
구체적으로는, 본 발명의 반도체 디바이스가 전계 효과 트랜지스터인 경우, 본 발명의 복합 실리콘층을 활성층으로서 사용할 수 있다.
《반도체 적층체의 제조 방법》
반도체 적층체를 제조하는 본 발명의 방법은, 하기 공정을 포함한다 :
(a) 기재 상에 아모르퍼스 실리콘층을 형성하는 공정,
(b) 아모르퍼스 실리콘층 상에 실리콘 입자 분산체를 도포하고, 건조시킴으로써, 아모르퍼스 실리콘층 상에 실리콘 입자층이 적층되어 있는 미처리 적층체를 형성하는 공정, 및
(c) 미처리 적층체에 광 조사를 실시하여, 아모르퍼스 실리콘 유래의 제 1 실리콘층 및 이 제 1 실리콘층 상의 실리콘 입자 유래의 제 2 실리콘층을 갖는 복합 실리콘층을 형성하는 공정.
이러한 본 발명의 방법에 의하면, 본 발명의 반도체 적층체를 제조할 수 있다.
본 발명에 의해 얻어지는 반도체 적층체는, 도 57(a) 에 나타내는 바와 같은 양태이다. 아모르퍼스 실리콘층 (D320) 및 실리콘 입자층 (D330) 의 적층체를 기재 (D310) 상에 갖는 경우 (좌측 도), 레이저에 의한 융해 또는 소결은, 아모르퍼스 실리콘층과 실리콘 입자층의 양방에서 발생한다. 따라서, 레이저 조사를 실시한 경우, 실리콘 입자층과 아모르퍼스 실리콘층은 동일하게 융해되어, 아모르퍼스 실리콘 유래의 실리콘층 (D320a) 과 실리콘 입자 유래의 실리콘층 (D330a, D330b) 이 일체화되어 복합 실리콘층 (D320a, D330a, D330b) 이 형성된다 (우측 도). 이것에 의하면, 표면이 평탄한 반도체 적층체를 얻을 수 있다.
따라서, 복합 실리콘층 형성에 있어서는, 아모르퍼스 실리콘층과 실리콘 입자층의 일체화에 의해 반도체 적층체 형성에 걸리는 시간이 짧게 끝나기 때문에, 예를 들어, 펄스 레이저 등을 사용한 실리콘 입자의 융해 또는 소결에 있어서, 레이저의 펄스 폭에 기인하여 실리콘의 가열 시간이 제약되는 경우라도, 표면을 평탄화하는 것에 있어서 현저한 효과를 달성할 수 있다.
이에 대하여, 단독 아모르퍼스 실리콘층에 광 조사를 실시하여 반도체 적층체를 제조하는 경우, 얻어지는 실리콘층은, 도 57(b) 에 나타내는 바와 같이, 표면에 볼록부 (D320b) 를 가지고 있다. 이는, 아모르퍼스 실리콘층이 융해된 후에 결정을 형성하면서 응고하는 경우, 입계 삼중점에서 최종단에 응고가 일어나, 이 입계 삼중점에 있어서의 응고시에 체적 팽창에 의해 볼록부 (D320b) 가 생기는 것에 따른다.
또한, 단독 실리콘 입자층에 광 조사를 실시하여 반도체 적층체를 제조하는 경우, 얻어지는 실리콘층은, 도 57(c) 에 나타내는 바와 같이, 입자의 소결에 의해 생기는 비교적 큰 입자 (D330c) 를 가지고 있어, 그것에 의해 표면이 큰 요철을 가지고 있다.
또, 실리콘 입자층 및 그 위의 아모르퍼스 실리콘층을 갖는 적층체에 광 조사를 실시하여 반도체 적층체를 제조하는 경우, 얻어지는 실리콘층 중에 공기층이 남아 보이드가 될 가능성이 있다. 이는, 일반적으로 구형인 실리콘 입자를 퇴적시켰을 때에는 입자 사이에 공극이 존재하고 있기 때문에, 그 위에 아모르퍼스 실리콘층을 퇴적시키고, 그리고 소결을 실시하면, 소결 후에도 실리콘 입자 사이의 공극이 남는 것에 따른다.
《반도체 적층체의 제조 방법-공정 (a)》
반도체 적층체를 제조하는 본 발명의 방법의 공정 (a) 에서는, 기재 상에 아모르퍼스 실리콘층을 형성한다.
(기재)
본 발명의 방법에서 사용되는 기재는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않는다. 따라서 예를 들어, 기재로는 실리콘 기재, 유리 기재 등을 사용할 수 있다.
(아모르퍼스 실리콘층)
본 발명의 방법에서 사용되는 아모르퍼스 실리콘층은, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않으며, 따라서 예를 들어 스퍼터링, 화학 기상 성장법 (CVD) 등에 의해서 형성된 층을 사용할 수 있다.
이 아모르퍼스 실리콘층의 두께는, 300 ㎚ 이하, 250 ㎚ 이하, 또는 200 ㎚ 이하일 수도 있다. 또한, 이 아모르퍼스 실리콘층의 두께는, 10 ㎚ 이상, 30 ㎚ 이상, 50 ㎚ 이상, 또는 100 ㎚ 이상일 수도 있다.
《반도체 적층체의 제조 방법-공정 (b)》
반도체 적층체를 제조하는 본 발명의 방법의 공정 (b) 에서는, 아모르퍼스 실리콘층 상에 실리콘 입자 분산체를 도포하고, 건조시킴으로써, 아모르퍼스 실리콘층 상에 실리콘 입자층이 적층된 미처리 적층체를 형성한다.
이 실리콘 입자층의 두께는, 300 ㎚ 이하, 250 ㎚ 이하, 또는 200 ㎚ 이하일 수도 있다. 또한, 이 실리콘 입자층의 두께는, 50 ㎚ 이상, 또는 100 ㎚ 이상일 수도 있다.
(입자)
실리콘 입자 분산체에 함유되는 실리콘 입자는, 실리콘으로 이루어지는 입자이면, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않는다. 이러한 실리콘 입자로는, 예를 들어 특허문헌 5 및 6 에서 나타내는 바와 같은 실리콘 입자를 사용할 수 있다. 구체적으로는, 이 실리콘 입자로는 레이저 열분해법, 특히 CO2 레이저를 사용한 레이저 열분해법에 의해서 얻어진 실리콘 입자를 들 수 있다.
분산체의 입자는 입경이 비교적 작은 것이, 광 조사에 의해서 입자를 용융 및 소결하여, 평탄한 표면을 갖는 반도체 적층체를 형성하기 위해서 바람직한 경우가 있다.
예를 들어, 입자의 평균 일차 입자경은, 1 ㎚ 이상, 또는 3 ㎚ 이상이고, 100 ㎚ 이하, 30 ㎚ 이하, 20 ㎚ 이하, 또는 10 ㎚ 이하인 것이 바람직하다.
실리콘 입자는 p 형 또는 n 형 도펀트에 의해 도프되어 있어도 된다. p 형 또는 n 형 도펀트는, 예를 들어 붕소 (B), 알루미늄 (Al), 갈륨 (Ga), 인듐 (In), 티탄 (Ti), 인 (P), 비소 (As), 안티몬 (Sb), 또는 그들의 조합으로 이루어지는 군에서 선택된다.
또한, 실리콘 입자가 도프되어 있는 정도는, 도펀트 주입층으로서의 복합 실리콘층 및 기재에 있어서의 원하는 도펀트 농도 등에 의존하여 결정할 수 있다. 구체적으로는 예를 들어, 입자는, 도펀트를 1 × 1020 atoms/㎤ 이상, 5 × 1020 atoms/㎤ 이상, 또는 1 × 1021 atoms/㎤ 이상 함유할 수 있다.
(분산매)
분산체의 분산매는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않으며, 따라서 예를 들어 본 발명에서 사용하는 실리콘 입자와 반응하지 않는 유기 용매를 사용할 수 있다. 분산매는, 본 발명에서 사용하는 입자의 산화를 억제하기 위해서 탈수 용매인 것이 바람직하다. 또, 구체적인 분산매에 대해서는, 제 1 본 발명에 관한 기재를 참조할 수 있다.
<건조>
이 건조는, 분산체로부터 분산매를 실질적으로 제거할 수 있는 방법이면 특별히 한정되지 않고, 예를 들어 분산체를 갖는 기재를 핫 플레이트 상에 배치하여 실시하는 것, 가열 분위기에 배치하여 실시하는 것 등이 가능하다.
건조 온도는 예를 들어, 기재, 분산체의 입자를 열화 등 시키지 않도록 선택할 수 있으며, 예를 들어 50 ℃ 이상, 70 ℃ 이상, 90 ℃ 이상이고, 100 ℃ 이하, 150 ℃ 이하, 200 ℃ 이하, 또는 250 ℃ 이하이도록 선택할 수 있다.
《반도체 적층체의 제조 방법-공정 (c)》
반도체 적층체를 제조하는 본 발명의 방법의 공정 (c) 에서는, 미처리 적층체에 광 조사를 실시하여, 아모르퍼스 실리콘 유래의 제 1 실리콘층 및 이 제 1 실리콘층 상의 실리콘 입자 유래의 제 2 실리콘층을 갖는 복합 실리콘층을 형성한다.
(조사되는 광)
여기서 조사되는 광으로는, 상기한 바와 같은 복합 실리콘층의 형성을 달성할 수 있으면 임의의 광을 사용할 수 있다. 예를 들어 레이저광을 사용할 수 있다.
여기서 조사되는 광, 특히 펄스상의 광을 사용하는 경우의 광의 파장, 조사 횟수, 조사 에너지, 조사 시간 등에 대해서는, 제 1 본 발명에 관한 기재를 참조할 수 있다.
(조사 분위기)
분산체 입자를 소결하기 위한 광 조사는, 비산화성 분위기에 있어서 실시하는 것이 분산체 입자의 산화를 막기 위해서 바람직하다. 또, 구체적인 비산화성 분위기에 대해서는, 제 1 본 발명의 조사 분위기에 관한 기재를 참조할 수 있다.
《반도체 디바이스의 제조 방법》
반도체 디바이스, 예를 들어 전계 효과 트랜지스터 (FET) 또는 태양 전지를 제조하는 본 발명의 방법은, 본 발명의 방법에 의해서 반도체 적층체층을 제조하는 공정을 포함한다. 예를 들어, 전계 효과 트랜지스터를 제조하는 본 발명의 방법은 추가로, 게이트 절연체를 제조하는 공정, 소스 및 드레인 전극을 제조하는 공정 등을 포함할 수 있다.
또한 예를 들어, 태양 전지를 제조하는 본 발명의 방법에서는, 본 발명의 방법에 의해 얻어지는 복합 실리콘층을 셀렉티브 이미터형 태양 전지의 셀렉티브 이미터층, 또는 백 컨택트형 태양 전지의 백 컨택트층을 형성하기 위해서 사용할 수 있다. 또한, 태양 전지를 제조하는 본 발명의 방법에서는, 본 발명의 방법에 의해 얻어지는 복합 실리콘층을 이면 전계층 또는 표면 전계층을 형성하기 위해서 사용할 수 있다.
《《제 5 본 발명》》
《반도체 적층체의 제조 방법》
기재 및 기재 상에 적층되어 있는 반도체 실리콘막을 갖는 반도체 적층체를 제조하는 본 발명의 방법은, 하기 공정을 포함한다 :
(a) 분산매 및 분산매 중에 분산되어 있는 실리콘 입자를 함유하는 실리콘 입자 분산체를 기재의 표면 상에 도포하여, 실리콘 입자 분산체막을 형성하는 공정,
(b) 실리콘 입자 분산체막을 건조시켜 미소결 실리콘막을 형성하는 공정, 및
(c) 미소결 실리콘막에 광을 조사하여 미소결 실리콘막 중의 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 형성하는 공정.
이 본 발명의 방법에서는, 기재의 표면이 용융 실리콘에 대하여 큰 친화성을 가짐으로써, 예를 들어 기재의 표면에 대한 용융 실리콘의 접촉각이 70 도 이하임으로써, 광으로 실리콘 입자를 소결시켰을 때에, 연속성이 높은 반도체 실리콘막을 형성할 수 있다.
원리에 한정되는 것은 아니지만, 이는, 다음과 같은 기구에 의한 것으로 생각된다. 즉, 이 본 발명의 방법에서는, 도 65 에 나타내는 바와 같이, 기재 (E100) 의 표면 상에 실리콘 입자 (E10) 로 이루어지는 미소결 실리콘막 (E120) 을 형성하고 (도 65 의 (1)), 그리고 이 미소결 실리콘막 (E120) 에 광 (E200) 을 조사함으로써, 실리콘 입자 (E10) 를 용융시켜 용융 실리콘 (E10a) 으로 한다 (도 65 (2)). 이 때, 기재의 표면 (E100a) 이 용융 실리콘 (E10a) 에 대하여 큰 친화성을 가지면, 용융 실리콘 입자가 그 자리에서 기재 표면을 적시고, 그리고 고화되는 것으로 생각된다. 이 경우, 용융 실리콘의 응집이 진행되기 어렵고, 그것에 의해 연속성이 높은 반도체 실리콘막 (E130a) 이 얻어지는 것으로 생각된다 (도 65 (3)).
이에 대하여, 도 66 에 나타내는 바와 같이, 기재의 표면 (E100b) 이 용융 실리콘 (E10a) 에 대하여 작은 친화성을 갖는 경우, 용융 실리콘 입자가 이동하기 쉽고, 그것에 의해 용융 실리콘 입자끼리가 응집되고, 그리고 고화되는 것으로 생각된다. 이와 같이 용융 실리콘 입자끼리가 응집하는 경우, 반도체 실리콘막이 불연속이 되고, 그것에 의해 연속성이 낮은 반도체 실리콘막 (E130b) 이 얻어지는 것으로 생각된다 (도 66 (3)).
용융 실리콘에 대한 친화성이 큰 기재 표면은 임의의 재료에 의해 제공되어 있어도 되며, 본 발명의 목적 및 효과를 손상시키지 않는 한, 제한되지 않는다.
용융 실리콘에 대한 친화성이 큰 기재 표면은 예를 들어, 용융 실리콘에 의한 접촉각이 70 도 이하, 60 도 이하, 50 도 이하, 또는 40 도 이하의 표면일 수도 있다.
또한, 용융 실리콘에 대한 접촉각은, 기재에 대한 용융 실리콘의 친화성을 나타내는 지표로, 용융 실리콘의 액적의 접선과 기재 표면이 형성하는 각의 각도로 정의된다. 본 발명에 관련해서, 용융 실리콘에 의한 접촉각은 1450 ℃ 의 안정상태에 있어서 측정되는 접촉각을 의미한다.
이에 관련해서 예를 들어, 문헌 "Wettability and reactivity of molten silicon with various substrates", Appl. Phys. A Vol.78, 617-622 (2004), YUAN Z., et. al. 에서는 실리콘 탄화물을 기재 표면으로서 사용했을 때의 접촉각이 8 도이고, 실리콘 산화물을 기재 표면으로서 사용했을 때의 접촉각이 85 도로 되어 있다.
또한, 문헌 "Development and evaluation of refractory CVD coatings as contact materials for molten silicon", Journal of Crystal Growth, Volume 50, Issue 1, September 1980, Pages 347-365, M.T. Duffy et. al., 및 문헌 "The effect of oxygen partial pressure on wetting of SiC, AlN and Si3N4, in Surfaces and Interfaces in Ceramic and Ceramic-Metal Systems", P.J.A. and A. Evans, Editors. 1981. p.457-466., Barsoum, M.W. et. al. 에서는 화학 기상 성장법 (CVD) 에 의해 제조된 실리콘 질화물을 기재 표면으로서 사용했을 때의 접촉각이 43 ∼ 50 도로 되어 있다.
용융 실리콘에 대한 친화성이 큰 기재 표면은 예를 들어, 탄화물, 질화물, 탄질화물, 및 그들의 조합으로 이루어지는 군에서 선택되는 재료, 특히 실리콘 탄화물, 실리콘 질화물, 실리콘 탄질화물, 그라파이트, 및 그들의 조합으로 이루어지는 군에서 선택되는 재료에 의해서 제공되어 있어도 된다. 본 발명에 관련해서, 용융 실리콘에 대한 친화성이 큰 기재 표면은 실리콘 이외의 재료일 수도 있다.
또, 용융 실리콘에 대한 친화성이 작은 재료로는 예를 들어, 열산화 실리콘 산화물을 들 수 있다.
《반도체 적층체의 제조 방법-공정 (a)》
본 발명의 방법의 공정 (a) 에서는, 분산매 및 분산매 중에 분산되어 있는 실리콘 입자를 함유하는 실리콘 입자 분산체를 기재의 표면 상에 도포하여, 실리콘 입자 분산체막을 형성한다.
(기재)
본 발명의 방법에서 사용되는 기재는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않는다.
하나의 양태에서는, 기재가 기재 본체 및 표면층을 갖고, 또한 표면층이 용융 실리콘에 대하여 큰 친화성을 갖는 재료로 제조되어 있다. 이 경우, 이 표면층의 두께는 예를 들어, 30 ㎚ 이상, 100 ㎚ 이상, 또는 300 ㎚ 이상이고, 2000 ㎚ 이하, 1000 ㎚ 이하, 700 ㎚ 이하, 또는 500 ㎚ 이하일 수도 있다.
이 경우, 기재 본체가 무기 재료, 예를 들어 도프된 실리콘 또는 도프되어 있지 않은 실리콘으로 이루어져 있어도 된다.
또한, 본 발명의 방법에서는 광을 조사하여 실리콘 입자를 소결시키기 때문에, 가열이 표면에 한정되며, 또한 매우 단시간이다. 따라서, 내열성이 비교적 낮은 기재 본체, 예를 들어 폴리머 재료를 갖는 기재 본체를 사용할 수도 있다.
따라서 예를 들어 폴리머 재료로는, 폴리이미드, 폴리에테르술폰, 폴리카보네이트, 폴리에틸렌테레프탈레이트, 및 폴리에틸렌나프탈레이트로 이루어지는 군에서 선택되는 적어도 1 종을 포함하는 폴리머 재료를 사용할 수 있다. 이들 중에서, 폴리카보네이트, 폴리에틸렌테레프탈레이트 및 폴리에틸렌나프탈레이트로 이루어지는 군에서 선택되는 적어도 1 종을 함유하는 폴리머 재료, 특히 폴리카보네이트를 50 질량％ 이상 함유하는 폴리머 재료는, 이들 폴리머가 범용성이며 또한 저렴한 점에서 바람직하다.
또한, 다른 양태로는, 기재 전체가 기재의 표면과 동일한 재료로 제조되어 있다.
(분산매)
실리콘 입자 분산체의 분산매는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않으며, 따라서 예를 들어 실리콘 입자와 반응하지 않는 유기 용매를 사용할 수 있다. 분산매는, 실리콘 입자의 산화를 억제하기 위해서 탈수 용매인 것이 바람직하다. 또, 구체적인 분산매에 대해서는, 제 1 본 발명에 관한 기재를 참조할 수 있다.
(실리콘 입자)
실리콘 입자 분산체의 실리콘 입자는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않으며, 예를 들어 특허문헌 6 에서 나타내는 바와 같은 실리콘 입자를 사용할 수 있다. 구체적으로는, 이 실리콘 입자로는 레이저 열분해법, 특히 CO2 레이저를 사용한 레이저 열분해법에 의해서 얻어진 실리콘 입자를 들 수 있다.
이 실리콘 입자는, 다결정 또는 단결정의 코어, 및 아모르퍼스의 외측층으로 이루어지는 실리콘 입자일 수도 있다. 이 경우에는, 다결정 또는 단결정의 코어에 의한 반도체 특성과, 아모르퍼스의 외측층에 의한 소결 용이성과의 조합을 이용할 수 있다.
또한, 실리콘 입자는 바람직하게는, 평균 일차 입자경이 100 ㎚ 이하이다. 따라서 실리콘 입자는 예를 들어, 1 ㎚ 이상, 또는 5 ㎚ 이상이고, 100 ㎚ 이하, 50 ㎚ 이하, 또는 30 ㎚ 이하일 수도 있다. 평균 일차 입자경이 100 ㎚ 이하인 것은, 광에 의한 실리콘 입자의 소결을 실시하기 위해서 바람직하다.
본 발명의 방법에서 사용되는 실리콘 입자 분산체는, 상기의 분산매 및 실리콘 입자 이외에, 인, 붕소 등의 도펀트나 공지된 첨가제를 함유하고 있어도 된다.
(도포)
실리콘 입자 분산체의 도포는, 실리콘 입자 분산체를 원하는 두께 및 균일성으로 도포할 수 있는 방법이면 특별히 한정되지 않고, 예를 들어 잉크젯법, 스핀 코팅법 등에 의해서 실시할 수 있다.
또한, 이 도포는, 실리콘 입자 분산체막을 건조시켰을 때에 얻어지는 미소결 실리콘막의 두께가, 50 ㎚ 이상, 100 ㎚ 이상, 또는 200 ㎚ 이상이고, 2000 ㎚ 이하, 1000 ㎚ 이하, 500 ㎚ 이하, 또는 300 ㎚ 이하이도록 실시할 수 있다. 구체적으로는, 예를 들어 전계 효과 트랜지스터 (FET) 를 얻는 경우에는, 미소결 실리콘막의 두께가 50 ㎚ 이상, 100 ㎚ 이상이고, 500 ㎚ 이하, 300 ㎚ 이하이도록 도포를 실시할 수 있다. 또한, 태양 전지를 얻는 경우에는, 미소결 실리콘막의 두께가 100 ㎚ 이상, 200 ㎚ 이상이고, 2000 ㎚ 이하, 1000 ㎚ 이하, 500 ㎚ 이하, 또는 300 ㎚ 이하이도록 도포를 실시할 수 있다.
《반도체 적층체의 제조 방법-공정 (b)》
본 발명의 방법의 공정 (b) 에서는, 실리콘 입자 분산체막을 건조시켜 미소결 실리콘막을 형성한다.
(건조)
이 건조는, 실리콘 입자 분산체막으로부터 분산매를 실질적으로 제거할 수 있는 방법이면 특별히 한정되지 않고, 예를 들어 실리콘 입자 분산체막을 갖는 기재를 핫 플레이트 상에 배치하여 실시할 수 있다.
건조 온도는 예를 들어, 기재를 변형, 열화 등 시키지 않도록 선택할 수 있으며, 예를 들어 50 ℃ 이상, 70 ℃ 이상, 90 ℃ 이상이고, 200 ℃ 이하, 400 ℃ 이하, 또는 600 ℃ 이하이도록 선택할 수 있다.
또한, 이 건조는, 공정 (a) 의 도포와 일체의 공정으로서 실시할 수 있으며, 예를 들어 공정 (a) 의 도포를 스핀 코팅에 의해 실시하여, 도포와 건조를 동시에 실시할 수도 있다. 즉, 건조는, 도포와 일체의 공정으로서만 실시하고, 도포와 별도 공정으로서 실시하지 않아도 된다.
《반도체 적층체의 제조 방법-공정 (c)》
본 발명의 방법의 공정 (c) 에서는, 미소결 실리콘막에 광을 조사하여 미소결 실리콘막 중의 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 형성한다.
(조사되는 광)
여기서 조사되는 광으로는, 미소결 실리콘막 중의 실리콘 입자의 소결을 달성할 수 있으면 임의의 광을 사용할 수 있으며, 예를 들어 레이저광을 사용할 수 있다.
여기서 조사되는 광, 특히 펄스상의 광을 사용하는 경우의 광의 파장, 조사 횟수, 조사 에너지, 조사 시간 등에 대해서는, 제 1 본 발명에 관한 기재를 참조할 수 있다.
또, 펄스상 광의 조사 횟수, 조사 에너지, 및 조사 시간을 선택하는 것은, 특히 기재가 폴리머 재료를 갖는 경우에, 열에 의한 폴리머 재료의 열화를 억제하면서 실리콘 입자의 소결을 달성하기 위해서 바람직한 경우가 있다.
(조사 분위기)
실리콘 입자를 소결하기 위한 광 조사는, 비산화성 분위기에 있어서 실시하는 것이 실리콘 입자의 산화를 막기 위해서 바람직하다. 또, 구체적인 비산화성 분위기에 대해서는, 제 1 본 발명의 조사 분위기에 관한 기재를 참조할 수 있다.
이렇게 해서 얻어지는 반도체 실리콘막의 막두께는, 50 ㎚ 이상, 100 ㎚ 이상, 또는 200 ㎚ 이상이고, 2000 ㎚ 이하, 1000 ㎚ 이하, 500 ㎚ 이하, 또는 300 ㎚ 이하일 수도 있다.
《반도체 디바이스의 제조 방법》
반도체 디바이스, 예를 들어 전계 효과 트랜지스터 (FET) 또는 태양 전지를 제조하는 본 발명의 방법은, 본 발명의 방법에 의해서 반도체 적층체를 제조하는 공정을 포함한다. 예를 들어, 전계 효과 트랜지스터를 제조하는 본 발명의 방법은 추가로, 게이트 절연체를 제조하는 공정, 소스 및 드레인 전극을 제조하는 공정 등을 포함할 수 있다. 또한 예를 들어, 태양 전지를 제조하는 본 발명의 방법은, 본 발명의 방법에 의해서 N 형 및 P 형 반도체의 적어도 일방을 제조하는 공정, 집전 전극을 형성하는 공정 등을 포함할 수 있다.
《본 발명의 반도체 적층체 및 반도체 디바이스》
본 발명의 반도체 적층체는, 기재, 및 이 기재의 표면 상에 적층되어 있는 반도체 실리콘막을 갖고, 반도체 실리콘막이 서로 소결되어 있는 복수의 실리콘 입자로 제조되어 있으며, 또한 기재의 표면이 용융 실리콘에 대하여 큰 친화성을 갖는다.
이러한 반도체 적층체는 연속성이 높은 반도체 실리콘막을 갖고, 그것에 의해 바람직한 반도체 특성을 제공할 수 있다.
이러한 반도체 적층체는, 반도체 적층체를 제조하는 본 발명의 방법에 의해서 제조할 수 있다.
본 발명의 반도체 디바이스는 본 발명의 반도체 적층체를 갖는다. 본 발명의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터, 태양 전지 등일 수 있다.
또한, 본 발명의 반도체 적층체 및 반도체 디바이스에 관련해서, 기재, 실리콘 입자, 용융 실리콘에 대하여 큰 친화성을 갖는 재료 등에 대해서는, 반도체 적층체를 제조하는 본 발명의 방법에 관한 기재를 참조할 수 있다.
《《제 6 본 발명》》
《반도체 적층체의 제조 방법》
기재 및 이 기재 상에 적층되어 있는 반도체 실리콘막을 갖는 반도체 적층체를 제조하는 본 발명의 방법은, 하기 공정 (a) ∼ (c) 를 포함한다 :
(a) 분산매 및 상기 분산매 중에 분산되어 있는 실리콘 입자를 함유하는 실리콘 입자 분산체를 기재 상에 도포하여, 실리콘 입자 분산체막을 형성하는 공정,
(b) 상기 실리콘 입자 분산체막을 건조시켜 미소결 반도체 실리콘막을 형성하는 공정, 및
(c) 상기 미소결 반도체 실리콘막에 광을 조사하여 상기 미소결 반도체 실리콘막 중의 상기 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 형성하는 공정.
《반도체 적층체의 제조 방법-공정 (a)》
본 발명의 방법의 공정 (a) 에서는, 분산매 및 상기 분산매 중에 분산되어 있는 실리콘 입자를 함유하는 실리콘 입자 분산체를 기재 상에 도포하여, 실리콘 입자 분산체막을 형성한다.
(분산매)
실리콘 입자 분산체의 분산매는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않으며, 따라서 예를 들어 실리콘 입자와 반응하지 않는 유기 용매를 사용할 수 있다. 분산매는, 실리콘 입자의 산화를 억제하기 위해서 탈수 용매인 것이 바람직하다. 또, 구체적인 분산매에 대해서는, 제 1 본 발명에 관한 기재를 참조할 수 있다.
(실리콘 입자)
실리콘 입자 분산체의 실리콘 입자는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않으며, 예를 들어 특허문헌 6 에서 나타내는 바와 같은 실리콘 입자를 사용할 수 있다. 구체적으로는, 이 실리콘 입자로는 레이저 열분해법, 특히 CO2 레이저를 사용한 레이저 열분해법에 의해서 얻어진 실리콘 입자를 들 수 있다.
이 실리콘 입자는, 다결정 또는 단결정의 코어, 및 아모르퍼스의 외측층으로 이루어지는 실리콘 입자일 수도 있다. 이 경우에는, 다결정 또는 단결정의 코어에 의한 반도체 특성과, 아모르퍼스의 외측층에 의한 소결 용이성과의 조합을 이용할 수 있다.
또한, 실리콘 입자는 바람직하게는, 평균 일차 입자경이 100 ㎚ 이하이다. 따라서 실리콘 입자는 예를 들어, 1 ㎚ 이상, 또는 5 ㎚ 이상이고, 100 ㎚ 이하, 50 ㎚ 이하, 또는 30 ㎚ 이하일 수도 있다. 평균 일차 입자경이 100 ㎚ 이하인 것은, 광에 의한 실리콘 입자의 소결을 실시하기 위해서 바람직하다.
본 발명의 방법에서 사용되는 실리콘 입자 분산체는, 상기 분산매 및 실리콘 입자 이외에, 인, 붕소 등의 도펀트나 공지된 첨가제를 함유하고 있어도 된다.
(기재)
본 발명의 방법에서 사용되는 기재는, 본 발명의 목적 및 효과를 손상시키지 않는 한 제한되지 않는다. 그러나, 본 발명의 방법에서는, 비교적 저온에 있어서 기재 상에서 반도체 실리콘막을 형성할 수 있기 때문에, 내열성이 비교적 낮은 기재, 예를 들어 폴리머 재료를 갖는 기재를 사용할 수 있다. 폴리머 재료를 갖는 기재로는 특히, 표면에 도전성막이 부여된 폴리머 재료로 이루어지는 기재를 사용할 수 있다. 또한, 도전성막은, 금속, 금속 산화물, 특히 인듐아연 산화물 (IZO), 인듐주석 산화물 (ITO) 과 같은 투명 도전성 산화물일 수도 있다.
본 발명의 제조 방법은 저온 프로세스에 의해 실시할 수 있기 때문에, 기재를 위한 폴리머 재료로는, 유리 전이 온도가 300 ℃ 이하, 250 ℃ 이하, 200 ℃ 이하, 100 ℃ 이하, 또는 50 ℃ 이하인 폴리머 재료를 사용할 수 있다.
따라서 예를 들어 폴리머 재료로는, 폴리이미드, 폴리에테르술폰, 폴리카보네이트, 폴리에틸렌테레프탈레이트, 및 폴리에틸렌나프탈레이트로 이루어지는 군에서 선택되는 적어도 1 종을 함유하는 폴리머 재료를 사용할 수 있다. 또한, 이들 중에서, 폴리카보네이트, 폴리에틸렌테레프탈레이트 및 폴리에틸렌나프탈레이트로 이루어지는 군에서 선택되는 적어도 1 종을 함유하는 폴리머 재료, 특히 폴리카보네이트를 50 질량％ 이상 함유하는 폴리머 재료는, 이들 폴리머가 범용성이고, 또한 저렴한 점에서 바람직하다.
(도포)
실리콘 입자 분산체의 도포는, 실리콘 입자 분산체를 원하는 두께 및 균일성으로 도포할 수 있는 방법이면 특별히 한정되지 않고, 예를 들어 잉크젯법, 스핀 코팅법 등에 의해서 실시할 수 있다.
또한, 이 도포는, 실리콘 입자 분산체막을 건조시켰을 때에 얻어지는 미소결 반도체 실리콘막의 두께가, 50 ㎚ 이상, 100 ㎚ 이상, 또는 200 ㎚ 이상이고, 2000 ㎚ 이하, 1000 ㎚ 이하, 500 ㎚ 이하, 또는 300 ㎚ 이하이도록 실시할 수 있다. 구체적으로는, 예를 들어 전계 효과 트랜지스터 (FET) 를 얻는 경우에는, 미소결 반도체 실리콘막의 두께가, 50 ㎚ 이상, 100 ㎚ 이상이고, 500 ㎚ 이하, 300 ㎚ 이하이도록 도포를 실시할 수 있다. 또한, 태양 전지를 얻는 경우에는, 미소결 반도체 실리콘막의 두께가, 100 ㎚ 이상, 200 ㎚ 이상이고, 2000 ㎚ 이하, 1000 ㎚ 이하, 500 ㎚ 이하, 또는 300 ㎚ 이하이도록 도포를 실시할 수 있다.
《반도체 적층체의 제조 방법-공정 (b)》
본 발명의 방법의 공정 (b) 에서는, 실리콘 입자 분산체막을 건조시켜 미소결 반도체 실리콘막을 형성한다.
(건조)
이 건조는, 실리콘 입자 분산체막으로부터 분산매를 실질적으로 제거할 수 있는 방법이면 특별히 한정되지 않고, 예를 들어 실리콘 입자 분산체막을 갖는 기재를 핫 플레이트 상에 배치하여 실시할 수 있다.
건조 온도는 예를 들어, 기재를 변형, 열화 등 시키지 않도록 선택할 수 있으며, 예를 들어 50 ℃ 이상, 70 ℃ 이상, 90 ℃ 이상이고, 100 ℃ 이하, 150 ℃ 이하, 200 ℃ 이하, 또는 250 ℃ 이하이도록 선택할 수 있다.
《반도체 적층체의 제조 방법-공정 (c)》
본 발명의 방법의 공정 (c) 에서는, 미소결 반도체 실리콘막에 광을 조사하여 미소결 반도체 실리콘막 중의 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 형성한다.
(조사되는 광)
여기서 조사되는 광으로는, 미소결 반도체 실리콘막 중의 실리콘 입자의 소결을 달성할 수 있으면 임의의 광을 사용할 수 있으며, 예를 들어 레이저광을 사용할 수 있다.
여기서 조사되는 광, 특히 펄스상의 광을 사용하는 경우의 광의 파장, 조사 횟수, 조사 에너지, 조사 시간 등에 대해서는, 제 1 본 발명에 관한 기재를 참조할 수 있다.
또, 상기한 바와 같이 펄스상 광의 조사 횟수, 조사 에너지, 및 조사 시간을 선택하는 것은, 특히 기재가 폴리머 재료를 갖는 경우에, 열에 의한 폴리머 재료의 열화를 억제하면서 실리콘 입자의 소결을 달성하기 위해서 바람직한 경우가 있다.
(조사 분위기)
실리콘 입자를 소결하기 위한 광 조사는, 비산화성 분위기에 있어서 실시하는 것이 실리콘 입자의 산화를 막기 위해서 바람직하다. 또, 구체적인 비산화성 분위기에 대해서는, 제 1 본 발명의 조사 분위기에 관한 기재를 참조할 수 있다.
《반도체 적층체의 제조 방법-추가의 공정 (제 2 반도체 실리콘막)》
또한, 반도체 적층체를 제조하는 본 발명의 방법은, 하기 공정 (a') ∼ (c') 를 추가로 포함할 수 있다 :
(a') 제 2 분산매 및 상기 제 2 분산매 중에 분산되어 있는 제 2 실리콘 입자를 함유하는 제 2 실리콘 입자 분산체를 공정 (c) 에 있어서 얻어진 상기 반도체 실리콘막에 도포하여, 제 2 실리콘 입자 분산체막을 형성하는 공정,
(b') 상기 제 2 실리콘 입자 분산체막을 건조시켜, 제 2 미소결 반도체 실리콘막을 형성하는 공정, 및
(c') 상기 제 2 미소결 반도체 실리콘막에 광을 조사하여 상기 제 2 미소결 반도체 실리콘막 중의 상기 제 2 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 형성하는 공정.
이와 같이 공정 (a') ∼ (c') 를 추가로 포함하는 본 발명의 방법에서는, 반도체 특성이 더욱 우수한 반도체 실리콘막을 얻을 수 있다. 본 발명은 원리에 의해서 한정되는 것은 아니지만, 이는, 공정 (a) ∼ (c) 에 의해서 얻어진 반도체 실리콘막의 공극을, 공정 (a') 및 (b') 에 있어서 도포 및 건조된 제 2 실리콘 입자 분산체내의 실리콘 입자가 충전하고, 그리고 공정 (c') 에 있어서 이 실리콘 입자가 소결되어 반도체 실리콘막의 일부가 됨으로써, 치밀한 반도체 실리콘막이 얻어지는 것에 따른 것으로 생각된다.
또, 공정 (a') ∼ (c') 의 상세 및 거기에서 언급되어 있는 재료에 대해서는, 공정 (a) ∼ (c) 에 관한 상기 기재를 각각 참조할 수 있다.
《반도체 적층체의 제조 방법-추가의 공정 (도펀트 주입막)》
또한, 반도체 적층체를 제조하는 본 발명의 방법은, 하기 공정 (a") ∼ (c") 를 추가로 포함할 수 있다 :
(a") 제 3 분산매 및 상기 제 3 분산매 중에 분산되어 있는 제 3 실리콘 입자를 함유하는 제 3 실리콘 입자 분산체를 공정 (c) 또는 (c') 에 있어서 얻어진 상기 반도체 실리콘막의 선택된 영역에 도포하여, 제 3 실리콘 입자 분산체막을 형성하는 공정으로서, 상기 제 3 실리콘 입자가 p 형 또는 n 형 도펀트에 의해 도프되어 있는 공정,
(b") 상기 제 3 실리콘 입자 분산체막을 건조시켜 미소결 도펀트 주입막을 형성하는 공정, 및
(c") 상기 미소결 도펀트 주입막에 광을 조사함으로써, 상기 미소결 도펀트 주입막 중의 상기 제 3 실리콘 입자를 소결시켜 도펀트 주입막을 형성하며, 또한 상기 반도체 실리콘막의 선택된 영역을 상기 p 형 또는 n 형 도펀트에 의해 도프하는 공정.
이와 같이 공정 (a") ∼ (c") 를 추가로 포함하는 본 발명의 방법에서는, 포토리소그래피 공정을 사용하지 않고서, 선택된 영역에 확산 영역을 형성할 수 있다.
구체적으로는 예를 들어, 본 발명의 방법을 사용하여 얻어지는 셀렉티브 이미터형 태양 전지 및 백 컨택트형 태양 전지의 구성에 대해서는, 제 1 본 발명에 관한 기재를 참조할 수 있다.
본 발명의 방법에 의해서, 셀렉티브 이미터형 태양 전지를 제조하는 경우, 예를 들어 제 1 의 본 발명에 관해서 도 3 ∼ 도 6 에서 나타내는 바와 같이 하여 제조할 수 있다.
또한, 예를 들어 본 발명의 방법을 사용하여 얻어지는 전계 효과 트랜지스터에서는, 도 70 에 나타내는 바와 같이, 기재 (F72), 반도체 실리콘막인 반도체층 (F78), 게이트 절연막 (F73), 게이트 전극 (F74), 소스 전극 (F75) 및 드레인 전극 (F76) 을 갖고, 또한 소스 전극 및 드레인 전극과 반도체층이 접촉하는 지점에 있어서, 반도체층 (F78) 이 n 형 또는 p 형으로 도프되어 있는 도프 영역 (F78b) 을 가지고 있다. 여기서, 도프 영역 (F78b) 은, 도펀트 주입막 (F78a) 에서 유래하는 도펀트에 의해 도펀트 농도가 높아져 있다.
본 발명의 방법을 사용하여, 도 70 에 나타내는 전계 효과 트랜지스터를 제조하는 경우, 반도체층 (F78) 의 특정한 영역에, 도펀트에 의해 도프되어 있는 입자를 함유하는 분산체를 적용하고, 이것을 건조시켜 미소결 도펀트 주입막으로 하고, 그리고 이 미소결 도펀트 주입막에 광 조사를 실시함으로써, 반도체층의 특정한 영역을 n 형 또는 p 형 도펀트에 의해 도프하는 것과 함께, 미소결 도펀트 주입막을 소결시켜, 반도체층과 일체화된 도펀트 주입막 (F78a) 으로 할 수 있다.
또한, 본 발명의 방법에 있어서는, p 형 또는 n 형 도펀트에 의해 도프되어 있는 실리콘 입자를 사용하여 도펀트 주입막을 형성하는 것과 함께, 이 실리콘 입자의 도펀트와는 상이한 형의 도펀트에 의해 도프되어 있는 다른 실리콘 입자를 사용하여, 다른 형의 도펀트 주입막을 형성할 수도 있다.
도펀트는 p 형 또는 n 형 도펀트 중 어느 것이어도 되고, 예를 들어 붕소 (B), 알루미늄 (Al), 갈륨 (Ga), 인듐 (In), 티탄 (Ti), 인 (P), 비소 (As), 안티몬 (Sb), 또는 그들의 조합으로 이루어지는 군에서 선택된다.
제 3 실리콘 입자가 도프되어 있는 정도는, 도펀트 주입막, 및 진성 반도체 원소로 이루어지는 반도체층 또는 기판에 있어서의 원하는 도펀트 농도 등에 의존하여 결정할 수 있다. 구체적으로는 예를 들어, 제 3 실리콘 입자는, 도펀트를 1 × 1019 atoms/㎤ 이상, 1 × 1020 atoms/㎤ 이상, 5 × 1020 atoms/㎤ 이상, 또는 1 × 1021 atoms/㎤ 이상 함유할 수 있다.
또한, 공정 (a") ∼ (c") 의 상세 및 거기에서 언급되어 있는 재료에 대해서는, 공정 (a) ∼ (c) 에 관한 상기 기재를 각각 참조할 수 있다.
《반도체 적층체의 제조 방법-반도체 실리콘막》
본 발명의 방법에 의해서 제조된 반도체 적층체의 반도체 실리콘막은, 캐리어 이동도가, 예를 들어 0.1 ㎠/V·s 이상, 0.5 ㎠/V·s 이상, 1.0 ㎠/V·s 이상, 2.0 ㎠/V·s 이상, 5.0 ㎠/V·s 이상, 또는 10.0 ㎠/V·s 이상이다. 또한 이 반도체 실리콘막은 온-오프비가, 예를 들어 102 이상, 103 이상, 또는 104 이상이다.
《반도체 디바이스의 제조 방법》
반도체 디바이스, 예를 들어 전계 효과 트랜지스터 (FET) 또는 태양 전지를 제조하는 본 발명의 방법은, 본 발명의 방법에 의해서 반도체 적층체를 제조하는 공정을 포함한다. 예를 들어, 전계 효과 트랜지스터를 제조하는 본 발명의 방법은 추가로, 게이트 절연체를 제조하는 공정, 소스 및 드레인 전극을 제조하는 공정 등을 포함할 수 있다. 또한 예를 들어, 태양 전지를 제조하는 본 발명의 방법은, 본 발명의 방법에 의해서 N 형 및 P 형 반도체의 적어도 일방을 제조하는 공정, 집전 전극을 형성하는 공정 등을 포함할 수 있다.
《본 발명의 반도체 적층체 및 반도체 디바이스》
본 발명의 반도체 적층체는, 폴리머 재료를 갖는 기재, 및 이 기재 상에 적층되어 있는 반도체 실리콘막을 갖는다. 여기서, 이 반도체 적층체로는, 반도체 실리콘막이 서로 소결되어 있는 복수의 실리콘 입자로 제조되어 있고, 또한 반도체 실리콘막의 캐리어 이동도가 1.0 ㎠/V·s 이상이다.
이러한 반도체 적층체는, 반도체 실리콘막에 의한 유익한 반도체 특성을 제공하면서도, 기재로서 폴리머 재료를 갖는 기재를 사용함으로써 가요성, 경량성 및/또는 저비용성을 가질 수 있다.
이러한 반도체 적층체는, 반도체 적층체를 제조하는 본 발명의 방법에 의해서 제조할 수 있다.
본 발명의 반도체 디바이스는 본 발명의 반도체 적층체를 갖는다. 본 발명의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터, 태양 전지 등일 수 있다.
또한, 본 발명의 반도체 적층체 및 반도체 디바이스에 관련해서, 기재, 실리콘 입자, 캐리어 이동도, 온-오프비 등에 대해서는, 반도체 적층체를 제조하는 본 발명의 방법에 관한 기재를 참조할 수 있다.
실시예
《《제 1 본 발명》》
<실시예 A1>
(붕소 (B) 도프 실리콘 입자의 제조)
실리콘 입자는, 모노실란 (SiH4) 가스를 원료로 하여, 이산화탄소 (CO2) 레이저를 사용한 레이저 열분해 (LP : Laser Pyrolysis) 법에 의해 제조하였다. 이 때, SiH4 가스와 함께 B2H6 가스를 도입하여, 붕소 도프 실리콘 입자를 얻었다.
얻어진 붕소 도프 실리콘 입자의 도핑 농도는 1 × 1021 atoms/㎤ 이었다. 또한, 얻어진 붕소 도프 실리콘 입자는 평균 일차 입자경이 약 5.5 ㎚ (최대 입자경 15 ㎚, 최소 입자경 2 ㎚) 이고, 분산의 값은 6 ㎚ 였다. 또한, 얻어진 붕소 도프 실리콘 입자의 결정화도는 5 ％ 였다.
(분산체의 조제)
상기한 바와 같이 하여 얻은 붕소 도프 실리콘 입자를 이소프로필알코올 (IPA) 중에 초음파 분산시켜, 고형분 농도 2 wt％ 의 실리콘 입자 분산체를 얻었다.
(기재의 준비)
인 도프 실리콘 기재 (두께 280 ㎛, 비저항 1 ∼ 5 Ωcm) 를 아세톤 및 이소프로필알코올 중에서 각 5 분간씩 초음파 세정하고, 5 ％ 불화수소 수용액 중에서 10 분간 산화막 제거를 실시하고, 그리고 세정액 (Frontier Cleaner (칸토 화학 제조)) 으로 파티클 제거를 실시하여, 청정화된 기재를 준비하였다.
(도포)
기재는 중앙 가로세로 5 × 15 ㎜ 이외의 부분에 멘딩 테이프를 붙여, 5 × 15 ㎜ 의 부분에만 실리콘 입자가 퇴적되도록 규정하였다. 실리콘 입자 분산체를 기재 상에 몇 방울 적하하고, 500 rpm 으로 5 초간에 걸쳐, 그리고 4000 rpm 으로 10 초간에 걸쳐 스핀 코트함으로써, 기재에 실리콘 입자 분산체를 도포하였다.
(건조)
실리콘 입자 분산체가 도포된 기재를 70 ℃ 의 핫 플레이트 상에서 건조시킴으로써 실리콘 입자 분산체 중의 분산매인 이소프로필알코올을 제거하고, 그것에 의해 실리콘 입자를 함유하는 미소결 실리콘 입자막 (막두께 300 ㎚) 을 형성하였다.
(광 조사)
다음으로, 이 미소결 실리콘 입자막에 대하여 레이저광 조사 장치 (Quantronix 사 제조, 상품명 Osprey 355-2-0) 를 사용하여 YVO4 레이저 (파장 355 ㎚) 를 조사하여, 미소결 실리콘 입자막 중의 실리콘 입자를 용융 및 소결시켜 도펀트 주입층으로 하고, 그것에 의해 기재 및 도펀트 주입층의 적층체를 얻었다.
여기서, 조사한 YVO4 레이저는, 단면이 직경 73 ㎛ 의 원형으로, 그것을 기재 상에서 주사시킴으로써, 아르곤 분위기에 있어서 실리콘 입자를 용융 및 소결시켰다. 레이저광 조사 조건은, 조사 에너지 250 mJ/(㎠·shot), 쇼트수 20 회, 및 1 쇼트당 조사 시간 30 나노초로 하였다.
(평가-SEM 분석)
제조된 적층체의 표면 형태를 FE-SEM (전계 방사형 주사 전자 현미경) (히타치 하이테크놀로지즈 제조, S5200형) 으로 관찰한 결과를 도 9 에 나타낸다. 이 관찰 결과로부터는, 도펀트 주입층이 기재와 일체화되어 있는 것을 알 수 있다.
(평가-TEM 분석)
제조된 적층체의 표면 형태를 투과 전자 현미경 (TEM) (닛폰 전자 제조, JEM2010) 으로 관찰한 결과를 도 10 에 나타낸다. 또한, 도 10 에 있어서 B-1 ∼ B-4 로 나타내는 지점을, 도 11 ∼ 도 14 에 있어서 확대하여 나타내고 있다. 이 관찰 결과로부터는, 도펀트 주입층이 기재와 일체화되어 있고, 또한 도펀트 주입층의 결정 방위와 실리콘 기재의 결정 방위가 같은 것을 알 수 있다.
(평가-전자 회절 분석)
제조된 적층체의 표면 형태를 전자 회절 분석 (닛폰 전자 제조, JEM2010 부속 기능) 으로 관찰한 결과를 도 16 ∼ 도 22 에 나타낸다. 여기서, 도 16 ∼ 도 22 는 각각, 도 15 에서 나타내는 FE-SEM 측면 단면 사진에 있어서 번호 1 ∼ 7 로 나타내는 지점에 관한 전자 회절 분석 결과이다. 이 관찰 결과로부터는, 도펀트 주입층이 기재와 일체화되어 있고, 또한 도펀트 주입층의 결정 방위와 실리콘 기재의 결정 방위가 같은 것을 알 수 있다.
(평가-Dynamic SIMS 측정)
제조된 태양 전지의 Dynamic SIMS (동적 2 차 이온 질량 분석) 을, CAMECA IMS-7f 를 사용하여 실시하였다. 측정 조건은 일차 이온종 O2 +, 일차 가속 전압 : 3.0 kV, 검출 영역 30 ㎛Φ 이다. Dynamic SIMS 의 결과를 도 23 에 나타낸다. 이 관찰 결과로부터는, 도펀트 주입층에 의해서, 도펀트 주입층에서 유래하는 p 형 또는 n 형 도펀트에 의해 기재가 도프되어 있는 것을 알 수 있다.
구체적으로는, 도프 농도는, 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 약 1 × 1021 atoms/㎤ 이고, 또한 도펀트 주입층의 표면에서부터 0.3 ㎛, 특히 0.2 ㎛ 의 깊이에 있어서 1 × 1019 atoms/㎤ ∼ 1 × 1020 atoms/㎤ 의 범위 내였다.
(평가-SCM 측정)
제조된 적층체의 SCM (주사형 커패시턴스 현미경) 측정을, 주사형 커패시턴스 현미경 (니혼 비코사 제조 Nanoscope IV) 을 사용하여 실시하였다. 측정 조건은 단침 곡률 반경 20 ∼ 40 ㎚, 측정 범위 2 × 2 ㎛, 주사 속도 1.0 Hz 이다. SCM 의 결과를 도 24 에 나타낸다. 이 관찰 결과로부터는, 도펀트가 기재에 도프된 것, 또한, 도프된 영역에 p 층이 형성되어 있는 것, 그리고 기재 부분의 n 층의 영역과 도프에 의해 형성된 p 층의 p-n 접합 계면에서 공핍층이 형성된 것이 확인되었다. 따라서, 붕소가 도펀트 주입층으로부터 레이저에 의한 광 조사에 의해 주입된 것을 알 수 있다.
(평가-캐리어 트랩)
실리콘 입자 분산체를 도포한 면에 대해 스퍼터링 장치를 사용하여 IZO 박막 (200 ㎚) 을 형성하고, 또한 이면에 대해 증착 장치를 사용하여 Ag 전극을 형성하여, 도 25 에 나타내는 태양 전지를 제조하였다.
제조된 태양 전지의 I-V (전류-전압) 특성 평가를 솔라 시뮬레이터 (아사히 분광 제조, HAL-320) 를 사용하여 실시하였다. IZO 전극 사이에 -100 ∼ 500 mV 의 가변 전압을 인가하여, 전극 사이에 흐르는 전류의 변화를 조사하였다. 이 태양 전지의 I-V (전류-전압) 특성 평가의 결과를 표 A1 및 도 26 에 나타낸다. 이 관찰 결과로부터는, 도펀트 주입층이 기재와 일체화되어 있고, 또한 도펀트 주입층과 기재와의 계면에 있어서 캐리어가 유의하게 트랩되어 있지 않은 것을 알 수 있다.
<실시예 A2>
(인 (P) 도프 실리콘 입자의 제조)
실리콘 입자는, 모노실란 (SiH4) 가스를 원료로 하여, 이산화탄소 (CO2) 레이저를 사용한 레이저 열분해 (LP : Laser Pyrolysis) 법에 의해 제조하였다. 이 때, SiH4 가스와 함께 PH3 가스를 도입하여, 인 도프 실리콘 입자를 얻었다.
얻어진 인 도프 실리콘 입자의 도핑 농도는 1 × 1021 atoms/㎤ 이었다. 또한, 얻어진 인 도프 실리콘 입자는, 평균 일차 입자경이 약 8.0 ㎚ (최대 입자경 16 ㎚, 최소 입자경 4 ㎚) 이고, 분산의 값은 4.3 ㎚ 였다. 또한, 얻어진 인 도프 실리콘 입자의 결정화도는 12 ％ 였다.
(분산체의 조제)
상기한 바와 같이 하여 얻은 인 도프 실리콘 입자를 이소프로필알코올 (IPA) 중에 초음파 분산시켜, 고형분 농도 1 wt％ 의 실리콘 입자 분산체를 얻었다.
(기재의 준비)
붕소 도프 실리콘 기재 (두께 280 ㎛, 비저항 1 ∼ 5 Ωcm) 를 아세톤 및 이소프로필알코올 중에서 각 5 분간씩 초음파 세정하고, 5 ％ 불화수소 수용액 중에서 10 분간 산화막 제거를 실시하고, 그리고 세정액 (Frontier Cleaner (칸토 화학 제조)) 으로 파티클 제거를 실시하여, 청정화된 기재를 준비하였다.
(도포)
실시예 A1 과 동일하게 하여, 기재에 실리콘 입자 분산체를 도포하였다.
(건조)
실시예 A1 과 동일하게 하여, 미소결 실리콘 입자막을 형성하였다. 단 여기서는, 얻어진 미소결 실리콘 입자막의 막두께는 100 ㎚ 였다.
(광 조사)
다음으로, 이 미소결 실리콘 입자막에 대해 레이저광 조사 장치 (Quantronix 사 제조, 상품명 Osprey 355-2-0) 를 사용하여 YVO4 레이저 (파장 355 ㎚) 를 조사하여, 미소결 실리콘 입자막 중의 실리콘 입자를 용융 및 소결시켜 도펀트 주입층으로 하고, 그것에 의해 기재 및 도펀트 주입층의 적층체를 얻었다.
여기서, 조사한 YVO4 레이저는, 단면이 직경 73 ㎛ 의 원형으로, 그것을 기재 상에서 주사시킴으로써, 아르곤 분위기에 있어서 실리콘 입자를 소결시켰다. 레이저광 조사 조건은, 조사 에너지 400 mJ/(㎠·shot), 쇼트수 20 회, 및 1 쇼트당 조사 시간 30 나노초로 하였다.
(평가-SEM 분석)
제조된 적층체의 표면 형태를 FE-SEM (히타치 하이테크놀로지즈 제조, S5200형) 으로 관찰한 결과를 도 27 에 나타낸다. 이 관찰 결과로부터는, 도펀트 주입층이 기재와 일체화되어 있는 것을 알 수 있다.
(평가-Dynamic SIMS 측정)
제조된 적층체의 Dynamic SIMS 측정을 CAMECA IMS-7f 를 사용하여 실시하였다. 측정 조건은 일차 이온종 O2 +, 일차 가속 전압 : 10.0 kV, 검출 영역 60 ㎛Φ 이다. Dynamic SIMS 의 결과를 도 28 에 나타낸다. 이 관찰 결과로부터는, 도펀트 주입층에 의해서, 도펀트 주입층에서 유래하는 p 형 또는 n 형 도펀트에 의해 기재가 도프되어 있는 것을 알 수 있다.
구체적으로는, 도프 농도는, 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ ∼ 1 × 1021 atoms/㎤ 의 범위 내이고, 또한 도펀트 주입층의 표면에서부터 0.3 ㎛, 특히 0.2 ㎛ 의 깊이에 있어서 1 × 1018 atoms/㎤ ∼ 1 × 1019 atoms/㎤ 의 범위 내였다.
(평가-SCM 측정)
제조된 적층체의 SCM 측정을 주사형 커패시턴스 현미경 (니혼 비코사 제조 Nanoscope IV) 을 사용하여 실시하였다. 측정 조건은 단침 곡률 반경 20 ∼ 40 ㎚, 측정 범위 2 × 2 ㎛, 주사 속도 1.0 Hz 이다. SCM 의 결과를 도 29 에 나타낸다. 이 관찰 결과로부터는, 도펀트가 기재에 도프된 것, 또한, 도프된 영역에 n 층이 형성되어 있는 것, 그리고 기재 부분의 n 층의 영역과 도프에 의해 형성된 n 층의 p-n 접합 계면에서 공핍층이 형성된 것이 확인되었다. 따라서, 인이 실리콘 입자 분산체로부터 레이저에 의한 광 조사에 의해 주입된 것을 알 수 있다.
(평가-캐리어 트랩)
실리콘 입자 분산체를 도포한 면에 대해 스퍼터링 장치를 사용하여 IZO 박막 (200 ㎚) 을 형성하고, 또한 이면에 대해 증착 장치를 사용하여 Ag 전극을 형성하여, 도 30 에 나타내는 태양 전지를 제조하였다.
제조된 태양 전지의 I-V (전류-전압) 특성 평가를 솔라 시뮬레이터 (아사히 분광 제조, HAL-320) 를 사용하여 실시하였다. IZO 전극 사이에 -100 ∼ 500 mV 의 가변 전압을 인가하여, 전극 사이에 흐르는 전류의 변화를 조사하였다. 이 태양 전지의 I-V (전류-전압) 특성 평가의 결과를 표 A1 및 도 31 에 나타낸다. 이 관찰 결과로부터는, 도펀트 주입층이 기재와 일체화되어 있고, 또한 도펀트 주입층과 기재와의 계면에 있어서 캐리어가 유의하게 트랩되어 있지 않은 것을 알 수 있다.
<비교예 1>
(인 (P) 도프 실리콘 입자)
평균 일차 입자경이 약 20.0 ㎚ (최대 입자경 42 ㎚, 최소 입자경 7 ㎚), 입경 분포의 분산 35.5 ㎚ 의 인 도프 실리콘 입자를 사용하였다. 이 인 도프 실리콘 입자의 결정화도는 49 ％ 였다.
(분산체의 조정)
상기 인 도프 실리콘 입자를 이소프로필알코올 (IPA) 중에 초음파 분산시켜, 고형분 농도 2 wt％ 의 실리콘 입자 분산체를 얻었다.
(기재의 준비)
실시예 A2 와 동일하게 하여, 청정화된 붕소 도프 실리콘 기재를 준비하였다.
(도포)
실시예 A1 및 A2 와 동일하게 하여, 기재에 실리콘 입자 분산체를 도포하였다.
(건조)
실시예 A1 및 A2 와 동일하게 하여, 미소결 실리콘 입자막을 형성하였다. 단 여기서는, 얻어진 미소결 실리콘 입자막의 막두께는 300 ㎚ 였다.
(광 조사)
다음으로, 이 미소결 실리콘 입자막에 대하여 레이저광 조사 장치 (Quantronix 사 제조, 상품명 Osprey 355-2-0) 를 사용하여 YVO4 레이저 (파장 355 ㎚) 를 조사하여, 미소결 실리콘 입자막 중의 실리콘 입자를 용융 및 소결시켜 도펀트 주입층으로 하고, 그것에 의해 기재 및 도펀트 주입층의 적층체를 얻었다.
여기서, 조사한 YVO4 레이저는, 단면이 직경 73 ㎛ 의 원형으로, 그것을 기재 상에서 주사시킴으로써, 아르곤 분위기에 있어서 실리콘 입자를 소결시켰다. 레이저광 조사 조건은, 조사 에너지 250 mJ/(㎠·shot), 쇼트수 30 회, 및 1 쇼트당 조사 시간 30 나노초로 하였다.
(평가-SEM 분석)
제조된 적층체의 표면 형태를 FE-SEM (히타치 하이테크놀로지즈 제조, S5200형) 으로 관찰한 결과를 도 32 에 나타낸다. 이 관찰 결과로부터는, 도펀트 주입층의 실리콘 입자가 그 형태를 유지하고 있어, 도펀트 주입층이 기재와 일체화되어 있지 않은 것을 알 수 있다.
(평가-캐리어 트랩)
실리콘 입자 분산체를 도포한 면에 대해 스퍼터링 장치를 사용하여 IZO 박막 (200 ㎚) 을 형성하고, 또한 이면에 대해 증착 장치를 사용하여 Ag 전극을 형성하여, 도 30 에 나타내는 태양 전지를 제조하였다.
제조된 태양 전지의 I-V (전류-전압) 특성 평가를 솔라 시뮬레이터 (아사히 분광 제조, HAL-320) 를 사용하여 실시하였다. IZO 전극 사이에 -100 ∼ 500 mV 의 가변 전압을 인가하여, 전극 사이에 흐르는 전류의 변화를 조사하였다. 이 태양 전지의 I-V (전류-전압) 특성 평가의 결과를 표 A1 및 도 33 에 나타낸다.
Figure 112013062646754-pat00002
<실시예 A3>
(인 (P) 도프 실리콘 입자의 제조)
실리콘 입자는, 모노실란 (SiH4) 가스를 원료로 하여, 이산화탄소 (CO2) 레이저를 사용한 레이저 열분해 (LP : Laser Pyrolysis) 법에 의해 제조하였다. 이 때, SiH4 가스와 함께 PH3 가스를 도입하여, 인 도프 실리콘 입자를 얻었다.
얻어진 인 도프 실리콘 입자의 도핑 농도는 1 × 1021 atoms/㎤ 이었다. 또한, 얻어진 인 도프 실리콘 입자는 평균 일차 입자경이 약 7.0 ㎚ 였다.
(분산체의 조제)
상기한 바와 같이 하여 얻은 인 도프 실리콘 입자를 이소프로필알코올 (IPA) 중에 초음파 분산시켜, 고형분 농도 2 wt％ 의 실리콘 입자 분산체를 얻었다.
(기재의 준비)
인 (P) 도프 실리콘 기재 (두께 280 ㎛, 비저항 5 Ωcm 이하) 를 아세톤 및 이소프로필알코올 중에서 각 5 분간씩 초음파 세정하고, 세정액 (Frontier Cleaner, 칸토 화학 제조) 으로 파티클 제거를 실시하고, 그 후, 5 ％ 불화수소 수용액 중에서 10 분간에 걸쳐 산화막 제거하여, 청정화된 기재를 준비하였다.
(도포)
실리콘 입자 분산체를 기재 상에 몇 방울 적하하고, 500 rpm 으로 5 초간에 걸쳐, 그리고 4000 rpm 으로 10 초간에 걸쳐 스핀 코트함으로써, 기재에 실리콘 입자 분산체를 도포하였다.
(건조)
실시예 A1 과 동일하게 하여, 미소결 실리콘 입자막을 형성하였다. 단 여기서는, 얻어진 미소결 실리콘 입자막의 막두께는 200 ㎚ 였다.
(광 조사)
다음으로, 이 미소결 실리콘 입자막에 대하여 레이저광 조사 장치 (Quantronix 사 제조, 상품명 Osprey 355-2-0) 를 사용하여 아르곤 분위기에서 YVO4 레이저 (파장 355 ㎚) 를 조사하여, 미소결 실리콘 입자막을 소결시켜 도펀트 주입층으로 하고, 그것에 의해 기재 및 도펀트 주입층의 적층체를 얻었다.
기재 이면에 대해서도 동일하게 분산체의 도포, 건조, 광 조사를 실시하여, 기재 이면에 도펀트 주입층을 형성하였다.
여기서, 조사한 YVO4 레이저는, 단면이 직경 100 ㎛ 의 원형으로, 그것을 기재 상에서 주사시킴으로써, 아르곤 분위기에 있어서 실리콘 입자를 용융 및 소결시켰다. 레이저광 조사 조건은, 조사 에너지 500 mJ/(㎠·shot), 쇼트수 20 회, 및 조사 시간 30 나노초/쇼트로 하였다.
(평가-라이프타임 측정)
제조된 적층체의 라이프타임을 라이프타임 측정 장치 (SEMILAB, WT-2000) 로 관찰하였다.
이것에 의하면, 세정 후 미처리의 실리콘 기재에서의 라이프타임이 9 μ초이었던 데에 반하여, 도펀트 주입층을 양면에 퇴적시킨 실리콘 기재에서의 라이프타임은 107 μ초였다. 이 측정 결과로부터는, 실리콘 입자 분산체를 사용하여 실리콘 기재의 표면에 도펀트 주입층을 형성함으로써 라이프타임이 향상되는 것을 알 수 있다.
(평가-Dynamic SIMS 분석)
도펀트 주입층을 갖는 실리콘 기재의 SIMS (동적 2 차 이온 질량 분석) 을 CAMECA IMS-7f 를 사용하여 실시하였다. 측정 조건은, 일차 이온종 O2 +, 일차 가속 전압 : 3.0 kV, 검출 영역 30 ㎛Φ 이었다.
SIMS 의 결과를 도 35 에 나타낸다. 이 관찰 결과로부터는, 고도펀트 주입층이 실리콘 기재 표면에 형성되어 있는 것을 알 수 있다. 구체적으로는, 도프 농도는, 도펀트 주입층의 표면에서부터 0.1 ㎛ 의 깊이에 있어서 1 × 1020 atoms/㎤ 이상이면서, 또한 도펀트 주입층의 표면에서부터 0.3 ㎛, 특히 0.2 ㎛ 의 깊이에 있어서 1 × 1016 atoms/㎤ 이하였다.
(평가-SEM 분석)
제조된 적층체의 표면 형태를 FE-SEM (전계 방사형 주사 전자 현미경) (히타치 하이테크놀로지즈 제조, S5200형) 으로 관찰한 결과를 도 36 에 나타낸다. 이 관찰 결과로부터는, 도펀트 주입층이 기재와 일체화되어 있는 것을 알 수 있다.
(평가-TEM 분석)
제조된 적층체의 표면 형태를 투과 전자 현미경 (TEM) (닛폰 전자 제조, JEM2010) 으로 관찰한 결과를 도 37 에 나타낸다. 또한, 도 37 에 있어서 A ∼ C 로 나타내는 지점을, 각각 도 38 ∼ 도 40 에 있어서 확대하여 나타내고 있다. 이 관찰 결과로부터는, 도펀트 주입층이 기재와 일체화되어 있다는 것을 알 수 있다.
(평가-전자 회절 분석)
제조된 적층체의 표면 형태를 전자 회절 분석 (닛폰 전자 제조, JEM2010 부속 기능) 으로 관찰한 결과를 도 41 ∼ 도 43 에 나타낸다. 여기서, 도 41 ∼ 도 43 은 각각, 도 37 에서 나타내는 FE-SEM 측면 단면 사진에 있어서 A ∼ C 로 나타내는 지점에 관한 전자 회절 분석 결과이다. 이 관찰 결과로부터는, 도펀트 주입층의 결정 방위와 실리콘 기재의 결정 방위가 같은 것을 알 수 있다.
<비교예 2>
광 조사 후에 램프 가열 장치 (알박 이공, MILA-5000) 로, 1000 ℃ 에서 20 분간 열처리를 한 것 이외에는 실시예 A1 과 동일하게 하여, 도펀트 주입층을 갖는 실리콘 기재를 제조하였다.
(평가-라이프타임 측정)
제조된 적층체의 라이프타임을 라이프타임 측정 장치 (SEMILAB, WT-2000) 로 관찰하였다.
이것에 의하면, 세정 후 미처리의 실리콘 기재에서의 라이프타임이 9 μ초이었던 데에 반하여, 도펀트 주입층을 양면에 퇴적시킨 실리콘 기재에서의 라이프타임은 1.1 μ초였다. 이 측정 결과로부터는, 열처리에 의해서 도펀트 주입층으로부터의 도펀트의 확산이 진행되면, 라이프타임이 저하되는 것을 알 수 있다.
(평가-Dynamic SIMS 분석)
도펀트 주입층을 갖는 실리콘 기재의 SIMS (동적 2 차 이온 질량 분석) 을 CAMECA IMS-7f 를 사용하여 실시하였다. 측정 조건은, 일차 이온종 O2 +, 일차 가속 전압 : 3.0 kV, 검출 영역 30 ㎛Φ 이었다.
SIMS 의 결과를 도 44 에 나타낸다. 이 관찰 결과로부터는, 실시예 A1 과 비교하여, 열처리에 의해서 도펀트 주입층으로부터의 도펀트의 확산이 진행되어 있는 것을 알 수 있다. 구체적으로는, 도프 농도는, 도펀트 주입층의 표면에서부터 0.1 ㎛ 및 0.2 ㎛ 깊이의 어디에 있어서도 1 × 1020 atoms/㎤ ∼ 1 × 1021 atoms/㎤ 의 범위 내였다.
《《제 2 본 발명》》
<실시예 B1>
(실리콘 입자 분산체의 조제)
인 (P) 도프 실리콘 입자를, SiH4 가스 및 PH3 가스를 원료로 하여, CO2 레이저를 사용한 레이저 열분해 (LP : Laser Pyrolysis) 법에 의해 제조하였다. 얻어진 인 도프 실리콘 입자는 평균 일차 입자경이 약 7 ㎚, 최소 입자경 4 ㎚, 입경 분포의 분산이 3 ㎚2, 도핑 농도가 1 × 1021 원자/㎤ 이었다. 이 인 도프 실리콘 입자를 이소프로필알코올 (IPA) (비점 : 약 82 ℃) 중에 초음파 분산시켜, 고형분 농도 2 wt％ 의 인 도프 실리콘 입자 분산체를 얻었다.
(기재의 준비)
붕소 (B) 도프 실리콘 기재 (두께 280 ㎛, 비저항 5 Ωcm 이하) 를 아세톤 및 이소프로필알코올 중에서 각 5 분간씩 초음파 세정하고, 5 ％ 불화수소 수용액 중에서 10 분간에 걸쳐 산화막 제거하고, 그리고 세정액 (Frontier Cleaner, 칸토 화학 제조) 으로 파티클 제거를 실시하여, 청정화된 기재를 준비하였다.
(도포)
인 도프 실리콘 입자 분산체를 기재 상에 몇 방울 적하하고, 500 rpm 으로 5 초간에 걸쳐, 그리고 4000 rpm 으로 10 초간에 걸쳐 스핀 코트함으로써, 기재에 실리콘 입자 분산체를 도포하였다.
(건조)
인 도프 실리콘 입자 분산체가 도포된 기재를 70 ℃ 의 핫 플레이트 상에서 건조시킴으로써, 실리콘 입자 분산체 중의 분산매인 이소프로필알코올을 제거하고, 그것에 의해 실리콘 입자를 함유하는 건조 실리콘 입자막 (막두께 200 ㎚) 을 형성하였다.
(건조 실리콘 박막의 소성)
건조 실리콘 박막을, 아르곤 분위기하, 1 기압 및 600 ℃ 에서 1 시간 열처리하여 탈리성 가스를 제거함으로써, 미소결 실리콘 박막을 형성하였다.
(광 조사)
다음으로, 이 미소결 실리콘 입자막에 대하여 레이저광 조사 장치 (Quantronix 사 제조, 상품명 Osprey 355-2-0) 를 사용하여, 아르곤 분위기에서 YVO4 레이저 (파장 355 ㎚) 를 조사하여, 미소결 실리콘 입자막 중의 실리콘 입자를 소결시키고, 반도체 실리콘막을 얻었다.
여기서, 조사한 YVO4 레이저는, 단면이 직경 73 ㎛ 의 원형으로, 그것을 기재 상에서 주사시킴으로써 실리콘 입자를 소결시켰다. 레이저광 조사 조건은, 조사 에너지 500 mJ/(㎠·shot), 쇼트수 20 회, 및 조사 시간 30 나노초/쇼트로 하였다.
(평가 1-탈리 가스 분석)
건조 실리콘 입자 박막, 즉 열처리에 의해서 탈리성 가스를 제거하기 전의 실리콘 입자막에 대해서, 승온 탈리 가스 분석 (TDS : Thermal Desorption Spectroscopy) 으로 분석하였다. 구체적으로는, 건조 실리콘 입자 박막을, 불활성 가스 (헬륨 가스) 분위기하에 있어서 50 ℃ 에서 800 ℃ 까지, 10 ℃/min 으로 승온시키고, 탈리 가스를 GC-MS (가스 크로마토그래프-질량 분석) 에 의해 분석하였다. 여기서, 분석시의 압력은 1 기압으로 하였다.
탈리 가스의 정량 (定量) 은, 검량선을 작성하여 산출하였다. 또, 규소 화합물에 대해서는 옥타메틸시클로테트라실록산으로 검량선을 작성하고, 그 밖에 대해서는 톨루엔으로 검량선 (표준 곡선) 을 작성하였다.
이 승온 탈리 가스 분석의 결과를 도 47 에 나타낸다. 이 도 47 로부터는, 약 500 ℃ 정도까지의 온도에서는 탈리 가스가 관찰되지만, 그보다 높은 온도에서는 탈리 가스가 실질적으로 관찰되지 않는 것을 나타내고 있다. 또, 도 47 에서, 520 ℃ 를 초과하는 온도에 있어서, 측정치가 0 이 아니라 약 5 × 106 으로 일정하게 되어 있는 것은 백 그라운드값의 영향으로, 이는, 샘플로부터의 탈리 가스가 실질적으로 관찰되지 않은 것을 나타내고 있다.
또한, 승온 탈리 가스 분석에 의해서 탈리된 가스를 대략 탈리 온도별로 분류하면 하기 표 B1 에 나타내는 결과가 되었다.
Figure 112013062646754-pat00003
이 표 B1 로부터는, 용매인 이소프로필알코올에서 유래하는 탈리성 가스가 약 250 ℃ ∼ 약 470 ℃ 의 온도 범위에서 탈리되어 있는 것을 알 수 있다. 또, 표 B1 에 있어서의 「발생량」은, 실리콘 입자막의 질량에 대한 탈리성 가스의 질량비이다.
또, 사용한 열분해로는, PY-2020iD 형 더블쇼트 파일로라이저 (프론티어 래보러토리) 이고, 또한 사용한 GC-MS (가스 크로마토그래프-질량 분석) 장치는 HP5973 (애질런트 테크놀로지사) 이었다.
(평가 2-태양 전지 성능)
광 조사를 실시하여 제조된 반도체 실리콘막에 대하여 스퍼터링 장치를 사용해서 투명 전극으로서의 산화인듐-아연 (IZO) 박막 (200 ㎚) 을 형성하고, 기재측에 대해 증착 장치를 사용하여 은 (Ag) 박막 (200 ㎚) 을 형성하여, 도 48 에 나타내는 태양 전지를 제조하였다.
여기서는, 도 48 에 나타내는 바와 같이, 이 태양 전지 (B200) 에서는, 붕소 (B) 도프 실리콘 기재 (B210) 상에 인 (P) 도프된 반도체 실리콘막 (B220) 이 적층되어 있다. 또한, 이 태양 전지 (B200) 에서는, 인 (P) 도프된 반도체 실리콘막 (B220) 측에 투명 전극으로서의 산화인듐-아연 (IZO) 박막 (B232) 이 적층되어 있고, 붕소 (B) 도프 실리콘 기재 (B210) 상에 전극으로서의 은 (Ag) 박막 (B234) 이 적층되어 있다.
제조된 태양 전지의 전류-전압 (I-V) 특성 평가를 솔라 시뮬레이터 (아사히 분광 제조, HAL-320) 를 사용하여 실시하였다. 전극 사이에 -100 ∼ 500 mV 의 가변 전압을 인가하여, 전극 사이에 흐르는 전류의 변화를 조사하였다. 이 태양 전지의 전류-전압 (I-V) 특성 평가의 결과를 표 B2 및 도 49 에 나타낸다.
<비교예 B1>
미소결 실리콘 박막의 열처리를 실시하지 않은 것 이외에는 실시예 B1 과 동일하게 하여, 태양 전지를 제조하였다. 이 태양 전지의 I-V 특성 평가의 결과를 표 B2 및 도 50 에 나타낸다.
Figure 112013062646754-pat00004
실시예 B1 의 태양 전지와 비교예 B1 의 태양 전지를 비교하면, 실시예 B1 의 태양 전지는 태양 전지로서 분명히 우수한 특성을 가지고 있었다.
《《제 3 본 발명》》
<실시예 C1>
(실리콘 입자 분산체의 조제)
인 (P) 도프 실리콘 입자를, SiH4 가스 및 PH3 가스를 원료로 하여, CO2 레이저를 사용한 레이저 열분해 (LP : Laser Pyrolysis) 법에 의해 제조하였다. 얻어진 인 도프 실리콘 입자는 평균 일차 입자경이 약 15 ㎚, 입경 분포의 분산이 38 ㎚2, 도핑 농도가 1 × 1021 원자/㎤ 이었다. 이 인 도프 실리콘 입자를 이소프로필알코올 (IPA) 중에 초음파 분산시켜, 고형분 농도 3 wt％ 의 인 도프 실리콘 입자 분산체를 얻었다.
(기재의 준비)
붕소 (B) 도프 실리콘 기재 (두께 200 ㎛, 비저항 3 Ωcm 이하) 를 아세톤 및 이소프로필알코올 중에서 각 5 분간씩 초음파 세정하고, 5 ％ 불화수소 수용액 중에서 10 분간에 걸쳐 산화막 제거하고, 그리고 세정액 (Frontier Cleaner, 칸토 화학 제조) 으로 파티클 제거를 실시하여, 청정화된 기재를 준비하였다.
(도포)
인 도프 실리콘 입자 분산체를 기재 상에 몇 방울 적하하고, 500 rpm 으로 5 초간에 걸쳐, 그리고 4000 rpm 으로 10 초간에 걸쳐 스핀 코트함으로써, 기재에 실리콘 입자 분산체를 도포하였다.
(건조)
인 도프 실리콘 입자 분산체가 도포된 기재를 70 ℃ 의 핫 플레이트 상에서 건조시킴으로써, 실리콘 입자 분산체 중의 분산매인 이소프로필알코올을 제거하고, 그것에 의해 실리콘 입자를 함유하는 미소결 실리콘 입자막 (막두께 300 ㎚) 을 형성하였다.
(광 조사)
다음으로, 이 미소결 실리콘 입자막에 대하여 레이저광 조사 장치 (Quantronix 사 제조, 상품명 Osprey 355-2-0) 를 사용해서, 아르곤 분위기에서 YVO4 레이저 (파장 355 ㎚) 를 조사하여 미소결 실리콘 입자막 중의 실리콘 입자를 소결시키고, 제 1 반도체 실리콘막을 얻었다.
여기서, 조사한 YVO4 레이저는, 단면이 직경 73 ㎛ 의 원형으로, 그것을 기재 상에서 주사시킴으로써, 실리콘 입자를 소결시켰다. 레이저광 조사 조건은, 조사 에너지 200 mJ/(㎠·shot), 쇼트수 30 회, 및 조사 시간 30 나노초/쇼트로 하였다.
(2 회째의 도포, 건조 및 광 조사)
상기한 바와 같이 하여 얻은 제 1 반도체 실리콘막에 대하여, 상기한 바와 같이 하여 인 도프 실리콘 입자 분산체의 도포 및 건조, 및 광 조사를 반복하여 제 2 반도체 실리콘막을 얻었다.
(평가 1-표면 형태 관찰)
제조된 제 2 반도체 실리콘막의 표면 형태를, 전계 방출형 주사 전자 현미경 (FE-SEM) (히타치 하이테크놀로지즈 제조, S5200형) 으로 관찰하였다. 이 표면 형태 관찰 결과를 도 52 에 나타낸다. 도 52 로부터는, 이 반도체 실리콘막이 단축 방향으로 인접하고 있는 복수의 세장 실리콘 입자로 이루어져 있는 것이 관찰된다.
또한, 도 52 로부터는, 세장 실리콘 입자의 실질적인 부분이 240 ㎚ 이상의 단축 직경을 갖고 있는 것, 및 세장 실리콘 입자의 실질적인 부분이 1.1 초과의 애스펙트비를 갖고 있는 것이 관찰된다.
(평가 2-태양 전지 성능)
제조된 제 2 반도체 실리콘막을 갖는 기판의 양면에 대해 스퍼터링 장치를 사용하여 투명 전극으로서의 산화인듐-아연 (IZO) 박막 (200 ㎚) 을 형성하고, 도 53 에 나타내는 태양 전지를 제조하였다.
여기서, 도 53 에 나타내는 바와 같이, 이 태양 전지 (C200) 에서는, 붕소 (B) 도프 실리콘 기재 (C210) 상에 인 (P) 도프된 반도체 실리콘막 (C220) 이 적층되어 있고, 그 양면에 투명 전극으로서의 산화인듐-아연 (IZO) 박막 (C232 및 C234) 이 적층되어 있다.
제조된 태양 전지의 전류-전압 (I-V) 특성 평가를 솔라 시뮬레이터 (아사히 분광 제조, HAL-320) 를 사용하여 실시하였다. 전극 사이에 -100 ∼ 500 mV 의 가변 전압을 인가하여, 전극 사이에 흐르는 전류의 변화를 조사하였다. 이 태양 전지의 전류-전압 (I-V) 특성 평가의 결과를 도 54 에 나타낸다.
<참고예 1>
(제 1 반도체 실리콘막의 제조)
입경 분포의 분산이 52 ㎚2 인 실리콘 입자를 사용한 것을 제외하고 실시예 C1 과 실질적으로 동일하게 하여, 제 1 반도체 실리콘막만을 얻었다. 즉, 여기서는, 실리콘 입자 분산체의 도포 및 건조, 및 광 조사를 1 회만 실시하였다.
(평가-표면 형태 관찰)
제조된 제 1 반도체 실리콘막의 표면 형태를, 실시예 C1 과 동일하게 하여 관찰하였다. 이 표면 형태 관찰 결과를 도 55 에 나타낸다. 도 55 로부터는, 이 반도체 실리콘막이 복수의 소결 실리콘 입자로 구성되어 있는 것이 확인된다.
<참고예 2>
(제 1 반도체 실리콘막의 제조)
입경 분포의 분산이 3 ㎚2 인 실리콘 입자를 사용한 것을 제외하고 실시예 C1 과 실질적으로 동일하게 하여, 제 1 반도체 실리콘막만을 얻었다. 즉, 여기서는, 실리콘 입자 분산체의 도포 및 건조, 및 광 조사를 1 회만 실시하였다.
(평가-표면 형태 관찰)
제조된 제 1 반도체 실리콘막의 표면 형태를, 실시예 C1 과 동일하게 하여 관찰하였다. 이 표면 형태 관찰 결과를 도 56 에 나타낸다. 도 56 으로부터는, 이 반도체 실리콘막이 비교적 평탄한 표면을 갖고 있는 것이 관찰된다.
또한, 입경 분포의 분산이 52 ㎚2 인 실리콘 입자를 사용한 참고예 1 과 입경 분포의 분산이 3 ㎚2 인 실리콘 입자를 사용한 참고예 2 의 비교로부터는, 분산이 비교적 큰 실리콘 입자를 사용한 참고예 1 에서는 개개의 소결 실리콘 입자가 비교적 종방향으로 성장하고 있는 것이 관찰된다. 이러한 비교적 종방향으로 성장하고 있는 소결 실리콘 입자는, 본 발명의 방법에 있어서 제 1 반도체 실리콘막으로서 사용하여, 복수의 세장 실리콘 입자가 단축 방향으로 인접하여 이루어지는 반도체 실리콘막을 최종적으로 얻기 위해서 바람직한 것을 알 수 있다.
《《제 4 본 발명》》
<실시예 D1>
(실리콘 입자 분산체의 조제)
인 (P) 도프 실리콘 입자를, SiH4 가스 및 PH3 가스를 원료로 하여, CO2 레이저를 사용한 레이저 열분해 (LP : Laser Pyrolysis) 법에 의해 제조하였다. 얻어진 인 도프 실리콘 입자는 평균 일차 입자경이 약 7 ㎚ 였다. 이 인 도프 실리콘 입자를 이소프로필알코올 (IPA) 중에 초음파 분산시켜, 고형분 농도 2 wt％ 의 인 도프 실리콘 입자 분산체를 얻었다.
(기재의 준비)
붕소 (B) 도프 실리콘 기재 (두께 280 ㎛, 비저항 5 Ωcm 이하) 를 아세톤 및 이소프로필알코올 중에서 각 5 분간씩 초음파 세정하고, 세정액 (Frontier Cleaner, 칸토 화학 제조) 으로 파티클 제거를 실시하고, 그 후, 5 ％ 불화수소 수용액 중에서 10 분간에 걸쳐 산화층을 제거하여, 청정화된 기재를 준비하였다.
(아모르퍼스 실리콘층의 형성)
세정 후의 기재에 대하여, 스퍼터링 장치에 의해 아모르퍼스 실리콘층을 형성하였다. 스퍼터링 조건은, 압력 4 × 10-3 Torr, 컨덴서 300 pf, Ar 유량 100 sccm, 전력 300 W, 스퍼터 시간 20 분 (두께 150 ㎚) 으로 하였다.
(실리콘 입자층의 형성)
인 도프 실리콘 입자 분산체를 아모르퍼스 실리콘층을 형성한 기재 상에 몇 방울 적하하고, 500 rpm 으로 5 초간에 걸쳐, 그리고 4000 rpm 으로 10 초간에 걸쳐 스핀 코트함으로써, 아모르퍼스 실리콘층 상에 실리콘 입자 분산체를 도포하였다.
인 도프 실리콘 입자 분산체가 도포된 기재를 70 ℃ 의 핫 플레이트 상에서 건조시킴으로써, 실리콘 입자 분산체 중의 분산매인 이소프로필알코올을 제거하고, 그것에 의해 아모르퍼스 실리콘층 상에 실리콘 입자층 (두께 200 ㎚) 을 갖는 미처리 적층체를 형성하였다.
(광 조사)
다음으로, 미처리 적층체에 대하여 레이저광 조사 장치 (Quantronix 사 제조, 상품명 Osprey 355-2-0) 를 사용해서, 아르곤 분위기에서 YVO4 레이저 (파장 355 ㎚) 를 조사하여 소성시키고, 복합 실리콘층을 갖는 반도체 적층체를 얻었다.
여기서, 조사한 YVO4 레이저는, 단면이 직경 100 ㎛ 의 원형으로, 그것을 기재 상에서 주사시킴으로써, 미처리 적층체를 처리하여 복합 실리콘막을 얻었다. 레이저광 조사 조건은, 조사 에너지 500 mJ/(㎠·shot), 쇼트수 20 회, 및 조사 시간 30 나노초/쇼트로 하였다.
(평가-표면 형태 관찰)
제작된 복합 실리콘층의 표면 형태를, 전계 방사형 주사 전자 현미경 (FE-SEM) (히타치 하이테크놀로지즈 제조, S5200형) 으로 관찰하였다. 이 표면 형태 관찰 결과를 도 58 에 나타낸다. 도 58 로부터는, 이 복합 실리콘층이 평탄한 표면을 갖는 것이 관찰된다. 구체적으로는, 이 복합 실리콘층의 볼록부의 높이, 즉 평탄부를 기준으로 한 볼록부의 높이는 50 ㎚ 정도였다.
<비교예 1>
아모르퍼스 실리콘층을 형성하지 않은 것, 즉 실리콘 입자층만을 사용한 것 이외에는 실시예 D1 과 실질적으로 동일하게 하여, 반도체 적층체를 얻었다.
(평가-표면 형태 관찰)
제조된 실리콘 입자 유래의 실리콘층의 표면 형태를, 실시예 D1 과 동일하게 하여 관찰하였다. 이 표면 형태 관찰 결과를 도 59 에 나타낸다. 도 59 로부터는, 이 실리콘층이, 실시예 D1 에 관한 도 58 과 비교하여 평탄화되어 있지 않은 것이 관찰된다. 구체적으로는, 이 실리콘층의 볼록부의 높이, 즉 평탄부를 기준으로 한 볼록부의 높이는 100 ㎚ 이상이었다. 단, 이 실리콘층은 명확한 평탄부를 가지고 있지 않고, 따라서 정확한 볼록부의 높이 평가는 곤란하였다.
《《제 5 본 발명》》
<실시예 E1>
(실리콘 입자 분산체의 조제)
실리콘 입자는, SiH4 가스를 원료로 하여, CO2 레이저를 사용한 레이저 열분해 (LP : Laser Pyrolysis) 법에 의해 제조하였다. 얻어진 실리콘 입자는 평균 일차 입자경이 약 7 ㎚ 였다. 이 실리콘 입자를 이소프로필알코올 (IPA) 중에 초음파 분산시켜, 고형분 농도 3 wt％ 의 실리콘 입자 분산체를 얻었다.
(기재의 준비)
인 (P) 도프 실리콘 기재 (옵스타사 제조, 비저항 0.005 Ωcm 이하) 를 아세톤 및 이소프로필알코올 중에서 각 5 분간씩 초음파 세정하였다. 그 후, 화학 기상 성장법 (CVD : Chemical Vapor Deposition) 에 의해, 이 기재 표면에 막두께 500 ㎚ 의 실리콘 질화물막을 성막하였다.
(실리콘 입자 분산체의 도포)
실리콘 입자 분산체를 기재 상에 몇 방울 적하하고, 500 rpm 으로 5 초간에 걸쳐, 그리고 4000 rpm 으로 10 초간에 걸쳐 스핀 코트함으로써, 기재에 실리콘 입자 분산체를 도포하였다.
(실리콘 입자 분산체의 건조)
실리콘 입자 분산체가 도포된 기재를 70 ℃ 의 핫 플레이트 상에서 건조시킴으로써, 실리콘 입자 분산체 중의 분산매인 이소프로필알코올을 제거하고, 그것에 의해 실리콘 입자 (평균 일차 입자경 약 7 ㎚) 를 함유하는 미소결 실리콘 입자막 (막두께 300 ㎚) 을 형성하였다.
(광 조사)
다음으로, 이 미소결 실리콘 입자막에 대하여 레이저광 조사 장치 (Quantronix 사 제조, 상품명 Osprey 355-2-0) 를 사용해서 YVO4 레이저 (파장 355 ㎚) 를 조사하여 미소결 실리콘 입자막 중의 실리콘 입자를 소결시키고, 그것에 의해 반도체 실리콘막을 제조하였다. 레이저 조사 조건은, 조사 에너지 200 mJ/(㎠·shot), 쇼트수 20 회, 1 쇼트당 조사 시간은 30 나노초이다.
얻어진 적층체의 구조를 도 60 에 나타낸다. 이 도 60 에서는, 인 (P) 도프 실리콘 기재 (Si(P)) 상에 실리콘 질화물막 (Si3N4) 및 반도체 실리콘막 (Si) 이, 이 순서대로 적층되어 있음이 나타나 있다.
(평가)
제작된 반도체 실리콘막의 표면을, FE-SEM (전계 방사형 주사 전자 현미경, S-5200형, 히타치 하이테크놀로지 제조) 에 의해 관찰하였다. 결과를 도 62(a) 에 나타내고 있다.
<실시예 E2>
기재를 실리콘 탄화물 단결정 기재 (옵스타사 제조, 기재 두께 500 ㎛, 비저항 0.01 ∼ 0.03 Ωcm) 로 한 것, 및 레이저 조사 에너지를 300 mJ/(㎠·shot) 로 한 것 이외에는 실시예 E1 과 동일하게 하여, 반도체 실리콘막을 제조하였다.
실시예 E1 과 동일하게, 반도체 실리콘막의 표면을 FE-SEM 에 의해 관찰하였다. 결과를 도 62(b) 에 나타내고 있다.
<실시예 E3>
도 61 에 나타내는 보텀 게이트·톱 컨택트 구조의 전계 효과 트랜지스터 (FET) 를 제조하여, 전기적 특성을 평가하였다.
(실리콘 입자 분산체의 조제)
실시예 E1 과 동일한 방법에 의해, 실리콘 입자 분산체를 얻었다.
(기재의 준비)
열산화 실리콘막 (SiO2) (두께 1000 ㎚) 이 형성된 인 (P) 도프 실리콘 기재 (옵스타사 제조, 비저항 0.005 Ωcm 이하) 를 아세톤 및 이소프로필알코올, 산계 세정액 (상품명 프론티어 클린, 칸토 화학 제조) 중에서 각 5 분간씩 초음파 세정하였다. 그 후, 화학 기상 성장법 (CVD : Chemical Vapor Deposition) 에 의해, 이 기재 표면에 막두께 60 ㎚ 의 실리콘 질화막을 성막하였다.
(실리콘 입자 분산체의 도포 및 건조)
미소결 실리콘막의 막두께가 250 ㎚ 인 것 이외에는, 실시예 E1 과 동일한 방법에 의해 실리콘 입자 분산체의 도포 및 건조를 실시하였다.
(광 조사)
다음으로 미소결 실리콘막의 소결을 위해, 실시예 E1 과 동일한 방법에 의해 광 조사를 실시하였다.
(P 이온 주입에 의한 고농도 인 도프 실리콘층의 형성)
시판되고 있는 이온 주입 장치에 있어서, 가속 에너지 20 KeV, 인 (P) 도즈량 4.0 × 1015 atms/㎠, 주입 시간 5620 sec, 회전 속도 0.6 rps, 기재 온도 실온에서, 반도체 실리콘막에 P 이온 주입을 실시하여, 고농도 인 도프 실리콘층을 형성하였다. 그 후, 가열로 내에서 질소 분위기하에 있어서 1000 ℃ 및 3 분간의 활성화 어닐 처리를 실시하였다.
(전자빔 증착법에 의한 Al 전극 형성)
그 후, 시판되고 있는 전자빔 증착 장치에 있어서, 알루미늄의 소스 전극 및 드레인 전극을 고농도 인 도프 실리콘층 위에 형성하였다. 알루미늄의 소스 전극 및 드레인 전극의 막두께는 100 ㎚ 였다.
얻어진 FET (전계 효과 트랜지스터) 의 구조를 도 61 에 나타낸다. 이 도 61 에서는, 열산화 실리콘막 (SiO2) 이 형성된 인 (P) 도프 실리콘 기재 (Si(P)) 상에, 실리콘 질화물막 (Si3N4), 반도체 실리콘막 (Si), 및 알루미늄의 소스 전극 및 드레인 전극 (Al) 이 이 순서대로 적층되어 있는 것, 및 소스 전극 및 드레인 전극 (Al) 의 하측 영역에 있어서, 반도체 실리콘막 (Si) 이 고농도 인 (P) 도프 실리콘 영역 (Si(P+)) 을 형성하고 있는 것이 나타나 있다.
(평가)
제작된 FET 의 전기적 특성 평가를, 반도체 특성 평가 장치 (KEITHLEY 사 제조, 상품명 2636A 형 2 ch 시스템 소스 미터) 를 사용하여 실시하였다. 알루미늄의 소스 전극 및 드레인 전극 사이에 20 ∼ 50 V 정도의 일정 전압을 인가한 상태에서, 게이트인 인 (P) 도프 실리콘 기재에 -50 ∼ 50 V 의 가변 전압을 인가하여, 소스 전극 및 드레인 전극 사이에 흐르는 전류 (드레인 전류) 의 게이트 전압에 대한 응답성을 조사하였다. 측정은 5 회 실시하였다. 그 결과, 캐리어 이동도 (평균값) 가 5.5 × 10-2 ㎠/Vs 인 것을 확인하였다.
이 FET 의 전달 특성을 도 63 에, 출력 특성을 도 64 에 나타낸다.
<비교예 1>
기재로서, 열산화 실리콘막 (SiO2) 이 형성된 인 (P) 도프 실리콘 기재 (옵스타사 제조, 비저항 0.005 Ωcm 이하) 를 사용한 것, 실리콘 질화막 (Si3N4) 을 사용하지 않은 것, 조사 에너지를 200 mJ/(㎠·shot) 에서 160 mJ/(㎠·shot) 으로 변경한 것을 제외하고 실시예 E1 과 동일하게 하여, 반도체 실리콘막을 제조하였다.
실시예 E1 과 동일하게, 반도체 실리콘막의 표면을 FE-SEM 에 의해 관찰하였다. 결과를 도 62(c) 에 나타내고 있다. 실시예 E1 및 E2 에 관한 도 62(a) 및 도 62(b) 와 비교하면, 비교예 1 에 관한 도 62(c) 에서는, 조사 에너지가 작음에도 불구하고 실리콘 입자의 응집이 진행되어 조대화되어 있어, 반도체 실리콘막이 불연속으로 되어 있는 것을 알 수 있다.
《《제 6 본 발명》》
이하에서는, 실시예 F1 ∼ F5 에 있어서, 도 67 에 나타내는 보텀 게이트/보텀 컨택트 구조의 전계 효과 트랜지스터 (FET) 를 제조하고, 또한 실시예 F6 ∼ F8 에 있어서, 도 68 에 나타내는 보텀 게이트/보텀 컨택트 구조의 전계 효과 트랜지스터 (FET) 를 제조하였다.
<실시예 F1>
(실리콘 입자 분산체의 조제)
실리콘 입자는, SiH4 가스를 원료로 하여, CO2 레이저를 사용한 레이저 열분해 (LP : Laser Pyrolysis) 법에 의해 제조하였다. 얻어진 실리콘 입자는 평균 일차 입자경이 약 20 ㎚ 였다. 이 실리콘 입자를 이소프로필알코올 (IPA) 중에 초음파 분산시켜, 고형분 농도 3 wt％ 의 실리콘 입자 분산체를 얻었다.
(기재의 준비)
SiO2 막 (1000 ㎚) 이 형성된 인 (P) 도프 실리콘 기재 (옵스타사 제조, 비저항 0.005 Ωcm 이하) 를 아세톤 및 이소프로필알코올 중에서 각 5 분간씩 초음파 세정하고, 그리고 30 분간에 걸쳐 자외선 (UV)-오존 세정하여, 청정화된 기재를 준비하였다.
그 후, 저항 가열식 진공 증착 장치를 사용하여 기재에 은을 진공 증착하고, FET 를 위한 소스 전극 및 드레인 전극 (채널 길이 50 ㎛ 및 채널 폭 1.5 ㎜) 을 형성하였다.
(실리콘 입자 분산체의 도포)
실리콘 입자 분산체를 기재 상에 몇 방울 적하하고, 500 rpm 으로 5 초간에 걸쳐, 그리고 4000 rpm 으로 10 초간에 걸쳐 스핀 코트함으로써, 기재에 실리콘 입자 분산체를 도포하였다.
(실리콘 입자 분산체의 건조)
실리콘 입자 분산체가 도포된 기재를 70 ℃ 의 핫 플레이트 상에서 건조시킴으로써, 실리콘 입자 분산체 중의 분산매인 이소프로필알코올을 제거하고, 그것에 의해 실리콘 입자 (평균 일차 입자경 약 20 ㎚) 를 함유하는 미소결 실리콘 입자막 (막두께 300 ㎚) 을 형성하였다.
(광 조사)
다음으로, 이 미소결 실리콘 입자막에 대하여 레이저광 조사 장치 (Quantronix 사 제조, 상품명 Osprey 355-2-0) 를 사용해서 YVO4 레이저 (파장 355 ㎚) 를 조사하여 미소결 실리콘 입자막 중의 실리콘 입자를 소결시키고, 그것에 의해 도 67 에 나타내는 FET 를 제조하였다.
(평가)
제작된 FET 의 전기적 특성 평가를, 반도체 특성 평가 장치 (KEITHLEY 사 제조, 상품명 2636A 형 2 ch 시스템 소스 미터) 를 사용하여 실시하였다. 은의 소스 및 드레인 전극 사이에 10 ∼ 50 V 정도의 일정 전압을 인가한 상태에서, 게이트인 인 (P) 도프 실리콘 기재에 -50 ∼ 50 V 의 가변 전압을 인가하여, 소스 및 드레인 전극 사이에 흐르는 전류 (드레인 전류) 의 게이트 전압에 대한 응답성을 조사하였다. 이 FET 의 전기적 특성 평가의 결과를 표 F1 에 나타낸다.
<실시예 F2>
실리콘 입자 분산체의 고형분 농도를 1 wt％ 로 하고, 그것에 의해 미소결 실리콘막의 두께를 100 ㎚ 로 한 것, 및 광 조사를 다음과 같이 실시한 것 이외에는 실시예 F1 과 동일하게 하여, 도 67 에 나타내는 FET 를 제조하였다. 이 FET 의 전기적 특성 평가의 결과를 표 F1 에 나타낸다.
(광 조사)
이 실시예에서 사용한 YVO4 레이저 (파장 355 ㎚) 는, 단면이 폭 72 ㎛ 및 길이 130 ㎛ 의 타원형으로, 그것을 기재 상에서 주사시킴으로써, 아르곤 분위기에 있어서 실리콘 입자를 소결시켰다. 레이저광 조사 조건은, 조사 에너지 75 mJ/(㎠·shot), 쇼트수 33 회, 및 1 쇼트당 조사 시간 30 나노초로 하였다.
<실시예 F3>
광 조사시의 조사 에너지를 105 mJ/(㎠·shot) 로 한 것 이외에는 실시예 F2 와 동일하게 하여, 도 67 에 나타내는 FET 를 제조하였다. 이 FET 의 전기적 특성 평가의 결과를 표 F1 에 나타낸다.
<실시예 F4>
광 조사시의 조사 에너지를 104 mJ/(㎠·shot) 로 한 것, 및 광 조사 후의 반도체 실리콘막을 다음과 같이 하여 추가로 처리한 것 이외에는 실시예 F2 와 동일하게 하여, 도 67 에 나타내는 FET 를 제조하였다. 이 FET 의 전기적 특성 평가의 결과를 표 F1 에 나타낸다.
(광 조사 후의 반도체 실리콘막의 추가 처리)
광 조사 후의 반도체 실리콘막 상에 고형분 농도 1 wt％ 의 실리콘 입자 분산체를 몇 방울 적하하고, 500 rpm 으로 5 초간에 걸쳐, 그리고 4000 rpm 으로 10 초간에 걸쳐 스핀 코트하여, 실리콘 입자 분산체를 도포하였다. 그 후, 실리콘 입자 분산체를 70 ℃ 의 핫플레이트에 의해 건조시키고, 재차 104 mJ/(㎠·shot) 의 조사 에너지로 광 조사를 실시하였다.
<실시예 F5>
광 조사를 실시하는 분위기를 수소 (H2) 를 약 2 ％ 함유하는 질소 (N2) 분위기로 한 것, 조사 에너지를 104 mJ/(㎠·shot) 로 한 것 이외에는 실시예 F2 와 동일하게 하여, 도 67 에 나타내는 FET 를 제조하였다. 이 FET 의 전기적 특성 평가의 결과를 표 F1 에 나타낸다.
<실시예 F6>
(실리콘 입자 분산체의 조제)
고형분 농도를 1 wt％ 로 한 것 이외에는 실시예 F1 과 동일하게 하여, 실리콘 입자 분산체를 얻었다.
(기재의 준비)
인듐아연 산화물 (IZO) 전극이 형성된 내열성 폴리카보네이트 기재 (테이진 주식회사 제조, SS120-B30, 유리 전이 온도 : 215 ℃) 를 30 분간에 걸쳐 자외선 (UV)-오존 세정하여, 청정화된 기재를 준비하였다.
그 후, 이 기재 상에, FET 의 게이트 절연막이 되는 메틸실세스퀴옥산 (MSQ) 막을 제조하였다. 구체적으로는, 프로필렌글리콜모노메틸에테르아세테이트 (PGMEA) 중에 MSQ 가 용해된 고형분 농도 30 wt％ 의 용액 (Honeywell 사 제조, 상품명 PTS R-6) 을, IZO 전극이 형성된 폴리카보네이트 기재에 몇 방울 적하하고, 500 rpm 으로 5 초간에 걸쳐, 그리고 3200 rpm 으로 20 초간에 걸쳐 스핀 코트하고, 그리고 그 후에 노 안에서 80 ℃ 에서 5 분간에 걸쳐, 그리고 대기 중에서 180 ℃ 에서 30 분간에 걸쳐 가열 및 건조시켜 MSQ 막을 얻었다. MSQ 막의 막두께는 800 ㎚ 였다.
그 후, 실시예 F1 과 동일하게 하여 기재에 은을 진공 증착시켜, FET 를 위한 소스 전극 및 드레인 전극을 형성하였다.
(실리콘 입자 분산체의 도포 및 건조)
실시예 F1 과 동일하게 하여 기재에 실리콘 입자 분산체를 도포하여, 그리고 건조시켰다. 단, 이 실시예에서는, 얻어진 미소결 실리콘 입자막의 막두께는 100 ㎚ 였다.
(광 조사)
다음으로, 실시예 F1 과 동일하게 하여 광 조사를 실시하고, 도 68 에 나타내는 FET 를 제조하였다.
단, 여기서, 조사한 YVO4 레이저는, 단면이 폭 72 ㎛ 및 길이 130 ㎛ 의 타원형으로, 그것을 기재 상에서 주사시킴으로써, 아르곤 분위기 중에 있어서 실리콘 입자를 소결시켰다. 레이저광 조사 조건은, 조사 에너지 75 mJ/(㎠·shot), 쇼트수 33 회이고, 및 1 쇼트당 조사 시간 30 나노초로 하였다.
(평가)
이 FET 의 전기적 특성 평가의 결과를 표 F1 에 나타낸다.
<실시예 F7>
광 조사시의 조사 에너지를 89 mJ/(㎠·shot) 로 한 것 이외에는 실시예 F6 과 동일하게 하여, 도 68 에 나타내는 FET 를 제조하였다. 이 FET 의 전기적 특성 평가의 결과를 표 F1 에 나타낸다.
<실시예 F8>
광 조사시의 조사 에너지를 104 mJ/(㎠·shot) 로 한 것 이외에는 실시예 F6 과 동일하게 하여, 도 68 에 나타내는 FET 를 제조하였다. 이 FET 의 전기적 특성 평가의 결과를 표 F1 에 나타낸다.
<실시예 F9>
(실리콘 입자 분산체의 조제)
실리콘 입자의 평균 일차 입자경이 약 7 ㎚ 인 것, 실리콘 입자 분산체의 고형분 농도가 2.7 wt％ 인 것 이외에는 실시예 F1 과 동일하게 하여, 실리콘 입자 분산체를 조제하였다.
(기재의 준비)
기재로는 실시예 F6 과 동일하게, IZO 전극이 형성된 폴리카보네이트 기재 상에 MSQ 막 (막두께 800 ㎚) 을 적층한 것을 사용하였다.
(실리콘 입자 분산체의 도포 및 건조)
실시예 F1 과 동일하게 하여 기재에 실리콘 입자 분산체를 도포하고, 그리고 건조시켰다. 미소결 실리콘 입자막의 막두께는 300 ㎚ 였다.
(광 조사)
조사 에너지가 140 mJ/(㎠·Shot) 인 것, 쇼트수 20 회인 것 이외에는 실시예 F1 과 동일하게 하여 YVO4 레이저 조사를 실시하고, 반도체 실리콘막을 얻었다.
(인 도프 실리콘층의 형성)
얻어진 반도체 실리콘막 상에 고형분 농도 2.6 wt％ 의 인 (P) 으로 도프된 실리콘 입자의 분산체를 몇 방울 적하하고, 실시예 F1 과 동일하게 도포 및 건조를 실시하여, 인 도프 실리콘 입자로 이루어지는 미소결 실리콘 입자막을 얻었다. 얻어진 미소결 실리콘 입자막의 두께는 250 ㎚ 였다.
그 후, 소스 전극 및 드레인 전극을 배치할 예정인 영역을, 조사 에너지 120 mJ/(㎠·shot) 및 쇼트수 20 회의 조건으로 광 조사하였다.
그 후, 상기 광 조사를 실시한 영역에 저항 가열식의 진공 증착 장치를 사용해서 은을 진공 증착하여, 소스 전극 및 드레인 전극 (채널 길이 120 ㎛ 및 채널 폭 1.5 ㎜) 을 형성하였다.
이렇게 해서 얻어진 인 도프 실리콘층은, 박막 트랜지스터의 소스 전극 및 드레인 전극과 반도체 실리콘층 사이의 컨택트를 쉽게 하기 때문에 유익하다.
얻어진 FET 를 도 69 에 나타낸다. 이 FET 의 전기적 특성 평가의 결과를 표 F1 에 나타낸다.
Figure 112013062646754-pat00005
10 … 반도체 기재
12, 12a … n 형 반도체층
14, 14a … p 형 반도체층
22 … 수광면측 전극
24 … 보호층
32 … 이면측 전극
34 … 보호층
52 … 도펀트 주입층
52a … 미소결 도펀트 주입층
62 … 도펀트 주입층
500a … 본 발명의 셀렉티브 이미터형 태양 전지
600a … 본 발명의 백 컨택트형 태양 전지
B10 … 실리콘 입자
B15 … 분산매
B15a … 탈리성 가스
B100 … 기재
B110 … 실리콘 입자 분산체막
B120 … 건조 실리콘 입자막
B130 … 미소결 실리콘 입자막
B140 … 본 발명의 반도체 실리콘막
B145 … 반도체 실리콘막
B150 … 광
B200 … 태양 전지
B210 … 붕소 (B) 도프 실리콘 기재
B220 … 인 (P) 도프 반도체 실리콘막
B232 … 산화인듐-아연 (IZO) 박막 (투명 전극)
B234 … 은 (Ag) 박막 (전극)
C10 … 제 1 실리콘 입자
C12 … 소결 실리콘 입자
C15 … 제 1 분산매
C20 … 실리콘 입자
C22 … 세장 실리콘 입자
C25 … 제 2 분산매
C100 … 기재
C110 … 제 1 실리콘 입자 분산체막
C120 … 제 1 미소결 반도체 실리콘막
C130 … 제 1 반도체 실리콘막
C140 … 제 2 실리콘 입자 분산체막
C150 … 제 2 미소결 반도체 실리콘막
C160 … 본 발명의 반도체 실리콘막
C200 … 광
D310 … 기재
D320 … 아모르퍼스 실리콘층
D320a … 아모르퍼스 실리콘 유래의 실리콘층 (평탄부)
D320b … 아모르퍼스 실리콘 유래의 실리콘층 (볼록부)
D330 … 실리콘 입자층
D330a, D330b, D330c … 실리콘 입자 유래의 실리콘층
E10 … 실리콘 입자
E10a … 용융 실리콘 입자
E100 … 기재
E100a … 기재 표면 (용융 실리콘에 대한 친화성이 큼)
E100b … 기재 표면 (용융 실리콘에 대한 친화성이 작음)
E120 … 미소결 실리콘 입자막
E130a … 실리콘막 (본 발명)
E130b … 실리콘막 (종래 기술)
E200 … 레이저광
F110, F120, F130 … 반도체 적층체
F112 … 인 (P) 도프 실리콘 기재
F114 … 산화 실리콘 (SiO2) 게이트 절연막
F115, F116, F125, F126 … 은 (Ag) 의 소스 전극 및 드레인 전극
F118, F128 … 반도체 실리콘막
F122 … 폴리카보네이트 (PC) 기재
F123 … 산화인듐아연 (IZO) 게이트 전극
F124 … 메틸실세스퀴옥산 (MSQ) 게이트 절연막
F128 … 반도체 실리콘막
F128a … 도펀트 주입막
F128b … 반도체 실리콘막의 도프 영역
F72 … 기재
F73 … 게이트 절연막
F74 … 게이트 전극
F75 … 소스 전극
F76 … 드레인 전극
F78 … 반도체층
F78a … 도펀트 주입막
F78b … 도프 영역
F700 … 종래의 전계 효과 트랜지스터
F700a … 본 발명의 전계 효과 트랜지스터

Claims (15)

  1. 기재 및 상기 기재 상의 복합 실리콘막을 갖고,
    상기 복합 실리콘막이 아모르퍼스 실리콘 유래의 제 1 실리콘층 및 그 위의 실리콘 입자 유래의 제 2 실리콘층을 갖고, 또한
    상기 복합 실리콘막이, 아모르퍼스 실리콘층과 실리콘 입자층이 서로 융해되어 일체화함으로써 형성되어 있는, 반도체 적층체.
  2. 제 1 항에 있어서,
    상기 복합 실리콘막의 볼록부의 높이가 100 ㎚ 이하인, 반도체 적층체.
  3. 제 1 항 또는 제 2 항에 기재된 반도체 적층체를 갖는, 반도체 디바이스.
  4. 제 1 항 또는 제 2 항에 기재된 반도체 적층체를 갖는, 태양 전지.
  5. 제 4 항에 있어서,
    상기 복합 실리콘막이 셀렉티브 이미터형 태양 전지의 셀렉티브 이미터층, 또는 백 컨택트형 태양 전지의 백 컨택트층을 형성하기 위한 것인, 태양 전지.
  6. 제 4 항에 있어서,
    상기 복합 실리콘막이 이면 전계층 또는 표면 전계층을 형성하기 위한 것인, 태양 전지.
  7. 제 1 항 또는 제 2 항에 기재된 반도체 적층체를 갖는, 전계 효과 트랜지스터.
  8. 하기 공정을 포함하는, 반도체 적층체의 제조 방법 :
    (a) 기재 상에 아모르퍼스 실리콘층을 형성하는 공정,
    (b) 상기 아모르퍼스 실리콘층 상에 실리콘 입자 분산체를 도포하고, 건조시킴으로써, 아모르퍼스 실리콘층 상에 실리콘 입자층이 적층되어 있는 미처리 적층체를 형성하는 공정, 및
    (c) 상기 미처리 적층체에 광 조사를 실시하여, 상기 아모르퍼스 실리콘층과 그 위의 상기 실리콘 입자층을 서로 융해시켜 일체화함으로써, 아모르퍼스 실리콘 유래의 제 1 실리콘층 및 그 위의 실리콘 입자 유래의 제 2 실리콘층을 갖는 복합 실리콘층을 형성하는 공정.
  9. 제 8 항에 있어서,
    상기 아모르퍼스 실리콘층의 두께가 300 ㎚ 이하인, 반도체 적층체의 제조 방법.
  10. 제 8 항에 있어서,
    상기 실리콘 입자층의 두께가 300 ㎚ 이하인, 반도체 적층체의 제조 방법.
  11. 제 8 항에 있어서,
    상기 실리콘 입자의 평균 일차 입자경이 100 ㎚ 이하인, 반도체 적층체의 제조 방법.
  12. 제 8 항에 있어서,
    상기 광 조사를, 레이저를 사용하여 실시하는, 반도체 적층체의 제조 방법.
  13. 제 8 항 내지 제 12 항 중 어느 한 항에 기재된 방법에 의해서 얻어지는, 반도체 적층체.
  14. 제 8 항 내지 제 12 항 중 어느 한 항에 기재된 방법에 의해서 반도체 적층체를 제조하는 것을 포함하는, 반도체 디바이스의 제조 방법.
  15. 제 14 항에 기재된 방법에 의해서 얻어지는, 반도체 디바이스.
KR1020137018186A 2010-12-10 2011-12-09 반도체 적층체, 반도체 디바이스, 및 그들의 제조 방법 KR101386271B1 (ko)

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