KR101356575B1 - 반도체 기판을 금속 기판에 본딩하는 방법 - Google Patents

반도체 기판을 금속 기판에 본딩하는 방법 Download PDF

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Abstract

반도체 기판을 금속 기판에 본딩하는 방법을 개시한다. 일부 실시예들에 있어서, 방법은 반도체 기판 내에 제1 표면을 포함하는 반도체 소자를 형성하는 단계를 포함한다. 방법은 금속 기판을 얻는 단계를 더 포함한다. 금속 기판은 반도체 소자의 제1 표면에 본딩되고, 금속 기판의 적어도 일부는 반도체 소자를 위한 전기적 터미널을 형성한다.
반도체 기판, 금속 기판, 반도체 소자, 터미널, 본딩

Description

반도체 기판을 금속 기판에 본딩하는 방법 {Method for bonding a semiconductor substrate to a metal substrate}
본 발명은 반도체 기판을 금속 기판에 본딩하는 방법 및 이에 의하여 형성된 반도체 다이와 반도체 칩, 및 이들을 포함하는 전기적 어셈블리에 관한 것이다.
종래의 반도체 제조는 기판들 내에 반도체 소자들을 형성하는 많은 공정들을 사용한다. 상기 기판은 실리콘과 같은 반도체 물질의 작고 얇으며 원형의 슬라이스인 웨이퍼일 수 있다. 상기 기판 상에 형성된 반도체 소자는 분리된 소자들 또는 집적회로들일 수 있다. 예를 들어, 상기 반도체 소자들은 단일의 분리된 전력 트랜지스터를 포함할 수 있거나, 또는 많은 수의 트랜지스터들 및 집적회로를 형성하기 위하여 함께 전기적으로 커플링되는 저항들, 캐패시터들 등과 같은 다른 전자 요소들로부터 형성될 수 있다. 상기 반도체 소자들이 형성된 후에, 상기 웨이퍼는 테스트되고, 웨이퍼 내에 개별적인 다이들로 분리되기 위하여 다이싱된다.
미국특허출원 제11/189,163호에 설명된 바와 같이, 반도체 소자들 및 기판들 내에 더 작은 치수들을 제공함에 의하여, 저항, 전력 배분, 및 기생 임피이던스와 같은 특성들이 감소된다. 특히, 소자를 제조한 후에 실리콘 기판을 박형화하는 것은 현재의 낮은 전압 비율의 디모스(DMOS) 소자들 및 아이지비티(IGBT) 소자들의 온-저항 및 기생 지연을 각각 감소시킨다. 종래의 반도체 소자의 제조 공정들에 있어서, 소자, 다른 반도체 층들, 및 금속층들을 형성한 후에, 상기 기판은 기계적 그라인딩 또는 화학적 기계적 연마(chemical mechanical polishing, CMP)와 같은 공정에 의하여 종종 박형화된다. 최근의 공정 개발은 100
Figure 112008076461893-pct00001
보다 얇은 최종 실리콘 기판을 형성한다.
그러나, 실리콘 기판의 공정과 관련하여 많은 문제들이 있다. 예를 들어, 기판이 얇으므로, 구부러지거나(warp) 전력 모스펫(power MOSFET) 제조 공정 중의 드레인 금속배선의 단계에서 또는 후속의 웨이퍼 핸들링 단계에서 파손될 수 있다. 미국특허출원 제11/189,163호에 개시된 드레인 금속배선 공정은 스퍼터링이나 증발을 이용한다. 드레인 전극을 형성하는 단계를 수행하는 중에, 스퍼터링이나 증발과 같은 종래의 드레인 금속배선 방법들에 의하여 야기되는 스트레스 및 열은 심각한 웨이퍼 와피지(warpage) 또는 파손을 발생시킬 수 있다. 또한, 웨이퍼들이 드레인 형성 공정 중에 파손되지 않는 다고 하여도, 극히 얇은 웨이퍼들은 핸들링을 수행하는 중에 더 크게 파손될 우려가 있다.
본 발명의 실시예들은 상술한 문제점들과 다른 문제점들을 개별적으로 또한 종합적으로 개시한다.
본 발명의 실시예들은 반도체 기판들 상에 형성된 반도체 소자, 반도체 기판들 상에 반도체 소자를 형성하는 방법들, 및 반도체 기판들 상에 형성된 반도체 소자를 금속 기판들에 이전하는 방법들과 관련된다. 본 발명의 일부 실시예들은 모스펫(MOSFET) 소자와 관련된다. 그러나, 본 발명의 실시예들은 또한 다른 종류의 반도체 소자에 확장될 수 있다.
본 발명의 일부 실시예들은 반도체 기판을 금속 기판에 본딩하는 방법과 관련된다. 상기 방법은, 반도체 기판 내에 반도체 소자를 형성하는 단계를 포함하고, 상기 반도체 소자는 제1 표면을 포함한다. 상기 방법은 금속 기판을 얻는 단계를 더 포함한다. 상기 방법은 상기 금속 기판을 상기 반도체 소자의 상기 제1 표면에 본딩하는 단계를 더 포함하며, 상기 금속 기판의 적어도 일부는 상기 반도체 소자의 전기적 터미널을 형성한다.
본 발명의 다른 일부 실시예들은 반도체 칩과 관련된다. 상기 반도체 칩은 반도체 소자 및 약 100
Figure 112008076461893-pct00002
또는 그 미만의 두께를 가지는 반도체 다이를 포함한다. 또한, 상기 반도체 칩은 층간막(interlayer)을 포함한다. 또한, 상기 반도체 칩은 금속 기판을 포함하고, 상기 층간막은 상기 금속 기판 및 상기 반도체 다이 사이에 위치하고, 상기 금속 기판의 적어도 일부는 전기적 터미널을 형성한다.
본 발명의 다른 일부 실시예들은 반도체 칩과 관련된다. 상기 반도체 칩은 반도체 소자를 가지는 반도체 다이를 포함한다. 또한, 상기 반도체 칩은 층간막을 포함한다. 또한, 상기 반도체 칩은 금속 기판을 포함하고, 상기 층간막은 상기 금속 기판 및 상기 반도체 다이 사이에 위치하고, 상기 금속 기판은 약 200℃에서 약 5×10-6 ℃-1 미만의 열팽창 계수를 가지고, 상기 금속 기판의 적어도 일부는 전기적 터미널을 형성한다.
도 1a는 본 발명의 일부 실시예들에 따른 전력 모스펫(power MOSFET)의 단면도를 도시한다.
도 1b는 본 발명의 일부 실시예들에 따른 전력 모스펫의 단면도를 도시한다.
도 2a는 본 발명의 일부 실시예들에 따른 실리콘 웨이퍼와 열적으로 상응하는 금속 기판 상에 형성된 층간막의 개략적인 단면도를 도시한다.
도 2b는 본 발명의 일부 실시예들에 따른 임시 캐리어에 부착된 실리콘 웨이퍼의 개략적인 단면도를 도시한다.
도 2c는 본 발명의 일부 실시예들에 따른 금속 웨이퍼 상에 형성된 층간막에 본딩된 실리콘 웨이퍼 및 임시 캐리어의 개략적인 단면도를 도시한다.
도 2d는 본 발명의 일부 실시예들에 따른 금속 웨이퍼 상에 형성된 층간막에 본딩된 실리콘 웨이퍼의 개략적인 단면도를 도시한다.
도 3은 온도에 대한 원하는 열팽창 계수를 도시하는 그래프이다. 또한, 다양한 금속들의 열팽창 계수가 도시되어 있다.
도 4는 다양한 금속들에 대한 온도에 대한 열팽창 계수와 저항율 도시하는 그래프이다. 실선은 실리콘에 상응하는 계수를 도시한다.
도 5a는 몰리브덴에 대한 웨이퍼 와피지의 3차원 도면이다.
도 5b는 구리에 대한 웨이퍼 와피지의 3차원 도면이다.
도 6a는 본 발명의 일부 실시예들에 따른 몰리브덴 기판 상에 형성된 폴리실리콘층의 개략적인 단면도를 도시한다.
도 6b는 본 발명의 일부 실시예들에 따른 폴리-몰리브덴 적층 상에 형성된 실리사이드 금속층의 개략적인 단면도를 도시한다.
도 6c는 본 발명의 일부 실시예들에 따른 실리사이드-폴리-몰리브덴 적층에 본딩된 공정처리된 실리콘 웨이퍼의 개략적인 단면도를 도시한다.
도 7a는 본 발명의 일부 실시예들에 따른 임시 캐리어에 부착된 실리콘 웨이퍼의 개략적인 단면도를 도시한다.
도 7b는 본 발명의 일부 실시예들에 따른 금속-폴리-몰리브덴 적층에 이전된 실리콘 웨이퍼를 도시한다.
도 7c는 본 발명의 일부 실시예들에 따른 실리사이드층에 의하여 폴리-몰리브덴 적층에 본딩된 실리콘 웨이퍼의 개략적인 단면도를 도시한다.
본 발명의 실시예들은 실리콘 웨이퍼의 와피지(warpage) 또는 핸들링과 관련된 파손과 같은 상술한 문제들 및 다른 문제들을 개시하며, 공정처리되고 박형화된 실리콘을 미리 제조된 금속 기판에 이전하는 방법을 제공한다. 금속 기판, 또는 그들의 일부는, 실리콘 웨이퍼 내에 형성된 소자를 위한 전기적 터미널(즉, 드레인 전극) 및 상기 실리콘 웨이퍼를 위한 기계적인 지지부로서 기능할 수 있다. 본 발명의 바람직한 실시예에 따라, 상기 금속 기판은 상기 실리콘과 실질적으로 상응(match)하는 열팽창 계수를 가진다. 또한, 본 발명의 바람직한 실시예에 따라, 층간막(interlayer)은 상기 금속 기판 상에 형성되고, 이에 따라 상기 금속을 상기 실리콘 웨이퍼에 본딩하기 위한 저온 및 낮은 스트레스 공정을 가능하게 한다.
이러한 공정은 종래의 디모스(DMOS) 소자 내의 온-저항(on-resistance)에의 실리콘의 기여 및 아이지비티(IGBT) 소자 내의 기생 지연과 같은 소자 동작의 다양한 문제들을 제거한다. 또한, 다른 실시예들에 의하여 제공되는 다른 잇점들은 종래의 후-금속(back-metal) 제조 공정들의 제거를 포함한다. 종래의 후-금속 제조 공정들의 제거는 공정 중에 웨이퍼가 방지되는 경우를 매우 감소시킬 수 있고, 또한 상술한 드레인 금속배선(metallization) 공정들의 높은 온도들에 웨이퍼가 노출되는 것을 방지할 수 있다. 드레인 금속배선 공정들은 약 300℃에서 수행되는 스퍼터링과 증발을 포함한다. 또한, 두껍고 지지하는 금속 기판은, 상기 실리콘 웨이퍼를 100
Figure 112008076461893-pct00003
미만의 두께로 박형화 한 후에, 제조 공정(fabrication process)에서 실리콘 웨이퍼의 핸들링과 관계된 파손의 경우를 감소시킨다.
상기 웨이퍼 내에 형성될 수 있는 반도체 소자들은 전력 모스펫들(power MOSFET), IGBT들, 다이오드들, 등과 같은 수직 소자일 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 실시예들은 간명함을 위하여 수직 전력 모스펫에 관계하여 상세하게 설명되어 있다. 그러나, 본 발명은 수직 전력 모스펫에 한정되는 것은 아니다. 후-금속 전극 또는 전기적 터미널을 형성하는 금속배선 공정을 제거하기 위하여, 평면 소자들 및 다른 트렌치된 소자들을 포함하는 다양한 종래의 전력 소자는, 본 발명의 실시예들로부터 이득을 얻을 수 있다. 본 명세서에 개시된 다른 도면들을 포함하여, 도시된 요소들의 상대적인 치수들과 크기들은 실제 치수들을 반드시 나타내는 것은 아니며, 단지 예시적인 목적을 위함이다.
도 1a는 드레인 전극으로서 금속 기판(118)을 가지는 트렌치되고 게이트를 가지는 모스펫(MOSFET)의 단면도를 도시한다. 본 발명의 일부 실시예들에 따른 실리콘 기판은 반도체 층들(107)의 결합물(combination)에 의하여 도시된다. 최상부의 금속층(116)은 소스 영역들(112) 및 몸체 영역들(117)을 위한 전기적 콘택이다. p-형 영역(104)은 n-형 에피택셜 층들(106, 114) 상에 형성된다. 층간막(120, interlayer)은 상기 반도체 기판(107) 전체를 상기 금속 기판(118)에 본딩한다. 도 1b은 도 1a의 개략적인 단면과 상응하는 주사전자현미경(SEM) 사진이다. 상기 박형화된 실리콘 기판(107)은 약 8
Figure 112008076461893-pct00004
의 총 두께를 가지는 것으로 측정된다.
실리콘 웨이퍼는 반도체 소자를 가지는 반도체 다이들의 어레이를 포함할 수 있고, 이는 도 1a에 도시된 모스펫(MOSFET)과 같다. 상기 실리콘 웨이퍼를 상기 실리콘 웨이퍼 내의 반도체 소자에 드레인 전극을 제공하는 금속기판에 본딩한 후에, 각각의 반도체 칩들을 형성하기 위하여 상기 실리콘 웨이퍼와 금속 기판의 결합물은 다이싱된다. 각각의 반도체 다이는 도 1에 도시된 상기 반도체 기판(107) 및 상기 금속 기판(118)을 포함한다. 따라서, 본 명세서에 사용된 바와 같이, 용어 "금속 기판"은 많은 실리콘 다이들을 가지는 웨이퍼에 본딩되는 기판, 또는 단일 다이에 부착되는 기판을 지칭할 수 있다.
도 2a 내지 도 2d는 본 발명의 일부 실시예들에 따른 실리콘 웨이퍼를 금속 기판에 이전하는 예시적인 공정을 도시한다. 금속 기판(200)은 특성에 따라 먼저 선택된다. 고려되는 하나의 특성은 실리콘과 실질적으로 상응하는 금속의 열팽창 계수이다. 두 개의 기판들 사이의 열팽창 특성들을 상응시키는 것은, 열 스트레스, 실리콘 웨이퍼로부터 반도체 다이의 분리의 가능성, 및 실리콘 항복을 제거한 다. 상기 금속은 6인치(6")의 직경과 약 200
Figure 112008076461893-pct00005
의 두께를 가지는 웨이퍼 형상으로 기계가공된다.
도 2a는, 상기 금속 웨이퍼를 형성한 후에, 상기 금속 웨이퍼(200)의 표면 상에 형성된 층간막(202)을 도시한다. 상기 층간막(202)은 본딩 이전에 금속 기판 및 실리콘 기판에서 낮은 계면 에너지를 제공하는 모든 막증착 공정에 의하여 형성될 수 있다. 상기 층간막(202)을 형성하는 적절한 방법들은 하기에 설명된다. 또한, 상기 금속 웨이퍼(200)와의 강한 계면 본딩을 형성하기 위하여, 상기 층간막(202)은 저온에서 (<300℃) 상기 실리콘 웨이퍼와 우수한 전기적 및 기계적 콘택들을 형성한다. 상기 금속 기판 상에 상기 층간막(202)을 형성한 후에, 상기 층간막 및 금속의 결합물은 상기 공정처리된 실리콘 웨이퍼와 본딩될 수 있다.
도 2b는 반도체 소자와 함께 공정처리되고 박형화된 후에, 실리콘 웨이퍼 또는 기판(206)을 도시한다. 일부 경우들에 있어서, 상기 실리콘 웨이퍼(206)의 두께가 100
Figure 112008076461893-pct00006
미만이므로, 상기 공정처리된 실리콘 웨이퍼는 상기 웨이퍼의 전측(front side)에 본딩되거나 또는 부착되는 임시 핸들 또는 캐리어(204)를 가진다. 도 2c에 도시된 바와 같이, 캐리어(204)는 상기 금속 기판(200) 및 상기 층간막(202)의 결합물에 상기 실리콘 웨이퍼(206)를 이동시킨다. 상기 금속을 상기 실리콘 웨이퍼와 본딩하는 공정을 수행한 후에, 전측(front side) 캐리어(204)가 분리된다. 도 2d는 후속의 상기 200
Figure 112008076461893-pct00007
의 금속 기판(200)에 이전된 반도체 소자를 가지는 후속의 박형화된 실리콘층(206)을 도시한다.
상기 공정을 위한 일부 고려들은 금속의 선택 공정, 층간막 공정, 및 본딩 공정이다. 이러한 세가지 공정들은 하기에 상세하게 개시되어 있다.
A. 열적으로 상응하는 금속 기판
상기 실리콘 및 상기 금속 기판들 사이의 선형 열팽창 계수(coefficient of thermal expansion, CTE)의 상응하지 않아 발생하는 열 스트레스는 상기 실리콘의 변형이나 또는 상기 실리콘 웨이퍼 상의 다이의 분리를 야기한다. 이러한 현상은 상기 실리콘 층이 100
Figure 112008076461893-pct00008
미만의 두께로 감소되는 경우에 더욱 두드러진다. 따라서, 본 발명의 실시예들이 현존하는 기술들과 집적되도록 상기 금속 웨이퍼의 열팽창 계수는 실리콘의 열팽창 계수와 상응되는 것이 바람직하다.
반도체 다이의 분리 또는 실리콘 층의 파손을 방지하기 위하여, 상기 열팽창 계수가 상응하지 않아 형성되는 열 스트레스는 (1) 실리콘 항복 강도(silicon yield strength) 또는 (2) 상기 실리콘 웨이퍼 및 상기 층간막 사이의 계면 강도(이하에서는 "계면 강도(interface strength)"라고 함)에 비하여 작다. 상기 계면 강도가 상기 실리콘 항복 강도에 비하여 큰 경우에는, 상기 실리콘은 먼저 파손될 수 있다. 상기 실리콘 항복 강도가 상기 계면 강도에 비하여 큰 경우에는, 상기 반도체 다이는 실리콘이 파손되기 전에 분리될 수 있다.
1. 계면 강도는 실리콘 항복 강도에 비하여 크다.
상기 계면 강도가 상기 실리콘 항복 강도에 비하여 큰 경우에는, 실리콘 층 의 항복을 방지하기 위하여 특정한 온도들(동작 온도 또는 공정 온도)에 대한 상기 금속의 열팽창 계수는 하기의 식 1을 만족한다.
Figure 112008076461893-pct00009
여기에서,
Figure 112008076461893-pct00010
은 동작 온도 또는 공정 온도이고
Figure 112008076461893-pct00011
는 상온이다;
Figure 112008076461893-pct00012
는 실리콘의 전단 모듈러스(shear modulus)이다;
Figure 112008076461893-pct00013
및
Figure 112008076461893-pct00014
은 각각 금속 기판과 실리콘의 열팽창 계수이다;
Figure 112008076461893-pct00015
는 실리콘의 항복 강도이다.
도 3은 실리콘의 파손이 발생하기 전에 허용되는 금속 기판의 최대 열팽창 계수의 그래프(300)를 도시한다. 비교를 위하여, 다른 동작 온도들에서의 다양한 금속들의 열팽창 계수가 도 3에 도시되어 있다. 사용된 실리콘을 위한 값들은
Figure 112008076461893-pct00016
는 2.6×10-6 ℃-1,
Figure 112008076461893-pct00017
는 64.1 GPa, 및
Figure 112008076461893-pct00018
는 30 MPa이며, 7×10-17 cm-3의 침입형 산소 수준을 가지는 쵸크랄스키(Czochralski)로 제조된 실리콘 웨이퍼의 통상적인 값들이다. 도 3의 그래프에서 도시된 금속들은 반도체 산업에서 가장 통상적으로 사용되는 금속들 및 합금들을 포함한다. 간명함을 위하여, 도시된 금속들의 열팽창 계수는 관심있는 온도의 범위에서 상수값으로 가정하였다.
도 3는 200℃의 동작 온도에서 상기 식 1에서 주어진 실리콘의 파괴에 대한 관계를 만족하기 위하여 금속의 열팽창 계수는 5×10-6 ℃-1 미만이다. 도시되고 이러한 요구를 만족하도록 발견된 금속들의 일부는 부재 번호 302와 부재 번호 304로 표시된 몰리브덴(Mo), 텅스텐(W), 및 크롬(Cr)과 같은 내화(refractory) 금속들과 몰리브덴(Mo), 텅스텐(W), 및 크롬(Cr)의 합금을 포함한다. 상기 요구들을 또한 만족하는 부재 번호 306으로 도시된 Ni36Fe, 및 부재 번호 308로 도시된 Ni42Fe과 같은 일부의 니켈-철(Ni-Fe) 합금들이 있다. 또한, 도 3은 산업에서 가장 통상적으로 사용되는 금속들인 알루미늄(Al) 및 구리(Cu)는 실리콘에 대하여 열팽창 계수가 가장 많이 불일치한다. 이와 같이 높은 열 불일치는 얇은 실리콘 기판들 내에서 심각한 열 스트레스와 파괴를 발생시킬 수 있다. 합금 Ni36Fe의 열팽창 계수는 실리콘의 열팽창 계수와 거의 동일하다. 그러나, 도 4에서 부재 번호 406으로 도시된 바와 같이, 그의 저항율(resistivity)은 약 0.495
Figure 112013075601119-pct00019
이고, 이는 비소가 도핑된 실리콘에 비하여 단지 5배 미만이다. 반면, 열팽창 계수의 요구를 또한 만족하는 몰리브덴은 도 4에 부재 번호 402로 도시된 바와 같이, 5.3
Figure 112013075601119-pct00020
의 저항율을 가진다. 일반적으로, 약 200℃에서 약 5×10-6 ℃-1 미만의 열팽창 계수를 가지는 금속 기판들이 본 발명의 실시예들에 사용될 수 있다.
도 5a 및 도 5b는 실리콘/금속 결합물들의 열 스트레스에 의한 와피지(warpage)의 유한요소 분석 시뮬레이션들을 도시한다. 상기 시뮬레이션에 있어 서, 몰리브덴이 구리와 비교되였으며, 이는 구리가 반도체 제조 공정에서 광범위한 사용을 위하여 선택되는 바람직한 금속이기 때문이다. 상기 시뮬레이션의 샘플 크기는 10 mm×10 mm 이었다. 열 로딩은 150℃로부터 -65℃까지 냉각된다. 15
Figure 112008076461893-pct00021
의 실리콘 기판은 101.6
Figure 112008076461893-pct00022
의 몰리브덴과 101.6
Figure 112008076461893-pct00023
의 구리로 라미네이트된다. 몰리브덴에 대한 3차원 결과들은 도 5a에 부재 번호 500으로 도시되어 있고, 구리에 대한 결과들은 도 5b에 부재 번호 502으로 도시되어 있다.
몰리브덴을 통상적으로 사용되는 구리로 치환한 경우에는, 실리콘/금속 복합물의 와피지는 90% 감소되었으며, 폰-미세스(Von-Mises) 스트레스는 약 82%가 감소됨을 상기 시뮬레이션이 보여준다. 예를 들어, 도 5a의 부재 번호 504로 도시된 바와 같이 몰리브덴에 대한 와피지는 52
Figure 112008076461893-pct00024
이며, 도 5b의 부재 번호 506로 도시된 바와 같이 구리에 대한 와피지는 472
Figure 112008076461893-pct00025
이다. 시뮬레이션들은 또한 몰리브덴의 두께의 증가가 웨이퍼의 와피지를 감소시키며, 반면 복합물 스트레스를 증가시키는 것을 나타낸다. 와피지와 스트레스의 결과들을 균형있게하기 위하여 15
Figure 112008076461893-pct00026
두께의 실리콘에 대하여 150
Figure 112008076461893-pct00027
두께의 몰리브덴 층을 제안한다. 금속의 선택과 두께는 어플리케이션 또는 특정한 소자의 열 및 온-저항 요구에 따라 달라질 수 있다
2. 계면 강도에 비하여 큰 실리콘 항복 강도
상기 실리콘 웨이퍼 및 상기 층간막 사이의 약한 계면 강도의 경우에 있어서, 실리콘이 변형되기 전에 상기 다이가 상기 층간막으로부터 분리될 수 있다.
Figure 112008076461893-pct00028
와 G가 계면 강도 및 전단 모듈러스에 의하여 치환되는 것을 제외하고는, 상술한 분석은 이 경우에서 여전히 타당하다. 이러한 값들은 상기 층간막 물질과 본딩 공정에 의존한다. 따라서, 실리콘 및 금속 기판들과 함께 낮은 계면 에너지를 가지는 층간막은 높은 계면 강도를 가지도록 적절하게 선택되어야 한다.
B. 층간막 선택
상술한 바와 같이, 도 2a 내지 도 2d에 도시된 상기 층간막(202)의 하나의 기능은 저온들에서 실리콘 웨이퍼에의 강한 본딩 또는 계면 접착을 가능하게 한다. 상기 실리콘 웨이퍼에의 강한 본딩 또는 계면 접착을 가능하게 하기 위하여, 상기 층간막을 위하여 물질은 실리콘과 함께 낮은 계면 에너지를 가지는 것이 바람직하다. 상기 층간막의 다른 기능은 열적으로 상응하는 금속 기판에 우수한 접착을 제공하는 것이다. 본 발명의 실시예들에 따라 상기 층간막에 대한 통상적인 두께 값은 약 1
Figure 112008076461893-pct00029
내지 5
Figure 112008076461893-pct00030
범위이다. 그러나, 또한 상기 웨이퍼의 전체 스트레스와 와피지에 공헌하지 않는 한, 상기 두께는 더 클 수 있다.
본 발명의 바람직한 실시예에 따라, 비정질 실리콘막은 상기 층간막으로 사용된다. 본 발명의 다른 일부 실시예들에 따라서, 폴리실리콘막이 사용된다. 비정질 실리콘막 또는 폴리실리콘막은 몰리브덴(Mo) 기판과 같은 금속 웨이퍼 상에 증착될 수 있다. 상기 몰리브덴 기판 및 상기 비정질 또는 폴리실리콘 층간막 사이의 강한 계면을 보장하기 위하여 추가적인 어닐링이 수행될 수 있다. 이에 따라, 상기 공정처리된 실리콘 웨이퍼에 대한 폴리-오버-몰리브덴(poly-over-Mo)의 구조의 본딩은 두 개의 유사한 물질들이 본딩하는 것으로 감소시킬 수 있으며, 따라서 공정처리된 실리콘에 하측의 금속 기판이 강하게 접착된다. 원칙적으로, 이러한 결과는 상당히 낮은 열 예산을 달성할 수 있다.
본 발명의 다른 일부 실시예들에 따라, 실리사이드 공정은 결합될 수 있다. 실리사이드를 형성하는 것은 요구하는 낮은 온도들에 의하여 상기 웨이퍼들의 본딩을 증가시킬 수 있고, 이에 따라 더 낮은 전체 스트레스를 갖는다. 도 6a 내지 도 6c는 본 실시예에 따른 실리사이드 공정을 위한 흐름도를 도시한다. 도 6a은 몰리브덴(Mo) 기판(600)과 같은 금속 웨이퍼 상에 증착된 폴리실리콘막(602)을 도시한다.
도 6b의 단계에 있어서, 티타늄(Ti), 백금(Pt), 텅스텐(W), 또는 코발트(Co)를 포함할 수 있는 금속층(604)은 상기 몰리브덴 기판 상에 또는 폴리실리콘막(602) 상에 직접적으로 증착된다. 상기 실리사이드 금속은 저온 화학 기상 증착(chemical vapor deposition, CVD) 공정 또는 스퍼터링 공정에 의하여 상기 층간막 상에 금속을 증착하여 형성할 수 있다. 일부 실시예들에 있어서, 상기 실리사이드가 형성되기 전에, 핵생성층이 상기 폴리실리콘 상에 먼저 형성될 수 있다. 상기 실리사이드가 비정질층 상에 형성되는 경우 핵생성의 효과는 감소되고, 따라서 폴리실리콘의 층간막은 이러한 실시예들에 더 적절할 수 있다. 또한, 본 발명 의 실시예들은 다결정 실리사이드들을 대체하여, 에피택셜 실리사이드들을 사용할 수 있다. 에피택셜 실리사이드는 그 상에 형성되는 실리콘에 대하여 한정된 방위 관계를 나타내며, 결정 구조들이 유사하고 그들 사이의 격자 부정합이 작은 경우에 상기 실리콘 상에 에피택셜하게 성장될 수 있다.
도 6c의 단계는 공정처리되고 박형화된 실리콘 웨이퍼 또는 기판(606)이 금속-오버-폴리-오버-몰리브덴(metal-over-poly-over-Mo)의 구조 상에 위치한 것을 도시한다. 이어서, 상기 실리사이드층(605)을 형성하기 위하여, 상기 금속층(604)이 상기 실리콘 웨이퍼(606)와 반응하도록, 열 공정이 통상적으로 수행된다. 결과적인 실리사이드는 상기 실리콘 웨이퍼(606)와 그 상에 형성된 상기 폴리실리콘(602)을 가지는 하측의 금속(604) 사이에 우수한 기계적 및 전기적 콘택들을 형성한다.
상기 실리사이드 금속(604)의 선택의 기준은 낮은 실리사이드 형성 온도 및 낮은 스트레스이다. 이러한 낮은 실리사이드 형성 온도 및 낮은 스트레스는, 실리콘 웨이퍼에의 우수한 본딩 강도를 위하여 요구되는 열 예산을 최소화하는 것에 바람직할 수 있다. 또한, 상기 실리사이드 금속의 두께는 특히 원하는 실리사이드 농도에 따라 고려된다.
본 발명의 다른 일부 실시예들에 따라서, 상기 층간막을 위하여 다양한 대체물들이 사용될 있다. 예를 들어, 패키지 기술분야에서 사용되는 에폭시-은(epoxy-Ag) 물질이 대신 사용될 수 있다. 상기 에폭시-은의 사용은 본딩 공정을 요구하지 않고 단지 상기 에폭시를 큐어링하는 공정온도를 요구하는 상당히 단순한 공정이 다. 다른 대체물은 공정 패키지 기술(eutectic package technology)에서 현재 사용되는 물질인 주석-은-구리(Sn-Ag-Cu) 합금의 사용이다. 공정(eutectic) 조성은 3.5 wt%의 은(Ag), 0.9 wt%의 구리(Cu), 및 나머지는 주석(Sn)이다. 이러한 층간막의 사용은 상기 금속 및 상기 실리콘 웨이퍼들을 공정 온도인 217.2℃에서 본딩할 수 있다.
C. 웨이퍼 본딩 공정
본 발명의 실시예들에서 세번째 고려되는 사항은 상기 실리콘 웨이퍼를 상기 금속 기판과 본딩하는 공정이다. 상기 본딩 공정의 선택은 상기 층간막 물질의 선택에 의존할 수 있다. 본 발명의 바람직한 실시예들에 있어서, 상기 본딩 공정은 통상적으로 열 공정이다. 그러나, 상기 본딩 공정에 한정되지 않으며, 다른 공정들도 사용될 수 있다.
본 발명의 실시예들이 제공하는 하나의 잇점은, 최종적으로 드레인 터미널을 형성할 수 있는 금속 기판이 반도체 공정의 수준에서 형성되는 경우에는, 공정 처리 단계들의 잔여 부분을 통하여 매우 얇은 실리콘 웨이퍼를 기계적으로 지지할 수 있다는 것이다. 예를 들어, 본 발명의 일부 실시예들에 있어서, 상기 실리콘 웨이퍼가 금속 기판에 본딩되기까지, 상기 실리콘 웨이퍼 내의 상기 반도체 소자를 위한 최상측 소스 금속의 형성이 지연된다. 도 7a 내지 도 7c는 본 실시예에 따른 흐름도를 도시한다. 도 7a는, 단계 707에서 BPSG 막이 증착되고 상기 소자의 표면 상에 유동하는 동안에, 또한 최상부의 소스 금속층이 형성되기 전에, 제조 공 정(fabrication)을 통하여 공정 처리된 실리콘 웨이퍼(706)를 도시한다.
이어서, 실리콘 웨이퍼(706)는 임시 유리 핸들 또는 캐리어(708)에 본딩되거나 부착된다. 본 발명의 일부 실시예들에 있어서, 상기 임시 캐리어는 자외선 에너지를 이용하여 큐어링될 수 있는 폴리이미드(polyimide) 테이프와 같은 접착제에 의하여 상기 실리콘 웨이퍼에 부착된다. 다양한 테이프들은 50℃와 같은 낮은 온도들에서 접착 특성들을 제공할 수 있고, 반면 다른 것들은 300℃와 같이 높은 온도들을 요구할 수 있다. 본 발명의 다른 일부 실시예들에 있어서, 폴리이미드층과 같은 상기 접착 물질은 그 자체로서 상기 캐리어로서 기능한다. 상기 실리콘 웨이퍼(706)가 임시 캐리어(708)에 본딩되거나 부착되는 경우에는, 상기 실리콘 웨이퍼(706)는 단계 709에서 원하는 두께로 박형화된다. 상기 박형화 공정은 종래의 그라인딩 공정 및 식각 공정을 포함할 수 있다.
도 7b는 상기 캐리어(708)에 부착된 상기 실리콘 웨이퍼(706)가 이전되고, 본딩 단계 705에서 몰리브덴/폴리/금속(Mo/poly/metal) 적층에 본딩되는 것을 도시한다. 상기 적층은 몰리브덴 기판(700), 폴리실리콘막(702), 및 실리사이드 금속(704)을 포함한다. 상기 실리콘 웨이퍼(706)의 전측(front side)에는 금속이 없으며(핸들 캐리어(708)가 대신 부착됨), 또한 몰리브덴은 낮은 기상 압력과 실리콘 내에서의 무시할 만한 확산율을 가지므로, 본 실시예에 따른 본딩 공정은 우수한 본딩 강도를 보장하기 위하여 상대적으로 높은 열 예산을 제공할 수 있다. 도 7a 내지 도 7c의 공정에서 상기 전측(front side) 물질은 450℃에 이르는 웨이퍼 공정 온도에 노출될 수 있다.
도 7b는 상기 실리콘 웨이퍼(706)가 이전된 후에 상기 캐리어(708)로부터 분리된 경우를 도시한다. 실리사이드(705)는 몰리브덴-폴리(Mo-poly) 적층 및 실리콘 웨이퍼(706) 사이에 형성될 수 있다. 도 7c에서, 상기 캐리어(708)가 분리된 후에, 상기 실리콘 웨이퍼(706)에 본딩되는 상기 몰리브덴/폴리/금속(Mo/poly/metal) 적층은 전측(front side) 금속 콘택을 형성하기 위하여 후속하여 공정처리된다. 이어서, 상기 전측(front side) 소스 금속(710)은 상기 캐리어(708)가 먼저 본딩된 표면에서 형성된다. 또한, 본 발명의 다른 일부 실시예들에 따라, 상기 열 공정은, 발생하는 산화를 방지하기 위하여 불활성 분위기에서 수행될 수 있다.
이어서, 도 7c에 도시된 결합물은 다이싱되어 개개의 반도체 칩들을 형성한다. 수직 모스펫(MOSFET)을 가지는 경우에, 각각의 칩은 소스, 게이트, 및 드레인을 가질 수 있다. 상기 칩들은 종래의 패키지 공정들에 따라 패키지될 수 있다.
상술한 바와 같이 많은 특정한 실시예들이 도시되고 설명되어 있으나, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 계면 본딩, 또는 소자의 전기적 기계적 또는 다른 특성들을 증가시키기 위하여, 추가적인 층들이 반도체-금속 증착 내에 형성될 수 있다. 본 발명의 범위를 벗어나지 않고 다른 대체물들, 변형들, 동등물들이 사용될 수 있고, 실시예들의 하나 또는 다른 특성들이 본 발명의 다른 실시예들의 하나 또는 다른 특성들과 결합될 수 있다.
또한, 상술한 본 발명의 실시예들은 무선 전화기들, 개인용 컴퓨터들, 서버들, 텔레비전들, 라디오들을 포함하는 모든 적절한 전기적 어셈블리(electrical assembly) 내에 사용될 수 있다.
상술한 설명은 예시적이며 이에 한정되는 것은 아니다. 본 발명의 많은 변형들이 본 개시를 참조하여 본 기술 분야의 당업자에게는 자명할 것이다. 따라서, 본 발명의 범위는 상술한 개시를 참조하여 결정되어서는 안되며, 하기의 청구항들에 의하여 모든 범위 또는 동등물과 함께 결정되어야 한다. 또한, 모든 실시예들의 하나 또는 그 이상의 특징들은 본 발명의 범위를 벗어나지 않고 다른 실시예들의 하나 또는 그 이상의 특징들과 결합될 수 있다.
문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 단수 형태는 "하나 또는 그 이상"과 같은 복수의 형태를 포함할 수 있다. 또한, "상의", "하의" 등과 같은 용어들은 도면들에서 도시된 바와 같은 사용되며, 본 발명의 실시예들에 따라 반도체 다이 패키지들을 형성하거나 사용하는 경우에 있어서, 절대적인 위치들을 지칭하거나 지칭하지 않을 수 있다.
본 명세서에서 개시된 모든 특허들, 특허출원들, 공개공보들, 및 설명들은 모든 목적들을 위하여 전체적으로 참조로서 결합된다. 이들 중 어느 것도 종래 기술로서 인정하는 것은 아니다.
또한, 상술한 본 발명의 실시예들은 무선 전화기들, 개인용 컴퓨터들, 서버들, 텔레비전들, 라디오들을 포함하는 모든 적절한 전기적 어셈블리(electrical assembly) 내에 사용될 수 있다.

Claims (26)

  1. 반도체 기판 내에 제1 표면을 포함하는 반도체 소자를 형성하는 단계;
    금속 기판 상에 층간막(interlayer)을 형성하는 단계로서, 상기 금속 기판의 열팽창 계수(coefficient of thermal expansion, CTE)는 상기 반도체 기판의 열팽창 계수(CTE)에 상응하며(match), 상기 층간막은 비정질 실리콘막 또는 폴리실리콘막을 포함하는, 상기 층간막을 형성하는 단계;
    상기 금속 기판 및 상기 층간막을 상기 반도체 소자의 상기 제1 표면에 본딩하는 단계로서, 상기 금속 기판의 적어도 일부는 상기 반도체 소자의 전기적 터미널을 정의하는, 상기 본딩하는 단계; 및
    개개의 반도체 칩들을 형성하기 위하여, 상기 반도체 기판 및 상기 금속 기판을 다이싱(dicing)하는 단계; 포함하는 것을 특징으로 하는 반도체 기판을 금속 기판에 본딩하는 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판을 상기 금속 기판에 본딩하는 단계를 수행하기 전에,
    상기 반도체 소자를 포함하는 상기 반도체 기판을 캐리어에 제거가능하게 부착하는 단계;를 더 포함하는 것을 특징으로 하는 본딩하는 방법.
  3. 제 2 항에 있어서,
    상기 반도체 기판을 상기 금속 기판에 본딩하는 단계를 수행하기 전에,
    상기 반도체 기판이 상기 캐리어에 부착된 동안에, 상기 반도체 기판을 박형화하는 단계;를 더 포함하는 것을 특징으로 하는 본딩하는 방법.
  4. 제 2 항에 있어서,
    상기 반도체 기판을 상기 금속 기판에 본딩하는 단계를 수행한 후에,
    상기 반도체 기판으로부터 상기 캐리어를 제거하는 단계;를 더 포함하는 것을 특징으로 하는 본딩하는 방법.
  5. 제 1 항에 있어서,
    상기 반도체 소자는 전력 모스펫(power MOSFET)이고,
    상기 전기적 터미널은 드레인인 것을 특징으로 하는 본딩하는 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 반도체 기판을 상기 금속 기판에 본딩하는 단계는,
    상기 금속 기판 상에 형성된 층간막과 상기 반도체 기판을 본딩하는 단계;를 포함하는 것을 특징으로 하는 본딩하는 방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판을 상기 금속 기판에 본딩하는 단계를 수행하기 전에,
    상기 층간막 상에 실리사이드를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 본딩하는 방법.
  9. 제 1 항에 있어서,
    상기 금속 기판은, 200℃에서 5×10-6 ℃-1 미만의 열팽창 계수(coefficient of thermal expansion, CTE)를 가지는 것을 특징으로 하는 본딩하는 방법.
  10. 제 1 항에 있어서,
    상기 반도체 기판을 상기 금속 기판에 본딩하는 단계는 300℃ 이하의 온도에서 수행되는 것을 특징으로 하는 본딩하는 방법.
  11. 제 1 항에 있어서,
    상기 반도체 기판은, 100
    Figure 112013075601119-pct00031
    또는 그 미만의 두께를 가지는 것을 특징으로 하는 본딩하는 방법.
  12. 제 1 항에 있어서,
    상기 반도체 기판의 상기 제1 표면에서 상기 반도체 기판을 상기 금속 기판 에 본딩하는 단계를 수행한 후에,
    상기 반도체 기판의 제2 표면 상에 금속 콘택을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 본딩하는 방법.
  13. 제 1 항에 있어서,
    상기 금속 기판은, 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 그들의 합금 및 니켈-철 합금(Ni-Fe alloy) 중의 적어도 하나를 포함하는 것을 특징으로 하는 본딩하는 방법.
  14. 삭제
  15. 삭제
  16. 반도체 소자를 가지고 또한 100
    Figure 112013075601119-pct00032
    또는 그 미만의 두께를 가지는 반도체 기판;
    비정질 실리콘막 또는 폴리실리콘막을 포함하는 층간막; 및
    금속 기판;을 포함하고,
    상기 금속 기판의 열팽창 계수(coefficient of thermal expansion, CTE)는 상기 반도체 기판의 열팽창 계수(CTE)에 상응하며(match),
    상기 층간막은 상기 금속 기판 및 상기 반도체 기판 사이에 위치하고,
    상기 금속 기판의 적어도 일부는 전기적 터미널을 정의하는 반도체 칩.
  17. 제 16 항에 있어서,
    상기 층간막과 상기 반도체 기판 사이에 실리사이드를 더 포함하는 것을 특징으로 하는 반도체 칩.
  18. 삭제
  19. 제 16 항에 있어서,
    상기 금속 기판은, 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 그들의 합금 및 니켈-철 합금(Ni-Fe alloy) 중의 적어도 하나를 포함하는 것을 특징으로 하는 반도체 칩.
  20. 삭제
  21. 삭제
  22. 제 16 항에 있어서,
    상기 반도체 소자는 전력 모스펫(power MOSFET)이고,
    상기 터미널은 드레인인 것을 특징으로 하는 반도체 칩.
  23. 제 16 항에 있어서,
    상기 금속 기판은, 200℃에서 5×10-6 ℃-1 미만의 열팽창 계수를 가지는 것을 특징으로 하는 반도체 칩.
  24. 반도체 기판 내에 형성된 반도체 소자;
    비정질 실리콘막 또는 폴리실리콘막을 포함하는 층간막; 및
    금속 기판;을 포함하고,
    상기 금속 기판의 열팽창 계수(coefficient of thermal expansion, CTE)는 상기 반도체 기판의 열팽창 계수(CTE)에 상응하며(match),
    상기 층간막은 상기 금속 기판 및 상기 반도체 기판 사이에 위치하고,
    상기 금속 기판은 200℃에서 5×10-6 ℃-1 미만의 열팽창 계수를 가지고,
    상기 금속 기판의 적어도 일부는 전기적 터미널을 정의하는 반도체 칩.
  25. 제 24 항에 있어서,
    상기 금속 기판은 몰리브덴(molybdenum)을 포함하는 것을 특징으로 하는 반 도체 칩.
  26. 청구항 제 24 항의 반도체 칩을 포함하는 전기적 어셈블리(electrical assembly).
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