KR101338713B1 - liquid crystal display device and method fo fabricating the same - Google Patents

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Abstract

본 발명은 액정 표시 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a liquid crystal display device and a manufacturing method thereof.

본 발명에 따른 액정 표시 장치는, 제 1 기판 상에 제 1 투명 금속층 패턴과 제 1 불투명 금속층 패턴이 적층된 게이트 배선과 상기 게이트 배선의 일단에 형성된 게이트 패드; 상기 게이트 배선과 교차하며 제 2 투명 금속층 패턴과 제 2 불투명 금속층 패턴이 적층된 데이터 배선과 상기 데이터 배선의 일단에 상기 제 2 투명 금속층 패턴으로 이루어진 데이터 패드; 상기 게이트 배선과 상기 데이터 배선의 교차 지점에 형성된 박막 트랜지스터; 상기 제 2 투명 금속층 패턴으로 이루어진 화소 전극; 상기 박막 트랜지스터, 상기 게이트 배선 및 상기 데이터 배선을 포함하는 영역에 형성된 보호막; 상기 제 1 기판과 마주하는 제 2 기판; 및 상기 제 1 기판과 제 2 기판 사이에 개재된 액정층을 포함한다.According to an exemplary embodiment of the present invention, a liquid crystal display includes: a gate line having a first transparent metal layer pattern and a first opaque metal layer pattern laminated on a first substrate, and a gate pad formed at one end of the gate line; A data pad intersecting the gate wiring and having a second data layer including a second transparent metal layer pattern and a second opaque metal layer pattern, and a data pad formed at one end of the data line; A thin film transistor formed at an intersection point of the gate line and the data line; A pixel electrode formed of the second transparent metal layer pattern; A protective film formed in an area including the thin film transistor, the gate wiring and the data wiring; A second substrate facing the first substrate; And a liquid crystal layer interposed between the first substrate and the second substrate.

이로써, 본 발명은 액정 표시 장치의 어레이 기판을 제조시 공정을 단순화하고 마스크 공정 수를 저감함으로써 제조 수율을 향상시킬 뿐만 아니라 제조 비용을 최대한 절감할 수 있다.As a result, the present invention can simplify the process of manufacturing the array substrate of the liquid crystal display device and reduce the number of mask processes, thereby improving the manufacturing yield and reducing the manufacturing cost as much as possible.

마스크, 어레이 기판 Mask, Array Board

Description

액정 표시 장치 및 그 제조 방법{liquid crystal display device and method fo fabricating the same}Liquid crystal display device and method for manufacturing the same {liquid crystal display device and method fo fabricating the same}

도 1은 본 발명의 제 1 실시예로서. 액정 표시 장치를 보여주는 평면도.1 is a first embodiment of the present invention. Top view showing a liquid crystal display.

도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 자른 단면도.FIG. 2 is a cross-sectional view taken along lines II ′, II-II ′ and III-III ′ of FIG. 1. FIG.

도 3a 내지 도 3k는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따른 단면도들로서, 본 발명에 다른 액정 표시 장치의 제조 방법을 보여주는 공정 순서도.3A to 3K are cross-sectional views taken along lines II ′, II-II ′, and III-III ′ of FIG. 1, illustrating a manufacturing method of another liquid crystal display device according to the present invention.

도 4는 본 발명의 제 2 실시예로서, 액정 표시 장치를 보여주는 단면도.4 is a cross-sectional view showing a liquid crystal display device according to a second embodiment of the present invention.

<도면의 주요부분에 대한 부호 설명>Description of the Related Art [0002]

100, 200 : 제 1 기판 101, 201 : 제 1 투명 금속층 패턴100, 200: first substrate 101, 201: first transparent metal layer pattern

102, 202 : 게이트 패드 103, 203 : 제 1 불투명 금속층 패턴 102 and 202: gate pads 103 and 203: first opaque metal layer pattern

105, 205 : 게이트 절연막 107, 207 : 반도체층105, 205: gate insulating film 107, 207: semiconductor layer

109, 209 : 오믹콘택층 111, 211 : 제 2 투명 금속층 패턴109 and 209: ohmic contact layer 111 and 211: second transparent metal layer pattern

113 : 제 2 불투명 금속층 패턴 115, 215 : 데이터 패드113: second opaque metal layer pattern 115, 215: data pad

117, 217 : 보호막 119, 219 : 화소 전극117, 217: protective film 119, 219: pixel electrode

121, 221 : 소스 전극 123, 223 : 드레인 전극121, 221: source electrode 123, 223: drain electrode

125, 225 : 스토리지 하부 전극 127, 227 : 게이트 전극125, 225: lower storage electrode 127, 227: gate electrode

128 : 게이트 배선 129 : 데이터 배선128: gate wiring 129: data wiring

130, 230 : 제 2 기판 131, 231 : 블랙 매트릭스130, 230: second substrate 131, 231: black matrix

133, 233 : 컬러필터층 135, 235 : 공통 전극133 and 233 color filter layers 135 and 235 common electrode

본 발명은 액정 표시 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a liquid crystal display device and a manufacturing method thereof.

최근 정보화 사회로 시대가 급발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시장치(flat panel display)의 필요성이 대두되었는데, 그 중 색 재현성 등이 우수한 액정 표시 장치(liquid crystal display)가 활발하게 개발되고 있다.Recently, with the rapid development of the information society, there is a need for a flat panel display having excellent characteristics such as thinning, light weight, and low power consumption. Among them, a liquid crystal display having excellent color reproducibility, etc. displays are actively being developed.

일반적으로 액정 표시 장치는 일면에 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 주입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직이게 함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.In general, a liquid crystal display device is formed by arranging two substrates having electrodes formed on one surface thereof so that the surfaces on which the two electrodes are formed face each other, injecting a liquid crystal material between the two substrates, and then applying a voltage to the two electrodes. By moving the liquid crystal molecules by an electric field, the device expresses an image by the transmittance of light that varies accordingly.

액정 표시 장치는 다양한 형태로 이루어질 수 있는데, 현재 박막 트랜지스터와 박막 트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동 행렬 액정 표시 장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현 능력이 우수하여 가장 주목받고 있다.Liquid crystal displays may be formed in various forms. Currently, an active matrix LCD (AM-LCD) having a thin film transistor and pixel electrodes connected to the thin film transistors arranged in a matrix manner has excellent resolution and video performance. It is most noticed.

이러한 액정 표시 장치는 하부의 어레이 기판에 화소 전극이 형성되어 있고 상부 기판인 컬러 필터 기판에 공통 전극이 형성되어 있는 구조로, 상하로 걸리는 기판에 수직한 방향의 전기장에 의해 액정 분자를 구동하는 방식이다. 이는, 투과율과 개구율 등의 특성이 우수하며, 상판의 공통 전극이 접지 역할을 하게 되어 정전기로 인한 액정셀의 파괴를 방지할 수 있다.The liquid crystal display has a structure in which a pixel electrode is formed on a lower array substrate and a common electrode is formed on a color filter substrate, which is an upper substrate, and drives liquid crystal molecules by an electric field in a direction perpendicular to an up and down substrate. to be. This is excellent in characteristics such as transmittance and aperture ratio, and the common electrode of the upper plate serves as a ground, thereby preventing the destruction of the liquid crystal cell due to static electricity.

여기서, 액정 표시 장치의 상부 기판은 화소 전극 이외의 부분에서 발생하는 빛샘 현상을 막기 위해 블랙 매트릭스(black matrix)를 더 포함한다.Here, the upper substrate of the liquid crystal display further includes a black matrix to prevent light leakage occurring in portions other than the pixel electrode.

한편, 액정 표시 장치의 하부 기판인 어레이 기판은 박막을 증착하고 마스크를 이용하여 포토 공정 및 식각 공정을 여러 번 반복함으로써 형성되는데, 통상적으로 마스크 수는 5장 내지 6장이 사용되고 있으며, 마스크의 수는 어레이 기판을 제조하기 위한 포토리소그래피 공정의 수를 나타낸다.The array substrate, which is a lower substrate of the liquid crystal display, is formed by depositing a thin film and repeating a photo process and an etching process several times using a mask. Typically, 5 to 6 masks are used, and the number of masks is The number of photolithography processes for making the array substrate is shown.

상기 포토리소그래피 공정은 세정과 포토 레지스트의 도포, 노광 및 현상, 식각, 스트립 등의 여러 공정을 수반하고 있다. The photolithography process involves various processes such as cleaning and applying photoresist, exposing and developing, etching and stripping.

따라서, 포토리소그래피 공정을 한번만 단축해도 제조 시간이 상당히 많이 줄어들고, 제조 비용을 감소시킬 수 있으며 불량 발생율이 적어지므로, 마스크 수를 줄이기 위한 연구가 활발하다.Therefore, even if the photolithography process is shortened once, the manufacturing time is considerably reduced, the manufacturing cost can be reduced, and the incidence of defects is reduced. Therefore, research for reducing the number of masks is active.

본 발명은 새로운 구조의 액정 표시 장치를 제공하는 데 제 1의 목적이 있다.The present invention has a first object to provide a liquid crystal display device having a novel structure.

본 발명은 마스크를 저감하고 불량률을 최소화할 수 있는 액정 표시 장치의 제조 방법을 제공하는 데 제 2의 목적이 있다.It is a second object of the present invention to provide a method for manufacturing a liquid crystal display device capable of reducing a mask and minimizing a defective rate.

상기한 제 1 목적을 달성하기 위하여 본 발명에 따른 액정 표시 장치는, 제 1 기판 상에 제 1 투명 금속층 패턴과 제 1 불투명 금속층 패턴이 적층된 게이트 배선과 상기 게이트 배선의 일단에 형성된 게이트 패드; 상기 게이트 배선과 교차하며 제 2 투명 금속층 패턴과 제 2 불투명 금속층 패턴이 적층된 데이터 배선과 상기 데이터 배선의 일단에 상기 제 2 투명 금속층 패턴으로 이루어진 데이터 패드; 상기 게이트 배선과 상기 데이터 배선의 교차 지점에 형성된 박막 트랜지스터; 상기 제 2 투명 금속층 패턴으로 이루어진 화소 전극; 상기 박막 트랜지스터, 상기 게이트 배선 및 상기 데이터 배선을 포함하는 영역에 형성된 보호막; 상기 제 1 기판과 마주하는 제 2 기판; 및 상기 제 1 기판과 제 2 기판 사이에 개재된 액정층을 포함하는 것을 특징으로 하는 액정 표시 장치.According to an aspect of the present invention, there is provided a liquid crystal display device including: a gate wiring having a first transparent metal layer pattern and a first opaque metal layer pattern laminated on a first substrate, and a gate pad formed at one end of the gate wiring; A data pad intersecting the gate wiring and having a second data layer including a second transparent metal layer pattern and a second opaque metal layer pattern, and a data pad formed at one end of the data line; A thin film transistor formed at an intersection point of the gate line and the data line; A pixel electrode formed of the second transparent metal layer pattern; A protective film formed in an area including the thin film transistor, the gate wiring and the data wiring; A second substrate facing the first substrate; And a liquid crystal layer interposed between the first substrate and the second substrate.

상기한 제 2 목적을 달성하기 위하여 본 발명에 따른 액정 표시 장치의 제조 방법은, 다수의 화소 영역을 정의하는 제 1 기판 상에 제 1 투명 금속층과 제 1 불투명 금속층을 적층하는 단계; 상기 제 1 투명 금속층과 상기 제 1 불투명 금속층을 패터닝하여 상기 제 1 기판 상에 제 1 투명 금속층 패턴과 제 1 불투명 금속층 패턴이 적층된 게이트 배선과 상기 게이트 배선으로부터 연장된 게이트 전극을 형성하는 단계; 상기 제 1 기판 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 전극 상부에 반도체층을 형성하는 단계; 상기 제 1 기판 상에 제 2 투명 금속층과 제 2 불투명 금속층을 적층하는 단계; 상기 제 2 투명 금속층과 제 2 불투명 금속층을 패터닝하여 상기 제 1 기판 상에 상기 게이트 배선과 교차하며 제 2 투명 금속층 패턴과 제 2 불투명 금속층 패턴이 적층된 데이터 배선과 상기 데이터 배선에서 분기되어 상기 반도체층의 양단에서 서로 이격된 소스 및 드레인 전극을 형성하는 단계; 상기 제 1 기판 전면에 보호막을 형성하는 단계; 및 상기 보호막 및 상기 제 2 불투명 금속층 패턴을 선택적으로 식각하여 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device, including: stacking a first transparent metal layer and a first opaque metal layer on a first substrate defining a plurality of pixel regions; Patterning the first transparent metal layer and the first opaque metal layer to form a gate wiring on which the first transparent metal layer pattern and the first opaque metal layer pattern are stacked and a gate electrode extending from the gate wiring on the first substrate; Forming a gate insulating film on the entire surface of the first substrate; Forming a semiconductor layer on the gate electrode; Stacking a second transparent metal layer and a second opaque metal layer on the first substrate; Patterning the second transparent metal layer and the second opaque metal layer to intersect the gate wiring on the first substrate, and branching from the data wiring and the data wiring on which the second transparent metal layer pattern and the second opaque metal layer pattern are stacked; Forming source and drain electrodes spaced apart from each other at both ends of the layer; Forming a protective film on the entire surface of the first substrate; And selectively etching the passivation layer and the second opaque metal layer pattern to form a pixel electrode.

이하, 첨부한 도면을 참조로 하여 본 발명에 따른 액정 표시 장치 및 그 제조 방법에 대해서 구체적으로 설명한다.Hereinafter, a liquid crystal display and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 액정 표시 장치를 보여주는 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 자른 단면도이다.1 is a plan view illustrating a liquid crystal display according to the present invention, and FIG. 2 is a cross-sectional view taken along lines II ′, II-II ′, and III-III ′ of FIG. 1.

도 1 및 도 2에 도시된 바와 같이, 투명한 절연성의 제 1 기판(100) 위에 일 방향을 가지는 게이트 배선(128)과, 상기 게이트 배선(128)에서 연장된 게이트 전극(127)이 형성되어 있다.1 and 2, a gate wiring 128 having one direction and a gate electrode 127 extending from the gate wiring 128 are formed on the transparent insulating first substrate 100. .

상기 게이트 배선(128)과 상기 게이트 전극(127)은 제 1 투명 금속층 패턴(101) 및 제 1 불투명 금속층 패턴(103)이 적층되어 형성된다.The gate line 128 and the gate electrode 127 are formed by stacking a first transparent metal layer pattern 101 and a first opaque metal layer pattern 103.

상기 게이트 배선(128)의 일단에는 게이트 패드(102)가 형성되어 있으며, 상기 게이트 패드(102)는 상기 게이트 배선(128)을 이루는 제 1 투명 금속층 패턴(101)과 제 1 불투명 금속층 패턴(103) 중 상기 제 1 투명 금속층 패턴(101)이 연장되어 형성된다.A gate pad 102 is formed at one end of the gate wiring 128, and the gate pad 102 includes the first transparent metal layer pattern 101 and the first opaque metal layer pattern 103 forming the gate wiring 128. ) Is formed by extending the first transparent metal layer pattern 101.

상기 게이트 전극(127) 상부의 게이트 절연막(105) 위에는 반도체층(107)이 형성되어 있다.The semiconductor layer 107 is formed on the gate insulating layer 105 on the gate electrode 127.

상기 반도체층(107)은 비정질 실리콘 등의 물질로 이루어질 수 있으며, 상기 비정질 실리콘 상에 불순물 이온을 주입한 오믹 콘택층(109)이 더 형성되어 있다. 상기 오믹 콘택층(109)은 상기 반도체층(107) 상에서 패터닝되어 소스 오믹 콘택층(109a)과 드레인 오믹 콘택층(109b)으로 분리되어 있다.The semiconductor layer 107 may be formed of a material such as amorphous silicon, and an ohmic contact layer 109 in which impurity ions are implanted on the amorphous silicon is further formed. The ohmic contact layer 109 is patterned on the semiconductor layer 107 to be separated into a source ohmic contact layer 109a and a drain ohmic contact layer 109b.

상기 반도체층(107)이 형성된 제 1 기판(100) 상에 상기 게이트 배선(128)과 교차하는 데이터 배선(129)이 형성되어 있으며, 상기 데이터 배선(129)과 상기 게이트 배선(128)의 교차 영역은 화소 영역(P)으로 정의된다.A data line 129 intersecting the gate line 128 is formed on the first substrate 100 on which the semiconductor layer 107 is formed, and the data line 129 intersects with the gate line 128. The region is defined as a pixel region P.

상기 데이터 배선(129)으로부터 돌출되어 상기 반도체층(107)의 일단에 소스 전극(121)이 형성되고, 상기 소스 전극(121)과 이격되어 상기 반도체층(107)의 다른 일단에 드레인 전극(123)이 형성된다.A source electrode 121 is formed at one end of the semiconductor layer 107 by protruding from the data line 129, and a drain electrode 123 is formed at the other end of the semiconductor layer 107 by being spaced apart from the source electrode 121. ) Is formed.

상기 데이터 배선(129), 소스 전극(121) 및 드레인 전극(123)은 제 2 투명 금속층 패턴(111) 및 제 2 불투명 금속층 패턴(113)이 적층되어 형성된다.The data line 129, the source electrode 121, and the drain electrode 123 are formed by stacking a second transparent metal layer pattern 111 and a second opaque metal layer pattern 113.

상기 소스 전극(121)과 상기 드레인 전극(123)은 상기 소스 오믹 콘택층(109a)과 상기 드레인 오믹 콘택층(109b)과 접촉되며, 상기 소스 전극(121)과 상기 드레인 전극(123)에 의해 노출된 반도체층(107)은 채널(channel)부를 형성한다.The source electrode 121 and the drain electrode 123 are in contact with the source ohmic contact layer 109a and the drain ohmic contact layer 109b, and are formed by the source electrode 121 and the drain electrode 123. The exposed semiconductor layer 107 forms a channel portion.

상기 게이트 전극(127), 상기 게이트 전극(127) 상에 형성된 게이트 절연막(105), 상기 게이트 전극(127) 상부의 상기 게이트 절연막(105) 상에 형성된 반 도체층(107), 상기 반도체층(107) 양단에 형성된 소스 및 드레인 전극(121, 123)을 포함하여 박막 트랜지스터(Thin Film Transistor ; TFT)라고 한다.The gate electrode 127, the gate insulating layer 105 formed on the gate electrode 127, the semiconductor layer 107 formed on the gate insulating layer 105 above the gate electrode 127, and the semiconductor layer ( 107) It is referred to as a thin film transistor (TFT) including the source and drain electrodes 121 and 123 formed at both ends.

상기 데이터 배선(129)의 일단에는 데이터 패드(115)가 형성되며, 상기 데이터 패드(115)는 상기 데이터 배선(129)을 이루는 상기 제 2 투명 금속층 패턴(111)과 상기 제 2 불투명 금속층 패턴(113) 중 상기 제 2 투명 금속층 패턴(111)과 연결되어 형성된다.A data pad 115 is formed at one end of the data line 129, and the data pad 115 includes the second transparent metal layer pattern 111 and the second opaque metal layer pattern constituting the data line 129. It is formed in connection with the second transparent metal layer pattern 111 of 113.

상기 드레인 전극(123) 하부에 형성된 제 2 투명 금속층 패턴(111)으로부터 상기 화소 영역(P)으로 연장된 제 2 투명 금속층 패턴(111)은 화소 전극(119)을 형성한다.The second transparent metal layer pattern 111 extending from the second transparent metal layer pattern 111 formed below the drain electrode 123 to the pixel region P forms the pixel electrode 119.

상기 적층된 제 1 투명 금속층 패턴(101)과 상기 제 1 불투명 금속층 패턴(103)은 상기 게이트 배선(128)에서 연장되어 스토리지 캐패시터(storage capacitor)를 형성하기 위한 스토리지 하부 전극(125)을 형성할 수도 있다.The stacked first transparent metal layer pattern 101 and the first opaque metal layer pattern 103 may extend from the gate wiring 128 to form a storage lower electrode 125 for forming a storage capacitor. It may be.

그리고, 상기 화소 전극(119)은 상기 스토리지 하부 전극(125) 상에서 스토리지 상부 전극의 역할을 하며, 상기 스토리지 하부 전극(125)과 상기 화소 전극(119) 사이에서 스토리지 캐패시터가 형성된다.The pixel electrode 119 serves as a storage upper electrode on the storage lower electrode 125, and a storage capacitor is formed between the storage lower electrode 125 and the pixel electrode 119.

상기 제 1 기판(100) 상에는 보호막(117)이 선택적으로 패터닝되어 형성되어 있으며, 상기 보호막(117)은 상기 박막 트랜지스터(TFT), 상기 게이트 배선(128), 상기 데이터 배선(129)을 포함하는 영역에 형성된다. 그리고, 상기 보호막(117)은 상기 게이트 패드(102) 및 상기 데이터 패드(115)의 주변에 형성된다.A passivation layer 117 is selectively patterned on the first substrate 100, and the passivation layer 117 includes the thin film transistor TFT, the gate wiring 128, and the data wiring 129. Is formed in the area. In addition, the passivation layer 117 is formed around the gate pad 102 and the data pad 115.

상기 제 1 기판(100)과 대향하여 합착된 제 2 기판(130) 상에는 빛의 누설 을 방지하는 블랙 매트릭스(131)을 형성하고, 상기 블랙 매트릭스(131) 사이에 적색(Red), 녹색(Green) 및 청색(Blue)의 컬러필터 패턴으로 이루어진 컬러필터층(133)을 형성한다. A black matrix 131 is formed on the second substrate 130 bonded to the first substrate 100 to prevent light leakage, and red and green are formed between the black matrix 131. ) And a color filter layer 133 formed of a blue color filter pattern.

그리고, 상기 제 2 기판(130) 전면에는 공통 전극(135)이 형성된다.The common electrode 135 is formed on the entire surface of the second substrate 130.

상기 컬러필터층(133) 상부에는 표면을 평탄화하고 컬러필터층(133)을 보호하는 오버코트층(도시되지 않음)이 더 형성될 수도 있다.An overcoat layer (not shown) may be further formed on the color filter layer 133 to planarize the surface and protect the color filter layer 133.

도시되지 않았으나, 상기 제 1 기판(100) 또는 상기 제 2 기판(130) 상에는 배향막이 더 형성될 수도 있다.Although not shown, an alignment layer may be further formed on the first substrate 100 or the second substrate 130.

상기 제 1 기판(100)과 제 2 기판(130) 사이에는 액정층이 개재된다.The liquid crystal layer is interposed between the first substrate 100 and the second substrate 130.

본 발명은 액정 표시 장치의 어레이 기판에서 게이트 패드(102)와 게이트 배선(128)을 연결하기 위한 별도의 콘택홀 또는 연결 배선을 구비할 필요가 없이 상기 게이트 배선(128)과 상기 게이트 패드(102)가 연결되어 있다.According to the present invention, the gate line 128 and the gate pad 102 do not need to be provided with a separate contact hole or connection line for connecting the gate pad 102 and the gate line 128 in the array substrate of the liquid crystal display. ) Is connected.

본 발명은 액정 표시 장치의 어레이 기판에서 데이터 패드(115)와 데이터 배선(129)을 연결하기 위한 별도의 콘택홀 또는 연결 배선을 구비할 필요가 없이 상기 데이터 배선(129)과 상기 데이터 패드(115)가 연결되어 있다.According to the present invention, the data line 129 and the data pad 115 do not have to be provided with a separate contact hole or connection line for connecting the data pad 115 and the data line 129 in the array substrate of the liquid crystal display. ) Is connected.

본 발명은 액정 표시 장치 제조시에 공정 전체에서 마스크 수를 저감할 수 있을 뿐만 아니라 마스크 수를 저감함으로써 동반될 수 있는 웨이비 노이즈 불량 등을 방지할 수 있고 오프 커런트(off current)를 감소시킬 수 있어 화질이 향상되고 소자의 신뢰성을 향상된다. The present invention can not only reduce the number of masks in the whole process in manufacturing the liquid crystal display device, but also prevent the noise noise defects and the like that can be accompanied by reducing the number of masks and can reduce off current. There is improved picture quality and improved device reliability.

또한, 제조 공정을 단순화하고 마스크 공정 수를 저감함으로써 제조 수율을 향상시킬 뿐만 아니라 제조 비용을 최대한 절감할 수 있으며, 광 차단부와 광 투과부만을 구비한 마스크를 이용한 포토리소그래피 공정을 사용함으로써 공정의 안정성을 확보할 수 있다.In addition, by simplifying the manufacturing process and reducing the number of mask processes, not only can the manufacturing yield be improved, but also the manufacturing cost can be reduced as much as possible. The stability of the process can be achieved by using a photolithography process using a mask having only a light blocking portion and a light transmitting portion. Can be secured.

도 3a 내지 도 3k는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따른 단면도들로서, 본 발명에 다른 액정 표시 장치의 제조 방법을 보여주는 공정 순서도이다.3A to 3K are cross-sectional views taken along lines II ′, II-II ′, and III-III ′ of FIG. 1, illustrating a manufacturing method of another liquid crystal display device according to the present invention.

도 3a에 도시된 바와 같이, 제 1 기판(100)상에 투명한 도전성 물질을 증착하여 제 1 투명 금속층(101a)을 형성하고, 상기 제 1 투명 금속층(101a) 상에 불투명한 도전성 물질을 증착하여 제 1 불투명 금속층(103a)을 형성한다.As shown in FIG. 3A, a transparent conductive material is deposited on the first substrate 100 to form a first transparent metal layer 101a, and an opaque conductive material is deposited on the first transparent metal layer 101a. The first opaque metal layer 103a is formed.

상기 투명한 도전성 물질은 인듐-틴-옥사이드(Indium Tin Oxide), 인듐-징크-옥사이드(Indium Zinc Oxide)로 이루어지는 군으로부터 선택된 적어도 하나 이상을 포함한다.The transparent conductive material includes at least one selected from the group consisting of indium tin oxide and indium zinc oxide.

상기 불투명한 도전성 물질은 바람직하게는, 낮은 비저항을 가지는 저저항 금속으로서 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴-텡스텐(MoW)으로 이루어지는 군으로부터 선택된 적어도 하나 이상을 포함한다.The opaque conductive material is preferably a low resistance metal having a low specific resistance, and includes copper (Cu), aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), chromium (Cr), titanium (Ti), and tantalum. And at least one selected from the group consisting of (Ta) and molybdenum-tungsten (MoW).

상기 제 1 불투명 금속층(113a)은 두층 또는 세층 이상의 다층 배선 구조로 이루어질 수도 있다.The first opaque metal layer 113a may have a multi-layered wiring structure of two layers or three or more layers.

도 3b 및 도 3c에 도시된 바와 같이, 상기 적층된 제 1 투명 금속층(101a)과 제 1 불투명 금속층(103a)에 포토리소그래피(photolithography) 공정을 수행하여 패터닝한다.As shown in FIGS. 3B and 3C, the stacked first transparent metal layer 101a and the first opaque metal layer 103a are patterned by performing a photolithography process.

상기 제 1 불투명 금속층(103a) 상에 포토 레지스트 물질 예를 들어, 파지티브 포토 레지스트(positive photo resist) 물질을 도포하고 노광 및 현상하여 포토 레지스트 패턴(191)을 형성한다.A photoresist material, for example, a positive photoresist material is applied, exposed and developed on the first opaque metal layer 103a to form a photoresist pattern 191.

상기 포토 레지스트 패턴(191)이 형성되는 과정을 살펴보면, 상기 포토 레지스트 물질 상에는 포토 마스크가 소정 간격 이격되어 배치되며, 상기 포토 마스크 상으로 광 예를 들어, 자외선 등이 조사된다. Looking at the process of forming the photoresist pattern 191, the photo mask is disposed on the photoresist material spaced apart by a predetermined interval, light, for example, ultraviolet light is irradiated onto the photo mask.

상기 포토 마스크는 조사되는 광을 투과 또는 차단하는 패턴이 형성되어 있다. 상기 포토 마스크의 광 투과부는 상기 포토 마스크의 광 투과부로 조사되는 광을 전부 투과할 수 있는 투명 물질이 형성되거나 개구되어 있으며, 상기 포토 마스크의 광 차단부는 상기 포토 마스크의 광 차단부로 조사되는 광을 전부 차단하여 상기 포토 레지스트로 광이 전달되지 못하도록 한다.The photo mask is formed with a pattern for transmitting or blocking the irradiated light. The light transmitting portion of the photo mask is formed or opened a transparent material that can transmit all the light irradiated to the light transmitting portion of the photo mask, the light blocking portion of the photo mask to the light irradiated to the light blocking portion of the photo mask Blocks all to prevent light from being transmitted to the photoresist.

상기 포토 레지스트 물질은 파지티브 포토 레지스트 물질 또는 네거티브 포토 레지스트(negative photo resist) 물질 중에서 선택적으로 사용할 수 있다. 상기 파지티브 포토 레지스트 물질은 빛을 받은 부분의 크로스 링크(cross link)가 깨져 현상액에 의해 제거되는 물질이고, 상기 네거티브 포토 레지스트 물질은 빛을 받은 부분에 크로스 링크가 생성되어 빛을 받지 않은 부분이 현상액에 의해 제거되는 물질이다. The photoresist material may be selectively used among a positive photoresist material or a negative photo resist material. The positive photoresist material is a material in which a cross link of a light receiving portion is broken and removed by a developing solution. The negative photoresist material is a material in which a cross link is generated in a light receiving portion, It is a substance that is removed by developer.

이로써, 도 3b에 도시된 바와 같이, 상기 포토 마스크에 의하여 부분적으로 노광된 포토 레지스트 물질을 현상액에 담구거나 현상액을 분사하여 현상하면, 상기 제 1 불투명 금속층(103a) 상의 원하는 위치에 포토 레지스트 패턴(191)이 남게 된다.Thus, as illustrated in FIG. 3B, when the photoresist material partially exposed by the photo mask is immersed in a developer or developed by spraying a developer, a photoresist pattern (at a desired position on the first opaque metal layer 103a) is developed. 191) remains.

이후, 도 3c에 도시된 바와 같이, 상기 포토 레지스트 패턴(191)을 마스크로 하여 상기 제 1 투명 금속층(101a) 및 상기 제 1 불투명 금속층(103a)을 차례로 식각하여 적층된 제 1 투명 금속층 패턴(101)과 제 1 불투명 금속층 패턴(103)을 형성한다.3C, the first transparent metal layer pattern stacked by sequentially etching the first transparent metal layer 101a and the first opaque metal layer 103a using the photoresist pattern 191 as a mask ( 101 and the first opaque metal layer pattern 103 are formed.

이후, 상기 포토 레지스트 패턴(191)을 스트립한다.Thereafter, the photoresist pattern 191 is stripped.

상기 적층된 제 1 투명 금속층 패턴(101a)과 상기 제 1 불투명 금속층 패턴(103a)은 게이트 배선(128) 및 상기 게이트 배선(128)에서 연장된 게이트 전극(127)을 형성하고, 상기 게이트 배선(128)의 일단에서 게이트 패드(102)를 형성한다.The stacked first transparent metal layer pattern 101a and the first opaque metal layer pattern 103a form a gate wiring 128 and a gate electrode 127 extending from the gate wiring 128, and the gate wiring ( At one end of 128, gate pad 102 is formed.

여기서, 상기 게이트 배선(128)에서 연장되어 게이트 전극(127)을 형성하였다고 하였으나, 상기 게이트 전극(127)은 실제로 게이트 배선(128)에서 연장 또는 돌출되어 형성될 수도 있고, 상기 게이트 배선(128)의 소정 영역에서 박막 트랜지스터의 게이트 전극(127) 역할을 할 수도 있다.Here, although the gate electrode 127 is extended to form the gate electrode 127, the gate electrode 127 may actually be formed to extend or protrude from the gate wire 128, and the gate wire 128 may be formed. The gate electrode 127 of the thin film transistor may serve as a predetermined region of the thin film transistor.

상기 적층된 제 1 투명 금속층 패턴(101)과 상기 제 1 불투명 금속층 패턴(103)은 상기 게이트 배선(128)에서 연장되어 스토리지 캐패시터(storage capacitor)를 형성하기 위한 스토리지 하부 전극(125)을 형성할 수도 있다.The stacked first transparent metal layer pattern 101 and the first opaque metal layer pattern 103 may extend from the gate wiring 128 to form a storage lower electrode 125 for forming a storage capacitor. It may be.

단, 상기 스토리지 캐패시터를 형성하는 방법은 여러가지가 있으므로, 본 발명은 이에 한정되지 않는다.However, since there are various methods of forming the storage capacitor, the present invention is not limited thereto.

도 3d에 도시된 바와 같이, 상기 게이트 전극(127), 스토리지 하부 전 극(125), 게이트 패드(102)을 포함한 제 1 기판(100) 전면에 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등의 무기절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 증착하여 게이트 절연막(105)을 형성한다.As shown in FIG. 3D, silicon nitride (SiNx) or silicon oxide (SiOx) may be disposed on the entire surface of the first substrate 100 including the gate electrode 127, the lower storage electrode 125, and the gate pad 102. Is deposited by PECVD (Plasma Enhanced Chemical Vapor Deposition) to form the gate insulating film 105.

이어서, 도 3e에 도시된 바와 같이, 상기 게이트 절연막(105)위에 비정질 실리콘 등의 물질을 증착하고 선택적으로 제거하여 상기 게이트 전극(127) 상부의 게이트 절연막(105)위에 섬모양으로 반도체층(107)을 형성한다.Subsequently, as shown in FIG. 3E, a material such as amorphous silicon is deposited on the gate insulating layer 105 and selectively removed to form an island-shaped semiconductor layer 107 on the gate insulating layer 105 above the gate electrode 127. ).

이때, 상기 비정질 실리콘에 불순물 이온을 주입한 오믹콘택층(109)을 더 형성하여 패터닝 할 수 있다.In this case, the ohmic contact layer 109 implanted with the impurity ions into the amorphous silicon may be further formed and patterned.

상기 오믹 콘택층은 상기 비정질 실리콘 상에 불순물이 이온 주입된 비정질 실리콘을 증착하여 형성할 수도 있으며, 상기 반도체층으로 폴리 실리콘을 사용할 경우에는 상기 폴리 실리콘 상에 불순물을 직접 이온 주입하여 형성할 수도 있다.The ohmic contact layer may be formed by depositing amorphous silicon in which impurities are ion-implanted on the amorphous silicon, or when polysilicon is used as the semiconductor layer, may be formed by directly ion implanting impurities on the polysilicon. .

도 3f에 도시된 바와 같이, 상기 게이트 절연막(105) 상부 전면에 투명한 도전성 물질과 불투명한 도전성 물질을 차례로 적층하여 제 2 투명 금속층(111a)과 제 2 불투명 금속층(113a)을 형성한다.As shown in FIG. 3F, the transparent conductive material and the opaque conductive material are sequentially stacked on the entire upper surface of the gate insulating layer 105 to form the second transparent metal layer 111a and the second opaque metal layer 113a.

상기 투명한 도전성 물질은 인듐-틴-옥사이드(Indium Tin Oxide), 인듐-징크-옥사이드(Indium Zinc Oxide)로 이루어지는 군으로부터 선택된 적어도 하나 이상을 포함한다.The transparent conductive material includes at least one selected from the group consisting of indium tin oxide and indium zinc oxide.

상기 불투명한 도전성 물질은 바람직하게는, 낮은 비저항을 가지는 저저항 금속으로서 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴-텡스텐(MoW)으로 이루어지는 군으로 부터 선택된 적어도 하나 이상을 포함한다.The opaque conductive material is preferably a low resistance metal having a low specific resistance, and includes copper (Cu), aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), chromium (Cr), titanium (Ti), and tantalum. And at least one selected from the group consisting of (Ta) and molybdenum-tungsten (MoW).

도 3g에 도시된 바와 같이, 상기 제 2 투명 금속층(111a)과 상기 제 2 불투명 금속층(113a)은 포토리소그래피 공정으로 패터닝되어 적층된 제 2 투명 금속층 패턴(111)과 제 2 불투명 금속층 패턴(113)을 형성한다.As shown in FIG. 3G, the second transparent metal layer 111a and the second opaque metal layer 113a are patterned and stacked by a photolithography process to form the second transparent metal layer pattern 111 and the second opaque metal layer pattern 113. ).

상기 포토리소그래피 공정에 대해서는 앞서 구체적으로 설명한 바 있으므로 생략하기로 한다.Since the photolithography process has been described above in detail, it will be omitted.

상기 적층된 제 2 투명 금속층 패턴(111)과 상기 제 2 불투명 금속층 패턴(113)은 상기 게이트 배선(128)과 교차하는 데이터 배선(129)과 상기 데이터 배선(129)에서 상기 게이트 전극(127) 상부로 연장된 소스 전극(121) 및 드레인 전극(123)을 형성한다.The stacked second transparent metal layer pattern 111 and the second opaque metal layer pattern 113 may have a data line 129 crossing the gate line 128 and a gate electrode 127 at the data line 129. The source electrode 121 and the drain electrode 123 extending upwards are formed.

상기 소스 전극(121) 및 드레인 전극(123)은 상기 게이트 전극(127) 상부의 상기 반도체층(107) 상에서 서로 소정 간격 이격되어 있으며, 상기 소스 전극(121)과 상기 드레인 전극(123)은 상기 반도체층(107)의 양단에 각각 형성되어 있다.The source electrode 121 and the drain electrode 123 are spaced apart from each other on the semiconductor layer 107 above the gate electrode 127 by a predetermined distance, and the source electrode 121 and the drain electrode 123 It is formed at both ends of the semiconductor layer 107, respectively.

상기 게이트 전극(127), 상기 게이트 전극(127) 상에 형성된 게이트 절연막(105), 상기 게이트 전극(127) 상부의 상기 게이트 절연막(105) 상에 형성된 반도체층(107), 상기 반도체층(107) 양단에 형성된 소스 및 드레인 전극(121, 123)을 포함하여 박막 트랜지스터(TFT)라고 한다.The gate electrode 127, the gate insulating layer 105 formed on the gate electrode 127, the semiconductor layer 107 and the semiconductor layer 107 formed on the gate insulating layer 105 above the gate electrode 127. It is called a thin film transistor (TFT) including source and drain electrodes 121 and 123 formed at both ends thereof.

상기 게이트 배선(128)과 상기 데이터 배선(129)이 교차하여 형성된 영역은 화소 영역(P)으로 정의하며, 상기 화소 영역(P)은 적어도 하나 이상의 상기 박막 트랜지스터를 가진다.An area formed by crossing the gate line 128 and the data line 129 is defined as a pixel area P, and the pixel area P includes at least one thin film transistor.

상기 드레인 전극(123)과 연결되어 상기 제 2 투명 금속층 패턴(111)과 상기 제 2 불투명 금속층 패턴(113)은 상기 화소 영역(P)에 형성되어 있으며, 상기 화소 영역(P)의 제 2 투명 금속층 패턴(111)은 화소 전극(119)으로 형성될 예정이다.The second transparent metal layer pattern 111 and the second opaque metal layer pattern 113 are connected to the drain electrode 123 in the pixel region P, and the second transparent metal layer pattern 113 is formed in the pixel region P. The metal layer pattern 111 is to be formed of the pixel electrode 119.

상기 데이터 배선(129)의 일단에는 데이터 패드(115)가 형성되는데, 상기 데이터 패드(115)는 상기 적층된 제 2 투명 금속층 패턴(111)과 상기 제 2 불투명 금속층 패턴(113)으로 이루어진다.A data pad 115 is formed at one end of the data line 129, and the data pad 115 includes the stacked second transparent metal layer pattern 111 and the second opaque metal layer pattern 113.

도 3h에 도시된 바와 같이, 상기 소스 전극(121)과 상기 드레인 전극(123) 사이에서 노출된 오믹 콘택층(109)은 건식 식각(dry etching) 예를 들어, 애슁(ashing) 공정에 의해 제거되어 상기 반도체층(107)이 노출된다.As shown in FIG. 3H, the ohmic contact layer 109 exposed between the source electrode 121 and the drain electrode 123 is removed by dry etching, for example, by an ashing process. Thus, the semiconductor layer 107 is exposed.

이로써, 상기 오믹 콘택층(109)은 소스 전극(121) 하부 및 상기 드레인 전극(123) 하부와 접촉되어 각각 소스 오믹 콘택층(109a), 드레인 오믹 콘택층(109b)을 형성한다.Thus, the ohmic contact layer 109 is in contact with the bottom of the source electrode 121 and the bottom of the drain electrode 123 to form a source ohmic contact layer 109a and a drain ohmic contact layer 109b, respectively.

도 3i에 도시된 바와 같이, 상기 박막 트랜지스터가 형성된 제 1 기판(100) 전면에 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등의 무기절연물질 또는 BCB(Benzocyclobutene), 아크릴(Acryl)계 물질과 같은 유기 절연물질을 도포하여 보호막(117)을 형성한다.As shown in FIG. 3I, an inorganic insulating material, such as silicon nitride (SiNx) or silicon oxide (SiOx), or BCB (Benzocyclobutene) or acrylic (Acryl) -based material, is formed on the entire surface of the first substrate 100 on which the thin film transistor is formed. A protective film 117 is formed by applying the same organic insulating material.

상기 보호막(117) 상에 포토 레지스트 물질을 도포하고 노광 및 현상하여 포토 레지스트 패턴(192)을 형성한다.A photoresist material is coated on the passivation layer 117, exposed to light, and developed to form a photoresist pattern 192.

상기 포토 레지스트 패턴(192)은 상기 화소 영역(P), 게이트 패드(102) 및 데이터 패드(115)를 포함하는 영역에는 형성하지 않으며, 상기 포토 레지스트 패 턴(192)은 상기 박막 트랜지스터(TFT), 상기 게이트 배선(128), 상기 데이터 배선(129)을 포함하는 영역에 형성한다.The photoresist pattern 192 is not formed in a region including the pixel region P, the gate pad 102, and the data pad 115, and the photoresist pattern 192 is formed of the thin film transistor TFT. And a region including the gate wiring 128 and the data wiring 129.

도 3j에 도시된 바와 같이, 상기 포토 레지스트 패턴(192)을 마스크로 하여 상기 보호막(117)과 상기 제 2 불투명 금속층 패턴(113)을 선택적으로 식각하여 화소 전극(119) 및 데이터 패드(115)를 완성한다.As illustrated in FIG. 3J, the passivation layer 117 and the second opaque metal layer pattern 113 may be selectively etched using the photoresist pattern 192 as a mask to form the pixel electrode 119 and the data pad 115. To complete.

그리고, 상기 포토 레지스트 패턴(192)을 마스크로 하여 상기 보호막(117), 상기 제 2 불투명 금속층 패턴(113), 상기 게이트 절연막(105), 상기 제 1 불투명 금속층 패턴(103)을 식각하여 게이트 패드(102)를 완성한다.The protective layer 117, the second opaque metal layer pattern 113, the gate insulating layer 105, and the first opaque metal layer pattern 103 are etched using the photoresist pattern 192 as a mask. Complete 102.

이후, 상기 포토 레지스트 패턴(192)은 제거된다.Thereafter, the photoresist pattern 192 is removed.

따라서, 상기 적층된 제 2 투명 금속층 패턴(111)과 상기 제 2 불투명 금속층 패턴(113)은 상기 소스 전극(121) 및 드레인 전극(123)을 형성하고, 상기 소스 전극(121)과 연결된 상기 게이트 배선(128)을 형성하고, 상기 게이트 배선(128)과 교차하는 데이터 배선(129)을 형성한다.Accordingly, the stacked second transparent metal layer pattern 111 and the second opaque metal layer pattern 113 form the source electrode 121 and the drain electrode 123, and the gate connected to the source electrode 121. The wiring 128 is formed, and the data wiring 129 crossing the gate wiring 128 is formed.

상기 제 2 투명 금속층 패턴(113)은 상기 화소 영역(P)에서 화소 전극(119)을 형성하며, 상기 화소 전극(119)은 상기 드레인 전극(123)을 이루는 제 2 투명 금속층 패턴(111)과 제 2 불투명 금속층 패턴(113) 중 상기 제 2 투명 금속층 패턴(111)과 연결되어 있다.The second transparent metal layer pattern 113 forms a pixel electrode 119 in the pixel region P, and the pixel electrode 119 is formed with the second transparent metal layer pattern 111 forming the drain electrode 123. The second opaque metal layer pattern 113 is connected to the second transparent metal layer pattern 111.

상기 게이트 패드(102)는 주변의 보호막(117)에 의해 노출되며 상기 제 1 투명 금속층 패턴(101)으로 이루어지며, 상기 게이트 배선(128)을 이루는 제 1 투명 금속층 패턴(101)과 제 1 불투명 금속층 패턴(103) 중 상기 제 1 투명 금속층 패 턴(101)과 연결되어 있다.The gate pad 102 is exposed by the passivation layer 117 and is formed of the first transparent metal layer pattern 101, and the first transparent metal layer pattern 101 and the first opacity forming the gate wiring 128 are formed. The metal layer pattern 103 is connected to the first transparent metal layer pattern 101.

상기 데이터 패드(115)는 주변의 보호막(117)에 의해 노출되며 상기 제 2 투명 금속층 패턴(111)으로 이루어지며, 상기 데이터 배선(129)을 이루는 제 2 투명 금속층 패턴(111)과 제 2 불투명 금속층 패턴(113) 중 상기 제 2 불투명 금속층 패턴(113)과 연결되어 있다.The data pad 115 is exposed by the passivation layer 117 and is formed of the second transparent metal layer pattern 111, and the second transparent metal layer pattern 111 and the second opacity of the data line 129 are formed. The metal layer pattern 113 is connected to the second opaque metal layer pattern 113.

상기 화소 전극(119)은 상기 스토리지 하부 전극(125) 상에서 스토리지 상부 전극의 역할을 하며, 상기 스토리지 하부 전극(125)과 상기 화소 전극(119) 사이에서 스토리지 캐패시터가 형성된다.The pixel electrode 119 serves as a storage upper electrode on the storage lower electrode 125, and a storage capacitor is formed between the storage lower electrode 125 and the pixel electrode 119.

상기와 같은 액정 표시 장치의 제조 방법에 따르면, 4장의 마스크를 사용하여 액정 표시 장치의 어레이 기판을 제조할 수 있다.According to the manufacturing method of the liquid crystal display device as described above, an array substrate of the liquid crystal display device can be manufactured using four masks.

도 3a, 도 3e, 도 3g 및 도 3i를 참조하면, 본 발명에 따른 액정 표시 장치의 어레이 기판은 4번의 포토리소그래피 공정을 사용하여 제조되었으며, 본 발명에 의한 포토리소그래피 공정은 회절 마스크 또는 하프-톤 마스크를 사용하지 않으므로 공정의 안정성을 향상시켜 불량률을 낮추고, 패턴의 정확성을 높임으로써 소자의 특성을 향상시킬 수 있다.3A, 3E, 3G, and 3I, an array substrate of a liquid crystal display according to the present invention was manufactured using four photolithography processes, and the photolithography process according to the present invention is a diffraction mask or half- Since the tone mask is not used, the stability of the process can be improved to reduce the defect rate and the accuracy of the pattern can be improved to improve the device characteristics.

상기 회절 마스크 또는 하프-톤 마스크는 마스크 수를 저감하기 위하여 서로 다른 층에 형성되는 패턴을 동시에 형성하는 방법으로서, 일반적인 마스크가 광 투과부와 광 차단부만 구비하는 것에 비하여 상기 회절 마스크 또는 하프-톤 마스크는 광 부분투과부를 더 구비하여 광량을 미세하게 조절하여야 한다. The diffraction mask or half-tone mask is a method of simultaneously forming a pattern formed in different layers in order to reduce the number of masks, and the diffraction mask or half-tone is compared with a general mask having only a light transmitting part and a light blocking part. The mask further includes a light partial transmission portion to finely adjust the amount of light.

따라서, 상기 회절 마스크 또는 하프-톤 마스크를 이용한 포토리소그래피 공 정은 마스크 수를 저감하는 장점이 있는 반면 공정의 안정성이 떨어지는 단점이 있으므로, 본 발명은 회절 마스크 또는 하프-톤 마스크를 이용한 포토리소그래피 공정을 사용하지 않고 일반 마스크를 이용한 포토리소그래피를 이용하여 마스크 수를 저감하면서도 공정의 안정성을 확보할 수 있도록 한다.Therefore, the photolithography process using the diffraction mask or the half-tone mask has the advantage of reducing the number of masks, but the disadvantage of the process stability is poor, the present invention provides a photolithography process using the diffraction mask or half-tone mask By using photolithography using a general mask instead of using a mask, the number of masks can be reduced while ensuring the stability of the process.

또한, 상기 회절 마스크 또는 하프-톤 마스크를 이용한 포토리소그래피 공정으로 반도체층 및 데이터 배선을 형성할 경우, 상기 데이터 배선 하부에 반도체층 패턴이 필수적으로 형성되게 되는데, 이는 상기 반도체층 패턴과 상기 화소 전극 간에 웨이비 노이즈(wavy noise)를 유발시켜 화질 불량을 야기하는 문제점이 있으나, 본 발명은 마스크를 저감하면서도 웨이비 노이즈 불량을 방지하고 오프 커런트(off current)를 감소시킴으로써 화질을 향상시킬 수 있으며 공정을 단순화시킬 수 있을 뿐만 아니라 소자의 신뢰성을 향상시킬 수 있다.In addition, when the semiconductor layer and the data line are formed by the photolithography process using the diffraction mask or the half-tone mask, the semiconductor layer pattern is essentially formed under the data line, which is the semiconductor layer pattern and the pixel electrode. Although there is a problem of causing quality noise by inducing wavy noise between the present invention, the present invention can improve image quality by preventing a wacky noise defect and reducing off current while reducing a mask. In addition to simplifying the operation, the reliability of the device can be improved.

최종적으로, 도 3k에 도시된 바와 같이, 상기 제 1 기판(100)은 제 2 기판(130)과 합착된다.Finally, as shown in FIG. 3K, the first substrate 100 is bonded to the second substrate 130.

상기 제 2 기판(130) 상에는 빛의 누설을 방지하는 블랙 매트릭스(131)을 형성하고, 상기 블랙 매트릭스(131) 사이에 적색(Red), 녹색(Green) 및 청색(Blue)의 컬러필터 패턴으로 이루어진 컬러필터층(133)을 형성한다.A black matrix 131 is formed on the second substrate 130 to prevent light leakage, and a red, green, and blue color filter pattern is formed between the black matrices 131. A color filter layer 133 is formed.

그리고, 상기 제 2 기판(130) 전면에는 공통 전극(135)이 형성된다.The common electrode 135 is formed on the entire surface of the second substrate 130.

상기 컬러필터층(133) 상부에는 표면을 평탄화하고 컬러필터층(133)을 보호하는 오버코트층이 더 형성될 수도 있다.An overcoat layer may be further formed on the color filter layer 133 to planarize the surface and protect the color filter layer 133.

상기 제 1 기판(100) 또는 상기 제 2 기판(130) 상에는 배향막이 더 형성될 수도 있다.An alignment layer may be further formed on the first substrate 100 or the second substrate 130.

상기 제 1 기판(100)과 제 2 기판(130) 사이에는 액정층이 개재된다.The liquid crystal layer is interposed between the first substrate 100 and the second substrate 130.

도 4는 본 발명의 제 2 실시예로서, 액정 표시 장치를 보여주는 단면도이다.4 is a cross-sectional view illustrating a liquid crystal display as a second embodiment of the present invention.

여기서, 도 2에 도시한 부분과 동일한 부분에 대한 도면 부호와 이에 대한 구체적인 설명은 생략하기로 한다.Here, reference numerals for the same parts as those shown in FIG. 2 and detailed description thereof will be omitted.

도 4에 도시된 바와 같이, 상기 제 1 기판 상에 형성된 게이트 배선, 게이트 전극(227) 및 게이트 패드(202)는 제 1 불투명 금속층 패턴(203)과 제 1 투명 금속층 패턴(201)이 차례로 적층되어 형성된다.As shown in FIG. 4, a gate wiring, a gate electrode 227, and a gate pad 202 formed on the first substrate are sequentially stacked with a first opaque metal layer pattern 203 and a first transparent metal layer pattern 201. It is formed.

이로써, 상기 게이트 패드는 게이트 하부 패드로서 상기 제 1 불투명 금속층 패턴(203)이 형성되고, 게이트 상부 패드로서 상기 제 1 투명 금속층 패턴(201)이 적층되어 이루어지며, 상기 보호막(217)에 의하여 상기 제 1 투명 금속층 패턴(201)이 노출된다.As a result, the gate pad is formed by forming the first opaque metal layer pattern 203 as a gate lower pad, and laminating the first transparent metal layer pattern 201 as a gate upper pad, by the protective layer 217. The first transparent metal layer pattern 201 is exposed.

본 제 2 실시예에서는, 앞서 제 1 실시예에서 설명한 바와 같이 상기 게이트 패드 형성시에 상기 제 1 불투명 금속층 패턴을 식각할 필요가 없이 상기 보호막(217)과 상기 게이트 절연막(205)을 식각함으로써 게이트 패드(202)를 완성할 수 있으므로, 공정이 단순해지고 패드 오픈이 용이한 장점이 있다.In the second embodiment, as described in the first embodiment, the protective film 217 and the gate insulating film 205 are etched without the need to etch the first opaque metal layer pattern when forming the gate pad. Since the pad 202 can be completed, the process can be simplified and the pad can be easily opened.

본 발명을 구체적인 실시예들을 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 액정 표시 장치 및 그의 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.Although the present invention has been described in detail through specific embodiments, it is intended to describe the present invention in detail, and the liquid crystal display and its manufacturing method according to the present invention are not limited thereto. It is apparent that modifications and improvements are possible to those skilled in the art.

본 발명은 액정 표시 장치의 어레이 기판을 제조시 공정을 단순화하고 마스크 공정 수를 저감함으로써 제조 수율을 향상시킬 뿐만 아니라 제조 비용을 최대한 절감할 수 있는 제 1의 효과가 있다.The present invention has the first effect of simplifying the process of manufacturing the array substrate of the liquid crystal display device and reducing the number of mask processes to improve the manufacturing yield and to reduce the manufacturing cost as much as possible.

본 발명은 액정 표시 장치 제조시에 광 차단부와 광 투과부만을 구비한 마스크를 이용한 포토리소그래피 공정을 사용함으로써 마스크 수를 저감하면서도 공정의 안정성을 확보할 수 있는 제 2의 효과가 있다.The present invention has a second effect of ensuring the stability of the process while reducing the number of masks by using a photolithography process using a mask having only a light blocking portion and a light transmitting portion in manufacturing a liquid crystal display.

본 발명은 액정 표시 장치 제조시에 공정 전체에서 마스크 수를 저감할 수 있을 뿐만 아니라 마스크 수를 저감함으로써 동반될 수 있는 웨이비 노이즈 불량 등을 방지할 수 있고 오프 커런트(off current)를 감소시킬 수 있어 화질이 향상되고 소자의 신뢰성을 향상되는 제 3의 효과가 있다.The present invention can not only reduce the number of masks in the whole process in manufacturing the liquid crystal display device, but also prevent the noise noise defects and the like that can be accompanied by reducing the number of masks and can reduce off current. There is a third effect that the image quality is improved and the reliability of the device is improved.

Claims (13)

제 1 기판 상에 제 1 투명 금속층 패턴과 제 1 불투명 금속층 패턴이 적층된 게이트 배선과 상기 게이트 배선의 일단에 형성된 게이트 패드;A gate wiring on which a first transparent metal layer pattern and a first opaque metal layer pattern are stacked on a first substrate, and a gate pad formed at one end of the gate wiring; 상기 게이트 배선과 교차하며 제 2 투명 금속층 패턴과 제 2 불투명 금속층 패턴이 적층된 데이터 배선과 상기 데이터 배선의 일단에 상기 제 2 투명 금속층 패턴으로 이루어진 데이터 패드;A data pad intersecting the gate wiring and having a second data layer including a second transparent metal layer pattern and a second opaque metal layer pattern, and a data pad formed at one end of the data line; 상기 게이트 배선과 상기 데이터 배선의 교차 지점에 형성된 박막 트랜지스터;A thin film transistor formed at an intersection point of the gate line and the data line; 상기 제 2 투명 금속층 패턴으로 이루어진 화소 전극; A pixel electrode formed of the second transparent metal layer pattern; 상기 박막 트랜지스터, 상기 게이트 배선 및 상기 데이터 배선을 포함하는 영역에 형성된 보호막;A protective film formed in an area including the thin film transistor, the gate wiring and the data wiring; 상기 제 1 기판과 마주하는 제 2 기판; 및A second substrate facing the first substrate; And 상기 제 1 기판과 제 2 기판 사이에 개재된 액정층을 포함하며,And a liquid crystal layer interposed between the first substrate and the second substrate, 상기 박막 트랜지스터는 상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극을 포함한 기판 전면에 형성된 게이트 절연막과, 상기 게이트 전극 상부의 게이트 절연막 위에 형성된 반도체층과, 상기 데이터 배선에서 분기되어 상기 반도체층 양단에 이격되어 형성된 소스 전극 및 드레인 전극으로 이루어지며, 상기 드레인 전극의 제 2 투명 전극층 패턴과 상기 화소 전극은 일체로 형성되는 것을 특징으로 하는 액정 표시 장치.The thin film transistor includes a gate electrode extending from the gate wiring, a gate insulating film formed on an entire surface of the substrate including the gate electrode, a semiconductor layer formed on the gate insulating film on the gate electrode, and branched from the data wiring to both ends of the semiconductor layer. And a source electrode and a drain electrode spaced apart from each other, wherein the second transparent electrode layer pattern of the drain electrode and the pixel electrode are integrally formed. 제 1항에 있어서,The method according to claim 1, 상기 게이트 패드는 상기 제 1 투명 금속층 패턴으로만 이루어진 것을 특징으로 하는 액정 표시 장치.And the gate pad is formed only of the first transparent metal layer pattern. 제 1항에 있어서,The method according to claim 1, 상기 게이트 패드는 상기 제 1 불투명 금속층 패턴과, 상기 제 1 불투명 금속층 패턴 상에 형성된 제 1 투명 금속층 패턴으로 형성된 것을 특징으로 하는 액정 표시 장치.The gate pad is formed of the first opaque metal layer pattern and the first transparent metal layer pattern formed on the first opaque metal layer pattern. 제 1항에 있어서,The method according to claim 1, 상기 보호막은 상기 게이트 패드 주변에 형성되어 상기 게이트 패드를 노출시키는 것을 특징으로 하는 액정 표시 장치.And the passivation layer is formed around the gate pad to expose the gate pad. 제 1항에 있어서,The method according to claim 1, 상기 보호막은 상기 데이터 패드 주변에 형성되어 상기 데이터 패드를 노출시키는 것을 특징으로 하는 액정 표시 장치.The passivation layer is formed around the data pad to expose the data pad. 삭제delete 다수의 화소 영역을 정의하는 제 1 기판 상에 제 1 투명 금속층과 제 1 불투명 금속층을 적층하는 단계;Stacking a first transparent metal layer and a first opaque metal layer on a first substrate defining a plurality of pixel regions; 상기 제 1 투명 금속층과 상기 제 1 불투명 금속층을 패터닝하여 상기 제 1 기판 상에 제 1 투명 금속층 패턴과 제 1 불투명 금속층 패턴이 적층된 게이트 배선과 상기 게이트 배선으로부터 연장된 게이트 전극을 형성하는 단계;Patterning the first transparent metal layer and the first opaque metal layer to form a gate wiring on which the first transparent metal layer pattern and the first opaque metal layer pattern are stacked and a gate electrode extending from the gate wiring on the first substrate; 상기 제 1 기판 전면에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the entire surface of the first substrate; 상기 게이트 전극 상부에 반도체층을 형성하는 단계;Forming a semiconductor layer on the gate electrode; 상기 반도체층이 형성된 상기 제 1 기판 전면에 제 2 투명 금속층과 제 2 불투명 금속층을 적층하는 단계;Stacking a second transparent metal layer and a second opaque metal layer on the entire surface of the first substrate on which the semiconductor layer is formed; 상기 제 2 투명 금속층과 제 2 불투명 금속층을 패터닝하여 상기 제 1 기판 상에 상기 게이트 배선과 교차하며 제 2 투명 금속층 패턴과 제 2 불투명 금속층 패턴이 적층된 데이터 배선과 상기 데이터 배선에서 분기되어 상기 반도체층의 양단에서 서로 이격된 소스 및 드레인 전극을 형성하는 단계;Patterning the second transparent metal layer and the second opaque metal layer to intersect the gate wiring on the first substrate, and branching from the data wiring and the data wiring on which the second transparent metal layer pattern and the second opaque metal layer pattern are stacked; Forming source and drain electrodes spaced apart from each other at both ends of the layer; 상기 제 1 기판 전면에 보호막을 형성하는 단계; 및Forming a protective film on the entire surface of the first substrate; And 상기 보호막 및 상기 제 2 불투명 금속층 패턴을 선택적으로 식각하여 화소 전극을 형성하는 단계를 포함하며,Selectively etching the passivation layer and the second opaque metal layer pattern to form a pixel electrode, 상기 보호막 및 상기 제 2 불투명 금속층 패턴을 선택적으로 식각하여 화소 전극을 형성하는 단계는Selectively etching the passivation layer and the second opaque metal layer pattern to form a pixel electrode 상기 게이트 배선, 상기 데이터 배선 및 상기 박막 트랜지스터 영역에 위치한 보호막 상에 포토 레지스트 패턴을 형성하는 단계 및 상기 포토 레지스트 패턴을 마스크로 상기 보호막 및 상기 제 2 불투명 금속층 패턴을 식각하여 상기 제 2 투명 금속층 패턴으로 이루어진 화소 전극을 노출시키는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.Forming a photoresist pattern on the passivation layer on the gate line, the data line, and the thin film transistor region; and etching the passivation layer and the second opaque metal layer pattern using the photoresist pattern as a mask to form the second transparent metal layer pattern. And exposing a pixel electrode made of the liquid crystal display device. 제 7항에 있어서,8. The method of claim 7, 상기 보호막 및 상기 제 2 불투명 금속층 패턴을 선택적으로 식각하여 화소 전극을 형성하는 단계에 있어서,Selectively etching the passivation layer and the second opaque metal layer pattern to form a pixel electrode; 상기 데이터 배선의 일단에서 상기 보호막 및 상기 제 2 불투명 금속층 패턴을 식각하여 상기 제 2 투명 금속층 패턴으로 이루어진 데이터 패드를 형성하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.And forming the data pad made of the second transparent metal layer pattern by etching the passivation layer and the second opaque metal layer pattern at one end of the data line. 제 7항에 있어서,8. The method of claim 7, 상기 보호막 및 상기 제 2 불투명 금속층 패턴을 선택적으로 식각하여 화소 전극을 형성하는 단계에 있어서,Selectively etching the passivation layer and the second opaque metal layer pattern to form a pixel electrode; 상기 게이트 배선의 일단에서 상기 보호막, 상기 게이트 절연막 및 상기 제 1 불투명 금속층 패턴을 식각하여 상기 제 1 투명 금속층 패턴으로 이루어진 게이트 패드를 형성하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.And forming a gate pad formed of the first transparent metal layer pattern by etching the passivation layer, the gate insulating layer, and the first opaque metal layer pattern at one end of the gate line. 제 7항에 있어서,8. The method of claim 7, 상기 보호막 및 상기 제 2 불투명 금속층 패턴을 선택적으로 식각하여 화소 전극을 형성하는 단계에 있어서,Selectively etching the passivation layer and the second opaque metal layer pattern to form a pixel electrode; 상기 게이트 배선의 일단에서 상기 보호막, 상기 게이트 절연막을 식각하여 상기 제 1 불투명 금속층 패턴과 상기 제 1 불투명 금속층 패턴 상에 형성된 제 1 투명 금속층 패턴으로 이루어진 게이트 패드를 형성하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.And forming a gate pad formed of the first opaque metal layer pattern and the first transparent metal layer pattern formed on the first opaque metal layer pattern by etching the passivation layer and the gate insulating layer at one end of the gate line. Method of preparation. 삭제delete 제 7항에 있어서,8. The method of claim 7, 상기 보호막은 상기 데이터 패드 주변에 형성되어 상기 데이터 패드를 노출시키는 것을 특징으로 하는 액정 표시 장치의 제조 방법.The passivation layer is formed around the data pad to expose the data pad. 제 7항에 있어서,8. The method of claim 7, 상기 보호막은 상기 게이트 패드 주변에 형성되어 상기 게이트 패드를 노출시키는 것을 특징으로 하는 액정 표시 장치의 제조 방법.The passivation layer is formed around the gate pad to expose the gate pad.
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* Cited by examiner, † Cited by third party
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JP2006285257A (en) * 2005-03-31 2006-10-19 Lg Phillips Lcd Co Ltd Array substrate for lateral electric field type liquid crystal display device and method of fabricating same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050117367A (en) * 2004-06-10 2005-12-14 엘지.필립스 엘시디 주식회사 In-plane switching mode lcd and method for fabricating of the same
JP2006285257A (en) * 2005-03-31 2006-10-19 Lg Phillips Lcd Co Ltd Array substrate for lateral electric field type liquid crystal display device and method of fabricating same

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