KR101333001B1 - 반도체 패키지용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법 - Google Patents

반도체 패키지용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법 Download PDF

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Abstract

본 발명은 반도체 패키지용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 패키지의 제조가 완료된 후, 화학적 에칭을 실시하여 각 리드들이 독립적으로 분할될 수 있도록 한 반도체 패키지용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
즉, 본 발명은 리드프레임의 각 리드를 칩탑재판과 분리시키는 기계적인 팁 커팅을 배제하고, 반도체 패키지 제조가 완료된 후에 칩탑재판의 저면과 함께 노출되는 리드의 백 에칭단(칩탑재판과 연결된 부분)을 화학적 에칭을 실시하여 제거해줌으로써, 몰딩 컴파운드 수지로 몰딩된 상태인 각 리드들이 독립적으로 분할될 수 있도록 한 반도체 패키지용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법{Lead frame and method for manufacturing semiconductor package using the same}
본 발명은 반도체 패키지용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 패키지의 제조가 완료된 후, 화학적 에칭을 실시하여 각 리드들이 독립적으로 분할될 수 있도록 한 반도체 패키지용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
반도체 패키지는 리드프레임, 인쇄회로기판, 회로필름 등과 같은 기판을 이용하여, 기판의 칩부착 영역에 반도체 칩을 부착하는 칩 부착 공정과, 반도체 칩과 기판간을 전기적 신호 교환을 위하여 골드 와이어 등으로 연결하는 와이어 본딩 공정과, 반도체 칩과 와이어 등을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지로 몰딩하는 몰딩 공정 등을 통하여 제조된다.
이러한 반도체 패키지를 제조하기 위한 기판중 리드프레임(10)은 도 4에서 보듯이, 전체 리드프레임의 골격 역할을 하는 사이드프레임(11)과, 반도체 칩이 실장되는 칩탑재판(12, =다이패드)과, 사이드프레임(11)과 칩탑재판(12)을 일체로 연결하는 타이바(13)와, 사이드프레임(11)으로부터 연장되어 칩탑재판(12)의 사방 변에 인접 배열되는 다수의 리드(14)를 포함하여 구성된다.
여기서, 종래의 리드프레임 및 이를 이용한 반도체 패키지 구조를 살펴보면 다음과 같다.
먼저, 화학적 에칭 공정에 의하여 다수의 리드들이 파인피치(fine pitch)를 이루며 인접 배열되지만, 첨부한 도 4에서 보는 바와 같이 일단 다수의 리드(14)들은 칩탑재판(12)과 일체로 연결된 상태가 된다.
따라서, 칩탑재판(12)과 리드(14)들 간의 일체로 연결된 부분을 끊어주어야 각 리드(14)들이 독립적인 전기적 단자가 될 수 있다.
이를 위해, 각 리드(14)들을 리드 락 테이프(26)로 고정시킨 다음, 펀치에 의한 스탬핑(stamping) 공정을 진행함에 따라, 첨부한 도 5에서 보듯이 칩탑재판(12)과 리드(14) 간의 연결부분에 대한 기계적인 팁 커팅(tip cutting)이 이루어져, 각 리드(14)들이 독립적인 단자가 된다.
이때, 상기 리드 락 테이프(26)는 파인피치를 이루고 있는 매우 얇은 리드들이 팁 커팅될 때, 움직이지 않게 잡아주는 역할을 한다.
또한, 펀치에 의한 스탬핑 공정시 사이드프레임(11)과 칩탑재판(12)을 일체로 연결하고 있는 타이바(13)는 1차 및 2차 다운셋부를 형성하며 더블 다운셋됨으로써, 칩탑재판(12)이 각 리드(14)들 보다 낮은 위치에 놓이게 되며, 그 이유는 최종적인 반도체 패키지 제조시 열방출 효과를 높이기 위하여 칩탑재판(12)의 저면을 노출시키기 위함에 있다.
이렇게 제작된 리드프레임(10)의 칩탑재판(12)에 반도체 칩(20)을 부착하는 공정과, 반도체 칩(20)과 리드(14) 간을 도전성 와이어(21)로 연결하는 와이어 본딩 공정과, 반도체 칩(20)과 와이어(21) 등을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(24)로 몰딩하는 몰딩 공정 등을 통하여 첨부한 도 6에 도시된 바와 같은 구조의 반도체 패키지가 제조되고, 특히 칩탑재판(12)의 저면은 반도체 칩(20)에서 발생되는 열을 용이하게 방출시키기 위하여 외부로 노출되는 상태가 된다.
그러나, 상기와 같이 제작된 종래의 리드프레임은 다음과 같은 단점이 있다.
각 리드들을 칩탑재판으로부터 분리시키기 위하여, 각 리드들을 고가의 리드 락 테이프로 고정시키고, 펀치에 의한 스탬핑(stamping) 공정 연속적으로 진행함에 따라 제조 원가 증가를 초래하는 동시에 제조 공정수가 많아지는 단점이 있다.
즉, 고가의 리드 락 테이프를 부착시키는 공정 및 스탬핑 공정 등의 비용이 많이 소요되고, 또한 리드 락 테이프 및 스탬핑 공정이 별개로 진행됨에 따른 공정수 증가의 요인이 되고 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 리드프레임의 각 리드를 칩탑재판과 분리시키는 기계적인 팁 커팅을 배제하고, 반도체 패키지 제조가 완료된 후에 칩탑재판의 저면과 함께 노출되는 리드의 백 에칭단(칩탑재판과 연결된 부분)을 화학적 에칭을 실시하여 제거해줌으로써, 몰딩 컴파운드 수지로 몰딩된 상태인 각 리드들이 독립적으로 분할될 수 있도록 한 반도체 패키지용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 반도체 칩이 실장되는 칩탑재판과, 사이드프레임과 칩탑재판을 일체로 연결하는 타이바와, 사이드프레임으로부터 연장되어 칩탑재판의 사방 변에 일체로 연결된 다수의 리드를 포함하고, 상기 타이바와 각 리드에 대하여 더블 다운셋을 실시하여, 타이바와 각 리드에 제1다운셋부와 제2다운셋부가 형성되는 동시에 제1다운셋부와 제2다운셋부 사이 구간은 와이어 본딩면으로 형성되고, 제2다운셋부와 칩탑재판 간의 사이 구간은 반도체 패키지 제조 완료시 칩탑재판과 함께 몰딩 컴파운드 수지를 통하여 외부로 노출되어 화학적 에칭 처리에 의하여 제거되는 백 에칭단으로 형성된 것을 특징으로 하는 반도체 패키지용 리드프레임을 제공한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 반도체 칩이 실장되는 칩탑재판과, 사이드프레임과 칩탑재판을 일체로 연결하는 타이바와, 사이드프레임으로부터 연장되어 칩탑재판의 사방 변에 일체로 연결된 다수의 리드를 포함하는 리드프레임 제공 단계와; 상기 타이바와 각 리드에 대하여 더블 다운셋을 실시하여, 각 리드의 칩탑재판과 일체로 연결되는 부분이 칩탑재판과 동일 평면을 이루는 백 에칭단으로 형성되도록 한 단계와; 상기 칩탑재판에 반도체 칩을 부착하는 칩 부착 단계와; 상기 반도체 칩과 리드 간을 도전성 와이어로 연결하는 와이어 본딩 단계와; 반도체 칩과 와이어를 외부로부터 보호하기 위하여 몰딩 컴파운드 수지로 몰딩하는 몰딩 단계와; 몰딩 단계 후, 칩탑재판과 함께 몰딩 컴파운드 수지를 통하여 외부로 노출된 백 에칭단을 화학적 에칭 처리를 통하여 제거하는 단계; 를 포함하는 것을 특징으로 하는 리드프레임을 이용한 반도체 패키지 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 타이바와 각 리드에 대하여 더블 다운셋을 실시함에 따라, 타이바와 각 리드에 제1다운셋부와 제2다운셋부가 형성되는 동시에 제1다운셋부와 제2다운셋부 사이 구간은 와이어 본딩면으로 형성되고, 제2다운셋부와 칩탑재판 간의 사이 구간이 백 에칭단으로 형성되는 것을 특징으로 한다.
또한, 상기 리드의 백 에칭부가 제거됨에 따라 몰딩 컴파운드 수지에 제거홈이 형성되고, 제거홈을 통하여 칩탑재판의 측면 일부가 외부로 노출되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 종래에 리드 락 테이프와 기계적인 팁 커팅 방법을 이용하여 리드프레임의 각 리드를 칩탑재판과 분리시키는 방법과 달리, 리드와 칩탑재판 간을 일체로 연결하는 부분을 칩탑재판과 동일 평면을 이루는 백 에칭단을 갖는 리드프레임을 구비하여, 반도체 패키지 제조가 완료된 후에 칩탑재판의 저면과 함께 노출되는 백 에칭단을 화학적 에칭으로 제거함으로써, 각 리드들이 몰딩 컴파운드 수지로 몰딩된 상태에서 독립적으로 분할될 수 있다.
특히, 기존에 고가의 리드 락 테이프 및 기계적인 팁 커팅 방법을 적용함에 따라 제조 원가 상승 및 공수 증가를 초래하였지만, 본 발명에서는 몰딩 공정후 리드의 백 에칭단만을 에칭 처리하여 제거해주면 되므로, 제조원가 절감 및 공정수 감소를 도모할 수 있다.
도 1은 본 발명에 따른 반도체 패키지용 리드프레임을 나타내는 평면도,
도 2 및 도 3은 본 발명에 따른 리드프레임을 이용한 반도체 패키지 제조 방법을 설명하는 저면도 및 단면도
도 4 및 도 5는 종래의 리드프레임을 나타내는 평면도,
도 6은 종래의 리드프레임을 이용한 반도체 패키지를 나타낸 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 리드프레임의 각 리드를 칩탑재판과 분리시키는 기계적인 팁 커팅을 배제하고, 반도체 패키지 제조가 완료된 후에 몰딩 컴파운드 수지를 통하여 칩탑재판의 저면과 함께 노출되는 리드의 백 에칭단(칩탑재판과 연결된 부분)을 화학적 에칭으로 제거하여, 각 리드들이 독립적으로 분리된 단자가 되도록 한 점에 주안점이 있다.
전술한 바와 같이, 리드프레임(10)은 반도체 칩(20)이 실장되는 칩탑재판(12)과, 사이드프레임(11)과 칩탑재판(12)을 일체로 연결하는 타이바(13)와, 사이드프레임(11)으로부터 연장되는 다수의 리드(14)를 포함한다.
첨부한 도 1에 도시된 바와 같이, 본 발명에 따른 리드프레임(10)은 각 리드(14)들이 사이드프레임(11)으로부터 칩탑재판(12)의 사방 변에 일체로 연결된 상태에서, 타이바(13)와 각 리드(14)에 대하여 동일하게 더블 다운셋을 실시하여, 타이바(13)와 각 리드(14)에 경사진 형태의 제1다운셋부(15)와 제2다운셋부(16)가 형성되도록 한 점, 그리고 제1다운셋부(15)와 제2다운셋부(16) 사이 구간은 평평한 와이어 본딩면(17)으로 형성되도록 한 점, 특히 각 리드(14)의 제2다운셋부(16)와 칩탑재판(12) 간을 연결하는 부분은 칩탑재판(12)과 동일한 평면을 이루는 백에칭단(18)으로 형성된 점에 특징이 있다.
보다 상세하게는, 상기 각 리드(14)의 경사진 제2다운셋부(16)와 칩탑재판(12) 간의 사이 구간은 반도체 패키지 제조 완료시 칩탑재판(12)의 저면과 함께 동일 평면을 이루면서 몰딩 컴파운드 수지(24)를 통하여 외부로 노출되어 화학적 에칭 처리에 의하여 제거되는 백 에칭단(18)으로 형성된다.
여기서, 상기한 구성으로 이루어진 본 발명의 리드프레임을 이용한 반도체 패키지 제조 방법을 첨부한 도 2 및 도 3을 참조로 설명하면 다음과 같다.
먼저, 상기와 같이 반도체 칩(20)이 실장되는 칩탑재판(12)과, 사이드프레임(11)과 칩탑재판(12)을 일체로 연결하는 타이바(13)와, 사이드프레임(11)으로부터 연장되어 칩탑재판(12)의 사방 변에 일체로 연결된 다수의 리드(14)를 포함하는 리드프레임을 제공하여, 상기 타이바(13)와 각 리드(14)에 대하여 더블 다운셋을 실시한다.
이때, 상기 더블 다운셋 공정에 의하여, 타이바(13)와 각 리드(14)에 경사진 형태의 제1다운셋부(15)와 제2다운셋부(16)가 형성되고, 동시에 제1다운셋부(15)와 제2다운셋부(16) 사이 구간은 평평한 와이어 본딩면(17)으로 형성되며, 이와 함께 각 리드(14)의 경사진 제2다운셋부(16)와 칩탑재판(12) 간을 연결하는 부분은 칩탑재판(12)과 동일한 평면을 이루는 백에칭단(18)으로 형성된다.
이러한 구조의 리드프레임을 제작한 후, 칩탑재판(12)에 반도체 칩(20)을 부착하는 칩 부착 단계와, 상기 반도체 칩(20)과 리드(14) 간을 도전성 와이어(21)로 연결하는 와이어 본딩 단계와, 반도체 칩(20)과 와이어(21)를 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(24)로 몰딩하는 몰딩 단계가 연속적으로 진행된다.
이렇게 몰딩 컴파운드 수지(24)에 의한 몰딩 단계가 완료되면, 상기 리드프레임(10)의 칩탑재판(12) 저면과 각 리드(14)의 백 에칭단(18) 저면이 몰딩 컴파운드 수지(24)의 저면과 동일 평면을 이루면서 외부로 노출되는 상태가 된다.
다음으로, 상기 몰딩 컴파운드 수지(24)를 통하여 외부로 노출된 각 리드(14)의 백 에칭단(18)에 대하여 에칭액에 의한 화학적 에칭 처리가 이루어짐으로써, 각 리드(14)의 백 에칭단(18)이 제거되어, 결국 각 리드(14)들이 몰딩 컴파운드 수지(24)로 몰딩된 상태에서 칩 탑재판(12)과 분리되어 독립적인 단자가 된다.
이때, 상기 각 리드(14)의 백 에칭단(18)의 제거에 따라, 몰딩 컴파운드 수지(24)에 백 에칭단(18)의 부피 만큼 제거홈(23)이 형성되고, 이 제거홈(23)을 통하여 칩탑재판(12)의 측면 및 각 리드(14)의 내측면이 외부로 노출되는 상태가 된다.
따라서, 본 발명에 따르면 각 리드(14)의 백 에칭단(18)을 몰딩 컴파운드 수지(24)로 몰딩된 상태에서 화학적 에칭 처리로 제거하여, 각 리드(14)가 칩 탑재판(12)과 분리되면서 독립적인 단자가 되는 방법을 적용함으로써, 기존에 고가의 리드 락 테이프 및 기계적인 팁 커팅 방법을 사용하던 복잡한 방법과 달리 제조원가 절감 및 공정수 감소를 도모할 수 있다.
뿐만 아니라, 각 리드(14)의 백 에칭단(18)의 제거후, 칩탑재판(12)의 저면 뿐만 아니라 몰딩 컴파운드 수지(24)에 형성되는 제거홈(23)을 통하여 칩탑재판(12)의 측면 및 각 리드(14)의 내측면이 외부로 노출되는 상태가 되어, 반도체 칩에서 발생되는 열을 보다 용이하게 외부로 방출시킬 수 있게 된다.
10 : 리드프레임
11 : 사이드프레임
12 : 칩탑재판
13 : 타이바
14 : 리드
15 : 제1다운셋부
16 : 제2다운셋부
17 : 와이어 본딩면
18 : 백 에칭단
20 : 반도체 칩
21 : 와이어
23 : 제거홈
24 : 몰딩 컴파운드 수지
26 : 리드 락 테이프

Claims (4)

  1. 반도체 칩(20)이 실장되는 칩탑재판(12)과, 사이드프레임(11)과 칩탑재판(12)을 일체로 연결하는 타이바(13)와, 사이드프레임(11)으로부터 연장되어 칩탑재판(12)의 사방 변에 일체로 연결된 다수의 리드(14)를 포함하는 반도체 패키지용 리드프레임에 있어서,
    상기 타이바(13)와 각 리드(14)에 대하여 더블 다운셋을 실시하여, 타이바(13)와 각 리드(14)에 제1다운셋부(15)와 제2다운셋부(16)가 형성되는 동시에 제1다운셋부(15)와 제2다운셋부(16) 사이 구간은 와이어 본딩면(17)으로 형성되고,
    상기 각 리드(14)의 제2다운셋부(16)와 칩탑재판(12) 간을 연결하는 구간은 반도체 패키지 제조 완료시 칩탑재판(12)의 저면과 함께 동일 평면을 이루며 몰딩 컴파운드 수지(24)를 통하여 외부로 노출된 후, 화학적 에칭 처리에 의하여 제거되는 백 에칭단(18)으로 형성된 것을 특징으로 하는 반도체 패키지용 리드프레임.
  2. 반도체 칩(20)이 실장되는 칩탑재판(12)과, 사이드프레임(11)과 칩탑재판(12)을 일체로 연결하는 타이바(13)와, 사이드프레임(11)으로부터 연장되어 칩탑재판(12)의 사방 변에 일체로 연결된 다수의 리드(14)를 포함하는 리드프레임 제공 단계와;
    상기 타이바(13)와 각 리드(14)에 대하여 더블 다운셋을 실시하여, 타이바(13)와 각 리드(14)에 제1다운셋부(15)와 제2다운셋부(16)가 형성되도록 함으로써, 각 리드(14)의 제1다운셋부(15)와 제2다운셋부(16) 사이 구간은 와이어 본딩면(17)으로 형성되고, 각 리드(14)의 제2다운셋부(16)와 칩탑재판(12) 간을 연결하는 구간은 백 에칭단(18)으로 형성되는 단계와;
    상기 칩탑재판(12)에 반도체 칩(20)을 부착하는 칩 부착 단계와;
    상기 반도체 칩(20)과 리드(14) 간을 도전성 와이어(21)로 연결하는 와이어 본딩 단계와;
    반도체 칩(20)과 와이어(21)를 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(24)로 몰딩하는 몰딩 단계와;
    몰딩 단계 후, 칩탑재판(12)과 함께 동일 평면을 이루며 몰딩 컴파운드 수지(24)를 통하여 외부로 노출된 각 리드(14)의 백 에칭단(18)을 화학적 에칭 처리를 통하여 제거하는 단계;
    를 포함하는 것을 특징으로 하는 리드프레임을 이용한 반도체 패키지 제조 방법.
  3. 삭제
  4. 청구항 2에 있어서,
    상기 리드(14)의 백 에칭단(18)이 제거됨에 따라, 몰딩 컴파운드 수지(24)에 제거홈(23)이 형성되고, 제거홈(23)을 통하여 칩탑재판(12)의 측면 일부 및 리드의 내측면이 외부로 노출되는 것을 특징으로 하는 리드프레임을 이용한 반도체 패키지 제조 방법.
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