KR101301157B1 - 다단계 기판 식각 방법 및 이를 이용하여 제조된테라헤르츠 발진기 - Google Patents

다단계 기판 식각 방법 및 이를 이용하여 제조된테라헤르츠 발진기 Download PDF

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Abstract

제1 기판의 어느 한 면에 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴을 식각 마스크로 하여 상기 제1 기판을 식각하여 홀을 형성하는 단계; 제2 기판의 어느 한 면에 제2 마스크 패턴을 형성하는 단계; 상기 제2 마스크 패턴을 식각 마스크로 하여 상기 제2 기판을 미리 설정된 깊이만큼 식각하여 홀을 형성하는 단계; 상기 제1 기판의 식각된 면이 상기 제2 기판의 식각된 면에 접합되도록 상기 제1 기판 및 상기 제2 기판을 접합하는 단계; 상기 제2 기판에 제3 마스크 패턴을 형성하는 단계; 및 상기 제3 마스크 패턴을 식각 마스크로 하여 상기 제2 기판을 식각하여, 상기 제2 기판을 관통하는 홀을 형성하는 단계를 포함하는 다단계 기판 식각 방법이 개시된다. 본 발명의 일 실시예에 따른 다단계 기판 식각 방법을 사용하면, 식각 후 바닥면에 곡률 반경이 생기거나 단차면에서 오버행(overhang) 구조가 생성되는 것을 방지할 수 있어 식각 품질을 개선할 수 있고, 각 기판에 위치한 얼라인 키를 사용하여 기판을 정교하게 접합할 수 있으며, 다층(multi-layer) 공정이 가능한 이점이 있다.
식각, 발진기, 테라헤르츠, 공융

Description

다단계 기판 식각 방법 및 이를 이용하여 제조된 테라헤르츠 발진기 {METHOD OF MULTI-STAGE SUBSTRATE ETCHING AND TERAHERTZ OSCILLATOR MANUFACTURED USING THE SAME METHOD}
본 발명은 다단계 기판 식각 방법 및 이를 이용하여 제조된 테라헤르츠 발진기에 관한 것으로, 상세하게는, 첫번째 기판을 원하는 깊이만큼 식각하고, 소정의 깊이만큼 미리 식각되어 있는 두번째 기판을 식각된 면이 첫번째 기판을 향하도록 첫번째 기판에 접합한 후, 두번째 기판을 다시 식각하여 단차 구조를 생성하는 다단계 기판 식각 방법 및 이를 이용하여 제조된 테라헤르츠 발진기에 관한 것이다.
테라헤르츠 대역은 분자광학, 생물물리학, 의학, 분광학, 영상 및 보안 응용 면에서 매우 중요하다. 기존의 마이크로파 대역과 광학 주파수 사이에 놓여 있는 테라헤르츠(1012 Hz) 대역은 그 중요성에도 불구하고 현재까지 개발되어 있는 발진기나 증폭기가 거의 없는 형편이다. 여러 가지 물리적, 공학적 한계로 개발이 미미하다가 최근에 와서 여러 가지 신개념과 미세가공 기술의 발달로 그 개발이 한창 진행되고 있다.
기존의 마이크로파 대역의 여러 발진기들의 주파수를 높이려는 노력을 포함하여, 반도체 레이저나 펨토초 레이저 같은 광학 장치를 이용하여 작동주파수를 테라헤르츠 대역으로 낮추려는 여러 가지 접근 방법이 시도되고 있다. 최근에는 축소화된 테라헤르츠 발진기를 만들고자 여러 가지 시도가 제시되고 있다.
이렇게 테라헤르츠 발진기를 제작하는 여러 가지 시도 중에는 MEMS 기술을 이용하여 기판에 복수개의 단차를 만들어 3차원 미세구조물을 생성하는 방법이 개발되고 있다. 특히, 실리콘 웨이퍼(Si wafer)와 같은 기판에서 복수개의 단차를 만들기 위해 기판상에 복수의 마스크 패턴을 차례로 적층하고, 식각하여 마스크 패턴 제거를 반복하여 다양한 단차 구조를 만드는 기술이 있다.
한편, 웨이퍼의 접합(bonding)을 이용하여 다단계 식각하는 방법이 제시되기도 하였다. 여기에서는 먼저 첫번째 웨이퍼의 보호층(protection layer)을 미리 패턴(pattern)해 놓고 접합한 다음 두번째 웨이퍼의 상면을 패턴하고 식각한 후, 다시 첫번째 웨이퍼를 앞서 패턴해 놓은 보호층을 이용해 식각하게 된다. 그러나 이들 다단계 식각 방법에 의할 경우, 바닥면이 불균일하게 식각되어 바닥면에 곡률 반경이 생기며 식각된 벽면은 T-형상을 하게 된다.
상기 종래 기술의 문제점을 해결하기 위한 본 발명은, 깊은 단차에서도 식각 바닥면의 깊이 편차, 가장자리의 곡률 반경, 벽면의 T-형상 및 단차 면에서 불균일하게 식각되어 나타나는 오버행(overhang) 구조가 생성되는 것을 방지할 수 있는 다단계 기판 식각 방법 및 이를 이용한 테라헤르츠 발진기를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 다단계 기판 식각 방법은, 제1 기판의 어느 한 면에 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴을 식각 마스크로 하여 상기 제1 기판을 식각하여 홀을 형성하는 단계; 제2 기판의 어느 한 면에 제2 마스크 패턴을 형성하는 단계; 상기 제2 마스크 패턴을 식각 마스크로 하여 상기 제2 기판을 미리 설정된 깊이만큼 식각하여 홀을 형성하는 단계; 상기 제1 기판의 식각된 면이 상기 제2 기판의 식각된 면에 접합되도록 상기 제1 기판 및 상기 제2 기판을 접합하는 단계; 상기 제2 기판에 제3 마스크 패턴을 형성하는 단계; 및 상기 제3 마스크 패턴을 식각 마스크로 하여 상기 제2 기판을 식각하여, 상기 제2 기판을 관통하는 홀을 형성하는 단계를 포함하여 구성될 수 있다.
본 발명의 일 실시예에 따른 테라헤르츠 발진기는, 다단계 기판 식각 방법에 의해 생성되며, 서로 접합된 2 이상의 구조물을 포함하고, 상기 다단계 기판 식각 방법은, 제1 기판의 어느 한 면에 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴을 식각 마스크로 하여 상기 제1 기판을 식각하여 홀을 형성하는 단계; 제2 기 판의 어느 한 면에 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 식각 마스크로 하여 상기 제2 기판을 미리 설정된 깊이만큼 식각하여 홀을 형성하는 단계; 상기 제1 기판의 식각된 면이 상기 제2 기판의 식각된 면에 접합되도록 상기 제1 기판 및 상기 제2 기판을 접합하는 단계; 및 상기 제2 기판 위에 제3 마스크 패턴을 형성하고, 상기 제3 마스크 패턴을 식각 마스크로 하여 상기 제2 기판을 식각하여, 상기 제2 기판을 관통하는 홀을 형성하는 단계를 포함하여 구성될 수 있다.
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 살펴본다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 다단계 기판 식각 방법을 도시한 것이다.
본 발명의 일 실시예에 따른 다단계 기판 식각 방법은, 도 1a와 같이 산화막을 입힌 제1 기판의 어느 한 면에 감광액 도포(Photo Resist: PR Coating)에 의해 PR 코팅을 형성하는 과정, 도 1b와 같이 얼라인 키 패턴(align key pattern)을 생성하는 과정, 도 1c와 같이 제1 기판을 소정의 깊이만큼 식각하는 과정, 도 1d와 같이 새로 준비한 제2 기판을 소정의 깊이만큼 식각하는 과정, 도 1e 또는 도 1f와 같이 제1 기판 및 제2 기판을 접합하는 과정, 도 1g와 같이 접합된 제2 기판의 상부에 마스크 패턴을 형성하는 과정 도 1h와 같이 제2 기판 상부를 식각하는 과정을 포함하여 구성될 수 잇다.
도 1a는 산화막(310) 및 PR 코팅(320)을 갖는 제1 기판을 도시한다. 산화 막(310) 및 PR 코팅(320)을 갖는 제1 기판(300)은 제1 기판(300)의 양면에 산화막(310)을 입히는 과정, 산화막(310)이 입혀진 제1 기판(300)의 어느 한 면에 PR 코팅(320)을 형성하는 과정에 의해 생성된다. 본 발명의 일 실시예에서, 산화막(310)은 실리콘 산화막(SiO2)으로 구성될 수도 있다. 산화막은 기판의 식각을 위해 만든 희생층으로 기판과 식각비가 큰 물질이면 어떤 막이나 가능하며, 경우에 따라서는 산화막과 같은 희생층 없이 PR 코팅이 희생층을 대신할 수도 있다.
도 1b는 얼라인 키 패턴(align key pattern)(330)이 생성된 제1 기판을 도시한다. 얼라인 키 패턴(330)은 제1 기판(300)을 이후 다른 기판과 접합하거나, 다른 구조물에 접합할 때 정교한 접합을 위하여 사용된다. 얼라인 키 패턴(330)이 생성된 제1 기판은, 제1 기판에서 PR 코팅이 된 면에 얼라인 키 패턴을 형성하는 과정에 의해 생성된다.
도 1c는 식각된 제1 기판을 도시한다. 식각된 제1 기판은 제1 기판(300)에서 얼라인 키 패턴(330)이 생성된 면과 다른 면(PR 코팅이 된 면의 이면)에 원하는 패턴 즉, 제1 마스크 패턴(340)을 형성하는 과정 및 제1 마스크 패턴(340)을 식각 마스크로 하여 제1 기판(300)을 식각하여 홀(345)을 형성하는 과정에 의해 생성된다. 또한, 이때 PR 코팅(320)을 제1 기판(300)으로부터 제거하는 과정을 수행할 수도 있다.
도 1d는 제1 기판 및 제1 기판과 접합하기 위하여 준비된 제2 기판을 도시한다. 도 1c 및 도 1d를 참조하면, 이때 산화막(310)을 제1 기판(300)으로부터 제거 하는 과정을 수행할 수도 있다. 한편, 제2 기판(350)은 본 발명의 일 실시예에서 형성하고자 하는 단차의 깊이와 동일한 두께를 갖는다. 우선, CMP나 래핑(lapping)과 폴리싱(polishing) 같은 방법을 사용하여 제2 기판(350)의 두께를 원하는 두께로 조절한다. 그 다음, 도 1d에 도시된 것과 같은 식각된 제2 기판(350)은 제2 기판(350)에 제2 마스크 패턴(미도시)을 형성하는 과정 및 제2 마스크 패턴을 식각 마스크로 하여 제2 기판(350)을 식각하여 홀(365)을 형성하는 과정에 의하여 생성된다.
본 발명의 일 실시예에서는, 제2 마스크 패턴의 형성에 앞서서, 식각을 위한 희생층인 산화막을 제2 기판(350)상에 형성할 수도 있다. 이 경우, 형성된 산화막은 제1 기판(300)과 제2 기판(350)의 공융 접합 이전에 제거될 수 있다. 또한, 본 발명의 일 실시예에서는, 제2 기판(350)과 제1 기판(300)을 정교하게 정렬하기 위한 얼라인 키 패턴(330)을 제2 기판(350)의 한쪽 면에 형성할 수도 있다.
식각된 제2 기판(350)의 식각 바닥면의 가장자리는 불균일하게 식각되어 곡률 반경이 나타난다. 그러나 이와 같이 제2 기판(350)을 미리 식각해두면, 이후 제1 기판(300) 및 제2 기판(350)을 접합하고 제2 기판(350)을 관통하는 홀을 형성하도록 식각함으로써 단차 구조를 생성하여, 식각 바닥면이 불균일하게 식각되는 것을 방지할 수 있다. 이를 위하여, 본 발명의 일 실시예에서는, 홀(365)이 기판 두께의 1/2 이상의 깊이를 가지도록 제2 기판(350)을 식각할 수도 있다.
도 1e는 본 발명의 일 실시예에 따라 서로 접합된 제1 기판(300) 및 제2 기판(350)을 도시한다. 도 1e에서 두 기판의 접합은, 제1 기판(300)에 공융 접합을 위한 금속층(370)을 형성하는 과정, 제2 기판(350)에 솔더 라인 패턴(solder line pattern; 380)을 형성하는 과정 및 제1 기판(300) 및 제2 기판(350)을 공융 접합하는 과정에 의하여 형성된다. 여기서, 예컨대 금속층(370)은 Au로 구성되고 솔더 라인 패턴(380)은 Sn으로 구성되어 Au-Sn 공융 접합에 의해 양 기판을 접합할 수 있다. 또한, 금속층(370) 및 솔더 라인 패턴(380)은 공융 접합을 용이하도록 하기 위하여 Cr, Ti, Ni 및 Au 중 하나 이상의 금속을 포함할 수도 있다. 그러나 이는 예시적인 것으로서, 금속층 및 솔더 라인 패턴은 공융 접합에 적합한 임의의 물질을 사용하여 구성될 수 있다.
전술한 도 1e 및 후술하는 도면들에서는 제1 기판(300)에 금속층(370)이 형성되고 제2 기판(350)에 솔더 라인 패턴(380)이 형성된 실시예를 도시하였으나, 다른 실시예에서는 제1 기판(300)에 솔더 라인 패턴(380)을 형성하고 제2 기판(350)에 금속층(370)을 형성하여 두 기판을 공융 접합하는 것도 가능하며, 이는 본 발명의 사상의 범위에 포함된다.
반면, 도 1f는 본 발명의 다른 실시예에 따라 서로 접합된 제1 기판(300) 및 제2 기판(350)을 도시한다. 도 1f에서 접합된 두 기판은, 제2 기판(350)에 산화막(375)을 형성하는 과정 및 실리콘 다이렉트 접합(Si direct bonding)을 이용하여 제1 기판(300)을 제2 기판(350)과 접합하는 과정에 의하여 생성된다. 또한, 본 발명의 또 다른 실시예에서는 산화막(310, 375)을 이용하지 않고 두 기판을 구성하는 실리콘 자체를 이용하여 두 기판을 서로 접합하는 것도 가능하다.
또한, 본 발명의 일 실시예에서는, 도 1e 및 도 1f에서 제1 기판(300) 및 제 2 기판(350)상에 형성된 얼라인 키 패턴(330)을 이용하여 양 기판을 정렬하여, 두 기판을 정교하게 접합할 수도 있다.
도 1g는 제2 기판(350)을 다시 식각하여 단차를 생성하기 위해, 상면에 제3 마스크 패턴(390)이 형성된 제2 기판(350)을 도시한다. 제3 마스크 패턴(390)은 제1 기판(300)의 하면에 위치한 얼라인 키 패턴(330)과 정렬되어 제2 기판(350)의 식각 위치를 조절할 수 있다. 또한 본 발명의 일 실시예에서는, 제2 기판(350)을 관통하는 홀 형성을 위하여 제3 마스크 패턴(390)과 제2 마스크 패턴이 서로 동일하게 구성될 수도 있다.
도 1h는 제2 기판(350)의 식각이 완료되어 본 발명의 일 실시예에 따라 생성된 단차 구조를 가지는 기판을 도시한다. 도 1g에 도시된 단차 구조는 제2 기판(350)을 제3 마스크 패턴(390)을 식각 마스크로 하여 식각하는 과정 및 식각 완료 후 제3 마스크 패턴(390)을 제거하는 과정을 수행함으로써 생성된다. 도 1h에서 제2 기판(350)의 하면은 이미 1차 식각이 되어 있으므로, 제2 기판(350)의 상면을 2차 식각하여 제2 기판(350)을 관통하는 홀을 형성하면 식각 바닥면에서 불균일하게 식각되는 문제점이 없이 균일하게 식각된 단차 구조가 생성된다.
도 2는 본 발명의 일 실시예에 따른 다단계 기판 식각 방법을 이용하여 제조된 테라헤르츠 발진기를 도시한 것이다.
도 2에 도시된 발진기는 도 1a 내지 도 1h에서 도시된 바와 같이, 제1 기판의 어느 한 면에 제1 마스크 패턴을 형성하고 제1 마스크 패턴을 식각 마스크로 하 여 제1 기판을 식각하여 홀을 형성하는 과정, 제2 기판 위에 제2 마스크 패턴을 형성하고 제2 마스크 패턴을 식각 마스크로 하여 제2 기판을 미리 설정된 깊이만큼 식각하여 홀을 형성하는 과정, 제1 기판 및 제2 기판을 접합하는 과정, 및 제2 기판에 제3 마스크 패턴을 형성하고 제3 마스크 패턴을 식각 마스크로 하여 제2 기판을 식각하여 제2 기판을 관통하는 홀을 형성하는 과정에 의해 생성된 2 이상의 구조물들을 서로 접합하여 생성된다.
상단에 접합된 구조물(400, 450, 470, 480)은 도 1a 내지 도 1h에서 도시된 과정에 따라 생성된다. 이때, 2이상의 구조물들을 서로 접합하는 과정은 구조물들에 형성된 홀들이 공유되는 형태로 구조물들을 접합하는 과정일 수 있다. 또한, 정교한 접합을 위하여 얼라인 키 패턴(330, 430)을 이용하여 구조물들을 정렬시킬 수도 있다. 이들 구조물은 실리콘 다이렉트 접합, 공융 접합 또는 기타 접합 방법에 의하여 서로 접합될 수 있다.
본 발명의 일 실시예에 따르면, 이와 같은 방식으로 3 이상의 구조물들을 접합할 수 있고, 단의 갯수도 제3 기판, 제4 기판 등 복수의 기판을 이용하여 증가시킬 수 있어 다양한 3차원 구조물을 생성할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 다단계 기판 식각 방법의 구현 예를 도시한 것이다. 도 3a는 본 발명의 일 실시예에 따라 생성된 단차 구조를 도시한 것으로, 두 기판의 접합 부분(1)이 균일하게 식각되어, 상부 기판이 불균일하게 식각되어 형성되는 오버행(overhang) 구조가 나타나지 않았다. 도 3b는 본 발 명의 일 실시예에 따라 생성된 단차 구조를 확대하여 도시한 것으로, 역시 두 기판의 접합 부분(2)이 균일하게 식각된 것을 알 수 있다.
이상에서 살펴본 본 발명의 일 실시예에 따른 다단계 기판 식각 방법은 테라헤르츠 발진기, 테라헤르츠 증폭기의 제조 또는 3차원 기판 식각 등에 응용될 수 있다. 본 발명의 일 실시예에 따른 다단계 기판 식각 방법을 사용하면, 식각 후 바닥면을 균일하게 유지할 수 있으며, 바닥면에 곡률 반경이 생기거나 단차면에서 단차 상면의 가장자리가 불완전하게 식각되어 오버행(overhang) 구조가 생성되는 것을 방지할 수 있다. 따라서 식각 품질을 개선할 수 있고, 각 기판에 위치한 얼라인 키를 사용하여 기판을 정교하게 접합할 수 있으며, 다층(multi-layer) 공정이 가능한 이점이 있다.
이상 본 발명의 특정 실시예를 도시하고 설명하였으나, 본 발명의 기술사상은 첨부된 도면과 상기한 설명내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형이 가능함은 이 분야의 통상의 지식을 가진 자에게는 자명한 사실이며, 이러한 형태의 변형은, 본 발명의 정신에 위배되지 않는 범위 내에서 본 발명의 특허청구범위에 속한다고 볼 것이다. 
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 다단계 식각 방법을 도시한다.
도 2는 본 발명의 일 실시예에 따른 다단계 식각 방법을 이용하여 제조된 테라헤르츠 발진기를 도시한다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 다단계 기판 식각 방법의 구현예를 도시한다.

Claims (10)

  1. 제1 기판의 어느 한 면에 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각 마스크로 하여 상기 제1 기판을 식각하여 홀을 형성하는 단계;
    제2 기판의 어느 한 면에 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 식각 마스크로 하여 상기 제2 기판을 미리 설정된 깊이만큼 식각하여 홀을 형성하는 단계;
    상기 제1 기판의 식각된 면이 상기 제2 기판의 식각된 면에 접합되도록 상기 제1 기판 및 상기 제2 기판을 접합하는 단계;
    상기 제2 기판에 제3 마스크 패턴을 형성하는 단계; 및
    상기 제3 마스크 패턴을 식각 마스크로 하여 상기 제2 기판을 식각하여, 상기 제2 기판을 관통하는 홀을 형성하는 단계를 포함하되,
    상기 제3 마스크 패턴 및 상기 제2 마스크 패턴은 동일한 패턴인 것을 특징으로 하는 다단계 기판 식각 방법.
  2. 제 1항에 있어서,
    상기 미리 설정된 깊이는, 상기 제2 기판의 두께의 1/2 이상인 것을 특징으로 하는 다단계 기판 식각 방법.
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1 기판 및 상기 제2 기판을 접합하는 단계는,
    상기 제2 기판에 산화막을 형성하는 단계; 및
    상기 제2 기판의 산화막을 이용하여 상기 제1 기판 및 상기 제2 기판을 접합하는 단계를 포함하는 것을 특징으로 하는 다단계 기판 식각 방법.
  5. 제 1항에 있어서,
    상기 제1 기판 및 상기 제2 기판을 접합하는 단계는,
    상기 제1 기판에 금속 박막을 형성하는 단계;
    상기 제2 기판에 솔더 라인 패턴(solder line pattern)을 형성하는 단계; 및
    상기 솔더 라인 패턴을 상기 금속 박막과 공융 접합(eutectic bonding)하는 단계를 포함하는 것을 특징으로 하는 다단계 기판 식각 방법.
  6. 제 1항에 있어서,
    상기 제1 마스크 패턴을 형성하는 단계는,
    상기 제1 기판에 산화막을 형성하는 단계;
    상기 산화막이 형성된 제1 기판의 어느 한 면에 PR(Photo Resist) 코팅을 하고, 상기 PR 코팅이 된 면에 얼라인 키 패턴(align key pattern)을 형성하는 단계; 및
    상기 PR 코팅이 된 면의 이면에 제1 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 다단계 기판 식각 방법.
  7. 제 6항에 있어서,
    상기 제1 기판 및 상기 제2 기판을 접합하는 단계는,
    상기 얼라인 키 패턴을 사용하여 상기 제1 기판 및 상기 제2 기판을 정렬하는 단계를 포함하는 것을 특징으로 하는 다단계 기판 식각 방법.
  8. 다단계 기판 식각 방법에 의해 생성되며, 서로 접합된 2 이상의 구조물을 포함하고,
    상기 다단계 기판 식각 방법은,
    제1 기판의 어느 한 면에 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴을 식각 마스크로 하여 상기 제1 기판을 식각하여 홀을 형성하는 단계;
    제2 기판의 어느 한 면에 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 식각 마스크로 하여 상기 제2 기판을 미리 설정된 깊이만큼 식각하여 홀을 형성하는 단계;
    상기 제1 기판의 식각된 면이 상기 제2 기판의 식각된 면에 접합되도록 상기 제1 기판 및 상기 제2 기판을 접합하는 단계;
    상기 제2 기판 위에 제3 마스크 패턴을 형성하고, 상기 제3 마스크 패턴을 식각 마스크로 하여 상기 제2 기판을 식각하여, 상기 제2 기판을 관통하는 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 테라헤르츠 발진기.
  9. 제 8항에 있어서,
    상기 제1 기판을 식각하여 홀을 형성하는 단계는,
    상기 제1 기판의 어느 한 면에 PR 코팅을 하고, 상기 PR 코팅이 된 면에 얼라인 키 패턴(align key pattern)을 형성하는 단계를 포함하는 것을 특징으로 하는 테라헤르츠 발진기.
  10. 제 9항에 있어서,
    상기 2 이상의 구조물은 상기 2 이상의 구조물 각각에 형성된 상기 얼라인 키 패턴을 이용하여 서로 정렬되며, 실리콘 다이렉트 접합(Si direct bonding) 또는 공융 접합(eutectic bonding)에 의해 서로 접합되는 것을 특징으로 하는 테라헤르츠 발진기.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101310668B1 (ko) * 2007-07-25 2013-09-24 삼성전자주식회사 다단계 기판 식각 방법 및 이를 이용하여 제조된테라헤르츠 발진기
US10040681B2 (en) * 2009-08-28 2018-08-07 Miradia Inc. Method and system for MEMS devices
KR101710714B1 (ko) 2009-12-31 2017-02-27 삼성전자주식회사 테라헤르츠 발진기용 멤스 소자 및 그 제조 방법
CN106800273A (zh) * 2015-11-26 2017-06-06 上海新微技术研发中心有限公司 一种在基片背面形成标记的方法
KR102475449B1 (ko) * 2016-06-09 2022-12-08 주식회사 디비하이텍 얼라인 키를 내장한 웨이퍼 및 이의 제조 방법
CN112408314A (zh) * 2020-11-05 2021-02-26 中国航空工业集团公司西安飞行自动控制研究所 一种多层掩膜分步刻蚀方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6934063B2 (en) * 2001-08-02 2005-08-23 Santur Corporation MEMS mirror

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3919876A1 (de) * 1989-06-19 1990-12-20 Bosch Gmbh Robert Mikroventil
US5309943A (en) * 1992-12-07 1994-05-10 Ford Motor Company Micro-valve and method of manufacturing
US5333831A (en) * 1993-02-19 1994-08-02 Hewlett-Packard Company High performance micromachined valve orifice and seat
JPH07174992A (ja) * 1993-07-21 1995-07-14 Daewoo Electron Co Ltd アクチュエーチドミラーアレーの製造方法
JP3713921B2 (ja) * 1996-10-24 2005-11-09 セイコーエプソン株式会社 インクジェット式記録ヘッドの製造方法
US6393685B1 (en) * 1997-06-10 2002-05-28 The Regents Of The University Of California Microjoinery methods and devices
WO1999065689A1 (fr) * 1998-06-18 1999-12-23 Matsushita Electric Industrial Co., Ltd. Dispositif de projection de fluide et son procede de fabrication
US7731904B2 (en) * 2000-09-19 2010-06-08 Canon Kabushiki Kaisha Method for making probe support and apparatus used for the method
US6480320B2 (en) * 2001-02-07 2002-11-12 Transparent Optical, Inc. Microelectromechanical mirror and mirror array
US6544863B1 (en) * 2001-08-21 2003-04-08 Calient Networks, Inc. Method of fabricating semiconductor wafers having multiple height subsurface layers
US20030107794A1 (en) * 2001-12-11 2003-06-12 Siekkinen James W. Micro mirror array
KR100438836B1 (ko) * 2001-12-18 2004-07-05 삼성전자주식회사 압전 방식의 잉크젯 프린트 헤드 및 그 제조방법
EP1483196B1 (en) * 2002-02-14 2016-02-03 Silex Microsystems AB Method of manufacturing deflectable microstructure through bonding of wafers
US7040163B2 (en) * 2002-08-12 2006-05-09 The Boeing Company Isolated planar gyroscope with internal radial sensing and actuation
US6872319B2 (en) * 2002-09-30 2005-03-29 Rockwell Scientific Licensing, Llc Process for high yield fabrication of MEMS devices
KR20040086679A (ko) 2003-04-03 2004-10-12 대한민국(서울대학교 총장) 다양한 단차 구조를 형성하기 위한 기판 식각 방법 및이를 이용한 3차원 마이크로시스템용 방열판 제조 방법
US6939473B2 (en) * 2003-10-20 2005-09-06 Invensense Inc. Method of making an X-Y axis dual-mass tuning fork gyroscope with vertically integrated electronics and wafer-scale hermetic packaging
US7458263B2 (en) * 2003-10-20 2008-12-02 Invensense Inc. Method of making an X-Y axis dual-mass tuning fork gyroscope with vertically integrated electronics and wafer-scale hermetic packaging
ITTO20030841A1 (it) * 2003-10-27 2005-04-28 Olivetti I Jet Spa Testina di stampa a getto d'inchiostro e suo processo di fabbricazione.
KR100501723B1 (ko) * 2003-12-17 2005-07-18 삼성전자주식회사 Sms 웨이퍼를 이용한 자이로스코프 제조방법 및 이방법에 의해 제조된 자이로스코프
US7442570B2 (en) * 2005-03-18 2008-10-28 Invensence Inc. Method of fabrication of a AL/GE bonding in a wafer packaging environment and a product produced therefrom
US7303935B2 (en) * 2005-09-08 2007-12-04 Teledyne Licensing, Llc High temperature microelectromechanical (MEM) devices and fabrication method
US7393758B2 (en) * 2005-11-03 2008-07-01 Maxim Integrated Products, Inc. Wafer level packaging process
US7459093B1 (en) * 2006-04-13 2008-12-02 Advanced Numicro Systems, Inc. MEMS mirror made from topside and backside etching of wafer
US7812416B2 (en) * 2006-05-22 2010-10-12 Cardiomems, Inc. Methods and apparatus having an integrated circuit attached to fused silica

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6934063B2 (en) * 2001-08-02 2005-08-23 Santur Corporation MEMS mirror

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