KR101300413B1 - 반도체 패키지용 인쇄회로기판 및 그 제조방법 - Google Patents

Abstract

본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판은 일면에 매립 형성된 제1회로패턴을 포함하여 적어도 하나 이상의 회로층을 갖는 베이스 기판과, 상기 베이스 기판 일면에 형성된 제1솔더레지스트층과, 상기 베이스 기판 타면에 형성된 제2솔더레지스트층과, 상기 베이스 기판 일면에 상기 제1회로패턴과 일체로 형성되되, 상기 제1솔더레지스트층에 매립된 제1접속패드와, 상기 베이스 기판 타면에 상기 회로층과 연결 형성되되, 상기 제2솔더레지스트층에 매립된 제2접속패드 및 상기 제1접속패드 중 일부에 형성된 금속범프를 포함한다.

Description

반도체 패키지용 인쇄회로기판 및 그 제조방법{Printed circuit board for Semiconductor package and method for the same}

본 발명은 반도체 패키지용 인쇄회로기판 및 그 제조방법에 관한 것이다.

전자산업의 발달에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 요구에 대응하고자 하나의 기판상에 여러 개의 전자소자를 중첩하여 실장하는 스택(stack), 패키지 기판까지 등장하는 실정이다.

패키지 기판의 설계의 진화 과정에서 고속도화 고집적화의 요구에 부응하여 SIP(System In Package)가 탄생하였으며, 이러한 SIP는 PIP(Package In Package), POP(Package On Package) 등 여러 가지 형태로 발전 되어가고 있다.

특히, 시장에서 요구되는 고성능, 고밀도 패키지 기판을 실현하기 위한 방안에 대한 연구개발과 그에 대한 수요가 증가함에 따라 패키지 기판을 형성하는 여러 가지 방법 중에서 패키지 기판 위에 패키지 기판을 적층하는 패키지 온 패키지(Package On Package:POP)가 대안으로 떠오르게 되었다.

한편, 실장되는 IC의 증가로 인해 I/O 접속단자의 수가 증가되었으며, 이에 따라 미세한 피치 요구도 동시에 증가되고 있다.

종래에는 동박적층판(Copper Clad Laminate:CCL) 양면에 층간 접속을 위한 회로를 형성하고, 솔더 레지스트를 도포하여 볼/와이어 본딩 패드 및 범프 패드를 형성한 후, 상기 패드에 솔더볼을 형성한다.

이때, 상기 솔더볼의 형성은 스크린프린팅, DF open 등을 통하여 인쇄한 후 리플로우 공정을 통해 수행될 수 있다.

그러나, 상기 스크린프린팅 방식은 폭이 넓은 접속패드가 필요하여 미세 피치 범프 구현에 적합하지 않아, 미세 피치 또는 사이즈가 작은 범프를 구현할 경우 솔더볼이 형성되지 않거나 부피가 작은 불량이 발생하기 쉬운 단점이 있다.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 반도체칩의 실장 신뢰성이 우수한 동시에 미세 피치 구현이 용이한 반도체 패키지용 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

또한, 본 발명의 다른 측면은 반도체 패키지 제품의 전체 높이를 감소시켜 용이하게 소형화를 달성할 수 있는 반도체 패키지용 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판은 일면에 매립 형성된 제1회로패턴을 포함하여 적어도 하나 이상의 회로층을 갖는 베이스 기판과, 상기 베이스 기판 일면에 형성된 제1솔더레지스트층과, 상기 베이스 기판 타면에 형성된 제2솔더레지스트층과, 상기 베이스 기판 일면에 상기 제1회로패턴과 일체로 형성되되, 상기 제1솔더레지스트층에 매립된 제1접속패드와, 상기 베이스 기판 타면에 상기 회로층과 연결 형성되되, 상기 제2솔더레지스트층에 매립된 제2접속패드 및 상기 제1접속패드 중 일부에 형성된 금속범프를 포함한다.

이때, 상기 제1접속패드 표면은 상기 제1솔더레지스트층의 표면과 동일 평면상에 형성될 수 있다.

또한, 상기 제2접속패드 표면은 상기 제2솔더레지스트층의 표면과 동일 평면상에 형성될 수 있다.

또한, 상기 제1접속패드는 제1반도체칩이 실장되는 제1범프패드 및 상기 제1반도체칩 상에 위치하는 제2반도체칩과 전기적으로 연결되는 제1본딩패드를 포함하며, 상기 금속범프는 상기 제1범프패드 상에 형성될 수 있다.

여기에서, 상기 제2반도체칩과 제1본딩패드는 와이어 본딩(wire bonding) 또는 플립칩 본딩(flip chip bonding)될 수 있다.

또한, 상기 제1솔더레지스트층의 두께와 상기 제2솔더레지스트층의 두께는 서로 다를 수 있으며, 이때, 상기 제2솔더레지스트층의 두께는 상기 제1솔더레지스트층의 두께보다 두꺼울 수 있다.

본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판의 제조방법은 캐리어를 준비하는 단계와, 상기 캐리어 상에 제1접속패드, 상기 제1접속패드와 일체로 연결된 제1회로패턴 및 상기 제1접속패드가 매립된 제1솔더레지스트층을 형성하는 단계와, 상기 제1솔더레지스트층 상에 적어도 하나 이상의 회로층을 갖는 베이스 기판을 형성하는 단계와, 상기 베이스 기판상에 제2접속패드 형성용 개구부를 갖는 제2솔더레지스트층을 형성하는 단계와, 상기 캐리어와 상기 제1솔더레지스트층을 분리하는 단계와, 상기 제1솔더레지스트층 상에 상기 제1접속패드 중 일부를 노출시키는 금속범프 형성용 개구부를 갖는 도금 레지스트를 형성하는 단계 및 도금 공정을 수행하여 상기 제2접속패드 및 금속범프를 형성하는 단계를 포함한다.

이때, 상기 제1접속패드, 제1회로패턴 및 제1솔더레지스트층을 형성하는 단계는 상기 캐리어 상에 상기 제1접속패드 형성용 개구부를 갖는 제1솔더레지스트층을 형성하는 단계와, 상기 제1솔더레지스트층 상에 상기 제1접속패드 형성용 개구부와 대응되는 위치에 상기 제1회로패턴 형성용 오픈부를 갖는 도금 레지스트를 형성하는 단계와, 도금 공정을 수행하여 상기 제1접속패드 형성용 개구부 및 상기 제1회로패턴 형성용 오픈부에 도금층을 형성하는 단계 및 상기 도금 레지스트를 제거하는 단계를 포함할 수 있다.

또한, 상기 도금 레지스트를 형성하는 단계 이전에 상기 제1솔더레지스트층 상에 제1시드층을 형성하는 단계를 더 포함할 수 있다.

또한, 상기 베이스 기판을 형성하는 단계는 상기 제1솔더레지스트층 상에 상기 제1회로패턴을 커버하는 절연층을 형성하는 단계와, 상기 절연층에 상기 제1회로패턴을 노출시키는 비아홀을 형성하는 단계와, 상기 절연층 상에 회로패턴 형성용 개구부를 갖는 도금 레지스트를 형성하는 단계와, 도금 공정을 수행하여 상기 비아홀 및 회로패턴 형성용 개구부에 도금층을 형성하는 단계 및 상기 도금 레지스트를 제거하는 단계를 포함할 수 있다.

또한, 상기 절연층을 형성하는 단계 이후에 상기 절연층 상에 동박층을 형성하는 단계를 더 포함할 수 있다.

또한, 상기 비아홀을 형성하는 단계 이후에 상기 비아홀 내벽을 포함하여 상기 절연층 상에 제2시드층을 형성하는 단계를 더 포함할 수 있다.

또한, 상기 캐리어는 절연재 양면에 제1동박층 및 제2동박층이 순차적으로 형성되어 있으며, 상기 캐리어와 상기 제1솔더레지스트층을 분리하는 단계는 상기 제1동박층과 상기 제2동박층을 분리함으로써 수행되고, 상기 제2접속패드 및 금속범프를 형성하는 단계 이후에 상기 도금 레지스트를 제거하는 단계 및 상기 노출된 제2동박층을 제거하는 단계를 더 포함할 수 있다.

또한, 상기 제1솔더레지스트층의 두께와 상기 제2솔더레지스트층의 두께는 서로 다르게 형성될 수 있으며, 이때, 상기 제2솔더레지스트층의 두께는 상기 제1솔더레지스트층의 두께보다 두껍게 형성될 수 있다.

또한, 상기 제1접속패드 표면은 상기 제1솔더레지스트층의 표면과 동일 평면상에 형성될 수 있다.

또한, 상기 제2접속패드 표면은 상기 제2솔더레지스트층의 표면과 동일 평면상에 형성될 수 있다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

본 발명은 캐리어의 동박 상에 금속범프를 형성함으로써, 균일한 높이의 금속범프 구현이 용이한 효과가 있다.

또한, 본 발명은 코어리스 공법을 적용하여 제조함으로써, 짝수/홀수 층 및 박판 제품 구현이 가능한 효과가 있다.

또한, 본 발명은 인쇄회로기판 상부 및 하부에 형성되는 솔더 레지스트층의 두께를 달리 구현함으로써, 캐리어와 제품 분리 시 제품에 휨 현상이 발생하는 것을 방지할 수 있는 효과가 있다.

또한, 본 발명은 솔더볼 형성 패드를 솔더 레지스트층과 동일 평면을 갖도록 형성함으로써, 작은 체적을 갖는 솔더볼을 형성할 수 있어 반도체 패키지 전체 높이를 감소시킬 수 있는 효과가 있다.

또한, 본 발명은 본 발명은 캐리어에 솔더 레지스트층부터 순차적으로 형성함으로써, 솔더 레지스트층 상에 캐리어 동박으로 인한 조도가 형성되므로 후속 공정에서 형성되는 언더필과의 기계적 밀착력이 증가되어 제품 신뢰성이 향상될 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판의 구조를 나타내는 단면도이다.
도 2 내지 도 18은 본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판의 제조방법을 순차적으로 나타내는 공정흐름도이다.
도 19는 본 발명의 다른 실시 예에 따른 반도체 패키지용 인쇄회로기판의 구조를 나타내는 단면도이다.
도 20은 본 발명의 또 다른 실시 예에 따른 반도체 패키지용 인쇄회로기판의 구조를 나타내는 단면도이다.
도 21은 본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판과 메인기판의 결합을 나타내는 단면도이다.
도 22는 종래 기술에 따른 반도체 패키지용 인쇄회로기판과 메인 기판의 결합을 나타내는 단면도이다.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명하기로 한다.

반도체 패키지용 인쇄회로기판

도 1은 본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판의 구조를 나타내는 단면도이고, 도 19 내지 20은 본 발명의 다른 실시 예에 따른 반도체 패키지용 인쇄회로기판의 구조를 나타내는 도면이다.

도 1을 참조하면, 본 실시 예에 따른 반도체 패키지용 인쇄회로기판(100)은 베이스 기판(110), 베이스 기판(110) 일면에 형성된 제1솔더레지스트층(120), 베이스 기판(110) 타면에 형성된 제2솔더레지스트층(130), 제1솔더레지스트층(120)에 매립된 제1접속패드(141) 및 제2솔더레지스트층(130)에 매립된 제2접속패드(143)를 포함한다.

본 실시 예에서 베이스 기판(110)은 일면에 매립 형성된 제1회로패턴을 포함하여 적어도 하나 이상의 회로층을 가질 수 있다.

도 1에서는 베이스 기판(110)을 하나의 절연층(111) 일면에 매립된 제1회로패턴(113)과 하나의 회로층(115, 117)을 갖는 것으로 도시하고 있으나, 이는 하나의 실시 예일 뿐, 당업자라면, 베이스 기판(110)이 다수의 절연층 및 다수의 회로층을 갖도록 형성될 수 있음은 충분히 인식할 수 있을 것이다.

상기 절연층(111)으로는 통상의 수지 절연재가 사용될 수 있다. 상기 수지 절연재로는 통상의 수지 기판 자재로서 공지된 FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.

또한, 상기 제1회로패턴(113)을 포함하여 회로층(115, 117)은 회로기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 구리를 사용하는 것이 전형적이다.

여기에서 회로층(115, 117)은 제1회로패턴(113)과 연결된 비아(115) 및 비아(115)와 연결된 회로패턴(117)을 포함할 수 있다.

또한, 회로층(115, 117)은 도 1에 도시한 바와 같이, 시드층(116)을 더 포함할 수 있다.

제1솔더레지스트층(120) 및 제2솔더레지스트층(130)은 최외층 회로를 보호하는 기능을 하며, 전기적 절연을 위해 형성되는 것이다.

여기에서, 제1솔더레지스트층(120) 및 제2솔더레지스트층(130)은 당업계에 공지된 바에 따라, 예를 들어, 솔더레지스트 잉크, 솔더레지스트 필름 또는 캡슐화제 등으로 구성될 수 있으며, 적용 목적에 따라 열경화성 수지나 감광성 수지와 같은 절연재로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.

본 실시 예에서는 제1솔더레지스트층(120)의 두께와 제2솔더레지스트층(130)의 두께를 서로 다르게 형성할 수 있는데, 예를 들어, 제2솔더레지스트층(130)의 두께를 제1솔더레지스트층(120)의 두께보다 두껍도록 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다.

본 실시 예에서 반도체 패키지용 인쇄회로기판(100)은 캐리어(200, 도 2참조)를 이용하여 제조되는데, 제조 공정 중 하나인 반도체 패키지용 인쇄회로기판(100)과 캐리어(200)를 분리하는 공정 진행 시 반도체 패키지용 인쇄회로기판(100)에 휨이 발생할 수 있는데 이를 방지하기 위하여 캐리어(200)와 접하는 부분과 대향되는 부분에 형성되는 솔더레지스트층의 두께를 두껍게 형성하는 것이다.

본 실시 예에서 제1접속패드(141)는 베이스 기판(110)의 일면에 매립 형성된 제1회로패턴(113)과 일체로 형성될 수 있다. 여기에서 '일체로'는 도 1에 도시한 바와 같이, 제1회로패턴(113)과 따로 형성한 것이 아니라, 도금 공정으로 동시에 형성하여 제1회로패턴(113)과 제1접속패드(141) 사이에 별도의 이음새 부분이 없는 형상을 의미할 수 있다.

본 실시 예에서 제1접속패드(141)의 표면은 도 1에 도시한 바와 같이, 제1솔더레지스트층(120)의 표면과 동일 평면상에 형성될 수 있다.

또한, 본 실시 예에서 제1접속패드(141)는 제1반도체칩(미도시)이 실장되는 제1범프패드(141a) 및 상기 제1반도체칩(미도시) 상에 위치하는 제2반도체칩(미도시)과 전기적으로 연결되는 제1본딩패드(141b)를 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.

여기에서, 제1범프패드(141a) 상에는 도 1에 도시한 바와 같이, 금속범프(150)가 형성될 수 있다.

이와 같이, 반도체칩이 실장되는 패드 상에 솔더볼 대신 금속범프(150)를 형성함으로써, 미세 피치 구현이 용이한 장점이 있다.

본 실시 예에서는 상술한 바와 같이, 제품의 휨 방지를 위하여 예를 들어, 제2솔더레지스트층(130)의 두께를 제1솔더레지스트층(120)의 두께보다 두껍게 형성하는데, 제2접속패드(143)를 추가적으로 형성하지 않으면, 솔더레지스트층과 패턴과의 단차가 너무 커져 패턴과 메인보드와의 접속에 문제가 발생할 수 있으므로, 금속범프(150) 형성 시 상기 패턴 상에 제2접속패드(143)를 형성하여 솔더레지스트층과 패턴과의 단차를 줄임으로써 상기와 같은 문제가 발생하는 것을 방지할 수 있다.

이때, 도 1에 도시한 바와 같이, 제2접속패드(143)의 표면은 도 1에 도시한 바와 같이, 제2솔더레지스트층(130)의 표면과 동일 평면상에 형성될 수 있다. 그러나, 이는 하나의 실시 예에 불과할 뿐, 특별히 이에 한정되는 것은 아니며, 도 19와 같이, 제2접속패드(143)의 표면이 제2솔더레지스트층(130)의 표면과 동일 평면을 이루도록 형성되지 않고 소정의 단차를 갖도록 형성되는 것 역시 가능하다 할 것이다.

또한, 상술한 바와 같이, 제1접속패드(141) 및 제2접속패드(143)의 표면이 각각 제1솔더레지스트층(120) 및 제2솔더레지스트층(130)의 표면과 동일 평면을 이루도록 형성함으로써, 다음과 같은 효과를 얻을 수 있다.

우선, 본 실시 예에 따른 반도체 패키지용 인쇄회로기판의 제1접속패드(141) 상에 형성된 상부 솔더볼(161)은 별도의 코이닝(coining) 공정이 필요하지 않아 공정 수가 감소되어 공정 시간을 단축시킬 수 있다.

이는, 본 실시 예에 따른 반도체 패키지용 인쇄회로기판의 제1접속패드(141)는 도 21에 도시한 바와 같이, 제1솔더레지스트층(120)과 동일한 평면을 갖도록 형성되므로, 접속패드와 솔더레지스트층 간에 단차가 존재하지 않아 일정한 높이를 갖는 솔더볼(161)을 형성할 수 있기 때문에 높이를 일정하게 맞춰주기 위한 코이닝(coining) 공정을 필요로 하지 않는 것이다.

또한, 도 21 및 도 22를 살펴보면, 본 실시 예에 따른 반도체 패키지용 인쇄회로기판의 제2접속패드(143)는 제2솔더레지스트층(130)과 동일한 평면을 갖도록 형성되고, 종래 기판의 솔더레지스트층(13)과 동일한 평면을 갖도록 형성되는 패드가 포함되지 않는 구조이다.

이와 같은 구조적 차이에 따라, 본 실시 예에 따른 인쇄회로기판(100)의 제2접속패드(143) 상에 형성된 하부 솔더볼(163)의 체적은 종래 기판(10)의 하부 솔더볼(63)의 체적보다 작게 형성할 수 있다.

이에 따라, 본 실시 예에 따른 반도체 패키지용 인쇄회로기판(100)과 메인보드(300)간의 거리 d1은 종래 기판(10)과 메인보드(30)간의 거리 d2 보다 감소되므로, 결과적으로 반도체 패키지 제품의 전체 높이를 줄일 수 있게 된다.

또한, 도 20에 도시한 바와 같이, 본 실시 예에 따른 반도체 패키지용 인쇄회로기판(100)은 노출된 제1접속패드(141), 제2접속패드(143) 및 금속범프(150) 상에 산화를 방지하기 위한 표면처리층(151, 153)을 더 형성할 수 있다.

여기에서, 표면처리층(151, 153)은 각각 니켈(Ni)(151) 및 금(Au)(153)으로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.

반도체 패키지용 인쇄회로기판의 제조방법

도 2 내지 도 18은 본 발명의 일 실시 예에 따른 반도체 패키지용 인쇄회로기판의 제조방법을 순차적으로 나타낸 공정흐름도이다.

우선, 도 2를 참조하면, 캐리어(200)를 준비한다.

본 실시 예에서, 캐리어(200)는 도 2에 도시한 바와 같이, 절연재(201) 양면에 제1동박층(203a), 제2동박층(203b)이 순차적으로 형성된 구조를 가질 수 있으나, 특별히 이에 한정되는 것은 아니다.

다음, 도 3을 참조하면, 캐리어(200) 상에 제1접속패드 형성용 개구부(120a)를 갖는 제1솔더레지스트층(120)을 형성한다.

도 3에서는 캐리어(200)의 일면 상에 제1솔더레지스트층(120)을 형성하는 것을 도시하였지만, 캐리어(200)의 양면 상에 제1솔더레지스트층(120)을 형성하는 것 역시 가능할 것이다.

이때, 제1접속패드 형성용 개구부(120a)를 갖는 제1솔더레지스트층(120)을 형성하는 것은, 먼저 캐리어(200)의 제2동박층(203b) 상에 솔더레지스트층을 형성한 다음, 노광 및 현상 공정 또는 레이저 공정을 통하여 제1접속패드 형성용 개구부(120a)에 대응되는 부분의 솔더레지스트를 제거함으로써 수행될 수 있으나, 이는 하나의 실시 예일 뿐 특별히 이에 한정되는 것은 아니다.

다음, 도 4를 참조하면, 제1접속패드 형성용 개구부(120a) 내벽을 포함하여 제1솔더레지스트층(120) 상에 제1시드층(112)을 형성한 다음, 제1접속패드 형성용 개구부(120a)와 대응되는 위치에 제1회로패턴 형성용 오픈부(250a)를 갖는 도금 레지스트(250)를 형성한다.

여기에서, 제1시드층(112)은 전기 도금을 수행하기 위해 형성하는 것으로, 전도성 금속이면 제한 없이 사용가능하나, 구리를 사용하는 것이 전형적이다.

또한, 제1회로패턴 형성용 오픈부(250a)를 갖는 도금 레지스트(250)를 형성하는 것은, 먼저 제1시드층(112) 상에 도금 레지스트를 형성한 다음, 노광 및 현상 공정 또는 레이저 공정을 통하여 제1접속패드 형성용 개구부(120a)와 대응되는 부분의 도금 레지스트를 제거함으로써 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.

이때, 도 1에 도시한 바와 같이, 제1회로패턴 형성용 오픈부(250a)의 직경을 제1접속패드 형성용 개구부(120a)의 직경보다 크도록 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다.

또한, 본 실시 예에서 도금 레지스트(250)로 드라이 필름(Dry-Film:DF)이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.

다음, 도 5 및 도 6을 참조하면, 도금 공정을 수행하여 제1접속패드 형성용 개구부(120a) 및 제1회로패턴 형성용 오픈부(250a)에 도금층을 형성하여 제1접속패드(141) 및 제1회로패턴(113)을 형성한 다음, 도금 레지스트(250)를 제거한다.

이와 같은 공정을 통해, 제1솔더레지스트층(120)에 매립된 제1접속패드(141)와 제1회로패턴(113)을 일체로 형성할 수 있다. 여기에서, 상기 '일체로'가 의미하는 것은 상기 구조에 관한 설명에서 서술하였다.

이때, 제1접속패드(141)의 표면은 제1솔더레지스트층(120)의 표면과 동일한 평면을 갖도록 형성될 수 있다.

다음, 도 7을 참조하면, 제1솔더레지스트층(120) 상에 제1회로패턴(113)을 커버하도록 절연층(111)을 형성하고, 절연층(111) 상에 동박층(114)을 형성한다.

상기 절연층(111)으로는 통상의 수지 절연재가 사용될 수 있다. 상기 수지 절연재로는 통상의 수지 기판 자재로서 공지된 FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.

또한, 상술한 바와 같이, 절연층(111) 상에 동박층(114)을 더 형성할 수 있다.

이는, 후속 공정에서 도금 공정을 통해 회로층을 형성하기 위해 절연층(111) 상에 제2시드층(116, 도 9참조)을 형성하는데, 일반적으로 화학동도금 공정에 의해 형성되는 시드층은 밀착력이 낮으므로, 제2시드층(116)과 절연층(111)의 밀착력을 높이기 위하여, 절연층(111)에 조도가 있는 동박층(114)을 형성하는 것이다.

이때, 동박층(114)은 상기 시드층 형성 전에 제거되거나 또는 제거하지 않고 동박층(114) 상에 상기 시드층을 형성할 수 있다.

다음, 도 8을 참조하면, 절연층(111)에 제1회로패턴(113)을 노출시키는 비아홀(111a)을 형성한다.

이때, 비아홀(111a)는 먼저, 비아홀(111a) 형성 위치와 대응되는 부분의 동박층(114)을 제거한 다음, 레이저 드릴 또는 기계적 드릴을 이용하여 가공함으로써 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.

다음, 도 9를 참조하면, 비아홀(111a) 내벽을 포함하여 절연층(111) 상에 제2시드층(116)을 형성한다.

이때, 도 9에서는 제2시드층(116)이 절연층(111) 상에 형성된 동박층(114) 상에 형성된 것으로 도시하고 있으나, 동박층(114)을 제거한 후 절연층(111) 상에 제2시드층(116)을 형성하는 것 역시 가능하다.

즉, 절연층(111) 상에 조도가 있는 동박을 가열 압착하여 동박층(114)을 형성하면, 상기 동박의 조도가 절연층(111)에 전사되어 절연층(111) 표면에 조도가 형성될 수 있다. 이에 따라, 동박층(114)은 제거한 후, 제2시드층(116)을 형성하여도 무방한 것이다.

다음, 도 10을 참조하면, 제2시드층(116) 상에 회로패턴 형성용 개구부(260a)를 갖는 도금 레지스트(260)를 형성한다.

여기에서, 회로패턴 형성용 개구부(260a)를 갖는 도금 레지스트(260)를 형성하는 공정은 앞선 단계에서 설명하였으므로, 본 단계에서는 생략할 것이다.

또한, 본 단계에서의 도금 레지스트(260) 역시 드라이 필름(Dry-Film:DF)이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.

다음, 도 11 및 도 12를 참조하면, 도금 공정을 수행하여 비아(115) 및 회로패턴(117)을 형성한 다음, 도금 레지스트(260)를 제거한다.

다음, 도 13을 참조하면, 절연층(111) 상에 형성된 회로패턴(117) 중 일부를 노출시키는 개구부(130a)를 갖는 제2솔더레지스트층(130)을 형성한다.

여기에서, 개구부(130a)를 갖는 제2솔더레지스트층(130)을 형성하는 공정은 앞선 단계에서 설명하였으므로, 본 단계에서는 생략할 것이다.

도 13에서는 한 층의 절연층과 한층의 회로층을 갖는 베이스 기판(110)을 도시하고 있으나, 이는 하나의 실시 예일 뿐, 다층의 절연층 및 다층의 회로층을 갖는 베이스 기판을 형성하는 것 역시 가능하다.

다음, 도 14를 참조하면, 캐리어(200)와 제1솔더레지스트층(120)을 분리한다.

본 실시 예에서 캐리어(200)는 앞서 말한 바와 같이, 절연재(201) 양면에 제1동박층(203a) 및 제2동박층(203b)이 순차적으로 형성된 구조일 수 있다.

하여, 캐리어(200)와 제1솔더레지스트층(120)을 분리하는 것은, 제1동박층(203a)과 제2동박층(203b)을 분리함으로써 수행될 수 있으며, 이에 따라, 도 14와 같이 제1솔더레지스트층(120) 상에 제2동박층(203b)이 남게 된다.

다음, 도 15를 참조하면, 제1솔더레지스트층(120) 상에 금속범프 형성용 개구부(270a)를 갖는 도금 레지스트(270)를 형성한다.

여기에서, 금속범프 형성용 개구부(270a)는 노광 및 현상 공정 또는 레이저 공정을 통해 제1솔더레지스트층(120)과 동일 평면으로 형성된 제1접속패드(141) 중 제1범프패드(141a)에 대응되는 부분의 도금 레지스트를 제거함으로써 형성될 수 있다.

다음, 도 16 내지 18을 참조하면, 도금공정을 수행하여 금속범프(150)를 형성하고, 도금 레지스트(170)를 제거한 다음 노출된 제2동박층(203b)을 제거한다.

이때, 도금 공정을 수행하는 동안 금속범프(150)가 형성되는 동시에 제2솔더레지스트층(130)의 개구부(130a) 내에도 도금층이 형성되어 제2접속패드(143)가 형성될 수 있다.

이에 따라, 제2접속패드(143)는 도 18에 도시한 바와 같이, 그 표면이 제2솔더레지스트층(130)의 표면과 동일한 평면을 이루도록 형성할 수도 있고, 도 19에 도시한 바와 같이, 그 표면과 제2솔더레지스트층(130)의 표면이 단차지도록 형성할 수 도 있으나, 특별히 이에 한정되는 것은 아니다.

다만, 제2접속패드(143)의 표면을 제2솔더레지스트층(130)의 표면과 동일하게 형성하면, 제2접속패드(143)에 형성되는 솔더볼의 체적이 작아져 후속 공정에서 접합될 메인보드와 본 실시 예에 따른 반도체 패키지용 인쇄회로기판(100)과의 간격을 줄일 수 있는 장점이 있다.

또한, 도 20을 참조하면, 금속범프(150)를 형성한 다음, 제1접속패드(141), 금속범프(150) 및 제2접속패드(143) 상에 표면처리층(151, 153)을 더 형성할 수 있다.

여기에서, 표면처리층(151, 153)은 각각 니켈(Ni)(151) 및 금(Au)(153)을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.

상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지용 인쇄회로기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

100 : 반도체 패키지용 인쇄회로기판 110 : 베이스 기판
111 : 절연층 112 : 제1시드층
113 : 제1회로패턴 114 : 동박층
115 : 비아 116 : 제2시드층
117 : 회로패턴 120 : 제1솔더레지스트층
120a : 개구부 130 : 제2솔더레지스트층
130a : 개구부 141 : 제1접속패드
141a : 제1범프패드 141b : 제1본딩패드
143 : 제2접속패드 150 : 금속범프
151, 153 : 표면처리층 200 : 캐리어
203a : 제1동박층 203b : 제2동박층
250, 260, 270 : 도금 레지스트

Claims (18)

1. 일면에 매립 형성된 제1회로패턴을 포함하여 적어도 하나 이상의 회로층을 갖는 베이스 기판;
   상기 베이스 기판 일면에 형성된 제1솔더레지스트층;
   상기 베이스 기판 타면에 형성된 제2솔더레지스트층;
   상기 베이스 기판 일면에 상기 제1회로패턴과 일체로 형성되되, 상기 제1솔더레지스트층에 매립된 제1접속패드;
   상기 베이스 기판 타면에 상기 회로층과 연결 형성되되, 상기 제2솔더레지스트층에 매립된 제2접속패드; 및
   상기 제1접속패드 중 일부에 형성된 금속범프를 포함하며,
   상기 제2접속패드의 표면은 상기 제2솔더레지스트층의 표면과 동일 평면상에 형성된 반도체 패키지용 인쇄회로기판.
2. 청구항 1에 있어서,
   상기 제1접속패드 표면은 상기 제1솔더레지스트층의 표면과 동일 평면상에 형성된 반도체 패키지용 인쇄회로기판.
3. 삭제
4. 청구항 1에 있어서,
   상기 제1접속패드는,
   제1반도체칩이 실장되는 제1범프패드; 및
   상기 제1반도체칩 상에 위치하는 제2반도체칩과 전기적으로 연결되는 제1본딩패드
   를 포함하며, 상기 금속범프는 상기 제1범프패드 상에 형성된 반도체 패키지용 인쇄회로기판.
5. 청구항 4에 있어서,
   상기 제2반도체칩과 제1본딩패드는 와이어 본딩(wire bonding) 또는 플립칩 본딩(flip chip bonding)되는 반도체 패키지용 인쇄회로기판.
6. 청구항 1에 있어서,
   상기 제1솔더레지스트층의 두께와 상기 제2솔더레지스트층의 두께는 서로 다른 반도체 패키지용 인쇄회로기판.
7. 청구항 1에 있어서,
   상기 제2솔더레지스트층의 두께는 상기 제1솔더레지스트층의 두께보다 두꺼운 반도체 패키지용 인쇄회로기판.
8. 캐리어를 준비하는 단계;
   상기 캐리어 상에 제1접속패드, 상기 제1접속패드와 일체로 연결된 제1회로패턴 및 상기 제1접속패드가 매립된 제1솔더레지스트층을 형성하는 단계;
   상기 제1솔더레지스트층 상에 적어도 하나 이상의 회로층을 갖는 베이스 기판을 형성하는 단계;
   상기 베이스 기판상에 제2접속패드 형성용 개구부를 갖는 제2솔더레지스트층을 형성하는 단계;
   상기 캐리어와 상기 제1솔더레지스트층을 분리하는 단계;
   상기 제1솔더레지스트층 상에 상기 제1접속패드 중 일부를 노출시키는 금속범프 형성용 개구부를 갖는 도금 레지스트를 형성하는 단계; 및
   도금 공정을 수행하여 상기 제2접속패드 및 금속범프를 형성하는 단계
   를 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.
9. 청구항 8에 있어서,
   상기 제1접속패드, 제1회로패턴 및 제1솔더레지스트층을 형성하는 단계는,
   상기 캐리어 상에 상기 제1접속패드 형성용 개구부를 갖는 제1솔더레지스트층을 형성하는 단계;
   상기 제1솔더레지스트층 상에 상기 제1접속패드 형성용 개구부와 대응되는 위치에 상기 제1회로패턴 형성용 오픈부를 갖는 도금 레지스트를 형성하는 단계;
   도금 공정을 수행하여 상기 제1접속패드 형성용 개구부 및 상기 제1회로패턴 형성용 오픈부에 도금층을 형성하는 단계; 및
   상기 도금 레지스트를 제거하는 단계
   를 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.
10. 청구항 9에 있어서,
    상기 도금 레지스트를 형성하는 단계 이전에,
    상기 제1솔더레지스트층 상에 제1시드층을 형성하는 단계를 더 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.
11. 청구항 8에 있어서,
    상기 베이스 기판을 형성하는 단계는,
    상기 제1솔더레지스트층 상에 상기 제1회로패턴을 커버하는 절연층을 형성하는 단계;
    상기 절연층에 상기 제1회로패턴을 노출시키는 비아홀을 형성하는 단계;
    상기 절연층 상에 회로패턴 형성용 개구부를 갖는 도금 레지스트를 형성하는 단계;
    도금 공정을 수행하여 상기 비아홀 및 회로패턴 형성용 개구부에 도금층을 형성하는 단계; 및
    상기 도금 레지스트를 제거하는 단계
    를 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.
12. 청구항 11에 있어서,
    상기 절연층을 형성하는 단계 이후에,
    상기 절연층 상에 동박층을 형성하는 단계를 더 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.
13. 청구항 11에 있어서,
    상기 비아홀을 형성하는 단계 이후에,
    상기 비아홀 내벽을 포함하여 상기 절연층 상에 제2시드층을 형성하는 단계를 더 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.
14. 청구항 8에 있어서,
    상기 캐리어는 절연재 양면에 제1동박층 및 제2동박층이 순차적으로 형성되어 있으며,
    상기 캐리어와 상기 제1솔더레지스트층을 분리하는 단계는 상기 제1동박층과 상기 제2동박층을 분리함으로써 수행되고,
    상기 제2접속패드 및 금속범프를 형성하는 단계 이후에,
    상기 도금 레지스트를 제거하는 단계; 및
    상기 노출된 제2동박층을 제거하는 단계
    를 더 포함하는 반도체 패키지용 인쇄회로기판의 제조방법.
15. 청구항 8에 있어서,
    상기 제1솔더레지스트층의 두께와 상기 제2솔더레지스트층의 두께는 서로 다르게 형성되는 반도체 패키지용 인쇄회로기판의 제조방법.
16. 청구항 8에 있어서,
    상기 제2솔더레지스트층의 두께는 상기 제1솔더레지스트층의 두께보다 두껍게 형성되는 반도체 패키지용 인쇄회로기판의 제조방법.
17. 청구항 8에 있어서,
    상기 제1접속패드 표면은 상기 제1솔더레지스트층의 표면과 동일 평면상에 형성되는 반도체 패키지용 인쇄회로기판의 제조방법.
18. 청구항 8에 있어서,
    상기 제2접속패드 표면은 상기 제2솔더레지스트층의 표면과 동일 평면상에 형성되는 반도체 패키지용 인쇄회로기판의 제조방법.

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