KR101276439B1 - Sigma-delta analog-digital converter using analog reset circuit for improving the sampling accuracy - Google Patents
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Abstract
샘플링 정확도를 증가시키기 위한 스위칭 회로를 적용시킨 시그마-델타 아날로그-디지털 컨버터가 개시된다. 시그마-델타 방식의 아날로그-디지털 컨버터에 사용되는 스위치드-커패시터(switched capacitor) 적분기는 샘플링 클럭에 따라 스위치드-커패시터 적분기의 샘플링 동작(sampling phase)을 스위칭 하는 제1 스위칭 회로; 적분 클럭에 따라 스위치드-커패시터 적분기의 적분 동작(integration phase)을 스위칭 하는 제2 스위칭 회로; 및 리셋 클럭에 따라 스위치드-커패시터 적분기의 리셋 동작(reset phase)을 스위칭 하는 제3 스위칭 회로를 포함할 수 있다.Disclosed is a sigma-delta analog-to-digital converter employing a switching circuit for increasing sampling accuracy. The switched capacitor integrator used in the sigma-delta type analog-to-digital converter comprises: a first switching circuit for switching a sampling phase of the switched-capacitor integrator according to a sampling clock; A second switching circuit for switching the integration phase of the switched-capacitor integrator in accordance with the integral clock; And a third switching circuit for switching the reset phase of the switched-capacitor integrator according to the reset clock.
Description
본 발명의 실시예들은 시그마-델타 아날로그-디지털 컨버터에 관한 것으로, 멀티-비트 양자화기를 사용하는 시그마-델타 방식의 아날로그-디지털 컨버터를 구동하기 위한 버퍼 및 프리-앰프의 전력 소모를 줄일 수 있는 시그마-델타 아날로그-디지털 컨버터에 관한 것이다.Embodiments of the present invention relate to a sigma-delta analog-to-digital converter, which is capable of reducing power consumption of a buffer and a pre-amplifier for driving a sigma-delta-type analog-to-digital converter using a multi-bit quantizer. It relates to a delta analog-to-digital converter.
일반적인 시그마 델타 변조기는 적분기(시그마)와 적분기의 출력을 디지털 신호로 변환하는 아날로그 디지털 변환기로 구성된다. 이때, 적분기는 입력 아날로그 신호와 디지털 출력신호가 변환되고, 피드백 되는 아날로그 신호의 차를 적분하는 것이며, 아날로그 디지털 변환기는 적분기의 출력에 상응하는 디지털 신호를 양산하는 것이다.A typical sigma delta modulator consists of an integrator (sigma) and an analog-to-digital converter that converts the output of the integrator into a digital signal. At this time, the integrator converts the input analog signal and the digital output signal and integrates the difference between the fed back analog signals, and the analog-to-digital converter produces the digital signal corresponding to the output of the integrator.
일반적인 멀티-비트 양자화기를 사용하는 시그마-델타 모듈레이터의 경우, 그 내부에 스위치드-커패시터 적분기를 사용하게 된다. 멀티-비트 양자화기를 사용하는 경우, 피드백 신호는 -Vref~Vref 사이의 여러 레벨로 피드백 되며, 그 신호가 입력단의 샘플링 커패시터에 저장이 되게 된다. 샘플링 커패시터가 입력을 샘플링 할 때에는 이 피드백 된 값으로부터 출발하여 입력 신호값으로 커패시터에 충전되는 전압값이 바뀌게 된다. 그런데, 샘플링 커패시터에 전하를 충전시키기 위한 버퍼 혹은 프리-앰프는 출력 속도의 한계 때문에, 피드백 된 신호의 값에 따라서 최종 샘플링되는 전압이 바뀌는 결과가 발생할 수 있다. 이를 막기 위해서는 매우 고속의 버퍼 혹은 프리앰프를 사용해야 하는데, 이를 위해서는 전력소모가 많아지게 된다.In the case of a sigma-delta modulator using a typical multi-bit quantizer, a switched-capacitor integrator is used therein. In the case of using a multi-bit quantizer, the feedback signal is fed back at various levels between -V ref and V ref , and the signal is stored in the sampling capacitor at the input terminal. When the sampling capacitor samples the input, the voltage value charged to the capacitor changes from the feedback value to the input signal value. However, due to the limitation of the output speed of the buffer or pre-amp for charging the sampling capacitor, the final sampled voltage may change according to the value of the feedback signal. To prevent this, a very fast buffer or preamplifier must be used, which consumes more power.
도 1은 일반적인 스위치드-커패시터 적분기의 구조를 도시한 것이다.Figure 1 shows the structure of a typical switched-capacitor integrator.
일반적인 스위치드-커패시터 적분기의 경우 두 개의 겹치지 않는 클럭이 필요하다. 도 1을 참조하면, 스위치를 구동하는 클럭이 적분 클럭(CLKint)과 샘플링 클럭(CLKsam)으로 이루어져 있는 것을 확인할 수 있다. 우선, 입력을 샘플링 할 때에는 CLKsam이 하이(high)가 되어 그 클럭이 들어가는 스위치를 켜고, 그 순간에는 CLKint는 로우(low)가 되어 그 클럭이 들어가는 스위치는 끄게 된다. 즉, 도 2에 도시된 회로 형태가 되고 입력은 샘플링 커패시터(Cs)에 샘플링 되게 된다.A typical switched-capacitor integrator requires two nonoverlapping clocks. Referring to FIG. 1, it can be seen that a clock for driving a switch includes an integrated clock CLK int and a sampling clock CLK sam . First, when sampling the input, CLK sam goes high, turning on the switch that clocks in. At that moment, CLK int goes low, turning off the switch that clocks in. That is, the circuit form shown in FIG. 2 and the input is sampled by the sampling capacitor C s .
그리고, 샘플링이 끝난 후, 즉 CLKsam이 로우가 되고 CLKint가 하이가 되는 순간 적분기는 도 3에 도시한 회로의 형태를 띄게 된다. 다시 말해, 샘플링 커패시터(Cs)에 샘플링 되었던 신호가 샘플링 커패시터(Cs)와 적분 커패시터(Cint)의 비율을 게인(Gain)으로 가지며 입력된 신호를 샘플링 하게 된다. 시그마-델타 아날로그-디지털 컨버터의 경우에는 도 3의 과정에서 Vref라는 피드백 신호가 전체 적분기의 입력단에 연결이 되어 Vin-Vref의 신호를 적분을 하게 된다. 즉, 샘플링 커패시터(Cs)의 입력단쪽에는 Vref에 해당하는 전하가 충전되어 있다.Then, after sampling, that is, when the CLK sam goes low and the CLK int goes high, the integrator takes the form of the circuit shown in FIG. In other words, the signal that was sampled in sampling capacitor (C s) having a ratio of the sampling capacitor (C s) and the integration capacitor (C int) to the gain (Gain) is to sample the input signal. In the case of the sigma-delta analog-to-digital converter, the feedback signal called V ref is connected to the input terminal of the whole integrator in the process of FIG. 3 to integrate the signal of V in -V ref . In other words, a charge corresponding to V ref is charged to the input end of the sampling capacitor C s .
그러나, 만약 피드백된 전압 신호의 레벨이 -Vref에 해당하는 전압이고, 다음 입력 전압 레벨이 Vref에 해당하는 신호일 경우 샘플링 시간 내에 2Vref에 해당하는 전압만큼을 이동한다. 하지만, 피드백된 전압 신호가 Vref일 경우레벨과 입력 전압 레벨이 같으므로 전압의 이동이 없다. 버퍼 혹은 프리 앰프가 충분히 고속이 아닐 경우, 이 두 경우 동일한 입력전압임에도 불구하고 샘플링 되는 값이 달라진다. 이를 막기 위해서는 앞에서 언급한대로 고속의 프리 앰프를 사용하게 되는데 그 만큼 전력소모가 커지게 된다.However, if and to the level of the feedback voltage signal corresponding to the voltage -V ref, if the signal to the next input voltage level corresponding to V ref and to move as much as the voltage corresponding to 2V ref within the sampling time. However, when the feedback voltage signal is V ref , there is no voltage shift because the level and the input voltage level are the same. If the buffer or preamplifier is not fast enough, in both cases the sampled value will be different despite the same input voltage. To prevent this, as mentioned earlier, a high speed preamp is used, which increases the power consumption.
본 명세서에서는 멀티-비트 양자화기를 사용하는 아날로그-디지털 컨버터를 적용할 경우 아날로그-디지털 컨버터를 구동하는 버퍼 및 프리-앰프의 전력 소모를 줄이고 아날로그-디지털 컨버터 자체의 샘플링 정확도를 높이기 위한 시그마-델타 아날로그-디지털 컨버터를 제안한다.In the present specification, when the analog-to-digital converter using the multi-bit quantizer is applied, the sigma-delta analog for reducing the power consumption of the buffer and the pre-amp driving the analog-to-digital converter and increasing the sampling accuracy of the analog-to-digital converter itself. Propose a digital converter.
멀티-비트 양자화기를 사용하는 아날로그-디지털 컨버터를 적용할 경우 샘플링 정확도를 높이기 위한 스위칭 회로를 적용시킨 시그마-델타 아날로그-디지털 컨버터를 제공할 수 있다.When applying an analog-to-digital converter using a multi-bit quantizer, a sigma-delta analog-to-digital converter employing a switching circuit for improving sampling accuracy can be provided.
피드백 되는 아날로그 신호와 입력 신호의 차이 값을 적분하는 스위치드-커패시터(switched capacitor) 적분기를 사용하는 아날로그-디지털 컨버터에 있어서, 스위치드-커패시터 적분기는 샘플링 클럭에 따라 스위치드-커패시터 적분기의 샘플링 동작(sampling phase)을 스위칭 하는 제1 스위칭 회로; 적분 클럭에 따라 스위치드-커패시터 적분기의 적분 동작(integration phase)을 스위칭 하는 제2 스위칭 회로; 및 리셋 클럭에 따라 스위치드-커패시터 적분기의 리셋 동작(reset phase)을 스위칭 하는 제3 스위칭 회로를 포함할 수 있다.In analog-to-digital converters that use a switched capacitor integrator that integrates the difference between the fed back analog signal and the input signal, the switched capacitor integrator samples the switching phase of the switched capacitor integrator according to the sampling clock. A first switching circuit for switching; A second switching circuit for switching the integration phase of the switched-capacitor integrator in accordance with the integral clock; And a third switching circuit for switching the reset phase of the switched-capacitor integrator according to the reset clock.
일 측면에 따르면, 스위치드-커패시터 적분기는 입력단과 출력단 사이에 입력단을 기준으로 차례로 제1 노드, 제2 노드, 제3 노드가 형성되며, 입력 단자가 제3 노드에 연결되고 출력 단자가 출력단에 연결되는 연산 증폭기와, 일단이 제1 노드에 연결되고 타단이 제2 노드에 연결되는 샘플링 커패시터와, 일단이 제3 노드에 연결되고 타단이 연산 증폭기의 출력 단자에 연결되는 적분 캐패시터와, 일단이 입력단에 연결되고 타단이 제1 노드에 연결되는 제1 스위치와, 일단이 제2 노드에 연결되고 타단이 접지 단자에 연결되는 제2 스위치와, 일단이 제2 노드에 연결되고 타단이 제3 노드에 연결되는 제3 스위치와, 일단이 제1 노드에 연결되고 타단이 접지 단자에 연결되는 제4 스위치와, 일단이 제1 노드에 연결되고 타단이 리셋 전원단에 연결되는 제5 스위치와, 일단이 상기 제2 노드에 연결되고 타단이 상기 리셋 전원단에 연결되는 제6 스위치를 포함할 수 있다. 이때, 제1 스위칭 회로는 제1 스위치 및 제2 스위치로 구성되고, 제2 스위칭 회로는 제3 스위치 및 제4 스위치로 구성되며, 제3 스위칭 회로는 제5 스위치 및 제6 스위치로 구성될 수 있다.According to one aspect, the switched-capacitor integrator has a first node, a second node, and a third node formed sequentially between the input terminal and the output terminal based on the input terminal, the input terminal is connected to the third node, and the output terminal is connected to the output terminal. An op amp, a sampling capacitor whose one end is connected to the first node and whose other end is connected to the second node, an integral capacitor whose one end is connected to the third node and whose other end is connected to the output terminal of the operational amplifier, A first switch connected to the first node and the other end connected to the first node, a second switch connected at one end to the second node and connected at the other end to the ground terminal, and connected to the second node at one end and connected to the third node. A third switch to be connected; a fourth switch having one end connected to the first node and the other end connected to the ground terminal; and a fifth switch having one end connected to the first node and the other end connected to the reset power terminal; , One end is connected to the second node, and a sixth switch the other end is connected to said reset power supply terminal. In this case, the first switching circuit may include a first switch and a second switch, the second switching circuit may include a third switch and a fourth switch, and the third switching circuit may include a fifth switch and a sixth switch. have.
다른 측면에 따르면, 리셋 동작은 리셋 클럭에 따라 샘플링 커패시터에 충전된 전압을 리셋할 수 있다.According to another aspect, the reset operation may reset the voltage charged in the sampling capacitor in accordance with the reset clock.
또 다른 측면에 따르면, 리셋 클럭은 샘플링 클럭과 적분 클럭이 모두 로우(low)일 때 하이(high)가 될 수 있다.According to another aspect, the reset clock may be high when both the sampling clock and the integral clock are low.
멀티-비트 양자화기를 사용하는 아날로그-디지털 컨버터를 적용할 경우 아날로그-디지털 컨버터에 사용되는 스위치드-커패시터 적분기에 두 개의 스위치를 추가함으로써 아날로그-디지털 컨버터의 샘플링 정확도가 증가할 수 있다.In analog-to-digital converters using multi-bit quantizers, the sampling accuracy of the analog-to-digital converter can be increased by adding two switches to the switched-capacitor integrator used in the analog-to-digital converter.
따라서, 멀티-비트 양자화기를 사용하는 시그마-델타 방식의 아날로그-디지털 컨버터의 전체적인 해상도가 올라갈 수 있다.Therefore, the overall resolution of the sigma-delta type analog-to-digital converter using the multi-bit quantizer can be increased.
도 1은 종래의 스위치드-커패시터 적분기의 구조를 도시한 것이다.
도 2와 도 3은 종래 스위치드-커패시터 적분기에서의 샘플링 동작과 적분 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 일실시예에 따른 스위치드-커패시터 적분기의 구조를 도시한 것이다.
도 5는 본 발명의 일실시예에 있어서, 스위치드-커패시터 적분기에서 사용되는 클럭을 도시한 것이다.
도 6 내지 도 8은 본 발명의 일실시예에 따른 스위치드-커패시터 적분기에서의 샘플링 동작과 적분 동작, 그리고 리셋 동작을 설명하기 위한 도면이다.
도 9 내지 도 11은 시그마-델타 아날로그-디지털 컨버터에 대한 정착 시간을 설명하기 위한 도면이다.
도 12는 아날로그-디지털 컨버터에 적용된 시그마-델타 개념을 설명하기 위한 도면이다.1 shows the structure of a conventional switched-capacitor integrator.
2 and 3 are diagrams for explaining the sampling operation and the integration operation in the conventional switched-capacitor integrator.
4 illustrates a structure of a switched-capacitor integrator according to an embodiment of the present invention.
FIG. 5 illustrates a clock used in a switched-capacitor integrator, in one embodiment of the invention.
6 to 8 are diagrams for explaining a sampling operation, an integration operation, and a reset operation in a switched-capacitor integrator according to an embodiment of the present invention.
9 to 11 are diagrams for describing a settling time for a sigma-delta analog-digital converter.
12 illustrates a sigma-delta concept applied to an analog-digital converter.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 실시예들은 시그마-델타 모듈레이터에 관한 것으로, 저 전력의 시그마-델타 아날로그-디지털 컨버터가 필요한 각종 모바일 기기, 난청 보상용 보청기, 휴대용 음향기기 및 각종 센서에 적용될 수 있다.The present embodiments relate to a sigma-delta modulator, and can be applied to various mobile devices, hearing loss compensation hearing aids, portable audio devices, and various sensors requiring a low power sigma-delta analog-to-digital converter.
일반적인 스위치드-커패시터 적분기는 샘플링 클럭와 적분 클럭으로 이루어진, 서로 겹치지 않는 두 개의 클럭이 필요하다. 본 실시예에서는 스위치드-커패시터 적분기에 적분 클럭이 로우가 되고 샘플링 클럭은 아직 하이가 되지 않은 시간에 하이가 되는 제3 의 클럭에 의해 동작하는 새로운 스위치를 추가하여 샘플링 커패시터를 0(zero)으로 리셋할 수 있다. 이러한 구조의 스위치드-커패시터 적분기를 사용할 경우 멀티비트 양자화기를 사용하는 시그마-델타 아날로그-디지털 컨버터를 구동하기 위한 버퍼 및 프리-앰프가 감당해야 하는 전압의 변화는 최악의 경우에도 Vref수준에 그치므로 기존 구조의 스위치드-커패시터 적분기에 비해 절반으로 줄어들게 된다.A typical switched-capacitor integrator requires two non-overlapping clocks, consisting of a sampling clock and an integral clock. In this embodiment, the switching capacitor is reset to zero by adding a new switch to the switched-capacitor integrator that is operated by a third clock that is high at the time when the integral clock goes low and the sampling clock is not yet high. can do. When the switched-capacitor integrator of this structure is used, the voltage change that the buffer and preamplifier to drive the sigma-delta analog-to-digital converter using the multi-bit quantizer is at a Vref level at worst. It will be halved compared to the structured switched-capacitor integrator.
도 4를 참조하여, 본 발명의 일실시예에 따른 스위치드-커패시터 적분기의 구조를 상세하기 설명하면 다음과 같다.Referring to Figure 4, the structure of the switched-capacitor integrator according to an embodiment of the present invention will be described in detail as follows.
시그마-델타 방식의 아날로그-디지털 컨버터에서는 피드백 되는 아날로그 신호와 입력 신호의 차이 값을 적분하는 스위치드-커패시터 적분기를 사용한다.The sigma-delta analog-to-digital converter uses a switched-capacitor integrator that integrates the difference between the feedback analog signal and the input signal.
일실시예에 따른 시그마-델타 방식의 아날로그-디지털 컨버터에서는 샘플링 클럭에 따라 스위치드-커패시터 적분기의 샘플링 동작을 스위칭 하는 제1 스위칭 회로; 적분 클럭에 따라 스위치드-커패시터 적분기의 적분 동작을 스위칭 하는 제2 스위칭 회로; 및 리셋 클럭에 따라 스위치드-커패시터 적분기의 리셋 동작을 스위칭 하는 제3 스위칭 회로를 포함하는 스위치드-커패시터 적분기를 적용할 수 있다.In one embodiment, a sigma-delta analog-to-digital converter includes: a first switching circuit for switching a sampling operation of a switched-capacitor integrator according to a sampling clock; A second switching circuit for switching the integral operation of the switched-capacitor integrator in accordance with the integral clock; And a third switching circuit for switching the reset operation of the switched capacitor integrator according to the reset clock.
도 4는 시그마-델타 방식의 아날로그-디지털 컨버터에 사용되는 스위치드-커패시터 적분기의 구조를 도시한 것이다.4 shows the structure of a switched-capacitor integrator used in the sigma-delta type analog-to-digital converter.
도 4에 도시한 바와 같이, 스위치드-커패시터 적분기는 입력단(Vin)과 출력단(Vout) 사이에 입력단(Vin)을 기준으로 차례로 제1 노드, 제2 노드, 제3 노드가 형성될 수 있다. 도 4에 표기된 도시 부호 A와 B가 제1 노드에 해당되고, 도시 부호 C와 D가 제2 노드에 해당되며, 도시 부호 E가 제3 노드에 해당된다.As shown in FIG. 4, in the switched-capacitor integrator, a first node, a second node, and a third node may be sequentially formed between the input terminal V in and the output terminal V out based on the input terminal V in . have. A and B shown in FIG. 4 correspond to the first node, C and D correspond to the second node, and E corresponds to the third node.
기본적으로 스위치드-커패시터 적분기는 입력 단자가 제3 노드에 연결되고 출력 단자가 출력단(Vout)에 연결되는 연산 증폭기(10)와, 일단이 제1 노드에 연결되고 타단이 제2 노드에 연결되어 샘플링 동작을 수행하는 샘플링 커패시터(Cs)(20)와, 일단이 제3 노드에 연결되고 타단이 연산 증폭기(10)의 출력 단자에 연결되어 피드백 되는 아날로그 신호와 입력 신호의 차이 값을 적분하는 적분 동작을 수행하는 적분 캐패시터(Cint)(30)로 구성될 수 있다.Basically, the switched-capacitor integrator has an
이때, 스위치드-커패시터 적분기는 샘플링 동작을 위한 제1 스위칭 회로와 적분 동작을 위한 제2 스위칭 회로 이외에도 샘플링 커패시터(20)에 대한 리셋 동작을 위한 제3 스위칭 회로가 추가되어 구성될 수 있다.In this case, the switched-capacitor integrator may be configured by adding a third switching circuit for a reset operation to the
상세하게, 샘플링 동작을 스위칭 하기 위한 제1 스위칭 회로는 일단이 입력단(Vin)에 연결되고 타단이 제1 노드에 연결되는 제1 스위치(CLKsam)(40)와, 일단이 제2 노드에 연결되고 타단이 접지 단자에 연결되는 제2 스위치(CLKsam)(50)로 구성될 수 있다. 또한, 적분 동작을 스위칭 하기 위한 제2 스위칭 회로는 일단이 제2 노드에 연결되고 타단이 제3 노드에 연결되는 제3 스위치(CLKint)(60)와, 일단이 제1 노드에 연결되고 타단이 접지 단자에 연결되는 제4 스위치(CLKint)(70)로 구성될 수 있다. 더욱이, 본 실시예에서 리셋 동작을 스위칭 하기 위한 제3 스위칭 회로는 일단이 제1 노드에 연결되고 타단이 리셋 전원단(Vreset)에 연결되는 제5 스위치(CLKreset)(80)와, 일단이 제2 노드에 연결되고 타단이 리셋 전원단(Vreset)에 연결되는 제6 스위치(CLKreset)(90)를 포함할 수 있다.Specifically, the first switching circuit for switching the sampling operation includes a
제1 스위칭 회로(40)(50), 제2 스위칭 회로(60)(70), 그리고 제3 스위칭 회로(80)(90)의 클럭 신호는 도 5와 같다. 이때, 샘플링 클럭이 하이일 때 적분 클럭은 로우이고, 적분 클럭이 로우일 때 샘플링 클럭은 하이가 된다. 그리고, 리셋 클럭은 적분 클럭이 로우가 되고 샘플링 클럭이 미처 하이가 되지 않은 시간에 하이가 되는 형태를 가진다.The clock signals of the
샘플링 클럭은 제1 스위칭 회로(40)(50)로 들어가고, 적분 클럭은 제2 스위칭 회로(60)(70)로 들어가며, 리셋 클럭은 제3 스위칭 회로(80)(90)로 들어간다. 이때, 하이 상태의 클럭이 입력되면 스위치 동작이 온(on) 되고, 로우 상태의 클럭이 입력되면 스위치 동작이 오프(off) 된다.The sampling clock enters the
본 발명의 일실시예에 따른 스위치드-커패시터 적분기의 동작을 상세히 설명한다.The operation of the switched-capacitor integrator according to an embodiment of the present invention will be described in detail.
먼저, 하이 상태의 샘플링 클럭이 제1 스위칭 회로(40)(50)에 입력되면 스위치드-커패시터 적분기가 도 6과 같은 상태가 되며 이때 입력은 샘플링 커패시터(20)에 샘플링 되면서 샘플링 동작이 이루어진다.First, when the sampling clock in the high state is input to the
샘플링 동작이 끝난 후, 하이 상태의 적분 클럭이 제2 스위칭 회로(60)(70)에 입력되면 스위치드-커패시터 적분기는 도 7에 도시한 회로 형태가 된다. 즉, 샘플링 커패시터(20)에 샘플링 되었던 신호가 샘플링 커패시터(20)와 적분 커패시터(30)의 비율을 게인(Gian)으로 가지며 적분 동작이 이루어진다. 시그마-델타 방식의 아날로그-디지털 컨버터의 경우에는 도 7의 회로 형태에 따라 Vref라는 피드백 신호가 전체 적분기의 입력 단자에 연결이 되어 Vin-Vref의 신호를 적분을 하게 된다.After the sampling operation is completed, when the high integration clock is input to the
리셋 타이밍에는 샘플링 커패시터(20)의 일 단이 리셋 전원단(Vreset)에 연결되도록 하여 샘플링 커패시터(20)를 리셋하게 된다. 즉, 하이 상태의 리셋 클럭이 제3 스위칭 회로(80)(90)에 입력되면 스위치드-커패시터 적분기는 도 8과 같은 회로 형태가 된다. 제3 스위칭 회로(80)(90)가 없는 일반적인 구조의 경우 적분 시간 이후 바로 샘플링 동작으로 넘어가므로 최대 Vref 혹은 -Vref에서 입력 신호까지 전압이 변해야 하지만, 제3 스위칭 회로(80)(90)가 추가된 본 발명의 스위치드-커패시터 적분기에서는 샘플링 커패시터(20)를 리셋함으로 인해서 전압 변화의 양을 리셋 전원단(Vreset)을 통해 조절할 수 있게 된다.At the reset timing, one end of the
따라서, 본 발명의 스위치드-커패시터 적분기에서는 샘플링 클럭과 적분 클럭이 동시에 1이 되지 않을 때 리셋 클럭은 1이 된다. 즉, 샘플링 클럭과 적분 클럭이 모두 0일 될 때, 리셋 클럭이 1이 되면 된다. 이러한 리셋 클럭을 입력 받는 제3 스위칭 회로(80)(90)에 의해 피드백 되는 신호를 리셋시켜 줄 수 있다.Therefore, in the switched-capacitor integrator of the present invention, the reset clock becomes 1 when the sampling clock and the integral clock do not become 1 at the same time. In other words, when both the sampling clock and the integration clock are zero, the reset clock may be 1. The signal fed back by the
도 9는 일반적인 정착(settling)에 관한 파형을 도시한 것이다.9 shows waveforms relating to general settling.
일반적으로 정착 시간(settling time)은 정착되는 노드의 저항(R)과 커패시터(C)에 의해서 결정이 된다.In general, the settling time is determined by the resistance (R) and the capacitor (C) of the node to be settled.
도 10와 같은 회로에서 어떠한 이득 값(Gm)을 가지는 증폭기(amp)가 커패시터(CL)을 충전할 경우 정착 시간은 CL/Gm에 비례하게 된다. 즉, 빠른 정착 값을 가지기 위해서는 증폭기의 이득을 키워야 하는데, 이득 값은 직접적으로 증폭기의 전류(current)에 비례하므로 빠른 정착을 위해서는 전력소모가 필연적으로 수반된다.In the circuit shown in FIG. 10, when an amplifier having a certain gain value Gm charges the capacitor C L , the settling time is proportional to C L / G m . In other words, to have a fast settling value, the gain of the amplifier must be increased. Since the gain value is directly proportional to the current of the amplifier, power consumption is inevitably required for fast settling.
도 11과 같은 RC 회로의 경우에는 정착 시간은 저항 값(R)과 커패시터 값(C)의 곱, 즉 시상수에 비례하게 된다. 다시 말해, 저항 값이 작을수록 정착 시간은 줄어들게 된다.In the RC circuit of FIG. 11, the settling time is proportional to the product of the resistance value R and the capacitor value C, that is, the time constant. In other words, the smaller the resistance value, the shorter the settling time.
일반적으로 정착 시간은 회로의 전체적인 클럭에 따라 결정되어 있으므로 정착 시간을 길게 가져갈 수는 없다. 즉, 빠른 정착을 위해서는 회로적인 요소를 덧붙여 줘야 한다. CL에 걸리는 전압이 -Vref에서 Vref까지 변하는 경우 증폭기를 통해서 충전하는 경우와 저항과 커패시터를 통해서 충전하는 경우에 차이가 발생하게 되는 것이다. 증폭기를 통해서 충전시켜주는 경우에는 정착 시간 내에 정착을 시키기 위해서 증폭기의 이득을 키워주어야 하고, 그에 해당하는 만큼의 전력소모가 늘어나게 된다.In general, the settling time is determined by the overall clock of the circuit, so the settling time cannot be lengthened. In other words, for fast settling, circuit elements must be added. When the voltage across C L varies from -Vref to Vref, there is a difference between charging through an amplifier and charging through a resistor and a capacitor. In the case of charging through the amplifier, the gain of the amplifier must be increased to settle within the settling time, and the corresponding power consumption increases.
본 발명에 따른 스위치드-커패시터 적분기의 회로는 CL을 소정의 리셋 전압(Vreset)에 리셋을 시킴으로서 증폭기가 충전시켜주어야 하는 전압의 양을 절반으로 줄일 수 있는 효과가 있게 된다. 즉, 이득 값을 일반적인 회로에 비해 절반으로 가져가면서도 원하는 시간 내에 정착을 시킬 수 있는 장점이 있다. 물론, 리셋 시키는 과정에는 스위치의 온 동작에 따른 저항과 CL의 값이 중요한데 스위치의 온 저항은 얼마든지 작게 설계가 가능하므로 전체적인 회로의 동작을 볼 때 리셋 스위치를 통해 커패시터의 전압을 리셋시켜 주는 것이 유리하다고 할 수 있다.The circuit of the switched-capacitor integrator according to the present invention has the effect of reducing the amount of voltage to be charged by the amplifier by resetting C L to a predetermined reset voltage (V reset ) in half. In other words, while taking the gain value in half compared to the general circuit, there is an advantage that can be settled in the desired time. Of course, during the reset process, the resistance of the switch on and the value of C L are important. The on-resistance of the switch can be designed as small as possible, so that the reset switch resets the voltage of the capacitor when the overall circuit is operated. It can be said that it is advantageous.
도 12에 도시한 바와 같이, 본 발명의 아날로그-디지털 컨버터는 입력이 들어가고 출력이 피드백 되는 부분의 차이를 적분한다는 점이 델타의 개념이 되고, 그리고 적분기에서 적분을 한다는 것이 결국 더하는 것을 의미하므로 시그마의 개념이 될 수 있다. 상기한 시그마-델타 개념이 적용된 것이므로 '시그마-델타 아날로그-디지털 컨버터'라 명명한 것이다.As shown in Fig. 12, the analog-to-digital converter of the present invention integrates the difference between an input input and an output feedback portion, which becomes a concept of delta, and integrating in an integrator means that the integration of the sigma It can be a concept. Since the above-described sigma-delta concept is applied, it is called 'sigma-delta analog-to-digital converter'.
이와 같이, 본 발명의 실시예들에 따르면, 멀티-비트 양자화기를 사용하는 시그마-델타 방식의 아날로그-디지털 컨버터를 구동시키기 위한 버퍼 혹은 프리-앰프의 전력 소모를 줄여 전체 시스템의 전력 소모를 최소화할 수 있다. 델타-시그마 아날로그-디지털 컨버터를 사용하는 휴대용 기기(예컨대, 휴대용 음향 기기 등)의 버퍼나 프리-앰프의 전력 소모를 감소시켜 줄 수 있다. 또한, 아날로그-디지털 컨버터에 사용되는 스위치드-커패시터 적분기에 두 개의 스위치를 추가함으로써 아날로그-디지털 컨버터의 샘플링 정확도가 증가할 수 있어 멀티-비트 양자화기를 사용하는 시그마-델타 방식의 아날로그-디지털 컨버터의 전체적인 해상도를 향상시킬 수 있다.As described above, according to embodiments of the present invention, power consumption of the entire system can be minimized by reducing power consumption of a buffer or pre-amp for driving a sigma-delta type analog-to-digital converter using a multi-bit quantizer. Can be. It is possible to reduce the power consumption of a buffer or a pre-amp of a portable device (for example, a portable audio device) using a delta-sigma analog-to-digital converter. In addition, by adding two switches to the switched-capacitor integrator used in the analog-to-digital converter, the sampling accuracy of the analog-to-digital converter can be increased, resulting in the overall sigma-delta analog-to-digital converter using a multi-bit quantizer. Resolution can be improved.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.As described above, the present invention has been described by way of limited embodiments and drawings, but the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains various modifications and variations from such descriptions. This is possible.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the equivalents of the claims, as well as the claims.
10: 연산 증폭기
20: 샘플링 커패시터
30: 적분 커패시터
40: 제1 스위치
50: 제2 스위치
60: 제3 스위치
70: 제4 스위치
80: 제5 스위치
90: 제6 스위치10: operational amplifier
20: sampling capacitor
30: integral capacitor
40: first switch
50: second switch
60: third switch
70: fourth switch
80: fifth switch
90: sixth switch
Claims (4)
상기 스위치드-커패시터 적분기는,
입력단과 출력단 사이에 상기 입력단을 기준으로 차례로 제1 노드, 제2 노드, 제3 노드가 형성되며,
입력 단자가 상기 제3 노드에 연결되고 출력 단자가 상기 출력단에 연결되는 연산 증폭기와,
일단이 상기 제1 노드에 연결되고 타단이 상기 제2 노드에 연결되는 샘플링 커패시터와,
일단이 상기 제3 노드에 연결되고 타단이 상기 연산 증폭기의 출력 단자에 연결되는 적분 캐패시터와,
일단이 상기 입력단에 연결되고 타단이 상기 제1 노드에 연결되는 제1 스위치와,
일단이 상기 제2 노드에 연결되고 타단이 접지 단자에 연결되는 제2 스위치와,
일단이 상기 제2 노드에 연결되고 타단이 상기 제3 노드에 연결되는 제3 스위치와,
일단이 상기 제1 노드에 연결되고 타단이 상기 접지 단자에 연결되는 제4 스위치와,
일단이 상기 제1 노드에 연결되고 타단이 리셋 전원단에 연결되는 제5 스위치와,
일단이 상기 제2 노드에 연결되고 타단이 상기 리셋 전원단에 연결되는 제6 스위치
를 포함하며,
상기 제1 스위치 및 상기 제2 스위치로 구성되는 제1 스위칭 회로는 샘플링 클럭에 따라 상기 스위치드-커패시터 적분기의 샘플링 동작(sampling phase)을 스위칭 하고,
상기 제3 스위치 및 상기 제4 스위치로 구성되는 제2 스위칭 회로는 적분 클럭에 따라 상기 스위치드-커패시터 적분기의 적분 동작(integration phase)을 스위칭 하며,
상기 제5 스위치 및 상기 제6 스위치로 구성되는 제3 스위칭 회로는 리셋 클럭에 따라 상기 스위치드-커패시터 적분기의 리셋 동작(reset phase)을 스위칭 하는 것
을 특징으로 하는 시그마-델타 방식의 아날로그-디지털 컨버터.In an analog-to-digital converter using a switched capacitor integrator that integrates the difference between the feedback analog signal and the input signal,
The switched capacitor integrator,
A first node, a second node, and a third node are sequentially formed between the input terminal and the output terminal based on the input terminal.
An operational amplifier having an input terminal connected to the third node and an output terminal connected to the output terminal;
A sampling capacitor having one end connected to the first node and the other end connected to the second node;
An integrating capacitor having one end connected to the third node and the other end connected to an output terminal of the operational amplifier,
A first switch having one end connected to the input terminal and the other end connected to the first node;
A second switch having one end connected to the second node and the other end connected to a ground terminal;
A third switch having one end connected to the second node and the other end connected to the third node;
A fourth switch having one end connected to the first node and the other end connected to the ground terminal;
A fifth switch having one end connected to the first node and the other end connected to a reset power supply terminal;
A sixth switch having one end connected to the second node and the other end connected to the reset power supply terminal;
Including;
A first switching circuit composed of the first switch and the second switch switches a sampling phase of the switched-capacitor integrator according to a sampling clock,
A second switching circuit composed of the third switch and the fourth switch switches an integration phase of the switched-capacitor integrator according to an integral clock,
A third switching circuit comprising the fifth switch and the sixth switch switches a reset phase of the switched-capacitor integrator according to a reset clock;
Sigma-delta analog-to-digital converter characterized in that.
상기 리셋 동작은,
상기 리셋 클럭에 따라 상기 샘플링 커패시터에 충전된 전압을 리셋하는 것
을 특징으로 하는 시그마-델타 방식의 아날로그-디지털 컨버터.The method of claim 2,
The reset operation,
Resetting the voltage charged in the sampling capacitor according to the reset clock
Sigma-delta analog-to-digital converter characterized in that.
상기 리셋 클럭은,
상기 샘플링 클럭과 상기 적분 클럭이 모두 로우(low)일 때 하이(high)가 되는 것
을 특징으로 하는 시그마-델타 방식의 아날로그-디지털 컨버터.The method of claim 2,
The reset clock,
Going high when both the sampling clock and the integral clock are low
Sigma-delta analog-to-digital converter characterized in that.
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