KR101276407B1 - 반도체 장치 - Google Patents

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아키타카 소에노
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도요타지도샤가부시키가이샤
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Abstract

다이오드와 IGBT가 동일 반도체 기판의 메인 영역에 형성되어 있는 반도체 장치에 있어서, 안정되고, 충분히 큰 센스 IGBT 전류를 얻기 위해, 센스 영역은, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역의 센스 영역측의 단부로부터의 거리가 615㎛ 이상인 제1 영역을 갖고 있다. 또는, 센스 영역은, 안정되고, 충분히 큰 센스 다이오드 전류를 얻기 위해, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역으로부터의 거리가 298㎛ 이하인 제2 영역을 갖는다. 센스 영역은, 제1 영역과 제2 영역의 양쪽을 갖고 있어도 된다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 명세서에 기재된 기술은, 다이오드와 IGBT가 동일 반도체 기판에 형성되어 있는 반도체 장치에 관한 것이다.
반도체 장치에 있어서는, 과전류에 의한 파괴를 방지하는 목적으로, 반도체 장치를 흐르는 전류를 검지하기 위한 센스 영역이 형성된다. 일본 특허 공개 공보 평7-245394호(특허문헌 1)에는, 동일 반도체 기판에 IGBT가 형성된 메인 영역과, 메인 영역을 흐르는 전류를 검지하기 위한 센스 영역을 구비한 반도체 장치가 개시되어 있다. 센스 영역에는, 메인 영역과 동일한 IGBT가 만들어져 있고, 센스 영역과 메인 영역은 100㎛ 이상 이격되어 배치되어 있다. 이에 의해, 센스 영역과 메인 영역의 경계 영역에서의 캐리어의 간섭을 방지하고, 메인 영역을 흐르는 메인 전류와, 센스 영역을 흐르는 센스 전류의 전류 비율을 대략 일정하게 유지하고 있다.
일본 특허 출원 공개 평7-245394호 공보
다이오드와 IGBT가 동일 반도체 기판에 형성되어 있는 반도체 장치에서는, 다이오드는, 제1 도전형의 애노드 영역과, 제2 도전형의 다이오드 드리프트 영역과, 제2 도전형의 캐소드 영역을 갖는다. IGBT는, 제1 도전형의 콜렉터 영역과, 제2 도전형의 드리프트 영역과, 제1 도전형의 보디 영역과, 제2 도전형의 에미터 영역과, 절연 게이트 전극을 갖는다. 동일 반도체 기판에 다이오드와 IGBT가 인접하여 배치되므로, 반도체 기판의 이면측에서는, 제2 도전형의 캐소드 영역과 제1 도전측의 콜렉터 영역이 인접하여 형성되어 있다.
본 발명자는, 이와 같은 반도체 장치의 동일 반도체 기판 내에 센스 영역을 더 설치하는 경우에는, 센스 영역과, 반도체 기판의 이면의 캐소드 영역의 거리에 따라, 센스 영역이, 메인 영역의 다이오드 전류를 검지하는 경우와, 메인 영역의 IGBT 전류를 검지하는 경우가 있는 것을 발견하였다.
본 명세서가 개시하는 제1 반도체 장치는, 메인 영역과, 센스 영역을 포함하는 반도체 기판을 구비하고 있고, 반도체 기판을 평면에서 보았을 때, 센스 영역이 메인 영역보다도 작은 반도체 장치이다. 이 반도체 장치에서는, 메인 영역은, 반도체 기판의 표면에 형성된 제1 도전형의 메인 애노드 영역과, 메인 애노드 영역의 하측에 형성된 제2 도전형의 메인 다이오드 드리프트 영역과, 메인 다이오드 드리프트 영역의 하측에서 반도체 기판의 이면에 형성된 제2 도전형의 메인 캐소드 영역을 갖는 메인 다이오드와, 반도체 기판의 이면에 형성된 제1 도전형의 메인 콜렉터 영역과, 메인 콜렉터 영역의 상측에 형성된 제2 도전형의 메인 드리프트 영역과, 메인 드리프트 영역의 상측의 반도체 기판의 표면에 형성된 제1 도전형의 메인 보디 영역과, 메인 보디 영역의 표면의 일부에 형성된 제2 도전형의 메인 에미터 영역과, 메인 에미터 영역의 표면으로부터 메인 보디 영역과 메인 드리프트 영역이 접하는 깊이까지 형성된 메인 절연 게이트 전극을 갖는 메인 IGBT를 포함하고 있다. 센스 영역은, 반도체 기판의 이면의 적어도 일부에 형성된 제1 도전형의 센스 콜렉터 영역과, 센스 콜렉터 영역의 상측에 형성된 제2 도전형의 센스 드리프트 영역과, 센스 드리프트 영역의 상측의 반도체 기판의 표면에 형성된 제1 도전형의 센스 보디 영역과, 센스 보디 영역의 표면의 일부에 형성된 제2 도전형의 센스 에미터 영역과, 센스 에미터 영역의 표면으로부터 센스 보디 영역과 센스 드리프트 영역이 접하는 깊이까지 형성된 센스 절연 게이트 전극을 갖고 있고, 반도체 기판을 평면에서 보았을 때 센스 에미터 영역의 메인 캐소드 영역으로부터의 거리가 615㎛ 이상인 제1 영역을 갖고 있다.
제1 반도체 장치에 따르면, 센스 영역의 센스 에미터 영역은, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역으로부터의 거리가 615㎛ 이상으로 되는 제1 영역을 갖고 있으므로, 메인 영역의 IGBT를 흐르는 IGBT 전류를, 센스 영역에 의해 고정밀도로 검지할 수 있다.
센스 영역은, 반도체 기판을 평면에서 보았을 때 센스 에미터 영역의 메인 캐소드 영역으로부터의 거리가 298㎛ 이하인 제2 영역을 더 갖고 있어도 된다. 메인 영역의 다이오드를 흐르는 다이오드 전류도 센스 영역에 의해 고정밀도로 검지할 수 있다.
반도체 기판을 평면에서 보았을 때, 센스 드리프트 영역과, 센스 보디 영역과, 센스 에미터 영역과, 센스 절연 게이트 전극은, 제1 영역으로부터 제2 영역까지 연속해서 형성되어 있어도 된다.
제1 영역과 제2 영역 사이의 적어도 일부에는, 반도체 기판의 표면으로부터 깊이 방향으로 연장되는 확산층이 형성되어 있어도 된다.
반도체 기판을 평면에서 보았을 때, 확산층은, 메인 캐소드 영역과의 거리가 298㎛보다 크고, 615㎛보다 작은 영역에 형성되어 있어도 된다.
본 명세서가 개시하는 제2 반도체 장치는, 메인 영역과, 센스 영역을 포함하는 반도체 기판을 구비하고 있고, 반도체 기판을 평면에서 보았을 때, 센스 영역이 메인 영역보다도 작은 반도체 장치이다. 이 반도체 장치에서는, 메인 영역은, 반도체 기판의 표면에 형성된 제1 도전형의 메인 애노드 영역과, 메인 애노드 영역의 하측에 형성된 제2 도전형의 메인 다이오드 드리프트 영역과, 메인 다이오드 드리프트 영역의 하측에서 반도체 기판의 이면에 형성된 제2 도전형의 메인 캐소드 영역을 갖는 메인 다이오드와, 반도체 기판의 이면에 형성된 제1 도전형의 메인 콜렉터 영역과, 메인 콜렉터 영역의 상측에 형성된 제2 도전형의 메인 드리프트 영역과, 메인 드리프트 영역의 상측의 반도체 기판의 표면에 형성된 제1 도전형의 메인 보디 영역과, 메인 보디 영역의 표면의 일부에 형성된 제2 도전형의 메인 에미터 영역과, 메인 에미터 영역의 표면으로부터 메인 보디 영역과 메인 드리프트 영역이 접하는 깊이까지 형성된 메인 절연 게이트 전극을 갖는 메인 IGBT를 포함하고 있다. 센스 영역은, 반도체 기판의 이면의 적어도 일부에 형성된 제1 도전형의 센스 콜렉터 영역과, 센스 콜렉터 영역의 상측에 형성된 제2 도전형의 센스 드리프트 영역과, 센스 드리프트 영역의 상측의 반도체 기판의 표면에 형성된 제1 도전형의 센스 보디 영역과, 센스 보디 영역의 표면의 일부에 형성된 제2 도전형의 센스 에미터 영역과, 센스 에미터 영역의 표면으로부터 센스 보디 영역과 센스 드리프트 영역이 접하는 깊이까지 형성된 센스 절연 게이트 전극을 갖고 있고, 반도체 기판을 평면에서 보았을 때 센스 에미터 영역의 메인 캐소드 영역으로부터의 거리가 298㎛ 이하로 되는 제2 영역을 갖고 있다.
제2 반도체 장치에 따르면, 센스 영역의 센스 에미터 영역은, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역으로부터의 거리가 298㎛ 이하로 되는 제2 영역을 갖고 있으므로, 메인 영역의 IGBT를 흐르는 IGBT 전류를, 센스 영역에 의해 고정밀도로 검지할 수 있다.
도 1은 실시예의 반도체 장치의 평면도이다.
도 2는 도 1의 반도체 장치의 평면도에 있어서, 메인 영역과 센스 영역의 경계 부분의 근방을 확대한 도면으로, 제1 실시예에 관한 반도체 장치를 도시하고 있다.
도 3은 도 2의 Ⅲ-Ⅲ선 단면도이다.
도 4는 센스 영역이 검지하는 센스 IGBT 전류를 나타내는 도면이다.
도 5는 센스 영역이 검지하는 센스 다이오드 전류를 나타내는 도면이다.
도 6은 센스 영역이 검지하는 전류를 측정하는 측정 회로도이다.
도 7은 제2 실시예의 반도체 장치의 평면도로, 메인 영역과 센스 영역의 경계 부분의 근방을 확대한 도면이다.
도 8은 도 7의 Ⅷ-Ⅷ선 단면도이다.
도 9는 제3 실시예의 반도체 장치의 평면도로, 메인 영역과 센스 영역의 경계 부분의 근방을 확대한 도면이다.
도 10은 도 9의 Ⅹ-Ⅹ선 단면도이다.
도 11은 변형예의 반도체 장치의 평면도로, 메인 영역과 센스 영역의 경계 부분의 근방을 확대한 도면이다.
도 12는 도 11의 ⅩⅡ-ⅩⅡ선 단면도이다.
도 13은 제4 실시예의 반도체 장치의 평면도로, 메인 영역과 센스 영역의 경계 부분의 근방을 확대한 도면이다.
도 14는 도 13의 ⅩⅣ-ⅩⅣ선 단면도이다.
제1 실시예
이하, 본 발명의 제1 실시예에 대해, 도면을 참조하면서 설명한다. 도 1은 반도체 장치(100)의 평면도이다. 도 1에 도시한 바와 같이, 반도체 장치(100)는, 반도체 기판(10)에 형성된, 메인 영역(5)과, 센스 영역(3)과, 메인 영역(5) 및 센스 영역(3)을 둘러싸는 주변 내압 영역(7)을 구비하고 있다. 센스 영역(3)은, 메인 영역(5)과 비교하여 작다.
도 2는 도 1에 도시하는 반도체 장치(100)의 메인 영역(5)과 센스 영역(3)의 경계 부분의 근방을 도시하는 확대도이고, 도 3은 도 2의 Ⅲ-Ⅲ선 단면을 확대한 도면이다.
도 2 및 도 3에 도시한 바와 같이, 메인 영역(5)은, 메인 다이오드 영역(1), 메인 IGBT 영역(2)을 구비하고 있다. 반도체 기판(10)은, 제1 N＋층(11)과, 제1 N＋층(11)에 인접하는 제1 P＋층(12)과, 제1 N＋층(11) 및 제1 P＋층(12)의 표면에 형성된 N－층(13)과, N－층(13)의 표면에 형성된 P－층(141a, 141c, 142a, 142c, 143a, 143c) 및 P층(151, 152, 153)을 구비하고 있다. P－층(141a, 141c)의 표면에는, 제2 P＋층(161a, 161c)과 제2 N＋층(171a 내지 171d)이 형성되어 있다. P－층(142a, 142c)의 표면에는, 제2 P＋층(162a, 162c)과 제2 N＋층(172a 내지 172d)이 형성되어 있다. P－층(143a, 143c)의 표면에는, 제2 P＋층(163a, 163c)과 제2 N＋층(173a 내지 173d)이 형성되어 있다. 또한, P－층(141a, 141c, 142a, 142c, 143a, 143c)은 동일한 구조이다. 제2 P＋층(161a, 161c, 162a, 162c, 163a, 163c)은 동일한 구조이다. 제2 N＋층(171a 내지 171d, 172a 내지 172d, 173a 내지 173d)은 동일한 구조이다. 메인 다이오드 영역(1)에 포함되는 것에 참조 번호 141, 161, 171을 부여하고 있다. 메인 IGBT 영역(2)에 포함되는 것에 참조 번호 142, 162, 172를 부여하고 있다. 센스 영역(3)에 포함되는 것에 참조 번호 143, 163, 173을 부여하고 있다. P층(151, 152, 153)은, P－층(141a, 141c, 142a, 142c, 143a, 143c)과 비교하면 반도체 기판(10)의 깊은 위치까지 형성되어 있다. P층(151, 152, 153)은, 전기 전도에 기여하지 않는 확산층이다. 센스 영역(3)은, P층(152)에 의해 둘러싸여 있고, 메인 영역(5)은, P층(153)에 의해 둘러싸여 있다. P층(152, 153)에 의해, 센스 영역(3)과, 메인 영역(5) 사이에서 캐리어가 이동하는 것이 억제된다. 즉, P층(152, 153)은, 소자 분리층이다.
반도체 기판(10)의 상부 표면으로부터 N－층(13)을 향하여, 복수의 트렌치 게이트(18)가 설치되어 있다. 트렌치 게이트(18)의 깊이는, P－층(141a, 141c, 142a, 142c, 143a, 143c)보다도 깊고, P층(151, 152, 153)보다도 얕다. 트렌치 게이트(18)는, 트렌치(191) 내에 형성된 게이트 절연막(192) 및 그 내부에 충전되어 있는 게이트 전극(193)을 구비하고 있다. 제2 N＋층(171a 내지 171d, 172a 내지 172d, 173a 내지 173d)은, 각각 트렌치 게이트(18)에 접하고 있다. 트렌치 게이트(18)의 길이 방향은, 도 2에 도시하는 x축 방향과 평행하다.
도 2 및 도 3에 도시한 바와 같이, 메인 다이오드 영역(1)은, 메인 영역(5) 중, 반도체 기판(10) 이면측에 제1 N＋층(11)이 형성되어 있는 영역이다. 메인 다이오드 영역(1)은, 메인 캐소드 영역으로서의 제1 N＋층(11), 메인 다이오드 드리프트 영역으로서의 N－층(13), 메인 애노드 영역으로서의 P－층(141a, 141c) 및 제2 P＋층(163a, 163c)을 갖고 있다.
메인 IGBT 영역(2)은, 메인 영역(5) 중, 반도체 기판(10)의 이면측에 제1 P＋층(12)이 형성되어 있는 영역이다. 메인 IGBT 영역(2)은, 메인 콜렉터 영역으로서의 제1 P＋층(12), 메인 IGBT 드리프트 영역으로서의 N－층(13), 메인 IGBT 보디 영역으로서의 P－층(142a, 142c), 메인 에미터 영역으로서의 제2 N＋층(172a 내지 172d), 메인 보디 콘택트 영역으로서의 제2 P＋층(162a, 162c), 메인 절연 게이트로서의 트렌치 게이트(18)를 갖고 있다.
본 실시예에서는, 메인 다이오드 영역(1)과 메인 IGBT 영역(2)의 경계는, 반도체 기판(10)의 이면측에 형성된 제1 N＋층(11)과 제1 P＋층(12)의 경계이다. 제1 N＋층(11)과 제1 P＋층(12)의 경계는, 선분 AB로서 도 2, 도 3에 나타내고 있다. 제1 N＋층(11)과 제1 P＋층(12)의 경계(선분 AB)는, 트렌치 게이트(18)의 길이 방향과 평행하다. 즉, 도 2에 도시하는 x축과 평행하다. 도 2, 도 3에 도시한 바와 같이, 메인 다이오드 영역(1)과 메인 IGBT 영역(2)에서는, 반도체 기판(10)의 N－층(13) 및 이 표면에 형성된 층[N－층(13)보다 표면측의 층]이 동일한 구성으로 되어 있고, N－층(13)의 이면측의 층[제1 N＋층(11) 혹은 제1 P＋층(12)]만이 상이하다. 즉, 반도체 장치(100)의 메인 영역(5)에 있어서는, 반도체 기판(10)의 이면측의 층을 제1 N＋층(11)으로 하면, 메인 다이오드 영역(1)으로 되고, 반도체 기판(10)의 이면측의 층을 제1 P＋층(12)으로 하면, 메인 IGBT 영역(2)으로 된다.
센스 영역(3)은, 메인 IGBT 영역(2)과 마찬가지로, 제1 P＋층(12)의 상면측에 배치되어 있다. 센스 영역(3)은, 도 2에 도시한 바와 같이, x축 방향에서 길고, y축 방향에서 짧게 되어 있다. 도 2, 도 3에 도시한 바와 같이, 센스 영역(3)은, 메인 IGBT 영역(2)에 인접하여 배치되어 있다. 메인 IGBT 영역(2)의 메인 콜렉터 영역과, 센스 영역(3)의 센스 콜렉터 영역은, 동일한 층[제1 P＋층(12)]으로서 형성되어 있다. 센스 영역(3)의 N－층(13)보다 표면측의 층의 구성은, 메인 다이오드 영역(1) 및 메인 IGBT 영역(2)과 동일하다. 즉, 센스 영역(3)에서는, 제1 P＋층(12)은 센스 콜렉터 영역, N－층(13)은 센스 드리프트 영역, P층(143a, 143c)은 센스 보디 영역, 제2 N＋층(173a 내지 173d)은 센스 에미터 영역, 제2 P＋층(163a, 163c)은 센스 보디 컨택트 영역, 트렌치 게이트(18)는 센스 절연 게이트로서 이용된다.
제1 P＋층(12)과 제1 N＋층(11)의 경계(선분 AB)는, 센스 영역(3)의 주위에 형성된 P층(152)의 외부이며, 메인 다이오드 영역(1)과 메인 IGBT 영역(2) 사이에 존재하고 있다. 센스 영역(3)과 메인 IGBT 영역(2) 사이에는, 제1 P＋층(12)과 제1 N＋층(11)의 경계(선분 AB)는 존재하고 있지 않다. 도 3에 도시하는, 선분 AB로부터 센스 에미터 영역인 제2 N＋층(173d)의 메인 영역(5)측의 단부까지의 거리 D11은, D11≥615㎛이다. 거리 D11은, 메인 캐소드 영역[제1 N＋층(11)]의 센스 영역(3)측의 단부로부터 센스 에미터 영역인 제2 N＋층(173d)의 메인 영역(5)측의 단부까지의 거리에 상당한다.
확산층 영역(4)은, 센스 영역(3)에 인접하고 있고, 반도체 기판의 주연측에 배치되어 있다. 확산층 영역(4)은, 깊은 확산층인 P층(151)을 구비하고 있다. P층(151)은 전기 전도에 기여하지 않는 확산층이다.
반도체 장치(100)의 제1 N＋층(11) 및 제1 P＋층(12)은 이면 전극(도시하지 않음)에 접속된다. 제2 N＋층(171a 내지 172d, 172a 내지 172d) 및 제2 P＋층(161a, 161c, 162a, 162c)은 메인 표면 전극(도시하지 않음)에 접속된다. 제2 N＋층(173a 내지 173d) 및 제2 P＋층(163a, 163c)은 센스 표면 전극(도시하지 않음)에 접속된다.
이면 전극의 전위 Va를 메인 표면 전극의 전위 Vb, 센스 표면 전극의 전위 Vc보다도 높게 하고(Va＞Vb, Vc), 게이트 전극(193)에 정전압(정 바이어스)을 인가하면, 메인 IGBT 영역(2)에서는, 트렌치 게이트(18) 근방의 P－층(142a, 142c)(메인 보디 영역)에 채널이 형성된다. 이에 의해, 제1 P＋층(12)(메인 콜렉터 영역)으로부터 제2 N＋층(172a 내지 172d)(메인 에미터 영역)으로 메인 IGBT 전류 I2가 흐른다. 메인 다이오드 영역(1)에서는 전류는 흐르지 않는다.
한편, 이면 전극의 전위 Va를 메인 표면 전극의 전위 Vb, 센스 표면 전극의 전위 Vc보다도 낮게 하면(Va＜Vb, Vc), 메인 다이오드 영역(1)에서는, 제2 P＋층(161a, 161c), P－층(141a, 141c)(메인 애노드 영역)으로부터 N－층(13)을 통해 제1 N＋층(11)(메인 캐소드 영역)으로 메인 다이오드 전류 I1이 흐른다. 메인 IGBT 영역(2)에서는 전류는 흐르지 않는다.
본 발명자는, 센스 영역과, 반도체 기판의 이면의 메인 캐소드 영역의 거리에 따라, 센스 영역이, 메인 다이오드 전류 I1을 검지하는 경우와, 메인 IGBT 전류 I2를 검지하는 경우가 있는 것을 발견하였다.
도 4, 도 5는, 센스 영역(3)과, 반도체 기판(10)의 이면의 메인 캐소드 영역[제1 N＋층(11)]의 거리에 따라, 센스 영역(3)에 흐르는 전류가 어떻게 변화되는지를 조사한 결과를 나타내고 있다. 센스 영역(3)에 흐르는 전류는, 도 6에 도시한 바와 같이, 반도체 장치(100m)를 측정 회로에 접속함으로써 측정하였다. 반도체 장치(100m)는, 반도체 기판(10m)의 이면측의 제1 N＋층(11) 및 제1 P＋층(12)의 패터닝이 반도체 장치(100)와 다르다. 반도체 장치(100m)의 그 외의 구성은, 반도체 장치(100)와 동일하므로, 중복 설명을 생략한다.
반도체 기판(10m)의 이면측의 메인 캐소드 영역의 센스 영역측의 단부의 위치[본 실시예에서는, 제1 N＋층(11)과 제1 P＋층(12)의 경계(선분 AB)의 위치에 일치함]를 트렌치의 길이 방향과 평행한 방향(도 2에 도시하는 y축 방향)으로 평행 이동시킴으로써, 센스 영역(3)과, 반도체 기판(10)의 이면의 메인 캐소드 영역[제1 N＋층(11)]의 거리 D를 변화시킨 반도체 장치(100m)를 제조하였다. 또한, 반도체 기판(10m)의 두께는 160㎛로 하였다. 메인 캐소드 영역의 센스 영역측의 단부의 위치를 변화시킨 반도체 장치(100m)의 각각에 대해, 전극(91, 93, 95)을 형성하였다. 즉, 센스 영역(3)의 표면측에는 센스 표면 전극(93)을 형성하고, 메인 영역(5)의 표면에는 메인 표면 전극(95)을 형성하고, 이면측에는 이면 전극(91)을 형성하였다. 전극(91, 93, 95)을 형성한 반도체 장치(100m)를, 도 6에 도시하는 측정 회로(90)에 접속하였다. 즉, 측정 장치(92)의 센스 에미터 단자 SE는 센스 표면 전극(93)에 접속하고, 메인 에미터 단자 ME는 메인 표면 전극(95)에 접속하고, 메인 콜렉터 단자 MC 및 센스 콜렉터 단자 SC는 이면 전극(91)에 접속하고, 게이트 단자 G는 트렌치 게이트 전극에 접속하였다. 또한, 센스 에미터 단자 SE와 센스 콜렉터 단자 SC 사이에 션트 저항 R을 접속하였다. 5Ω, 10Ω, 15Ω의 션트 저항 R을 각각 사용하였다. 센스 에미터 단자 SE 및 메인 에미터 단자 ME는 접지하고, 메인 콜렉터 단자 MC 및 센스 콜렉터 단자 SC의 전위를 공통으로, 콜렉터 전류가 정격 전류로 되는 전위로 하였다. 게이트 단자 G에 대해서는, 게이트 전압을 인가하는 경우에는, 15V의 전압을 인가하였다. 메인 캐소드 영역의 센스 영역측의 단부의 위치를 변화시킨 반도체 장치(100m)의 각각에 대해, 측정 회로(90)를 사용하여 센스 영역에 흐르는 전류값을 측정하였다. 5Ω, 10Ω, 15Ω의 션트 저항 R의 양단부의 전압 강하를 측정하여 션트 저항을 흐르는 전류값을 구하고, 또한 션트 저항 R의 저항값을 x축으로 하고, 션트 저항을 흐르는 전류를 y축으로 하여 xy좌표계에 플롯하였다. 플롯한 전류값의 데이터를 직선에 의해 외부 삽입하고, y절편의 값(션트 저항값이 0인 경우의 전류값)을 구하고, 이 y절편의 값을 센스 전류값으로 하여 사용하였다.
도 4는 Va＞Vb, Vc, 또한 게이트 전극에 정 바이어스를 인가하는 경우(메인 IGBT 전류 I2가 흐르는 경우)에, 측정 회로(90)에 의해 측정된 센스 영역(3)에 흐르는 센스 전류값(즉, 센스 IGBT 전류)을 나타내고 있다. 도 5는 Va＜Vb, Vc의 경우(메인 다이오드 전류 I1이 흐르는 경우)에, 측정 회로(90)에 의해 측정된 센스 영역(3)에 흐르는 센스 전류값(즉, 센스 다이오드 전류)을 나타내고 있다. 도 4, 도 5 중의 실험점은, 하기하는 표 1에 기재된 실험 데이터를 나타내는 것이고, 곡선은 표 1에 나타내는 실험 데이터에 기초하는 회귀식을 나타내는 곡선이다. 도 4 중의 곡선은, 하기하는 수학식 1에 의해 나타내고, 도 5 중의 곡선은, 하기하는 수학식 2에 의해 나타낸다.
Figure 112012099401437-pct00001
Figure 112012099401437-pct00002
Figure 112012099401437-pct00003
도 4에 나타낸 바와 같이, 거리 D≤132㎛에 있어서는, 센스 영역(3)에는, 센스 IGBT 전류가 거의 흐르지 않고, 대략 일정한 값이지만, 거리 D가 132㎛를 초과하면, 거리 D가 커짐에 따라서, 센스 IGBT 전류가 커진다. 거리 D가 D≥615㎛로 되면, 거리 D에 대한 센스 IGBT 전류의 변화량이 작아지고, 센스 IGBT 전류는 다시 일정값(26㎃)으로 수렴된다. 이 일정값이 센스 영역(3)에서 검지 가능한 센스 IGBT 전류의 최대값이다. 센스 IGBT 전류의 최대값(26㎃)에 대해 90％ 이상(23.4㎃ 이상)의 크기의 센스 IGBT 전류를 검지할 수 있으면, 센스 IGBT 전류의 측정값에 의해, 메인 IGBT 전류를 고정밀도로 검지할 수 있다. 수학식 1에 따르면, 거리 D≥615㎛의 경우에, 센스 IGBT 전류의 최대값에 대해 90％ 이상의 크기의 센스 IGBT 전류를 검지할 수 있다.
한편, 센스 영역(3)에 흐르는 센스 다이오드 전류에 대해서는, 도 5에 나타낸 바와 같이, 거리 D≥605㎛에 있어서는, 센스 영역(3)에는, 센스 다이오드 전류가 거의 흐르지 않고, 대략 일정한 값이지만, 거리 D가 605㎛보다도 작아지면, 거리 D가 작아짐에 따라서, 센스 다이오드 전류가 커진다. 거리 D가 D≤298㎛로 되면, 거리 D에 대한 센스 다이오드 전류의 변화량이 작아지고, 센스 다이오드 전류는 다시 일정한 값(70㎃)으로 수렴된다. 이 일정값이 센스 영역(3)에서 검지 가능한 센스 다이오드 전류의 최대값이다. 센스 다이오드 전류의 최대값(70㎃)에 대해 90％ 이상(63㎃ 이상)의 크기의 센스 다이오드 전류를 검지할 수 있으면, 센스 다이오드 전류의 측정값에 의해, 메인 다이오드 전류를 고정밀도로 검지할 수 있다. 수학식 2에 따르면, 거리 D≤298㎛의 경우에, 센스 다이오드 전류의 최대값에 대해 90％ 이상의 크기의 센스 다이오드 전류를 검지할 수 있다.
도 4, 도 5에 있어서, 횡축 D는, 반도체 기판(10)을 평면에서 보았을 때의, 메인 캐소드 영역의 센스 영역측의 단부로부터 센스 에미터 영역의 메인 영역측의 단부까지의 거리를 나타내고 있다. 예를 들어, 도 2, 도 3에서는, 메인 캐소드 영역[제1 N＋층(11)]의 센스 영역(3)측의 단부, 즉 제1 P＋층(12)과 제1 N＋층(11)의 경계인 선분 AB로부터, 센스 에미터 영역인 N＋층(173d)의 메인 영역(5)측의 단부까지의 거리 D11이, 도 4, 도 5에 있어서의 횡축 D로서 나타내는 거리에 상당한다.
반도체 장치(100)에서는, 센스 영역(3)은, 메인 IGBT 영역(2)과 마찬가지로 제1 P＋층(12)의 상면측에 설치되어 있고, 메인 캐소드 영역[제1 N＋층(11)]의 센스 영역(3)측의 단부(즉, 선분 AB)로부터 센스 에미터 영역인 제2 N＋층(173d)의 메인 영역(5)측의 단부까지의 거리 D11이 615㎛ 이상이므로, 센스 영역(3)의 센스 에미터 영역으로 되는 제2 N＋층(173a 내지 173d)은, 모두, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역의 센스 영역측의 단부로부터의 거리가 615㎛ 이상인 제1 영역이고, 센스 영역(3)은, 제1 영역으로서의 조건을 만족시키고 있다. 이로 인해, 센스 영역(3)에는, 메인 IGBT 영역(2)과 마찬가지로 전류가 흐른다. 즉, Va＜Vb, Vc일 시에는 센스 영역(3)에는 전류는 거의 흐르지 않는다. 한편, Va＞Vb, Vc, 또한 게이트 전극에 정 바이어스를 인가할 때에는, 제1 P＋층(12)(센스 콜렉터 영역)으로부터 제2 N＋층(173a 내지 173d)(센스 에미터 영역)으로 센스 IGBT 전류 I12가 흐르고, 이 센스 IGBT 전류의 크기는, 센스 IGBT 전류의 최대값의 90％ 이상이다. 반도체 장치(100)에 따르면, 안정되고, 충분히 큰 센스 IGBT 전류 I12를 얻을 수 있으므로, 센스 영역(3)에 의한 메인 IGBT 전류의 검지 정밀도를 향상시키는 것이 가능해진다.
상기한 바와 같이, 본 실시예에서는, 제1 영역(즉, 센스 에미터 영역은, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역으로부터의 거리가 615㎛ 이상으로 되는 영역)을 갖는다. 이에 의해, 안정되고, 충분히 큰 센스 IGBT 전류 I12(센스 IGBT 전류의 최대값의 90％ 이상의 전류)가 센스 영역(3)에 흐르므로, 메인 IGBT 영역을 흐르는 메인 IGBT 전류와, 센스 영역을 흐르는 센스 IGBT 전류의 비가 충분히 커지고, 또한 안정화된다. 이로 인해, 센스 영역을 사용하여, 메인 IGBT 전류를 고정밀도로 검지할 수 있다.
또한, 센스 IGBT 전류 I12와 메인 IGBT 전류 I2의 비 I12／I2는, 기판의 표면에 있어서의 메인 IGBT 영역(2)의 면적 S2와 센스 영역(3)의 제1 영역의 면적 S12의 비 S12／S2에 의존한다. 면적비 S12／S2를 조정함으로써, 센스 IGBT 전류 I12와 메인 IGBT 전류 I2의 비 I12／I2를 조정할 수 있다. 비 I12／I2가 기지이면, 센스 IGBT 전류값 I12를 검지함으로써, 메인 IGBT 전류 I2를 검지할 수 있다. 예를 들어, 센스 IGBT 전류가 흐르는 회로에 미리 션트 저항(저항값 R)을 직렬 접속해 두고, 이 션트 저항의 양단부의 전압 강하 RI12를 계측함으로써, 센스 IGBT 전류값 I12를 검지할 수 있다. 검지한 센스 IGBT 전류값 I12와 비 I12／I2로부터, 메인 IGBT 전류 I2를 검지할 수 있다.
제2 실시예
도 7은 본 실시예에 관한 반도체 장치(200)의 평면도로, 반도체 기판(20)의 메인 영역(5)과 센스 영역(3)의 경계 부분의 근방을 도시하는 도면이다. 도 8은 도 7의 Ⅷ-Ⅷ선 단면을 확대한 도면이다. 또한, 반도체 장치(200)의 전체를 도시하는 평면도는, 도 1에 도시하는 반도체 장치(100)와 마찬가지이고, 반도체 장치(200)에 있어서도, 센스 영역(3)은, 메인 영역(5)과 비교하여 작다.
반도체 장치(200)에서는, 반도체 기판(20)의 이면측에 형성된 제1 P＋층(12)과 제1 N＋층(11)의 경계(선분 AB)의 위치가 반도체 장치(100)와 다르다. 반도체 장치(200)에 있어서도, 제1 P＋층(12)과 제1 N＋층(11)의 경계(선분 AB)는, 도 7에 나타내는 x축 방향과 평행하다. 메인 영역(5)에 있어서, 제1 N＋층(11)이 형성된 영역이 메인 다이오드 영역(1)으로 되고, 제1 P＋층(12)이 형성된 영역이 IGBT 영역(2)으로 된다. 센스 영역(3)은, 메인 다이오드 영역(1)과 마찬가지로, 제1 N＋층(11)이 형성되어 있는 영역과 제1 P＋층(12)이 형성되어 있는 영역을 구비하고 있다. 그 외의 구성은 반도체 장치(100)와 동일한 구성이므로, 동일한 구성에 대해 동일한 참조 번호를 부여함으로써, 중복 설명을 생략한다. 또한, 도 8에 도시하는 단면에는, 메인 영역(5) 내의 제1 P＋층(12)과 제1 N＋층(11)의 경계(선분 AB)가 도시되어 있지 않지만, 제1 실시예와 마찬가지로, 반도체 장치(200)의 메인 영역(5) 내에 제1 N＋층(11)과 제1 P＋층(12)의 경계가 존재하고 있어, 메인 다이오드 영역(1)과 메인 IGBT 영역(2)의 경계는, 제1 N＋층(11)(메인 캐소드 영역)과 제1 P＋층(12)(메인 콜렉터 영역)의 경계에 일치하고 있다.
본 실시예에서는, 도 7 및 도 8에 도시한 바와 같이, 제1 P＋층(12)과 제1 N＋층(11)의 경계(선분 AB)가 센스 영역(3)의 하방에 위치하고 있다. 메인 캐소드 영역[제1 N＋층(11)]의 센스 영역(3)측의 단부(즉, 선분 AB)로부터 센스 에미터 영역인 제2 N＋층(173a)의 메인 영역(5)측의 단부까지의 거리 D21은, D21≤298㎛로 되어 있다. 메인 다이오드 영역(1)의 제2 N＋층(171a)과 마찬가지로 제1 N＋층(11)의 상면측에 설치되어 있는 제2 N＋층(173c, 173d)은, 메인 캐소드 영역의 센스 영역(3)측의 단부로부터의 거리는, 제로보다도 작다. 즉, 센스 영역(3)의 센스 에미터 영역으로 되는 제2 N＋층(173a 내지 173d)은, 모두, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역의 센스 영역측의 단부로부터의 거리가 298㎛ 이하이며, 본 실시예에서는, 센스 영역(3)은, 제2 영역으로서의 조건을 만족시키고 있다.
제1 실시예와 마찬가지로, 반도체 장치(200)의 제1 N＋층(11) 및 제1 P＋층(12)은 이면 전극(도시하지 않음)에 접속되고, 제2 N＋층(171a 내지 172d, 172a 내지 172d) 및 제2 P＋층(161a, 161c, 162a, 162c)은 메인 표면 전극(도시하지 않음)에 접속되고, 제2 N＋층(173a 내지 173d) 및 제2 P＋층(163a, 163c)은 센스 표면 전극(도시하지 않음)에 접속된다.
이면 전극의 전위 Va를, 메인 표면 전극의 전위 Vb, 센스 표면 전극의 전위 Vc보다도 낮게 하면(Va＜Vb, Vc), 메인 다이오드 영역(1)에서는 메인 다이오드 전류 I1이 흐르고, 메인 IGBT 영역(2)에서는 전류는 흐르지 않는다. 한편, 이면 전극의 전위 Va를 메인 표면 전극의 전위 Vb, 센스 표면 전극의 전위 Vc보다도 높게 하고, 게이트 전극에 정전압(정 바이어스)을 인가하면(Va＞Vb, Vc), 메인 IGBT 영역(2)에서는 메인 IGBT 전류 I2가 흐르고, 메인 다이오드 영역(1)에서는 전류는 흐르지 않는다.
센스 영역(3)의 센스 에미터 영역으로 되는 제2 N＋층(173a 내지 173d)은, 모두, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역의 센스 영역측의 단부로부터의 거리가 298㎛ 이하이고, 센스 영역(3)은 제2 영역이므로, 도 4, 도 5에 나타낸 바와 같이, Va＜Vb, Vc일 시에는 메인 다이오드 영역(1)과 마찬가지로 전류 I11(센스 다이오드 전류)이 흐르고, 이 센스 다이오드 전류의 크기는, 센스 다이오드 전류의 최대값의 90％ 이상이다. 한편, Va＞Vb, Vc, 또한 게이트 전극에 정 바이어스를 인가할 시에는 센스 영역(3)에는 전류는 거의 흐르지 않는다. 본 실시예에서는, 안정되고, 충분히 큰 센스 다이오드 전류 I11이 센스 영역(3)에 흐르므로, 센스 영역(3)에 의한 메인 다이오드 전류의 검지 정밀도를 향상시키는 것이 가능해진다.
상기한 바와 같이, 본 실시예에서는, 제2 영역(센스 에미터 영역은, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역으로부터의 거리가 298㎛ 이하로 되는 영역)을 갖는다. 이에 의해, 안정되고, 충분히 큰 센스 다이오드 전류 I11(센스 다이오드 전류의 최대값의 90％ 이상의 전류)을 얻을 수 있으므로, 메인 다이오드 영역을 흐르는 메인 다이오드 전류와, 센스 영역을 흐르는 센스 다이오드 전류의 비가 충분히 커지고, 또한 안정화된다. 이로 인해, 센스 영역(3)을 사용하여, 메인 다이오드 전류를 고정밀도로 검지할 수 있다.
또한, 센스 다이오드 전류 I11과 메인 다이오드 전류 I1의 비 I11／I1은, 기판의 표면에 있어서의 메인 다이오드 영역(1)의 면적 S1과 센스 영역의 제2 영역의 면적 S11의 비 S11／S1에 의존한다. 면적비 S11／S1을 조정함으로써, 센스 다이오드 전류 I11과 메인 다이오드 전류 I1의 비 I11／I1을 조정할 수 있다. 비 I11／I1이 기지이면, 센스 다이오드 전류값 I11을 검지함으로써, 메인 다이오드 전류 I1을 검지할 수 있다. 예를 들어, 센스 다이오드 전류가 흐르는 회로에 미리 션트 저항(저항값R)을 직렬 접속해 두고, 이 션트 저항의 양단부의 전압 강하 RI11을 계측함으로써, 센스 다이오드 전류값 I11을 검지할 수 있다. 검지한 센스 다이오드 전류값 I11과 비 I11／I1로부터, 메인 다이오드 전류 I1을 검지할 수 있다.
또한, 상기한 제1 실시예와 제2 실시예는, 당연히 조합하여 사용하는 것이 가능하다. 예를 들어, 센스 영역이 2개 있고, 한쪽은 제1 영역을 갖는 센스 영역이며, 다른 쪽은 제2 영역을 갖는 센스 영역이어도 된다.
제3 실시예
도 9는 본 실시예에 관한 반도체 장치(300)의 평면도로, 반도체 기판(30)의 메인 영역(5)과 센스 영역(3)의 경계 부분의 근방을 도시하는 도면이다. 도 10은 도 9의 Ⅹ-Ⅹ선 단면을 확대한 도면이다. 또한, 반도체 장치(300)의 전체를 도시하는 평면도는, 도 1에 도시하는 반도체 장치(100)와 마찬가지이고, 반도체 장치(300)에 있어서도, 센스 영역(3)은, 메인 영역(5)과 비교하여 작다.
도 9, 도 10에 도시한 바와 같이, 반도체 장치(300)에서는, 반도체 기판(30)의 이면측에 형성된 제1 P＋층(12)과 제1 N＋층(11)의 경계(선분 AB)의 위치가 반도체 장치(100)와 다르다. 반도체 장치(300)에 있어서도, 제1 P＋층(12)과 제1 N＋층(11)의 경계(선분 AB)는, 도 9에 도시하는 x축 방향과 평행하다. 메인 영역(5)에 있어서, 제1 N＋층(11)이 형성된 영역이 메인 다이오드 영역(1)으로 되고, 제1 P＋층(12)이 형성된 영역이 IGBT 영역(2)으로 된다. 또한, 반도체 장치(300)에는, 센스 영역(3)은, 센스 영역(31)과 센스 영역(32)을 포함하고 있다. 센스 영역(31) 및 센스 영역(32)은, 메인 IGBT 영역(2)(도 10에는 도시하고 있지 않음)과 마찬가지로 제1 P＋층(12)의 상면측에 설치되어 있다. 그 외의 구성은 반도체 장치(100)와 동일한 구성이므로, 동일한 구성에 대해 동일한 참조 번호를 부여함으로써, 중복 설명을 생략한다. 또한, 도 10에 도시하는 단면에는, 메인 영역(5) 내의 제1 P＋층(12)과 제1 N＋층(11)의 경계(선분 AB)가 도시되어 있지 않지만, 제1 실시예, 제2 실시예와 마찬가지로, 반도체 장치(300)의 메인 영역(5) 내에 제1 N＋층(11)과 제1 P＋층(12)의 경계가 존재하고 있고, 메인 다이오드 영역(1)과 메인 IGBT 영역(2)의 경계는, 제1 N＋층(11)(메인 캐소드 영역)과 제1 P＋층(12)(메인 콜렉터 영역)의 경계에 일치하고 있다.
본 실시예에서는, 도 9 및 도 10에 도시한 바와 같이, 센스 영역(31)과 센스 영역(32)은 서로 인접하여 설치되어 있다. 센스 영역(31), 센스 영역(32)은, 제1 실시예의 센스 영역(3)과 마찬가지로 각각 확산층인 P층(152)에 둘러싸여 있다. 메인 IGBT 영역(2)의 메인 콜렉터 영역과, 센스 영역(31) 및 센스 영역(32)의 센스 콜렉터 영역은, 동일한 층[제1 P＋층(12)]으로서 형성되어 있다.
센스 영역(31)은, 메인 다이오드 영역(1)에 인접하여 배치되어 있고, 센스 영역(32)은, 센스 영역(31)보다도 메인 다이오드 영역(1)으로부터 먼 위치에 배치되어 있다. 제1 P＋층(12)과 제1 N＋층(11)의 경계(선분 AB)의 일부는, 센스 영역(31)과 메인 다이오드 영역(1) 사이의 영역에 위치하고 있다. 센스 영역(31)과 센스 영역(32) 사이의 영역에서는, 제1 P＋층(12)의 상방에는, N－층(13)과 P층(152)이 형성되어 있을 뿐이고, 전기 전도에 기여하지 않는 영역으로 되어 있다.
센스 영역(31)의 센스 에미터 영역으로 되는 제2 N＋층(173e)은, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역인 제1 N＋층(11)의 센스 영역측의 단부로부터의 거리 D31이 298㎛ 이하로 되어 있다. 즉, 센스 영역(31)의 제2 N＋층(173e 내지 173h)은, 모두 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역[제1 N＋층(11)]의 센스 영역측의 단부로부터의 거리가 298㎛ 이하이고, 센스 영역(31)은, 제2 영역으로서의 조건을 만족시키고 있다. 센스 영역(32)의 센스 에미터 영역으로 되는 제2 N＋층(173d)은, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역[제1 N＋층(11)]의 센스 영역측의 단부로부터의 거리 D32가 615㎛ 이상으로 되어 있다. 즉, 센스 영역(32)의 제2 N＋층(173a 내지 173d)은, 모두 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역[제1 N＋층(11)]의 센스 영역측의 단부로부터의 거리가 615㎛ 이상이고, 센스 영역(32)은, 제1 영역으로서의 조건을 만족시키고 있다.
제1 실시예, 제2 실시예와 마찬가지로, 반도체 장치(300)의 제1 N＋층(11), 제1 P＋층(12)은 이면 전극에 접속되고, 메인 다이오드 영역(1), 메인 IGBT 영역(2)의 제2 N＋층(171a 내지 171d, 172a 내지 172d), 제2 P＋층(161a, 161c, 162a, 162c)(도 10에는 도시하고 있지 않음)은 메인 표면 전극에 접속되고, 센스 영역(31), 센스 영역(32)의 제2 N＋층(173a 내지 173h), 제2 P＋층(161a, 161c, 161e, 161g)은 센스 표면 전극에 접속된다. 센스 영역(31, 32)은 서로 인접하여 배치되어 있으므로, 예를 들어 1개의 전극 패드에 의해 접속할 수 있다.
이면 전극의 전위 Va를 메인 표면 전극의 전위 Vb, 센스 표면 전극의 전위 Vc보다도 낮게 하면(Va＜Vb, Vc), 메인 다이오드 영역(1)에서는 메인 다이오드 전류 I1이 흐르고, 메인 IGBT 영역(2)에서는 전류는 흐르지 않는다.
센스 영역(31)은, 제2 영역으로서의 조건을 만족시키고 있으므로, 도 4, 도 5에 나타낸 바와 같이, Va＜Vb, Vc일 때에는 메인 다이오드 영역(1)과 마찬가지로 센스 다이오드 전류 I11이 흐른다. 이 센스 다이오드 전류 I11의 크기는, 센스 다이오드 전류의 최대값의 90％ 이상이다. 한편, Va＞Vb, Vc, 또한 게이트 전극에 정바이어스를 인가할 때에는 센스 영역(31)에는 전류는 거의 흐르지 않는다.
센스 영역(32)은, 제1 영역으로서의 조건을 만족시키고 있으므로, 도 4, 도 5에 나타낸 바와 같이, Va＜Vb, Vc일 때에는 센스 영역(32)에는 전류는 거의 흐르지 않는다. 한편, Va＞Vb, Vc, 또한 게이트 전극에 정바이어스를 인가할 때에는 메인 IGBT 영역(2)과 마찬가지로, 센스 영역(32)에 센스 IGBT 전류 I12가 흐른다. 이 센스 IGBT 전류 I12의 크기는, 센스 IGBT 전류의 최대값의 90％ 이상이다.
본 실시예에서는, 센스 영역(31), 센스 영역(32)을 사용함으로써, 메인 영역(5)에 메인 다이오드 전류 I1이 흐르는 경우에는, 안정되고, 충분히 큰 센스 다이오드 전류 I11을 얻을 수 있다. 메인 영역에 메인 IGBT 전류 I2가 흐르는 경우에는, 안정되고, 충분히 큰 센스 IGBT 전류 I21을 얻을 수 있다. 이로 인해, 메인 다이오드 전류와 메인 IGBT 전류의 양쪽의 검지 정밀도를 향상시키는 것이 가능해진다.
본 실시예에서는, 메인 IGBT 전류를 검지하는 센스 영역(32)에 인접하여 메인 다이오드 전류를 검지하는 센스 영역(31)을 배치하고, 센스 영역(31, 32)을 1개의 센스 표면 전극에 접속하고 있다. 이에 의해, 센스 영역의 배선 등을 간략화할 수 있다.
또한, 본 실시예에서는, 센스 영역(31)(메인 다이오드 전류를 검지하기 위한 센스 영역)과 센스 영역(32)(메인 IGBT 전류를 검지하기 위한 센스 영역) 사이에, 전기 전도에 기여하지 않는 영역이 형성되어 있다. 도 9, 도 10과 같이 센스 영역(31)과 센스 영역(32)을 인접하여 배치하면, 센스 영역(31)과 센스 영역(32) 사이의 영역의 메인 캐소드 영역으로부터의 거리는, 도 4, 도 5에 나타낸 바와 같이, 센스 다이오드 전류와 센스 IGBT 전류가 불안정해지는 거리로 된다. 센스 다이오드 전류와 센스 IGBT 전류가 불안정해지는 영역을, 전기 전도에 기여하지 않는 영역으로 함으로써, 센스 다이오드 전류와 센스 IGBT 전류의 측정 정밀도가 더욱 향상된다.
또한, 도 11, 도 12에 도시하는 반도체 장치(400)와 같이, 센스 영역(31)과 센스 영역(32) 사이의 영역의 N－층(13)의 표면측의 전체에 확산층인 P층(152a)을 형성해도 된다. P층(152a)은, 소자 분리층이다. 반도체 장치(400)는, 반도체 장치(300)의 변형예이며, 센스 영역(31)과 센스 영역(32) 사이의 영역의 N－층(13)의 표면측의 전체에 P층(152a)을 형성하고 있는 점에 있어서 반도체 장치(300)와 상이하고, 그 외의 구성은, 반도체 장치(300)와 마찬가지이므로, 동일한 구성에 대해 동일한 참조 번호를 부여함으로써 중복 설명을 생략한다. 반도체 장치(400)에서는, 1개의 P층(152a)에 의해 센스 영역(31)과 센스 영역(32)을 분리하고 있으므로, 센스 영역(31)과 센스 영역(32) 사이의 거리를 짧게 할 수 있다. 구체적으로는, 도 9에 도시하는 센스 영역(31)과 센스 영역(32)의 y축 방향의 거리보다도, 도 11에 도시하는 센스 영역(31)과 센스 영역(32)의 y축 방향의 거리를 짧게 할 수 있다. 이 경우, 도 4, 도 5에 나타내는 바와 같이, 메인 캐소드 영역으로부터의 거리가 센스 다이오드 전류와 센스 IGBT 전류가 불안정해지는 거리로 되는 영역이, P층(152a)의 하방에 수습되도록 설계하는 것이 바람직하다. 이에 의해, 센스 다이오드 전류와 센스 IGBT 전류의 측정 정밀도가 더욱 향상된다.
제4 실시예
도 13은 본 실시예에 관한 반도체 장치(500)의 평면도로, 반도체 기판(50)의 메인 영역(5)과 센스 영역(3)의 경계 부분의 근방을 도시하는 도면이다. 도 14는 도 13의 ⅩIV-ⅩIV선 단면을 확대한 도면이다. 또한, 반도체 장치(500)의 전체를 도시하는 평면도는, 도 1에 도시하는 반도체 장치(100)와 마찬가지이며, 반도체 장치(500)에 있어서도, 센스 영역(3)은, 메인 영역(5)과 비교하여 작다.
반도체 장치(500)에서는, 반도체 기판(50)의 이면측에 형성된 제1 P＋층(12)과 제1 N＋층(11)의 경계(선분 AB)의 위치가 반도체 장치(100)와 다르다. 반도체 장치(500)에 있어서도, 제1 P＋층(12)과 제1 N＋층(11)의 경계(선분 AB)는, 도 13에 도시하는 x축 방향과 평행하다. 메인 영역(5)에 있어서, 제1 N＋층(11)이 형성된 영역이 메인 다이오드 영역(1)으로 되고, 제1 P＋층(12)이 형성된 영역이 메인 IGBT 영역(2)으로 된다. 센스 영역(3)은, 메인 다이오드 영역(1)과 마찬가지로, 제1 N＋층(11)이 형성되어 있는 영역과, 제1 P＋층(12)이 형성되어 있는 영역을 구비하고 있다. 센스 영역(3)을 평면에서 보았을 때의 형상은, 도 13에 도시하는 x축 방향에서 짧고, y축 방향에서 길게 되어 있는 점에 있어서도 반도체 장치(100)와 상이하다. 즉, 센스 영역(3)은, 메인 캐소드 영역의 센스 영역측의 단부와 평행한 방향(x축 방향)에서 짧고, 메인 캐소드 영역의 센스 영역측의 단부에 수직한 방향(y축 방향)에서 길다. 그 외의 구성은 반도체 장치(100)와 동일한 구성이므로, 동일한 참조 번호를 부여함으로써, 중복 설명을 생략한다. 또한, 도 14에 도시하는 단면에는, 메인 영역(5)의 단면 구조가 도시되어 있지 않지만, 제1 실시예와 마찬가지로, 반도체 장치(500)의 메인 영역(5) 내에 제1 N＋층(11)과 제1 P＋층(12)의 경계가 존재하고 있고, 메인 다이오드 영역(1)과 메인 IGBT 영역(2)의 경계는, 제1 N＋층(11)(메인 캐소드 영역)과 제1 P＋층(12)(메인 콜렉터 영역)의 경계에 일치하고 있다. 또한, 트렌치 게이트(18)의 길이 방향은, 반도체 장치(100)와 마찬가지로, x축 방향과 평행한 방향이다.
도 13, 도 14에서는, 센스 영역(3) 중, 영역(331)의 제2 N＋층(173g)은, 메인 캐소드 영역[제1 N＋층(11)]의 센스 영역(3)측의 단부(즉, 선분 AB)로부터의 거리 D51이 298㎛ 이하로 된다. 즉, 영역(331)의 제2 N＋층(173g 내지 173l)은, 모두 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역의 센스 영역(3)측의 단부로부터의 거리가 298㎛ 이하이며, 영역(331)은, 제2 영역으로서의 조건을 만족시키고 있다. 영역(332)의 제2 N＋층(173d)은, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역의 센스 영역(3)측의 단부로부터의 거리 D53이 615㎛ 이상으로 되어 있다. 즉, 영역(332)의 제2 N＋층(173a 내지 173d)은, 모두 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역의 센스 영역측의 단부로부터의 거리가 615㎛ 이상이고, 영역(332)은, 제1 영역으로서의 조건을 만족시키고 있다. 영역(333)의 제2 N＋층(173e, 173f)은, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역의 센스 영역측의 단부로부터의 거리 D52가 298㎛＜D52＜615㎛로 되어 있다. 즉, 영역(333)의 제2 N＋층(173e, 173f)은, 제1 영역으로서의 조건도, 제2 영역으로서의 조건도 만족시키고 있지 않다. 영역(333)은, 영역(331) 및 영역(332)과 비교하여, 소자 면적(반도체 기판을 평면에서 보았을 때의 면적)이 작다.
센스 영역(3)은, 영역(331)을 갖고 있으므로, 메인 영역에 메인 다이오드 전류 I1이 흐르는 경우에, 안정되고, 충분히 큰 센스 다이오드 전류 I11을 얻을 수 있다. 또한, 센스 영역(3)은, 영역(332)을 갖고 있으므로, 메인 영역에 메인 IGBT 전류 I2가 흐르는 경우에, 안정되고, 충분히 큰 센스 IGBT 전류 I21을 얻을 수 있다. 영역(333)은, 센스 다이오드 전류 I11, 센스 IGBT 전류 I21이 불안정해지는 영역이지만, 영역(331) 및 영역(332)과 비교하여, 영역(333)은, 소자 면적이 작으므로, 영역(331)에 의한 메인 다이오드 전류의 검지 정밀도, 영역(332)에 의한 메인 IGBT 전류의 검지 정밀도를 충분히 확보할 수 있다. 제3 실시예와 같이 2개의 센스 영역을 사용하여 메인 다이오드 전류와 메인 IGBT 전류를 검지하는 경우와 비교하여, 본 실시예에서는 센스 영역의 설치 스페이스를 작게 할 수 있다.
또한, 반도체 장치(500)에 관한 센스 영역(3)은, 센스 영역(3)을 평면에서 보았을 때의 형상이, 메인 캐소드 영역의 센스 영역측의 단부 테두리와 평행한 방향[트렌치 게이트(18)와 평행한 방향]에서 짧고, 메인 캐소드 영역의 센스 영역측의 단부 테두리에 수직한 방향[트렌치 게이트(18)에 수직한 방향]에서 길어지도록 설계되어 있다. 이로 인해, 센스 영역(3)의 소자 면적에 대해, 메인 캐소드 영역의 센스 영역(3)측의 단부로부터의 거리 D52가 298㎛＜D52＜615㎛로 되어 있는 영역(333)의 소자 면적의 비율이 작아진다. 영역(333)의 소자 면적을 영역(331) 및 영역(332)의 소자 면적과 비교하여 작게 함으로써, 메인 다이오드 전류와 메인 IGBT 전류의 검지 정밀도를 향상시킬 수 있다.
상기한 본 발명에 관한 실시예 및 변형예에 따르면, 다이오드와 IGBT가 동일 반도체 기판의 메인 영역에 형성되어 있는 반도체 장치에 있어서, 센스 영역에 흐르는 센스 다이오드 전류, 센스 IGBT 전류를, 안정화하고, 충분히 큰 전류로서 얻을 수 있으므로, 센스 영역에 의한 메인 IGBT 전류, 메인 다이오드 전류의 검지 정밀도를 향상시킬 수 있다. 또한, 상기한 실시예 및 변형예에서는, 메인 영역에 있어서, 메인 캐소드 영역과 메인 콜렉터 영역이 인접하고 있었지만, 메인 캐소드 영역과 메인 콜렉터 영역 사이에, 다른 반도체층이 형성되어 있어도 된다.
또한, 상기한 실시예 및 변형예에 기재된 반도체 장치는, 종래의 반도체 장치의 제조 공정에 사용되어 있는 기술을 응용하여 제조할 수 있다. 종래의 반도체 장치의 제조 공정을 대폭 변경하는 일 없이 제조할 수 있으므로, 제조 공정에서의 수고나 비용, 시간을 대폭으로 증대시키는 일 없이 제조하는 것이 가능하다.
이상, 본 발명의 실시예에 대해 상세하게 설명하였지만, 이들은 예시에 지나지 않고, 특허청구의 범위를 한정하는 것은 아니다. 특허청구의 범위에 기재된 기술에는, 이상에 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것이고, 출원 시 청구항의 조합으로 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성할 수 있는 것이고, 그 중의 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.

Claims (6)

  1. 메인 영역과, 센스 영역을 포함하는 반도체 기판을 구비하고 있고,
    반도체 기판을 평면에서 보았을 때, 센스 영역이 메인 영역보다도 작은 반도체 장치이며,
    메인 영역은,
    반도체 기판의 표면에 형성된 제1 도전형의 메인 애노드 영역과,
    메인 애노드 영역의 하측에 형성된 제2 도전형의 메인 다이오드 드리프트 영역과,
    메인 다이오드 드리프트 영역의 하측에서 반도체 기판의 이면에 형성된 제2 도전형의 메인 캐소드 영역을 갖는 메인 다이오드와,
    반도체 기판의 이면에 형성된 제1 도전형의 메인 콜렉터 영역과,
    메인 콜렉터 영역의 상측에 형성된 제2 도전형의 메인 드리프트 영역과,
    메인 드리프트 영역의 상측의 반도체 기판의 표면에 형성된 제1 도전형의 메인 보디 영역과,
    메인 보디 영역의 표면의 일부에 형성된 제2 도전형의 메인 에미터 영역과,
    메인 에미터 영역의 표면으로부터 메인 보디 영역과 메인 드리프트 영역이 접하는 깊이까지 형성된 메인 절연 게이트 전극을 갖는 메인 IGBT를 포함하고 있고,
    센스 영역은,
    반도체 기판의 이면의 적어도 일부에 형성된 제1 도전형의 센스 콜렉터 영역과,
    센스 콜렉터 영역의 상측에 형성된 제2 도전형의 센스 드리프트 영역과,
    센스 드리프트 영역의 상측의 반도체 기판의 표면에 형성된 제1 도전형의 센스 보디 영역과,
    센스 보디 영역의 표면의 일부에 형성된 제2 도전형의 센스 에미터 영역과,
    센스 에미터 영역의 표면으로부터 센스 보디 영역과 센스 드리프트 영역이 접하는 깊이까지 형성된 센스 절연 게이트 전극을 갖고 있고,
    센스 영역은, 제1 영역을 갖고 있고, 제1 영역의 센스 에미터 영역은, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역으로부터의 거리가 615㎛ 이상인, 반도체 장치.
  2. 제1항에 있어서, 센스 영역은, 제2 영역을 더 갖고 있고, 제2 영역의 센스 에미터 영역은, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역으로부터의 거리가 298㎛ 이하인, 반도체 장치.
  3. 제2항에 있어서, 반도체 기판을 평면에서 보았을 때, 센스 드리프트 영역과, 센스 보디 영역과, 센스 에미터 영역과, 센스 절연 게이트 전극은, 제1 영역으로부터 제2 영역까지 연속해서 형성되어 있는, 반도체 장치.
  4. 제2항에 있어서, 제1 영역과 제2 영역 사이의 적어도 일부에는, 반도체 기판의 표면으로부터 깊이 방향으로 연장되는 확산층이 형성되어 있는, 반도체 장치.
  5. 제4항에 있어서, 반도체 기판을 평면에서 보았을 때, 확산층은, 메인 캐소드 영역과의 거리가 298㎛보다 크고, 615㎛보다 작은 영역에 형성되어 있는, 반도체 장치.
  6. 메인 영역과, 센스 영역을 포함하는 반도체 기판을 구비하고 있고,
    반도체 기판을 평면에서 보았을 때, 센스 영역이 메인 영역보다도 작은 반도체 장치이며,
    메인 영역은,
    반도체 기판의 표면에 형성된 제1 도전형의 메인 애노드 영역과,
    메인 애노드 영역의 하측에 형성된 제2 도전형의 메인 다이오드 드리프트 영역과,
    메인 다이오드 드리프트 영역의 하측에서 반도체 기판의 이면에 형성된 제2 도전형의 메인 캐소드 영역을 갖는 메인 다이오드와,
    반도체 기판의 이면에 형성된 제1 도전형의 메인 콜렉터 영역과,
    메인 콜렉터 영역의 상측에 형성된 제2 도전형의 메인 드리프트 영역과,
    메인 드리프트 영역의 상측의 반도체 기판의 표면에 형성된 제1 도전형의 메인 보디 영역과,
    메인 보디 영역의 표면의 일부에 형성된 제2 도전형의 메인 에미터 영역과,
    메인 에미터 영역의 표면으로부터 메인 보디 영역과 메인 드리프트 영역이 접하는 깊이까지 형성된 메인 절연 게이트 전극을 갖는 메인 IGBT를 포함하고 있고,
    센스 영역은,
    반도체 기판의 이면의 적어도 일부에 형성된 제1 도전형의 센스 콜렉터 영역과,
    센스 콜렉터 영역의 상측에 형성된 제2 도전형의 센스 드리프트 영역과,
    센스 드리프트 영역의 상측의 반도체 기판의 표면에 형성된 제1 도전형의 센스 보디 영역과,
    센스 보디 영역의 표면의 일부에 형성된 제2 도전형의 센스 에미터 영역과,
    센스 에미터 영역의 표면으로부터 센스 보디 영역과 센스 드리프트 영역이 접하는 깊이까지 형성된 센스 절연 게이트 전극을 갖고 있고,
    센스 영역은, 제2 영역을 갖고 있고, 제2 영역의 센스 에미터 영역은, 반도체 기판을 평면에서 보았을 때 메인 캐소드 영역으로부터의 거리가 298㎛ 이하인, 반도체 장치.
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