KR101272064B1 - 반도체 장치 - Google Patents

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아야 미야자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 반도체 장치는 제 1 도전층, 제 2 도전층, 콘택트 홀을 갖고서 상기 제 1 도전층과 제 2 도전층 사이에 형성된 절연층, 및 상기 제 1 도전층과 제 2 도전층에 접속되는 제 3 도전층의 단부의 적어도 일부가 콘택트 홀 내부에 형성되는 제 3 도전층을 구비한다. 상기 제 2 도전층이 상기 제 3 도전층에 접속되는 콘택트 홀 가까이에, 상기 제 3 도전층이 그 사이에 끼워진 상기 제 1 절연층을 갖는 상기 제 2 도전층과 중첩되지 않고, 상기 제 3 도전층의 단부가 제 1 절연층 상에 형성되지 않는다. 이것은 상기 제 3 도전층의 침하(depression)와 융기(projection)가 억제되도록 한다.
침하와 융기, 콘택트 홀, 스핀 코팅, 오리엔테이션 막, 멀티-와이어링

Description

반도체 장치 {Semiconductor device}
도 1a 내지 1c는 본 발명의 반도체 장치를 도시하는 상부 및 횡단면도.
도 2a 내지 2c는 본 발명의 반도체 장치를 도시하는 상부 및 횡단면도.
도 3a 내지 3c는 본 발명의 반도체 장치를 도시하는 상부 및 횡단면도.
도 4a 내지 4c는 본 발명의 반도체 장치를 도시하는 상부 및 횡단면도.
도 5a 내지 5b는 본 발명의 반도체 장치를 도시하는 상부 및 횡단면도.
도 6a 내지 6b는 본 발명의 반도체 장치를 도시하는 횡단면도.
도 7a 내지 7c는 본 발명의 반도체 장치를 도시하는 상부 도면.
도 8a 내지 8c는 본 발명의 반도체 장치를 도시하는 상부 및 횡단면도.
도 9a 내지 9c는 본 발명의 반도체 장치를 제조하는 단계를 도시한 횡단면도.
도 10은 본 발명의 반도체 장치의 등가 회로도를 도시한 도면.
도 11은 본 발명의 반도체 장치를 도시하는 횡단면도.
도 12는 본 발명의 반도체 장치를 도시하는 횡단면도.
도 13a 내지 13c는 본 발명의 반도체 장치를 도시하는 상부 도면.
도 14는 본 발명의 반도체 장치를 도시하는 투시도.
도 15a 내지 15f는 본 발명의 반도체 장치를 도시하는 투시도.
도 16a내지 16c는 본 발명의 반도체 장치를 도시하는 상부 및 횡단면도.
도 17a내지 17b는 본 발명의 반도체 장치를 도시하는 상부 및 횡단면도.
도 18a내지 18b는 본 발명의 반도체 장치를 도시하는 상부 및 횡단면도.
도 19a내지 19c는 본 발명의 반도체 장치를 도시하는 상부 및 횡단면도.
도 20은 본 발명의 반도체 장치를 도시하는 횡단면도.
도 21a 내지 21c는 종래 실시예의 반도체 장치와 본 발명의 반도체 장치를 도시하는 상부 도면.
도 22a 내지 22d는 본 발명의 반도체 장치를 도시하는 횡단면도.
도 23a 내지 23d는 종래의 반도체 장치를 도시하는 횡단면도.
본 발명은 와이어(wire)가 적층되는 반도체 장치에 관한 것이다.
최근에, 와이어링(wiring) 기판들과 반도체 장치들, 더욱이 집적 공정에 대한 반도체 소자들의 집적도가 증가하고 있다. 이것은 와이어 폭을 더 좁게 하고 와이어의 개수를 증가시킨다. 더욱이, 와이어링을 멀티-와이어링으로 만듦으로써 반도체 장치의 면적의 소형화가 시도된다.
반도체 장치를 형성하는 반도체 소자의 대표적인 예로서, 박막 트랜지스터가 도 16a내지 도 16c에 참고로 도시된다. 도 16a는 박막 트랜지스터의 상부를 도시하고, 도 16b와 16c는 각각 도 16a의 라인 A-B와 C-D를 따라 취해진 횡단면을 도시한다. 도 16a에서, 도 16b와 16c에 도시된 기판(101), 절연층(102, 107, 115) 및 게이트 절연층(104)이 생략된다.
도 16b에 도시된 바와 같이, 박막 트랜지스터(110)에서 반도체 영역(103)과 게이트 전극(105)은 게이트 절연층(104)에 의해 절연되고 게이트 전극(105)과 와이어들(108,109)은 절연층(107)에 의해 절연된다. 더욱이, 도전층(106)은 게이트 절연층(104)상에 게이트 전극(105)과 동시에 형성되고, 도전층(106)과 와이어(109)는 그들 사이에 끼워진 절연층 (107)에 의해 절연된다.
더욱이, 와이어(108)는 절연층(107)에 형성된 콘택트 홀(111)을 통해 반도체 영역(103)의 소스 영역과 드레인 영역 중의 하나에 접속된다. 더욱이, 와이어(109)는 절연층(107)에 형성된 콘택트 홀(112)을 통해 반도체 영역(103)의 소스 영역과 드레인 영역 중 하나에 접속된다. 와이어(109)는 절연층(107)에 형성된 콘택트 홀 (113)을 통해 도전층(106)에 접속된다.
이러한 구조는 반도체 영역, 게이트 전극, 와이어 등을 박막 트랜지스터에 적층하는 것을 가능하게 한다.
도 16a에 도시된 바와 같이, 콘택트 홀 (111 내지 113) 각각의 영역보다 더 큰 횡단면 영역을 갖도록 와이어(108,109)가 형성된다. CVD 방법 또는 스퍼터링(sputtering) 방법 같은 박막 형성 방법으로 절연층(107)을 형성하는 경우에, 절연층(107)의 표면이 평평해지지 않아서 절연층(107)의 기반으로 작용하는 층의 침하와 융기에 의해 영향을 받는다. 이렇게, 도 16b에 도시된 바와 같이 와이어(108, 109) 및 절연층(107)의 표면 상에 침하와 융기가 증가한다.
액정 표시 장치에서 화소 전극을 구동하는 소자가 그러한 박막 트랜지스터를 이용하여 형성된다면, 절연층의 침하와 융기는 오리엔테이션 막이 일정하게 문질러지지 않도록 한다. 이것은 액정의 방향이 왜곡되어, 이미지 품질이 저하되는 문제점을 야기한다. 그러므로, 평평해졌던 절연층(115)이 절연층(107)과 와이어(108, 109) 상에 형성된다.
절연층(115) 형성 방법으로서, CVD 방법 또는 PVD 방법으로 형성된 절연막이 CMP 등에 의해 닦임(polishing)으로써 평평해지는 방법이나, 양호하게 평탄해진 절연층이 코팅 방법으로 형성되는 방법이 주어진다.
코팅 방법에 의해 양호하게 평탄한 절연층(115)을 형성하는 경우에, 절연층을 형성하는 화합물이 스핀(spin) 코팅방법 또는 슬릿(slit) 코팅방법 같은 코팅방법으로 공급되는 식으로 절연층(115)이 형성되어 화합물이 주어진다. 그러나, 절연층(107)의 침하 부분에 절연층(115)을 두껍게 형성할 필요가 있어서, 절연층(115)을 통해 절연층(115)을 기반으로 작용하는 와이어(108,109)는 그의 융기 부분이 얇게 된다. 그 결과, 침하와 융기 차이가 거의 없는 와이어와 절연층상에 절연층을 형성하는 경우를 비교함으로써, 절연층(115)을 형성하는 화합물의 양이 증가하고 원자재 단가가 상승할 뿐더러 생산성이 감소한다. 더욱이, 절연층(115)이 감광 물질로 형성되어 나중 단계에서 노광 되는(light-exposed) 경우에, 막이 두껍다면 노광 시간이 연장되는 문제가 발생한다.
더욱이, 도 16b에 도시된 바와 같이, 두꺼운 도전층(106)이 절연층(107)으로 중첩되는 와이어(109)의 영역(116)에서의 침하와 융기 차이는, 절연층(107)이 도전층(106)과 중첩되지 않는 와이어(109)의 영역(117)에서의 것보다 더 크다. 이렇게, 화합물의 일정한 공급이 영역 (116, 117)에서 방해받아서 절연층(115)의 막 두께가 영역(116)에서 감소하게 된다. 따라서, 절연층(115) 상에 형성된 와이어가 쉽게 와이어(109)에 의해 쉽게 단락되는 문제가 발생한다.
그러므로, 본 발명의 목적은 와이어의 침하와 융기 차이를 완화할 수 있는 구조를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 한 가지 특징에 따른 반도체 장치는 제 1 도전층, 제 1 도전층 상의 절연층, 상기 절연층에 형성된 적어도 하나의 콘택트 홀(contact hole), 및 상기 절연층 상에 형성되고 콘택트 홀에서 상기 제 1 도전층과 접촉하는 상기 제 2 도전층을 포함하고, 상기 제 2 도전층 끝 부분의 일부가 콘택트 홀 내에 위치하고, 상기 제 2 도전층의 끝 부분의 일부가 상기 제 1 도전층과 접한다.
상기 제 2 도전층은 부분적으로 상기 제 1 도전층과 중첩된다.
더욱이, 상기 제 2 도전층은 제 1 막 두께의 영역과 제 2 막 두께의 영역을 포함하고, 상기 제 1 막 두께는 상기 제 2 막 두께보다 얇고, 상기 제 1 도전층은 상기 제 2 도전층의 제 1 막 두께의 영역에서의 제 2 도전층에 접속된다.
더욱이, 화소 전극은 상기 제 2 도전층에 접속되도록 제공된다.
더욱이, 제 2 도전층에 접속되는 제 1 도전층의 끝 부분의 일부가 콘택트 홀 내에 형성된다.
본 발명의 한 가지 특징에 따른 반도체 장치는 제 1 도전층, 제 2 도전층, 상기 제 1 도전층과 상기 제 2 도전층 사이에 형성되고 콘택트 홀을 갖는 절연층과, 상기 제 1 도전층과 상기 제 2 도전층에 접속되고 상기 도전층의 적어도 끝 부분의 일부가 콘택트 홀 내에 형성되는 제 3 도전층을 포함한다.
게다가, 본 발명의 한 가지 특징에 따른 반도체 장치는 제 1 도전층, 제 2 도전층, 상기 제 1 도전층과 상기 제 2 도전층 사이에 형성되고 콘택트 홀을 갖는 절연층과, 상기 제 1 도전층과 상기 제 2 도전층에 접속되고, 상기 제 2 도전층에 접속된 적어도 끝 부분의 일부가 콘택트 홀 내에 형성되는 제 3 도전층을 포함한다.
상기 제 3 도전층에 접속된 상기 제 2 도전층의 끝 부분의 일부가 콘택트 홀 내에 형성된다.
더욱이, 상기 제 1 도전층이 상기 제 3 도전층에 접속되는 콘텍트 홀이 상기 제 2 도전층이 상기 제 3 도전층에 접속되는 콘택트 홀과 다를 수 있다. 더욱이, 제 1 도전층이 제 3 도전층에 접속되는 콘택트 홀이, 제 2 도전층이 제 3 도전층에 접속되는 콘택트 홀과 같을 수 있다.
상기 1 콘택트 홀과 상기 제 2 콘택트 홀을 절연하는 절연층이 제 1 도전층과 제 2 도전층 사이에 제공될 수 있다. 제 2 도전층이 제 1 도전층의 일부와 중첩될 수 있다.
제 2 도전층이 제 1 막 두께의 영역과 제 2 막 두께의 영역을 포함하고, 제 1 막 두께가 제 2 막 두께보다 더 얇고, 제 3 도전층이 제 2 도전층의 제 1 막 두께를 갖는 영역에서의 제 2 도전층에 접속된다.
화소 전극이 제 2 도전층에 접속되도록 제공된다.
제1 트랜지스터의 드레인 영역 또는 소스 영역이 제 1 도전층으로 사용될 수 있고, 제 2 트랜지스터의 게이트 영역이 제 2 도전층으로 사용될 수 있다. 제 3 도전층으로서 소스 영역과 드레인 영역 중 하나에 게이트 전극을 접속하는 와이어가 사용될 수 있다.
본 발명의 한 가지 특징에 따른 반도체 장치는, 제 1 도전층과 이것에 접속된 제 2 도전층을 포함하고, 제 2 도전층의 끝 부분의 적어도 일부가 콘택트 홀 내에 위치한다. 환언하면, 제 1 도전층이 제 2 도전층에 접속되는 콘택트 홀 가까이 그들 사이에 끼인 제 1 절연층을 구비하지 않고 제 2 도전층이 제 1 도전층에 중첩되고, 제 2 도전층의 끝 부분이 제 1 절연층 상에 형성되지 않는다. 이것은 제 2 도전층의 침하와 융기를 줄인다.
이것은 역시 제 2 도전층 상에 형성된 제 2 절연층의 침하와 융기를 감소시키는 것이 가능하다.
본 발명의 반도체 장치에서, 제 1 도전층과 제 2 도전층에 접속하는 제 3 도전층과 제 2 도전층은 콘택트 홀에서 서로 접속되고, 제 3 도전층의 끝 부분의 적어도 일부가 콘택트 홀 내에 위치한다. 환언하면, 제 2 도전층이 제 3 도전층에 접속되는 콘택트 홀 가까이에 제 3 도전층은 그들 사이에 끼인 제 1 도전층을 갖는 제 2 도전층과 중첩되지 않고, 제 3 도전층의 끝 부분이 제 1 절연층 상에 형성되지 않는다. 이런 이유로, 제 3 도전층의 침하와 융기의 감소가 가능하다.
이렇게, 제 3 도전층 상에 형성된 제 2 절연층의 침하와 융기는 역시 감소될 수 있다. 코팅 방법에 의해 양호하게 평탄해진 제 2 절연층을 형성하는 경우에, 제 2 절연층을 두껍게 형성할 필요가 없고; 따라서 원자재를 줄일 수 있다. 이것은 원가 절감과 높은 생산성을 가능케 한다.
제2 절연층을 감광 물질로 형성하는 경우에, 제 2 절연층을 비교적 일정한 두께로 형성하는 것이 가능하다. 전과 비교하여, 제 2 절연층을 두껍게 형성할 필요가 없기에 노광 시간을 줄일 수 있다. 이것은 생산성 향상을 가져온다.
더욱이, 제 2 절연층 위와 아래에 형성된 도전층이 단락되지 않도록 제 2 절연층의 침하와 융기의 감소가 가능하여, 반도체 장치의 신뢰성을 향상시키고 생산성을 증대시킨다.
게다가, 제 2 절연층의 침하와 융기의 감소가 가능하고; 상부 및 하부 전극 사이에 끼인 유기 화합물 층이 얇은 EL 소자 같은 소자가 제 2 절연층 상에 형성된 상부 및 하부 전극 사이에 좁은 간격으로 형성될지라도 상부와 하부 전극이 단락되지 않도록 하는 것이 가능하고; 반도체 장치의 신뢰성 향상이 가능하고; 생산량 증가가 가능하다.
더욱이, 코팅 방법에 의해 양호하게 평평한 제 2 절연층을 형성하는 경우에, 원자재의 일정치 않은 공급이 억제될 수 있다. 이렇게, 제 2 절연층 상에 형성된 제 3 도전층과 제 4 도전층 사이의 단락을 피하는 것이 가능하다. 이것은 아주 신뢰할 만한 반도체 장치의 제조를 가능하게 한다.
여기에 실시예 모드와 실시예가 도면을 참조하여 기술된다. 그러나, 본 발명이 다른 많은 방식으로 구현될 수 있기에, 본 발명의 범위를 벗어 나지 않고서 본 발명의 모드와 상세 내용이 여러 가지로 변경될 수 있다는 것을 해당 분야의 기술자는 쉽게 이해할 것이다. 그러므로, 본 발명은 여기 나타난 실시예 모드와 실시예 의 기술 내용에 제한되는 것으로 해석되지 않는다. 실시예 모드와 실시예를 설명하는 도면에서, 동일 부분 또는 유사한 기능을 갖는 부분은 동일한 참조 번호로 표시되고, 그러한 부분의 설명은 반복되지 않는다.
〔실시예 모드1〕
본 실시예 모드는, 도전층 사이에 삽입된 절연층으로 형성된 다수의 도전층이 콘택트 홀 내에 서로 접속되고, 한 개 도전층의 끝 부분의 적어도 일부가 콘택트 홀 내에 위치하는 반도체 장치를 기술한다. 도 1a 내지 1c를 참고하여, 통상적으로 본 실시예 모드는 반도체 장치를 기술하는 데 이것은 제 1 도전층과 제 2 도전층에 접속된 제 3 도전층을 포함하고, 제 2 도전층과 제 3 도전층은 콘택트 홀 내에 서로 접속되고, 제 3 도전층의 끝 부분이 콘택트 홀 내에 위치하고, 제 3 도전층이 다른 콘택트 홀 내에 제 1 도전층과 제 2 도전층에 접속된다.
제1 트랜지스터의 반도체 영역의 소스 영역과 드레인 영역 중 하나가 제 1 도전층으로 이용되고, 제 2 트랜지스터의 전극이 제 2 도전층으로 이용되고, 게이트 전극을 소스 영역과 드레인 영역 중 하나로 접속하는 와이어가 제 3 도전층으로 이용된다. 여기, 제 1 트랜지스터와 제 2 트랜지스터가 박막 트랜지스터이다.
이런 실시예 모드에서, 제 1 도전층이 바람직하게 20 ~ 100nm의 두께이고, 더욱 바람직하게는 40 ~ 60nm이다. 제 2 도전층이 바람직하게 200 ~ 600nm의 두께이고, 더욱 바람직하게는 300 ~ 500nm이다.
제1 트랜지스터의 소스 영역 또는 드레인 영역이 본 실시예 모드에서 제 1 도전층으로 기술되었지만, 본 발명은 이것에 국한되지 않고, 금속 층을 이용하여 형성된 와이어, 전극, 단자, 화소 전극 등이 제 1 도전층으로 적절히 이용될 수 있다. 더욱이, 제 2 트랜지스터의 게이트 전극이 본 실시예 모드에서 제 2 도전층으로 기술되었지만, 본 발명은 이것에 국한되지 않고 금속 층을 이용하여 형성된 와이어, 다른 전극, 단자, 화소 전극, 소스 영역, 드레인 영역 등이 제 2 도전층으로 적절히 이용될 수 있다.
도 1a는 제 1 트랜지스터의 상부를 도시하고 도 1b와 1c는 각각 도 1a의 라인 A-B와 C-D를 따라 취해진 횡단면도이다. 도 1a에서, 도 1b및 1c에 도시된 기판 (101), 절연층(102,107) 및 게이트 절연층(104)이 생략된다.
도 1b에 도시된 바와 같이, 절연층(102)이 기판(101) 상에 형성되고, 박막 트랜지스터(110)가 절연층(102)상에 제 1 트랜지스터로 형성된다. 박막 트랜지스터(110)가 절연층(102), 게이트 전극(105), 와이어(108,109), 반도체 영역(103)과 게이트 전극을 절연하는 게이트 절연층(104), 및 게이트 전극(105)과 와이어(108,109)를 절연하는 절연층(107)상에 형성된 반도체 영역(103)을 구비한다.
더욱이, 게이트 전극(105)으로서 동시에 형성된 제 2 트랜지스터의 게이트 전극(이후 게이트 전극 106으로 언급)으로 작용하는 도전층이 게이트 절연층(104) 상에 형성된다.
본 실시예 모드에서, 제 3 도전층인 와이어(109)가 절연층(107)에 형성된 콘택트 홀(112)에서 제 1 도전층인 반도체 영역의 소스 영역 또는 드레인 영역에 접속된다. 더욱이, 제 3 도전층인 와이어(109)가 절연층(107)에서 형성된 콘택트 홀 (113)에서 제 2 도전층인 게이트 전극(106)에 접속된다. 더욱이, 제 3 도전층인 와이어(109)의 끝 부분의 일부가 콘택트 홀(113) 내에 위치한다. 따라서, 제 3 도전층인 와이어(109)의 끝 부분이, 제 3 도전층인 와이어(109)가 제 2 도전층인 게이트 전극(106)과 중첩되는 영역에서 절연층(107) 상에 형성되지 않아서, 와이어의 침하와 융기가 줄어둘 수 있다. 특히, 두꺼운 도전층(여기, 제 2 도전층인 게이트 전극(106)과 제 3 도전층인 와이어(109)가 서로 접촉하는 영역에서, 도전층의 끝 부분이 절연층 상에 형성되지 않기에 와이어의 침하와 융기가 줄어들 수 있다.
더욱이, 제 2 도전층인 게이트 전극(106)의 끝 부분이 제 3 도전층인 와이어 (109)와 접촉하고 역시 콘택트 홀(113) 내에 위치한다.
제1 도전층인 소스 영역 또는 드레인 영역을 포함하는 반도체 영역(103)이 20 ~ 100nm의 두께, 더욱이 40 ~ 60nm를 갖는다면, 제 3 도전층인 와이어(109)가 반도체 영역(103)과 중첩되는 일부의 절연층(107) 상에 형성될 수 있다. 이것은 제 1 도전층인 소스 영역 또는 드레인 영역을 포함하는 반도체 영역(103)이 제 2 도전층인 게이트 전극(106)보다 더 얇기 때문으로, 반도체 영역(103)과 중첩되는 일부의 절연층(107) 상에 와이어(109)가 게이트 전극(105)을 덮는 절연층(107)의 표면으로부터 융기할 것 같지 않다.
도 1c에서 도시된 바와 같이, 와이어(109)의 끝 부분이 절연층(107) 상에 형성되지 않지만 제 2 도전층인 게이트 전극(106)상에 형성된다. 더욱이, 제 2 도전층인 게이트 전극(106)과 와이어(109)의 끝 부분이 콘택트 홀(113) 내에 위치한다.
제2 도전층인 게이트 전극(106)과 제 3 도전층인 와이어(109)의 끝 부분의 콘택트 홀(113) 내에 위치하는 도 1c에 도시된 형상 대신에, 제 2 도전층인 게이트 전극(106)이 제 3 도전층인 와이어(109)에 접속되는 콘택트 홀이 도 8a, 8c에 도시된 형상을 갖는데 이것은 절연층(171)의 끝 부분이 제 2 도전층인 게이트 전극(106) 상에 위치한다. 환언하면, 제 2 도전층인 게이트 전극(106)과 제 3 도전층인 와이어(109)가 서로 접촉하는 영역 가까이에, 제 2 도전층인 게이트 전극(106)의 끝 부분이 절연층(171)으로 덮임으로써 노출되지 않고, 제 3 도전층인 와이어(109)의 끝 부분이 노출된다.
본 실시예 모드에서, 콘택트 홀(111, 112)의 각각의 상면(上面)이 적절히 원형, 장방형, 타원형 등을 갖는다. 더욱이, 콘택트 홀(113)의 개수가 하나지만 그 개수가 하나 이상일 수 있다.
여기, 제 1 트랜지스터인 박막 트랜지스터(110)의 구조가 기술된다.
기판(101)으로서, 나중 단계에서 처리 온도를 견딜 수 있는 유리 기판,석영 기판, 세라믹 기판, 플라스틱 기판, 실리콘 웨이퍼, 금속판 등이 사용될 수 있다. 기판용으로 유리 기판, 금속 기판 등을 사용하는 경우에, 기판에서 나중에 형성된 반도체 층으로 불순물이 확산되는 것을 방지하기 위해 절연층(102)을 제공하는 것이 바람직하다. 절연층(102)은 실리콘 산화물(SiOX), 실리콘 질화물(SiNX), 실리콘 산질화물(oxynitride), 알루미늄 질화물(AlNX) 등으로 형성된다. 기판(101)으로서, SOI(절연체 상의 실리콘)등이 역시 형성될 수 있다. 기판(101)이 유리 기판이면, 320mm ×400mm, 370mm ×470mm, 550mm ×650mm, 600mm ×720mm, 680mm × 880mm, 1000mm × 1200mm, 1100mm × 1250mm, 또는 1150mm ×1300mm의 크기의 커다란 기판이 사용될 수 있다. 기판(101)으로서 플라스틱 기판을 사용하는 경우에, PC(폴리탄산 에스텔), PES(폴리에틸렌 설폰산염), PET(폴리에틸렌 테레프탈린),또는 PEN(폴리에틸렌 나프탈린) 같은 비교적 높은 유리 전환점을 갖는 물질이 바람직하게 사용된다. 더욱이, 유리 기판, 석영 기판, 또는 실리콘 웨이퍼가 기판(101)으로 사용된다면, 기판이 닦인다. 이러한 단계는 나중에 형성될 반도체 장치를 얇게 하는 것이 가능하다.
절연층(102)으로서 실리콘 산화물(SiOX), 실리콘 질화물(SiNX), 또는 실리콘 산질화물을 형성하는 경우에, 기판(101)의 표면을 고밀도 플라즈마로 처리함으로써 절연층(102)이 형성된다. 전자 밀도가 1 × 1011 내지 1 × 1013/cm3의 범위이고, 전자 온도가 2eV 또는 그 이하, 이온 에너지가 5eV 또는 그 이하인 조건 아래 예를 들어 2.45GHz의 극초단파를 이용하여 고밀도 플라즈마가 발생된다. 실제 종류의 운동에너지는 그러한 고밀도 플라즈마 아래 낮고, 플라즈마에 따른 손상은 종래 플라즈마 처리와 비교하여 거의 없어서 결점이 없는 막을 형성한다.
예를 들어, 기판(101)의 표면은 질소와 노우블(noble) 가스를 포함하는 공기, 질소, 산소,및 노우블 가스를 포함하는 공기 또는 암모니아와 노우블 가스를 포함하는 공기하에 전술한 고밀도 플라즈마 처리를 함으로써 질화될 수 있다. 유리 기판, 석영 기판, 실리콘 웨이퍼 등이 기판(101)으로서 사용된다면, 주성분으로 실리콘과 질소를 포함하는 실리콘 질화층은 전술한 고밀도 플라즈마 처리에 의한 질화 처리를 통해 기판(101)의 표면 상에 형성될 수 있다. 플라즈마 CVD 방법에 의해 이러한 실리콘 질화 층 상에 실리콘 산화물층 또는 실리콘 산-질화물층을 형성함으 로써 절연층(102)은 다수의 층의 이용으로 형성된다.
고밀도 플라즈마에 의해 유사하게 질화 처리를 실리콘 산화물층, 실리콘 산-질화물층 등의 표면에 실행함으로써, 주성분으로서 질소와 실리콘을 포함하는 실리콘 질화 층이 형성될 수 있다.
여기에, 유리 기판이 기판(101)으로 이용된다. 더욱이, 실리콘 질화물층이 플라즈마 CVD 방법에 의해 절연층(102)으로 형성된다.
박막 트랜지스터의 반도체 영역(103)이 크리스털 구조를 갖는 반도체로 형성된 층이고, 비-단일 크리스털 반도체 또는 단일 크리스털 반도체가 이용될 수 있다. 특히, 레이저 방사와 열 처리의 조합을 통한 결정화에 의해 얻어진 크리스털 반도체, 열 처리를 통한 결정화에 의해 얻어진 크리스털 반도체, 레이저 방사를 통해 비결정질 또는 미정질의 반도체를 결정화함으로써 얻어진 크리스털 반도체를 이용하는 것이 바람직하다. 열처리에서, 니켈 같은 실리콘 반도체의 결정화를 촉진하도록 하는 기능을 갖는 금속 소자를 이용하는 결정화(crystallization)방법이 적절히 이용될 수 있다.
레이저 방사를 통해 반도체를 결정화하는 경우에, 연속 웨이브 레이저 빔(CW 레이저 빔) 또는 펄스 발생 레이저 빔의 이용이 가능하다. 여기 사용될 수 있는 레이저 빔으로, 다음에서 방사된 하나 이상의 레이저 빔이 주어질 수 있다: Ar 레이저, Kr 레이저, 또는 엑사이머 레이저 같은 가스 레이저; 레이저의 매체는 단일-크리스털 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4 또는 폴리-크리스털(세라믹) YAG, Y2O3, YVO4, YAlO3, 또는 GdVO4, 이들 각각은 하나 이상의 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta와 도핑된다; 유리 레이저; 루비 레이저; 알렉산드라이트 레이저; Ti:사파이어 레이저; 구리 증기 레이저; 및 금 증기 레이저. 그러한 레이저의 기본 파와 기본 파의 제 2 내지 제 4 하모닉스를 냄으로써, 커다란 알갱이 크기의 크리스털이 얻어질 수 있다. 예를 들어, Nd:YVO4 레이저(기본 파: 1064 nm)의 제 2 하모닉(532 nm) 또는 제 3 하모닉(355 nm)이 이용될 수 있다. 이때에, 레이저는 약 0.01 ~ 100MW/cm2(바람직하게 0.1 ~ 10MW/cm2)의 에너지 밀도를 가질 필요가 있다. 주사 속도는 약 10 내지 200cm/s로 설정되고, 이렇게 방사가 실행된다.
레이저의 매체는 단일-크리스털 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4 또는 폴리크리스털(세라믹) YAG, Y2O3, YVO4, YAlO3, 또는 GdVO4, 이들 각각은 하나 이상의 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta와 도핑된다; Ar 이온 레이저; 또는 Ti:사파이어 레이저 CW 레이저로 작용할 수 있고 역시 10MHz 또는 Q-스위치 동작 또는 모드 록킹에 의한 더 높은 반복률을 갖는 펄스 발생되는 레이저로 작용할 수 있다. 레이저 빔이 10MHz 또는 그 이상의 반복률로 방사될 때, 반도체 층이 이전의 레이저 빔에 의해 녹은 후와 녹은 반도체 막이 응고되기 전에 반도체 필림은 펄스 발생 레이저 빔으로 방사된다. 그러므로, 낮은 반복률을 갖는 펄스 발생 레이저와 달리, 고체 위상과 액체 위상 사이에 인터페이스가 반도체에서 연속으로 이동될 수 있고, 여기서 레이저 빔이 이동하는 방향을 향해 연속으로 성장한 크리스털 알갱이가 얻어질 수 있다.
세라믹(폴리-크리스털)이 레이저 매체로 이용되면, 매체는 단기간에 저가로 바라는 형태로 형성될 수 있다. 레이저 매체로 단일 크리스털을 이용하는 경우에, 수 밀리미터의 직경과 수십 밀리미터의 길이를 갖는 원통형 매체가 이용된다; 그러나, 세라믹을 이용하여 더 큰 매체가 이루어질 수 있다.
직접 빛 방사에 기여하는 매체에서 도펀트의 농도가 단일 크리스털 또는 폴리크리스털의 경우에 크게 변할 수 없기 때문이다. 그러므로, 농도를 증가시킴으로써 레이저의 출력 파워의 증가에 일정한 정도의 제한이 있다. 그러나, 세라믹의 경우에 매체의 크기가 단일 크리스털의 것보다 훨씬 더 크게 될 수 있다;그러므로, 출력 파워의 과감한 증가가 예상될 수 있다.
더욱이, 세라믹의 경우에 병렬-파이프 또는 입방형의 매체를 쉽게 형성하는 것이 가능하다. 진동된 빛이 상기 형상의 매체 내에 지그재그로 될 때, 진동 광학 통로가 더 길어질 수 있다. 그러므로, 진폭이 증가하여 높은 출력 파워의 진동을 허용한다. 그러한 형상을 갖는 매체로부터 방사된 레이저 빔이 방사에서 직각 횡단면 형태를 갖기에, 원형 빔과 비교하여 선형 빔으로 형성되도록 이러한 레이저 빔이 바람직하다. 광학 시스템의 이용으로 이렇게 방사된 레이저 빔을 형상화함으로써, 짧은 쪽의 1mm 또는 더 짧은 길이와 긴 쪽의 수십 밀리미터 내지 수 미터 길이의 선형 빔을 쉽게 얻는 것이 가능하다. 매체를 여기(勵起)한 광으로 동질로 방사함으로써, 선형 빔의 에너지 분배가 긴 쪽 방향에서 동질로 된다.
상기 결정화 단계를 유리 기판의 상부 온도 제한치(약 600℃)로 또는 그 이하에서 결정화 과정으로 인가하는 경우에, 큰 유리 기판이 사용될 수 있다. 그러므로, 다수의 반도체 장치가 기판마다 제조될 수 있어서 원가 절감을 허용한다.
결정화 단계는 반도체 영역(103)을 형성하도록 상부 온도 제한치에서 또는 그 이상에서 유리 기판을 가열함으로써 실행된다. 통상적으로, 석영 기판은 기판 (101)으로 이용되고, 비결정질 또는 미정질의 반도체는 700℃ 또는 그 이상에서 가열되어 반도체 영역(103)을 형성한다. 그 결과, 높은 결정체를 갖는 반도체가 형성될 수 있다. 이렇게, 고속 동작을 할 수 있고 높은 응답 속도와 높은 이동도 같은 우수한 특징을 갖는 박막 트랜지스터가 제공될 수 있다.
반도체 영역(103)으로서 단일-크리스털 반도체를 이용하여 MOS 트랜지스터가 형성된다.
그 반도체 층이 단일-크리스털 반도체로 이루어진 MOS 트랜지스터가 높은 응답 속도와 높은 이동도 같은 우수한 특징을 갖기 때문에, 고속 동작이 가능한 트랜지스터가 제공될 수 있다. 더욱이, 트랜지스터가 그 특징에 있어 거의 변화가 없기에, 높은 신뢰성을 갖는 반도체 장치가 제공될 수 있다.
게이트 절연층(104)이 CVD 방법 또는 PVD 방법 같은 박막 형성 방법에 의해 실리콘 산화물층, 실리콘 질화물 층, 실리콘 산-질화물층 등을 이용하여 적절히 형성된다. 더욱이, 산소, 수소 및 노우블 가스를 유입하는 동안 고밀도의 플라즈마 아래 반도체 영역의 표면을 처리함으로써 게이트 절연층(104)이 형성된다. 전자 밀도가 1 × 1011 내지 1 × 1013/cm3의 범위이고, 전자 온도가 2eV 또는 그 이하, 이온 에너지가 5eV 또는 그 이하인 조건 아래 예를 들어 2.45GHz의 극초단파를 이용하여 고밀도 플라즈마가 발생된다. 따라서, 조밀하고 얇은 게이트 절연층이 형성될 수 있다. CVD 방법 또는 PVD 방법 같은 박막 형성 방법에 의해 적절히 실리콘 산화물층, 실리콘 질화물층, 실리콘 산-질화물층 등을 형성한 후에, 산소, 수소, 및 노우블 가스를 유입하는 동안 표면이 고밀도 플라즈마 아래 처리된다. 더욱이, 반도체 영역의 표면에 산소, 수소, 및 노우블 가스를 유입하는 동안에 고밀도 플라즈마 처리를 실행한 후에, 실리콘 산화물층, 실리콘 질화물층, 실리콘 산-질화물층 등이 CVD 방법 또는 PVD 방법에 의해 적절히 형성된다.
게이트 전극(105,106)은 금속 또는 도전성 유형의 불순물로 도핑된 폴리크리스털 반도체로 형성될 수 있다. 금속을 사용하는 경우에, 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈늄(Ta), 알루미늄(Al), 등이 이용될 수 있다. 더욱이, 금속 질화로써 얻어진 금속 질화물이 역시 이용될 수 있다. 대안으로, 금속 질화물로 이루어진 제 1 층과 금속으로 이루어진 제 2 층이 적층된다. 다층 구조의 경우에, 제 1 층의 말단이 제 2 층의 말단보다 먼 외부에 붙는 그러한 형태가 적용 가능하다. 이때에, 제 1 층을 금속 질화물로 형성함으로써 제 1 층이 격벽 금속으로 작용할 수 있다. 환언하면, 제 2 층의 금속이 게이트 절연층(104)과 그 아래 반도체 영역(103)으로의 확산을 방지할 수 있다.
게이트 전극(105, 106)의 옆 표면이 측벽(측벽 스페이서;간격 띄우기)으로 제공된다. CVD 방법에 의해 기판상에 실리콘 산화물로 절연층을 형성하여 RIE(Reactive Ion Etching) 방법에 의해 절연층을 이방성으로 에칭함으로써 이러한 측벽은 얻어질 수 있다.
CVD 방법 또는 PVD 방법 같은 박막 형성 방법에 의해 실리콘 산화물 또는 실리콘 산-질화물 같은 무기 절연 물질로 절연층(107)이 형성된다.
게이트 전극(105,106)으로서 동시에 형성된 와이어와 교차하도록 절연층 (107)의 콘택트 홀(111, 112)에서 반도체 영역(103)에 접속된 와이어(108,109)가 제공될 수 있고, 이러한 구조가 다층 와이어링 구조를 형성한다. 절연층(107)에 유사하게 다수의 절연층을 쌓아서 쌓인 층 상에 와이어를 형성함으로써, 다층 와이어링 구조가 형성될 수 있다. 알루미늄(Al) 같은 저-저항 물질과 티타늄(Ti) 또는 몰리브덴(Mo) 같은 고용융점 금속 물질을 이용한 격벽 금속의 조합, 예를 들어, 티타늄(Ti)과 알루미늄(Al)을 포함하는 다층 구조 또는 몰리브덴(Mo)과 알루미늄(Al)을 포함하는 다층 구조로 와이어(108, 109)가 바람직하게 형성된다.
반도체 영역(103), 게이트 절연층(104), 게이트 전극(105), 와이어(108, 109) 등을 조합하여 형성된 박막 트랜지스터가 단일-드레인 구조, LDD 구조(가볍게 도핑된 드레인 구조), 및 게이트 중첩된 드레인 구조 같은 여러 가지 종류의 구조를 가질 수 있다. 여기서, 단일 드래인 구조의 박막 트랜지스터가 도시된다. 단일 게이트 구조, 동일한 전위의 게이트 전압이 인가되는 트랜지스터가 직렬 접속된 멀티-게이트 구조, 또는 반도체 층이 상부와 하부 측 상의 게이트 전극 사이에 끼인 이중 게이트 구조를 적절히 적용하는 것이 역시 가능하다.
이러한 실시예 모드에서 보듯이, 제 1 도전층과 제 2 도전층에 접속된 제 3 도전층을 구비한 반도체 장치에서, 제 2 도전층은 콘택트 홀에서 제 3 도전층에 접속되고 제 3 도전층의 말단이 콘택트 홀 내에 위치하고, 여기서 제 3 도전층의 침하와 융기가 줄어들 수 있다. 그러므로, 제 3 도전층 상에 형성된 절연층의 침하와 융기가 역시 줄어들 수 있다. 코팅 방법에 의해 양호하게 평평한 절연층을 형성하는 경우에, 원자재를 감축시킬 수 있다. 그러므로, 원가 절감뿐 아니라 높은 생산성을 얻을 수 있다.
〔실시예 모드2〕
본 실시예 모드는 도 2a 내지 2c를 참조하여 반도체 장치를 기술하고, 이것은 제 1 도전층과 제 2 도전층에 접속된 제 3 도전층을 갖는다. 이러한 반도체 장치에서, 제 2 도전층은 콘택트 홀에서 제 3 도전층에 접속되고, 제 3 도전층의 말단은 콘택트 홀 내에 위치하고, 제 2 도전층이 제 3 도전층에 접속되는 경우에 제 1 도전층이 콘택트 홀로서 동일한 콘택트 홀에서 제 3 도전층에 접속된다.
실시예 모드1과 유사하게, 제 1 트랜지스터의 반도체 영역의 소스 영역과 드레인 영역중 하나가 제 1 도전층으로 이용되고, 제 2 트랜지스터의 게이트 전극이 제 2 도전층으로 이용되고, 소스 영역과 드레인 영역중 하나와 게이트 전극을 접속하는 와이어가 제 3 도전층으로 이용된다. 제 1 트랜지스터와 제 2 트랜지스터는 박막 트랜지스터이다.
도 2a는 제 1 트랜지스터의 상부 도면이다. 도 2b및 2c는 각각 도 2a의 라인 A-B와 C-D를 따라 취해진 횡단면도이다. 도 2a에서, 도 2b및 2c에 도시된 기판 (101), 절연층(131,133)과 게이트 절연층(132)이 생략된다.
도 2b에 도시된 바와 같이, 절연층(131)이 기판(101) 상에 형성되고, 박막 트랜지스터(110)가 절연층(131)상에 제 1 트랜지스터로 형성된다. 박막 트랜지스터(110)는 게이트 전극(105)과 와이어(134,135)를 절연하는 절연층(133)과, 반도체 영역 (103)과 게이트 전극을 절연하는 게이트 절연층(132), 절연층(131), 게이트 전극 (105), 와이어(134,135) 상에 형성된 반도체 영역(103)을 구비한다.
게이트 절연층(132)상에, 제 2 트랜지스터에 대한 게이트 전극(106)이 게이트 전극(105)으로서 동시에 형성된다.
절연층(131), 게이트 절연층(132), 와이어(134, 135), 및 절연층(133)이 각각 실시예 1에 도시된 제 1 절연층(102), 게이트 절연층(104), 와이어(108,109), 및 절연층(107)을 이용하여 적절히 형성될 수 있다.
콘택트 홀(136)에서, 콘택트 홀(111,136)이 형성될 때 반도체 영역(103)으로 덮지 않는 절연층(131)의 일부와 제 2 도전층인 게이트 전극(106)이 과도 에칭된다. 여기에, 과도 에칭에 의해 부분적으로 얇게 된 절연층(131)이 도시된다. 유사하게, 콘택트 홀(111,136)이 형성될 때 제 2 도전층인 게이트 전극(106)으로 깔리지 않는 게이트 절연층(132)의 일부가 에칭된다.
본 실시예 모드에서 와이어(135)가 절연층(133)과 게이트 절연층(132)에 형성된 콘택트 홀(136)에서 제 1 도전층인 반도체 영역의 소스 영역 또는 드레인 영역에 접속된다. 더욱이, 유사한 콘택트 홀(136)에서 와이어(135)가 제 2 도전층인 게이트 전극 (106)에 접속된다. 또한, 와이어(135)의 말단의 일부가 콘택트 홀(136) 내부에 위치하고, 와이어(135)가 제 2 도전층인 게이트 전극(106)과 접촉하는 영역에서 와이어 (135)의 끝 부분이 절연층(133) 상에 형성되지 않는다. 이것은 와이어의 침하와 융기를 감소시키는 것이 가능하다. 특히, 두꺼운 도전층(제2 도전층인 와이어 135와 게이트 전극 106)이 서로 접촉하는 영역에서 도전층의 끝 부분이 절연층 상에 형성되지 않아서, 와이어의 침하와 융기가 줄어들 수 있다.
제2 도전층인 게이트 전극(106)의 끝 부분, 즉 제 3 도전층인 와이어(135)와 접촉하는 상기 부분이 역시 콘택트 홀(136) 내부에 위치한다.
더욱이, 도 2c에 도시된 바와 같이 와이어(135)의 끝 부분이 절연층(133) 상에 형성되지 않지만 제 2 도전층인 게이트 전극(106) 상에 형성된다. 더욱이, 제 2 도전층인 게이트 전극(106)과 와이어(135)의 끝 부분이 콘택트 홀(136) 내부에 위치한다.
제2 도전층인 게이트 전극(106)이 제 3 도전층인 와이어(135)에 접속되는 콘택트 홀(136)이, 실시예 모드1에 기술된 도 8c에 도시된 구조와 유사하게 절연층(107)의 끝 부분이 제 2 도전층인 게이트 전극(106) 상에 위치하는 그런 형태를 갖는다. 환언하면, 제 2 도전층인 게이트 전극(106)과 제 3 도전층인 와이어(135)가 서로 접촉하는 영역 가까이에, 제 2 도전층인 게이트 전극(106)의 끝 부분이 절연층(133)으로 덮힘으로서 노출되지 않고 오로지 제 3 도전층인 와이어(135)의 말단이 노출된다.
본 실시예 모드에서, 제 2 도전층이 제 3 도전층과 접촉하는 영역뿐 아니라 제 1 도전층이 제 3 도전층과 접촉하는 영역을 확대하는 것이 가능하다. 이것은 접촉 저항을 줄이고 고속 동작이 가능한 반도체 장치의 제조가 가능하다.
제1 도전층과 제 2 도전층에 접속된 제 3 도전층을 구비한 반도체 장치에서, 제 2 도전층이 콘택트 홀에서 제 3 도전층에 접속되고 제 3 도전층의 끝 부분이 콘택트 홀 내부에 위치한다. 이러한 구조는 제 3 도전층의 침하와 융기를 감소시킨다. 이렇게, 제 3 도전층 상에 형성된 절연층의 침하와 융기의 감소가 역시 가능하고, 코팅 방법에 의해 양호하게 평평한 절연층을 형성하는 경우에 원자재를 절감하여서 원가 절감과 높은 생산성을 얻을 수 있다.
〔실시예 모드3〕
실시예 모드3은 도 3a내지 3c를 참조하여 기술되고, 여기서 제 2 도전층의 일부가 실시예 모드2에서의 제 1 도전층의 일부와 중첩된다.
본 실시예 모드에서, 실시예 모드 1과 유사하게 제 1 트랜지스터의 반도체 영역의 소스 영역과 드레인 영역중 하나가 제 1 도전층으로 이용되고, 제 2 트랜지스터의 게이트 전극이 제 2 도전층으로 이용되고, 게이트 전극을 소스 영역과 드레인 영역중 하나에 접속하는 와이어가 제 3 도전층으로 이용된다. 제 1 트랜지스터와 제 2 트랜지스터는 박막 트랜지스터이다.
도 3a는 제 1 트랜지스터의 상부 도면이고, 도 3b와 3c는 각각 도 3a의 라인 A-B와 C-D를 따라 취해진 횡단면도이다. 도 3a에서, 도 3b와 3c에 도시된 기판 (101), 절연층(102, 143)과 게이트 절연층(104)이 생략된다.
도 3b에 도시된 바와 같이, 절연층(102)은 기판(101)상에 형성되고, 박막 트랜지스터(110)는 절연층(102) 상에 제 1 트랜지스터로써 형성된다. 박막 트랜지스터(110)는 절연층(102), 게이트 전극(105), 와이어(144, 145) 상에 형성된 반도체 영역(103)과, 반도체 영역(103)과 게이트 전극(105)을 절연하는 게이트 절연층 (104)와, 게이트 전극(105)과 와이어(144,145)를 절연하는 절연층(143)을 구비한다.
더욱이, 제 2 트랜지스터의 게이트 전극(142)이 게이트 전극(105)으로써 동시에 게이트 절연층(104) 상에 형성된다. 여기서, 제 2 트랜지스터의 게이트 전극 (142)의 일부가 제 1 트랜지스터의 반도체 영역(103)의 일부와 중첩된다. 그러므로, 게이트 전극(142)과 중첩되는 반도체 영역(103)의 영역이 게이트 전극(105)으로 덮힌 반도체 영역(100)(채널 영역)과 유사하게 불순물로 도핑되지 않은 영역(147)을 갖는다.
본 실시예 모드에서, 게이트 전극(142), 와이어(144,145) 및 절연층(143)이 제 2 도전층인 게이트 전극(106), 실시예 모드 1의 와이어(108, 109) 및 절연층 (107)을 적절히 이용하여 형성될 수 있다.
본 실시예 모드에서, 와이어(145)는 절연층(143)과 게이트 절연층(104)에 형성된 콘택트 홀(146)에서 제 1 도전층인 반도체 영역(103)의 소스 영역 또는 드레인 영역에 접속된다. 와이어(145)는 역시 콘택트 홀(146)에서 제 2 박막 트랜지스터의 게이트 전극(142)에 접속된다. 더욱이, 와이어(145)가 게이트 전극(142)에 접속되는 영역에서, 와이어(145)의 말단의 일부가 콘택트 홀(146) 내부에 위치한다. 그러므로, 와이어(145)가 게이트 전극(142)과 접촉하는 영역에서 와이어(145)의 끝 부분이 절연층(143) 상에 형성되지 않는다. 이것은 와이어의 침하와 융기의 감소를 가능하게 한다. 특히, 두꺼운 도전층(여기서 게이트 전극(142)과 와이어(145))이 서로 접촉하는 영역에서 와이어(145)의 끝 부분이 절연층 상에 형성되지 않기에, 와이어의 침하와 융기가 줄어들 수 있다.
제2 도전층인 게이트 전극(142)의 끝 부분, 즉 제 3 도전층인 와이어(145)와 접촉하는 상기 부분이 역시 콘택트 홀(146) 내부에 위치한다.
더욱이, 도 3c에 도시된 바와 같이 와이어(145)의 끝 부분이 절연층(143) 상에 형성되지 않지만 제 2 도전층인 게이트 전극(142) 상에 형성된다. 더욱이, 게이트 전극(142)과 와이어(145)의 끝 부분이 콘택트 홀(146) 내부에 위치한다.
제2 도전층인 게이트 전극(142)이 제 3 도전층인 와이어(145)에 접속되는 콘택트 홀(146)이, 실시예 모드1 에 기술된 도 8c에 도시된 구조와 유사하게 절연층(143)의 끝 부분이 제 2 도전층인 게이트 전극(142) 상에 위치하는 그런 형태를 갖는다. 환언하면, 제 2 도전층인 게이트 전극(142)과 제 3 도전층인 와이어(145)가 서로 접촉하는 영역 가까이에, 제 2 도전층인 게이트 전극(142)의 끝 부분이 절연층(143)으로 덮힘으로써 노출되지 않고 오로지 제 3 도전층인 와이어(145)의 끝 부분이 노출될 수 있다.
본 실시예 모드에서, 제 2 트랜지스터의 게이트 전극(142)이 제 1 트랜지스터의 반도체 영역(103)의 일부와 중첩되기에, 더 큰 수의 트랜지스터가 단위 영역마다 형성될 수 있다. 따라서, 고집적 반도체 장치의 제조가 가능하다.
더욱이, 제 1 도전층과 제 2 도전층에 접속된 제 3 도전층을 구비한 반도체 장치에서, 제 2 도전층이 콘택트 홀에서 제 3 도전층에 접속되고 제 3 도전층의 끝 부분이 콘택트 홀 내부에 위치한다. 이러한 구조는 제 3 도전층의 침하와 융기를 감소시킬 수 있다. 이렇게, 제 3 도전층 상에 형성된 절연층의 침하와 융기의 감소가 가능하고, 코팅 방법에 의해 양호하게 평평한 절연층을 형성하는 경우에 원자재를 절감하여서 원가 절감과 높은 생산성을 얻을 수 있다.
〔실시예 모드4〕
도 4a 내지 4c를 참조하여, 실시예 모드4는, 제 2 도전층이 큰 막 두께의 영역과 작은 막 두께의 영역을 구비하고 제 2 도전층이 작은 막 두께의 영역에서 제 3 도전층에 접속되는 반도체 장치를 실시예 모드1 내지 3중의 하나에서 기술할 것이다. 이러한 실시예 모드가 실시예 모드1에 기초하여 기술되지만, 본 실시예모드는 역시 실시예 모드2 또는 3에 적절히 적용될 수 있다.
본 실시예 모드에서, 실시예 모드 1과 유사하게 제 1 트랜지스터의 반도체 영역의 소스 영역과 드레인 영역 중 하나가 제 1 도전층으로 이용되고, 제 2 트랜지스터의 게이트 전극이 제 2 도전층으로 이용되고, 게이트 전극을 소스 영역과 드레인 영역중 하나에 접속하는 와이어가 제 3 도전층으로 이용된다. 제 1 트랜지스터와 제 2 트랜지스터는 박막 트랜지스터이다.
도 4a는 제 1 트랜지스터의 상부 도면이고, 도 4b와 4c는 각각 도 4a의 라인 A-B와 C-D를 따라 취해진 횡단면도이다. 도 4a에서, 도 4b와 4c에 도시된 기판 (101), 절연층(151, 155)과 게이트 절연층(152)이 생략된다.
도 4b에 도시된 바와 같이, 절연층(151)은 기판(101)상에 형성되고, 박막 트랜지스터(110)는 절연층(151)상에 제 1 트랜지스터로써 형성된다. 박막 트랜지스터(110)는 절연층(151), 게이트 전극(153), 와이어(156, 157) 상에 형성된 반도체 영역(103)과, 반도체 영역(103)과 게이트 전극을 절연하는 게이트 절연층 (152)과 게이트 전극(153)과 와이어(156,157)를 절연하는 절연층(155)을 구비한다.
게이트 절연층(152) 상에, 제 2 트랜지스터의 게이트 전극(154)이 게이트 전극(153)으로써 동시에 형성된다.
게이트 전극(153, 154)이 각각 작은 막 두께의 영역(153a, 154a)과 큰 막 두께의 영역(153b, 154b)을 갖는다.
본 실시예 모드에서, 각각 실시예 모드 1에 도시된 절연층(102), 게이트 절연층(104), 와이어(108,109) 및 절연층(107)을 적절히 이용하여, 절연층(151), 게이트 절연층(152), 와이어(156, 157) 및 절연층(155)이 형성될 수 있다.
반도체 영역(103)이 게이트 전극(153)의 작은 막 두께의 영역(153a)과 중첩되는 영역에 저-농도 불순물 영역(150a, 150b)이 형성된다.
콘택트 홀(159)에서, 게이트 전극(154)과 반도체 영역(103)으로 덮지 않는 절연층(151)의 일부가 콘택트 홀(111, 158, 159) 형성시 과도 에칭된다. 여기에, 과도 에칭에 의해 부분적으로 얇게 된 절연층(151)이 도시된다. 유사하게, 콘택트 홀(111,158,159)이 형성될 때 게이트 전극(154)으로 깔리지 않는 게이트 절연층(152)의 일부가 에칭된다.
본 실시예 모드에서, 와이어(157)가 절연층(155)과 게이트 절연층(152)에 형성된 콘택트 홀(158)에서 제 1 도전층인 반도체 영역의 소스 영역 또는 드레인 영역에 접속된다. 더욱이, 와이어(157)가 절연층(155)과 게이트 절연층(152)에 형성된 콘택트 홀(159)에서 게이트 전극(154)의 작은 막 두께의 영역(154a)에 접속된다. 또한, 콘택트 홀(159) 내부에 와이어(157)의 말단의 일부가 위치한다.
제2 도전층인 게이트 전극 (154)의 끝 부분이 제 3 도전층인 와이어(157)와 저촉한 것이 역시 콘택트 홀(159) 내부에 위치한다.
본 실시예 모드에서 와이어(157)는 제 2 트랜지스터의 게이트 전극의 작은 막 두께를 갖는 영역(154a)에 접속된다. 그러므로, 실시예 모드 1 내지 3과 비교하여 절연층(155)의 표면 보다 위로 융기하는 와이어의 일부가 줄어들 수 있다.
더욱이, 도 4c에 도시된 바와 같이 와이어(157)의 말단이 절연층(155) 상에 형성되지 않지만 게이트 전극(154)의 작은 막 두께를 갖는 영역(154a) 상에 형성된다. 게다가, 게이트 전극(154)의 작은 막 두께의 영역(154a)과 와이어(157)의 말단이 콘택트 홀(159) 내부에 위치한다.
제2 도전층인 게이트 전극(154)이 제 3 도전층인 와이어(157)에 접속되는 콘택트 홀(159)이, 실시예 1에 기술된 도 8c에 도시된 구조와 유사하게 절연층(155)의 끝 부분이 제 2 도전층인 게이트 전극(154) 상에 위치하는 그런 형태를 갖는다. 환언하면, 제 2 도전층인 게이트 전극(154)과 제 3 도전층인 와이어(157)가 서로 접촉하는 영역 가까이에, 제 2 도전층인 게이트 전극(154)의 끝 부분이 절연층 (155)으로 덮힘으로써 노출되지 않고 오로지 제 3 도전층인 와이어(157)의 끝 부분이 노출된다.
여기서 큰 막 두께의 영역(153b, 154b)과 작은 막 두께의 영역(153a, 154a)을 갖는 게이트 전극(153, 154)를 형성하는 방법이 도 9a 내지 9c를 참조하여 기술된다.
도 9a에 도시된 바와 같이, 도전층(204)이 게이트 절연층(152) 상에 형성되고, 레지스트(205)가 도전층(204) 상에 인가된다. 다음에, 광 투과율을 줄이도록 회절하는 그래이팅(grating) 패턴 또는 반-투명 지원 패턴이 제공되는 레티클 또는 포토마스크를 이용하여 레지스트의 일부가 노광되고, 다음에 레지스트의 노광 부분이 현상되어 도전층(204)을 에칭하는 마스크 패턴을 형성한다. 여기서, 도전층(204)이 단일-층 구조를 갖지만 도전층(204)이 복수의 적층된 도전층을 포함하는 다층 구조를 갖는다. 예를 들어, 텅스테(W), 모리브덴(Mo), 티타늄(Ti), 탄탈늄(Ta), 알루미늄(Al), 등으로 된 질화물로 형성된 제 1 도전층과 그러한 금속으로 형성된 제 2 도전층이 적층된다.
회절하는 그래이팅 패턴이 해상 제한치 또는 그 이하의 거리로 떨어진 복수의 슬릿(slit)이다. 슬릿을 통한 빛으로 레지스트를 조사함으로써, 감광성 조건과 비-감광성 조건을 주는 레벨 사이에 중간 레벨(그레이 레벨)을 갖는 빛으로 레지스트를 조사하는 것이 가능하다.
광 전달을 줄이는 반-투명 지원 패턴은, 노광이 감광 조건과 비-감광 조건 사이에 중간 레벨(그레이 레벨)로 실행될 수 있는 영역과 노광이 차단되는 영역을 갖는 지원 패턴이다.
여기서, 지원 패턴(202, 203)이 제공된 포토마스크(200)를 이용하여 레지스트(205)의 일부가 노광되어 현상된다. 지원 패턴(202)이 몰리브덴 실리사이드(MOSix)로 형성된 반-투명 막(202a)과 크로뮴(Cr)으로 형성된 광-차단 막(202b)을 구비한다. 지원 패턴(203)은 크로늄(Cr)으로 형성된 광-차단 막(203b)과 몰리브덴 실리사이드(MOSix)로 형성된 반-투명 막(203a)을 구비한다.
따라서, 도 9b에 도시된 바와 같이 마스크 패턴(212, 213)이 형성된다. 마스크 패턴(212, 213)의 횡 단면이 각각 그들의 중앙 부분에 큰 막 두께의 영역(212b, 213b)와 그들 끝 부분에 작은 막 두께의 영역(212a, 213a)을 갖는다.
다른 막 두께를 갖는 마스크 패턴(212, 213)을 이용하여 도전층(240)이 에칭될 때, 마스크 패턴(212, 213)의 형태는 형성될 도전층의 형태로 반사된다. 그러한 동작을 효과적으로 이용함으로써, 다른 막 두께의 영역을 갖는 도전층이 하나의 광-석판인쇄 단계(하나의 노광)에서 형성될 수 있다. 마스크 패턴(212)으로 덮힌 도전층의 일부를 에칭함으로써, 작은 막 두께의 영역(153a, 154a)과 큰 막 두께의 영역(153b, 154b)을 갖는 게이트 전극(153, 154)이 도 9c에 도시된 바와 같이 형성될 수 있다.
위에서처럼 지원 패턴 또는 회절 격자를 구비한 래티클 또는 포토마스크를 이용하지 않고 일본 공개 특허공보 제2002-252352호에 기술된 방법에 의해, 두꺼운 도전층과 얇은 도전층이 쌓이는 도전층을 형성하는 것이 가능하다. 상술하여, 다른 에칭비율을 갖는 두 개 도전층을 적재하여 이러한 도전층들을 가늘어진 형태로 이방성으로 에칭함으로써, 얇은 도전층과 두꺼운 도전층이 형성된다.
〔실시예 모드5〕
도 5a와 5b를 참조하여, 본 실시예 모드는 트랜지스터의 와이어에 접속된 화소 전극의 구조를 기술하고, 이것은 와이어의 막 두께가 되는 화소 전극의 보호 범위 감소로 야기된 분리를 피할 수 있다. 본 실시예 모드가 실시예 모드 1에 기초하여 기술되지만, 실시예 모드 2 내지 4 중에 어느 것도 적용될 수 있다.
여기에, 박막 트랜지스터의 소스 영역과 드레인 영역 중 하나가 제 1 도전층으로 이용되고, 화소 전극과 와이어를 접속하는 접촉 도전층이 제 2 도전층으로 이용되고, 반도체 영역의 소스 영역과 드레인 영역 중 하나와 접촉 도전층을 접속하는 와이어가 제 3 도전층으로 이용된다. 더욱이, 박막 트랜지스터가 트랜지스터로 이용된다.
도 5a는 트랜지스터의 상부 도면이다. 도 5b는 도 5a의 라인 A-B를 따라 취해진 횡단면도이다. 도 5a에서, 도 5b와 5c에 도시된 기판(101), 절연층(160, 163)과 게이트 절연층(104)이 생략된다.
도 5b에 도시된 바와 같이, 절연층(160)은 기판(101)상에 형성되고, 박막 트랜지스터(110)는 절연층(160)상에 제 1 트랜지스터로써 형성된다. 박막 트랜지스터(110)는 절연층(160), 게이트 전극(105), 와이어(108, 109) 상에 형성된 반도체 영역(103)과, 반도체 영역(103)과 게이트 전극을 절연하는 게이트 절연층(104)과 게이트 전극(105)과 와이어(108,109)를 절연하는 절연층(163)을 구비한다.
게이트 절연층(104) 상에, 접촉 도전층(164)이 게이트 전극(105)으로써 동시에 형성된다.
본 실시예 모드에서, 실시예 모드 1에 도시된 절연층(107)을 적절히 이용하여, 절연층(163)이 형성될 수 있다.
본 실시예 모드에서, 제 3 도전층인 와이어(109)가 절연층(163)과 게이트 절연층(104)에 형성된 콘택트 홀(112)에서 제 1 도전층인 반도체 영역(103)의 소스 영역 또는 드레인 영역에 접속된다. 제 3 도전층인 와이어(109)가 절연층(163)과 게이트 절연층(104)에 형성된 콘택트 홀(113)에서 접촉 도전층(164)에 접속된다. 콘택트 홀(113) 내부에 제 3 도전층인 와이어(109)의 끝 부분의 일부가 위치한다. 더욱이, 접촉 도전층(164)이 절연층(163)에 형성된 콘택트 홀(162)에서 화소 전극(161)에 접속된다.
게다가, 제 2 도전층인 접촉 도전층(164)의 끝 부분이 제 3 도전층인 와이어(109)와 접촉하는 것이 역시 콘택트 홀(113) 내부에 위치한다.
더욱이, 도 17a와 17b에 도시된 게이트 절연층(104)과 절연층(163)에 형성된 콘택트 홀(181) 내부에 접촉 도전층(182)이 위치한다. 콘택트 홀(181)에서, 제 3 도전층인 와이어(109)가 접촉 도전층(182)에 접속되고, 화소 전극(183)이 접촉 도전층(182)에 접속된다. 도 17a와 17b에서 접촉 도전층(182)의 끝 부분이 제 3 도전층인 와이어(109)와 접촉하고, 화소 전극(183)은 콘택트 홀(181) 내부에 위치시킬 필요가 있다는 것을 안다. 접촉 도전층(182)의 영역은 제 3 도전층인 와이어(109)와 접촉하지 않고, 화소 전극(183)이 콘택트 홀(181) 외부에 위치한다. 환언하면, 접촉 도전층(182)의 끝 부분은 제 3 도전층인 와이어(109)와 접촉하지 않고, 화소 전극(183)은 콘택트 홀(181) 외부에 위치한다.
더욱이, 제 2 도전층인 접촉 도전층(182)의 끝 부분, 제 3 도전층인 와이어(109)와 접촉하는 것이 역시 콘택트 홀(181) 내부에 위치한다. 더욱이, 화소 전극(183)의 끝 부분, 접촉 도전층(182)과 접촉하는 것이 역시 콘택트 홀(181) 내부에 위치한다.
더욱이, 도 18a와 18b에 도시된 바와 같이 화소 전극(192)은 접촉 도전층(164)에 접속될 뿐 아니라 제 3 도전층인 와이어(109)는 절연층(163)과 게이트 절연층(104)에 형성된 콘택트 홀(191) 내부에 접촉 도전층(164)에 접속된다. 도 18a와 18b에서, 콘택트 홀(191)의 일부가 접촉 도전층(164)상에 형성되고, 이 영역에서 접촉 도전층(164)이 화소 전극(192)에 접속된다.
제2 도전층인 접촉 도전층(164)의 끝 부분, 제 3 도전층인 와이어(109)와 접촉하는 것이 역시 콘택트 홀(191) 내부에 위치한다. 더욱이, 화소 전극(192)의 끝 부분, 접촉 도전층(164)과 접촉하는 것이 역시 콘택트 홀(191) 내부에 위치한다.
접촉 도전층(164)은 도 18a와 18b에서 콘택트 홀(191) 외부에조차도 화소 전극(192)과 중첩된다.
본 실시예 모드에서, 화소 전극이 제 3 도전층인 와이어(109)의 끝 부분을 넘지 않는 그런 구조로 박막 트랜지스터가 화소 전극에 접속되고, 여기서 화소 전극의 파손이 방지될 수 있다. 특히, 두꺼운 도전층(여기 제 3 도전층과 접촉 도전층인 와이어(109))이 서로 접속되는 영역에서, 제 3 도전층인 와이어(109)의 끝 부분이 절연층(163) 상에 형성되지 않는다;그러므로, 와이어의 침하와 융기가 줄어들 수 있다.
〔실시예 1〕
본 실시예는 도 6a 내지 7c를 참조하여 EL 디스플레이 패널을 기술한다. 도 7a는 EL 디스플레이 패널의 한 개 화소의 상부 도면이고, 도 6a와 6b는 도 7a의 라인 A-B를 따라 취해진 횡단면도이다. 도 7b는 도 7a의 구동용 TFT에 제 1 화소 전극이 접속되는 영역의 확대도이다. 도 7c는 도 7a의 구동용 TFT의 게이트 전극에 스위칭 TFT의 와이어가 접속되는 영역의 확대도이다.
도 6a에 도시된 EL 디스플레이 패널에서, 스위칭 TFT(602), 구동용 TFT(603), 및 발광 소자(624)가 기판(600)상에 형성된다. 여기서, 절연층(601)이 기판(600)상에 형성되고, 스위칭 TFT(602)와 구동용 TFT(603)가 절연층(601)상에 형성된다.
여기서, 유리 기판이 기판(600)으로 이용된다. CVD 방법에 의해 차례로 140nm 두께의 실리콘 질화물 산화물 막과 100nm 두께의 실리콘 산-질화물 막을 쌓아서 절연층(601)이 형성된다.
스위칭 TFT(602)는 반도체 영역(602a), 게이트 절연층(604), 게이트 전극(605), 절연층(608), 및 반도체 영역의 소스 영역과 드레인 영역에 접속된 와이어(611, 612)를 포함한다. 와이어(611, 612)는 절연층(608)에 형성된 콘택트 홀(631, 632)에서 반도체 영역(602a)의 소스 영역과 드레인 영역에 접속된다.
구동용 TFT(603)는 반도체 영역(603a), 게이트 절연층(604), 게이트 전극(606), 절연층(608), 및 반도체 영역의 소스 영역과 드레인 영역에 접속된 와이어(613, 614)를 포함한다. 와이어(613, 614)는 절연층(608)에 형성된 콘택트 홀(633, 634)에서 반도체 영역(603a)의 소스 영역과 드레인 영역에 접속된다.
스위칭 TFT(602)의 와이어(612)는 절연층(608)에 형성된 콘택트 홀(632) 내부에 구동용 TFT(603)의 게이트 전극(606)에 접속된다. 이때에, 와이어(612)의 끝 부분의 일부가 콘택트 홀(632) 내부에 위치한다.
구동용 TFT(603)의 와이어(614)가 동시에 게이트 전극(605, 606)으로 형성된 접촉 도전층(607)에 콘택트 홀(634)에서 접속된다. 콘택트 홀(634)에서, 접촉 도전층(607)이 제 1 화소 전극(615)에 접속된다. 여기서, 와이어(614)가 제 1 화소 전극(615)과 중첩되지 않는 것이 바람직하다. 이러한 구조는 제 1 화소 전극(615)이 파손되지 않고 화소 결함을 방지하도록 한다.
여기서, N-채널 TFT가 스위칭 TFT(602)로서 형성된다. 더욱이, P-채널 TFT가 구동용 TFT(603)으로서 형성된다. 50-nm 두께의 크리스털 실리콘 막을 필요한 형태로 에칭함으로써 반도체 영역(602a, 603a)이 형성된다. 스위칭 TFT(602)의 반도체 영역(602a)의 소스 영역과 드레인 영역이 인으로 도핑(dope)된다. 구동용 TFT(603)의 반도체 영역(603a)의 소스 영역과 드레인 영역이 붕소로 도핑된다.
스위칭 TFT(602)의 반도체 영역(602a)의 일부, 게이트 전극(605)으로 덮히지 않은 것이 인으로 도핑된 저-농도 불순물 영역(625a 내지 625d)을 갖는다. 더욱이, 반도체 영역(602a)의 영역(627a, 627b), 게이트 전극(606)으로 덮힌 게이트 전극(605)과 영역(627c)으로 덮힌 것이 인으로 도핑되지 않는다.
구동용 TFT(603)의 반도체 영역(603a)의 일부, 게이트 전극(606)으로 덮힌 것이 붕소로 도핑된 저-농도 불순물 영역(628a 내지 628c)을 구비한다. 반도체 영역(603a)에서, 게이트 전극(606)과 접촉 도전층(607)으로 덮힌 영역(627c 내지 627e)이 붕소로 도핑되지 않는다.
게이트 절연층(604)으로서, 110nm 두께의 실리콘 산화물층은 원재료 가스로 테트라에틸 올쏘 실리케이트(tetraethyl ortho silicate: TEOS) 및 O2를 이용하여 CVD 방법에 의해 형성된다. 게이트 전극(605, 606)과 접촉 도전층(607)이 스퍼터링 방법에 의해 30-nm 두께의 탄탈륨 질화물층과 370-nm 두께의 텅스텐층을 이용하여 형성된다. 스퍼터링 방법에 의해 100-nm 두께의 티타늄층, 700-nm 두께의 알루미늄 층, 및 다른 100-nm 두께의 티타늄층을 연속으로 쌓아서 와이어(611 내지 614)가 형성된다.
절연층(608), 와이어(611 내지 614), 및 화소 전극(615)의 일부를 덮는 절연층(621)이 형성된다. 절연층(621)은 화소을 구획하는 구획 장벽으로 작용한다.
여기서, 50-nm 두께의 실리콘 산-질화물층, 140-nm 두께의 실리콘 질화물 산화물 층, 및 670-nm 두께의 실리콘 산-질화물층이 CVD 방법에 의해 절연층(608)으로서 형성된다. 제 1 화소 전극(615)이 스퍼터링 방법에 의해 125nm 두께의 실리콘 산화물을 포함하는 ITO로 형성된다. 1.2-μm 두께의 감광성 폴리미드(합성수지 일종)를 형성하도록 화합물이 스핀 코팅 방법에 의해 공급되는 식으로 절연층(621)이 형성되고, 제 1 화소 전극(615)의 일부를 노출하도록 노광과 현상이 실행된다.
제1 화소 전극(615)으로서, 텅스텐 산화물을 포함하는 인듐 산화물(IWO), 텅스텐 산화물을 포함하는 인듐 아연 산화물(IWZO), 티타늄 산화물을 포함하는 인듐 산화물(ITiO), 티타늄 산화물을 포함하는 인듐 주석 산화물(ITTiO), 인듐 주석 산화물(IZO), 등이 사용될 수 있다.
화합물이 공급되어 구워지는 식으로 절연층(621)이 실록산(siloxane) 또는 아실릭으로 형성된다.
도 6b에 도시된 바와 같이, 절연층(641)이 CVD 방법, PVD방법 등에 의해 형성되는 대신에 절연층(621)이 도 6a에 도시된 코팅 방법으로 형성된다. 이러한 실시예의 와이어링 구조가 절연층(608)과 와이어의 표면의 침하와 융기를 완화시킬 수 있기에, 구획 장벽으로 작용하는 절연층(641)이 CVD 방법 또는 PVD 방법에 의해 형성될지라도 침하와 융기가 줄어들 수 있다.
더욱이, 제 1 화소 전극(683)이 도 19a와 19c에 도시된 바와 같이 양쪽 접촉 도전층(681)과 와이어(682)와 접촉한다. 환언하면, 콘택트 홀(684)에서 노출된 와이어(682)의 일부와 접촉 도전층(681)의 일부와 접촉하도록 제 1 화소 전극(683)이 형성된다. 도 19c가 도 19b의 라인 B-C를 따라 취해진 횡-단면도인 반면에, 도 19b는 도 19a에서 제 1 화소 전극(683)에 구동용 TFT(603)가 접속되는 영역의 확대도이다.
제1 화소 전극(683)은 오직 와이어(682)와 접촉한다.
도 19c가 도 6a와 유사한 코팅방법으로 절연층(621)이 형성되는 예를 도시하지만, 도 6b와 유사한 절연층(621) 대신에 절연층(641)은 CVD 방법, PVD방법 등에 의해 형성된다.
더욱이, 절연층(691)이 도 20에 도시된 바와 같이 절연층(608)과 와이어(611 내지 614), 및 절연층(621) 사이에 제공된다. 절연층(691)은 와이어(611 ~ 614)가 노출되는 것을 방지할 수 있고, 외부 오염 물질이 TFT(602, 603)로 유입되는 것을 방지할 수 있다.
유사하게, 절연층(691)이 절연층(608)과 제 1 화소 전극(692) 사이에 제공된다. 절연층(691)은 절연층(608)의 침하와 융기를 완하시킬 수 있고, 제 1 화소 전극(692)의 침하와 융기를 감소시킬 수 있다. 그리하여, 제 1 화소 전극(692)와 제 2 화소 전극(623)이 단락되는 것을 방지할 수 있고, 화소의 디스플레이 결함을 줄일 수 있다. 여기서, 제 1 화소 전극(692), 발광 층(622), 및 제 2 화소 전극(623)을 이용하여 발광 소자(693)가 형성될 수 있다.
절연층(691)으로서, 와이어(611 ~ 614)를 형성한 후에 CVD방법 또는 스퍼터링 방법에 의해 와이어(611 ~ 614)와 절연층(608)상에 50 내지 300nm, 바람직하게는 100 내지 150nm의 두께로 실리콘 산화물 막, 실리콘 질화물 막, 실리콘 산-질화물 막 등을 이용하여 절연층이 형성된다. 절연층은 단일 층 또는 두 개 이상의 층을 이용하여 형성된다. 그 이후에, 절연층의 일부가 에칭되고 다음에 접촉 도전층(607)의 일부가 노출된다. 더욱이, 이렇게 노출된 부분에서 그들 상이에 끼인 접촉 도전층(607)과 더불어 와이어(614)에 전기적으로 접속되는 제 1 화소 전극(692)이 형성된다.
절연층(621)이 도 6a에 도시된 코팅 방법에 의해 형성되는 예를 도 20이 도시하지만, 절연층(641)은 절연층(621) 대신에 도 6b와 유사하게 CVD 방법, PVD방법 등에 의해 형성된다.
발광 층(622)과 제 2 화소 전극(623)은 제 1 화소 전극(692) 상에 형성된다. 제 1 화소 전극(692), 발광 층(622), 및 제 2 화소 전극(623)을 이용하여 발광 소자(693)가 형성된다.
도 7a 내지 7c에 도시된 바와 같이, 게이트 전극(605), 접촉 도전층(607), 와이어(611, 612), 및 제 1 화소 전극(615)의 상면들이 그들 코너에서 90도보다 더 큰 각도를 갖는 것이 바람직하고, 각각의 코너가 원형 아크 형태를 갖는 것이 바람직하다. 그러한 형상은 드라이 에칭이 이루어질 때 플라즈마가 구석에서 집중된 방식(비정상 방전)으로 방전되는 것의 회피를 가능하게 한다. 이렇게, 비정상 방전에 따른 양호한 입자들의 발생이 억제될 수 있다. 양호한 입자들이 발생할지라도 그러한 입자들은 코너에서 모일 것 같지 않고, 이것은 양호한 입자들에 따른 낮은 생산량의 억제와 세척 효과의 증가를 초래한다.
여기서, 적색을 나타내는 발광 소자에 대해 실리콘 산화물을 포함하는 ITO 층이 제 1 화소 전극으로서 125nm 두께로 형성된다. 발광 층으로서, 50nm 두께로 형성된 DNTPD, 10nm 두께로 형성된 NPB, 30nm 두께로 형성된 비스[2,3-bis(4-플루오로페닐)quinoquixalinato]이리듐(아세틸아세토네이트)(약어로 Ir(Fdpq)2(acac))로 도핑된 NPB, 30nm 두께로 형성된 Alq3, 및 1nm 두께로 형성된 LiF가 쌓인다. 제 2 화소 전극으로서, Al층이 200nm 두께로 형성된다.
녹색을 나타내는 발광 소자에 대해 실리콘 산화물을 포함하는 ITO 층이 제 1 화소 전극으로서 125nm 두께로 형성된다. 발광 층으로서, 50nm 두께로 형성된 DNTPD, 10nm 두께로 형성된 NPB, 40nm 두께로 형성된 코우마린(coumarin) 545T(C545T)로 도핑된 Alq3, 및 1nm 두께로 형성된 LiF가 쌓인다. 제 2 화소 전극으로서, Al 층이 200nm 두께로 형성된다.
더욱이, 적색을 나타내는 발광 소자에 대해, 실리콘 산화물을 포함하는 ITO 층이 제 1 화소 전극으로서 125nm 두께로 형성된다. 발광 층으로서, 50nm 두께로 형성된 DNTPD, 10nm 두께로 형성된 NPB, 30nm로 형성된 2, 5, 8, 11-테트라(테르트-부틸)페릴렌(tetra(tert-butyl)perylene)(약어로 TBP)으로 도핑된 9-[4-(N-카바조릴)]페닐-10-페닐란트라신(9-[4-(N-carbazolyl)]phenyl-10-phenylanthracene)(약어로 CzPA), 30nm 두께로 형성된 Alq3, 및 1nm 두께로 형성된 LiF가 쌓인다. 제 2 화소 전극으로서, Al 층이 200nm 두께로 형성된다.
본 실시예에서, 풀 컬러 디스플레이(full color display)의 경우에 화소의 등가 회로도가 도 10에 도시된다. 도 10에서, 점선으로 둘러싸인 TFT(638)이 도 6a와 6b의 스위칭 TFT(602)에 해당하고, 점선으로 둘러싸인 TFT(639)가 구동용 TFT(603)에 해당한다.
적색을 나타내는 화소에서, 구동용 TFT(639)의 드레인 영역이 적색 빛을 발하는 OLED(703R)에 접속되는 반면 그의 소스 영역에는 애노드 측 전원 라인(R)(706R)이 제공된다. OLED(703R)에는 캐소드 측 전원 라인(700)이 제공된다. 스위칭 TFT(638)가 게이트 와이어(705)에 접속되고, 구동용 TFT(639)의 게이트 전극이 스위칭 TFT(638)의 드레인 영역에 접속된다. 스위칭 TFT(638)의 드레인 영역이 애노드 측 전원 라인(R)(706R)에 접속된 캐패시터 소자(707)에 접속된다.
녹색을 나타내는 화소에서, 구동용 TFT의 드레인 영역이 녹색 빛을 발하는 OLED(703G)에 접속되는 반면에 그의 소스 영역이 애노드 측 전원 라인(G)(706G)에 제공된다. 스위칭 TFT(638)이 게이트 와이어(705)에 접속되고, 구동용 TFT(639)의 게이트 전극이 스위칭 TFT(638)의 드레인 영역에 접속된다. 스위칭 TFT(638)의 드레인 영역이 애노드 측 전원 라인(G)(706G)에 접속된 커패시터 소자(707)에 접속된다.
청색을 나타내는 화소에서, 구동용 TFT의 드레인 영역이 청색 빛을 발하는 OLED(703B)에 접속되는 반면에 그의 소스 영역이 애노드 측 전원 라인(B)(706B)에 제공된다. 스위칭 TFT(638)이 게이트 와이어(705)에 접속되고, 구동용 TFT(639)의 게이트 전극이 스위칭 TFT(638)의 드레인 영역에 접속된다. 스위칭 TFT(638)의 드레인 영역이 애노드 측 전원 라인(B)(706B)에 접속된 커패시터 소자(707)에 접속된다.
EL 재료에 좌우되는 다른 전압이 각각 다른 색깔을 갖는 화소에 인가된다.
애노드 측 전원 라인(706R, 706G, 706B)이 소스 와이어(704)와 더불어 병렬로 형성되지만, 본 발명은 이것에 국한되지 않고서, 게이트 와이어(705)가 애노드 측 전원 라인(706R, 706G, 706B)과 더불어 병렬로 형성된다. 더욱이, 구동용 TFT(639)가 멀티-게이트 전극 구조를 갖는다.
발광 소자에서, 스크린 디스플레이 구동 방법이 특히 제한되지 않는다. 예를 들어, 도트-연속 구동 방법, 라인-연속 구동 방법, 평면-연속 구동 방법 등이 구동을 위해 이용될 수 있다. 통상적으로, 라인 연속 구동 방법이 이용되고, 시-분할 그레이스케일 구동 방법 또는 영역 그레이스케일 구동방법과 적절하게 조합된다. 게다가, 발광 소자의 소스 라인으로 입력되는 비디오 신호는 아날로그 신호 또는 디지털 신호이다. 구동 회로 등은 비디오 신호에 따라 적절하게 설계된다.
더욱이, 디지털 비디오 신호를 이용하는 발광 소자에서, 화소로 입력된 비디오 신호가 일정전압(CV)을 갖는 것과 화소로 입력된 비디오 신호가 일정 전류(CC)를 갖는 것인 두 종류의 구동 시스템이 있다. 더욱이, 일정 전압(CV)을 갖는 비디오 신호를 이용하는 시스템에 대해, 발광 소자에 인가된 전압이 일정(CVCV)하고 발광 소자에 인가된 전류가 일정한(CVCC) 두 종류의 시스템이 있다. 게다가, 일정한 전류(CC)로 비디오 신호를 이용하는 구동 시스템에 대해, 발광 소자에 인가된 전압이 일정(CCCV)하고, 발광 소자에 인가된 전류가 일정한(CCCC) 두 종류의 시스템이 있다.
발광 소자에서, 정전 브레이크다운 (보호 다이오드 같은)을 방지하는 방지 회로가 제공된다.
본 실시예는 실시예 1 내지 5중의 어느 것과 자유롭게 결합할 수 있다.
다음에, 도 6a 내지 7c 및 도 10에 도시된 화소을 갖는 EL 디스플레이 패널이 그의 화소 부분에서 도 11을 참고하여 기술될 것이다.
도 11은 EL 디스플레이 패널의 횡-단면도이다. EL 디스플레이 패널에서, 제 1 기판(600)과 제 2 기판(640)에 형성된 절연층(608)이 밀봉 물질(650)에 의해 밀봉된다. 밀봉물질(650)로서 충진재를 포함하는 높은 점도를 갖는 에폭시-기반의 수지가 바람직하게 이용된다. 밀봉 물질이 가능한 한 많은 습기나 산소를 전달하지 않는 것이 바람직하다.
밀봉 물질(650), 제 1 기판(600), 제 2 기판(640)으로 둘러싸인 그런 식으로 구동 회로 부분(644)과 화소 부분(645)이 형성된다. 더욱이, 단자 부분(643)이 밀봉 물질(650) 외부에 제공된다.
단자 부분(643)에서, 각각의 TFT의 소스 또는 게이트 와이어에 접속된 접촉 단자(도 11에서 소스 와이어에 접속된 접촉 단자 654)가 형성된다. 접촉 단자는 FPC(구부리기 쉬운 인쇄 회로)(655)에 접속되어 그들 사이에 끼인 이방성 도전 막(656)을 갖는 입력 단자가 되어, 이방성 도전 막(656)을 통해 비디오 신호 또는 클럭 신호를 수신한다.
구동 회로 부분(644)에서, 소스 드라이버 또는 게이트 드라이버 같은 화소를 구동하는 회로가 형성된다. 여기서, 화소 부분에서 스위칭 TFT(602)에 유사하게 형성된 N-채널 TFT(651)과 화소 부분에서 구동용 TFT(603)에 유사하게 형성된 P-채널 TFT(652)가 배치된다. N-채널 TFT(651)과 P-채널 TFT가 CMOS 회로를 형성한다는 것을 주지해야 한다.
화소 부분(645)에서, 스위칭 TFT(602), 구동용 TFT(603), 및 발광소자(624)를 포함하는 화소(도 7a에서 영역 610)이 행렬로 배치된다.
보호층이 절연층(621)과 화소 부분의 발광 소자(624) 상에 형성된다. 보호층이 형성되어 습기, 산소 등이 발광 소자(624)와 절연층(621)으로 유입되는 것을 방지한다. 보호층이 플라즈마 CVD 방법 또는 스퍼터링 방법 같은 박막 형성방법에 의해 실리콘 질화물, 실리콘 산화물, 실리콘 질화물 산화물, 실리콘 산질화물, 알루미늄 산질화물, 알루미늄 산화물, 다이아몬드 같은 카본(DLC), 또는 질소를 포함하는 카본 (CN) 같은 절연 물질로 바람직하게 형성된다.
본 실시예에서, 소스 드라이버, 게이트 드라이버, 및 화소 부분의 TFT가 하나의 기판상에 형성되기에, 발광 디스플레이 패널이 얇아질 수 있다.
제2 기판(640)과 보호층(653) 사이의 영역(642)에 공간이 제공되어 이것이 질소 가스 같은 불활성 가스로 채워진다. 이것은 습기나 산소가 발광 소자와 절연층(621)에 침투하는 것을 억제할 수 있다.
제2 기판(640)에 채색된 층이 제공된다. 이런 경우에, 백색 광의 조사가 가능한 발광 소자가 각각의 화소에 대해 제공되고, R, G, 또는 B를 나타내는 채색된 층이 개별적으로 제공되어 풀 컬러 디스플레이를 허용한다. 더욱이, 청색 광 조사가 가능한 발광 소자가 각각의 화소에 제공되어 컬러 변환 층이 개별적으로 제공될 때, 풀 컬러 디스플레이가 얻어질 수 있다. 그러한 EL 디스플레이 모듈은 고 컬러 순도의 RGB를 갖기에 고해상도 디스플레이를 허용한다. 더욱이, 적, 녹, 또는 청색 발광을 나타내는 발광 소자가 각각의 화소에 대해 형성될 수 있어서 채색된 층이 역시 사용될 수 있다.
더욱이, 발광 소자(624)로부터의 광이 제 1 기판(600) 측으로 조사되는 경우에, 제 1 기판(600)의 표면에 편광 판과 웨이브 플레이트(wave plate)가 제공된다. 한편, 발광 소자(624)로부터의 광이 제 2 기판(640) 측으로 조사되는 경우에, 제 2 기판(640)의 표면에 편광 판과 웨이브 플레이트가 제공된다. 더욱이, 발광 소자(624)로부터의 광이 양쪽 제 1 기판(600) 측과 제 2 기판(624) 측으로 조사되는 경우에, 제 1 기판(600)과 제 2 기판(640)의 표면에 편광 판과 웨이브 플레이트가 제공된다.
제1 기판(600)과 제 2 기판(640)의 양쪽 또는 하나가 막 기판, 수지 기판 등이어서, 발광 디스플레이 패널을 형성한다. 이런 방식으로 카운터 기판을 사용하지 않고 밀봉함으로써, 표시 장치가 경량, 소형, 엷을 수 있다.
발광 디스플레이 패널을 전원 회로 또는 제어기 같은 외부 회로에 접속함으로써, 발광 디스플레이 모듈이 형성될 수 있다.
[실시예 2]
본 실시예는 도 12를 참조하여 액정 디스플레이 패널을 기술할 것이다. 액정 디스플레이 패널에서, 제 1 기판(600), 제 2 기판(664), 및 액정 층(674)이 밀봉 물질(650)에 의해 밀봉된다. 바람직하게 상기 밀봉 물질(650)은 기판 사이에 거리를 유지하도록 하는, 충진재로 나타난 유지 물질을 포함한다.
밀봉 물질(650), 제 1 기판(600), 및 제 2 기판(664)으로 둘러싸인 그런 식으로 구동 회로 부분(662)과 화소 부분(663)이 형성된다. 단자 부분(661)이 밀봉 물질(650) 외부에 형성된다.
제2 기판(664)상에, 컬러 필터 또는 블랙 매트릭스(black matrix)로 작용하는 채색된 층(665), 제 2 화소 전극(666), 및 오리엔테이션 막으로 작용하는 절연층(667)이 형성된다. 도시되지는 않았지만, 제 1 기판(600)과 제 2 기판(664) 중 하나 또는 양쪽에 편광판이 제공된다.
단자 부분(661)에서, 각각의 TFT의 게이트 와이어와 소스 와이어에 접속된 접촉 단자가 실시예 1(게이트 와이어에 접속된 접촉 단자(654)가 도 12에 도시된다)에 도시된 단자 부분(643)과 유사하게 형성된다. 접촉 단자는 FPC(구부리기 쉬운 인쇄 회로)에 접속되어 그들 사이에 끼인 이방성 도전 막(656)을 갖는 입력 단자가 되어, 이방성 도전 막(656)을 통해 비디오 신호 또는 클럭 신호를 수신한다.
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구동 회로 부분(662)에서, 소스 드라이버 또는 게이트 드라이버 같은 화소을 구동하는 회로가 실시예 1에 도시된 구동 회로 부분(644)과 유사하게 형성된다. 여기서, N-채널 TFT(651)과 P-채널 TFT(652)가 배치된다. N-채널 TFT(651)과 P-채널 TFT(652)가 CMOS 회로를 형성한다는 것을 주지해야 한다.
복수의 화소가 화소 부분(663)에 형성되고, 액정 소자(668)가 각각의 화소에서 형성된다. 제 1 화소 전극(672), 제 2 화소 전극(666), 및 이들 사이에 채워진 액정 층(674)이 서로 중첩되는 부분이 액정 소자(668)이다. 액정 소자(668)의 제 1 화소 전극(672)이 이들 사이에 끼인 접촉 도전층(671)을 갖는 TFT(602)에 전기적으로 접속된다. 액정 소자(668)의 제 2 화소 전극(666)이 제 2 기판(664) 측 상에 형성된다. 더욱이, 오리엔테이션 막으로 작용하는 절연층(673)이 제 1 화소 전극(672)과 액정 층(674) 사이에 형성된다. 오리엔테이션 막으로 작용하는 절연층(667)이 제 2 화소 전극(666)과 액정 층(674) 사이에 형성된다.
디스플레이 평평하지 않는 것을 줄이기 위해 제 1 기판(600)과 제 2 기판(664)인 그들 사이를 고정된 거리로 떨어뜨리는 것이 바람직하다. 그리하여, 갭-유지 물질인 충진재(675)가 제 1 기판(600)과 제 2 기판(664) 사이에 제공된다. 여기서, 충진재(675)가 구형 충진재이지만, 형태가 이것에 제한되지 않고서 기둥 모양의 충진재가 역시 공급 가능하다.
[실시예 3]
본 실시예는 도 13a 내지 13c를 참조하여 상기 실시예에서 도시된 디스플레이 패널 상의 구동 회로의 장착을 기술한다.
도 13a에 도시된 바와 같이, 소스 드라이버(1402)와 게이트 드라이버(1403a, 1403b)가 화소 부분(1401) 주위에 장착된다. 도 13a에서, 소스 드라이버(1402), 게이트 드라이버(1403a, 1403b) 등이 솔더 범프 등을 이용한 리플로우 과정, 와이어본딩 방법, COG 방법, 이방성 도전 접착제 및 이방성 도전 막을 이용한 장착방법에 의해 IC 칩(1405)의 이용으로 기판(1400) 상에 장착된다. 여기서는 COG 방법이 이용된다. 다음에, IC 칩이 FPC(1406)를 통해 외부 회로에 접속된다.
소스 드라이버(1402)의 일부, 예를 들어 아날로그 스위치가 기판상에 집적하여 형성되고 다른 부분은 IC 칩에 의해 개별적으로 장착된다.
SAS를 구비한 TFT 또는 크리스털 반도체를 형성하는 경우에, 화소 부분(1401), 게이트 드라이버(1403a, 1403b) 등이 기판상에 집적하여 형성되고, 소스 드라이버(1402) 등이 도 13b에 도시된 바와 같이 IC 칩을 이용하여 개별적으로 장착된다. 소스 드라이버(1402)는 도 13b에서 COG 방법에 의해 IC 칩(1405)을 이용하여 기판(1400)상에 장착된다. 다음에, IC 칩은 FPC(1406)을 통해 외부 회로에 접속된다.
소스 드라이버(1402)의 일부, 예를 들어 아날로그 스위치는 기판상에 집적하여 형성되고, 다른 부분은 IC 칩을 이용하여 개별적으로 장착된다.
더욱이, 도 13c에 도시된 바와 같이 어떤 경우에는 소스 드라이버(1402) 등이 COG방법 대신에 TAB 방법에 의해 장착된다. 다음에, IC 칩이 FPC(1406)를 통해 외부회로에 접속된다. 소스 드라이버가 도 13c에서 TAB 방법에 의해 장착되기도 하지만, 게이트 드라이버가 TAB 방법에 의해 장착된다.
TAB 방법에 의해 IC 칩의 장착은 화소 부분이 기판에 대해 확대되도록 하여 더 좁은 프레임을 얻는다.
실리콘 웨이퍼를 이용하여 IC 칩이 형성되지만, 유리 기판상에 회로가 형성되는 IC(이후로는 드라이버 IC로 호칭)는 IC 칩 대신에 이용된다. IC 칩이 원형 실리콘 웨이퍼로부터 취해지기에, 본체 기판의 형태가 제한된다. 반면에, 드라이버 IC가 본체 기판으로서 유리로 이루어져서 그 형태가 제한되지 않는다면, 생산성이 급격히 증가될 수 있다. 이렇게, 드라이버 IC의 형태와 크기가 자유롭게 설정될 수 있다. 예를 들어, 장(長) 측 상에 15 내지 80nm 길이의 드라이버 IC에서, 드라이버 IC의 개수가 IC 칩과 비교하여 줄어들 수 있다. 그리하여, 접촉 단자의 개수가 줄어들어서 생산성을 증가시킬 수 있다.
드라이버 IC가 기판상에 형성된 크리스털 반도체로 형성될 수 있고, 상기 크리스털 반도체는 연속적인 웨이브 레이저 방사로 얻어진다. 상기 레이저 방사로 얻어진 반도체 막은 크리스털 결점이 없고 커다란 크기의 크리스털 알갱이를 갖는다. 이렇게, 그러한 반도체 막을 구비하는 트랜지스터가 높은 이동도와 고속 응답 속도를 갖는다; 그리하여 고속 동작이 가능하고 이것은 드라이버 IC에게는 바람직하다.
[실시예 4]
장착된 본 발명의 반도체 장치를 구비한 전자 기기의 특징이 도면을 참조하여 기술된다. 여기 기술될 전자 기기는 이동 전화기로서, 이것은 케이스(2700, 2706),패널(2701), 하우징(2702), 인쇄 와이어링 기판(2703), 작동 버튼(2704), 배터리(2705)를 포함한다(도 14를 보라). 패널(2701)은 떨어질 수 있게 하우징(2702)과 조합하고, 하우징(2702)은 인쇄 와이어링 기판(2703)에 맞는다. 하우징(2702)의 형태와 크기는 패널(2701)이 조합하는 전자기기에 따라 적절하게 변경된다. 인쇄 와이어링 기판(2703)은 장착된 복수의 꾸려진 반도체 장치를 구비한다. 본 발명의 반도체 장치는 패키지 된 반도체 장치의 하나로 이용될 수 있다. 인쇄 와이어링 기판(2703)상에 장착된 복수의 반도체 장치는 제어기, 중앙 처리 장치(CPU), 메모리, 전원 회로, 오디오 처리회로, 송수신 회로 등의 어느 기능을 구비한다.
패널(2701)이 접촉 막(2708)을 통해 인쇄 와이어링 기판(2703)에 접속된다. 패널(2701), 하우징(2702), 및 인쇄 와이어링 기판(2703)이 작동 버튼(2704)과 배터리(2705)와 함께 케이스(2700, 2706) 내부에 포함된다. 케이스(2700)에 제공된 열린 창문에서 볼 수 있도록 패널(2701)에서 화소영역(2709)이 제공된다.
이전에 언급되었듯이, 본 발명의 반도체 장치는 경박단소의 이점이 있다. 이러한 장점은 전자기기의 케이스(2700, 2706)에서 제한된 공간의 효과적인 이용을 가능하게 한다. 게다가, 원가 절감이 가능하고, 고-신뢰도의 반도체 장치를 구비한 전자기기의 제조가 가능하다.
[실시예 5]
실시예 모드와 실시예에 도시된 반도체 장치를 구비한 전자 기기는 텔레비전 장치(역시 단순히 TV 또는 텔레비전 수신장치로 불림), 디지털 카메라 또는 디지털 비디오 카메라 같은 카메라, 이동 전화기(역시 셀룰러 폰으로 불림), PDA 같은 이동 정보 터미널, 이동 게임 머신, 컴퓨터용 모니터, 컴퓨터, 카 오디오 컴포넌트 같은 오디오 재생 장치, 홈-이용 게임 머신 등 같은 재생 매체로 장착된 이미지 재생장치를 포함한다. 도 15a 내지 15F를 참조하여 특정 실시예가 기술된다.
도 15a에 도시된 이동 정보 터미널은 본체(9201), 디스플레이 부분(9202) 등을 포함한다. 디스플레이 부분(9202)은 실시예 모드 1~ 5와 실시예 1~ 4에 도시된 반도체 장치를 구비할 수 있다. 본 발명의 특징에 따른 표시 장치를 이용함으로써, 저렴하고 고-신뢰도의 이동 정보 터미널이 제공될 수 있다.
도 15b에 도시된 디지털 비디오 카메라가 디스플레이 부분(9701), 디스플레이 부분(9702) 등을 포함한다. 디스플레이 부분(9701)은 실시예 모드 1~ 5와 실시예 1~ 4중의 어느 것에 도시된 반도체 장치를 구비할 수 있다. 본 발명의 특징에 따른 표시 장치를 이용함으로써, 저렴하고 고-신뢰도의 비디오 카메라가 제공될 수 있다.
도 15c에 도시된 이동 터미널은 본체(9101), 디스플레이 부분(9102) 등을 포함한다. 디스플레이 부분(9102)은 실시예 모드 1~ 5와 실시예 1~ 4중의 어느 것에 도시된 반도체 장치를 구비할 수 있다. 본 발명의 특징에 따른 표시 장치를 이용함으로써, 저렴하고 고-신뢰도의 이동 터미널이 제공될 수 있다.
도 15d에 도시된 이동 텔레비전 장치는 본체(9301), 디스플레이 부분(9302) 등을 포함한다. 디스플레이 부분(9302)이 실시예 모드 1~ 5와 실시예 1~ 4중의 어느 것에 도시된 반도체 장치를 구비할 수 있다. 본 발명의 특징에 따른 표시 장치를 이용함으로써, 저렴하고 고-신뢰도의 이동 텔레비전 장치가 제공될 수 있다. 그러한 텔레비전 장치는 휴대용인 중간 크기로 이동 전화기 같은 이동 터미널에 장착된 작은 크기의 범위 이내로 넓게 적용될 수 있고 커다란 크기로 적용될 수도 있다(예를 들어 40인치 또는 그 이상).
도 15e에 도시된 이동 컴퓨터는 본체(9401), 디스플레이 부분(9402) 등을 포함한다. 디스플레이 부분(9302)이 실시예 모드 1~ 5와 실시예 1~ 4중의 어느 것에 도시된 반도체 장치를 구비할 수 있다. 본 발명의 특징에 따른 표시 장치를 이용함으로써, 저렴하고 고-신뢰도의 이동 컴퓨터가 제공될 수 있다.
도 15f에 도시된 텔레비전 장치는 본체(9501), 디스플레이 부분(9502) 등을 포함한다. 디스플레이 부분(9502)이 실시예 모드 1~ 5와 실시예 1~ 4중의 어느 것에 도시된 반도체 장치를 구비할 수 있다. 본 발명의 특징에 따른 표시 장치를 이용함으로써, 저렴하고 고-신뢰도의 텔레비전 장치가 제공될 수 있다.
[실시예 6]
도 21a~ 21d를 참조하여, 본 실시예는 본 발명의 박막 트랜지스터와 종래의 박막 트랜지스터에서 게이트 전극과 드레인 와이어 사이의 접촉 부분과 화소 전극과 반도체 영역 사이의 접촉부분에서의 구조의 FIB(집중된 이온 빔 시스템)에 의한 관측 결과를 나타낼 것이다.
도 21a는 본 발명의 박막 트랜지스터의 화소 전극과 드레인 전극의 상부 도면이다. 도 22a는 도 21a의 라인 A-B를 따른 횡단면에서 FIB에 의해 관측된 이미지를 도시한다. 도 22b는 도 22a의 도해 도면이다. 더욱이, 도 22c는 도 21a의 라인 C-D를 따른 횡단면에서의 FIB에 의해 관측된 이미지를 도시하는 반면에, 도 22d는 도 22c의 도해 도면이다. FIB에 의한 관측은 비스듬히(경사 60도의 각도로) 실행된다는 것을 인지해야 한다.
도 21a, 22b, 22d에 도시된 바와 같이, 기판(301)상에 형성된 박막 트랜지스터(350)는 반도체 영역(302a, 302b), 게이트 절연층(313), 게이트 전극(351), 소스 전극(352) 및 드레인 전극(305a~ 305c)을 포함한다. 더욱이, 소스 전극(352)과 드레인 전극(305a~ 305c)과 게이트 전극(351)이 중간층 절연층(306, 307)에 의해 절연된다. 소스 전극(352), 드레인 전극(305a~ 305c), 및 접촉 도전층(304)이 중간층 절연층에 의해 절연된다. 반도체 영역(302b)은 콘택트 홀(353)을 통해 소스 전극(352)에 접속된다. 박막 트랜지스터(350)가 그 사이에 끼워진 절연층(312)을 갖는 기판(301)상에 형성된다.
게이트 전극(351)으로서 동시에 형성된 접촉 도전층(304)이 그 사이에 끼워진 게이트 절연층(313)을 갖는 반도체 영역(302a)과 중첩된다. 더욱이, 접촉 도전층(304)은 콘택트 홀(309)에서 드레인 전극(305a~ 305c)에 접속된다. 유사하게, 접촉 도전층(304)이 콘택트 홀(309)에서 화소 전극(308)에 접속된다. 본 발명의 박막 트랜지스터(350)의 드레인 전극(305a ~305c)의 끝 부분이 콘택트 홀(309) 내부에 위치한다. 반도체 영역(302b)이 그 사이에 끼워진 드레인 전극(305a~ 305c)과 접촉 도전층(304)을 갖는 화소 전극(308)에 접속된다.
절연층(311)이 소스 전극(352), 드레인 전극(305a~ 305c), 접촉 도전층(304), 화소 전극(308), 및 중간층 절연층(307) 상에 코팅 방법에 의해 형성된다.
여기서, 유리 기판이 기판(301)으로 이용되고, 140nm-두께의 실리콘 질화물 산화물 막과 100nm 두께의 실리콘 산-질화물 막이 CVD 방법에 의해 차례로 쌓여서 절연층(312)을 형성한다. 반도체 영역(302a, 302b)으로서, 크리스털 실리콘 층이 50nm 두께로 형성된다. 게이트 절연층(313)으로서, 실리콘 산화물층이 원자재로서 테트라에틸 오쏘 실리케이트(tetraethyl ortho silicate; TEOS)와 O2를 이용하여 CVD 방법에 의해 110nm 두께로 형성된다. 게이트 전극(351)과 접촉 도전층(304)으로서, 30nm 두께의 탄탈늄 질화물층과 370nm 두께의 텅스텐층이 스퍼터링 방법에 의해 형성된다. 드레인 전극(305a~ 305c), 100nm 두께의 티타늄층, 700nm 두께의 알루미늄층, 및 100nm 두께의 티타늄층이 차례로 스퍼터링 방법에 의해 쌓인다. 드레인 전극(305a ~305c)과 유사한 층을 쌓음으로써 도 21a에 도시되지는 않았지만 소스 전극(352)이 형성된다. 실리콘 질화물 산화물층이 중간 절연층(306)으로서 140nm 두께로 형성되고, CVD 방법에 의해 실리콘 산-질화물층이 중간 절연층(307)으로서 670nm 두께로 형성된다. 실리콘 산화물을 포함하는 ITO가 스퍼터링 방법에 의해 화소 전극(308)으로써 125nm 두께로 형성된다.
도 22c와 22d는 도 22a와 22b에 도시된 것과 교차하는 방향에서의 횡-단면도이다. 도 22c와 22d에 도시된 바와 같이, 접촉 도전층(304)에 접속된 드레인 전극(305a ~305c)의 끝 부분이 콘택트 홀(309) 내부에 위치한다.
도 21b는 종래 박막 트랜지스터의 화소 전극과 드레인 전극 사이의 접촉 부분의 상부 도면이다. 도 21c는 박막 트랜지스터의 드레인 전극과 접촉 도전층 상이의 접촉 부분의 상부 도면이다. 도 23a는 도 21b의 라인 A-B를 따른 횡-단면에서의 FIB에 의해 관측된 이미지를 도시하는 반면, 도 23b는 도 23a의 도해 도면이다. 도 23c는 도 21c의 라인 C-D를 따른 횡단면에서의 FIB에 의해 관측된 이미지를 도시하는 반면에, 도 23d는 도 23c의 도해 도면이다.
도 21b와 23b에 도시된 바와 같이, 기판(321)상에 형성된 박막 트랜지스터(360)는 반도체 영역(323), 게이트 절연층(324), 게이트 전극(361), 소스전극(362), 및 드레인 전극(328a ~328c)을 포함한다. 소스전극(362), 드레인 전극(328a ~328c),및 게이트 전극(361)이 중간층 절연층(325, 326)에 의해 절연된다. 콘택트 홀(363)에서, 반도체 영역(323)이 소스 전극(362)에 접속된다. 박막 트랜지스터(360)가 그 사이에 끼워진 절연층(322)을 갖는 기판(321) 상에 형성된다.
콘택트 홀(331)에서, 반도체 영역(323)이 드레인 전극(328a ~328c)에 접속된다. 화소 전극(329)이 중간층 절연층(326)과 드레인 전극(328c)의 일부 상에 형성되고, 드레인 전극(328c)이 화소 전극(329)에 접속된다. 종래 박막 트랜지스터(360)의 드레인 전극(328a ~328c)의 단부들이 콘택트 홀(331)의 내부에 위치하지 않지만 중간층 절연층(326) 상에 형성된다. 반도체 영역(323)이 그 사이에 끼워진 드레인 전극(328a ~328c)을 갖는 화소 전극(329)에 접속된다.
절연층(330)이 코팅방법에 의해 중간층 절연층(326)과 화소 전극(329) 상에 형성된다.
다음에, 도 21c의 라인 C-D를 따라 취해진 횡-단면도에 해당하는 도면이 도 23c와 23d에 도시된다.
도 21c와 23d에 도시된 바와 같이, 기판(321)상에 형성된 박막 트랜지스터(370)가 박막 트랜지스터(360)와 유사한 반도체 영역(374), 게이트 절연층(324), 게이트 전극(371), 소스 전극(372), 및 드레인 전극(348a~ 348c)을 포함한다. 소스 전극(372), 드레인 전극(348a ~348c), 및 게이트 전극(371)이 중간층 절연층(325, 326)에 의해 절연된다. 콘택트 홀(373)에서, 반도체 영역(374)이 소스 전극(372)에 접속된다. 박막 트랜지스터(370)가 그 사이에 끼워진 절연층(322)을 갖는 기판(301) 상에 형성된다.
콘택트 홀(375)에서, 반도체 영역(374)이 드레인 전극(348a ~348c)에 접속된다. 게이트 전극(371)으로써 동시에 형성된 도전층(327)이 콘택트 홀(332)에서 드레인 전극(348a ~348c)에 접속된다. 종래 박막 트랜지스터(370)의 드레인 전극(348a ~348c)의 끝 부분이 콘택트 홀(332) 내부에 위치하지 않지만 중간층 절연층(326) 상에 형성되지 않는다.
여기에, 유리 기판이 기판(321)으로 이용되고, 140-nm 두께의 실리콘 질화물 산화물 막과 100-nm 두께의 실리콘 산-질화물 막이 차례로 CVD방법에 의해 쌓여서, 절연층(322)을 형성한다. 반도체 영역(323)으로써, 크리스털 실리콘층이 50 nm 두께로 형성된다. 게이트 절연층(324)으로서, 실리콘 산화물층이 원자재로서 테트라에틸 오쏘 실리케이트(TEOS) 및 O2를 이용하여 CVD 방법에 의해 110nm 두께로 형성된다. 게이트 전극(361, 371)으로써, 30nm 두께의 탄탈늄 질화물층과 370nm 두께의 텅스텐층이 스퍼터링 방법에 의해 형성된다. 드레인 전극(328a ~328c, 348a ~348c)으로서, 100nm 두께의 티타늄층, 700nm 두께의 알루미늄층, 및 100nm 두께의 티타늄층이 스퍼터링 방법에 의해 차례로 쌓인다. 드레인 전극(328a ~328c, 348a ~348c)과 유사한 층을 쌓으므로서 도 21b와 21c에 도시되지는 않았지만, 소스 전극(362, 372)이 형성된다. 실리콘 질화물 산화물층이 중간층 절연층(325)으로서 140nm 두께로 형성되고, 실리콘 산-질화물층이 중간층 절연층(326)으로서 670nm 두께로 CVD 방법에 의해 형성된다. 실리콘 산화물을 포함하는 ITO가 스퍼터링 방법에 의해 화소 전극(329)으로서 125nm 두께로 형성된다.
도 22a ~22d가 도 23a ~23d와 비교될 때, 본 발명의 박막 트랜지스터(350)의 절연층(311)이 종래 박막 트랜지스터(360, 370)의 절연층(330)보다 더 작은 침하와 융기 차이를 갖는다. 이렇게, 양호하게 평평한 절연층이 코팅 방법에 의해 형성될 수 있다. 절연층을 형성하는 경우에, 자재가 절감될 수 있다. 이것은 원가 절감뿐아니라 생산성을 증가시킨다.
본 출원은 2005년 6월 28일 일본 특허청에 출원된 일본 특허 출원 번호 2005-189020호와 2005년 12월 28일 일본 특허청에 출원된 일본 특허 출원 번호 2005-379975호를 기초로 하고, 그 전체 내용이 여기 참고로 기술된다.
본 발명은 와이어의 침하와 융기 차이를 완화할 수 있는 구조를 갖는 반도체 장치를 제공하여 원자재를 줄여 원가 절감과 높은 생산성을 가능하게 하며, 전과 비교하여, 제 2 절연층을 두껍게 형성할 필요가 없기에 노광 시간을 줄여 생산성 향상을 가져올 수 있고 신뢰할 만한 반도체 장치의 제조를 가능하게 한다.

Claims (20)

  1. 제 1 도전층;
    상기 제 1 도전층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 2 도전층;
    상기 제 2 도전층 위의 제 2 절연층; 및
    상기 제 1 및 제 2 도전층들에 접속된 제 3 도전층을 포함하고,
    상기 제 1 및 제 2 절연층들은 콘택트 홀을 포함하고
    상기 콘택트 홀은 제 1 및 제 2 부분들을 포함하고,
    상기 콘택트 홀의 상기 제 1 부분의 상기 제 3 도전층의 저면(底面)은 상기 제 2 도전층과 접하지 않고, 상기 콘택트 홀의 상기 제 2 부분의 상기 제 3 도전층의 저면은 상기 제 2 도전층과 접하는, 반도체 장치.
  2. 제 1 도전층;
    상기 제 1 도전층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 2 도전층;
    상기 제 2 도전층 위의 제 2 절연층; 및
    상기 제 1 및 제 2 도전층들에 접속된 제 3 도전층을 포함하고,
    상기 제 2 도전층은 제 1 막 두께를 갖는 제 1 영역과 제 2 막 두께를 갖는 제 2 영역을 갖고,
    상기 제 1 막 두께는 상기 제 2 막 두께보다 얇고,
    상기 제 3 도전층은 상기 제 2 도전층의 상기 제 1 영역과 접하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 도전층에 접속된 화소 전극을 더 포함하는, 반도체 장치.
  4. 삭제
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 도전층은 상기 제 2 도전층과 부분적으로 중첩하는, 반도체 장치.
  6. 삭제
  7. 제 1 절연층;
    상기 제 1 절연층 위의 제 1 도전층;
    상기 제 1 도전층 위의 제 2 도전층;
    상기 제 1 및 제 2 도전층들 사이에 개재된 제 2 절연층;
    상기 제 2 도전층 위의 제 3 절연층; 및
    상기 제 1 및 제 2 도전층들에 접속된 제 3 도전층을 포함하고,
    상기 제 2 및 제 3 절연층들은 콘택트 홀들을 포함하고,
    적어도 하나의 콘택트 홀은 제 1 및 제 2 부분들을 갖고,
    상기 콘택트 홀의 상기 제 1 부분의 상기 제 3 도전층의 저면은 상기 제 2 도전층과 접하지 않고, 상기 콘택트 홀의 상기 제 2 부분의 상기 제 3 도전층의 저면은 상기 제 2 도전층 및 상기 제 1 절연층과 접하는, 반도체 장치.
  8. 제 1 절연층;
    상기 제 1 절연층 위의 제 1 도전층;
    상기 제 1 도전층 위의 제 2 도전층;
    상기 제 1 및 제 2 도전층들 사이에 개재된 제 2 절연층;
    상기 제 2 도전층 위의 제 3 절연층; 및
    상기 제 1 및 제 2 도전층들에 접속된 제 3 도전층을 포함하고,
    상기 제 2 및 제 3 절연층들은 콘택트 홀들을 포함하고,
    상기 제 2 도전층은 제 1 막 두께를 갖는 제 1 영역 및 제 2 막 두께를 갖는 제 2 영역을 갖고,
    상기 제 1 막 두께는 상기 제 2 막 두께보다 얇고,
    상기 제 3 도전층은 상기 제 2 도전층의 상기 제 1 영역 및 상기 제 1 절연층과 접하는, 반도체 장치.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 도전층이 상기 제 3 도전층에 접속되는 콘택트 홀은 상기 제 2 도전층이 상기 제 3 도전층에 접속되는 콘택트 홀과 다른, 반도체 장치.
  10. 삭제
  11. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 도전층이 상기 제 3 도전층에 접속되는 콘택트 홀은 상기 제 2 도전층이 상기 제 3 도전층에 접속되는 콘택트 홀과 같은, 반도체 장치.
  12. 삭제
  13. 제 7 항 또는 제 8 항에 있어서,
    상기 제 3 도전층은 상기 제 2 도전층과 부분적으로 중첩하는, 반도체 장치.
  14. 삭제
  15. 제 7 항 또는 제 8 항에 있어서,
    상기 제 2 도전층에 접속된 화소 전극을 더 포함하는, 반도체 장치.
  16. 삭제
  17. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 도전층은 소스 영역 또는 드레인 영역인, 반도체 장치.
  18. 삭제
  19. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 도전층은 제 1 트랜지스터의 소스 영역 또는 드레인 영역이고, 상기 제 2 도전층은 제 2 트랜지스터의 게이트 전극인, 반도체 장치.
  20. 삭제
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