KR101257218B1 - Package on package and its manufacturing method - Google Patents

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Abstract

패키지 온 패키지가 제공된다. 본 발명의 일부 실시예에 따른 패키지 온 패키지는, 상면 상에 하나 이상의 제1 반도체 칩이 실장된 제1 기판을 포함하는 하부 패키지; 상면 상에 하나 이상의 제2 반도체 칩이 실장된 제2 기판을 포함하는 상부 패키지; 상기 하부 패키지의 상면과 상기 상부 패키지의 하면 사이에 배치되는 히트 싱크; 및 상기 하부 패키지 및 상기 상부 패키지를 전기적으로 연결하는 연결단자;를 포함한다.Package on packages are provided. A package on package according to some embodiments of the present invention may include a lower package including a first substrate on which at least one first semiconductor chip is mounted; An upper package including a second substrate on which at least one second semiconductor chip is mounted; A heat sink disposed between an upper surface of the lower package and a lower surface of the upper package; And a connection terminal electrically connecting the lower package and the upper package.

Description

패키지 온 패키지 및 이의 제조방법{Package on package and its manufacturing method}Package on package and its manufacturing method

본 발명은 패키지 온 패키지에 관한 것으로서, 보다 상세하게는 패키지 온 패키지를 제작할 때, 하부 패키지의 열을 상단으로 방출할 수 있는 패키지 온 패키지에 관한 것이다.The present invention relates to a package on package, and more particularly, to a package on package capable of dissipating heat of a lower package to the top when fabricating a package on package.

최근 들어 모바일 전자제품의 수요가 급증하면서 반도체 패키지의 형태 역시 박형화, 소형화, 경량화로 변화되고 있다. 이러한 요구를 충족하기 위한, 소형화·박막화를 목적으로 하는 SiP(System in package) 방식에는 패키지 위에 패키지를 적층하는 방식인 PoP(Package on package)가 있다. 패키지 온 패키지의 형태로는 크게 상부 패키지와 하부 패키지를 솔더볼(Solder　Ball)을 이용하여 전기적으로 연결하는 방식을 들 수 있다. 상대적으로 발열이 많은 반도체 칩이 하부 패키지에 실장되는 경우, 하부 패키지에서 발생하는 열은 반도체 칩의 동작 특성을 저해하는 요인이 된다. 따라서, 반도체 패키지의 열을 효과적으로 방출시킬 수 있는 구조가 요구된다. In recent years, as the demand for mobile electronic products has soared, the form of semiconductor packages has also been changed to thinner, smaller and lighter. In order to meet such demands, a SiP (System in package) method aiming at miniaturization and thinning includes a package on package (PoP), which is a method of stacking packages on a package. The package-on-package type includes a method of electrically connecting the upper package and the lower package by using solder ball. When a relatively high heat generating semiconductor chip is mounted in a lower package, heat generated from the lower package becomes a factor that hinders operating characteristics of the semiconductor chip. Therefore, there is a need for a structure capable of effectively dissipating heat from a semiconductor package.

본 발명의 기술적 사상이 해결하고자 하는 과제는, 반도체 칩에서 발생하는 열을 효과적으로 방출할 수 있는 패키지 온 패키지를 제공하는 데에 있다.An object of the present invention is to provide a package on package capable of effectively dissipating heat generated from a semiconductor chip.

본 발명의 일부 실시예에 따른 패키지 온 패키지가 제공된다. 상기 패키지 온 패키지는, 상면 상에 하나 이상의 제1 반도체 칩이 실장된 제1 기판을 포함하는 하부 패키지; 상면 상에 하나 이상의 제2 반도체 칩이 실장된 제2 기판을 포함하는 상부 패키지; 상기 하부 패키지의 상면과 상기 상부 패키지의 하면 사이에 배치되는 히트 싱크; 및 상기 하부 패키지 및 상기 상부 패키지를 전기적으로 연결하는 연결단자;를 포함한다.A package on package according to some embodiments of the invention is provided. The package on package may include a lower package including a first substrate on which one or more first semiconductor chips are mounted; An upper package including a second substrate on which at least one second semiconductor chip is mounted; A heat sink disposed between an upper surface of the lower package and a lower surface of the upper package; And a connection terminal electrically connecting the lower package and the upper package.

본 발명의 일부 실시예들에서, 상기 히트 싱크는, 상기 하부 패키지의 상면 및 상기 상부 패키지의 하면과 서로 맞닿도록 배치될 수 있다.In some embodiments of the present disclosure, the heat sink may be disposed to be in contact with an upper surface of the lower package and a lower surface of the upper package.

본 발명의 일부 실시예들에서, 상기 제1 반도체 칩 상에 배치된 제1 히트 스프레더; 및 상기 히트 스프레더가 노출되도록 상기 제1 기판 상에 형성된 제1 몰딩부재;를 더 포함할 수 있다.In some embodiments of the invention, a first heat spreader disposed on the first semiconductor chip; And a first molding member formed on the first substrate to expose the heat spreader.

본 발명의 일부 실시예들에서, 상기 제1 반도체 칩은, 상기 제1 기판 상에 플립칩 본딩 방식으로 실장되며, 상기 제1 반도체 칩의 비활성면 상에 접하도록 배치된 제1 히트 스프레더;를 더 포함할 수 있다.In some embodiments of the present disclosure, the first semiconductor chip may include: a first heat spreader mounted on the first substrate by a flip chip bonding method and disposed on an inactive surface of the first semiconductor chip; It may further include.

본 발명의 일부 실시예들에서, 상기 연결단자는, 상기 제1 기판의 상면 및 상기 제2 기판의 하면 사이에 형성될 수 있다.In some embodiments of the present disclosure, the connection terminal may be formed between an upper surface of the first substrate and a lower surface of the second substrate.

본 발명의 일부 실시예들에서, 상기 제2 반도체 칩 상에 배치된 제2 히트 스프레더;를 더 포함할 수 있다.In some embodiments of the present disclosure, a second heat spreader disposed on the second semiconductor chip may be further included.

본 발명의 일부 실시예들에서, 상기 하부 패키지는, 상기 제1 반도체 칩을 덮으면서, 상기 제1 기판 상에 형성된 제1 몰딩부재;를 더 포함할 수 있다.In some embodiments of the present disclosure, the lower package may further include a first molding member formed on the first substrate while covering the first semiconductor chip.

본 발명의 일부 실시예들에서, 상기 제1 몰딩부재를 관통하여 상기 제1 기판의 일면 상에 형성되며, 상기 연결단자와 전기적으로 연결되는 비아;를 더 포함할 수 있다.In some embodiments of the present disclosure, a via may be formed on one surface of the first substrate through the first molding member and electrically connected to the connection terminal.

본 발명의 일부 실시예에 따른 패키지 온 패키지 제조방법이 제공된다. 상기 패키지 온 패키지 제조방법은, 제1 기판의 상면에 하나 이상의 제1 반도체 칩을 실장하고, 상기 제1 반도체 칩이 제1 몰딩부재로 밀봉된 하부 패키지를 형성하는 단계; 제2 기판의 상면에 하나 이상의 제2 반도체 칩이 실장된 상부 패키지를 형성하는 단계; 상기 하부 패키지 및 상기 상부 패키지를 전기적으로 연결하는 연결단자를 형성하는 단계; 및 상기 하부 패키지의 상면과 상기 상부 패키지의 하면 사이에 히트 싱크를 배치하는 단계;를 포함한다.According to some embodiments of the present invention, a method of manufacturing a package on package is provided. The method of manufacturing a package on package may include mounting at least one first semiconductor chip on an upper surface of a first substrate, and forming a lower package in which the first semiconductor chip is sealed with a first molding member; Forming an upper package on which at least one second semiconductor chip is mounted on an upper surface of the second substrate; Forming a connection terminal electrically connecting the lower package and the upper package; And disposing a heat sink between an upper surface of the lower package and a lower surface of the upper package.

본 발명의 일부 실시예들에서, 상기 하부 패키지를 형성하는 단계는, 상기 제1 반도체 칩 상에 제1 히트 스프레더를 형성하는 단계; 및 상기 제1 히트 스프레더가 노출되도록 상기 제1 반도체 칩이 상기 제1 몰딩부재로 밀봉될 수 있다.In some embodiments of the present disclosure, forming the bottom package may include forming a first heat spreader on the first semiconductor chip; And the first semiconductor chip may be sealed with the first molding member so that the first heat spreader is exposed.

본 발명의 사상에 따른 패키지 온 패키지는, 하부 패키지 및 상부 패키지 간에 히트 싱크를 배치함으로써, 하부 패키지에서 발생하는 열을 하부 패키지의 하단 뿐만 아니라, 상단으로도 배출할 수 있는 경로를 제공할 수 있다. The package-on-package according to the spirit of the present invention may provide a path for discharging heat generated in the lower package to the upper end as well as the lower end of the lower package by disposing a heat sink between the lower package and the upper package. .

도 1은 본 발명의 일부 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지를 개략적으로 도시하는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지를 개략적으로 도시하는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지를 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지를 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지를 개략적으로 도시하는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지를 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지를 개략적으로 도시하는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지를 개략적으로 도시하는 단면도이다.1 is a cross-sectional view schematically illustrating a package on package including a heat dissipation member according to some embodiments of the present disclosure.
2 is a cross-sectional view schematically illustrating a package on package including a heat dissipation member according to another embodiment of the present invention.
3 is a cross-sectional view schematically illustrating a package on package including a heat dissipation member according to another exemplary embodiment of the present invention.
4 is a cross-sectional view schematically showing a package on package including a heat dissipation member according to another embodiment of the present invention.
5 is a schematic cross-sectional view of a package on package including a heat dissipation member according to another exemplary embodiment of the present invention.
6 is a schematic cross-sectional view of a package on package including a heat dissipation member according to another exemplary embodiment of the present invention.
7 is a schematic cross-sectional view of a package on package including a heat dissipation member according to another exemplary embodiment of the present invention.
8 is a cross-sectional view schematically illustrating a package on package including a heat dissipation member according to another exemplary embodiment of the present invention.
9 is a schematic cross-sectional view of a package on package including a heat dissipation member according to another exemplary embodiment of the present invention.

이하, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, a method of manufacturing a semiconductor device according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, and one of ordinary skill in the art. If the present invention can be implemented in various other forms without departing from the spirit of the present invention. That is, specific structural to functional descriptions are merely illustrated for the purpose of describing embodiments of the present invention, and the embodiments of the present invention may be embodied in various forms and should be construed as being limited to the embodiments described herein. Is not. It is not to be limited by the embodiments described in the text, it should be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.Terms such as first and second may be used to describe various components, but such components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접하여" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접하여 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접하여" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.When a component is said to be "connected" or "contacted" to another component, it will be understood that it may be directly connected to or in contact with the other component, but other components may be present in between. . On the other hand, when a component is said to be "directly connected" or "directly" to another component, it will be understood that there is no other component in between. Other expressions describing the relationship between components, such as "between" and "immediately between" or "neighboring to" and "directly neighboring", will likewise be interpreted.

본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present application, the terms "comprises ", or" comprising ", etc. are intended to specify the presence of stated features, integers, steps, operations, elements, or combinations thereof, But do not preclude the presence or addition of steps, operations, elements, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning in the context of the relevant art and are not to be construed as ideal or overly formal in meaning unless expressly defined in the present application .

도 1은 본 발명의 일부 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지(1)를 개략적으로 도시하는 단면도이다.1 is a cross-sectional view schematically showing a package on package 1 including a heat dissipation member according to some embodiments of the invention.

도 1을 참조하면, 패키지 온 패키지(1)는 하부 패키지(10) 및 하부 패키지(10)와 전기적으로 연결되는 상부 패키지(20)를 포함할 수 있으며, 하부 패키지(10) 및 상부 패키지(20)는 제3 연결부재(220a)를 통하여 서로 전기적으로 연결될 수 있다.Referring to FIG. 1, the package on package 1 may include a lower package 10 and an upper package 20 electrically connected to the lower package 10, and the lower package 10 and the upper package 20. ) May be electrically connected to each other through the third connection member (220a).

하부 패키지(10)는 제1 기판(110), 및 제1 기판(110) 위에 적층된 제1 반도체 칩(130)을 포함할 수 있다.The lower package 10 may include a first substrate 110 and a first semiconductor chip 130 stacked on the first substrate 110.

제1 기판(110)은 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다. 제1 기판(110)은 코어보드(112)의 표면에 구리와 같은 도전성 패턴(미도시)을 형성한 후, 제1 및 제2 솔더 레지스트층(114a, 114b)으로 덮은 형태로 만들어진다. 특히 제1 반도체 칩(130)이 부착되는 코어보드(112)의 상면에는 도전성 패턴이 노출된 제1 기판 패드(116a) 및 제2 기판 패드(116b)가 형성되고, 코어보드(112)의 하면에는 도전성 패턴이 노출된 제3 기판 패드(116c)가 형성된다The first substrate 110 may be a printed circuit board, a flexible printed circuit board, a tape substrate, or the like. The first substrate 110 is formed in the form of a conductive pattern (not shown) such as copper on the surface of the core board 112 and then covered with the first and second solder resist layers 114a and 114b. In particular, a first substrate pad 116a and a second substrate pad 116b are formed on the top surface of the core board 112 to which the first semiconductor chip 130 is attached, and the bottom surface of the core board 112 is formed. The third substrate pad 116c having the conductive pattern exposed therein is formed.

즉, 제1 솔더 레지스트층(114a)에는 제1 반도체 칩(130)과 전기적으로 연결하기 위한 제1 기판 패드(116a), 및 상부 패키지(20)와 전기적인 연결을 하기 위한 제2 기판 패드(116b)가 노출될 수 있다. 제1 기판 패드(116a) 및 제2 기판 패드(116b)는 제1 반도체 칩(130)의 좌측 및 우측에 각각 한 개씩 노출되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.That is, the first solder resist layer 114a may include a first substrate pad 116a for electrically connecting with the first semiconductor chip 130 and a second substrate pad for electrically connecting with the upper package 20. 116b) may be exposed. The first substrate pad 116a and the second substrate pad 116b are illustrated as being exposed to the left and right sides of the first semiconductor chip 130, respectively, but are not limited thereto.

또한, 코어보드(112)는 다층 구조일 수도 있고, 상기 다층 구조 사이에 신호층, 접지층, 또는 전원층이 개재될 수 있으며, 이들은 배선 패턴을 형성할 수 있다. In addition, the core board 112 may have a multilayer structure, and a signal layer, a ground layer, or a power layer may be interposed between the multilayer structures, and they may form a wiring pattern.

제1 반도체 칩(130)은 제1 부착층(136)을 이용하여 제1 기판(110) 상에 적층될 수 있다. 여기서 제1 반도체 칩(130)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 또한, 제1 반도체 칩(130)은 메모리 칩 또는 비메모리 칩일 수 있다. 예를 들어, 제1 반도체 칩(130)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등을 포함할 수 있다. 또한, 제1 반도체 칩(130)은 제1 기판(110) 상에 한 개가 적층된 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 복수개가 적층될 수도 있다.The first semiconductor chip 130 may be stacked on the first substrate 110 using the first adhesion layer 136. The first semiconductor chip 130 may include an integrated circuit therein. For example, the integrated circuit may include a memory circuit or a logic circuit. In addition, the first semiconductor chip 130 may be a memory chip or a non-memory chip. For example, the first semiconductor chip 130 may include a controller, flash memory, PRAM, RRAM, FeRAM, MRAM, DRAM, and the like. Also, although one semiconductor chip 130 is illustrated as being stacked on the first substrate 110, the present invention is not limited thereto, and a plurality of first semiconductor chips 130 may be stacked.

제1 반도체 칩(130)의 비활성면 상에는 제1 기판(110)과 마주하는 제1 부착층(136)을 형성할 수 있으며, 활성면에는 내부의 집적 회로와 연결된 복수의 패드(132)들을 포함할 수 있다. 패드(132)는 예를 들어, 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다.The first adhesion layer 136 may be formed on the inactive surface of the first semiconductor chip 130 to face the first substrate 110, and the active surface may include a plurality of pads 132 connected to an integrated circuit therein. can do. The pad 132 may be formed of, for example, metal such as aluminum (Al) or copper (Cu), silver (Ag), gold (Au), or palladium (Pd).

제1 반도체 칩(130)은 본딩 와이어와 같은 제1 연결부재(134)에 의하여, 제1 기판 패드(116a)와 전기적으로 연결될 수 있다.The first semiconductor chip 130 may be electrically connected to the first substrate pad 116a by the first connection member 134 such as a bonding wire.

또한, 제1 반도체 칩(130)의 활성면 상에 제1 히트 스프레더(170)를 더 형성할 수 있다. 제1 히트 스프레더(170)는 도전성 접착부재(미도시)를 이용하여 상기 활성면 상에 배치될 수 있다. 제1 히트 스프레더(170)는 금속, 금속 질화물, 세라믹, 수지, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 히트 스프레더(170)는 알루미늄, 알루미늄 합금, 구리, 구리 합금, 알루미늄 산화물(Al2O3), 베릴륨 산화물(BeO), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 에폭시계 수지, 또는 이들의 조합을 포함할 수 있다. 또한, 제1 히트 스프레더(170)는 보다 효과적인 열 방출을 위하여 다양한 치수와 형상을 가질 수 있다. 예를 들어, 제1 히트 스프레더(170)는 방열 효율을 높이기 위한 다수의 핀(fin)들을 포함할 수 있다.In addition, the first heat spreader 170 may be further formed on the active surface of the first semiconductor chip 130. The first heat spreader 170 may be disposed on the active surface by using a conductive adhesive member (not shown). The first heat spreader 170 may include a metal, a metal nitride, a ceramic, a resin, or a combination thereof. For example, the first heat spreader 170 may include aluminum, aluminum alloy, copper, copper alloy, aluminum oxide (Al 2 O 3 ), beryllium oxide (BeO), aluminum nitride (AlN), silicon nitride (SiN), and epoxy. Or a combination thereof. In addition, the first heat spreader 170 may have various dimensions and shapes for more effective heat dissipation. For example, the first heat spreader 170 may include a plurality of fins to increase heat dissipation efficiency.

제1 히트 스프레더(170)는 제1 반도체 칩(130)의 활성면에 접하므로, 하부 패키지(10)의 상단으로 제1 반도체 칩(130)에서 발생하는 열을 효율적으로 배출할 수 있다. 즉, 제1 반도체 칩(130)에서 발생하는 열은 제1 기판(110)과 전기적으로 연결되는 제1 연결부재(134) 및 제1 반도체 칩(130)의 비활성면을 통해 하부 패키지(10)의 하단으로 배출할 수 있다. 또한, 제1 반도체 칩(130)의 활성면에 배열된 제1 히트 스프레더(170)를 통해서 후술할 히트 싱크(250)로 열을 전달할 수 있다.Since the first heat spreader 170 is in contact with the active surface of the first semiconductor chip 130, the first heat spreader 170 may efficiently discharge heat generated from the first semiconductor chip 130 to the upper end of the lower package 10. That is, the heat generated in the first semiconductor chip 130 is lower package 10 through the first connection member 134 and the inactive surface of the first semiconductor chip 130 electrically connected to the first substrate 110. To the bottom of the In addition, heat may be transferred to the heat sink 250 to be described later through the first heat spreader 170 arranged on the active surface of the first semiconductor chip 130.

제1 몰딩부재(140a)는 제1 반도체 칩(130), 제1 연결부재(134) 및 제1 기판 패드(116a)를 덮고, 제1 히트 스프레더(170)의 일면이 외부로 노출되도록 제1 기판(110) 상에 배치될 수 있다. 제1 몰딩부재(140a)는 제1 반도체 칩(130)을 덮어 보호하는 것으로서, 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 제1 몰딩부재(140a)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.The first molding member 140a covers the first semiconductor chip 130, the first connection member 134, and the first substrate pad 116a, so that one surface of the first heat spreader 170 is exposed to the outside. It may be disposed on the substrate 110. The first molding member 140a covers and protects the first semiconductor chip 130, and is made of various synthetic resin materials including an epoxy resin, a curing agent, an organic / inorganic filler, and the like. It can be injection molded. The first molding member 140a may be formed of a polymer such as a resin, and may be formed of, for example, an epoxy molding compound (EMC).

제2 솔더 레지스트층(114b)에는 연결단자(120)가 형성되는 제3 기판 패드(116c)가 노출될 수 있다. 제1 기판(110) 하부의 제3 기판 패드(116c)들은 연결단자(120)를 통하여 마더 보드와 같은 외부 장치와 전기적으로 연결될 수 있다.The third substrate pad 116c on which the connection terminal 120 is formed may be exposed on the second solder resist layer 114b. The third substrate pads 116c below the first substrate 110 may be electrically connected to an external device such as a mother board through the connection terminal 120.

연결단자(120)는 예를 들면, 솔더볼과 같은 도전성 범프, 핀, 리드선 등일 수 있다. 그러나 여기에 한정되는 것은 아니다. The connection terminal 120 may be, for example, conductive bumps such as solder balls, pins, lead wires, or the like. However, it is not limited to this.

상부 패키지(20)는 제2 기판(210), 및 제2 기판(210) 위에 적층된 제2 반도체 칩(230)을 포함할 수 있다.The upper package 20 may include a second substrate 210 and a second semiconductor chip 230 stacked on the second substrate 210.

제2 기판(210)은 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다. 제2 기판(210)은 코어보드(212)의 표면에 구리와 같은 도전성 패턴(미도시)을 형성한 후, 제1 및 제2 솔더 레지스트층(214a, 214b)으로 덮은 형태로 만들어진다. 특히 제2 반도체 칩(230)이 부착되는 코어보드(212)의 상면에는 제1 기판 패드(216a) 가 노출되고, 코어보드(212)의 하면에는 제2 기판 패드(216b)가 노출된다.The second substrate 210 may be a printed circuit board, a flexible printed circuit board, a tape substrate, or the like. The second substrate 210 is formed on the surface of the core board 212 and formed with a conductive pattern (not shown) such as copper, and then covered with the first and second solder resist layers 214a and 214b. In particular, the first substrate pad 216a is exposed on the top surface of the core board 212 to which the second semiconductor chip 230 is attached, and the second substrate pad 216b is exposed on the bottom surface of the core board 212.

즉, 제1 솔더 레지스트층(214a)에는 제2 반도체 칩(230)과 전기적으로 연결하기 위한 제1 기판 패드(216a)가 노출될 수 있다. 제1 기판 패드(216a)는 제2 반도체 칩(230)의 좌측 및 우측에 각각 한 개씩 노출되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.That is, the first substrate pad 216a for electrically connecting the second semiconductor chip 230 may be exposed on the first solder resist layer 214a. The first substrate pad 216a is illustrated as being exposed to the left and right sides of the second semiconductor chip 230, respectively, but is not limited thereto.

제2 반도체 칩(230)은 제2 부착층(236)을 이용하여 제2 기판(210) 상에 적층될 수 있다. 여기서 제2 반도체 칩(230)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 또한, 제2 반도체 칩(230)은 메모리 칩 또는 비메모리 칩일 수 있다. 예를 들어, 제2 반도체 칩(230)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등을 포함할 수 있다. 또한, 제2 반도체 칩(230)은 제2 기판(210) 상에 한 개가 적층된 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 복수개가 적층될 수도 있다.The second semiconductor chip 230 may be stacked on the second substrate 210 using the second adhesion layer 236. The second semiconductor chip 230 may include an integrated circuit therein. For example, the integrated circuit may include a memory circuit or a logic circuit. In addition, the second semiconductor chip 230 may be a memory chip or a non-memory chip. For example, the second semiconductor chip 230 may include a controller, a flash memory, a PRAM, an RRAM, a FeRAM, an MRAM, a DRAM, and the like. In addition, although one second semiconductor chip 230 is illustrated as being stacked on the second substrate 210, the present invention is not limited thereto, and a plurality of second semiconductor chips 230 may be stacked.

제2 반도체 칩(230)의 비활성면에는 제2 기판(210)과 마주하는 제2 부착층(236)을 포함할 수 있으며, 활성면에는 내부의 집적 회로와 연결된 복수의 패드(232)들을 포함할 수 있다. 패드(232)는 예를 들어, 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다.The non-active surface of the second semiconductor chip 230 may include a second adhesion layer 236 facing the second substrate 210, and the active surface may include a plurality of pads 232 connected to an integrated circuit therein. can do. The pad 232 may be formed of, for example, metal such as aluminum (Al) or copper (Cu), silver (Ag), gold (Au), or palladium (Pd).

제2 반도체 칩(230)은 본딩 와이어와 같은 제2 연결부재(234)에 의하여 제2 기판(210)과 전기적으로 연결될 수 있다.The second semiconductor chip 230 may be electrically connected to the second substrate 210 by a second connection member 234 such as a bonding wire.

또한, 제2 반도체 칩(230)의 활성면 상에 제2 히트 스프레더(270)를 더 포함할 수 있다.In addition, a second heat spreader 270 may be further included on the active surface of the second semiconductor chip 230.

제2 히트 스프레더(270)는 도전성 접착부재(미도시)를 이용하여 제2 반도체 칩(230)의 활성면 상에 배치될 수 있다. 제2 히트 스프레더(270)는 금속, 금속 질화물, 세라믹, 수지, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제2 히트 스프레더(270)는 알루미늄, 알루미늄 합금, 구리, 구리 합금, 알루미늄 산화물(Al2O3), 베릴륨 산화물(BeO), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 에폭시계 수지, 또는 이들의 조합을 포함할 수 있다. 또한, 제2 히트 스프레더(270)는 보다 효과적인 열 방출을 위하여 다양한 치수와 형상을 가질 수 있다. 예를 들어, 제2 히트 스프레더(270)는 방열 효율을 높이기 위한 다수의 핀(fin)들을 포함할 수 있다.The second heat spreader 270 may be disposed on the active surface of the second semiconductor chip 230 using a conductive adhesive member (not shown). The second heat spreader 270 may include a metal, a metal nitride, a ceramic, a resin, or a combination thereof. For example, the second heat spreader 270 is made of aluminum, aluminum alloy, copper, copper alloy, aluminum oxide (Al 2 O 3 ), beryllium oxide (BeO), aluminum nitride (AlN), silicon nitride (SiN), epoxy Or a combination thereof. In addition, the second heat spreader 270 may have various dimensions and shapes for more effective heat dissipation. For example, the second heat spreader 270 may include a plurality of fins to increase heat dissipation efficiency.

제2 히트 스프레더(270)는 제2 반도체 칩(230)의 활성면에 접하며, 상부 패키지(20)의 상단으로 제2 반도체 칩(230)에서 발생하는 열을 효율적으로 배출할 수 있다. 즉, 제2 반도체 칩(230)에서 발생하는 열은 제2 기판(210)과 전기적으로 연결되는 제2 연결부재(234) 및 제2 반도체 칩(230)의 비활성면을 통해 상부 패키지(20)의 하단으로 배출될 수 있을 뿐만 아니라, 제2 반도체 칩(230)의 활성면에 배열된 히트 스프레더(270)를 통해서 상부 패키지(20)의 상단으로도 배출될 수 있다.The second heat spreader 270 may be in contact with the active surface of the second semiconductor chip 230, and may efficiently discharge heat generated from the second semiconductor chip 230 to the upper end of the upper package 20. That is, the heat generated in the second semiconductor chip 230 is transferred to the upper package 20 through the second connection member 234 electrically connected to the second substrate 210 and the inactive surface of the second semiconductor chip 230. In addition to being discharged to the lower end of the, it may also be discharged to the upper end of the upper package 20 through the heat spreader 270 arranged on the active surface of the second semiconductor chip 230.

제2 몰딩부재(240)는 제2 반도체 칩(230), 제2 연결부재(234) 및 제1 기판 패드(216a)를 덮고, 제2 히트 스프레더(270)의 일면이 외부로 노출되도록 제2 기판(210) 상에 배치될 수 있다.The second molding member 240 covers the second semiconductor chip 230, the second connection member 234, and the first substrate pad 216a, and the second molding member 240 exposes one surface of the second heat spreader 270 to the outside. It may be disposed on the substrate 210.

제2 몰딩부재(240)는 제2 반도체 칩(230)을 덮어 보호하는 것으로서, 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 제2 몰딩부재(240)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.The second molding member 240 covers and protects the second semiconductor chip 230 and is made of various synthetic resin materials including an epoxy resin, a curing agent, an organic / inorganic filler, and the like. It can be injection molded. The second molding member 240 may be formed of a polymer such as a resin, for example, an epoxy molding compound (EMC).

제2 솔더 레지스트층(214b)의 하부면에는 히트 싱크(250)가 배치될 수 있다. The heat sink 250 may be disposed on the bottom surface of the second solder resist layer 214b.

히트 싱크(250)는 도전성 접착부재(미도시)를 이용하여 제2 솔더 레지스트층(214b)의 하부면에 배치될 수 있다. 히트 싱크(250)는 금속, 금속 질화물, 세라믹, 수지, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 히트 싱크(250)는 알루미늄, 알루미늄 합금, 구리, 구리 합금, 알루미늄 산화물(Al2O-3), 베릴륨 산화물(BeO), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 에폭시계 수지, 또는 이들의 조합을 포함할 수 있다. 또한, 히트 싱크(250)는 보다 효과적인 열 방출을 위하여 다양한 치수와 형상을 가질 수 있다. The heat sink 250 may be disposed on the bottom surface of the second solder resist layer 214b using a conductive adhesive member (not shown). Heat sink 250 may include a metal, metal nitride, ceramic, resin, or a combination thereof. For example, the heat sink 250 is aluminum, aluminum alloy, copper, copper alloy, aluminum oxide (Al 2 O- 3 ), beryllium oxide (BeO), aluminum nitride (AlN), silicon nitride (SiN), epoxy-based Resin, or a combination thereof. In addition, the heat sink 250 may have various dimensions and shapes for more effective heat dissipation.

히트 싱크(250)는 하부 패키지(10)와 접촉되어 제1 반도체 칩(130)에서 발생하는 열을 상단으로 방출할 수 있는 열 방출 경로를 확장시킴으로써, 패키지 온 패키지(1)의 열적 특성을 개선시킬 수 있다.The heat sink 250 extends a heat dissipation path that is in contact with the lower package 10 to dissipate heat generated from the first semiconductor chip 130 to the top, thereby improving thermal characteristics of the package on package 1. You can.

제1 반도체 칩(130)에서 발생하는 열은 활성면에 부착된 제1 히트 스프레더(170) 및 제1 히트 스프레더(170)와 맞닿는 히트 싱크(250)로 이동되므로, 히트 싱크(250)를 통하여 하부 패키지(10)에서 발생하는 열의 방출 경로가 하부 패키지(10)의 상단까지 확장될 수 있다. 또한, 히트 싱크(250)로 전달된 열은 상부 패키지(20)의 제2 기판(210), 제2 연결부재(234) 및 제2 히트 스프레더(270)를 거쳐 상부 패키지(20)의 상단으로 배출될 수 있다. 또한, 히트 싱크(250)로 전달된 열은 제2 기판(210), 제3 연결부재(220a), 제1 기판(110) 및 연결단자(120)를 거쳐 반도체 패키지(1)의 외부로 전달될 수 있다. Since heat generated in the first semiconductor chip 130 is transferred to the first heat spreader 170 and the heat sink 250 contacting the first heat spreader 170, the heat is generated through the heat sink 250. A path of dissipation of heat generated in the lower package 10 may extend to the top of the lower package 10. In addition, heat transferred to the heat sink 250 is transferred to the upper end of the upper package 20 through the second substrate 210, the second connecting member 234, and the second heat spreader 270 of the upper package 20. May be discharged. In addition, the heat transferred to the heat sink 250 is transferred to the outside of the semiconductor package 1 via the second substrate 210, the third connection member 220a, the first substrate 110, and the connection terminal 120. Can be.

또한, 히트 싱크(250)가 제1 히트 스프레더(170) 상에 배치되는 것으로 도시하였으나 이에 한정되는 것은 아니며, 제1 반도체 칩(130)의 활성면 상에 제1 히트 스프레더(170)가 부재하더라도 제1 몰딩부재(140a)와 히트 싱크(250)가 서로 접촉됨으로써, 하부 패키지(10)의 열적 특성이 개선될 수 있다.In addition, although the heat sink 250 is illustrated as being disposed on the first heat spreader 170, the heat sink 250 is not limited thereto and the heat sink 250 may be disposed on the active surface of the first semiconductor chip 130. By contacting the first molding member 140a and the heat sink 250 with each other, the thermal characteristics of the lower package 10 may be improved.

또한, 제2 솔더 레지스트층(214b)에는 제3 연결부재(220a)가 형성되는 제2 기판 패드(216b)가 노출될 수 있다. 제2 기판(210) 하부의 제2 기판 패드(216b)들은 제3 연결부재(220a) 및 제2 기판 패드(116b)를 통하여 하부 패키지(10)와 전기적으로 연결될 수 있다.In addition, a second substrate pad 216b on which the third connection member 220a is formed may be exposed on the second solder resist layer 214b. The second substrate pads 216b below the second substrate 210 may be electrically connected to the lower package 10 through the third connection member 220a and the second substrate pad 116b.

제3 연결부재(220a)는 히트 싱크(250)가 하부 패키지(10)의 제1 몰딩부재(140a)와 접촉할 수 있는 높이를 가지도록 형성될 수 있다.The third connection member 220a may be formed to have a height that allows the heat sink 250 to contact the first molding member 140a of the lower package 10.

또한, 제3 연결부재(220a)는 예를 들면, 솔더볼과 같은 도전성 범프, 핀, 리드선 등일 수 있다. 그러나 여기에 한정되는 것은 아니다.
In addition, the third connection member 220a may be, for example, a conductive bump such as a solder ball, a pin, a lead wire, or the like. However, it is not limited thereto.

도 2는 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지(2)를 개략적으로 도시하는 단면도이다. 도 1과 동일한 구성 요소는 동일한 참조 부호를 사용하며, 그에 대한 상세한 설명은 생략한다.2 is a cross-sectional view schematically showing a package on package 2 including a heat dissipation member according to another embodiment of the present invention. The same components as in FIG. 1 use the same reference numerals, and detailed description thereof will be omitted.

도 2를 참조하면, 패키지 온 패키지(2)는 하부 패키지(10) 및 하부 패키지(10)와 전기적으로 연결되는 상부 패키지(20)를 포함할 수 있으며, 하부 패키지(10) 및 상부 패키지(20)는 제3 연결부재(220b)를 통하여 전기적으로 연결될 수 있다Referring to FIG. 2, the package on package 2 may include a lower package 10 and an upper package 20 electrically connected to the lower package 10, and the lower package 10 and the upper package 20. ) May be electrically connected through the third connection member 220b.

하부 패키지(10)는 제1 기판(110), 제1 기판(110) 위에 적층된 제1 반도체 칩(130)을 포함할 수 있다.The lower package 10 may include a first substrate 110 and a first semiconductor chip 130 stacked on the first substrate 110.

제1 솔더 레지스트층(114a)에는 제1 반도체 칩(130)과 전기적으로 연결하기 위한 제1 기판 패드(116a) 및 상부 패키지(20)와 전기적인 연결을 하기 위한 제2 기판 패드(116b)가 노출될 수 있다.The first solder resist layer 114a includes a first substrate pad 116a for electrically connecting with the first semiconductor chip 130 and a second substrate pad 116b for electrically connecting with the upper package 20. May be exposed.

제1 반도체 칩(130)은 제1 부착층(136)을 이용하여 제1 기판(110) 상에 적층될 수 있다.The first semiconductor chip 130 may be stacked on the first substrate 110 using the first adhesion layer 136.

제1 반도체 칩(130)의 비활성면에는 제1 기판(110)과 마주하는 제1 부착층(136)을 포함할 수 있으며, 활성면에는 내부의 집적 회로와 연결된 복수의 패드(132)들을 포함할 수 있다.The inactive surface of the first semiconductor chip 130 may include a first adhesive layer 136 facing the first substrate 110, and the active surface may include a plurality of pads 132 connected to an integrated circuit therein. can do.

제1 반도체 칩(130)은 본딩 와이어와 같은 제1 연결부재(134)를 의하여 제1 기판(110)과 전기적으로 연결될 수 있다.The first semiconductor chip 130 may be electrically connected to the first substrate 110 by a first connection member 134 such as a bonding wire.

제1 반도체 칩(130)의 활성면 상에 제1 히트 스프레더(170)를 더 포함할 수 있다.The first heat spreader 170 may be further included on the active surface of the first semiconductor chip 130.

제1 몰딩부재(140b)는 제1 기판(110)의 제1 반도체 칩(130), 제1 기판 패드(116a) 및 제2 기판 패드(116b)를 덮고, 제1 히트 스프레더(170)의 일면이 노출되도록 제1 기판(110) 상에 형성될 수 있다.The first molding member 140b covers the first semiconductor chip 130, the first substrate pad 116a, and the second substrate pad 116b of the first substrate 110, and one surface of the first heat spreader 170. It may be formed on the first substrate 110 to be exposed.

제1 몰딩부재(140b)는 제2 기판 패드(116b)가 노출되도록 몰드 비아홀(145a)을 형성한 후, 몰드 비아홀(145a)을 도전성 물질로 매립하여 TMV(through mold via, 145b)를 형성할 수 있다. The first molding member 140b may form a mold via hole 145a to expose the second substrate pad 116b, and then fill the mold via hole 145a with a conductive material to form a through mold via 145b. Can be.

상부 패키지(20)는 제2 기판(210), 제2 기판(210) 위에 적층된 제2 반도체 칩(230)을 포함할 수 있다.The upper package 20 may include a second substrate 210 and a second semiconductor chip 230 stacked on the second substrate 210.

제2 기판(210)은 상면 및 하면을 갖는 코어보드(212)와, 코어보드(212)의 상면 및 하면 상에 각각 제1 솔더 레지스트층(214a)과 제2 솔더 레지스트층(214b)을 포함할 수 있다.The second substrate 210 includes a core board 212 having a top surface and a bottom surface, and a first solder resist layer 214a and a second solder resist layer 214b on the top and bottom surfaces of the core board 212, respectively. can do.

또한, 제1 솔더 레지스트층(214a)에는 제2 반도체 칩(230)과 전기적으로 연결하기 위한 제1 기판 패드(216a)가 노출될 수 있다. 또한, 제2 솔더 레지스트층(214b)에는 하부 패키지(10)와 전기적으로 연결하기 위한 제2 기판 패드(216b)가 노출될 수 있다.In addition, a first substrate pad 216a for electrically connecting the second semiconductor chip 230 may be exposed on the first solder resist layer 214a. In addition, a second substrate pad 216b for electrically connecting the lower package 10 may be exposed on the second solder resist layer 214b.

제2 반도체 칩(230)은 제2 부착층(236)을 이용하여 제2 기판(210) 상에 적층될 수 있다.The second semiconductor chip 230 may be stacked on the second substrate 210 using the second adhesion layer 236.

제2 반도체 칩(230)은 본딩 와이어와 같은 제2 연결부재(234)에 의하여 제2 기판(210)과 전기적으로 연결될 수 있다.The second semiconductor chip 230 may be electrically connected to the second substrate 210 by a second connection member 234 such as a bonding wire.

또한, 제2 반도체 칩(230)의 활성면 상에 히트 스프레더(270)를 더 포함할 수 있다.In addition, a heat spreader 270 may be further included on the active surface of the second semiconductor chip 230.

제2 몰딩부재(240)는 제2 반도체 칩(230) 및 제1 기판 패드(216a)를 덮고, 히트 스프레더(270)의 일면이 외부로 노출되도록 제2 기판(210) 상에 형성될 수 있다.The second molding member 240 may be formed on the second substrate 210 to cover the second semiconductor chip 230 and the first substrate pad 216a and to expose one surface of the heat spreader 270 to the outside. .

제2 솔더 레지스트층(214b)의 하부면에는 히트 싱크(250)가 배치될 수 있다. The heat sink 250 may be disposed on the bottom surface of the second solder resist layer 214b.

또한, 제2 솔더 레지스트층(214b)에는 제3 연결부재(220b)가 형성되는 제2 기판 패드(216b)를 포함할 수 있다. 제2 기판(210) 하부의 제2 기판 패드(216b)들은 제3 연결부재(220b)를 통하여 하부 패키지(10)와 전기적으로 연결될 수 있다.In addition, the second solder resist layer 214b may include a second substrate pad 216b on which the third connection member 220b is formed. The second substrate pads 216b below the second substrate 210 may be electrically connected to the lower package 10 through the third connection member 220b.

즉, 하부 패키지(10)의 TMV(145b) 상에 제3 연결부재(220b)를 통하여 하부 패키지(10)의 TMV(145) 상에 상부 패키지(20)가 접촉하면서 형성되고, 하부 패키지(10)는 제3 연결부재(220b)를 통하여 상부 패키지(20)와 전기적으로 연결될 수 있다.That is, the upper package 20 is formed on the TMV 145 of the lower package 10 through the third connecting member 220b on the TMV 145b of the lower package 10, and the lower package 10 is contacted. ) May be electrically connected to the upper package 20 through the third connecting member 220b.

도 1과 비교하면, 제2 기판 패드(116b)를 덮으면서 TMV(145b)가 형성되어, 하부 패키지(10) 및 상부 패키지(20)는 제3 연결부재(220b)를 통하여 서로 전기적으로 연결된다. 따라서, 하부 패키지(10)는 도 1에 비하여 보다 넓은 면적의 제1 몰딩부재(140b)를 포함할 수 있고, 상부 패키지(20)의 히트 싱크(250)는 더욱 다양한 폭 및 두께가 선택될 수 있다.
Compared to FIG. 1, a TMV 145b is formed to cover the second substrate pad 116b so that the lower package 10 and the upper package 20 are electrically connected to each other through the third connecting member 220b. . Accordingly, the lower package 10 may include a first molding member 140b having a larger area than that of FIG. 1, and the heat sink 250 of the upper package 20 may have a wider variety of widths and thicknesses. have.

도 3은 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지(3)를 개략적으로 도시하는 단면도이다. 도 1과 동일한 구성 요소는 동일한 참조 부호를 사용하며, 그에 대한 상세한 설명은 생략한다.3 is a cross-sectional view schematically showing a package on package 3 including a heat dissipation member according to another embodiment of the present invention. The same components as in FIG. 1 use the same reference numerals, and detailed description thereof will be omitted.

도 3을 참조하면, 하부 패키지(10)는 제1 기판(110), 제1 기판(110) 위에 적층된 제1 반도체 칩(130)을 포함할 수 있다.Referring to FIG. 3, the lower package 10 may include a first substrate 110 and a first semiconductor chip 130 stacked on the first substrate 110.

제1 반도체 칩(130)은 활성면에 내부의 집적 회로와 연결된 적어도 한 개 이상의 패드(132)들을 포함할 수 있다.The first semiconductor chip 130 may include at least one or more pads 132 connected to an integrated circuit therein on the active surface.

제1 반도체 칩(130)은 활성면이 제1 기판(110)과 마주하도록 배치되는 플립칩(flip-chip) 본딩 방식으로 실장될 수 있다. 즉, 제1 반도체 칩(130)은 활성면의 패드(132)에 연결단자(138)를 포함하며, 연결단자(138)는 제1 기판 패드(116a)를 통해 제1 기판(110)과 전기적으로 연결될 수 있다. 연결단자(138)는 예를 들어, 도전성 범프(bump), 솔더 볼(solder ball) 등일 수 있다.The first semiconductor chip 130 may be mounted in a flip-chip bonding method in which an active surface thereof faces the first substrate 110. That is, the first semiconductor chip 130 includes a connection terminal 138 on the pad 132 of the active surface, and the connection terminal 138 is electrically connected to the first substrate 110 through the first substrate pad 116a. Can be connected. The connection terminal 138 may be, for example, a conductive bump or a solder ball.

제1 몰딩부재(140c)는 제1 반도체 칩(130) 및 제1 기판 패드(116a)를 덮도록 제1 기판(110) 상에 형성될 수 있다. 또한, 플립칩 본딩 방식으로 실장된 제1 반도체 칩의 활성면 상에 언더필 공정이 수행될 수 있다.The first molding member 140c may be formed on the first substrate 110 to cover the first semiconductor chip 130 and the first substrate pad 116a. In addition, an underfill process may be performed on the active surface of the first semiconductor chip mounted by flip chip bonding.

상부 패키지(20)는 제2 기판(210), 제2 기판(210) 위에 적층된 제2 반도체 칩(230)을 포함할 수 있고, 제2 기판(210)은 상면 및 하면을 갖는 코어보드(212)와, 코어보드(212)의 상면 및 하면 상에 각각 제1 솔더 레지스트층(214a)과 제2 솔더 레지스트층(214b)을 포함할 수 있다.The upper package 20 may include a second substrate 210 and a second semiconductor chip 230 stacked on the second substrate 210, and the second substrate 210 may include a core board having an upper surface and a lower surface. 212 and a first solder resist layer 214a and a second solder resist layer 214b on the top and bottom surfaces of the core board 212, respectively.

제2 솔더 레지스트층(214b)의 하부면에는 히트 싱크(250)가 배치될 수 있다.The heat sink 250 may be disposed on the bottom surface of the second solder resist layer 214b.

상부 패키지(20)는 제3 연결부재(220a)를 통하여 하부 패키지(10)와 전기적으로 연결될 수 있으며, 상부 패키지(20)의 히트 싱크(250)는 제1 몰딩부재(140c)와 접촉되어 제1 반도체 칩(130)에서 발생하는 열의 경로를 하부 패키지(10)의 상단까지 확장시킬 수 있다.
The upper package 20 may be electrically connected to the lower package 10 through the third connecting member 220a, and the heat sink 250 of the upper package 20 is in contact with the first molding member 140c. 1 The path of heat generated in the semiconductor chip 130 may be extended to the upper end of the lower package 10.

도 4는 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지(4)를 개략적으로 도시하는 단면도이다. 도 1과 동일한 구성 요소는 동일한 참조 부호를 사용하며, 그에 대한 상세한 설명은 생략한다.4 is a cross-sectional view schematically showing a package on package 4 including a heat dissipation member according to another embodiment of the present invention. The same components as in FIG. 1 use the same reference numerals, and detailed description thereof will be omitted.

도 4를 참조하면, 제1 반도체 칩(130)은 활성면이 제1 기판(110)과 마주하도록 배치되는 플립칩(flip-chip) 본딩 방식으로 실장될 수 있다.Referring to FIG. 4, the first semiconductor chip 130 may be mounted in a flip-chip bonding method in which an active surface thereof is disposed to face the first substrate 110.

제1 반도체 칩(130)의 비활성면에는 도전성 접착부재(미도시)를 이용하여 히트 스프레더(170)가 배치될 수 있다. 히트 스프레더(170)를 통하여 제1 반도체 칩(130)에서 발생되는 열의 경로를 하부 패키지(10)의 상단으로 확장시킬 수 있다.The heat spreader 170 may be disposed on the inactive surface of the first semiconductor chip 130 by using a conductive adhesive member (not shown). A path of heat generated in the first semiconductor chip 130 may be extended to the upper end of the lower package 10 through the heat spreader 170.

제1 몰딩부재(140a)는 제1 기판(110)의 제1 반도체 칩(130) 및 제1 기판 패드(116a)를 덮고, 히트 스프레더(170)의 일면이 노출되도록 제1 기판(110) 상에 형성될 수 있다.The first molding member 140a covers the first semiconductor chip 130 and the first substrate pad 116a of the first substrate 110, and exposes one surface of the heat spreader 170 on the first substrate 110. Can be formed on.

상부 패키지(20)는 제3 연결부재(220a)를 통하여 하부 패키지(10)와 전기적으로 연결될 수 있다. 제2 기판(210)의 하부면에 배치된 히트 싱크(250)는 제1 반도체 칩(130)의 비활성면에 배치된 히트 스프레더(170)와 접촉될 수 있다.The upper package 20 may be electrically connected to the lower package 10 through the third connecting member 220a. The heat sink 250 disposed on the lower surface of the second substrate 210 may be in contact with the heat spreader 170 disposed on the inactive surface of the first semiconductor chip 130.

히트 싱크(250)가 히트 스프레더(170)와 접촉되므로, 제1 반도체 칩(130)에서 발생되는 열이 히트 스프레더(170) 및 히트 싱크(250)를 통하여 하부 패키지(10)의 상단으로 배출될 수 있다.
Since the heat sink 250 is in contact with the heat spreader 170, heat generated in the first semiconductor chip 130 may be discharged to the upper end of the lower package 10 through the heat spreader 170 and the heat sink 250. Can be.

도 5는 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지(5)를 개략적으로 도시하는 단면도이다. 도 1과 동일한 구성 요소는 동일한 참조 부호를 사용하며, 그에 대한 상세한 설명은 생략한다.5 is a cross-sectional view schematically showing a package on package 5 including a heat dissipation member according to another embodiment of the present invention. The same components as in FIG. 1 use the same reference numerals, and detailed description thereof will be omitted.

도 5를 참조하면, 제1 반도체 칩(130)은 활성면이 제1 기판(110)과 마주하도록 배치되는 플립칩(flip-chip) 본딩 방식으로 실장될 수 있다.Referring to FIG. 5, the first semiconductor chip 130 may be mounted in a flip-chip bonding method in which an active surface thereof faces the first substrate 110.

제1 몰딩부재(140d)는 제1 기판(110)의 제1 기판 패드(116a)를 덮고, 제1 반도체 칩(130)의 비활성면이 노출되도록 제1 기판(110) 상에 형성될 수 있다.The first molding member 140d may be formed on the first substrate 110 to cover the first substrate pad 116a of the first substrate 110 and to expose the inactive surface of the first semiconductor chip 130. .

상부 패키지(20)는 제3 연결부재(220a)를 통하여 하부 패키지(10)와 전기적으로 연결될 수 있다. 상부 패키지(20)에서 제2 기판(210)의 하부면에 배치된 히트 싱크(250)는 제1 몰딩부재(140d)에 의해 노출된 제1 반도체 칩(130)의 비활성면과 접촉될 수 있다.The upper package 20 may be electrically connected to the lower package 10 through the third connecting member 220a. The heat sink 250 disposed on the lower surface of the second substrate 210 in the upper package 20 may be in contact with the inactive surface of the first semiconductor chip 130 exposed by the first molding member 140d. .

히트 싱크(250)가 제1 반도체 칩(130)의 비활성면과 직접적으로 접촉되므로, 제1 반도체 칩(130)에서 발생되는 열이 히트 싱크(250)를 통하여 하부 패키지(10)의 상단으로 배출될 수 있다.
Since the heat sink 250 is in direct contact with the inactive surface of the first semiconductor chip 130, heat generated in the first semiconductor chip 130 is discharged to the top of the lower package 10 through the heat sink 250. Can be.

도 6은 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지(6)를 개략적으로 도시하는 단면도이다. 도 1과 동일한 구성 요소는 동일한 참조 부호를 사용하며, 그에 대한 상세한 설명은 생략한다.6 is a cross-sectional view schematically showing a package on package 6 including a heat dissipation member according to another embodiment of the present invention. The same components as in FIG. 1 use the same reference numerals, and detailed description thereof will be omitted.

도 6을 참조하면, 제1 반도체 칩(130)은 활성면이 제1 기판(110)과 마주하도록 배치되는 플립칩(flip-chip) 본딩 방식으로 실장될 수 있다.Referring to FIG. 6, the first semiconductor chip 130 may be mounted in a flip-chip bonding method in which an active surface thereof faces the first substrate 110.

제1 반도체 칩(130)의 비활성면에는 도전성 접착부재(미도시)를 이용하여 히트 스프레더(170)가 배치될 수 있다.The heat spreader 170 may be disposed on the inactive surface of the first semiconductor chip 130 by using a conductive adhesive member (not shown).

제1 몰딩부재(140b)는 제1 기판(110)의 제1 반도체 칩(130), 제1 기판 패드(116a) 및 제2 기판 패드(116b)를 덮고, 히트 스프레더(170)의 일면이 노출되도록 제1 기판(110) 상에 형성될 수 있다.The first molding member 140b covers the first semiconductor chip 130, the first substrate pad 116a, and the second substrate pad 116b of the first substrate 110, and one surface of the heat spreader 170 is exposed. It may be formed on the first substrate 110 to be.

제1 몰딩부재(140b)는 제2 기판 패드(116b)가 노출되도록 몰드 비아홀(145a)을 형성한 후, 몰드 비아홀(145a)를 도전성 물질로 매립하여 TMV(through mold via, 145b)를 형성할 수 있다. The first molding member 140b may form the mold via hole 145a to expose the second substrate pad 116b, and then fill the mold via hole 145a with a conductive material to form a through mold via 145b. Can be.

상부 패키지(20)는 제3 연결부재(220b)를 통하여 상부 패키지(20)와 전기적으로 연결될 수 있다. 상부 패키지(20)에서 제2 기판(210)의 하부면에 배치된 히트 싱크(250)는 제1 반도체 칩(130)의 비활성면에 배치된 히트 스프레더(170)와 접촉될 수 있다.
The upper package 20 may be electrically connected to the upper package 20 through the third connecting member 220b. In the upper package 20, the heat sink 250 disposed on the lower surface of the second substrate 210 may be in contact with the heat spreader 170 disposed on the inactive surface of the first semiconductor chip 130.

도 7은 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지(7)를 개략적으로 도시하는 단면도이다. 도 6과 동일한 구성 요소는 동일한 참조 부호를 사용하며, 그에 대한 상세한 설명은 생략한다.7 is a cross-sectional view schematically showing a package on package 7 including a heat dissipation member according to another embodiment of the present invention. The same components as in FIG. 6 use the same reference numerals, and a detailed description thereof will be omitted.

도 7을 참조하면, 상부 패키지(20)는 제2 기판(210), 제2 기판(210) 위에 적층된 제2 반도체 칩(230)을 포함할 수 있다.Referring to FIG. 7, the upper package 20 may include a second substrate 210 and a second semiconductor chip 230 stacked on the second substrate 210.

제2 반도체 칩(230)은 활성면에 적어도 한 개 이상의 패드(232)들을 포함할 수 있다. 제2 반도체 칩(230)은 활성면이 제2 기판(210)과 마주하도록 배치되는 플립칩(flip-chip) 본딩 방식으로 실장될 수 있다.The second semiconductor chip 230 may include at least one pad 232 on the active surface. The second semiconductor chip 230 may be mounted in a flip-chip bonding method in which an active surface thereof faces the second substrate 210.

제2 몰딩부재(240)는 제1 기판 패드(116a)를 덮고, 제2 반도체 칩(230)의 비활성면이 노출되도록 제2 기판(210) 상에 형성될 수 있다.The second molding member 240 may be formed on the second substrate 210 to cover the first substrate pad 116a and expose the inactive surface of the second semiconductor chip 230.

히트 스프레더(270)는 도전성 접착부재(미도시)를 이용하여 제2 몰딩부재(240) 및 제2 반도체 칩(230)의 비활성면 상에 배치될 수 있다. 히트 스프레더(270)는 제2 반도체 칩(230)의 비활성면과 직접 접촉할 수 있다. 따라서, 제2 반도체 칩(230)에서 발생하는 열 뿐만 아니라, 제1 반도체 칩(130)에서 발생하여 히트 스프레더(170) 및 히트 싱크(250)를 거쳐 하부 패키지(10)의 상단으로 배출되는 열 또한 패키지 온 패키지(7)의 상단으로 배출시킬 수 있다.The heat spreader 270 may be disposed on an inactive surface of the second molding member 240 and the second semiconductor chip 230 using a conductive adhesive member (not shown). The heat spreader 270 may directly contact the inactive surface of the second semiconductor chip 230. Therefore, not only heat generated in the second semiconductor chip 230 but also heat generated in the first semiconductor chip 130 and discharged to the upper end of the lower package 10 through the heat spreader 170 and the heat sink 250. It can also be discharged to the top of the package on package (7).

히트 스프레더(270)는 제2 몰딩부재(240) 및 제2 반도체 칩(230)의 비활성면 상에 배치되므로, 열의 직접적인 배출뿐만 아니라, 보다 넓은 면적의 히트 스프레더(270)를 자유롭게 선택할 수 있다.
Since the heat spreader 270 is disposed on the inactive surfaces of the second molding member 240 and the second semiconductor chip 230, it is possible to freely select the heat spreader 270 having a larger area as well as directly discharging heat.

도 8은 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지(8)를 개략적으로 도시하는 단면도이다. 도 6과 동일한 구성 요소는 동일한 참조 부호를 사용하며, 그에 대한 상세한 설명은 생략한다.8 is a cross-sectional view schematically showing a package on package 8 including a heat dissipation member according to another embodiment of the present invention. The same components as in FIG. 6 use the same reference numerals, and a detailed description thereof will be omitted.

도 8을 참조하면, 하부 패키지(10)는 제1 기판(110), 제1 기판(110) 위에 적층된 제1 반도체 칩(130)을 포함할 수 있다.Referring to FIG. 8, the lower package 10 may include a first substrate 110 and a first semiconductor chip 130 stacked on the first substrate 110.

제1 반도체 칩(130)은 활성면에 적어도 한 개 이상의 패드(132)들을 포함할 수 있다. 제1 반도체 칩(130)은 활성면이 제1 기판(110)과 마주하도록 배치되는 플립칩(flip-chip) 본딩 방식으로 실장될 수 있다.The first semiconductor chip 130 may include at least one pad 132 on the active surface. The first semiconductor chip 130 may be mounted in a flip-chip bonding method in which an active surface thereof faces the first substrate 110.

제1 몰딩부재(140)는 제1 기판 패드(116a) 및 제1 반도체 칩(130)을 덮도록, 제1 기판(110) 상에 형성될 수 있다.The first molding member 140 may be formed on the first substrate 110 to cover the first substrate pad 116a and the first semiconductor chip 130.

상부 패키지(20)는 제3 연결부재(220a)를 통하여 하부 패키지(10)와 전기적으로 연결될 수 있다. 상부 패키지(20)에서 제2 기판(210)의 하부면에 배치된 히트 싱크(250)는 제1 몰딩부재(140d)와 접촉될 수 있다.The upper package 20 may be electrically connected to the lower package 10 through the third connecting member 220a. The heat sink 250 disposed on the lower surface of the second substrate 210 in the upper package 20 may be in contact with the first molding member 140d.

제1 반도체 칩(130)에서 발생하는 열은 제1 몰딩부재(140d)가 히트 싱크(250)와 접촉되어 있으므로, 하부 패키지(10)의 상단으로 경로를 확장시킬 수 있다.
Since the heat generated from the first semiconductor chip 130 is in contact with the heat sink 250, the first molding member 140d may extend the path toward the upper end of the lower package 10.

도 9는 본 발명의 다른 실시예에 따른 방열 부재를 포함하는 패키지 온 패키지(9)를 개략적으로 도시하는 단면도이다. 도 1과 동일한 구성 요소는 동일한 참조 부호를 사용하며, 그에 대한 상세한 설명은 생략한다.9 is a cross-sectional view schematically showing a package on package 9 including a heat dissipation member according to another embodiment of the present invention. The same components as in FIG. 1 use the same reference numerals, and detailed description thereof will be omitted.

도 9를 참조하면, 상부 패키지(20)는 방열 패드(216c) 및 방열 비아(242b)를 더 포함할 수 있다.Referring to FIG. 9, the upper package 20 may further include a heat dissipation pad 216c and a heat dissipation via 242b.

방열 패드(216c)는 제1 솔더 레지스트층(214a)에 형성되며, 하부 패키지(10)에서 발생하여 히트 싱크(250)로 전달된 열이 코어보드(212)를 거쳐 방열 패드(216c)로 전달될 수 있다. 코어보드(212)에는 제1 기판 패드(216a) 및 제2 기판 패드(216b)를 전기적으로 연결하는 배선 경로를 포함할 뿐만 아니라, 히트 싱크(250)에서 방열 패드(216c)로 이어지는 열 경로(미도시)를 포함한다. 방열 패드(216c)는 제1 기판 패드(216a)와 동일한 물질일 수 있다.The heat dissipation pad 216c is formed in the first solder resist layer 214a, and heat generated in the lower package 10 and transferred to the heat sink 250 is transferred to the heat dissipation pad 216c via the core board 212. Can be. The core board 212 includes a wiring path for electrically connecting the first substrate pad 216a and the second substrate pad 216b, as well as a heat path from the heat sink 250 to the heat dissipation pad 216c. Not shown). The heat dissipation pad 216c may be made of the same material as the first substrate pad 216a.

방열 비아(242b)는 상부 패키지(20) 외부로 노출되도록 제2 몰딩부재(240) 내에 형성되며, 히트 싱크(250)를 거쳐 방열 패드(216c)로 전달될 열을 상부 패키지(20)의 외부로 방출하는 경로를 제공할 수 있다. 방열 비아(242b)는 제2 몰딩부재(240)에 방열 패드(216c)가 노출되도록 방열 비아홀(242a)을 형성한다. The heat dissipation via 242b is formed in the second molding member 240 so that the heat dissipation via 242b is exposed to the outside of the upper package 20. It can provide a path to release to. The heat dissipation via 242b forms the heat dissipation via hole 242a to expose the heat dissipation pad 216c to the second molding member 240.

다음으로, 방열 비아홀(242a)을 도전성 물질로 매립하여 방열 비아(242b)를 형성할 수 있다. Next, the heat dissipation via hole 242a may be filled with a conductive material to form the heat dissipation via 242b.

또한, 방열 비아(242b) 및 제2 히트 스프레더(270)와 접하는 제3 히트 스프레더(370)를 더 포함할 수 있다.In addition, the heat dissipation via 242b may further include a third heat spreader 370 in contact with the second heat spreader 270.

여기서, 상술된 본 발명의 방열 부재를 포함하는 패키지 온 패키지의 구성들은 본 발명의 기술적 사상에서 벗어나지 않는 범위 내에서 수정 및 변경하여 수행하는 것이 가능하다.Herein, the configurations of the package-on-package including the heat dissipation member of the present invention described above may be modified and changed within a range not departing from the technical idea of the present invention.

본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 사상을 해치지 않는 범위 내에서 당업자에 의한 변형이 가능함은 물론이다.It is needless to say that the present invention is not limited to the above-described embodiment, and can be modified by those skilled in the art without departing from the spirit of the present invention.

따라서, 본 발명에서 권리를 청구하는 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 후술되는 청구범위와 이의 기술적 사상에 의해 한정될 것이다.Therefore, the scope of the claims in the present invention will not be defined within the scope of the detailed description, but will be defined by the following claims and their technical spirit.

10: 하부 패키지 20: 상부 패키지 110: 제1 기판
112: 코어보드 114a: 제1 솔더 레지스트층 114b: 제2 솔더 레지스트층
116a: 제1 기판 패드 116b: 제2 기판 패드 116c: 제3 기판 패드
120: 연결단자 130: 제1 반도체 칩 132: 패드
134: 제1 연결부재 136: 제1 부착층 138: 연결단자
140, 140a, 140b, 140c, 140d: 제1 몰딩부재 145a: 몰드 비아홀
145b: TMV 170: 제1 히트 스프레더 210: 제2 기판
212: 코어보드 214a: 제1 솔더 레지스트층 214b: 제2 솔더 레지스트층
216a: 제1 기판 패드 216b: 제2 기판 패드 216c: 방열 패드
220a, 220b: 제3 연결부재 230: 제2 반도체 칩 232: 패드
234: 제1 연결부재 236: 제2 부착층 240: 제2 몰딩부재
242a: 방열 비아홀 242b: 방열 비아 250: 히트 싱크
270: 제2 히트 스프레더 10: lower package 20: upper package 110: first substrate
112 core board 114a first solder resist layer 114b second solder resist layer
116a: first substrate pad 116b: second substrate pad 116c: third substrate pad
120: connection terminal 130: first semiconductor chip 132: pad
134: first connecting member 136: first attachment layer 138: connecting terminal
140, 140a, 140b, 140c, 140d: first molding member 145a: mold via hole
145b: TMV 170: first heat spreader 210: second substrate
212: core board 214a: first solder resist layer 214b: second solder resist layer
216a: first substrate pad 216b: second substrate pad 216c: heat dissipation pad
220a and 220b: third connection member 230: second semiconductor chip 232: pad
234: first connection member 236: second attachment layer 240: second molding member
242a: heat dissipation via hole 242b: heat dissipation via 250: heat sink
270: second heat spreader

Claims (10)

상면 상에 하나 이상의 제1 반도체 칩이 실장된 제1 기판을 포함하는 하부 패키지;
상면 상에 하나 이상의 제2 반도체 칩이 실장된 제2 기판을 포함하는 상부 패키지;
상기 하부 패키지의 상면과 상기 상부 패키지의 하면 사이에 배치되는 히트 싱크; 및
상기 하부 패키지 및 상기 상부 패키지를 전기적으로 연결하는 연결단자;
를 포함하며,
상기 연결단자는 상기 제1 기판의 상면 및 상기 제2 기판의 하면 사이에 형성된 것을 특징으로 하는 패키지 온 패키지.A lower package including a first substrate having one or more first semiconductor chips mounted on an upper surface thereof;
An upper package including a second substrate on which at least one second semiconductor chip is mounted;
A heat sink disposed between an upper surface of the lower package and a lower surface of the upper package; And
A connection terminal electrically connecting the lower package and the upper package;
Including;
And the connection terminal is formed between an upper surface of the first substrate and a lower surface of the second substrate. 제1항에 있어서,
상기 히트 싱크는,
상기 하부 패키지의 상면 및 상기 상부 패키지의 하면과 서로 맞닿도록 배치되는 것을 특징으로 하는 패키지 온 패키지.The method of claim 1,
The heat sink is,
The package on package, characterized in that the upper surface of the lower package and the lower surface of the upper package are disposed to abut each other. 제1항에 있어서,
상기 제1 반도체 칩 상에 배치된 제1 히트 스프레더; 및
상기 히트 스프레더가 노출되도록 상기 제1 기판 상에 형성된 제1 몰딩부재;
를 더 포함하는 것을 특징으로 하는 패키지 온 패키지.The method of claim 1,
A first heat spreader disposed on the first semiconductor chip; And
A first molding member formed on the first substrate to expose the heat spreader;
Package on package, characterized in that it further comprises. 제1항에 있어서,
상기 제1 반도체 칩은, 상기 제1 기판 상에 플립칩 본딩 방식으로 실장되며, 상기 제1 반도체 칩의 비활성면 상에 접하도록 배치된 제1 히트 스프레더;
를 더 포함하는 것을 특징으로 하는 패키지 온 패키지.The method of claim 1,
The first semiconductor chip may include: a first heat spreader mounted on the first substrate by a flip chip bonding method and disposed to be in contact with an inactive surface of the first semiconductor chip;
Package on package, characterized in that it further comprises. 삭제delete 제1항에 있어서,
상기 제2 반도체 칩 상에 배치된 제2 히트 스프레더;
를 더 포함하는 것을 특징으로 하는 패키지 온 패키지.The method of claim 1,
A second heat spreader disposed on the second semiconductor chip;
Package on package, characterized in that it further comprises. 제1항에 있어서,
상기 하부 패키지는,
상기 제1 반도체 칩을 덮으면서, 상기 제1 기판 상에 형성된 제1 몰딩부재;
를 더 포함하는 것을 특징으로 하는 패키지 온 패키지.The method of claim 1,
The lower package,
A first molding member covering the first semiconductor chip and formed on the first substrate;
Package on package, characterized in that it further comprises. 제7항에 있어서,
상기 제1 몰딩부재를 관통하여 상기 제1 기판의 일면 상에 형성되며, 상기 연결단자와 전기적으로 연결되는 비아;
를 더 포함하는 것을 특징으로 하는 패키지 온 패키지.The method of claim 7, wherein
A via formed through the first molding member on one surface of the first substrate and electrically connected to the connection terminal;
Package on package, characterized in that it further comprises. 제1 기판의 상면에 하나 이상의 제1 반도체 칩을 실장하고, 상기 제1 반도체 칩이 제1 몰딩부재로 밀봉된 하부 패키지를 형성하는 단계;
제2 기판의 상면에 하나 이상의 제2 반도체 칩이 실장된 상부 패키지를 형성하는 단계;
상기 하부 패키지 및 상기 상부 패키지를 전기적으로 연결하는 연결단자를 형성하는 단계; 및
상기 하부 패키지의 상면과 상기 상부 패키지의 하면 사이에 히트 싱크를 배치하는 단계;
를 포함하는 패키지 온 패키지 제조 방법.Mounting at least one first semiconductor chip on an upper surface of the first substrate, and forming a lower package in which the first semiconductor chip is sealed by a first molding member;
Forming an upper package on which at least one second semiconductor chip is mounted on an upper surface of the second substrate;
Forming a connection terminal electrically connecting the lower package and the upper package; And
Disposing a heat sink between an upper surface of the lower package and a lower surface of the upper package;
Package on package manufacturing method comprising a. 제9항에 있어서,
상기 하부 패키지를 형성하는 단계는,
상기 제1 반도체 칩 상에 제1 히트 스프레더를 형성하는 단계; 및
상기 제1 히트 스프레더가 노출되도록 상기 제1 반도체 칩이 상기 제1 몰딩부재로 밀봉되는 것을 특징으로 하는 패키지 온 패키지 제조 방법.10. The method of claim 9,
Forming the lower package,
Forming a first heat spreader on the first semiconductor chip; And
The first semiconductor chip is sealed with the first molding member so that the first heat spreader is exposed.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
KR102063794B1 (en) * 2013-06-19 2020-01-08 삼성전자 주식회사 Stack type semiconductor package
KR102126977B1 (en) * 2013-08-21 2020-06-25 삼성전자주식회사 Semiconductor package
KR102186203B1 (en) 2014-01-23 2020-12-04 삼성전자주식회사 Package-on-package device including the same
US9583420B2 (en) 2015-01-23 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufactures
US9281297B2 (en) 2014-03-07 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Solution for reducing poor contact in info packages
KR102228461B1 (en) * 2014-04-30 2021-03-17 삼성전자주식회사 Semiconductor Package Device
US9449947B2 (en) 2014-07-01 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package for thermal dissipation
KR102307490B1 (en) 2014-10-27 2021-10-05 삼성전자주식회사 Semiconductor package
US10170341B1 (en) 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Release film as isolation film in package
DE102017126028B4 (en) 2017-06-30 2020-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Housing and manufacturing method using a release film as an insulating film
KR102578881B1 (en) * 2018-03-23 2023-09-15 주식회사 네패스 Power semiconductor package and method of manufacturing the same
US10916488B2 (en) * 2018-06-29 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having thermal conductive pattern surrounding the semiconductor die
KR102233649B1 (en) * 2019-10-24 2021-03-30 주식회사 에스에프에이반도체 Stacked semiconductor package and manufacturing method of the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0156480B1 (en) * 1993-12-13 1998-10-15 세끼가와 다다시 Semiconductor device and a fabrication process thereof
KR20050090882A (en) * 2004-03-10 2005-09-14 삼성전자주식회사 Semiconductor package having heat spreader and stack package using the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0156480B1 (en) * 1993-12-13 1998-10-15 세끼가와 다다시 Semiconductor device and a fabrication process thereof
KR20050090882A (en) * 2004-03-10 2005-09-14 삼성전자주식회사 Semiconductor package having heat spreader and stack package using the same

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