KR101254180B1 - Test socket for testing semiconductor - Google Patents

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Abstract

PURPOSE: A tester socket for semiconductors is provided to improve power integrity(PI) properties, thereby preventing possible problems due to low PI properties under high frequency circumstances. CONSTITUTION: A tester socket for semiconductors comprises an upper test socket(10), a lower test socket(20), and a test socket PCB(Printed Circuit Board)(30). The upper test socket contacts with a semiconductor device to be tested. The lower test socket contacts with the test socket PCB. The test socket PCB is mounted between the upper test socket and the lower test socket for forming a plurality of vias to electrically connect the upper test socket and the lower test socket.

Description

반도체 검사용 테스트 소켓{TEST SOCKET FOR TESTING SEMICONDUCTOR}Test socket for semiconductor inspection {TEST SOCKET FOR TESTING SEMICONDUCTOR}

본 발명은 반도체 검사용 테스트 소켓에 관한 것이다. 보다 상세하게는 PI특성을 개선하여 전원공급을 원활하게 할 수 있는 반도체 검사용 테스트 소켓에 관한 것이다.
The present invention relates to a test socket for semiconductor inspection. More specifically, the present invention relates to a test socket for semiconductor inspection capable of smoothly supplying power by improving PI characteristics.

반도체 소자를 검사하기 위한 반도체 검사장치는 도 1에 도시된 바와 같이 반도체 소자(2)의 단자와 반도체 검사장치의 단자, 보다 정확하게는 반도체 소자(2)의 단자와 반도체 검사 신호를 발생시키는 반도체 검사장치의 인쇄회로기판(DUT PCB)(3)의 단자 사이를 전기적으로 접속시켜 반도체 소자의 테스트를 수행할 수 있도록 하는 반도체 검사용 테스트 소켓(1)을 매개로 반도체 검사를 수행하며, PI(Power Integrity; 전력 무결성) 특성 개선을 위해 DUT PCB 하측면에 PI 특성 개선용 부품(예컨대, 캐패시터)(4)이 장착되었다. The semiconductor inspection apparatus for inspecting a semiconductor element is a semiconductor inspection for generating a terminal of the semiconductor element 2 and a terminal of the semiconductor inspection device, more precisely, a terminal of the semiconductor element 2 and a semiconductor inspection signal as shown in FIG. 1. Semiconductor inspection is carried out via a test socket (1) for semiconductor inspection, which makes it possible to conduct a test of a semiconductor device by electrically connecting the terminals of the DUT PCB (3) of the device, To improve Integrity (Power Integrity) characteristics, a PI characteristic improvement component (e.g. a capacitor) 4 is mounted on the underside of the DUT PCB.

이러한 반도체 검사 방식에서 검사대상물인 반도체 소자의 단자와 PI 특성 개선용 부품들은 테스트 소켓(1)과 DUT PCB(3)의 두께만큼의 거리(도 1에서 L1)로 인해 검사 환경이 고주파로 갈수록 신호 전달 및 전원 전달 측면에서 열악해지는 불합리한 조건을 갖게 되었다.In this semiconductor inspection method, the terminals of the semiconductor element, which are the inspection object, and the components for improving the PI characteristics are signaled as the inspection environment increases with high frequency due to the distance (L1 in FIG. 1) of the test socket 1 and the thickness of the DUT PCB 3. There is an unreasonable condition of being poor in terms of transmission and power transmission.

즉, 선로의 길이(L1)는 신호의 흐름을 방해하는 인덕터값으로 작용하여 신호의 전달 이득을 감쇄시키고, 신호전달에 걸리는 시간을 지연시켜 빠른 응답을 저해하는 요소가 되며, 동일한 인덕터 값에서도 사용주파수가 올라가면 선로 길이(L)에 의한 저항값도 상승하여 주파수가 높아질수록 신호전달 손실은 커지게 된다. 특히, 600MHz 이상의 고속 반도체에서는 선로의 길이(L)가 길어서 파워가 속도를 따라가지 못하여 PI 특성이 저하된다.In other words, the length L1 of the line acts as an inductor value that hinders the flow of the signal, thereby reducing the transmission gain of the signal, and delaying the time for signal transmission, which hinders a quick response. As the frequency increases, the resistance value due to the line length L also increases, and as the frequency increases, the signal transmission loss increases. In particular, in the high-speed semiconductor of 600MHz or more, the length (L) of the line is long so that the power cannot keep up with the speed and the PI characteristic is deteriorated.

그러나 종래 반도체 검사용 테스트 소켓(1)은 반도체 소자의 단자와 반도체 검사장치의 단자 사이에서 신뢰성 있는 전기적 접촉을 제공하기 위해 도 2(a)에 도시된 바와 같이, 탄성을 갖는 포고 핀(5)을 이용하여 전기적 연결을 구현하거나(포고 타입), 도 2(b)에 도시된 바와 같이 전도성 물질을 포함하는 고무(6)를 이용하여 전기적 연결을 구현(러버 타입)할 뿐 PI 특성을 개선하기 위한 구조를 가지지 못하였다.However, the conventional semiconductor inspection test socket 1 has a pogo pin 5 having elasticity, as shown in FIG. 2 (a) to provide reliable electrical contact between the terminal of the semiconductor element and the terminal of the semiconductor inspection apparatus. Implement electrical connection by using (pogo type), or improve electrical properties by implementing electrical connection (rubber type) by using rubber 6 containing a conductive material as shown in FIG. It did not have a structure for it.

이에 본 발명자는 반도체 검사용 테스트 소켓의 구조, 보다 구체적으로는 테스트 소켓 PCB의 구조 개선을 통해 PI특성을 개선할 수 있는 새로운 구조의 반도체 검사용 테스트 소켓을 개발하기에 이른 것이다.
Accordingly, the present inventors have come to develop a test socket for semiconductor inspection that has a new structure that can improve PI characteristics by improving the structure of the test socket for semiconductor inspection, more specifically, the test socket PCB.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 테스트 소켓 PCB의 전원 공급용 단자들을 병렬로 연결함으로써 PI 특성을 개선할 수 있도록 한 반도체 검사용 테스트 소켓을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-described problems, and an object of the present invention is to provide a test socket for semiconductor inspection that can improve PI characteristics by connecting power supply terminals of a test socket PCB in parallel.

본 발명의 다른 목적은 테스트 소켓의 PI특성을 개선함에 있어 전원 공급용 단자들을 병렬로 연결할 수 있는 다양한 방법을 제공함에 그 목적이 있다.Another object of the present invention is to provide various methods for connecting the power supply terminals in parallel in improving the PI characteristics of the test socket.

본 발명의 또 다른 목적은 상기한 목적의 반도체 검사용 테스트 소켓을 통해 PI 특성을 개선함으로써 반도체 검사장치에서 별도로 장착해왔던 PI 특성 개선용 부품을 제거할 수 있음에 있다.Still another object of the present invention is to improve the PI characteristics through the test socket for semiconductor inspection of the above-described object, so that the PI characteristic improving component, which has been separately installed in the semiconductor inspection apparatus, can be removed.

본 발명의 또 다른 목적은 PI 특성 개선용 부품을 장착하지 않음으로써 필요한 여타 부품을 실장시킬 수 있는 공간을 확보할 수 있음에 있다.
Still another object of the present invention is to secure a space for mounting other necessary components by not installing the PI characteristic improving component.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시양태에 따른 반도체 검사용 테스트 소켓은, 검사 대상물인 반도체 소자와 접촉하는 상부 테스트 소켓, 반도체 검사장치의 인쇄회로기판과 접촉하는 하부 테스트 소켓, 및 상기 상부 테스트 소켓과 하부 테스트 소켓 사이에 장착되되, 상부 테스트 소켓과 하부 테스트 소켓을 전기적으로 연결하는 복수개의 비아가 형성되어 있는 테스트 소켓 인쇄회로기판을 포함하여 이루어지고, 상기 복수개의 비아 중 적어도 일부의 전원 공급용 비아들은 서로 전기적으로 병렬 연결되어 있는 것을 특징으로 한다.In order to achieve the above object, a test socket for semiconductor inspection according to a preferred embodiment of the present invention includes an upper test socket in contact with a semiconductor device as an inspection object, a lower test socket in contact with a printed circuit board of a semiconductor inspection apparatus, and A test socket printed circuit board mounted between the upper test socket and the lower test socket and having a plurality of vias electrically connecting the upper test socket and the lower test socket, wherein at least some of the plurality of vias The power supply vias are electrically connected in parallel with each other.

전원 공급용 비아들은 서로 같은 종류의 전원을 공급하는 비아끼리 병렬 연결되어 있으며, 상기 테스트 소켓 인쇄회로기판에는 상기 전원 공급용 비아들을 전기적으로 병렬 연결하는 2 이상의 파워층이 형성된다.Vias for supplying power are connected in parallel with vias for supplying the same type of power, and the test socket printed circuit board includes two or more power layers for electrically connecting the vias for power supply in parallel.

전원 공급용 비아들 각각은 (+)와 (-)로 구성된 한 쌍의 전원이 각각 공급되는 2개의 파워층과 전기적으로 연결되어 있으며, 파워층은 동일한 종류의 전원 공급용 비아들을 연결하기 위한 도전 패턴으로 형성될 수 있다.Each of the power supply vias is electrically connected to two power layers, each of which is supplied with a pair of positive and negative powers, and the power layer serves to connect the same type of power supply vias. It can be formed in a pattern.

도전 패턴은 분리된 2이상의 영역으로 형성될 수 있으며, 분리된 도전 패턴 영역은 각각 서로 다른 종류의 전원 공급용 비아들을 연결할 수 있다.The conductive pattern may be formed of two or more separated regions, and the separated conductive pattern regions may connect different types of power supply vias, respectively.

도전 패턴은 서로 동일한 종류의 전원 공급용 비아들을 연결하는 도전 라인 또는 도전면으로 형성될 수 있다.
The conductive pattern may be formed of a conductive line or a conductive surface connecting the same type of power supply vias to each other.

이러한 구성의 본 발명에 따르면, 반도체 검사에 있어 전력 무결성(PI; Power integrity) 특성을 개선시킬 수 있어 고주파 환경에서도 신호의 전달 이득을 감쇄, 응답 지연, 신호전달 손실 등 PI 특성 저하로 인한 문제를 충분히 방지할 수 있는 효과를 갖는다. According to the present invention having such a configuration, it is possible to improve the power integrity (PI) characteristics in semiconductor inspection, thereby reducing problems in the PI characteristics such as attenuation of signal transmission gain, response delay, and signal transmission loss even in a high frequency environment. It has an effect that can be prevented sufficiently.

또한 PI 특성 개선을 위해 종래 반도체 검사장치에 장착되었던 PI 특성 개선용 소자를 제거 또는 축소시킬 수 있으며, 이를 통해 부품 비용의 절약 및 필요한 여타 부품을 실장시킬 수 있는 공간을 확보할 수 있는 효과를 갖는다.
In addition, it is possible to remove or reduce the PI characteristic improving element, which has been installed in the semiconductor inspection apparatus, in order to improve the PI characteristic, thereby reducing the cost of components and securing a space for mounting other necessary components. .

도 1은 종래 반도체 검사용 테스트 소켓과 반도체 소자 및 반도체 검사장치 사이의 연결관계를 개략적으로 도시한 도면이다.
도 2는 종래 반도체 검사용 테스트 소켓의 구조를 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 검사용 테스트 소켓의 구조를 보여주는 도면이다.
도 4는 전원 공급용 비아 병렬 연결에 의한 저항 감소 원리를 보여주는 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 검사용 테스트 소켓의 구조를 보여주는 분리 사시도이다.
도 6은 도전 패턴의 예시적인 형태를 보여주는 도면이다.
도 7은 분리된 영역을 갖는 도전 패턴을 보여주는 예시적인 도면이다.1 is a view schematically illustrating a connection relationship between a test socket for semiconductor inspection and a semiconductor device and a semiconductor inspection apparatus.
2 is a view showing the structure of a test socket for a conventional semiconductor test.
3 is a view showing the structure of a test socket for semiconductor inspection according to an embodiment of the present invention.
4 is a diagram illustrating a principle of resistance reduction by via parallel connection of power supplies.
5 is an exploded perspective view illustrating a structure of a test socket for semiconductor inspection according to an exemplary embodiment of the present invention.
6 is a diagram illustrating an exemplary form of a conductive pattern.
7 is an exemplary diagram showing a conductive pattern having separated regions.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 검사용 테스트 소켓에 대하여 설명하면 다음과 같다. 본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니된다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Hereinafter, a test socket for a semiconductor inspection according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings. Prior to the detailed description of the present invention, terms and words used in the present specification and claims should not be construed as limited to ordinary or dictionary terms. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only one of the most preferred embodiments of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.

도 3에 도시된 바와 같이 본 발명에 따른 반도체 검사용 테스트 소켓(100)은 상부 테스트 소켓(10), 하부 테스트 소켓(20) 및 상하부 테스트 소켓 사이에 장착되는 테스트 소켓 인쇄회로기판(30)으로 이루어진다.As shown in FIG. 3, the test socket for semiconductor inspection 100 according to the present invention is a test socket printed circuit board 30 mounted between an upper test socket 10, a lower test socket 20, and upper and lower test sockets. Is done.

상부 테스트 소켓(10)은 검사 대상물인 반도체 소자(2)와 접촉하는 부분이고, 하부 테스트 소켓(20)은 반도체 검사장치의 인쇄회로기판(도시되어 있지 않음)과 접촉하는 부분이다.The upper test socket 10 is in contact with the semiconductor device 2 as an inspection object, and the lower test socket 20 is in contact with a printed circuit board (not shown) of the semiconductor inspection apparatus.

상하부 테스트 소켓(10, 20)은 도 3에 도시된 바와 같이 반도체 소자 단자 또는 반도체 검사장치의 인쇄회로기판 단자와 대응하는 위치에 형성된 다수의 관통 구멍을 갖는 몸체(11, 21)와 관통 구멍 내부에 위치하는 도전성 접촉부(12, 22)로 구성되거나 테스트 소켓 인쇄회로기판(30)으로부터 돌출되는 도전성 접촉부의 형태로 구현될 수도 있다.The upper and lower test sockets 10 and 20 are inside the through holes and the bodies 11 and 21 having a plurality of through holes formed at positions corresponding to the semiconductor element terminals or the printed circuit board terminals of the semiconductor inspection apparatus, as shown in FIG. 3. It may be composed of conductive contacts 12 and 22 positioned at or in the form of conductive contacts protruding from the test socket printed circuit board 30.

테스트 소켓 인쇄회로기판(30)은 상부 테스트 소켓(10)과 하부 테스트 소켓(20) 사이에 위치하며, 상부 테스트 소켓과 하부 테스트 소켓을 전기적으로 연결한다.The test socket printed circuit board 30 is positioned between the upper test socket 10 and the lower test socket 20, and electrically connects the upper test socket and the lower test socket.

보다 정확하게는 테스트 소켓 인쇄회로기판은 상부 테스트 소켓의 접촉부(12)와 하부 테스트 소켓의 접촉부(22)를 전기적으로 연결하는 역할을 하며, 이를 위해 테스트 소켓 인쇄회로기판을 관통하며, 내부에 도금처리가 된 복수개의 비아(40)가 형성되어 있다. More precisely, the test socket printed circuit board electrically connects the contact portion 12 of the upper test socket and the contact portion 22 of the lower test socket. For this purpose, the test socket printed circuit board passes through the test socket printed circuit board and is plated therein. A plurality of vias 40 are formed.

또한 상기 복수개의 비아 중 적어도 일부의 전원 공급용 비아들(41, 42)은 서로 전기적으로 병렬 연결되어 있으며, 서로 같은 종류의 전원을 공급하는 비아끼리 서로 병렬 연결되어 있다.In addition, at least some of the power supply vias 41 and 42 of the plurality of vias are electrically connected to each other in parallel, and vias that supply the same type of power to each other are connected to each other in parallel.

이는 도 4에 도시된 바와 같이 서로 독립되어 각각의 저항(R)을 가지고 있던 n개의 비아들을 병렬 연결함으로써 전체 저항이 R/n으로 낮아지게 되고 따라서 비아를 통해 공급되는 전원이 적응 저항으로 신속하게 공급될 수 있게 되는 것이다.As shown in FIG. 4, the n-vias having their respective resistors R are connected in parallel to each other, so that the overall resistance is lowered to R / n, so that the power supplied through the vias is quickly transferred to the adaptive resistor. It can be supplied.

이렇게 전원 공급용 비아들을 병렬로 연결할 수 있는 방법으로서 도 3에 도시된 테스트 소켓 인쇄회로기판(30)에는 4개의 파워층(31, 32, 33, 34)이 형성되어 있으며, 각각의 전원 공급용 비아들은 2개의 파워층과 연결되어 있다(31과 33, 또는 32와 34).As such a method for connecting the power supply vias in parallel, four power layers 31, 32, 33, and 34 are formed on the test socket printed circuit board 30 illustrated in FIG. 3. Vias are connected to two power layers (31 and 33, or 32 and 34).

이러한 연결은 도 4에 도시된 바와 같이 각각 분리되어 있는 전원 공급용 비아들을 병렬로 연결시켜 병렬 연결에 따른 저항 감소의 효과를 가져오며, 이러한 저항 감소에 따라 본 발명에 따른 테스트 소켓은 신호전달 손실 감소와 신호 전달 속력 향상의 효과를 가질 수 있다.This connection is connected to each of the power supply vias are separated in parallel as shown in Figure 4 has the effect of reducing the resistance according to the parallel connection, the test socket according to the present invention in accordance with the reduction in the signal loss It can have the effect of reduction and signal transmission speed improvement.

이하에서는 파워층에 대해 보다 자세히 설명한다. Hereinafter, the power layer will be described in more detail.

테스트 소켓 인쇄회로기판에 파워층을 형성하기 위한 하나의 방법으로 도 5에 도시된 바와 같이 테스트 소켓 인쇄회로기판(30)을 여러 개의 서브 기판(30a 내지 30e)을 적층하여 형성할 수 있다.As one method for forming a power layer on the test socket printed circuit board, as illustrated in FIG. 5, the test socket printed circuit board 30 may be formed by stacking a plurality of sub-substrates 30a to 30e.

서브 기판(30a 내지 30e)에는 테스트 소켓 인쇄회로기판의 비아(40)에 대응하는 홀(40a 내지 40e)들이 형성되어 있으며, 이들 홀 내부도 도금처리되어 있으며 이러한 홀들이 연결되어 비아를 이루게 된다.Holes 40a to 40e corresponding to the vias 40 of the test socket printed circuit board are formed in the sub-substrates 30a to 30e, and the insides of these holes are also plated and these holes are connected to form vias.

일부 서브 기판(30b 내지 30e)은 일부 홀들을 전기적으로 연결하기 위해 기판 위에 형성된 도전 패턴(50)과 도전 패턴을 덮는 절연층으로 이루어져 있으며, 기판 위에 형성된 도전 패턴(50)이 전원 공급용 비아들을 병렬 연결하기 위한 본 발명의 파워층이 된다.Some of the sub-substrates 30b to 30e include a conductive pattern 50 formed on the substrate and an insulating layer covering the conductive pattern to electrically connect some holes, and the conductive pattern 50 formed on the substrate may provide power supply vias. It becomes the power layer of the present invention for connecting in parallel.

도전 패턴은 전원 공급용 비아들을 연결하기 위한 어떠한 형태로 형성될 수 있으며, 이러한 형태의 예시로서 도 6(a)에 도시된 바와 같이 전원 공급용 비아들(41)을 연결하는 도전 라인(51)으로 형성하거나 도 6(b)에 도시된 바와 같이 전원 공급용 비아들(40)을 연결하는 도전면(52)으로 형성할 수 있다.The conductive pattern may be formed in any form for connecting the power supply vias, and as an example of this form, the conductive line 51 connecting the power supply vias 41 as shown in FIG. 6 or a conductive surface 52 connecting the power supply vias 40 to each other, as shown in FIG.

도전 라인(51)의 경우 좁은 영역에서 이격되어 있는 같은 종류의 전원 공급용 비아들을 연결하기 위해 바람직한 형태이며, 도전면(52)의 경우 복수개의 도전 라인이 병렬로 연결된 것과 같이 도전 패턴 내에서의 저항을 감소시킬 수 있는 형태로서 바람직하다.In the case of the conductive line 51, it is preferable to connect vias for the same type of power supply vias spaced apart from each other in a narrow area, and in the case of the conductive surface 52, a plurality of conductive lines are connected in parallel. It is preferable as a form which can reduce resistance.

또한 도전 패턴을 도 7에 도시된 바와 같이 동일한 서브 기판에서도 서로 분리된 영역(A, B)으로 형성될 수 있다.In addition, as illustrated in FIG. 7, the conductive pattern may be formed of regions A and B separated from each other even on the same sub-substrate.

이와 같은 분리된 도전 패턴 영역은 서로 떨어져 있는 동일한 종류의 전원 공급용 비아들을 연결하기 위해 연결 패턴을 길게 형성해야하는 문제점을 해소하기 위해 사용될 수도 있고, 분리된 도전 패턴 영역이 각각 서로 다른 종류의 전원 공급용 비아들을 연결함으로써 도전층의 개수를 감소시킬 수도 있다.Such separate conductive pattern regions may be used to solve the problem of having to form a long connection pattern to connect the same type of power supply vias that are separated from each other, and each of the separated conductive pattern regions may supply different kinds of power supplies. The number of conductive layers may be reduced by connecting the dragon vias.

즉, 파워층은 예를 들어 (+), (-)가 한 쌍을 이루어 2종류의 전원이 인가되도록 하기 위해 4개의 파워층(31, 32, 33, 34)으로 각각 VDD(+), VDDQ(+), VSS(-), VSSQ(-)이 인가되도록 구성한 다음 한 종류의 전원 공급용 비아(41)는 파워층 31과 33에 연결되도록 하고, 다른 종류의 전원 공급용 비아(42)는 파워층 32와 34에 연결되도록 구성할 수 있다.That is, the power layer is divided into four power layers 31, 32, 33, and 34, respectively, in order to apply two kinds of powers by pairing (+) and (-), for example, VDD (+) and VDDQ, respectively. (+), VSS (-), and VSSQ (-) are configured to be applied, and then one type of power supply via 41 is connected to the power layers 31 and 33, and the other type of power supply via 42 is It can be configured to be connected to the power layers 32 and 34.

그러나 하나의 파워층이 서로 분리된 영역 A, B를 갖도록 하면 최소 두개의 파워층 즉, 하나의 파워층(31')에 VDD(+)가 인가되는 영역 A와 VDDQ(+)가 인가되는 영역 B를 갖는 분리된 도전 패턴을 만들고 다른 하나의 파워층(32')에 VSS(-)가 인가되는 영역 A'와 VSSQ(-)가 인가되는 영역 B'를 갖는 도전 패턴을 만들어 한 종류의 전원 공급용 비아(41)는 파워층 31'의 A영역과 파워층 32'의 A'영역에 연결되도록 하고, 다른 종류의 전원 공급용 비아(42)는 파워층 31'의 B영역과 파워층 32'의 B'영역에 연결되도록 하여 두 개의 파워층으로도 (+), (-)가 한 쌍을 이루는 2종류의 전원이 인가되도록 구성할 수도 있다.However, when one power layer has regions A and B separated from each other, at least two power layers, that is, regions A and VDDQ (+) are applied to at least two power layers 31 ', are applied. One type of power supply is made by forming a separate conductive pattern having B and a conductive pattern having a region A 'to which VSS (-) is applied and another region B' to which VSSQ (-) is applied to the other power layer 32 '. The supply via 41 is connected to the A region of the power layer 31 'and the A' region of the power layer 32 ', and the other type of power supply via 42 is the B region and the power layer 32 of the power layer 31'. It may be configured to be connected to the 'B' region so that two types of power supplying a pair of (+) and (-) are applied to the two power layers.

또한 파워층 구성에 따라 파워층 사이에 기생 캐패시턴스가 발생할 수 있으나 이러한 경우 파워층 사이에 차폐층을 두거나 파워층 사이를 충분히 이격시켜 구성할 수도 있다.
In addition, parasitic capacitance may occur between power layers depending on the power layer configuration. In this case, a shielding layer may be provided between the power layers, or the power layers may be sufficiently spaced apart from each other.

지금까지 특정 실시예를 참고로 본 발명을 상세히 설명하였으나 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.
The present invention has been described in detail with reference to specific embodiments, but the present invention is not limited to the above-described embodiments, but may be modified and modified without departing from the scope of the present invention. The technical spirit applied should also be considered to be within the scope of the following claims.

2: 반도체 소자 3: 반도체 검사장치의 인쇄회로기판
10: 상부 테스트 소켓 20: 하부 테스트 소켓
11, 21: 몸체 12, 22: 도전성 접촉부
30: 테스트 소켓 인쇄회로기판 31, 32, 33, 34: 파워층
30a, 30b, 30c, 30d, 30e: 서브기판 40: 비아
40a, 40b, 40c, 40d, 40e: 홀 50: 도전 패턴
51: 도전 라인 52: 도전면2: semiconductor device 3: printed circuit board of semiconductor inspection device
10: upper test socket 20: lower test socket
11, 21: body 12, 22: conductive contact
30: test socket printed circuit board 31, 32, 33, 34: power layer
30a, 30b, 30c, 30d, 30e: Sub substrate 40: Via
40a, 40b, 40c, 40d, 40e: hole 50: conductive pattern
51: conductive line 52: conductive face

Claims (9)

검사 대상물인 반도체 소자와 접촉하는 상부 테스트 소켓;
반도체 검사장치의 인쇄회로기판과 접촉하는 하부 테스트 소켓; 및
상기 상부 테스트 소켓과 하부 테스트 소켓 사이에 장착되되, 상부 테스트 소켓과 하부 테스트 소켓을 전기적으로 연결하는 복수개의 비아가 형성되어 있는 테스트 소켓 인쇄회로기판;
을 포함하여 이루어지고,
상기 복수개의 비아 중 같은 종류의 전원을 공급하는 적어도 일부의 전원 공급용 비아끼리 서로 전기적으로 병렬 연결되어 있는 것을 특징으로 하는 반도체 검사용 테스트 소켓.
An upper test socket in contact with the semiconductor element to be inspected;
A lower test socket in contact with the printed circuit board of the semiconductor inspection device; And
A test socket printed circuit board mounted between the upper test socket and the lower test socket and having a plurality of vias electrically connecting the upper test socket and the lower test socket;
, ≪ / RTI >
At least some power supply vias for supplying the same type of power among the plurality of vias are electrically connected in parallel with each other.
삭제delete 제1항에 있어서,
상기 테스트 소켓 인쇄회로기판에는 상기 전원 공급용 비아들을 전기적으로 병렬 연결하는 2 이상의 파워층이 형성되어 있는 것을 특징으로 하는 반도체 검사용 테스트 소켓.
The method of claim 1,
The test socket printed circuit board has a test socket for semiconductor inspection, characterized in that at least two power layers for electrically connecting the power supply vias in parallel.
제3항에 있어서,
상기 전원 공급용 비아들 각각은 (+)와 (-)로 구성된 한 쌍의 전원이 각각 공급되는 2개의 파워층과 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 검사용 테스트 소켓.
The method of claim 3,
And each of the power supply vias is electrically connected to two power layers to which a pair of powers (+) and (-) are respectively supplied.
제3항 또는 제4항에 있어서,
상기 파워층은 동일한 종류의 전원 공급용 비아들을 연결하기 위한 도전 패턴으로 형성되어 있는 것을 특징으로 하는 반도체 검사용 테스트 소켓.
The method according to claim 3 or 4,
The power layer is a test socket for semiconductor inspection, characterized in that formed in a conductive pattern for connecting the same type of power supply vias.
제5항에 있어서,
상기 도전 패턴은 분리된 2이상의 영역으로 형성되어 있는 것을 특징으로 하는 반도체 검사용 테스트 소켓.
The method of claim 5,
And the conductive pattern is formed of two or more separated regions.
제6항에 있어서,
상기 분리된 도전 패턴 영역은 각각 서로 다른 종류의 전원 공급용 비아들을 연결하는 것을 특징으로 하는 반도체 검사용 테스트 소켓.
The method according to claim 6,
The separated conductive pattern region may connect different types of power supply vias, respectively.
제5항에 있어서,
상기 도전 패턴은 서로 동일한 종류의 전원 공급용 비아들을 연결하는 도전 라인으로 형성되어 있는 것을 특징으로 하는 반도체 검사용 테스트 소켓.
The method of claim 5,
And the conductive pattern is formed of conductive lines connecting power supply vias of the same type to each other.
제5항에 있어서,
상기 도전 패턴은 서로 동일한 종류의 전원 공급용 비아들은 연결하는 도전면으로 형성되어 있는 것을 특징으로 하는 반도체 검사용 테스트 소켓.
The method of claim 5,
The conductive pattern is a test socket for a semiconductor inspection, characterized in that the conductive surface connecting the power supply vias of the same type are formed.
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