KR101551303B1

KR101551303B1 - Array substrate and liquid crystal display device having the same

Info

Publication number: KR101551303B1
Application number: KR1020080111452A
Authority: KR
Inventors: 박태형; 형준우
Original assignee: 삼성디스플레이 주식회사
Priority date: 2008-11-11
Filing date: 2008-11-11
Publication date: 2015-09-10
Also published as: KR20100052645A

Abstract

어레이 기판 및 이를 갖는 액정표시장치에서, 화소 전극은 화소 영역을 복수의 도메인들로 분할하는 연결부 및 연결부로부터 각 도메인으로 연장된 슬릿부들을 포함한다. 스위칭 소자의 게이트 전극은 게이트 라인과 연결된다. 소스 전극은 데이터 라인과 연결되며 인근에 배치된 슬릿부의 연장 방향과 나란하게 연장된 전극 가지를 갖는다. 드레인 전극의 일측 단부는 소스 전극과 마주보게 배치되며, 드레인 전극은 슬릿부의 연장방향과 나란하게 화소 영역으로 연장되어 화소 전극과 전기적으로 연결된다. 개구율이 증가하고 전기장 형성에 간섭이 감소되어 표시품질이 향상된다.In the array substrate and the liquid crystal display device having the array substrate, the pixel electrode includes a connecting portion dividing the pixel region into a plurality of domains, and slit portions extending from the connecting portion to each domain. The gate electrode of the switching element is connected to the gate line. The source electrode is connected to the data line and has an electrode branch extended in parallel with the extending direction of the slit portion disposed adjacent thereto. One end of the drain electrode is disposed to face the source electrode, and the drain electrode extends to the pixel region in parallel with the extending direction of the slit portion and is electrically connected to the pixel electrode. The aperture ratio is increased and the interference is reduced in the electric field formation, thereby improving the display quality.

슬릿부, 스위칭 소자, 드레인 전극, 개구율, 간섭 Slit portion, switching element, drain electrode, aperture ratio, interference

Description

어레이 기판 및 이를 갖는 액정표시장치{ARRAY SUBSTRATE AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME}TECHNICAL FIELD [0001] The present invention relates to an array substrate and a liquid crystal display having the array substrate.

본 발명은 어레이 기판 및 이를 갖는 액정표시장치에 관한 것이다. 보다 상세하게는 평판표시장치에서 구동기판으로 사용되는 어레이 기판 및 이를 갖는 액정표시장치에 관한 것이다.The present invention relates to an array substrate and a liquid crystal display having the same. And more particularly, to an array substrate used as a driving substrate in a flat panel display and a liquid crystal display having the same.

일반적으로, 액정표시장치에서는 전계 생성 전극에 전압을 인가하여 액정층에 전기장을 인가하고, 상기 액정층의 액정 분자들이 상기 전기장에 반응하여 배열이 조절되어 입사광의 편광축을 제어됨에 따라 영상이 표시된다.Generally, in a liquid crystal display apparatus, a voltage is applied to an electric field generating electrode to apply an electric field to a liquid crystal layer, and liquid crystal molecules of the liquid crystal layer are aligned in response to the electric field to display an image as the polarization axis of incident light is controlled .

상기 액정표시장치 중에서도 높은 대비비(Contrast Ratio)와 광시야각을 얻기 위해 상기 전계 생성 전극에 슬릿 형상의 절개부를 형성하고, 액정을 수직으로 배향한 PVA(patterned vertically aligned) 모드의 액정표시장치가 주목받고 있다. Among the liquid crystal display devices, a liquid crystal display device of a patterned vertically aligned (PVA) mode in which a slit-shaped cutout is formed in the electric field generating electrode to obtain a high contrast ratio and a wide viewing angle, .

중소형 모바일용 액정표시장치에서는 개구율 향상에 저해 요소가 되는 상기 슬릿을 감소시키기 위해 마이크로 슬릿(micro-slit) 모드 또는 S-VA모드가 개시되어 있다. 상기 마이크로 슬릿 모드에서는 서로 마주보는 전계 생성 전극들 중 하부 전극에만 마이크로 슬릿부를 형성하여 액정에 방향성을 부여하고, 상부 전극은 통 판으로 형성된다.A micro-slit mode or an S-VA mode is disclosed to reduce the slit which is an obstacle to the improvement of the aperture ratio in a small-sized mobile liquid crystal display device. In the micro slit mode, a micro slit portion is formed only in the lower electrode among the field generating electrodes facing each other to impart directionality to the liquid crystal, and the upper electrode is formed as a passage plate.

상기 마이크로 슬릿 모드의 액정표시장치의 경우, 화소의 사이즈가 작기 때문에 화소의 개구율 자체가 커야할 뿐만 아니라 최대한 화소의 구성 요소들이 개구율을 향상시키는 방향으로 형성되는 설계룰이 요구된다.In the case of the liquid crystal display device of the micro-slit mode, since the size of the pixel is small, a design rule is required in which not only the aperture ratio of the pixel itself is large but also the elements of the pixel are maximally formed in a direction to improve the aperture ratio.

이에 본 발명의 기술적 과제는 이러한 기술적 요구를 해결하는 것으로, 본 발명의 실시예들은 개구율이 증가된 어레이 기판을 제공한다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned technical problems, and it is an object of the present invention to provide an array substrate with increased aperture ratio.

또한, 본 발명의 실시예들은 상기 어레이 기판을 갖는 액정표시장치를 제공한다.Further, embodiments of the present invention provide a liquid crystal display device having the array substrate.

상기한 본 발명의 기술적 과제를 해결하기 위하여, 본 발명의 일 특징에 따른 어레이 기판은 기판, 화소 전극 및 스위칭 소자를 포함한다. 상기 기판에는 게이트 라인과 및 데이터 라인이 형성되어 있다. 상기 화소 전극은 연결부 및 슬릿부들을 포함한다. 상기 연결부는 상기 기판 상에 정의된 화소 영역에 배치되어 상기 화소 영역을 복수의 도메인들로 분할한다. 상기 슬릿부는 상기 연결부로부터 상기 각 도메인으로 연장된다. 상기 스위칭 소자는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 상기 게이트 전극은 상기 게이트 라인과 연결된다. 상기 소스 전극은 상기 데이터 라인과 연결되며 인근에 배치된 슬릿부의 연장 방향과 나란하게 연장된 전극 가지를 갖는다. 상기 드레인 전극은 일측 단부가 상기 소스 전극과 마 주보게 배치되며, 상기 슬릿부의 연장방향과 나란하게 상기 화소 영역으로 연장되어 상기 화소 전극과 전기적으로 연결된다.According to an aspect of the present invention, an array substrate includes a substrate, a pixel electrode, and a switching element. A gate line and a data line are formed on the substrate. The pixel electrode includes a connection portion and slit portions. The connection portion is disposed in a pixel region defined on the substrate, and divides the pixel region into a plurality of domains. The slit portion extends from the connection portion to each of the domains. The switching element includes a gate electrode, a source electrode, and a drain electrode. The gate electrode is connected to the gate line. The source electrode is connected to the data line and has electrode branches extending in parallel to the extending direction of the slit portion disposed in the vicinity. One end of the drain electrode is disposed to face the source electrode and extends to the pixel region in parallel with the extending direction of the slit portion and is electrically connected to the pixel electrode.

본 발명의 실시예에서, 상기 게이트 라인 및 상기 데이터 라인은 실질적으로 서로 직교하게 형성될 수 있고, 상기 드레인 전극과 나란한 슬릿부는 상기 게이트 라인 및 상기 데이터 라인과 예각을 이루는 방향으로 연장될 수 있다.In an embodiment of the present invention, the gate line and the data line may be formed substantially orthogonal to each other, and the slit portion parallel to the drain electrode may extend in an acute angle with the gate line and the data line.

상기한 본 발명의 기술적 과제를 해결하기 위하여, 본 발명의 다른 특징에 따른 액정표시장치는 대향 기판, 액정층 및 어레이 기판을 포함한다. 상기 대향 기판은 상부 기판과, 상기 상부 기판의 하면에 배치된 공통 전극을 갖는다. 상기 액정층은 상기 공통 전극과 마주보게 배치된다. 상기 어레이 기판은 하부 기판, 화소 전극 및 스위칭 소자를 포함한다. 상기 하부 기판은 상기 액정층을 사이에 두고 상기 상부 기판과 마주보게 배치되며, 상기 하부 기판에는 게이트 라인과 및 데이터 라인이 형성된다. 상기 화소 전극은 상기 하부 기판 상에 정의된 화소 영역에 배치되어 상기 화소 영역을 복수의 도메인들로 분할하는 연결부와, 상기 연결부로부터 연장된 슬릿부들을 갖는다. 상기 스위칭 소자는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 상기 게이트 전극은 상기 게이트 라인과 연결된다. 상기 소스 전극은 상기 데이터 라인과 연결되며 인근에 배치된 슬릿부의 연장 방향과 나란하게 연장된 전극 가지를 갖는다. 상기 드레인 전극은 일측 단부가 상기 소스 전극과 마주보게 배치되며, 상기 슬릿부의 연장방향과 나란하게 상기 화소 영역으로 연장되어 상기 화소 전극과 전기적으로 연결된다.According to another aspect of the present invention, there is provided a liquid crystal display device including a counter substrate, a liquid crystal layer, and an array substrate. The counter substrate has an upper substrate and a common electrode disposed on the lower surface of the upper substrate. The liquid crystal layer is disposed to face the common electrode. The array substrate includes a lower substrate, a pixel electrode, and a switching element. The lower substrate is disposed facing the upper substrate with the liquid crystal layer interposed therebetween, and a gate line and a data line are formed on the lower substrate. The pixel electrode includes a connection portion disposed in a pixel region defined on the lower substrate and dividing the pixel region into a plurality of domains, and slits extending from the connection portion. The switching element includes a gate electrode, a source electrode, and a drain electrode. The gate electrode is connected to the gate line. The source electrode is connected to the data line and has electrode branches extending in parallel to the extending direction of the slit portion disposed in the vicinity. One end of the drain electrode is disposed to face the source electrode and extends to the pixel region in parallel with the extending direction of the slit portion and is electrically connected to the pixel electrode.

본 발명의 실시예에서, 상기 화소 영역에는 상기 데이터 라인 방향으로 복수 의 상기 화소 전극들이 배치될 수 있고, 상기 화소 전극들에는 상기 스위칭 소자가 별개로 각각 연결되며, 상기 화소 전극들에는 서로 다른 레벨의 화소 전압들이 각각 인가될 수 있다.In an exemplary embodiment of the present invention, a plurality of the pixel electrodes may be arranged in the pixel region in the data line direction, the switching elements may be separately connected to the pixel electrodes, Respectively.

상기한 어레이 기판 및 이를 갖는 액정표시장치에 의하면, 드레인 전극의 길이가 감소되어 개구율이 향상되고, 슬릿부 또는 배향방향과 드레인 전극의 연장방향이 서로 나란하여 전기장 형성에 간섭이 감소되어 표시품질이 향상된다.According to the array substrate and the liquid crystal display device having the array substrate described above, the length of the drain electrode is reduced to improve the aperture ratio, and the slit portion or the extending direction of the drain electrode and the alignment direction are parallel to each other, .

이하, 첨부한 도면들을 참조하여 본 발명의 예시적인 실시예들을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. Like reference numerals are used for like elements in describing each drawing. In the accompanying drawings, the dimensions of the structures are enlarged from the actual size in order to clarify the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나 의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. The singular expressions include plural expressions unless the context clearly dictates otherwise.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. In this application, the terms "comprises", "having", and the like are used to specify that a feature, a number, a step, an operation, an element, a part or a combination thereof is described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.

또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Also, unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

실시예 1Example 1

도 1은 실시예 1에 따른 액정표시장치(100)의 평면도이다.1 is a plan view of a liquid crystal display device 100 according to a first embodiment.

도 1을 참조하면, 본 실시예에 따른 액정표시장치(100)는 표시패널(10) 및 구동부(5)를 포함한다.Referring to FIG. 1, a liquid crystal display 100 according to the present embodiment includes a display panel 10 and a driving unit 5.

상기 표시패널(10)은 어레이 기판(101), 대향 기판(105) 및 액정층을 포함한 다. 서로 대향하는 상기 어레이 기판(101) 및 상기 대향 기판(105)이 프레임 형상의 밀봉재(102)에 의해 접합되어 있고, 상기 어레이 기판(101), 상기 대향 기판(105) 및 상기 밀봉재(102)의 내측에 표시 영역(DA)이 정의되며, 상기 표시 영역(DA)에 액정이 봉입되어 상기 액정층이 이루어진다.The display panel 10 includes an array substrate 101, an opposing substrate 105, and a liquid crystal layer. The array substrate 101 and the counter substrate 105 which are opposed to each other are bonded to each other by a frame-like sealing material 102, and the array substrate 101, the counter substrate 105 and the sealing material 102 A display area DA is defined inside and a liquid crystal is sealed in the display area DA to form the liquid crystal layer.

도 1에서 지면으로부터 전방(관찰자측)에 상기 대향 기판(105)이 배치되어 있고, 지면으로 들어가는 방향에 상기 어레이 기판(101)이 배치되어 있다.In Fig. 1, the counter substrate 105 is disposed forward (observer side) from the ground, and the array substrate 101 is disposed in a direction of entering the ground.

상기 대향 기판(105)은 R, G, B 칼라필터를 갖는 칼라필터 기판일 수 있다. 상기 어레이 기판(101)은 스위칭 소자를 이용한 액티브 매트릭스 구동 방식으로 구동되는 소자 기판이다.The counter substrate 105 may be a color filter substrate having R, G, and B color filters. The array substrate 101 is an element substrate driven by an active matrix driving method using a switching element.

또한, 상기 액정표시장치(100)에서 상기 어레이 기판(101)은 마이크로 슬릿(micro-slit)부(이하, 슬릿부로 칭함)들이 형성된 화소 전극을 갖고, 상기 대향 기판(105)은 플레이트 형태로 형성된 공통 전극을 갖는다.In the liquid crystal display 100, the array substrate 101 has pixel electrodes on which micro-slit portions (hereinafter referred to as slit portions) are formed, and the counter substrate 105 is formed in a plate shape And has a common electrode.

상기 어레이 기판(101)은 대략 직사각형 형상을 갖는다. 따라서 상기 어레이 기판(101)의 가로방향을 제1 방향(D1)으로, 상기 어레이 기판(101)의 세로방향을 제2 방향(D2)으로 각각 정의한다.The array substrate 101 has a substantially rectangular shape. The lateral direction of the array substrate 101 is defined as a first direction D1 and the longitudinal direction of the array substrate 101 is defined as a second direction D2.

도 2는 도 1에 도시된 화소 영역(PA)의 일 예의 확대 평면도이다. 도 3은 도 2에 도시된 상기 액정표시장치(100)를 I-I' 선을 따라 절단한 단면도이다.Fig. 2 is an enlarged plan view of an example of the pixel area PA shown in Fig. FIG. 3 is a cross-sectional view of the liquid crystal display 100 shown in FIG. 2 taken along the line I-I '.

도 2에는 설명의 편의 상 상기 어레이 기판(101)의 평면도만 도시되어 있고, 도 3에는 상기 어레이 기판(101), 상기 대향 기판(105) 및 액정층(107)의 단면이 도시되어 있다.2 shows only a plan view of the array substrate 101 for convenience of explanation and FIG. 3 shows cross sections of the array substrate 101, the counter substrate 105 and the liquid crystal layer 107. In FIG.

도 1 내지 도 3을 참조하면, 본 실시예의 어레이 기판(101)은 하부 기판(102), 복수의 게이트 라인(111)들, 스토리지 라인(160)들, 데이터 라인(115)들, 제1 스위칭 소자(TFT01), 제2 스위칭 소자(TFT02), 제1 화소 전극(171) 및 제2 화소 전극(172)을 포함한다.1 to 3, the array substrate 101 of the present embodiment includes a lower substrate 102, a plurality of gate lines 111, storage lines 160, data lines 115, A second switching element TFT02, a first pixel electrode 171, and a second pixel electrode 172. The first pixel electrode 171 and the second pixel electrode 172 are connected to each other.

도 4a 및 도 4b는 도 1 내지 도 3에서 설명된 어레이 기판(101)을 제조하는 방법을 설명하는 평면도들이다.Figs. 4A and 4B are plan views illustrating a method of manufacturing the array substrate 101 described in Figs. 1-3.

도 2 내지 도 4b를 참조하면, 상기 어레이 기판(101)을 제조하기 위해, 먼저, 유리질의 상기 하부 기판(102) 상에 스퍼터링(sputtering) 등의 방법으로 게이트 금속, 예를 들어, 알루미늄(Al) 및 몰리브덴(Mo)의 2중층을 대략 3000 Å 두께로 증착하고, 사진-식각 공정에 의해, 도 4a에 도시된 바와 같이, 상기 게이트 라인(111)들 및 상기 게이트 라인(111)으로부터 돌출된 제1 게이트 전극(112), 제2 게이트 전극(116) 및 상기 스토리지 라인(160)을 형성한다. 2 to 4B, the array substrate 101 is first formed on the lower substrate 102 made of glass by a method such as sputtering or the like using a gate metal such as aluminum ) And molybdenum (Mo) are deposited to a thickness of approximately 3000 Å, and the gate lines 111 and the gate lines 111 protruding from the gate lines 111, as shown in FIG. 4A, The first gate electrode 112, the second gate electrode 116, and the storage line 160 are formed.

게이트 라인(111)은 대략 상기 제1 방향(D1)으로 상기 화소 영역(PA)의 가운데를 가로지르며 서로 나란하게 뻗어 있다. 상기 게이트 라인(111)에 의해 상기 화소 영역(PA)은 2개의 영역으로 분할되며, 상측에 배치된 영역은 제1 서브 영역(SA01)이 되고, 하측에 배치된 영역은 제2 서브 영역(SA02)이 된다. 상기 제1 게이트 전극(112) 및 상기 제2 게이트 전극(116)은 상기 게이트 라인(111)으로부터 상기 제2 방향(D2)으로 상기 제1 서브 영역(SA01)으로 연장되어 있다.The gate lines 111 extend substantially in parallel with each other across the center of the pixel area PA in the first direction D1. The pixel region PA is divided into two regions by the gate line 111. The upper region is the first sub region SA01 and the lower region is the second sub region SA02 ). The first gate electrode 112 and the second gate electrode 116 extend from the gate line 111 to the first sub region SA01 in the second direction D2.

본 실시예에서, 상기 화소 영역(PA)은 대략 상기 제2 방향(D2)으로 길게 형성된 직사각형 형상을 갖는다. 이와 다르게, 상기 화소 영역(PA)은 Z자 형상으로 정의될 수도 있다.In the present embodiment, the pixel region PA has a rectangular shape elongated substantially in the second direction D2. Alternatively, the pixel region PA may be defined as a Z-shape.

상기 스토리지 라인(160)은 가로 라인(161) 및 세로 연장선(163)을 포함할 수 있다. 상기 가로 라인(161)은 상기 게이트 라인(111)과 나란하게 상기 화소 영역(PA)의 가장자리를 따라 연장되어 있다. 상기 세로 연장선(163)은 상기 가로 라인(161)으로부터 상기 제2 방향(D2)으로 상기 화소 영역(PA)의 가장자리를 따라 연장되어 있다. 상기 스토리지 라인(160)의 패턴은 다양하게 변경될 수 있다.The storage line 160 may include a horizontal line 161 and a vertical extension line 163. The horizontal line 161 extends along the edge of the pixel region PA in parallel with the gate line 111. The vertical extension line 163 extends from the horizontal line 161 along the edge of the pixel area PA in the second direction D2. The pattern of the storage line 160 may be variously changed.

이후, 도 3에 도시된 것과 같이, 게이트 절연막(113) 및 반도체 패턴(114)을 형성한다. 상기 게이트 절연막(113)은 상기 게이트 라인(111)들 위에, 예를 들어, 질화실리콘(SiNx)을 약 4500 Å 두께로 형성한다. 상기 게이트 절연막(113) 상에 반도체층, 예를 들어, 아몰퍼스실리콘(a-Si)층을 약 2000 Å 및 고농도로 n+로 도핑된 아몰퍼스실리콘(n+ a-Si)층을 약 500 Å 두께로 증착하고 식각하여 상기 반도체 패턴(114)을 형성한다. 상기 반도체 패턴(114)은 상기 게이트 전극(112) 상의 게이트 절연막(113) 위에 형성된다.Thereafter, as shown in FIG. 3, a gate insulating film 113 and a semiconductor pattern 114 are formed. The gate insulating layer 113 is formed on the gate lines 111 to have a thickness of about 4500 Å, for example, of silicon nitride (SiNx). The amorphous silicon (n + a-Si) layer doped with a semiconductor layer, for example, an amorphous silicon (a-Si) layer at about 2000 A and a high concentration of n + at a thickness of about 500 ANGSTROM is formed on the gate insulating layer 113 And the semiconductor pattern 114 is formed by etching. The semiconductor pattern 114 is formed on the gate insulating film 113 on the gate electrode 112.

계속해서, 도 3 및 도 4b에 도시된 것과 같이, 상기 게이트 절연막(113) 위에 데이터 금속, 예를 들어, 몰리브덴-알루미늄-몰리브덴으로 이루어지는 3중층을 각각 약 300 Å, 2500 Å, 1000 Å 두께로 증착하고 패터닝하여 상기 데이터 라인(115), 제1 소스 전극(121), 제1 드레인 전극(123), 제2 소스 전극(122) 및 제2 드레인 전극(126)을 형성한다.Subsequently, as shown in FIGS. 3 and 4B, a triple layer of data metal, for example, molybdenum-aluminum-molybdenum, is deposited on the gate insulating layer 113 to a thickness of about 300 Å, 2500 Å, The first source electrode 121, the first drain electrode 123, the second source electrode 122, and the second drain electrode 126 are formed by depositing and patterning the first source electrode 121, the second source electrode 122,

상기 데이터 라인(115)들은 상기 게이트 절연막(113) 상에서 상기 화소 영역(PA)의 주변에서 대략 상기 제2 방향(D2)으로 연장되어 있다. 상기 게이트 라 인(111)과 상기 화소 영역(PA)의 좌측에 배치된 데이터 라인(115)에서 상기 제1 소스 전극(121)이 돌출되어 상기 제1 게이트 전극(112) 상의 상기 반도체 패턴(114) 위로 연장된다.The data lines 115 extend in the second direction D2 in the periphery of the pixel region PA on the gate insulating layer 113. [ The first source electrode 121 protrudes from the gate line 111 and the data line 115 disposed on the left side of the pixel region PA to form the semiconductor pattern 114 on the first gate electrode 112 ).

상기 제1 소스 전극(121)은 대략 U자 형상을 갖고, 상기 U 자 형상의 가지들이 제3 방향(D3)과 실질적으로 나란하도록 배치되어 있다. 상기 제3 방향(D3)은 상기 제2 방향(D2)과 예각, 예를 들어, 대략 45도를 이루는 방향으로 정의된다. 상기 제1 소스 전극(121)은 상기 U 자 형상의 입구가 양의 상기 제3 방향(D3)으로 향하게 배치되어 있다.The first source electrode 121 has a substantially U-shape, and the U-shaped branches are arranged to be substantially parallel to the third direction D3. The third direction D3 is defined as an acute angle with the second direction D2, for example, about 45 degrees. The first source electrode 121 is disposed such that the U-shaped inlet faces in the positive third direction D3.

상기 제2 소스 전극(122)은 상기 화소 영역(PA)의 우측에 배치된 데이터 라인(115)에서 돌출되어 상기 제2 게이트 전극(116) 상의 상기 반도체 패턴(114) 위로 연장된다. 상기 제2 소스 전극(122)은 대략 U자 형상을 갖고, 상기 U 자 형상의 가지들이 제3 방향(D3)과 실질적으로 나란하도록 배치되어 있다. 상기 제2 소스 전극(122)은 상기 U 자 형상의 입구가 음의 상기 제3 방향(D3)으로 향하게 배치되어 있다.The second source electrode 122 protrudes from the data line 115 disposed on the right side of the pixel region PA and extends over the semiconductor pattern 114 on the second gate electrode 116. The second source electrode 122 has a substantially U-shape, and the U-shaped branches are arranged to be substantially parallel to the third direction D3. The second source electrode 122 is disposed such that the U-shaped inlet faces in the negative third direction D3.

도 4b를 참조하면, 상기 제1 드레인 전극(123)은 상기 반도체 패턴(114) 위에서 상기 제1 소스 전극(121)과 마주보게 배치되며, 상기 게이트 절연막(113) 상에서 상기 제1 서브 영역(SA01)으로 연장되어 있다. 상기 제1 드레인 전극(123)은 제1 가지(123a), 제2 가지(123b) 및 접속부(123c)를 포함할 수 있다. 상기 제1 가지(123a)는 상기 제1 소스 전극(121)의 상기 U자 형상의 두 개의 가지들 사이로 삽입되어 있고, 상기 제3 방향(D3)과 실질적으로 나란하게 상기 제1 서브 영역(SA01) 으로 연장되어 있다. 상기 제2 가지(123b)는 상기 제1 가지(123a)의 단부로부터 양의 제2 방향(D2)으로 상기 제1 서브 영역(SA01)의 중심까지 연장되어 있다. 상기 접속부(123c)는 상기 제2 가지(123b)의 단부에 연결되어 있다.4B, the first drain electrode 123 is disposed on the semiconductor pattern 114 so as to face the first source electrode 121, and the first sub-area SA01 ). The first drain electrode 123 may include a first branch 123a, a second branch 123b, and a connection portion 123c. The first branch 123a is inserted between the two U-shaped branches of the first source electrode 121 and is connected to the first sub-area SA01 substantially parallel to the third direction D3. ). The second branch 123b extends from the end of the first branch 123a in the positive second direction D2 to the center of the first subregion SA01. The connection part 123c is connected to the end of the second branch 123b.

상기 제2 드레인 전극(126)은 상기 반도체 패턴(114) 위에서 상기 제2 소스 전극(122)과 마주보게 배치되며, 상기 게이트 절연막(113) 상에서 상기 제2 서브 영역(SA02)으로 연장되어 있다. 상기 제2 드레인 전극(126)은 제1 가지(126a), 제2 가지(126b) 및 접속부(126c)를 포함할 수 있다. 상기 제1 가지(126a)는 상기 제2 소스 전극(122)의 상기 U자 형상의 두 개의 가지들 사이로 삽입되어 있고, 상기 제3 방향(D3)과 실질적으로 나란하게 상기 제2 서브 영역(SA02)으로 연장되어 있다. 상기 제2 가지(126b)는 상기 제1 가지(126a)의 단부로부터 음의 제2 방향(D2)으로 대략 상기 제2 서브 영역(SA02)의 중심까지 연장되어 있다. 상기 접속부(126c)는 상기 제2 가지(126b)의 단부에 연결되어 있다.The second drain electrode 126 is disposed on the semiconductor pattern 114 so as to face the second source electrode 122 and extends to the second sub region SA02 on the gate insulating layer 113. [ The second drain electrode 126 may include a first branch 126a, a second branch 126b, and a connection 126c. The first branch 126a is inserted between the two U-shaped branches of the second source electrode 122 and the second sub-area SA02 is substantially parallel to the third direction D3. ). The second branch 126b extends from the end of the first branch 126a to a center of the second sub-area SA02 in a negative second direction D2. The connection portion 126c is connected to the end of the second branch 126b.

상기 반도체층과 상기 데이터 금속층을 단일 식각 공정으로 함께 식각한 경우, 상기 데이터 라인(115), 상기 제1 소스 전극(121), 상기 제2 소스 전극(122), 상기 제1 드레인 전극(123), 상기 제2 드레인 전극(126)의 아래와, 상기 제1 게이트 전극(112) 및 상기 제2 게이트 전극(116)의 상부의 상기 게이트 절연막(113) 위에 상기 반도체 패턴(114)이 형성되며, 상기 제1 소스 전극(121)과 상기 제1 드레인 전극(123) 사이 및 상기 제2 소스 전극(122)과 상기 제2 드레인 전극(126)의 사이의 반도체 패턴(114)은 에치백 공정을 통해 채널층으로 형성된다.The data line 115, the first source electrode 121, the second source electrode 122, the first drain electrode 123, and the first drain electrode 123 are etched together with the semiconductor layer and the data metal layer by a single etching process. The semiconductor pattern 114 is formed under the second drain electrode 126 and on the gate insulating film 113 on the first gate electrode 112 and the second gate electrode 116, The semiconductor pattern 114 between the first source electrode 121 and the first drain electrode 123 and between the second source electrode 122 and the second drain electrode 126 is etched back through the channel Layer.

상기 제1 게이트 전극(112), 상기 게이트 절연막(113), 상기 반도체 패 턴(114), 상기 제1 소스 전극(121) 및 상기 제1 드레인 전극(123)은 삼단자 소자인 상기 제1 스위칭 소자(TFT01)를 구성한다. 상기 제2 게이트 전극(116)(112), 상기 게이트 절연막(113), 상기 반도체 패턴(114), 상기 제2 소스 전극(122) 및 상기 제2 드레인 전극(126)은 삼단자 소자인 상기 제2 스위칭 소자(TFT02)를 구성한다.The first gate electrode 112, the gate insulating layer 113, the semiconductor pattern 114, the first source electrode 121, and the first drain electrode 123 are formed by the first switching Thereby constituting the element TFT01. The second gate electrode 116, 112, the gate insulating film 113, the semiconductor pattern 114, the second source electrode 122, and the second drain electrode 126 are formed of the three- 2 switching elements (TFT02).

이후, 도 3에 도시된 바와 같이, 상기 데이터 라인(115)이 형성된 상기 하부 기판(102)을 덮는 패시배이션막(130)을 형성한다. 상기 패시배이션막(130)은, 예를 들어, 질화실리콘(SiNx)을 약 2000 Å 두께로 증착하여 형성될 수 있다. 이후, 상기 패시배이션막(130) 상에, 도 2 및 도 3에 도시된 것과 같이, 유기 절연막(140)을 약 2.0 ㎛ 두께로 형성한다. 상기 유기 절연막(140) 및 상기 패시배이션막(130)에는 상기 제1 드레인 전극(123) 및 상기 제2 드레인 전극(126)의 일부를 노출시키는 제1 콘택홀(143) 및 제2 콘택홀(146)이 각각 형성될 수 있다. 상기 유기 절연막(140)은 후술될 상기 화소 전극(171)과 상기 데이터 라인(115)과의 기생용량을 감소시킨다. 상기 화소 전극(171)을 상기 데이터 라인(115)과 오버랩 되지 않게 형성하는 경우, 상기 유기 절연막(140)은 생략될 수도 있다.3, a passivation film 130 is formed to cover the lower substrate 102 on which the data lines 115 are formed. The passivation film 130 may be formed, for example, by depositing silicon nitride (SiNx) to a thickness of about 2000 Å. Then, as shown in FIGS. 2 and 3, an organic insulating film 140 is formed on the passivation film 130 to a thickness of about 2.0 .mu.m. The organic insulating layer 140 and the passivation layer 130 may have a first contact hole 143 and a second contact hole 143 exposing a portion of the first drain electrode 123 and the second drain electrode 126, (Not shown). The organic insulating layer 140 reduces the parasitic capacitance between the pixel electrode 171 and the data line 115 to be described later. When the pixel electrode 171 is formed so as not to overlap the data line 115, the organic insulating layer 140 may be omitted.

계속해서, 도 2 및 도 3에 도시된 것과 같이, 인듐틴옥사이드(ITO) 또는 인듐아연옥사이드(IZO)와 같은 투명한 전도성 물질로 약 900 Å 두께로 상기 유기 절연막(140) 상에 증착하고 패터닝하여 상기 제1 서브 영역(SA01)에 제1 화소 전극(171) 및 상기 제2 서브 영역(SA02)에 상기 제2 화소 전극(172)을 형성한다. 상기 제1 화소 전극(171)은 상기 제1 콘택홀(143)을 통해 상기 제1 드레인 전극(123)의 상기 접속부(123c)에 접촉된다. 상기 제2 화소 전극(172)은 상기 제2 콘택 홀(146)을 통해 상기 제2 드레인 전극(126)의 상기 접속부(126c)에 접촉된다.Subsequently, as shown in FIGS. 2 and 3, a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is deposited and patterned on the organic insulating film 140 to a thickness of about 900 Å The first pixel electrode 171 is formed in the first sub-area SA01 and the second pixel electrode 172 is formed in the second sub-area SA02. The first pixel electrode 171 is in contact with the connection portion 123c of the first drain electrode 123 through the first contact hole 143. [ The second pixel electrode 172 is in contact with the connection portion 126c of the second drain electrode 126 through the second contact hole 146. [

본 실시예에서 상기 제1 화소 전극(171)은 제1 연결부(173) 및 제1 슬릿부(175)들을 포함한다. 상기 제1 연결부(173)는 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 각각 연장되어 대략 열십자 형상을 갖는다. 상기 제1 연결부(173)는 상기 제1 서브 영역(SA01)을 4개의 도메인들로 분할한다.In this embodiment, the first pixel electrode 171 includes a first connection portion 173 and a first slit portion 175. The first connection part 173 extends in the first direction D1 and the second direction D2 and has a substantially columnar shape. The first connection unit 173 divides the first sub-area SA01 into four domains.

상기 제1 슬릿부(175)들은 상기 제1 연결부(173)의 측면으로부터 돌출되어 상기 제1 서브 영역(SA01)의 가장자리를 향하여 연장된다. 상기 제1 슬릿부(175)들은 상기 제3 방향(D3) 및 상기 제3 방향(D3)과 직교하는 제4 방향(D4)으로 각각 연장될 수 있다. 상기 제1 슬릿부(175)들은 하나의 도메인에서는 상기 제3 방향(D3) 또는 제4 방향(D4) 중 하나의 방향으로 형성된다. 서로 이웃한 도메인에서 상기 제1 슬릿부(175)들이 형성되는 방향은 서로 다르게 형성된다.The first slits 175 protrude from the side surface of the first connection part 173 and extend toward the edge of the first sub-area SA01. The first slits 175 may extend in the third direction D3 and the fourth direction D4 orthogonal to the third direction D3. The first slits 175 are formed in one of the third direction D3 and the fourth direction D4 in one domain. The directions in which the first slit portions 175 are formed in the neighboring domains are different from each other.

따라서 상기 제1 슬릿부(175)들은 상기 게이트 라인(111) 및 데이터 라인(115)과 각각 대략 45를 이루도록 형성된다. 따라서 상기 제1 드레인 전극(123)의 제1 가지(123a)는 상기 4개의 도메인들 중에서 3사분면에 대응하는 도메인을 지나가며, 상기 3사분면에 형성된 제1 슬릿부(175)는 상기 제3 방향(D3)과 나란하게 형성되어 있다. 그러므로, 상기 제1 드레인 전극(123)의 상기 제1 가지(123a)는 상기 제1 슬릿부(175)와 나란하게 형성되어 있다. 상기 제1 드레인 전극(123)의 상기 제1 가지(123a)는 상기 제1 슬릿부(175)의 직하부에 배치되거나 상기 제1 슬릿부(175)들의 사이에 대응하게 배치될 수 있다.Accordingly, the first slits 175 are formed to be approximately 45 degrees with the gate line 111 and the data line 115, respectively. Accordingly, the first branch 123a of the first drain electrode 123 passes through a domain corresponding to the third quadrant among the four domains, and the first slit portion 175 formed in the third quadrant passes through the third direction (D3). Therefore, the first branch 123a of the first drain electrode 123 is formed in parallel with the first slit portion 175. The first branch 123a of the first drain electrode 123 may be directly under the first slit portion 175 or may be disposed between the first slit portions 175 in a corresponding manner.

상기 제2 화소 전극(172)은 제2 연결부(174) 및 제2 슬릿부(176)들을 포함한 다. 상기 제2 연결부(174)는 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 각각 연장되어 대략 열십자 형상을 갖는다. 상기 제2 연결부(174)는 상기 제2 서브 영역(SA02)을 4개의 도메인들로 분할한다.The second pixel electrode 172 includes a second connection portion 174 and a second slit portion 176. The second connection portion 174 extends in the first direction D1 and the second direction D2 and has a substantially columnar cross shape. The second connection unit 174 divides the second sub-area SA02 into four domains.

상기 제2 슬릿부(176)들은 상기 제2 연결부(174)의 측면으로부터 돌출되어 상기 제2 서브 영역(SA02)의 가장자리를 향하여 연장된다. 상기 제2 슬릿부(176)들은 상기 제3 방향(D3) 및 상기 제3 방향(D3)과 직교하는 제4 방향(D4)으로 각각 연장될 수 있다. 상기 제2 슬릿부(176)들은 하나의 도메인에서는 상기 제3 방향(D3) 또는 제4 방향(D4) 중 하나의 방향으로 형성된다. 서로 이웃한 도메인에서 상기 제2 슬릿부(176)들이 형성되는 방향은 서로 다르게 형성된다.The second slit portions 176 protrude from the side surface of the second connection portion 174 and extend toward the edge of the second sub region SA02. The second slit portions 176 may extend in the fourth direction D4 perpendicular to the third direction D3 and the third direction D3. The second slit portions 176 are formed in one of the third direction D3 and the fourth direction D4 in one domain. The directions in which the second slit portions 176 are formed in the neighboring domains are different from each other.

따라서 상기 제2 슬릿부(176)들은 상기 게이트 라인(111) 및 데이터 라인(115)과 각각 대략 45를 이루도록 형성된다. 따라서 상기 제2 드레인 전극(126)의 제1 가지(126a)는 상기 4개의 도메인들 중에서 1사분면에 대응하는 도메인을 지나가며, 상기 1사분면에 형성된 상기 제2 슬릿부(176)는 상기 제3 방향(D3)과 나란하게 형성되어 있다. 그러므로, 상기 제2 드레인 전극(126)의 상기 제1 가지(126a)는 상기 제2 슬릿부(176)와 나란하게 형성되어 있다. 상기 제2 드레인 전극(126)의 상기 제1 가지(126a)는 상기 제2 슬릿부(176)의 직하부에 배치되거나 상기 제2 슬릿부(176)들의 사이에 대응하게 배치될 수 있다.Accordingly, the second slit portions 176 are formed to be approximately 45 degrees with the gate line 111 and the data line 115, respectively. Accordingly, the first branch 126a of the second drain electrode 126 passes through the domain corresponding to the first quadrant of the four domains, and the second slit portion 176 formed in the first quadrant passes through the third Direction D3, as shown in Fig. Therefore, the first branch 126a of the second drain electrode 126 is formed in parallel with the second slit portion 176. The first branch 126a of the second drain electrode 126 may be disposed immediately under the second slit portion 176 or may be correspondingly disposed between the second slit portions 176. [

본 실시예와 다르게, 상기 제1 드레인 전극(123)의 제1 가지(123a) 및 상기 제2 드레인 전극(126)의 제1 가지(126a)가 상기 제1 방향(D1) 또는 상기 제2 방향(D2)과 나란하게 형성하여 상기 제1 슬릿부(175) 및 상기 제2 슬릿부(176)와 교 차되게 형성되는 통상의 액정표시장치가 존재한다. 상기 통상의 액정표시장치에서는 상기 제1 드레인 전극(123) 및 상기 제2 드레인 전극(126)이 상기 제1 슬릿부(175) 및 상기 제2 슬릿부(176)가 형성하는 전기장을 왜곡시키는 문제점이 있다. 또한, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 상기 제1 드레인 전극(123) 및 상기 제2 드레인 전극(126)을 형성하면 본 실시예보다 길이가 길어져서 화소 영역(PA)의 개구율을 저하시키는 문제점도 있다.The first branch 123a of the first drain electrode 123 and the first branch 126a of the second drain electrode 126 are arranged in the first direction D1 or the second direction 126a, The first slit part 175 and the second slit part 176 are formed in parallel with the second slit part D2. In the conventional liquid crystal display device, the first drain electrode 123 and the second drain electrode 126 may distort the electric field formed by the first slit portion 175 and the second slit portion 176 . When the first drain electrode 123 and the second drain electrode 126 are formed along the first direction D1 and the second direction D2, the length is longer than that of the present embodiment, The aperture ratio of the light emitting diodes PA may be reduced.

반면 본 실시예와 같이 상기 제1 슬릿부(175)와 상기 제1 드레인 전극(123) 및 상기 제2 슬릿부(176)와 상기 제2 드레인 전극(126)을 서로 나란하게 형성하면, 전기장 왜곡이 방지되고, 상기 제1 드레인 전극(123) 및 상기 제2 드레인 전극(126)의 길이가 감소되어 상기 화소 영역(PA)의 개구율이 증가된다.On the other hand, if the first slit portion 175, the first drain electrode 123, the second slit portion 176, and the second drain electrode 126 are formed in parallel with each other as in the present embodiment, And the length of the first drain electrode 123 and the second drain electrode 126 is reduced to increase the aperture ratio of the pixel region PA.

상기 제1 화소 전극(171) 및 상기 제2 화소 전극(172)의 형성 이후, 도 3에 도시된 바와 같이, 상기 제1 화소 전극(171) 및 상기 제2 화소 전극(172)을 덮는 하부 배향막(168)을 형성한다.After forming the first pixel electrode 171 and the second pixel electrode 172, as shown in FIG. 3, a lower alignment film 173 covering the first pixel electrode 171 and the second pixel electrode 172, (168).

상기 하부 배향막(168)은, 후술될 상기 대향 기판(105)과 함께 상기액정층(107)의 액정 분자를 수직 방향, 즉 상기 어레이 기판(101)으로부터 상기 대향 기판(105)을 향하는 방향으로 초기 배향한다.The lower alignment layer 168 is formed by aligning the liquid crystal molecules of the liquid crystal layer 107 with the counter substrate 105 to be described later in the vertical direction, that is, in the direction from the array substrate 101 to the counter substrate 105 .

상기 어레이 기판(101)은 하부 편광판(30)을 더 포함할 수 있다. 상기 하부 편광판(30)이, 도 3에 도시된 것과 같이, 상기 하부 기판(102)의 배면에 부착되어 상기 어레이 기판(101)이 제조될 수 있다.The array substrate 101 may further include a lower polarizer 30. The lower polarizer 30 may be attached to the rear surface of the lower substrate 102 to form the array substrate 101, as shown in FIG.

상기 하부 편광판(30)은 하부 편광축이 상기 제1 연결부(173) 및 상기 제2 연결부(174)의 연장 방향과 실질적으로 나란하게 배치될 수 있다. 예를 들어, 상기 하부 편광판(30)은 상기 하부 편광축이 상기 제1 슬릿부(175)들 및 상기 제2 슬릿부(176)들의 연장 방향과 대략 45도 또는 135도를 이루도록 배치될 수 있다.The lower polarizing plate 30 may be disposed such that the lower polarization axis thereof is substantially parallel to the extending direction of the first connection part 173 and the second connection part 174. [ For example, the lower polarizing plate 30 may be disposed such that the lower polarization axis thereof is approximately 45 degrees or 135 degrees with respect to the extending direction of the first slits 175 and the second slits 176.

도 3을 참조하면, 상기 대향 기판(105)은 상부 기판(104), 차광패턴(181), 컬러필터 패턴(185), 오버 코팅층(187), 공통 전극(190), 상부 배향막(60) 및 상부 편광판(70)을 포함할 수 있다.3, the counter substrate 105 includes an upper substrate 104, a light shielding pattern 181, a color filter pattern 185, an overcoat layer 187, a common electrode 190, an upper alignment layer 60, And may include an upper polarizer 70.

상기 차광패턴(181)은 상기 게이트 라인(111), 상기 데이터 라인(115) 및 상기 제1 스위칭 소자(TFT01) 및 상기 제2 스위칭 소자(TFT02)에 대응하게 상기 상부 기판(104)의 하면에 형성되어 있다. 따라서 상기 화소 영역(PA)에 대응하는 상기 상부 기판에는 컬러필터 패턴(185)이 형성된다. 컬러필터 패턴(185)은 예를 들어, 적색 필터, 녹색 필터 및 청색 필터를 포함할 수 있다. 상기 적색 필터, 상기 녹색 필터 및 상기 청색 필터 순서로 상기 제1 방향(D1)으로 각 화소 영역(PA)에 배치될 수 있다.The shielding pattern 181 is formed on the lower surface of the upper substrate 104 in correspondence with the gate line 111, the data line 115 and the first switching device TFT01 and the second switching device TFT02. Respectively. Therefore, the color filter pattern 185 is formed on the upper substrate corresponding to the pixel region PA. The color filter pattern 185 may include, for example, a red filter, a green filter, and a blue filter. And may be disposed in each pixel region PA in the first direction D1 in the order of the red filter, the green filter, and the blue filter.

상기 오버 코팅층(187)은 상기 컬러필터 패턴(185) 및 상기 차광패턴(181)을 덮고, 상기 공통 전극(190)은 오버 코팅층(187) 상에 형성되어 있다.The overcoat layer 187 covers the color filter pattern 185 and the light shielding pattern 181 and the common electrode 190 is formed on the overcoat layer 187.

상기 상부 배향막(60)은 상기 공통 전극(190) 상에 형성되어 액정층(107)을 수직 배향시킨다.The upper alignment layer 60 is formed on the common electrode 190 to align the liquid crystal layer 107 vertically.

상기 상부 편광판(70)은 상기 상부 기판(104)의 상면에 부착되며, 상기 상부 편광판(70)의 편광축은 상기 하부 편광판(30)의 편광축과 실질적으로 직교하게 배치될 수 있다.The upper polarizer 70 may be attached to the upper surface of the upper substrate 104 and the polarization axis of the upper polarizer 70 may be substantially perpendicular to the polarization axis of the lower polarizer 30.

상기 액정층(107)은 상기 어레이 기판(101)과 상기 대향 기판(105)의 사이에 배치된다. 상기 제1 슬릿부(175)들 및 상기 제2 슬릿부(176)들 사이의 슬릿의 폭은 상기 액정층(107)의 두께보다 작거나 거의 비슷하게 형성될 수 있다. 상기 슬릿부(175)들은 상기 액정의 장축을 상기 슬릿부(175)들의 연장 방향과 나란하게 정렬시킨다.The liquid crystal layer 107 is disposed between the array substrate 101 and the counter substrate 105. The width of the slits between the first slits 175 and the second slits 176 may be less than or approximately equal to the thickness of the liquid crystal layer 107. The slit portions 175 align the long axis of the liquid crystal with the extending direction of the slit portions 175.

상기 구동부(5)로부터 상기 데이터 라인(115)에 데이터 신호가 인가되고, 상기 게이트 라인(111)에 게이트 신호가 인가되면, 상기 좌측의 데이터 라인(115)으로부터 상기 제1 스위칭 소자(TFT01)를 통해 제1 화소 전압이 상기 제1 화소 전극(171)에 인가된다. 상기 우측의 데이터 라인(115)으로부터 상기 제2 스위칭 소자(TFT02)를 통해 제2 화소 전압이 상기 제2 화소 전극(172)에 인가된다. 상기 제2 화소 전압은 상기 제1 화소 전압보다 전압 레벨이 높을 수 있다. 따라서 상기 제1 화소 전극(171)은 로우 픽셀(low pixel)로, 상기 제2 화소 전극(172)은 하이 픽셀(high pixel)로 정의될 수 있다. 상기 제1 화소 전압과 상기 제2 화소 전압의 전압차 및 상기 제1 화소 전극(171) 및 상기 제2 화소 전극(172)이 형성하는 복수의 도메인들로 인해 상기 액정층(107)은 복수의 방향으로 정렬되어 액정표시장치(100)의 시야각이 크게 향상된다.When the data signal is applied to the data line 115 from the driving unit 5 and the gate signal is applied to the gate line 111, the first switching device TFT01 is turned off from the left data line 115 A first pixel voltage is applied to the first pixel electrode 171. A second pixel voltage is applied to the second pixel electrode 172 from the right data line 115 through the second switching device TFT2. The second pixel voltage may have a higher voltage level than the first pixel voltage. Accordingly, the first pixel electrode 171 may be defined as a low pixel and the second pixel electrode 172 may be defined as a high pixel. Due to the voltage difference between the first pixel voltage and the second pixel voltage and the plurality of domains formed by the first pixel electrode 171 and the second pixel electrode 172, the liquid crystal layer 107 has a plurality of The viewing angle of the liquid crystal display device 100 is greatly improved.

실시예 2Example 2

도 5는 실시예 2에 따른 어레이 기판(401)의 평면도이다.5 is a plan view of the array substrate 401 according to the second embodiment.

도 5를 참조하면, 본 실시예의 어레이 기판(401) 및 이를 갖는 액정표시장치는 제1 소스 전극(421) 및 제2 소스 전극(422)의 형상이 변경된 것을 제외하고는 도 1 내지 도 4에서 설명된 어레이 기판(101) 및 이를 갖는 액정표시장치(100)와 실질적으로 동일하다. 따라서 대응하는 요소에 대해서는 대응하는 참조 번호를 부여하고 중복된 설명은 생략한다.5, the array substrate 401 and the liquid crystal display device having the same according to the present embodiment are the same as those in FIGS. 1 to 4 except that the shapes of the first source electrode 421 and the second source electrode 422 are changed. Described array substrate 101 and the liquid crystal display device 100 having the same. Accordingly, corresponding elements are denoted by corresponding reference numerals and duplicate descriptions are omitted.

본 실시예에서, 상기 제1 소스 전극(421)은 대략 J자 형상을 갖고, 상기 J 자 형상의 가지는 양의 제3 방향(D3)과 실질적으로 나란하도록 배치되어 있다. 제1 드레인 전극(423)은 제1 가지(423a)의 일측 단부가 상기 제1 소스 전극(421)과 마주보게 배치되며 상기 제3 방향(D3)으로 연장되어 제1 슬릿부(475)와 나란하게 형성되어 있다.In this embodiment, the first source electrode 421 has a substantially J-like shape, and the J-shaped branch is arranged so as to be substantially parallel to the positive third direction D3. One end of the first branch 423a of the first drain electrode 423 is disposed to face the first source electrode 421 and extends in the third direction D3 to form a first slit 475, Respectively.

상기 제2 소스 전극(422)은 대략 J자 형상을 갖고, 상기 J 자 형상의 가지는 상기 제3 방향(D3)과 실질적으로 나란하도록 배치되어 있다. 제2 드레인 전극(426)은 제1 가지(426a)의 일측 단부가 상기 제2 소스전극과 마주보게 배치되며 음의 제3 방향(D3)으로 연장되어 제2 슬릿부(476)와 나란하게 형성되어 있다.The second source electrode 422 has a substantially J-like shape, and the J-shaped branch is disposed so as to be substantially parallel to the third direction D3. The second drain electrode 426 is formed such that one end of the first branch 426a is disposed to face the second source electrode and extends in the negative third direction D3 to be formed in parallel with the second slit portion 476 .

상기 어레이 기판(401) 및 이를 갖는 액정표시장치의 제조방법은 도 1 내지 도 4b에서 설명된 것과 실질적으로 동일하다.The array substrate 401 and the method for manufacturing the liquid crystal display device having the array substrate 401 are substantially the same as those described in Figs. 1 to 4B.

본 실시예에 의하면, 스위칭 소자의 드레인 전극 및 소스 전극의 연장 방향이 화소 전극의 슬릿부들의 연장 방향과 나란하여 전기장 형성의 왜곡이 감소되고 개구율이 증가된다.According to this embodiment, the extension direction of the drain electrode and the source electrode of the switching element is parallel to the extending direction of the slit portions of the pixel electrode, and the distortion of the electric field formation is reduced and the aperture ratio is increased.

실시예 3Example 3

도 6은 실시예 3에 따른 어레이 기판(801)의 평면도이다.6 is a plan view of the array substrate 801 according to the third embodiment.

도 6을 참조하면, 본 실시예의 어레이 기판(801)은 제1 게이트 전극(812) 및 제2 게이트 전극(816)의 형상과, 제1 화소 전극(871) 및 제2 화소 전극(873)의 위치와 상기 제1 화소 전극(871) 및 상기 제2 화소 전극(873)이 통판으로 형성되어 슬릿을 갖지 않는 것과, 제1 배향막 및 제2 배향막이 광배향 처리되어 복수의 도메인들 각각에 대응하는 상기 제1 배향막 및 상기 제2 배향막에서 배향방향이 서로 다르게 형성된 것과, 제외하고는 실시예 1에서 설명된 어레이 기판(101)과 실질적으로 동일하다. 따라서 대응하는 요소에 대응하는 참조 번호를 사용하고 중복된 설명은 생략한다.6, the array substrate 801 of the present embodiment has the shape of the first gate electrode 812 and the second gate electrode 816 and the shapes of the first pixel electrode 871 and the second pixel electrode 873 And the first pixel electrode 871 and the second pixel electrode 873 are formed as a through-hole to have no slit, and the first alignment layer and the second alignment layer are optically aligned to correspond to the plurality of domains Is substantially the same as the array substrate 101 described in Embodiment 1, except that the alignment direction in the first alignment film and the alignment film in the second alignment film are different from each other. Therefore, reference numerals corresponding to the corresponding elements are used and redundant explanations are omitted.

본 실시예에서 상기 제1 게이트 전극(812) 및 상기 제2 게이트 전극(816)의 에지는 상기 제3 방향(D3) 및 상기 제4 방향(D4)과 나란하도록 형성되어 있다. 이로 인해 상기 게이트 전극이 상기 제1 배향막 및 상기 제2 배향막에 형성된 배향 방향과 교차하는 에지를 갖지 않고 나란한 에지를 가져서 액정의 배향성 향상에 유리하다.In this embodiment, the edges of the first gate electrode 812 and the second gate electrode 816 are aligned with the third direction D3 and the fourth direction D4. Accordingly, the gate electrode does not have an edge intersecting the alignment direction formed in the first alignment film and the second alignment film and has an edge in parallel, which is advantageous for improving the alignment property of the liquid crystal.

본 실시예에서 상기 제1 화소 전극(871) 및 상기 제2 화소 전극(873)은 슬릿부를 갖지 않고, 통판으로 형성된다. 상기 제1 화소 전극(871)은 제1 스위칭 소자(TFT01)와 연결되고, 상기 제2 화소 전극(873)은 제2 스위칭 소자(TFT02)와 연결된다. 상기 제1 스위칭 소자(TFT01) 및 상기 제2 스위칭 소자(TFT02)는 동일한 게이트 라인(811)에 연결되고, 각기 서로 다른 데이터 라인(815)에 연결되어 있다. 따라서 상기 어레이 기판(801)은 1G2D 구동된다.In the present embodiment, the first pixel electrode 871 and the second pixel electrode 873 do not have a slit portion and are formed as a through plate. The first pixel electrode 871 is connected to the first switching element TFT01 and the second pixel electrode 873 is connected to the second switching element TFT02. The first switching element TFT01 and the second switching element TFT02 are connected to the same gate line 811 and are connected to different data lines 815, respectively. Therefore, the array substrate 801 is driven in 1G2D.

상기 제2 화소 전극(873)은 상기 단위 화소 영역(PA)의 가운데에 대응하는 제1 서브 영역(SA01)에 배치되어 있고, 2개의 상기 제2 화소 전극(873)들은 상기 제2 방향(D2)으로 상기 제2 화소 전극(873)의 양측의 제2 서브 영역(SA02) 및 제3 서브 영역(SA03)에 각기 배치되며 전기적으로 서로 연결되어 있다.The second pixel electrode 873 is disposed in the first sub-area SA01 corresponding to the middle of the unit pixel area PA and the two second pixel electrodes 873 are arranged in the second direction D2 (SA02) and a third sub-area (SA03) on both sides of the second pixel electrode 873, and are electrically connected to each other.

본 실시예에서 하부 배향 방향(A1, A2, A3, A4, B1, B2, B3, B4)은 상기 제1 서브 영역(SA01)에서 도메인들 간에 서로 직교하도록 형성되어 있다. 또한 상기 제2 서브 영역(SA02) 및 상기 제3 서브 영역(SA03)에서 상기 하부 배향 방향은 이웃한 제1 서브 영역(SA01)의 도메인에서 배향방향과 나란하게 형성되어 있다. 본 실시예의 대향 기판은 각 상기 서브 영역에서 상기 하부 배향 방향들(A1, A2, A3, A4, B1, B2, B3, B4)에 180도 차이 나게 상부 배향막이 광배향 되어 형성될 수 있다.In the present embodiment, the lower alignment directions A1, A2, A3, A4, B1, B2, B3, and B4 are formed such that the domains are orthogonal to each other in the first subregion SA01. In the second sub-area SA02 and the third sub-area SA03, the lower alignment direction is formed in parallel with the alignment direction in the domain of the neighboring first sub-area SA01. The upper substrate of the present embodiment may be formed by vertically aligning the upper alignment layers in the lower alignment directions A1, A2, A3, A4, B1, B2, B3, and B4 by 180 degrees.

도 6에서 제1 스위칭 소자(TFT01)의 제1 소스 전극(821)은 대략 U 자 형상을 갖고, 상기 U 자 형상의 가지는 양의 제3 방향(D3)과 실질적으로 나란하도록 배치되어 있다. 제1 드레인 전극(823)은 제1 가지의 일측 단부가 상기 제1 소스 전극(821)의 상기 U 자 형상의 가지들 사이에 배치되며 상기 제3 방향(D3)으로 연장되어 하부 배향 방향과 나란하게 형성되어 있다.In Fig. 6, the first source electrode 821 of the first switching device TFT01 has a substantially U-shape, and the U-shaped branch is disposed so as to be substantially parallel to the positive third direction D3. The first drain electrode 823 is disposed between the U-shaped branches of the first source electrode 821 and extends in the third direction D3 at one side of the first branch, Respectively.

상기 제2 스위칭 소자(TFT02)의 제2 소스 전극(822)은 대략 U자 형상을 갖고, 상기 U 자 형상의 가지는 상기 제4 방향(D4)과 실질적으로 나란하도록 배치되어 있다. 제2 드레인 전극(826)은 제1 가지의 일측 단부가 상기 제2 소스전극의 가지들 사이에 배치되며, 상기 제4 방향(D4)으로 연장되어 하부 배향막의 배향방향과 나란하게 형성되어 있다.The second source electrode 822 of the second switching element TFT2 has a substantially U-shaped shape, and the U-shaped portion is arranged to be substantially parallel to the fourth direction D4. The second drain electrode 826 is disposed between the branches of the second source electrode at one side of the first branch and extends in the fourth direction D4 to align with the alignment direction of the lower alignment film.

본 발명의 어레이 기판 및 이를 갖는 액정표시장치에 의하면, 개구율이 향상되고, 전기장 형성에 간섭이 감소되어 표시품질이 향상된다. 따라서 본 발명은 액정표시장치에 적용될 수 있다.INDUSTRIAL APPLICABILITY According to the array substrate and the liquid crystal display device having the array substrate of the present invention, the aperture ratio is improved and the interference is reduced in the electric field formation, thereby improving the display quality. Therefore, the present invention can be applied to a liquid crystal display device.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the present invention has been described in connection with what is presently considered to be practical and exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

도 1은 실시예 1에 따른 액정표시장치의 평면도이다.1 is a plan view of a liquid crystal display device according to a first embodiment.

도 2는 도 1에 도시된 어레이 기판의 화소 영역의 일 예의 확대 평면도이다.2 is an enlarged plan view of an example of the pixel region of the array substrate shown in Fig.

도 3은 도 2에 도시된 상기 액정표시장치를 I-I' 선을 따라 절단한 단면도이다.FIG. 3 is a cross-sectional view of the liquid crystal display shown in FIG. 2 taken along the line I-I '.

도 4a 및 도 4b는 도 1 내지 도 3에서 설명된 상기 어레이 기판을 제조하는 방법을 설명하는 평면도들이다.FIGS. 4A and 4B are plan views illustrating a method of manufacturing the array substrate described in FIGS. 1 to 3. FIG.

도 5는 실시예 2에 따른 어레이 기판의 화소 영역의 평면도이다.5 is a plan view of a pixel region of the array substrate according to the second embodiment.

도 6은 실시예 3에 따른 어레이 기판의 화소 영역의 평면도이다.6 is a plan view of the pixel region of the array substrate according to the third embodiment.

<도면의 주요 부분에 대한 부호의 설명> Description of the Related Art

5 : 구동부 10 : 표시패널5: driving unit 10: display panel

100 : 표시장치 101 : 어레이 기판100: display device 101: array substrate

105 : 대향 기판 102 : 하부 기판105: counter substrate 102: lower substrate

TFT01, TFT02 : 스위칭 소자 111 : 게이트 라인TFT01, TFT02: switching element 111: gate line

115 : 데이터 라인 112, 116 : 게이트 전극115: Data line 112, 116: Gate electrode

121, 122 : 소스 전극 123, 126 : 드레인 전극121, 122: source electrode 123, 126: drain electrode

130 : 패시배이션막 140 : 유기 절연막130: passivation film 140: organic insulating film

171, 172 : 화소 전극 173, 174 : 연결부171, 172: pixel electrodes 173, 174:

175, 176 : 슬릿부 104: 상부 기판175, 176: slit portion 104: upper substrate

181 : 광차단 패턴 185 : 칼라필터181: Light blocking pattern 185: Color filter

190 : 공통 전극 PA : 화소 영역190: common electrode PA: pixel region

Claims

제1 방향으로 연장된 게이트 라인 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인이 형성된 기판;A substrate on which a gate line extending in a first direction and a data line extending in a second direction intersecting the first direction are formed;

상기 기판 상에 정의된 화소 영역에 배치되어 상기 화소 영역을 복수의 도메인들로 분할하는 연결부와, 상기 연결부로부터 상기 제1 방향 및 상기 제2 방향과 예각을 이루는 제3 방향으로 연장된 슬릿부들을 갖는 화소 전극; 및A connection part arranged in a pixel area defined on the substrate and dividing the pixel area into a plurality of domains and slits extending in a third direction forming an acute angle with the first direction and the second direction from the connection part, ; And

상기 게이트 라인과 연결된 게이트 전극과, 상기 데이터 라인과 연결되며 상기 제3 방향으로 연장된 전극 가지를 갖는 소스 전극과, 일측 단부가 상기 소스 전극과 마주보게 배치되며, 상기 제2 방향 및 상기 제3 방향으로 연장되어 상기 화소 전극과 전기적으로 연결되는 드레인 전극을 포함하는 스위칭 소자를 포함하고,A gate electrode connected to the gate line, a source electrode connected to the data line and having an electrode branch extending in the third direction, and a source electrode disposed at one end thereof facing the source electrode, And a drain electrode electrically connected to the pixel electrode,

상기 드레인 전극은The drain electrode

상기 소스 전극과 인접하여 배치되고, 상기 게이트 전극과 일부 중첩하고 상기 화소 전극의 상기 슬릿부와 일부 중첩하고 상기 제3 방향으로 연장되어 일직선 형상을 갖는 제1 가지;A first branch disposed adjacent to the source electrode and partially overlapping the gate electrode, partially overlapping the slit portion of the pixel electrode and extending in the third direction and having a straight shape;

상기 제1 가지의 단부로부터 상기 도메인들의 경계를 따라 상기 제2 방향으로 연장되고 상기 화소 전극의 상기 연결부와 중첩하는 제2 가지; 및A second branch extending from the end of the first branch along the boundary of the domains in the second direction and overlapping the connection of the pixel electrode; And

상기 제2 가지의 단부에 연결되며, 상기 화소 전극과 접촉되는 접속부를 포함하는 것을 특징으로 하는 어레이 기판.And a connection portion connected to the end of the second branch and in contact with the pixel electrode.

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제1항에 있어서, 상기 화소 영역에는 상기 데이터 라인 방향으로 복수의 상기 화소 전극들이 배치된 것을 특징으로 하는 어레이 기판.The array substrate according to claim 1, wherein a plurality of the pixel electrodes are arranged in the pixel region in the data line direction.

제3항에 있어서, 상기 화소 영역에는 2개의 상기 화소 전극들이 배치되며, 상기 화소 전극들에는 상기 스위칭 소자들이 각각 연결된 것을 특징으로 하는 어레이 기판.The array substrate according to claim 3, wherein two pixel electrodes are disposed in the pixel region, and the switching elements are connected to the pixel electrodes.

제1항에 있어서, 상기 소스 전극은 상기 슬릿부의 연장 방향과 나란하도록 기울어진 U 자 형상을 갖고, 상기 드레인 전극의 상기 일측 단부는 상기 U 자 형상에 삽입되도록 배치된 것을 특징으로 하는 어레이 기판.The array substrate according to claim 1, wherein the source electrode has a U-shape tilted so as to be parallel to the extending direction of the slit portion, and the one end of the drain electrode is arranged to be inserted into the U-shape.

삭제delete

제1항에 있어서, 상기 소스 전극은 상기 슬릿부의 연장 방향과 나란하도록 기울어진 J 자 형상을 갖고, 상기 드레인 전극의 상기 일측 단부는 상기 소스 전극과 마주보며 상기 슬릿부의 연장 방향으로 연장된 것을 특징으로 하는 어레이 기판.The semiconductor device according to claim 1, wherein the source electrode has a J-shape tilted so as to be parallel to the extending direction of the slit portion, and the one end portion of the drain electrode faces the source electrode and extends in the extending direction of the slit portion .

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상부 기판과, 상기 상부 기판의 하면에 배치된 공통 전극을 포함하는 대향 기판;An opposing substrate including an upper substrate and a common electrode disposed on a lower surface of the upper substrate;

상기 공통 전극과 마주보게 배치된 액정층; 및A liquid crystal layer arranged to face the common electrode; And

상기 상부 기판과 마주보게 배치되며, 제1 방향으로 연장된 게이트 라인 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인이 형성된 하부 기판;A lower substrate disposed facing the upper substrate and having a gate line extending in a first direction and a data line extending in a second direction intersecting the first direction;

상기 하부 기판 상에 정의된 화소 영역에 배치되어 상기 화소 영역을 복수의 도메인들로 분할하는 연결부와, 상기 연결부로부터 상기 제1 방향 및 상기 제2 방향과 예각을 이루는 제3 방향으로 연장된 슬릿부들을 갖는 화소 전극; 및A connecting portion which is arranged in a pixel region defined on the lower substrate and divides the pixel region into a plurality of domains; and a slit portion extending from the connecting portion in a third direction forming an acute angle with the first direction and the second direction, A pixel electrode; And

상기 게이트 라인과 연결된 게이트 전극과, 상기 데이터 라인과 연결되며 상기 제3 방향으로 연장된 전극 가지를 갖는 소스 전극과, 일측 단부가 상기 소스 전극과 마주보게 배치되며, 상기 제2 방향 및 상기 제3 방향으로 연장되어 상기 화소 전극과 전기적으로 연결되는 드레인 전극을 포함하는 스위칭 소자를 갖는 어레이 기판을 포함하고,A gate electrode connected to the gate line, a source electrode connected to the data line and having an electrode branch extending in the third direction, and a source electrode disposed at one end thereof facing the source electrode, And a drain electrode electrically connected to the pixel electrode, wherein the switching element includes:

상기 드레인 전극은The drain electrode

상기 제2 가지의 단부에 연결되며, 상기 화소 전극과 접촉되는 접속부를 포함하는 것을 특징으로 하는 액정표시장치.And a connection part connected to the end of the second branch and contacting the pixel electrode.

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제12항에 있어서, 상기 화소 영역에는 상기 데이터 라인 방향으로 복수의 상기 화소 전극들이 배치되며, 상기 화소 전극들에는 상기 스위칭 소자들이 각각 연결되며, 상기 화소 전극들에는 서로 다른 레벨의 화소 전압들이 각각 인가되는 것을 특징으로 액정표시장치.The liquid crystal display of claim 12, wherein a plurality of the pixel electrodes are arranged in the pixel region in the data line direction, the switching elements are connected to the pixel electrodes, And the liquid crystal display device.

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