KR101241020B1 - 모스펫 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 모스펫 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 전력반도체 소자의 주요 특징인 항복전압을 기존 소자대비 향상시킴과 함께 온-저항을 기존 소자대비 감소시킬 수 있도록 한 모스펫 소자 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 기존의 p-베이스층을 p+/p-의 이중형태로 형성시켜 항복전압을 증가시켜주면서 게이트 채널의 길이를 짧게 해줌으로써, 채널저항을 줄여주는 효과를 얻음과 더불어 p+ 베이스층을 추가로 삽입하여 가능한 p-베이스층에서의 리치-쓰루(reach-through)에 의한 항복이 발생하지 않도록 하여 항복전압을 향상시킬 수 있고, 온-저항을 감소시키기 위해 n+전자우회층(EDL)을 적용하여 소자의 온-저항을 크게 감소시킬 수 있도록 한 모스펫 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.

Description

모스펫 소자 및 그 제조 방법{MOSFET device and method for manufacturing the same}
본 발명은 모스펫 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 전력반도체 소자의 주요 특징인 항복전압을 기존 소자대비 향상시킴과 함께 온-저항을 기존 소자대비 감소시킬 수 있도록 한 모스펫 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 및 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이와 같은 전력반도체 소자는 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온-저항 또는 낮은 포화전압이 요구된다.
또한, 오프 상태 또는 스위치가 오프되는 순간에 전력반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압 특성이 기본적으로 요구된다.
전력용 반도체 소자를 제조함에 있어서 반도체 소자의 정격전압에 따라 사용되는 원자재의 에피영역 또는 드리프트 영역의 농도와 두께가 결정된다.
특히, 항복전압 이론에 의해 요구되는 원자재의 농도 및 두께와 함께 원하는 수준의 적합한 항복전압을 얻기 위해서, pn 접합 구조를 적절히 활용하여 pn 접합의 리버스 바이어스 모드에서의 공핍층 확장에 따라 유기되는 전계를 알맞게 분산시켜 반도체 및 유전체의 경계면에서 표면 전계가 높아지는 것을 최소화하며, 동시에 전력반도체 소자의 항복에 있어 원자재가 가지고 있는 고유의 임계전계까지 충분히 견딜 수 있도록 소자를 설계해야 한다.
전력용 반도체에서 항복전압은 주로 n-드리프트층의 도핑농도와 두께에 따라서 결정되는데, 모스펫(MOSFET)에서는 이 n-드리프트층과 접합을 이루는 p-베이스층이 존재하고, 이 p-베이스층의 도핑농도가 높아질수록 동일한 n-드리프트층의 두께와 도핑농도를 갖는 구조에서 더 높은 항복전압을 얻을 수 있음을 시뮬레이션을 통해 알 수 있다.
하지만, p-베이스층은 소자의 문턱전압에 다음식과 같은 관계를 갖고 있다.
Figure 112011086121970-pat00001
상기 p-베이스층의 도핑농도가 높을수록 문턱전압은 상승하게 되는 바, 전력용 반도체 소자의 문턱전압은 가능한 낮을수록 전력손실이 줄게되므로 바람직하나, 너무 낮을 경우 원치않는 소자의 턴-온이 발생하게 되어 적정한 문턱전압을 가져야만 한다.
첨부한 도 1에 나타낸 바와 같이, 기존의 모스펫 소자에서는 턴-오프시 높은 항복전압을 견디게 하기 위해 가능한 n-드리프트층(11)의 두께를 증가시키고, 도핑농도를 가능한 낮게하여 항복전압을 상승시키며, 또한 p-베이스층(14)이 전부 다 공핍화되어 리치-쓰루(reach-through) 항복이 발생하지 않도록 p-베이스층(14)의 두께를 어느 정도 확보를 해주어야 한다.
따라서 채널이 형성되는 p-베이스층(14)의 두께가 두껍게 되므로 채널에서의 저항도 무시할 수가 없어 전체적인 소자의 온-저항이 커지게 되는 단점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, p-베이스층의 도핑농도를 그대로 유지하여 문턱전압을 변경하지 않으면서도 항복전압을 향상시킬 수 있는 구조를 제공할 수 있고, 또한 소자의 턴-온시 전류를 많이 흐르게 할 수 있도록 전자우회층(Electron Diversion Layer; EDL)을 삽입하여 항복전압을 기존 소자대비 향상시킴과 함께 온-저항을 기존 소자대비 감소시킬 수 있도록 한 모스펫 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: n+ 기판과; 상기 n+ 기판 위에 차례로 형성되는 n-드리프트층 및 n+전자우회층과; 상기 n+전자우회층의 일부 영역에 형성되는 p+ 베이스층과; 동일 평면을 이루는 p+베이스층 및 n+전자우회층의 상면에 걸쳐 형성되는 p-베이스층과; 상기 p-베이스층 위에 형성되는 n+소스층과; 상기 n+소스층과, p-베이스층과, n+전자우회층과, n-드리프트층까지 에칭에 의하여 소정 깊이로 형성된 트랜치 게이트내에 증착되는 게이트 산화막 및 이 게이트 산화막에 증착되는 게이트 전극; 으로 구성된 것을 특징으로 하는 모스펫 소자를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: n+ 기판 위에 n-드리프트층과 n+전자우회층을 형성시키는 단계와; 상기 n+전자우회층의 일부 영역에 p+ 베이스층을 형성시키는 단계와; 상기 p+베이스층 및 n+전자우회층의 상면에 걸쳐 p-베이스층을 에피텍셜 성장법으로 형성시킨 후, 그 위에 n+소스층을 에피텍셜 성장법으로 형성시키는 단계와; 상기 n+소스층과, p-베이스층과, n+전자우회층과, n-드리프트층까지 에칭에 의하여 소정 깊이의 트랜치 게이트를 형성하고, 이 트랜치 게이트의 표면에 게이트 산화막을 증착한 다음, 게이트 전극을 증착시키는 단계; 를 포함하는 것을 특징으로 하는 모스펫 소자 제조 방법을 제공한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 기존의 p-베이스층을 p/p+층으로 나누어 항복전압을 높여줌과 동시에 짧아진 채널길이로 인한 온-저항의 감소효과를 제공할 수 있고, 전자우회층을 적용하여 채널영역을 빠져나온 전자들이 n-드리프트층을 통해 드레인 전극쪽으로 넓게 퍼져나갈 수 있도록 하여 전체적인 소자의 온저항을 감소시킬 수 있다.
특히, p-베이스층을 p+/p-의 이중형태로 형성시켜 항복전압을 증가시켜주면서 게이트 채널의 길이를 짧게 해줌으로써, p-베이스층에서의 리치-쓰루(reach-through)에 의한 항복이 발생하지 않도록 하여 항복전압을 향상시킬 수 있다.
도 1은 종래의 모스펫 소자를 요부 단면도,
도 2 및 도 3은 본 발명에 따른 모스펫 소자를 나타내는 요부 단면도,
도 4 내지 도 6은 본 발명의 실험예에 따른 결과를 나타내는 그래프,
도 7은 본 발명에 따른 모스펫 소자 제조 공정을 설명하는 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
먼저, 본 발명의 이해를 돕기 위하여, 본 발명의 모스펫 소자 제조 공정을 첨부한 도 7을 참조로 설명하면 다음과 같다.
먼저, n+ 기판(10: substrate) 위에 n-드리프트층(11)과 n+전자우회층(12)을 형성시킨다(도 7의 (a) 참조).
이어서, 상기 n+전자우회층(12)에 p+ 베이스층(13)을 이온주입 또는 트랜치 식각후 에피텍셜 성장법으로 형성시킨다(도 7의 (b) 참조).
이때, p+베이스층(13)은 n+전자우회층(12)의 일부 영역에 형성시켜서, 도 7의 (f) 도면에서 보듯이 게이트 산화막(17)과 닿지 않도록 한다.
다음으로, 상기 p+베이스층(13) 및 n+전자우회층(12)의 상면에 걸쳐 p-베이스층(14)을 에피텍셜 성장법으로 형성시키킨 후, 그 위에 n+소스층(15)을 에피텍셜 성장법으로 형성시킨다(도 7의 (d) 참조).
이어서, 깊은 반응성 이온 에칭으로 트랜치 게이트(16)를 형성시키되, n+소스층(15)과, p+베이스층(13)과, n+전자우회층(12)과, n-드리프트층(11)까지 소정의 깊이로 트랜치 게이트(16)를 형성하고, 이 트랜치 게이트(16)의 표면에 게이트 산화막(17)을 증착한 다음, poly-Si 게이트 전극(18)을 증착시키게 된다(도 7의 (e) 내지 (g) 참조).
이때, 상기 트랜치 게이트(16)를 에칭으로 형성시킬 때, n+소스층(15)에 소스컨택 자리면(19) 즉, 소스 전극(20) 형성을 위한 소스컨택 자리면(19)이 에칭에 의하여 형성된다.
다음으로 공지된 후속 공정을 통해 소스컨택 자리면(19)에 소스 전극(20)이 통상의 도금공정에 의하여 형성되고, 동시에 n+ 기판(10: substrate) 저면에 드레인 전극(21)을 형성함으로써, 본 발명에 따른 모스펫 소자(MOSFET)가 완성된다.
이렇게 제조된 본 발명의 모스펫 소자의 요부를 확대하여 도시한 도 3에서 보듯이, p-베이스층을 p+ 베이스층(13) 및 p-베이스층(14)의 이중형태로 형성시켜 항복전압을 증가시켜주면서 게이트 채널의 길이를 짧게 해줌으로써, 채널저항을 줄여주는 효과와 더불어 p+ 베이스층(13)을 추가로 삽입하여 가능한 p-베이스층(14)에서의 리치-쓰루(reach-through)에 의한 항복이 발생하지 않도록 하여 항복전압을 향상시켜주는 효과를 얻을 수 있다.
또한, 온-저항을 감소시키기 위해 n+전자우회층(12: EDL)을 적용하여 소자의 온-저항을 크게 감소시킬 수 있다.
이때, 상기 n+전자우회층(12)을 에피텍셜로 성장시킨 다음, p+ 베이스층(13)를 형성하는 방법이 가장 중요한데, p+ 베이스층(13)를 형성하기 위한 방법으로 두가지 즉, 이온주입으로 형성하거나 또는 트랜치 식각후 에피텍셜로 형성시키는 방법을 적용할 수 있으며, 특히 p+베이스층(13)이 n+전자우회층(12)의 일부 영역에 형성되어 게이트 산화막(17)과 닿지 않도록 함으로써, 문턱전압에 영향을 미치지 않게 된다.
즉, 상기 n-드리프트층(11)위에 n+전자우회층(12)을 에피덱셜 성장으로 형성시킨 후, n+전자우회층(12)에 트랜치 게이트(16)가 형성될 부분을 제외한 나머지 일부 영역에만 이온주입 또는 트랜치 후 에피성장으로 p+베이스층(13)을 성장시킴으로써, 첨부한 도 3에서 보듯이 채널의 길이가 짧아질 수 있고, 게이트 산화막(17)과 p+베이스층(13)이 서로 닿지 않아 문턱전압에도 영향을 주지 않게 된다.
실험예
본 발명의 실험예로서, 전자우회층의 도핑농도를 1×1016, 5×1016, 그리고 1×1017㎝-3으로 3가지로 나누어 온-저항 및 항복전압을 측정하였다.
상기 전자우회층즉, n+전자우회층의 도핑농도가 클수록 온-저항은 낮아지나 항복전압은 게이트 산화막에 인가되는 전계가 증가하기 때문에 낮아지고, 반면 도핑농도가 낮아질수록 온-저항은 커지나 게이트 산화막에 인가되는 전계가 작아져 항복전압은 증가하게 됨을 알 수 있었다.
이때, 기존의 모스펫(MOSFET) 소자와 본 발명에 따른 모스펫 소자의 항복전압 특성을 측정한 결과는 첨부한 도 4에 도시된 바와 같으며, 측정된 항복전압은 기존의 경우 약 856V, 본 발명의 경우(도핑농도를 1×1016, 5×1016, 그리고 1×1017㎝-3으로 적용한 경우)는 각각 986V, 974V, 957V로 측정되어 기존 구조에 비하여 항복전압을 향상시킬 수 있음을 알 수 있었다.
또한, 기존의 모스펫(MOSFET) 소자와 본 발명에 따른 모스펫 소자의 전류-전압 특성곡선을 나타낸 도 5를 참조하면, 본 발명의 모스펫 소자는 온-저항이 작아져 동일 전압에서 더 큰 전류가 흐름을 알 수가 있었고, 결국 본 발명은 n+전자우회층(EDL)을 적용하여 기존 소자에 비하여 온-저항을 크게 감소시킬 수 있음을 알 수 있었다.
또한, 기존의 모스펫(MOSFET) 소자와 본 발명에 따른 모스펫 소자의 게이트 인가전압에 따른 드레인 전류 특성 곡선을 나타낸 도 6을 참조하면, 기존 소자 및 본 발명의 소자는 그 문턱전압은 거의 동일한 반면, 본 발명의 경우 채널의 길이가 짧아져 채널저항이 작아 동일 게이트 전압에서 더 큰 전류를 흘릴 수가 있음을 알 수 있었다.
이상과 같이, 본 발명에 따른 모스펫 소자의 구조를 통해 기존 소자보다 더 큰 항복전압과 더 낮은 온-저항, 그리고 동일한 문턱전압 특성을 얻을 수 있다.
10 : n+ 기판
11 : n-드리프트층
12 : n+전자우회층
13 : p+ 베이스층
14 : p-베이스층
15 : n+소스층
16 : 트랜치 게이트
17 : 게이트 산화막
18 : 게이트 전극
19 : 소스컨택 자리면
20 : 소스 전극
21 : 드레인 전극

Claims (8)

  1. n+ 기판(10)과;
    상기 n+ 기판(10) 위에 차례로 형성되는 n-드리프트층(11) 및 n+전자우회층(12)과;
    상기 n+전자우회층(12)의 일부 영역에 형성되는 p+ 베이스층(13)과;
    동일 평면을 이루는 p+베이스층(13) 및 n+전자우회층(12)의 상면에 걸쳐 형성되는 p-베이스층(14)과;
    상기 p-베이스층(14) 위에 형성되는 n+소스층(15)과;
    상기 n+소스층(15)과, p-베이스층(14)과, n+전자우회층(12)과, n-드리프트층(11)까지 에칭에 의하여 소정 깊이로 형성된 트랜치 게이트(16)내에 증착되는 게이트 산화막(17) 및 이 게이트 산화막(17)에 증착되는 게이트 전극(18);
    으로 구성된 것을 특징으로 하는 모스펫 소자.
  2. 청구항 1에 있어서,
    상기 P+베이스층(13)은 이온주입공정에 의하여 형성되거나 또는 트랜치 식각후 에피텍셜 성장법에 의하여 형성되는 것을 특징으로 하는 모스펫 소자.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 p+베이스층(13)은 n+전자우회층(12)의 일부 영역에 형성되어, 게이트 산화막(17)과 직접 접촉되지 않고 이격되며 형성되는 것을 특징으로 하는 모스펫 소자.
  4. 청구항 1에 있어서,
    상기 트랜치 게이트(16)를 에칭으로 형성시킬 때, n+소스층(15)에 대한 에칭이 동시에 실시되어, p-베이스층(14)이 노출되면서 소스 전극 형성을 위한 소스컨택 자리면(19)이 형성되는 것을 특징으로 하는 모스펫 소자.
  5. 청구항 1에 있어서,
    상기 n+ 소스층(15) 및 p-베이스층(14)의 소스컨택 자리면(19)에 접촉되며 형성되는 소스 전극(20)과, n+ 기판(10) 저면에 형성되는 드레인 전극(21)을 더 포함하는 것을 특징으로 하는 모스펫 소자.
  6. n+ 기판(10) 위에 n-드리프트층(11)과 n+전자우회층(12)을 적층 형성시키는 단계와;
    상기 n+전자우회층(12)의 일부 영역에 p+ 베이스층(13)을 형성시키는 단계와;
    상기 p+베이스층(13) 및 n+전자우회층(12)의 상면에 걸쳐 p-베이스층(14)을 에피텍셜 성장법으로 형성시킨 후, 그 위에 n+소스층(15)을 에피텍셜 성장법으로 형성시키는 단계와;
    상기 n+소스층(15)과, p-베이스층(14)과, n+전자우회층(12)과, n-드리프트층(11)까지 에칭에 의하여 소정 깊이의 트랜치 게이트(16)를 형성하고, 이 트랜치 게이트(16)의 표면에 게이트 산화막(17)을 증착한 다음, 게이트 전극(18)을 증착시키는 단계;
    를 포함하는 것을 특징으로 하는 모스펫 소자 제조 방법.
  7. 청구항 6에 있어서,
    상기 n+전자우회층(12)의 일부 영역에 p+베이스층(13)을 형성할 때, 트렌치 게이트(16)와 이격되며 형성되도록 한 것을 특징으로 하는 모스펫 소자 제조 방법.
  8. 청구항 6에 있어서,
    상기 n+ 소스층(15) 및 p-베이스층(14)의 소스컨택 자리면(19)에 접촉되는 소스 전극(20) 형성 단계와, n+ 기판(10) 저면에 드레인 전극(21)을 형성하는 단계가 더 진행되는 것을 특징으로 하는 모스펫 소자 제조 방법.
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JP2002270840A (ja) 2001-03-09 2002-09-20 Toshiba Corp パワーｍｏｓｆｅｔ

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