KR101239231B1 - 금속을 포함하는 패시배이션 층을 갖는 박막 트랜지스터 및 그 제조 방법 - Google Patents
금속을 포함하는 패시배이션 층을 갖는 박막 트랜지스터 및 그 제조 방법 Download PDFInfo
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Abstract
박막 트랜지스터는, 금속을 포함하는 도전 물질로 이루어지는 패시배이션(passivation) 층을 포함할 수 있다. 상기 박막 트랜지스터는 게이트 전극; 상기 게이트 전극상에 위치하는 게이트 절연막; 상기 게이트 절연막상에 위치하는 채널층; 상기 채널층과 접촉하며 서로 이격된 소스 전극 및 드레인 전극; 및 상기 채널층상에 상기 소스 전극 및 상기 드레인 전극 각각과 이격하여 위치하며, 금속을 포함하는 도전 물질로 이루어지는 패시배이션 층을 포함할 수 있다. 상기 패시배이션 층을 이용하여 채널층에 대한 빛, 산소, 수분 및/또는 불순물의 투과를 차단할 수 있으며 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
Description
실시예들은 박막 트랜지스터 및 그 제조 방법에 대한 것으로서, 보다 상세하게는 금속을 포함하는 패시배이션(passivation) 층을 갖는 박막 트랜지스터 및 그 제조 방법에 대한 것이다.
유기 발광 다이오드(Organic Light Emitting Diode; OLED) 또는 액정 표시 장치(Liquid Crystal Display; LCD) 등과 같은 디스플레이(display) 장치는 구동 및 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor; TFT)를 구비한다. 일 예로, 박막 트랜지스터는 게이트 전극, 게이트 전극상의 게이트 절연막, 게이트 절연막상에 위치하는 채널층, 및 채널층상의 소스 전극과 드레인 전극으로 구성된 하부 게이트-탑 컨택 구조(bottom gate-top contact configuration)를 가질 수 있다. 또한, 박막 트랜지스터의 상부에는 보호막이 구비될 수도 있다.
박막 트랜지스터에 있어서, 채널층은 실리콘(Si)을 포함하는 산화물, 아연(Zn)을 포함하는 산화물 또는 유기물 등으로 이루어질 수 있다. 이중 산화아연(ZnO) 채널층을 갖는 박막 트랜지스터는 낮은 소비 전력, 높은 구동 성능, 및 빠른 응답 속도의 장점을 가지고 있다. 또한, 저렴한 비용 및 기존의 실리콘 기술을 기반으로 한 제조 공정을 이용할 수 있는 제조 공정의 용이성으로 인하여 산화아연 채널층을 갖는 산화물 트랜지스터에 대해 활발히 연구가 진행되고 있다.
이러한 산화물 트랜지스터를 상용화하기 위해서는 장치의 수명에 관한 문제를 극복해야 하는데, 높은 산소 투과율(Oxygen Transmission Rate; OTR) 또는 수분 투과율(Water Vapor Transmission Rate; WVTR)이 산화물 트랜지스터를 디스플레이 분야에 응용하는데 걸림돌이 되고 있다. 이를 해결하기 위하여, OLED에서는 대기에 존재하는 수분과 산소의 투습으로부터 트랜지스터를 보호하기 위한 패시배이션(passivation)이 적용되고 있다. 이러한 패시배이션 방법에는 실리콘 산화물 또는 유기물을 사용한 박막 방식이 일반적으로 적용되고 있다.
현재까지 알려져 있는 패시배이션 박막용 물질 중, 알루미늄(Al)은 식품과 의료 포장 분야에서 가스 차단막으로 널리 사용되어 왔다. 또한, 실리콘 산화물(SiOx) 및 알루미늄 산화물(AlOx)의 투명한 가스 차단 박막은 전자레인지의 사용 및 내용물의 시각적 확보가 가능한 포장 응용을 위해 개발되어 왔다. 최근에는 알루미늄 산화질화물(AlOxNy), 실리콘 질화물(SiNx) 및 실리콘 산화질화물(SiOxNy)과 같이 투명한 질화물 또는 질산 등의 박막을 패시배이션에 이용함으로써 낮은 수분 투과율 및 산소 투과율의 달성을 도모하고 있다.
이에 따라, 트랜지스터의 패시배이션 박막으로 SiOx 또는 AlOx에 비해 상대적으로 치밀한 구조를 갖는 AlOxNy 및 SiOxNy 등의 산화질화막들을 투명한 가스 차단막으로 사용하기 위한 스퍼터링(sputtering) 또는 플라즈마를 이용한 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PE-CVD) 공정 등이 연구되어 오고 있다. 일 예로, 대한민국 공개특허공보 제10-2007-113449호에는, 유기 반도체상에 PVA, 아크릴 또는 파릴린(parylene)으로 이루어지는 유기 보호막을 형성하는 기술이 개시되어 있다.
그러나, 이상에서 기재한 차단막들은 디스플레이 산업에 적용하기에는 어려울 정도의 높은 수분 투과율을 갖고 있는 것으로 알려져 있다.
본 발명의 일 측면에 따르면, 금속의 높은 전도성을 이용하여 높은 이동도 및 낮은 저항을 가지며, 산화물 반도체로 침투하는 빛, 산소, 수분 및/또는 불순물 등의 투과를 차단할 수 있도록 금속을 포함하는 도전 물질로 이루어지는 패시배이션(passivation) 층을 갖는 박막 트랜지스터 및 그 제조 방법을 제공할 수 있다. 상기 패시베이션 층은 반도체 소자의 특성을 향상시킬 수 있다.
일 실시예에 따른 박막 트랜지스터는, 게이트 전극; 상기 게이트 전극상에 위치하는 게이트 절연막; 상기 게이트 절연막상에 위치하는 채널층; 상기 채널층과 접촉하며 서로 이격된 소스 전극 및 드레인 전극; 및 상기 채널층상에 상기 소스 전극 및 상기 드레인 전극 각각과 이격하여 위치하며, 금속을 포함하는 도전 물질로 이루어지는 패시배이션(passivation) 층을 포함할 수 있다.
일 실시예에 따른 박막 트랜지스터의 제조 방법은, 게이트 전극상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 채널층을 형성하는 단계; 상기 채널층과 접촉하며 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 채널층상에 상기 소스 전극 및 상기 드레인 전극 각각과 이격하여 위치하며, 금속을 포함하는 도전 물질로 이루어지는 패시배이션 층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 측면에 따른 박막 트랜지스터(Thin Film Transistor; TFT)는, 아연(Zn) 및/또는 실리콘(Si)을 포함하는 산화물 반도체, 예컨대, 실리콘 산화인듐아연(Si-InZnO) 또는 산화인듐갈륨아연(InGaZnO) 등으로 구성된 채널층 및 금속을 포함하는 도전 물질로 이루어지는 패시배이션(passivation) 층을 포함하여 약 40cm2/Vs 이상의 높은 전자 이동도를 가지며, 종래의 TFT에 비해 생산 단가를 낮출 수 있다. 또한, 상기 패시베이션 층은 채널층에 대한 빛, 산소, 수분 및/또는 불순물 등의 투과를 차단할 수 있으며 TFT의 전기적 특성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 박막 트랜지스터(Thin Film Transistor; TFT)의 사시도이다.
도 2는 도 1에 도시된 TFT의 A-A'를 잇는 선분을 따른 단면도이다.
도 3a 내지 3e는 일 실시예에 따른 TFT의 제조 방법의 각 단계를 나타내는 사시도이다.
도 4a 내지 4c는 또 다른 실시예에 따른 TFT의 제조 방법에서 채널층, 패시배이션 층 및 소스 전극과 드레인 전극의 제조 단계를 나타내는 사시도들이다.
도 5는 종래의 TFT의 전압-전류 특성을 나타내는 그래프이다.
도 6a 및 6b는 일 실시예에 따라 패시배이션(passivation) 층이 적용된 TFT의 전압-전류 특성을 나타내는 그래프들이다.
도 2는 도 1에 도시된 TFT의 A-A'를 잇는 선분을 따른 단면도이다.
도 3a 내지 3e는 일 실시예에 따른 TFT의 제조 방법의 각 단계를 나타내는 사시도이다.
도 4a 내지 4c는 또 다른 실시예에 따른 TFT의 제조 방법에서 채널층, 패시배이션 층 및 소스 전극과 드레인 전극의 제조 단계를 나타내는 사시도들이다.
도 5는 종래의 TFT의 전압-전류 특성을 나타내는 그래프이다.
도 6a 및 6b는 일 실시예에 따라 패시배이션(passivation) 층이 적용된 TFT의 전압-전류 특성을 나타내는 그래프들이다.
이하, 첨부된 도면을 참조하여 본 발명의 몇몇 실시예들에 대하여 상세히 설명한다.
도 1을 참조하면, 일 실시예에 따른 박막 트랜지스터(Thin Film Transistor; TFT)는 게이트 전극(10), 게이트 절연막(20), 채널층(30), 패시배이션(passivation) 층(40), 소스 전극(50) 및 드레인 전극(60)을 포함할 수 있다. 또한, 일 실시예에 따른 TFT는 전술한 소자들을 지지하는 기판(100)을 포함할 수도 있다. 도 1에 도시된 TFT에서 각각의 구성요소의 형상 및 크기 등은 단지 예시적인 것으로서, 다른 실시예에서 TFT의 각 구성요소는 도 1에 도시된 것과 상이한 형상 및/또는 크기를 가질 수도 있다.
도 1은 게이트 전극(10) 및 게이트 절연막(20)이 채널층(30)의 하부에 위치하는 하부 게이트(bottom gate) 방식의 TFT를 도시하나, 이는 예시적인 것으로서, 다른 실시예에 따른 TFT는 소스 전극 및 드레인 전극이 채널층 아래에 위치하며 게이트 전극이 채널층 위에 위치하는 상부 게이트(top gate) 방식으로 구성될 수도 있다. 또는, 일 실시예에 따른 TFT에서는 소스 전극 및 드레인 전극이 채널층의 서로 상이한 면에 위치할 수도 있다.
게이트 전극(10)은 기판(100)상에 위치할 수 있다. 일 실시예에서, 기판(100)은 실리콘(Si), 유리, 플라스틱, 유기물, 폴리머(polymer) 또는 다른 적당한 물질을 하나 이상 포함하여 이루어질 수 있다. 또한 일 실시예에서, 게이트 전극(10)은 금속 또는 다른 적당한 도전 물질로 이루어질 수 있다. 예컨대, 게이트 전극(10)은, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Gallium Zinc Oxide; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oxide; IGO), 산화인듐아연(Indium Zinc Oxide; IZO), 실리콘 산화인듐아연(Si-InZnO; SIZO) 및 산화인듐(In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적당한 물질을 포함할 수도 있다.
게이트 전극(10)상에는 게이트 절연막(20)이 위치할 수 있다. 게이트 절연막(20)은 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적당한 물질을 포함할 수도 있다.
게이트 절연막(20)상에는 채널층(30)이 위치할 수 있다. 채널층(30)은 소스 전극(50)과 드레인 전극(60) 사이에 전자가 이동하는 채널을 형성하기 위한 층이다. 채널층(30)은 산화물 반도체로 이루어질 수 있다. 예를 들어, 채널층(40)은 비정질일 경우에도 약 5 cm2/Vs 이상의 높은 전자 이동도를 갖는 산화물 반도체로 이루어질 수도 있다.
일 실시예에서, 채널층(30)은 실리콘(Si) 및/또는 아연(Zn)을 포함하는 산화물 반도체로 이루어질 수 있다. 또한, 채널층(30)은 게르마늄(Ge), 인듐(In), 주석(Sn), 티타늄(Ti), 갈륨(Ga), 붕소(B), 하프늄(Hf), 지르코늄(Zr) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적당한 물질을 더 포함할 수도 있다. 예컨대, 채널층(30)은 인듐아연 복합산화물(InZnO)에 실리콘(Si) 이온이 첨가된 SIZO, 산화아연주석(Zn-Sn-O; ZTO) 및/또는 IGZO 등으로 이루어질 수도 있다.
채널층(30)상에는 패시배이션 층(40)이 위치할 수 있다. 패시배이션 층(40)은 채널층(30)을 부분적으로 덮도록 위치할 수 있다. 패시배이션 층(40)은 채널층(30)으로 침투하는 빛, 산소, 수분 및/또는 불순물 등의 투과를 억제함으로써 채널층(30)을 보호할 수 있다. 또한, 패시배이션 층(40)은 금속을 포함하는 도전 물질로 이루어질 수 있다. 종래의 TFT에 사용되는 패시배이션이 절연 물질로 이루어지는 것과 달리, 일 실시예에 따른 TFT에 포함되는 패시배이션 층(40)은 도전 물질로 이루어지므로 높은 전자 이동도를 가져 TFT의 전기적 특성을 향상시킬 수 있으며, 생산 단가 및 고정 기술의 단가가 낮은 이점이 있다.
일 실시예에서, 패시배이션 층(40)은 산화아연인듐(In-ZnO), 산화주석(SnO2), 산화아연주석(Zn-SnO), 산화주석인듐(In-SnO), 니켈(Ni), 구리(Cu), 인듐(In), 마그네슘(Mg), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 금속을 포함하는 다른 적당한 물질을 포함하여 이루어질 수 있다. 이하에서는, 티타늄(Ti)으로 이루어지는 패시배이션 층(40)을 기준으로 본 발명의 실시예들에 대하여 설명하나, 패시배이션 층(40)의 재질은 티타늄(Ti)에 한정되는 것은 아니다.
또한 일 실시예에서, 패시배이션 층(40)은 이상에 기재한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 II족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 III족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 IV족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 V족 원소, 또는 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
패시배이션 층(40)의 두께는 패시배이션 층(40)의 박막 특성을 고려하여 적절히 결정될 수 있다. 예컨대, 패시배이션 층(40)의 두께가 지나치게 얇을 경우에는, 빛이 패시배이션 층(40)을 투과하여 채널층(30)에 도달하거나 패시배이션 층(40)의 박막이 제대로 형성되지 않는 등의 문제점이 있을 수 있다. 일 실시예에서, 패시배이션 층(40)의 두께는 약 4 nm이상일 수 있다.
또한, 패시배이션 층(40)은 소스 전극(50) 및 드레인 전극(60) 각각과 전기적으로 분리될 수 있다. 예컨대, 패시배이션 층(40)은 소스 전극(50) 및 드레인 전극(60)과 이격될 수 있다. 종래의 패시배이션과 달리 패시배이션 층(40)은 도전 물질로 이루어져 있으므로, 소스 전극(50) 및 드레인 전극(60)의 전기적 분리를 위하여 패시배이션 층(40)은 소스 전극(50) 및 드레인 전극(60) 각각과 전기적으로 분리되어야 한다.
그러나, 패시배이션 층(40)과 소스 전극(50) 사이의 간격(d1) 및 패시배이션 층(40)과 드레인 전극(60) 사이의 간격(d2)이 지나치게 넓을 경우에는, 패시배이션 층(40)이 덮고 있는 채널층(30)의 면적이 감소하여 패시배이션 층(40)이 기능을 수행하지 못할 수 있다. 따라서, 패시배이션 층(40)은 소스 전극(50) 및 드레인 전극(60) 각각과 이격되어 위치하되, 패시배이션 층(40)과 소스 전극(50) 사이의 간격(d1) 및 패시배이션 층(40)과 드레인 전극(60) 사이의 간격(d2)이 가급적 작도록 배치될 수 있다. 예를 들어, 패시배이션 층(40)과 소스 전극(50) 사이의 간격(d1) 및 패시배이션 층(40)과 드레인 전극(60) 사이의 간격(d2)은 약 50 ㎛일 수 있다. 또한 이때, 패시배이션 층(40)의 폭(d3)은 약 240 ㎛ 이하일 수도 있다.
패시배이션 층(40)의 양쪽에는 서로 이격된 소스 전극(50) 및 드레인 전극(60)이 각각 채널층(30)과 접촉하여 위치할 수 있다. 또한, 소스 전극(50) 및 드레인 전극(60)은 적어도 부분적으로 게이트 절연막(20)과 접촉하여 위치할 수도 있다. 소스 전극(50) 및 드레인 전극(60)은, 금속 또는 다른 적당한 도전 물질을 포함하여 이루어질 수 있다. 예컨대, 소스 전극(50) 및 드레인 전극(60)은 ITO, GZO, IGZO, IGO, IZO, SIZO 및 In2O3로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적당한 물질을 포함할 수 있다.
또한 일 실시예에서는, 패시배이션 층(40)상에 하나 이상의 다른 상이한 물질의 층이 위치하여 다층 막을 구성할 수도 있다. 예를 들어, 패시배이션 층(40)상에 산화 실리콘(SiOx), 질화 실리콘(SiNx), 폴리메틸메타크릴레이트(polymethylmetacrylate; PMMA), 또는 다른 적당한 물질로 이루어지는 층이 하나 이상 위치할 수도 있다.
이상과 같이 구성된 TFT는, 금속을 포함하는 도전 물질로 이루어지는 패시배이션 층(40)이 산화물 반도체로 이루어지는 채널층(30)을 덮고 있으므로, 종래의 TFT에 비해 높은 전자 이동도를 가지며, 생산 단가가 낮은 이점이 있다. 또한, 패시배이션 층(40)의 제조 공정은 상온에서도 수행 가능하므로 공정을 용이하게 할 수 있다. 상기 TFT는 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 등 평판 디스플레이(display)의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 장치에 적용될 수 있다.
도 3a 내지 도 3e는 일 실시예에 따른 TFT의 제조 방법의 각 단계를 도시한 사시도이다.
도 3a를 참조하면, 기판(100)상에 게이트 전극(10)을 형성할 수 있다. 예를 들어, 게이트 전극(10)은, 전도성 물질로 이루어진 박막을 기판(100)상에 증착하고 광노광(photolithography) 공정, 인쇄(printing) 공정 및/또는 리프트오프(lift-off) 공정을 이용하여 이를 부분적으로 제거함으로써 형성될 수도 있다.
도 3b를 참조하면, 게이트 전극(10)이 형성된 기판(100)상에 게이트 절연막(20)을 형성할 수 있다. 예를 들어, 게이트 절연막(20)은 스퍼터링(sputtering) 공정, 펄스 레이저 증착(Pulsed Laser Deposition; PLD) 공정, 인쇄(printing) 공정, 습식 용액(wet solution) 공정 등에 의하여 형성될 수도 있다. 게이트 절연막(20)은 게이트 전극(10)을 완전히 덮는 형태로 위치할 수도 있다.
도 3c를 참조하면, 게이트 절연막(20)상에 채널층(30)을 형성할 수 있다. 채널층(30)은 추후 형성될 소스 전극 및 드레인 전극 사이에 전자가 이동하는 채널 영역을 형성하기 위한 층이다. 채널층(30)은 실리콘(Si) 및/또는 아연(Zn)을 포함하는 산화물 반도체로 이루어질 수 있다. 예를 들어, 채널층(30)은 SIZO 또는 IGZO로 이루어질 수도 있다.
채널층(30)은 PLD 공정, 스퍼터링 공정, 인쇄 공정, 습식 용액 공정 또는 다른 적당한 공정에 의하여 형성될 수 있다. 또한, 채널층(30)은 10 ℃ 내지 400 ℃의 공정 온도에서 형성될 수도 있다. 또한, 상기 채널층(30)을 형성하는 과정은 산소, 질소 및 아르곤으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합을 포함하는 분위기에서 수행될 수도 있다.
도 3d를 참조하면, 게이트 전극(10), 게이트 절연막(20) 및 채널층(30)이 형성된 기판(100)상에 서로 이격된 소스 전극(50) 및 드레인 전극(60)을 형성할 수 있다. 소스 전극(50) 및 드레인 전극(60)은 채널층(30)과 접촉하여 각각 채널층(30)의 양쪽에 위치할 수 있다. 소스 전극(50) 및 드레인 전극(60)은 전도성 물질로 이루어진 박막을 기판(100) 전면에 형성하고 광노광 공정 또는 리프트오프 공정에 의해 이를 부분적으로 제거함으로써 형성될 수 있다. 예를 들어, 소스 전극(50) 및 드레인 전극(60)은 이온빔 증착법, 열 증착법 등을 이용하여 형성될 수 있다.
도 3e를 참조하면, 채널층(30)상에 패시배이션 층(40)을 형성할 수 있다. 패시배이션 층(40)은 채널층(30)의 노출된 부분을 적어도 부분적으로 덮도록 형성될 수 있다. 한편, 패시배이션 층(40)은 소스 전극(50) 및 드레인 전극(60)과는 각각 이격되어 위치할 수 있다. 패시배이션 층(40)은 금속을 포함하는 도전 물질로 이루어질 수 있다.
패시배이션 층(40)은 스퍼터링법, 열 증착법(thermal deposition), 전자빔 증착법(electron beam deposition), 화학기상증착법(Chemical Vapor Deposition; 공정, 졸-겔법(sol-gel), 이온 도금법(ion plating), 또는 다른 적당한 방법에 의하여 형성될 수 있다. 전자빔 증착법의 경우, 전기장 및 자기장에 의해 가속되는 전자빔을 금속계 증착 재료에 충돌시켜 증착 재료를 가열 및 증발시킴으로써 패시배이션 층(40)을 형성할 수 있다. 한편, 스퍼터링 공정에 의해 형성된 패시배이션 층(40)의 경우 막 구성이 치밀하며 결정 배향에 유리한 특성이 있다. 또한, 이온 도금 공정은 증발되는 입자를 이온화하여 성막시키는 것으로서, 이에 의해 형성된 패시배이션 층(40)은 밀착성 및 결정성이 좋고 고속 증착이 가능한 이점이 있다.
이상에 기재한 것과 같이, 패시배이션 층(40)은 다양한 공정을 이용하여 형성될 수 있다. 이때, 증착 장비에 인가되는 전압 및 전류, 증착 온도, 산소 유량, 재료 순도 등에 의하여 패시배이션 층(40)의 막 특성이 달라지게 된다. 이하에서는, 패시배이션 층(40)의 형성 과정의 일 예로, 스퍼터링 공정을 이용하여 티타늄(Ti)으로 이루어지는 패시배이션 층(40)을 형성하는 과정에 대하여 설명한다.
게이트 절연막(20)으로서 산화실리콘(SiO2)이 증착되어 있는 p+-실리콘(Si) 기판(100)상에, 채널층(30)으로서 IGZO 계의 산화물이 형성되어 있고, 소스 전극(50) 및 드레인 전극(60)으로서 금속 전극이 형성되어 있는 구조를 제공할 수 있다. 소스 전극(50) 및 드레인 전극(60)은 금(Au)으로 이루어지는 제1 층 및 상기 제1 층상에 위치하며 티타늄(Ti)으로 이루어지는 제2 층의 다중층 구조를 가질 수도 있다. 제1 층의 두께는 약 50 nm일 수도 있다. 또한, 제2 층의 두께는 약 10 nm일 수도 있다.
이상의 구조상에, 금속을 포함하는 소스(source) 및 타겟(target)을 이용하여 패시배이션 층(40)을 증착할 수 있다. 이온빔 증착 장비의 도가니(crucible)에 티타늄(Ti) 소스를 준비한 후, 저진공 분위기에서 이온빔에 의해 생성된 티타늄(Ti) 플라즈마를 이용하여 티타늄(Ti)을 기판(100)상에 박막 형태로 증착할 수 있다. 증착시 박막의 두께를 균일하게 하기 위하여 기판(100)을 회전시킬 수도 있다. 일 실시예에서, 패시배이션 층(40)은 상온에서 증착될 수도 있다. 예를 들어, 패시배이션 층(40)의 형성은 약 10 ℃ 내지 약 500 ℃의 공정 온도에서 수행될 수도 있다.
다음으로, 증착된 티타늄(Ti) 박막을 패터닝하여 패시배이션 층(40)을 형성할 수 있다. 예를 들어, 리프트-오프 방식을 이용하여 티타늄(Ti) 박막을 부분적으로 제거하되, 채널층(30)을 적어도 부분적으로 덮으면서 좌우의 소스 전극(50) 및 드레인 전극(60)과는 분리되는 형태로 티타늄(Ti) 박막을 패터닝함으로써 패시배이션 층(40)을 형성할 수 있다.
이상에서 설명한 실시예에서는 소스 전극(50) 및 드레인 전극(60)이 먼저 형성된 후 패시배이션 층(40)이 형성되었다. 그러나 이는 예시적인 것으로서, 패시배이션 층(40) 및 소스 전극(50)과 드레인 전극(60)의 구성 물질에 따라서는, 패시배이션 층(40)이 소스 전극(50) 및 드레인 전극(60) 보다 먼저 형성되거나 또는 단일 공정을 통하여 소스 전극(50) 및 드레인 전극(60)과 함께 형성될 수도 있다.
예를 들어, 도 4a 내지 4c는 또 다른 실시예에 따른 TFT의 제조 방법에서 채널층(30), 패시배이션 층(40) 및 소스 전극(50)과 드레인 전극(60)의 제조 단계를 나타내는 사시도들이다.
도 4a를 참조하면, 게이트 전극(10) 및 게이트 절연막(20)이 형성되어 있는 기판(100)상에 소스 전극(50) 및 드레인 전극(60)을 형성할 수 있다. 도시되는 바와 같이, 채널층이 형성되기 전에 소스 전극(50) 및 드레인 전극(60)을 먼저 형성할 수 있다. 게이트 전극(10) 및 게이트 절연막(20)의 형성 과정은 도 3a 및 3b를 참조하여 전술한 실시예와 동일할 수 있으므로 자세한 설명을 생략한다.
도 4b를 참조하면, 소스 전극(50) 및 드레인 전극(60)이 형성된 기판(100)상에 채널층(30)을 형성할 수 있다. 채널층(30)은 소스 전극(50) 및 드레인 전극(60) 각각과 접촉하며, 소스 전극(50) 및 드레인 전극(60) 사이에 위치할 수 있다. 채널층(30)은 소스 전극(50) 및 드레인 전극(60) 사이의 게이트 절연막(20)을 덮도록 위치할 수도 있다. 또한, 채널층(30)은 소스 전극(50) 및 드레인 전극(60)의 상부 표면을 부분적으로 덮을 수도 있다.
도 4c를 참조하면, 채널층(30)상에 패시배이션 막(40)을 형성할 수 있다. 패시배이션 막(40)은 채널층(30)을 부분적으로 덮도록 또는 채널층(30) 전체를 덮도록 형성될 수 있다.
한편 일 실시예에서는, 이상과 같이 제조된 TFT에 열처리 공정이 추가적으로 수행될 수도 있다. 예를 들어, 상기 TFT는 약 150 ℃ 이하의 공정 온도와 질소 및/또는 산소 분위기에서 약 1시간 간의 열처리 공정을 거칠 수 있다. 열처리 공정에 의하여 채널층 및/또는 전극의 접촉 특성을 개선할 수 있어, 고품위 트랜지스터의 성능을 구현하는 것이 가능하다.
도 3 및 도 4를 참조하여 전술한 TFT의 제조 방법에서, 기판(100), 게이트 절연막(20), 채널층(30), 패시배이션 층(40), 소스 전극(50) 및/또는 드레인 전극(60)의 각각을 구성하는 물질은, 도 1 및 도 2를 참조하여 전술한 실시예에서 대응되는 구성요소의 구성 물질과 동일할 수 있으므로 자세한 설명을 생략한다. 또한, 전술한 TFT의 제조 방법에서 패시배이션 층(40)의 제조 공정은 티타늄(Ti)을 기준으로 설명되었으나, 다른 상이한 물질로 이루어지는 패시배이션 층(40)의 경우에도 적용될 수 있음이 당업자에게 용이하게 이해될 것이다.
도 5는 패시배이션 층을 포함하지 않는 종래의 TFT의 전압-전류 특성을 나타내는 그래프이다. 상기 종래의 TFT에서 채널층은 IGZO로 구성되었다. 도 4에 도시된 4개의 그래프(401, 402, 403, 404)는 각각 소스-드레인 사이의 전압이 약 0.1 V, 약 1 V, 약 5 V 및 약 10 V인 경우 드레인 전류를 측정한 결과를 y축에 나타내며, 그래프(401, 402, 403, 404)의 x축은 게이트 전압을 나타낸다.
도 6a는 일 실시예에 따라 티타늄(Ti) 패시배이션 층이 적용된 TFT의 전압-전류 특성을 나타내는 그래프이다. 상기 TFT에서 채널층은 IGZO로 구성되었다. 도 6a에 도시된 4개의 그래프(501, 502, 503, 504)는 각각 소스-드레인 사이의 전압이 약 0.1 V, 약 1 V, 약 5 V 및 약 10 V인 경우 드레인 전류를 측정한 결과를 y축에 나타내며, 그래프(501, 502, 503, 504)의 x축은 게이트 전압을 나타낸다.
도시되는 바와 같이, 패시배이션이 적용되지 않은 종래의 TFT와 비교하여 전류의 크기가 증가하였음을 알 수 있다. 이는 도전 물질로 이루어진 패시배이션 층으로 인하여 전자 이동도가 향상되었다는 것을 의미한다. 또한, 본 명세서에 기재된 실시예와 같이 도전 물질로 이루어지는 패시패이션 층이 채널층의 백채널(back channel) 부분에 적용될 경우, 빌트인 전압(built-in voltage)의 발생으로 인해 전류 특성이 개선될 수 있다. TFT에 전압이 인가되면, 채널층에서 소스 전극 및 드레인 전극과 접하는 백채널 부분의 표면에 전자가 집중되는 현상 등으로 인하여 불안정한 동작 특성이 나타날 수 있다. 그러나, 채널층의 백채널 부분에 채널층의 표면을 덮는 도전 물질로 이루어지는 패시배이션 층을 형성할 경우, 전도성을 갖는 패시배이션 층에 유도되는 빌트인 전압으로 인하여 위와 같은 전자 집중 현상을 방지 또는 감소시키고 안정적인 동작 특성을 얻을 수 있다.
도 6b는 일 실시예에 따라 티타늄(Ti) 패시배이션 층이 적용된 TFT의 전압-전류 특성을 나타내는 또 다른 그래프이다. 상기 TFT에서 채널층은 SIZO로 구성되었으며, 상기 TFT에 대하여 약 10 ㎂의 온-전류(on-current) 상태에서 바이어스(bias) 온도에 따른 신뢰성을 평가하였다. 도 5b에 도시된 2개의 그래프(511, 512)는 각각 구동 초기와 구동 후 약 420분이 경과한 후 측정된 게이트 전압에 따른 드레인 전류를 나타낸다. 도시되는 바와 같이, 구동 후 시간이 경과하더라도 안정적인 전압-전류 특성을 얻을 수 있음을 확인할 수 있다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
Claims (5)
- 게이트 전극;
상기 게이트 전극상에 위치하는 게이트 절연막;
상기 게이트 절연막상에 위치하는 채널층;
상기 채널층과 접촉하며 서로 이격된 소스 전극 및 드레인 전극; 및
상기 채널층상에 상기 소스 전극 및 상기 드레인 전극 각각과 이격하여 위치하며, 금속을 포함하는 도전 물질로 이루어지는 패시배이션 층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,
상기 패시배이션 층은, 산화아연인듐, 산화주석, 산화아연주석, 산화주석인듐, 니켈, 구리, 인듐, 마그네슘, 텅스텐, 몰리브덴, 티타늄, 금, 은 및 알루미늄으로 이루어지는 그룹으로부터 선택되는 하나 이상의 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,
상기 채널층은, 실리콘 및 아연 중 하나 이상을 포함하는 산화물 반도체로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
- 게이트 전극상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막상에 채널층을 형성하는 단계;
상기 채널층과 접촉하며 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계; 및
상기 채널층상에 상기 소스 전극 및 상기 드레인 전극 각각과 이격하여 위치하며, 금속을 포함하는 도전 물질로 이루어지는 패시배이션 층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 4항에 있어서,
상기 패시배이션 층을 형성하는 단계는, 스퍼터링법, 열 증착법, 전자빔 증착법, 화학 기상 증착법, 졸-겔법 또는 이온 도금법 중 어느 하나를 이용하여 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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