KR101214509B1 - 연판정 값 생성 장치 및 그 방법 - Google Patents

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Abstract

연판정 값 생성 장치 및 그 방법이 개시된다. 본 발명의 일 실시예에 따른 연판정 값 생성 방법은 기 결정된 분해능을 갖는 ADC를 이용한 연판정 값 생성 방법에 있어서, 송신 신호의 레벨들 및 상기 ADC의 출력 레벨들을 기초로 연산된 메트릭(metric) 값들을 수신하는 단계, 상기 수신된 메트릭 값들 중 수신 신호의 레벨에 상응하는 메트릭 값들을 선택하는 단계, 상기 선택된 메트릭 값들 중 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 상기 송신 비트가 제2 레벨인 경우의 최대 메트릭 값을 검출하는 단계 및 상기 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 상기 송신 비트가 제2 레벨인 경우의 최대 메트릭 값 사이의 차를 기초로 연판정 값을 생성하는 단계를 포함한다.
연판정(soft decision), 저 분해능(low-resolution), ADC

Description

연판정 값 생성 장치 및 그 방법{APPARATUS FOR GENERATING SOFT DECISION VALUE AND METHOD USING THE SAME}
도 1은 본 발명의 일 실시예에 따른 연판정 값 생성 장치에 대한 블록도이다.
도 2는 본 발명에 따른 연판정 값 생성 장치에 대한 추가 구성의 일 예시도이다.
도 3은 도 2에 도시한 업데이트부에 대한 일 예시도이다.
도 4는 본 발명에 따른 연판정 값 생성 장치에 대한 설명을 위한 일 예시도이다.
도 5는 본 발명에 따른 연판정 값 생성 장치에 대한 추가 구성의 다른 일 예시도이다.
도 6은 본 발명의 일 실시예에 따른 연판정 값 생성 방법에 대한 동작 흐름도이다.
도 7은 본 발명에 따른 연판정 값 생성 방법에서 메트릭 값들을 생성하는 과정에 대한 일 예시도이다.
도 8은 본 발명에 따른 연판정 값 생성 방법에서 메트릭 값들을 생성하는 과정에 대한 다른 일 예시도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 수신부
120: 선택부
130: 검출부
140: 연판정 값 생성부
150: 제1 ADC
210: 저장 수단
220: 업데이트부
310: 연산부
320: 메트릭 값 업데이트부
510: 비교부
530: 덧셈부
본 발명은 연판정 값 생성에 관한 것으로, 더욱 상세하게는 저 분해능(low-resolution) 아날로그 디지털 변환기(ADC)로부터 출력된 수신 신호의 레벨에 대한 연판정 값을 생성할 수 있는 연판정 값 생성 장치 및 그 방법에 관한 것이다.
일반적으로 ECC(error control code 또는 error correction code)를 위한 연판정 값들은 LLR(log likelihood ratio)를 기초로 생성되는데, 고 분해능 ADC를 사 용할 때는 ADC로부터 출력되는 수신 신호의 레벨은 실제로 수신된 아날로그 신호의 레벨과 거의 동일하다 볼 수 있고, 메트릭 값은 가우시안(Gaussian) PDF(probability distribution function)로 가정하는 경우 [수학식 1]에 의해 연산된다.
Figure 112007036357342-pat00001
여기서, a(x,y)는 메트릭 값을 말하고, x는 송신 신호의 레벨을 말하고, y는 ADC의 출력 레벨을 말하고, yn은 ADC의 n번째 출력 레벨을 말하고, xm은 송신 신호의 m번째 레벨을 말하고, Km 및 σm는 기 결정된 상수로 m에 따라 달라질 수 있다.
반면, 저 분해능 ADC로부터 출력되는 수신 신호의 레벨은 저 분해능 ADC이기 때문에 실제로 수신된 아날로그 신호의 레벨과 많은 차이가 발생할 수 있다.
즉, 저 분해능 ADC를 사용하는 경우 [수학식 1]에 의해 연산된 연판정 값들은 LLR을 기초로 생성된 실제 연판정 값들과 다를 수 있기 때문에 연판정 값들을 이용한 ECC 연산이 실제 연판정 값들을 이용한 ECC 연산에 비해 오류 정정 능력이 떨어지게 된다.
따라서, 저 분해능 ADC를 사용하는 경우 연판정 값을 생성할 수 있는 방법의 필요성이 대두된다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 저 분해능 ADC에 의해 출력되는 수신 신호의 레벨에 상응하는 연판정 값들을 생성하는 것을 목적으로 한다.
또한, 본 발명은 저장 수단에 기 저장된 메트릭 값들을 이용하여 저 분해능 ADC로부터 출력되는 수신 신호의 레벨에 상응하는 연판정 값들을 생성하는 것을 목적으로 한다.
또한, 본 발명은 저장 수단에 저장된 메트릭 값들을 업데이트하여 저 분해능 ADC로부터 출력되는 수신 신호의 레벨에 상응하는 연판정 값들의 정확성을 높이는 것을 목적으로 한다.
상기의 목적을 달성하고 종래기술의 문제점을 해결하기 위하여, 본 발명의 일 실시예에 따른 연판정 값 생성 방법은 기 결정된 분해능을 갖는 ADC를 이용한 연판정 값 생성 방법에 있어서, 송신 신호의 레벨들 및 상기 ADC의 출력 레벨들을 기초로 연산된 메트릭(metric) 값들을 수신하는 단계, 상기 수신된 메트릭 값들 중 수신 신호의 레벨에 상응하는 메트릭 값들을 선택하는 단계, 상기 선택된 메트릭 값들 중 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 상기 송신 비트가 제2 레벨인 경우의 최대 메트릭 값을 검출하는 단계 및 상기 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 상기 송신 비트가 제2 레벨인 경우의 최대 메트릭 값 사이의 차를 기초로 연판정 값을 생성하는 단계를 포함한다.
이때, 상기 ADC는 상기 송신 신호의 레벨들 수를 기초로 상기 ADC의 출력 레벨들 수가 기 결정된 값보다 작은 저 분해능(low-resolution) ADC일 수 있다.
이때, 상기 연산된 메트릭 값들을 수신하는 단계는 상기 연산된 메트릭 값들이 저장된 저장 수단으로부터 상기 메트릭 값들을 수신할 수 있다.
이때, 상기 연판정 값 생성 방법은 상기 저장 수단에 저장된 메트릭 값들을 업데이트하는 단계를 더 포함할 수 있다.
이때, 상기 메트릭 값들을 수신하는 단계는 상기 송신 신호의 레벨들 및 상기 ADC의 출력 레벨들을 입력받아 상기 연산된 메트릭 값들을 출력하는 논리 회로로부터 상기 메트릭 값들을 수신할 수 있다.
이때, 상기 연판정 값 생성 방법은 상기 수신 신호의 레벨을 출력하는 제1 ADC의 분해능과 상기 ADC의 분해능을 비교하는 단계 및 상기 제1 ADC의 분해능이 상기 ADC의 분해능보다 작으면 상기 제1 ADC의 분해능과 상기 ADC의 분해능 차이를 기초로 상기 메트릭 값들 중 기 결정된 메트릭 값들 별로 덧셈 연산을 수행하는 단계를 더 포함하고, 상기 메트릭 값들을 수신하는 단계는 상기 덧셈 연산이 수행된 메트릭 값들을 수신할 수 있다.
이때, 상기 수신 신호는 메모리로부터 읽어온 데이터일 수 있다.
본 발명의 일 실시예에 따른 연판정 값 생성 장치는 송신 신호의 레벨들 및 기 결정된 분해능을 갖는 ADC의 출력 레벨들을 기초로 연산된 메트릭 값들을 수신 하는 수신부, 상기 수신된 메트릭 값들 중 수신 신호의 레벨에 상응하는 메트릭 값들을 선택하는 선택부, 상기 선택된 메트릭 값들 중 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 상기 송신 비트가 제2 레벨인 경우의 최대 메트릭 값을 검출하는 검출부 및 상기 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 상기 송신 비트가 제2 레벨인 경우의 최대 메트릭 값 사이의 차를 기초로 연판정 값을 생성하는 연판정 값 생성부를 포함한다.
이때, 상기 수신부는 상기 연산된 메트릭 값들이 저장된 저장 수단으로부터 상기 메트릭 값들을 수신할 수 있다.
이때, 상기 연판정 값 생성 장치는 상기 저장 수단에 저장된 메트릭 값들을 업데이트하는 업데이트부를 더 포함할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 연판정 값 생성 장치에 대한 블록도이다.
도 1을 참조하면, 연판정 값 생성 장치는 수신부(110), 선택부(120), 검출부(130), 연판정 값 생성부(140) 및 제1 ADC(150)를 포함한다.
수신부(110)는 송신 신호의 레벨들 및 기 결정된 분해능을 갖는 ADC(analog-to-digital converter)의 출력 레벨들을 기초로 연산된 메트릭 값들을 수신한다.
여기서, ADC의 출력 레벨들 수는 ADC의 분해능에 따라 달라지고 ADC의 분해능은 상황에 따라 달라질 수 있는데, 연판정 값 생성 장치에 구성된 제1 ADC(150) 의 분해능 이상인 것이 바람직하다.
이때, ADC는 송신 신호의 레벨들 수를 기초로 ADC의 출력 레벨들 수가 기 결정된 값보다 작은 저 분해능(low-resolution) ADC일 수 있고, 임의의 ADC 출력 레벨을 가질 수 있다.
여기서, 저 분해능 ADC는 [수학식 2]를 만족하는 ADC이다.
ADC의 출력 레벨들 수 / (송신 신호의 레벨들 수 - 1) < 8
[수학식 2]에서 알 수 있듯이, 저 분해능 ADC는 송신 신호의 레벨들 수에 따라 달라질 수 있다.
일 예로, 송신 신호의 변조 방식이 16-PAM(pulse amplitude modulation)인 경우 저 분해능 ADC는 1~6 비트 사이의 ADC이다.
다른 일 예로, 송신 신호의 변조 방식이 QPSK(quadrature phase shift keying)인 경우 저 분해능 ADC는 1~4 비트 사이의 ADC이다.
또 다른 일 예로, 송신 신호의 변조 방식이 BPSK(binary phase shift keying)인 경우 저 분해능 ADC는 1 비트 또는 2 비트 ADC이다.
이때, 메트릭 값들은 송신 신호의 변조 방식에 따라 송신 신호의 비트들 각각에 대한 송신 신호의 레벨들 및 ADC의 출력 레벨들을 기초로 연산된 메트릭 값들일 수 있다.
이때, 수신부(110)는 연산된 메트릭 값들이 저장된 저장 수단으로부터 메트릭 값들을 수신할 수 있다. 여기서, 저장 수단은 송신 신호의 변조 방식, ADC의 출력 레벨들 수 및 송신 신호의 레벨들 수에 따라 저장 공간이 달라질 수 있다.
이때, 수신부(110)는 송신 신호의 레벨들 및 ADC의 출력 레벨들을 입력받아 연산된 메트릭 값들을 출력하는 논리 회로로부터 메트릭 값들을 수신할 수 있다.
이때, 수신부(110)는 연산된 메트릭 값들이 저장된 외부 저장 수단으로부터 메트릭 값들을 수신할 수 있다.
여기서, 메트릭 값은 가우시안(Gaussian) PDF(probability distribution function)로 가정하는 경우 [수학식 3]에 의해 연산된다.
Figure 112007036357342-pat00002
여기서, a(x,y)는 메트릭 값을 말하고, x는 송신 신호의 레벨을 말하고, y는 ADC의 출력 레벨을 말하고, yn은 ADC의 n번째 출력 레벨을 말하고, xm은 송신 신호의 m번째 레벨을 말하고, yn (1)은 ADC의 n번째 출력 레벨의 기 결정된 하위(lower) 레벨을 말하고, yn (2)는 ADC의 n번째 출력 레벨의 기 결정된 상위(upper) 레벨을 말하고, Km 및 σm는 기 결정된 상수를 말한다.
이때, 수신부(110)는 연산된 메트릭 값들 중 기 결정된 메트릭 값들 별로 덧셈 연산이 수행된 메트릭 값들을 수신할 수 있다.
제1 ADC(150)는 아날로그 수신 신호를 입력받고, 입력받은 아날로그 수신 신호를 디지털로 변환한 수신 신호의 레벨(①)을 선택부(120)로 출력한다.
이때, 수신 신호의 레벨은 메트릭 값들을 연산하는데 있어서 기초가 되는 ADC의 출력 레벨들 중 어느 하나가 될 수 있다.
여기서, 제1 ADC의 분해능과 메트릭 값들을 연산하는데 있어서 기초가 되는 ADC의 분해능은 같거나 다를 수 있다.
선택부(120)는 수신부(110)로 수신된 메트릭 값들 중 제1 ADC로부터 입력된 수신 신호의 레벨에 상응하는 메트릭 값들을 선택한다. 즉, 선택부(120)는 메트릭 값들 중 수신 신호의 비트들 각각에 대한 메트릭 값들을 출력한다.
이때, 수신 신호는 채널로부터 수신된 신호로서, 채널은 통신 채널 및 스토리지 채널 등이 될 수 있다. 채널에 대한 일 예로는 무선 구간, 하드 디스크(HDD), 콤팩트 디스크(CD), 디지털 비디오 디스크(DVD) 및 메모리 등이 될 수 있고, 본 발명의 연판정 값 생성 장치에서의 채널은 메모리인 것이 바람직하다.
이때, 메모리는 SLC(single level cell) 방식의 메모리 및 MLC(multi-level cell) 방식의 메모리를 포함할 수 있다.
검출부(130)는 선택부(120)에 의해 선택된 메트릭 값들 중 송신 비트가 제1 레벨(예를 들어, 1)인 경우의 최대 메트릭 값 및 송신 비트가 제2 레벨(예를 들어, 0)인 경우의 최대 메트릭 값을 검출한다.
여기서, 검출부(130)는 수신 신호의 비트들 각각에 대해 선택된 메트릭 값들 중 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 송신 비트가 제2 레벨인 경우의 최대 메트릭 값을 검출하는 것이 바람직하다.
연판정 값 생성부(140)는 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 송신 비트가 제2 레벨인 경우의 최대 메트릭 값 사이의 차를 기초로 연판정 값을 생성한다.
이때, 연판정 값 생성부(140)는 [수학식 4]에 의해 연판정 값을 생성할 수 있다.
Figure 112007036357342-pat00003
여기서,
Figure 112007036357342-pat00004
는 연판정 값을 말하고, x:b=1은 송신 비트가 1인 것을 말하고, x:b=0은 송신 비트가 0인 것을 말한다.
즉, [수학식 4]를 통해, 연판정 값은 수신 신호의 레벨에 상응하는 메트릭 값들 중 송신 비트가 1인 최대 메트릭 값과 송신 비트가 0인 최대 메트릭 값 사이 의 차를 이용하여 생성되는 것을 알 수 있다.
도 2는 본 발명에 따른 연판정 값 생성 장치에 대한 추가 구성의 일 예시도이다.
여기서, 도 2는 수신부로 메트릭 값들을 제공하는 구성에 대한 일 예시도이다.
도 2를 참조하면, 메트릭 값들을 제공하는 구성은 저장 수단(210) 및 업데이트부(220)를 포함한다.
저장 수단(210)은 송신 신호의 레벨들 및 ADC의 출력 레벨들을 기초로 연산된 메트릭 값들을 저장한다.
업데이트부(220)는 수신 신호의 레벨(①) 및 송신 신호의 레벨(②)을 기초로 저장 수단(210)에 저장된 메트릭 값들을 업데이트한다.
여기서, 수신 신호의 레벨은 도 1에 도시한 제1 ADC(150)로부터 출력된 신호이고, 송신 신호의 레벨(②)은 연판정 값 생성부(140)에 의해 생성된 연판정 값들을 기초로 생성된 송신 신호의 레벨들 중 어느 하나로서, ECC(error control code 또는 error correction code) 디코더(230)를 이용한 연판정 값들의 디코딩을 통해 생성될 수 있다. 예컨대, 송신 신호의 레벨은 송신 신호의 변조 방식이 16-PAM인 경우 ECC 디코더(230)는 연판정 값 생성부(140)로부터 출력된 수신 신호의 레벨에 대한 4 개의 연판정 값들을 입력받아 디코딩하고, ECC 디코딩을 통해 출력된 4 비트에 대한 16-PAM의 송신 신호의 레벨들 중 어느 하나를 업데이트부(220)로 출력한다. 물론, 업데이트부(220)로 출력되는 송신 신호의 레벨들 중 어느 하나는 매트 릭 값들을 연산하는데 기초가 되는 송신 신호 레벨들 중 어느 하나가 된다.
이때, 업데이트부(220)는 기 설정된 개수의 수신 신호의 레벨들에 대한 업데이트용 메트릭 값들을 연산한 후 그 연산된 업데이트용 메트릭 값들을 저장 수단(210)에 업데이트할 수 있다. 여기서, 업데이트부(220)는 기 설정된 개수의 수신 신호의 레벨들에 대한 업데이트용 메트릭 값들을 저장 수단(210)에 업데이트한 후 수신 신호의 레벨이 입력될 때마다 업데이트용 메트릭 값들을 연산하여 저장 수단(210)에 업데이트할 수도 있다.
이때, 저장 수단(210)에 업데이트된 업데이트용 메트릭 값들은 수신부(110)로 제공될 수 있다.
이때, 업데이트부(220)는 업데이트용 메트릭 값들을 저장할 수 있는 저장 수단을 구비할 수 있다. 즉, 업데이트부(220)는 기 설정된 개수의 수신 신호의 레벨에 상응하는 업데이트용 메트릭 값들을 저장 수단에 저장한 후 저장 수단에 저장된 업데이트용 메트릭 값들을 저장 수단(210)에 업데이트한다. 여기서, 저장 수단(210)에 업데이트된 메트릭 값들은 저장 수단(210)에 저장된 메트릭 값들 중 업데이트용 메트릭 값들에 상응하는 메트릭 값들인 것이 바람직하다.
도 3은 도 2에 도시한 업데이트부에 대한 일 예시도이다.
도 3을 참조하면, 업데이트부는 연산부(310) 및 메트릭 값 업데이트부(320)를 포함한다.
연산부(310)는 ECC 디코더(230)로부터 출력된 송신 신호의 레벨들 중 어느 하나(②) 및 제1 ADC(150)로부터 출력된 수신 신호의 레벨(①)을 기초로 업데이트 용 메트릭 값들을 연산한다.
즉, 연산부(310)는 수신 신호의 레벨 및 연판정 값들을 ECC 디코딩하여 생성된 송신 신호의 레벨들 중 어느 하나를 기초로 업데이트용 메트릭 값들을 연산한다.
메트릭 값 업데이트부(320)는 연산부(310)에 의해 연산된 업데이트용 메트릭 값들을 저장 수단(210)에 저장한다.
물론, 저장 수단에 저장된 업데이트용 메트릭 값들은 수신부(110)로 제공되는 것은 자명하다.
도 4는 본 발명에 따른 연판정 값 생성 장치에 대한 설명을 위한 일 예시도이다.
여기서, 도 4는 송신 신호의 변조 방식이 16-PAM인 경우에서 네 개의 송신 비트들 중 세 번째 비트에 대한 일 예시도이다.
도 4에서 알 수 있듯이, 송신 신호의 레벨들은 x1~x16이고, 수신 신호의 레벨들 또는 ADC의 출력 레벨들은 y1~y32인 것을 알 수 있다. 즉, 수신부(110)에서 수신하는 메트릭 값들은 (x1, y1), (x1, y2), ... (x16, y31) 및 (x16, y32)에 대한 메트릭 값들이다.
여기서, ADC의 출력 레벨들 수가 32개 이기 때문에 아날로그 수신 신호를 디지털 수신 신호로 변환하여 수신 신호의 레벨을 출력하는 ADC가 5-bit ADC인 것이 바람직하다.
본 발명에 따른 연판정 값 생성 장치는 수신 신호의 레벨이 입력되면 그 입 력된 수신 신호의 레벨에 상응하는 메트릭 값들을 선택한다. 예컨대, 수신 신호의 레벨이 y3인 경우 y3에 상응하는 메트릭 값들 즉, (x1, y3), (x2, y3), ... (x16, y3)을 출력하고, 그 출력된 메트릭 값들 중 송신 비트 b가 1인 경우의 최대 메트릭 값과 송신 비트 b가 0인 최대 메트릭 값을 검출한다.
송신 비트가 1인 최대 메트릭 값과 송신 비트가 0인 최대 메트릭 값 사이의 차를 연판정 값(
Figure 112007036357342-pat00005
)으로 출력한다.
도 5는 본 발명에 따른 연판정 값 생성 장치에 대한 추가 구성의 다른 일 예시도이다.
여기서, 도 5는 메트릭 값들을 연산하는데 기초가 되는 ADC의 분해능과 수신 신호의 레벨을 출력하는 도 1에 도시한 제1 ADC(150)의 분해능의 차이로 인해 발생할 수 있는 문제를 해결한다.
도 5를 참조하면, 연판정 값 생성 장치는 비교부(510), 멀티플렉서(MUX)(520) 및 덧셈부(530)를 더 포함한다.
비교부(510)는 ADC의 분해능 및 제1 ADC의 분해능을 비교한다. 즉, 비교부(510)는 두 ADC의 분해능의 비교를 통해 송신 신호의 레벨들 및 ADC의 출력 레벨들을 기초로 연산된 메트릭 값들을 그대로 사용할 것인가 아니면 덧셈 연산이 수행된 메트릭 값들을 사용할 것인가에 대한 제어 신호를 출력한다.
덧셈부(530)는 송신 신호의 레벨들 및 ADC의 출력 레벨들을 기초로 연산된 메트릭 값들 예컨대, 저장 수단에 저장된 메트릭 값들 또는 논리회로로부터 출력된 메트릭 값들을 수신하고, 수신된 메트릭 값들을 비교부(510)로부터 출력된 제어신 호를 기초로 덧셈 연산을 수행한다.
예를 들어, 덧셈부(530)가 비교부(510)로부터 두 메트릭 값들의 덧셈 연산을 수행하는 제어신호를 수신하면, 수신된 메트릭 값들 중 기 결정된 두 메트릭 값들 별로 덧셈 연산을 수행하고, 뎃셈 연산이 수행된 메트릭 값들을 멀티플렉서(520)로 출력한다. 즉, 도 4를 참조하면, 덧셈부(530)는 두 메트릭 값들 (x1, y1) 및 (x1, y2)의 합, (x1, y3) 및 (x1, y4)의 합과 같이 두 메트릭 값들이 더해진 메트릭 값들을 멀티플렉서(520)로 출력한다.
여기서, 덧셈부(530)는 비교부(510)로부터 출력된 제어 신호를 기초로 제어 신호에 상응하는 개수의 메트릭 값들을 덧셈 연산 하고, 덧셈 연산이 수행된 메트릭 값들이 출력되도록 구성된다. 즉, 덧셈부(530)는 제어 신호에 따라 두 개의 메트릭 값들을 덧셈 연산할 수 있고, 네 개의 메트릭 값들을 덧셈 연산할 수도 있다. 예컨대, ADC의 분해능과 제1 ADC의 분해능이 2-bit 차이가 나는 경우 일 예로, 메트릭 값들을 연산하는데 기초가 되는 ADC가 6-bit ADC이고, 제1 ADC(150)가 4-bit ADC인 경우 덧셈부(530)는 비교부(510)로부터 2-bit 차이에 대한 제어 신호를 수신하여 제어 신호에 상응하는 네 개의 메트릭 값들을 덧셈 연산하여 출력하게 된다.
도 5에 도시된 덧셈부(530)는 비교부(510)로부터 제어 신호를 수신하도록 구성되었지만, 비교부(510)로부터 제어 신호를 수신하지 않고 메트릭 값들을 수신하여 기 결정된 개수의 메트릭 값들의 덧셈 연산을 수행하도록 구성할 수도 있다.
멀티플렉서(520)는 비교부(510)로부터 출력된 제어 신호를 기초로 저장 수단에 저장되거나 논리회로로부터 출력된 메트릭 값들 및 덧셈부(530)로부터 출력된 덧셈 연산이 수행된 메트릭 값들 중 어느 하나(A)를 출력하여 수신부(110)로 제공한다.
즉, ADC의 분해능과 제1 ADC의 분해능이 동일한 경우 멀티플렉서(520)는 저장 수단(210)에 저장되거나 논리회로로부터 출력된 메트릭 값들을 출력하고, ADC의 분해능과 제1 ADC의 분해능이 상이한 경우 멀티플렉서(520)는 덧셈 연산이 수행된 메트릭 값들을 출력한다.
만약, 덧셈부(530)가 비교부(510)로부터 출력된 제어신호를 기초로 수신된 메트릭 값들을 출력하거나 덧셈 연산이 수행된 메트릭 값들을 출력할 수 있도록 구성된 경우에는 멀티플렉서(520)를 구비할 필요가 없다.
도 6은 본 발명의 일 실시예에 따른 연판정 값 생성 방법에 대한 동작 흐름도이다.
도 6을 참조하면, 연판정 값 생성 방법은 기 연산된 메트릭 값들을 수신한다(S610).
이때, 메트릭 값들은 송신 신호의 레벨들 및 ADC의 출력 레벨들을 기초로 연산된 메트릭 값들을 저장하는 저장 수단으로부터 수신할 수 있다.
이때, 메트릭 값들은 송신 신호의 레벨들 및 ADC의 출력 레벨들을 기초로 메트릭 값들은 연산하여 출력하는 논리회로로부터 수신할 수 있다.
이때, 메트릭 값들은 연산된 메트릭 값들을 저장하는 외부 저장 수단으로부터 수신할 수 있다.
여기서, ADC는 송신 신호의 레벨들 수를 기초로 ADC의 출력 레벨들 수가 기 결정된 값보다 작은 저 분해능 ADC이고, 저 분해능 ADC는 상술한 [수학식 2]를 만족하는 ADC이다.
즉, 저 분해능 ADC는 송신 신호의 레벨들 수에 따라 달라질 수 있는데, 일 예로, 송신 신호의 변조 방식이 16-PAM인 경우 저 분해능 ADC는 1~6 비트 사이의 ADC이다.
다른 일 예로, 송신 신호의 변조 방식이 QPSK인 경우 저 분해능 ADC는 1~4 비트 사이의 ADC이다.
또 다른 일 예로, 송신 신호의 변조 방식이 BPSK인 경우 저 분해능 ADC는 1 비트 또는 2 비트 ADC이다.
이때, 메트릭 값들은 상술한 [수학식 3]에 의해 연산될 수 있다.
메트릭 값들이 수신되면 수신된 메트릭 값들 중 수신 신호의 레벨에 상응하는 메트릭 값들을 선택한다(S620).
이때, 수신 신호의 레벨은 메트릭 값들을 연산하는데 있어서 기초가 되는 ADC의 출력 레벨들 중 어느 하나가 될 수 있다.
이때, 수신 신호는 채널로부터 수신된 신호로서, 채널은 통신 채널 및 스토리지 채널 등이 될 수 있다. 채널에 대한 일 예로는 무선 구간, 하드 디스크(HDD), 콤팩트 디스크(CD), 디지털 비디오 디스크(DVD) 및 메모리 등이 될 수 있고, 본 발명의 연판정 값 생성 방법에서의 채널은 메모리인 것이 바람직하다.
이때, 메모리는 SLC(single level cell) 방식의 메모리 및 MLC(multi-level cell) 방식의 메모리를 포함할 수 있다.
수신 신호의 레벨에 상응하는 메트릭 값들이 선택되면 선택된 메트릭 값들 중 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 송신 비트가 제2 레벨인 경우의 최대 메트릭 값을 검출한다(S630).
여기서, 제1 레벨은 비트 값이 1인 경우이고, 제2 레벨은 비트 값이 0인 경우를 말하며 반대의 경우도 포함된다.
검출된 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 송신 비트가 제2 레벨인 경우의 최대 메트릭 값 사이의 차를 기초로 연판정 값을 생성한다(S640).
이때, 연판정 값은 상술한 [수학식 4]에 의해 생성될 수 있다.
도 7은 본 발명에 따른 연판정 값 생성 방법에서 메트릭 값들을 생성하는 과정에 대한 일 예시도이다.
도 7을 참조하면, 메트릭 값들을 제공하기 위해 송신 신호의 레벨들 및 ADC의 출력 레벨들을 기초로 메트릭 값들을 연산한다(S710).
연산된 메트릭 값들은 저장 수단에 저장된다(S720).
저장 수단에 저장된 메트릭 값들의 업데이트 여부를 판단하고(S730), 판단 결과 메트릭 값들이 업데이트되지 않는 경우 송신 신호의 레벨들 및 ADC의 출력 레벨들을 기초로 연산된 메트릭 값들을 저장 수단으로부터 제공한다(S750).
단계 S730 판단 결과, 메트릭 값들이 업데이트되면 업데이트된 메트릭 값들을 저장 수단에 저장하고 저장 수단에 저장된 업데이트된 메트릭 값들을 제공한다(S740, S750).
이때, 업데이트된 메트릭 값들은 수신 신호의 레벨 및 송신 신호의 레벨을 기초로 연산될 수 있다.
여기서, 송신 신호의 레벨은 수신 신호의 레벨에 대한 연판정 값들을 기초로 생성된 송신 신호의 레벨들 중 어느 하나이다. 예를 들어, 송신 신호의 변조 방식이 16-PAM인 경우 송신 신호의 레벨은 4개의 연판정 값들이 ECC 디코딩되어 생성된 4 비트에 대한 레벨로서, 16개의 레벨들 중 어느 하나가 된다.
이때, 저장 수단에 업데이트된 메트릭 값들을 저장하는 과정은 수신 신호의 레벨들이 기 결정된 개수만큼 입력된 후에 수행될 수 있다. 즉, 기 결정된 개수의 수신 신호의 레벨에 상응하는 업데이트용 메트릭 값들이 연산된 후 그 연산된 업데이트용 메트릭 값들을 저장 수단에 업데이트한다.
이때, 저장 수단에 업데이트된 메트릭 값들을 저장하는 과정은 수신 신호의 레벨이 입력될 때마다 업데이트용 메트릭 값들을 연산한 후 연산된 업데이트용 메트릭 값들을 저장 수단에 업데이트할 수도 있다.
도 8은 본 발명에 따른 연판정 값 생성 방법에서 메트릭 값들을 생성하는 과정에 대한 다른 일 예시도이다.
여기서, 도 8은 메트릭 값들을 연산하는데 기초가 되는 ADC의 분해능과 수신 신호의 레벨을 출력하는 제1 ADC의 분해능 차이로 인해 발생할 수 있는 문제를 해결하기 위한 것이다.
도 8을 참조하면, 메트릭 값들을 제공하기 위해 송신 신호의 레벨들 및 ADC의 출력 레벨들을 기초로 메트릭 값들을 연산한다(S810).
이때, 연산된 메트릭 값들은 저장 수단에 저장될 수 있다.
이때, 메트릭 값들은 송신 신호의 레벨들 및 ADC의 출력 레벨들을 입력으로 하여 연산된 메트릭 값들을 출력하는 논리회로로부터 획득할 수 있다.
연산된 메트릭 값들의 제공 여부를 판단하기 위해 ADC의 분해능 및 제1 ADC의 분해능을 비교한다(S820).
제1 ADC의 분해능이 ADC의 분해능보다 작은지 판단하여(S830) 제1 ADC의 분해능이 ADC의 분해능보다 작지 않으면 즉, 제1 ADC의 분해능이 ADC의 분해능과 같으면 단계 S810에서 연산된 메트릭 값들을 제공한다(S860).
반면, 단계 S830 판단 결과, 제1 ADC의 분해능이 ADC의 분해능보다 작으면 제1 ADC의 분해능 및 ADC의 분해능 사이의 차를 기초로 단계 S810에서 연산된 메트릭 값들의 덧셈 연산을 수행하고(S840), 덧셈 연산이 수행된 메트릭 값들을 제공한다(S850).
　본 발명에 따른 연판정 값 생성 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 상기 매체는 프로그램 명령, 데이터 구조 등을 지정하는 신호를 전송하는 반송파를 포함하는 광 또는 금속선, 도파관 등의 전송 매체일 수도 있다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 일 실시예에 따른 연판정 값 생성 장치 및 그 방법은, 저 분해능 ADC에 의해 출력되는 수신 신호의 레벨에 상응하는 연판정 값들을 생성할 수 있다.
또한, 본 발명은 저장 수단에 기 저장된 메트릭 값들을 이용하여 저 분해능 ADC로부터 출력되는 수신 신호의 레벨에 상응하는 연판정 값들을 생성할 수 있다.
또한, 본 발명은 저장 수단에 저장된 메트릭 값들을 업데이트하여 저 분해능 ADC로부터 출력되는 수신 신호의 레벨에 상응하는 연판정 값들의 정확성을 높일 수 있다.

Claims (29)

  1. 기 결정된 분해능을 갖는 ADC를 이용한 연판정 값 생성 방법에 있어서,
    송신 신호의 레벨들 및 상기 ADC의 출력 레벨들을 기초로 연산된 메트릭(metric) 값들을 수신하는 단계;
    상기 수신된 메트릭 값들 중 수신 신호의 레벨에 상응하는 메트릭 값들을 선택하는 단계;
    상기 선택된 메트릭 값들 중 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 상기 송신 비트가 제2 레벨인 경우의 최대 메트릭 값을 검출하는 단계; 및
    상기 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 상기 송신 비트가 제2 레벨인 경우의 최대 메트릭 값 사이의 차를 기초로 연판정 값을 생성하는 단계
    를 포함하는 연판정 값 생성 방법.
  2. 제1항에 있어서,
    상기 ADC는
    상기 송신 신호의 레벨들 수를 기초로 상기 ADC의 출력 레벨들 수가 기 결정된 값보다 작은 저 분해능(low-resolution) ADC인 것을 특징으로 하는 연판정 값 생성 방법.
  3. 제2항에 있어서,
    상기 ADC는
    상기 송신 신호의 변조 방식이 16-PAM(pulse amplitude modulation)인 경우 1~6 비트 사이의 ADC인 것을 특징으로 하는 연판정 값 생성 방법.
  4. 제2항에 있어서,
    상기 ADC는
    상기 송신 신호의 변조 방식이 QPSK(quadrature phase shift keying)인 경우 1~4 비트 사이의 ADC인 것을 특징으로 하는 연판정 값 생성 방법.
  5. 제2항에 있어서,
    상기 ADC는
    상기 송신 신호의 변조 방식이 BPSK(binary phase shift keying)인 경우 1 비트 또는 2 비트 ADC인 것을 특징으로 하는 연판정 값 생성 방법.
  6. 제1항에 있어서,
    상기 연산된 메트릭 값들을 수신하는 단계는
    상기 연산된 메트릭 값들이 저장된 저장 수단으로부터 상기 메트릭 값들을 수신하는 것을 특징으로 하는 연판정 값 생성 방법.
  7. 제6항에 있어서,
    상기 연판정 값 생성 방법은
    상기 저장 수단에 저장된 메트릭 값들을 업데이트하는 단계
    를 더 포함하는 것을 특징으로 하는 연판정 값 생성 방법.
  8. 제7항에 있어서,
    상기 메트릭 값들을 업데이트하는 단계는
    상기 수신 신호의 레벨에 대한 연판정 값들을 기초로 상기 송신 신호의 레벨들 중 어느 하나를 생성하고, 생성된 상기 송신 신호의 레벨들 중 어느 하나 및 상기 수신 신호의 레벨을 기초로 업데이트용 메트릭 값들을 연산하며, 상기 업데이트용 메트릭 값들을 이용하여 상기 저장 수단에 저장된 메트릭 값들을 업데이트하는 것을 특징으로 하는 연판정 값 생성 방법.
  9. 제8항에 있어서,
    상기 메트릭 값들을 업데이트하는 단계는
    기 설정된 개수의 상기 수신 신호의 레벨들에 대한 업데이트용 메트릭 값들을 연산하고, 상기 저장 수단에 저장된 메트릭 값들을 상기 업데이트용 메트릭 값들로 대체하는 것을 특징으로 하는 연판정 값 생성 방법.
  10. 제8항에 있어서,
    상기 송신 신호의 레벨들 중 어느 하나는
    상기 수신 신호의 레벨에 대한 상기 연판정 값들이 ECC(error control code) 디코딩(decoding)되어 생성되는 것을 특징으로 하는 연판정 값 생성 방법.
  11. 제1항에 있어서,
    상기 메트릭 값들을 수신하는 단계는
    상기 송신 신호의 레벨들 및 상기 ADC의 출력 레벨들을 입력받아 상기 연산된 메트릭 값들을 출력하는 논리 회로로부터 상기 메트릭 값들을 수신하는 것을 특징으로 하는 연판정 값 생성 방법.
  12. 제1항에 있어서,
    상기 메트릭 값들은
    아래 수학식에 의해 연산되는 것을 특징으로 하는 연판정 값 생성 방법.
    Figure 112007036357342-pat00006
    (a(x,y)는 메트릭 값, x는 송신 신호의 레벨, y는 ADC의 출력 레벨, yn은 ADC의 n번째 출력 레벨, xm은 송신 신호의 m번째 레벨, yn (1)은 ADC의 n번째 출력 레 벨의 기 결정된 하위(lower) 레벨, yn (2)는 ADC의 n번째 출력 레벨의 기 결정된 상위(upper) 레벨, Km 및 σm는 기 결정된 상수)
  13. 제1항에 있어서,
    상기 연판정 값 생성 방법은
    상기 수신 신호의 레벨을 출력하는 제1 ADC의 분해능과 상기 ADC의 분해능을 비교하는 단계; 및
    상기 제1 ADC의 분해능이 상기 ADC의 분해능보다 작으면 상기 제1 ADC의 분해능과 상기 ADC의 분해능 차이를 기초로 상기 메트릭 값들 중 기 결정된 메트릭 값들 별로 덧셈 연산을 수행하는 단계
    를 더 포함하고,
    상기 메트릭 값들을 수신하는 단계는
    상기 덧셈 연산이 수행된 메트릭 값들을 수신하는 것을 특징으로 하는 연판정 값 생성 방법.
  14. 제1항에 있어서,
    상기 수신 신호는
    메모리로부터 읽어온 데이터인 것을 특징으로 하는 연판정 값 생성 방법.
  15. 제1항 내지 제14항 중 어느 하나의 항의 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체.
  16. 송신 신호의 레벨들 및 기 결정된 분해능을 갖는 ADC의 출력 레벨들을 기초로 연산된 메트릭 값들을 수신하는 수신부;
    상기 수신된 메트릭 값들 중 수신 신호의 레벨에 상응하는 메트릭 값들을 선택하는 선택부;
    상기 선택된 메트릭 값들 중 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 상기 송신 비트가 제2 레벨인 경우의 최대 메트릭 값을 검출하는 검출부; 및
    상기 송신 비트가 제1 레벨인 경우의 최대 메트릭 값 및 상기 송신 비트가 제2 레벨인 경우의 최대 메트릭 값 사이의 차를 기초로 연판정 값을 생성하는 연판정 값 생성부
    를 포함하는 연판정 값 생성 장치.
  17. 제16항에 있어서,
    상기 ADC는
    상기 송신 신호의 레벨들 수를 기초로 상기 ADC의 출력 레벨들 수가 기 결정된 값보다 작은 저 분해능(low-resolution) ADC인 것을 특징으로 하는 연판정 값 생성 장치.
  18. 제17항에 있어서,
    상기 ADC는
    상기 송신 신호의 변조 방식이 16-PAM(pulse amplitude modulation)인 경우 1~6 비트 사이의 ADC인 것을 특징으로 하는 연판정 값 생성 장치.
  19. 제17항에 있어서,
    상기 ADC는
    상기 송신 신호의 변조 방식이 QPSK(quadrature phase shift keying)인 경우 1~4 비트 사이의 ADC인 것을 특징으로 하는 연판정 값 생성 장치.
  20. 제17항에 있어서,
    상기 ADC는
    상기 송신 신호의 변조 방식이 BPSK(binary phase shift keying)인 경우 1 비트 또는 2 비트 ADC인 것을 특징으로 하는 연판정 값 생성 장치.
  21. 제16항에 있어서,
    상기 수신부는
    상기 연산된 메트릭 값들이 저장된 저장 수단으로부터 상기 메트릭 값들을 수신하는 것을 특징으로 하는 연판정 값 생성 장치.
  22. 제21항에 있어서,
    상기 저장 수단에 저장된 메트릭 값들을 업데이트하는 업데이트부
    를 더 포함하는 것을 특징으로 하는 연판정 값 생성 장치.
  23. 제22항에 있어서,
    상기 업데이트부는
    상기 연판정 값 생성부에 의해 생성된 상기 수신 신호의 레벨에 대한 연판정 값들을 기초로 상기 송신 신호의 레벨들 중 어느 하나를 생성하고, 생성된 상기 송신 신호의 레벨들 중 어느 하나 및 상기 수신 신호의 레벨을 기초로 업데이트용 메트릭 값들을 연산하는 연산부; 및
    상기 업데이트용 메트릭 값들을 이용하여 상기 저장 수단에 저장된 메트릭 값들을 업데이트하는 메트릭 값 업데이트부
    를 포함하는 것을 특징으로 하는 연판정 값 생성 장치.
  24. 제23항에 있어서,
    상기 연산부는
    기 설정된 개수의 상기 수신 신호의 레벨들에 대한 업데이트용 메트릭 값들을 연산하고,
    상기 메트릭 값 업데이트부는
    상기 저장 수단에 저장된 메트릭 값들을 상기 업데이트용 메트릭 값들로 대 체하는 것을 특징으로 하는 연판정 값 생성 장치.
  25. 제23항에 있어서,
    상기 생성된 상기 송신 신호의 레벨들 중 어느 하나는
    상기 수신 신호의 레벨에 대한 상기 연판정 값들이 ECC 디코딩되어 생성되는 것을 특징으로 하는 연판정 값 생성 장치.
  26. 제16항에 있어서,
    상기 수신부는
    상기 송신 신호의 레벨들 및 상기 ADC의 출력 레벨들을 입력받아 상기 연산된 메트릭 값들을 출력하는 논리 회로로부터 상기 메트릭 값들을 수신하는 것을 특징으로 하는 연판정 값 생성 장치.
  27. 제16항에 있어서,
    상기 수신부는
    아래 수학식에 의해 연산되는 상기 메트릭 값들을 수신하는 것을 특징으로 하는 연판정 값 생성 장치.
    Figure 112007036357342-pat00007
    (a(x,y)는 메트릭 값, x는 송신 신호의 레벨, y는 ADC의 출력 레벨, yn은 ADC의 n번째 출력 레벨, xm은 송신 신호의 m번째 레벨, yn (1)은 ADC의 n번째 출력 레벨의 기 결정된 하위(lower) 레벨, yn (2)는 ADC의 n번째 출력 레벨의 기 결정된 상위(upper) 레벨, Km 및 σm는 기 결정된 상수)
  28. 제16항에 있어서,
    상기 연판정 값 생성 장치는
    상기 수신 신호의 레벨을 출력하는 제1 ADC의 분해능과 상기 ADC의 분해능을 비교하는 비교부; 및
    상기 제1 ADC의 분해능이 상기 ADC의 분해능보다 작으면 상기 제1 ADC의 분해능과 상기 ADC의 분해능 차이를 기초로 상기 메트릭 값들 중 기 결정된 메트릭 값들 별로 덧셈 연산을 수행하는 덧셈부
    를 더 포함하고,
    상기 수신부는
    상기 덧셈부로부터 출력된 덧셈 연산이 수행된 메트릭 값들을 수신하는 것을 특징으로 하는 연판정 값 생성 장치.
  29. 제16항에 있어서,
    상기 수신 신호는
    메모리로부터 읽어온 데이터인 것을 특징으로 하는 연판정 값 생성 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100838292B1 (ko) * 2007-06-20 2008-06-17 삼성전자주식회사 메모리 셀의 읽기 레벨 제어 장치 및 그 방법
US10204006B2 (en) 2015-10-28 2019-02-12 Avago Technologies International Sales Pte. Limited Systems and methods for side data based soft data flash memory access
US9740559B2 (en) * 2015-10-28 2017-08-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for compaction based flash memory data recovery
US10108489B2 (en) 2015-10-28 2018-10-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for efficient soft data based flash memory data recovery
CN106656209B (zh) * 2016-12-14 2020-01-07 天津大学 一种采用迭代译码的纠正同步错误的级联码方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6594318B1 (en) 1999-12-02 2003-07-15 Qualcomm Incorporated Method and apparatus for computing soft decision input metrics to a turbo decoder
KR100706618B1 (ko) 2005-12-09 2007-04-12 한국전자통신연구원 반복 복호기를 위한 고차변조 방식에 적합한 연판정 디매핑방법 및 그를 이용한 오류 정정 장치

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185747A (en) * 1989-11-29 1993-02-09 Technophone Ltd. Data symbol estimation
US5414738A (en) * 1993-11-09 1995-05-09 Motorola, Inc. Maximum likelihood paths comparison decoder
JP2978792B2 (ja) * 1996-10-31 1999-11-15 株式会社次世代デジタルテレビジョン放送システム研究所 軟判定方式及び受信装置
KR100474819B1 (ko) * 1997-07-04 2005-07-01 삼성전자주식회사 데이터기록/재생장치의신호검출방법및그장치
ES2259227T3 (es) * 1998-04-03 2006-09-16 Agere Systems Inc. Decodificacion iterativa de señales.
US6487255B1 (en) * 1998-08-31 2002-11-26 Ericsson Inc. Information generation for coherent demodulation of differentially encoded signals
KR100363365B1 (ko) 2000-11-17 2002-12-05 대우전자주식회사 Ｎ:ｎ+1 채널 코드용 에러 정정 방법 및 그 장치
KR100800882B1 (ko) * 2001-08-14 2008-02-04 삼성전자주식회사 8진 위상 천이 변조 방식을 사용하는 통신 시스템에서의 복조 장치 및 방법
KR20030017886A (ko) 2001-08-23 2003-03-04 한국전자통신연구원 비트 단위 복호를 위한 소프트 비트 값 산출 방법 및 이방법을 사용하는 통신 시스템
JP3607238B2 (ja) * 2001-10-22 2005-01-05 株式会社東芝 Ｏｆｄｍ信号受信システム
JP2003332973A (ja) * 2002-05-15 2003-11-21 Hitachi Ltd 無線通信装置
US7657822B2 (en) * 2002-05-31 2010-02-02 Broadcom Corporation True bit level decoding of TTCM (turbo trellis code modulation) of variable rates and signal constellations
US8005128B1 (en) * 2003-09-23 2011-08-23 Rambus Inc. Methods for estimation and interference cancellation for signal processing
KR100659266B1 (ko) * 2004-04-22 2006-12-20 삼성전자주식회사 다양한 코드율을 지원하는 저밀도 패러티 검사 코드에 의한데이터 송수신 시스템, 장치 및 방법
KR20070084045A (ko) * 2004-11-05 2007-08-24 이세라 인코포레이티드 코드화된 직교 진폭 변조 신호에 대한 로그 가능성 비를계산하는 방법 및 시스템
US7233270B2 (en) * 2005-01-28 2007-06-19 Realtek Semiconductor Corp. Receiver capable of correcting mismatch of time-interleaved parallel ADC and method thereof
GB2422923B (en) * 2005-02-03 2008-10-29 Hewlett Packard Development Co Diagnosis of a data read system
KR100738250B1 (ko) 2005-06-28 2007-07-12 원광대학교산학협력단 Ｌｌｒ의 부호 비교를 이용한 터보 복호기의 반복복호제어장치 및 방법
KR100660056B1 (ko) 2005-11-07 2006-12-20 한국전자통신연구원 계층적 변조 신호의 독립적 스트림 추출 및 연판정 장치 및그 방법
US7924753B2 (en) * 2005-11-15 2011-04-12 Qualcomm Incorporated Method and system for decoding
KR100838292B1 (ko) * 2007-06-20 2008-06-17 삼성전자주식회사 메모리 셀의 읽기 레벨 제어 장치 및 그 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6594318B1 (en) 1999-12-02 2003-07-15 Qualcomm Incorporated Method and apparatus for computing soft decision input metrics to a turbo decoder
KR100706618B1 (ko) 2005-12-09 2007-04-12 한국전자통신연구원 반복 복호기를 위한 고차변조 방식에 적합한 연판정 디매핑방법 및 그를 이용한 오류 정정 장치

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