KR101211045B1 - 듀티 사이클 보정 회로 - Google Patents

Abstract

클럭 신호의 듀티 비(duty rate)를 보정하여 출력하는 듀티 사이클 보정 회로(Duty Cycle Correction Circuit, DCC)에 관한 것으로, 제어 신호를 피드백 받아 입력 클럭 신호의 듀티 비를 보정하여 보정 클럭 신호를 생성하기 위한 듀티 사이클 제어부, 상기 보정 클럭 신호의 듀티 비를 검출하여 검출 신호를 출력하기 위한 듀티 사이클 검출부, 및 상기 검출 신호에 응답하여 상기 제어 신호를 생성하기 위한 제어 신호 생성부를 구비하는 듀티 사이클 보정 회로가 제공된다.

Description

듀티 사이클 보정 회로{DUTY CYCLE CORRECTION CIRCUIT}

본 발명은 반도체 집적회로 설계 기술에 관한 것으로, 특히 클럭 신호의 듀티 비(duty rate)를 보정하여 출력하는 듀티 사이클 보정 회로(Duty Cycle Correction Circuit, DCC)에 관한 것이다.

일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 여러 가지 동작을 위한 다양한 내부 회로들을 구비하고 있으며, 이러한 내부 회로들 중에는 클럭 신호를 입력받아 원하는 듀티 비로 보정 할 수 있는 듀티 사이클 보정 회로(Duty Cycle Correction Circuit, DCC)가 있다. 듀티 사이클 보정 회로는 예컨대, 반도체 장치 내에 구비된 지연 고정 루프(Delay Locked Loop, DLL)와 위상 고정 루프(Phase Locked Loop, PLL)에서 출력되는 내부 클럭 신호를 입력받아 그의 듀티 비를 50:50 으로 보정하는 역할을 수행하며, 50:50 의 듀티 비를 가지는 내부 클럭 신호는 반도체 장치의 안정적인 회로 동작을 하기 위한 기초가 된다.

한편, 일반적으로 듀티 사이클 보정 회로는 비교적 큰 회로 면적을 차지하고, 매우 복잡한 구조를 가지고 있으며, 전류 소모가 매우 크다. 따라서, 요즈음에는 듀티 사이클 보정 회로의 이와 같은 문제점을 개선하기 위한 노력들이 진행중이다.

본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 듀티 사이클 보정 회로의 내부 구성을 보다 단순화한 회로를 제공하고자 한다.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 듀티 사이클 보정 회로는, 제어 신호를 피드백 받아 입력 클럭 신호의 듀티 비를 보정하여 보정 클럭 신호를 생성하기 위한 듀티 사이클 제어부; 상기 보정 클럭 신호의 듀티 비를 검출하여 검출 신호를 출력하기 위한 듀티 사이클 검출부; 및 상기 검출 신호에 응답하여 상기 제어 신호를 생성하기 위한 제어 신호 생성부를 구비한다.

상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 듀티 사이클 검출 회로는, 입력 클럭 신호의 제1 논리 레벨을 검출하기 위한 제1 펄스 검출부; 상기 입력 클럭 신호의 제2 논리 레벨을 검출하기 위한 제2 펄스 검출부; 및 상기 제2 펄스 검출부의 출력 신호가 활성화된 이후 상기 입력 클럭 신호의 듀티 비에 대응하는 검출 신호를 출력하기 위한 검출 신호 출력부를 구비한다.

특히, 상기 검출 신호 출력부는, 상기 제2 펄스 검출부의 출력 신호에 응답하여 상기 제1 펄스 검출부의 출력 신호를 입력받기 위한 입력부; 상기 입력부를 통해 전달된 신호를 래칭하기 위한 래칭부; 및 상기 제2 펄스 검출부의 출력 신호에 응답하여 상기 래칭부의 출력 신호를 상기 검출 신호로 출력하기 위한 출력부를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 듀티 사이클 제어 회로는, 입력 클럭 신호를 예정된 시간만큼 지연시켜 출력하기 위한 지연부; 상기 입력 클럭 신호와 상기 지연부의 출력 클럭 신호에 응답하여 보정 클럭 신호를 출력하기 위한 클럭 신호 출력부; 및 제어 신호에 응답하여 상기 보정 클럭 신호의 천이 시점을 조절하기 위한 조절부를 구비한다.

특히, 상기 조절부는 상기 지연부에서 반영되는 지연 시간 동안 상기 입력 클럭 신호와 상기 지연부의 출력 클럭 신호를 혼합하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 듀티 사이클 검출 회로의 동작 방법은, 입력 클럭 신호의 한 주기에 대응하는 제1 및 제2 논리 레벨을 순차적으로 검출하는 단계; 및 상기 제2 논리 레벨에 대응하는 검출 신호에 응답하여 상기 입력 클럭 신호의 듀티 비를 검출하는 단계를 포함한다.

특히, 상기 입력 클럭 신호의 듀티 비에 대응하는 결괏값은 상기 제2 논리 레벨에 대응하는 검출 신호가 활성화된 이후 출력되는 것을 특징으로 한다.

본 발명의 실시 예에 따른 듀티 사이클 보정 회로는 내부 구성을 보다 단순화함으로써, 회로의 동작 속도를 빠르게 하고, 회로가 차지하는 면적 및 소모 전류를 최소화하는 것이 가능하다.

본 발명은 듀티 사이클 보정 회로의 구성을 보다 단순화하여 회로의 면적을 줄여 줌으로써, 이를 포함하는 반도체 칩의 크기를 최소화할 수 있고, 동작 속도를 높여 줄 수 있으며, 소모 전류를 최소화할 수 있는 효과를 얻을 수 있다.

또한, 듀티 비를 검출하는데 있어서 보다 정확한 결괏값을 얻을 수 있는 효과를 얻을 수 있다.

도 1 은 본 발명의 실시 예에 따른 듀티 사이클 보정 회로를 설명하기 위한 블록도.
도 2 는 도 1 의 듀티 사이클 검출부(120)를 설명하기 위한 블록도.
도 3 은 도 2 의 제1 펄스 검출부(210)를 설명하기 위한 회로도.
도 4 는 도 2 의 검출 신호 출력부(230)를 설명하기 위한 회로도.
도 5 는 도 2 내지 도 4 의 회로 동작을 설명하기 위한 타이밍도.
도 6 은 도 1 의 듀티 사이클 제어부(110)를 설명하기 위한 회로도.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.

도 1 은 본 발명의 실시 예에 따른 듀티 사이클 보정 회로를 설명하기 위한 블록도이다.

도 1 을 참고하면, 듀티 사이클 보정 회로는 듀티 사이클 제어부(110)와, 듀티 사이클 검출부(120)와, 제어 신호 생성부(130), 및 클럭 출력부(140)를 구비한다.

듀티 사이클 제어부(110)는 제어 신호(CTR)를 피드백 받아 입력 클럭 신호(CLK_IN)의 듀티 비를 보정하고, 이를 보정 클럭 신호(CLK_CCD)로 출력한다. 이후 다시 설명하겠지만, 회로 동작 초기의 보정 클럭 신호(CLK_CCD)는 입력 클럭 신호(CLK_IN)와 거의 동일한 신호이며, 듀티 싸이클 보정 동작 이후 보정 클럭 신호(CLK_CCD)는 50:50 의 듀티 비를 가질 수 있다.

듀티 사이클 검출부(120)는 듀티 사이클 제어부(110)이 출력 신호인 보정 클럭 신호(CLK_CCD)의 듀티 비를 검출하여 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)를 출력한다. 다시 말하면, 보정 클럭 신호(CLK_CCD)의 듀티 비에 따라 업 검출 신호(DET_UP)가 활성화되거나 다운 검출 신호(DET_DN)가 활성화된다.

제어 신호 생성부(130)는 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)에 응답하여 제어 신호(CTR)를 생성하고, 이렇게 생성된 제어 신호(CTR)는 듀티 사이클 제어부(110)로 입력된다. 이어서, 듀티 사이클 제어부(110)는 이 제어 신호(CTR)에 응답하여 입력 클럭 신호(CLK_IN)의 듀티 비를 보정하고, 이를 보정 클럭 신호(CLK_CCD)로 출력한다. 여기서, 제어 신호(CTR)는 설계에 따라 다양한 형태를 가질 수 있으며, 만약 제어 신호 생성부(130)가 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)에 응답하여 카운팅 동작을 수행하는 카운터(counter)로 설계되는 경우 제어 신호(CTR)는 다수의 비트로 이루어진 코드로 구성될 것이다.

클럭 출력부(140)는 보정 클럭 신호(CLK_CCD)에 응답하여 출력 클럭 신호(CLK_OUT)를 생성한다. 여기서, 보정 클럭 신호(CLK_CCD)는 듀티 보정 동작이 완료됨에 따라 50:50 의 듀티 비를 가지게 되며, 출력 클럭 신호(CLK_OUT) 역시 원하는 듀티 비를 가지게 된다.

도 2 는 도 1 의 듀티 사이클 검출부(120)를 설명하기 위한 블록도이다.

도 2 를 참조하면, 듀티 사이클 검출부(120)는 제1 펄스 검출부(210)와, 제2 펄스 검출부(220), 및 검출 신호 출력부(230)를 구비한다.

제1 펄스 검출부(210)는 보정 클럭 신호(CLK_CCD)의 논리'하이' 구간을 검출하기 위한 것으로, 보정 클럭 신호(CLK_CCD)를 입력받아 제1 출력 신호(OUT1)를 생성한다. 제2 펄스 검출부(220)는 보정 클럭 신호(CLK_CCD)의 논리'로우' 구간을 검출하기 위한 것으로, 반전된 보정 클럭 신호(/CLK_CCD)를 입력받아 제2 출력 신호(OUT2)를 생성한다. 이어서, 검출 신호 출력부(230)는 제2 출력 신호(OUT2)가 활성화된 이후 보정 클럭 신호(CLK_CCD)의 듀티 비에 대응하는 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)를 출력한다. 이후 다시 설명하겠지만, 업 검출 신호(DET_UP)는 보정 클럭 신호(CLK_CCD)의 듀티 비가 50% 보다 작은 경우(예컨대, 40:60) 활성화되고, 다운 검출 신호(DET_DN)는 보정 클럭 신호(CLK_CCD)의 듀티 비가 50% 보다 큰 경우(예컨대, 60:40) 활성화된다.

도 3 은 도 2 의 제1 펄스 검출부(210)를 설명하기 위한 회로도이다. 참고로, 제2 펄스 검출부(220)는 이하 설명될 제1 펄스 검출부(210)와 유사한 구성을 가질 수 있으며, 보정 클럭 신호(CLK_CCD) 대신에 반전된 보정 클럭 신호/(CLK_CCD)를 입력받아 제2 출력 신호(OTU2)를 생성하는 것이 다르다.

도 3 을 참조하면, 제1 펄스 검출부(210)는 방전부(310)와, 출력부(320)를 구비한다.

방전부(310)는 보정 클럭 신호(CLK_CCD)의 논리'하이' 구간에 응답하여 제1 커패시터(C1)에 프로차징된 전하를 방전하기 위한 것으로, 제1 인버터(INV1)와, 제1 PMOS 트랜지스터(P1)와, 제1 및 제2 NMOS 트랜지스터(N1, N2)와, 제1 커패시터(C1)를 구비한다. 그리고, 출력부(320)는 제1 커패시터(C1)의 방전량에 응답하여 제1 출력 신호(OUT1)를 논리'하이'로 활성화시키기 위한 것으로, 제2 인버터(INV2)를 구비한다.

제1 및 제2 펄스 검출부(210, 220)에 대한 간단한 회로 동작은 도 5 에서 다시 살펴보겠지만, 제1 및 제2 펄스 검출부(210, 220)는 이후 설명될 리셋 신호(RST)에 응답하여 프리차징 동작을 수행한다. 그리고, 제1 펄스 검출부(210)에서 생성되는 제1 출력 신호(OUT1)는 보정 클럭 신호(CLK_CCD)가 논리'하이'를 유지하는 구간에 대응하여 활성화 시점이 결정되고, 제2 펄스 검출부(220)에서 생성되는 제2 출력 신호(OUT2)는 반전 보정 클럭 신호(/CLK_CCD)가 논리'하이'를 유지하는 구간 즉, 보정 클럭 신호(CLK_CCD)가 논리'로우'를 유지하는 구간에 대응하여 활성화 시점이 결정된다.

도 4 는 도 2 의 검출 신호 출력부(230)를 설명하기 위한 회로도이다.

도 4 를 참조하면, 검출 신호 출력부(230)는 제2 출력 신호(OUT2)에 응답하여 제1 출력 신호(OUT1)를 입력받기 위한 입력부(410)와, 입력부(410)를 통해 전달된 신호를 래칭하기 위한 래칭부(420), 및 제2 출력 신호(OUT2)에 응답하여 래칭부(420)의 출력 신호를 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)로 출력하기 위한 출력부(430)를 구비한다. 여기서, 입력부(410)는 PMOS 트랜지스터와 NMOS 트랜지스터가 한 쌍을 이루는 제1 전달부(TG1)로 구성될 수 있고, 래칭부(420)는 제1 및 제2 인버터(INV1, INV2)로 구성될 수 있으며, 출력부(430)는 업 검출 신호(DET_UP)를 출력하는 제2 전달부(TG2)와 다운 검출 신호(DET_DN)를 출력하는 제3 인버터(INV3)로 구성될 수 있다.

한편, 본 발명의 실시 예에서는 기준 클럭 신호(CLK_REF)에 응답하여 리셋 신호(RST)를 생성하기 위한 리셋 신호 생성부(440)를 더 구비한다. 여기서, 리셋 신호(RST)는 제2 출력 신호(OUT2)가 활성화된 이후 활성화되는 신호로서, 예정된 주파수를 가지는 기준 클럭 신호(CLK_REF)에 동기화되어 출력된다.

도 5 는 도 2 내지 도 4 의 회로 동작을 설명하기 위한 타이밍도이다.

도 2 내지 도 5 를 참조하면, 우선 입력 클럭 신호(CLK_IN)는 듀티 사이클 제어부(110)로 입력된다. 듀티 사이클 보정 동작 이전에는 입력 클럭 신호(CLK_IN)에 아무런 보정 동작이 반영되지 않기 때문에 듀티 사이클 제어부(110)는 입력 클럭 신호(CLK_IN)와 거의 동일한 보정 클럭 신호(CLK_CCD)를 출력한다.

한편, 리셋 신호(RST)가 논리'하이'인 구간에서는 제1 펄스 검출부(210)의 제1 PMOS 트랜지스터(P1, 도 3 참조)가 턴 온(turn on)되고 제1 커패시터(C1)에는 전하가 충전된다. 즉, 제1 펄스 검출부(210)는 리셋 신호(RST)가 논리'하이'인 구간에서 프리차징 동작을 수행하여 제1 노드(ND1)를 논리'하이'로 구동하고, 제1 출력 신호(OUT1)를 논리'로우'로 출력한다. 제2 펄스 검출부(220) 역시 제1 펄스 검출부(210)와 마찬가지로 리셋 신호(RST)에 응답하여 프리차징 동작을 수행하고 제2 출력 신호(OUT2)를 논리'로우'로 출력한다.

이하, 설명의 편의를 위하여 보정 클럭 신호(CLK_CCD)의 논리'하이' 구간이 논리'로우' 구간보다 긴 경우를 일례로 한다.

제1 펄스 검출부(210)는 보정 클럭 신호(CLK_CCD)를 입력받고, 제2 펄스 검출부(220)는 반전된 보정 클럭 신호(/CLK_CCD)를 입력받는다. 도 3 에서 볼 수 있듯이, 제1 펄스 검출부(210)의 제2 NMOS 트랜지스터(N2)는 보정 클럭 신호(CLK_CCD)의 논리'하이' 구간에 응답하여 턴 온 된다. 이때, 제1 NMOS 트랜지스터(N1)는 리셋 신호(RST)에 응답하여 턴 온 되어 있기 때문에, 제1 커패시터(C1)에 충전된 전하는 조금씩 방전된다. 도 5 에는 제1 커패시터(C1) 이외에 제2 커패시터(C2)의 방전량을 도시하였으며, 제2 커패시터(C2)는 제2 펄스 검출부(220)에 대응하는 구성이다.

한편, 보정 클럭 신호(CLK_CCD)의 논리'하이' 구간이 반전된 보정 클럭 신호(/CLK_CCD)의 논리'하이' 구간보다 길기 때문에, 제1 커패시터(C1)의 방전량이 제2 커패시터(C2) 방전량보다 많게 된다. 다시 말하면, 제1 펄스 검출부(210)에 대응하는 제1 노드(ND1)의 전압 레벨이 제2 펄스 검출부(220)에 대응하는 제2 노드(도시되지 않음)의 전압 레벨보다 더 빨리 낮아지게 된다. 이후, 제1 및 제2 출력 신호(OUT1, OUT2)는 제1 노드(ND1)와 제2 노드의 전압 레벨에 응답하여 논리'로우'에서 논리'하이'로 천이하게 되는데, 제1 노드(ND1)의 전압 레벨이 제2 노드의 전압 레벨보다 빠르게 낮아지기 때문에 제1 출력 신호(OUT1)가 제2 출력 신호(OUT2)보다 먼저 논리'하이'로 천이한다. 다시 말하면, 제1 출력 신호(OUT1)는 보정 클럭 신호(CLK_CCD)의 논리'하이' 구간에 대응하여 천이하는 활성화 시점이 결정되고, 제2 출력 신호(OUT2)는 반전 보정 클럭 신호(/CLK_CCD)의 논리'하이' 구간, 즉 보정 클럭 신호(CLK_CCD)의 논리'로우' 구간에 대응하여 천이하는 활성화 시점이 결정된다.

이어서, 이렇게 생성된 제1 및 제2 출력 신호(OUT1, OUT2)는 검출 신호 출력부(230, 도 4 참조)로 입력된다. 도 5 에서 제1 출력 신호(OUT1)가 제2 출력 신호(OUT2) 보다 먼저 천이한 것을 일례로 하였기 때문에, 도 4 의 회로 동작은 이를 기초로 설명하기로 한다.

우선, 제1 출력 신호(OUT1)가 논리'하이'이고 제2 출력 신호(OUT2)가 논리'로우'가 되면, 제1 전달부(TG1)는 제1 출력 신호(OUT1)를 입력받아 래칭부(420)로 전달하고, 래칭부(420)는 제1 출력 신호(OUT1)인 논리'하이'를 래칭한다. 이후, 제2 출력 신호(OUT2)가 논리'하이'로 천이하면, 제2 전달부(TG2)가 턴 온 되어 업 검출 신호(DET_UP)는 논리'로우'가 되고 다운 검출 신호(DET_DN)는 논리'하이'가 된다. 여기서, 다운 검출 신호(DET_DN)가 논리'하이'라는 것은 보정 클럭 신호(CLK_CCD)의 듀티 비가 50% 보다 크다는 것에 대한 결괏값이다.

반대로, 보정 클럭 신호(CLK_CCD)의 논리'로우' 구간이 논리'하이' 구간보다 긴 경우 업 검출 신호(DET_UP)는 논리'하이'가 되고 다운 검출 신호(DET_DN)는 논리'하이'가 된다. 여기서, 업 검출 신호(DET_UP)가 논리'하이'라는 것은 보정 클럭 신호(CLK_CCD)의 듀티 비가 50% 보다 작다는 것에 대한 결괏값이다.

본 발명의 실시 예에 따른 듀티 사이클 검출부(120)는 보정 클럭 신호(CLK_CCD)의 논리'하이' 구간과 '논리'로우' 구간을 순차적으로 검출하여 각각 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)로 출력하고, 제1 출력 신호(OUT1)의 활성화 여부와 상관없이 제2 출력 신호(OUT2)가 활성화된 이후 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)를 출력한다. 다시 말하면, 보정 클럭 신호(CLK_CCD)의 한 주기가 논리'하이'와 논리'로우'라면, 보정 클럭 신호(CLK_CCD)의 듀티 비에 대응하는 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)는 보정 클럭 신호(CLK_CCD)의 논리'로우' 구간에 응답하여 출력된다.

이러한 동작을 통해 듀티 사이클 검출부(120)는 동일한 개수의 펄스에 대응하여 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)를 생성하는 것이 가능하다. 즉, 제1 및 제2 펄스 검출부(210, 220)는 보정 클럭 신호(CLK_CCD)의 논리'하이' 구간과 동일한 개수의 보정 클럭 신호(CLK_CCD)의 논리'로우' 구간에 대응하여 방전 동작을 수행하고, 검출 신호 출력부(230)는 그에 따른 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)를 생성한다. 결국, 이는 듀티 사이클 검출부(120)가 보정 클럭 신호(CLK_CCD)의 듀티 비를 검출하는데 있어서 매우 정확한 동작을 수행함을 의미한다.

한편, 리셋 신호 생성부(440, 도 4 참조)는 제2 출력 신호(OUT2)를 기준 클럭 신호(CLK_REF)에 동기화시켜 출력한다. 다시 말하면, 제2 출력 신호(OUT2)가 논리'하이'로 활성화된 이후 리셋 신호(RST)는 기준 클럭 신호(CLK_REF)에 응답하여 논리'하이'로 활성화된다. 제1 및 제2 펄스 검출부(210, 220)는 이 리셋 신호(REF)에 응답하여 해당 노드 - 제1 펄스 검출부(210)의 경우 제1 노드(ND1) - 에 프리차징 동작을 수행한다.

도 6 은 도 1 의 듀티 사이클 제어부(110)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 제어 신호 생성부(130)에서 생성되는 제어 신호(CTR)를 코드 타입의 신호라 정의하고, 'CTR<0:N>' 이라는 도면 부호를 부여하기로 한다.

도 6 을 참조하면, 듀티 사이클 제어부(110)는 지연부(610)와, 클럭 신호 출력부(620)와, 조절부(630, 640)를 구비한다.

지연부(610)는 입력 클럭 신호(CLK_IN)를 예정된 시간만큼 지연시켜 출력하기 위한 것으로, 다수의 인버터로 구성된다. 이후 설명하겠지만, 지연부(610)에서 반영되는 지연 시간은 조절부(630, 640)에서 입력 클럭 신호(CLK_IN)와 지연부(610)의 출력 클럭 신호를 혼합하는 시간에 대응한다.

클럭 신호 출력부(620)는 입력 클럭 신호(CLK_IN)와 지연부(610)의 출력 클럭 신호에 응답하여 보정 클럭 신호(CLK_CCD)를 출력하기 위한 것으로, 제1 및 제2 구동 제어부(321, 322)와, 구동부(623)를 구비한다.

여기서, 풀 업 구동 제어부(621)는 입력 클럭 신호(CLK_IN)와 지연부(610)의 출력 클럭 신호에 응답하여 풀 업 구동 신호(PU)를 생성하고, 풀 다운 구동 제어부(622)는 입력 클럭 신호(CLK_IN)와 지연부(610)의 출력 클럭 신호에 응답하여 풀 다운 구동 제어 신호(DN)를 생성한다. 이어서, 구동부(623)는 풀 업 구동 신호(PU)와 풀 다운 구동 제어 신호(DN)에 응답하여 보정 클럭 신호(CLK_CCD)를 출력하기 위한 것으로, 풀 업 구동 신호(PU)에 응답하여 보정 클럭 신호(CLK_CCD)가 출력되는 출력단을 풀 업 구동하기 위한 풀 업 구동부인 제1 PMOS 트랜지스터(P1)와 풀 다운 구동 제어 신호(DN)에 응답하여 출력단을 풀 다운 구동하기 위한 풀 다운 구동부인 제1 NMOS 트랜지스터(NM1)를 구비한다.

한편, 조절부(630, 640)는 제어 신호(CTR<0:N>)에 응답하여 보정 클럭 신호(CLK_CCD)의 천이 시점을 조절한다. 본 발명의 실시 예에서는 조절부(630, 640)가 풀 다운 구동 제어부(622)의 출력단에 연결되어 있는 것을 일례로 하였으며, 이하 이 구성을 대표로 설명하기로 한다. 참고로, 조절부(630, 640)는 설계에 따라 풀 업 구동 제어부(621)의 출력단에 연결하는 것도 가능하다.

조절부(630, 640)는 입력 클럭 신호(CLK_IN)에 응답하여 제어 신호(CTR<0:N>)에 대응하는 구동력을 풀 다운 구동 제어부(622)의 출력단에 공급하기 위한 제1 공급부(630)와, 지연부(610)의 출력 클럭 신호에 응답하여 제어 신호(CTR<0:N>)에 대응하는 구동력을 출력단에 공급하기 위한 제2 공급부(640)를 구비한다.

여기서, 제1 공급부(630)는 입력 클럭 신호(CLK_IN)에 응답하여 전달부(632)와 풀 다운 구동 제어부(622)의 출력단과 연결되는 전류 경로를 형성하기 위한 경로 형성부(631)와, 제어 신호(CTR<0:N>)에 응답하여 공급 전원 전압(VDD)을 경로 형성부(631)로 전달하기 위한 전달부(632)를 구비한다. 따라서, 경로 형성부(631)는 입력 클럭 신호(CLK_IN)에 응답하여 턴 온/오프 동작을 수행하며, 전달부(632)는 제어 신호(CTR<0:N>)에 응답하여 공급 전원 전압(VDD)이 공급되는 경로의 개수가 달라진다. 즉, 풀 다운 구동 제어부(622)의 출력단은 제어 신호(CTR<0:N>)에 대응하는 구동력이 전달된다. 이어서, 제1 공급부(630)는 입력 클럭 신호(CLK_IN)에 응답하여 풀 다운 구동 제어부(622)의 출력단에 기본 구동력을 공급하기 위한 기본 구동부(633)를 구비한다.

한편, 제2 공급부(640)는 제1 공급부(630)와 유사한 대칭 구조를 가지며, 입력 클럭 신호(CLK_IN) 대신에 지연부(610)의 출력 클럭 신호에 따라 동작하고, 공급 전원 전압(VDD) 대신에 접지 전원 전압(VSS)을 공급하는 것이 다르다.

이하, 도 6 의 듀티 사이클 제어부(110)의 회로 동작을 간단히 살펴보기로 한다. 본 발명의 실시 예에서는 보정 클럭 신호(CLK_CCD)의 듀티 비를 조절하는데 있어서, 제어 신호(CTR<0:N>)에 따라 입력 클럭 신호(CLK_IN)의 라이징 에지(rasing edge)에 대응하여 보정 클럭 신호(CLK_CCD)의 폴링 에지(falling edge)를 조절하는 경우를 일례로 하였다.

우선, 입력 클럭 신호(CLK_IN)가 논리'하이'에서 논리'로우'로 천이하는 경우, 풀 업 구동 제어부(621)는 논리'로우'의 풀 업 구동 신호(PU)를 생성하고, 풀 다운 구동 제어부(622)는 논리'로우'의 풀 다운 구동 제어 신호(DN)를 생성한다. 따라서, 구동부(623)의 제1 PMOS 트랜지스터(P1)가 턴 온 되고, 보정 클럭 신호(CLK_CCD)의 논리'로우'에서 논리'하이'로 천이한다. 이때 보정 클럭 신호(CLK_CCD)는 제어 신호(CTR<0:N>)에 따른 구동력이 반영되지 않기 때문에, 항상 동일한 위상을 가지게 된다.

이어서, 입력 클럭 신호(CLK_IN)가 논리'로우'에서 논리'하이'로 천이하는 경우, 제1 공급부(630)의 경로 형성부(631)와 제2 공급부(640)의 경로 형성부는 지연부(610)에서 반영되는 시간 동안 턴 온 된다. 따라서, 풀 다운 구동 제어부(622)의 출력단은 제어 신호(CTR<0:N>)에 대응하는 구동력이 공급되며, 이 구동력에 따라 보정 클럭 신호(CLK_CCD)의 천이 시점이 조절된다. 다시 말하면, 보정 클럭 신호(CLK_CCD)의 폴링 에지에 대응하는 슬루 레이트(slew rate)가 조절된다.

이하, 이에 대한 자세한 설명을 살펴보기로 한다. 설명의 편의를 위하여 제어 신호(CTR<0:N>)가 4 비트의 코드 신호라고 가정하기로 한다. 참고로, 제어 신호가 4 비트의 코드 신호인 경우 제1 및 제2 공급부(630, 640)의 전달부에 구비되는 MOS 트랜지스터는 각각 4 개가 된다.

우선, 이 제어 신호가 '0000' 인 경우 제1 공급부(630)의 전달부(632)는 모두 턴 온 되고, 제2 공급부(640)의 전달부는 모두 턴 오프 된다. 따라서, 보정 클럭 신호(CLK_CCD)는 지연부(610)에서 반영되는 지연 시간에 대응하는 구간에서 가장 빠르게 논리'하이'에서 논리'로우'로 천이한다. 다음으로, 제어 신호가 '1111' 인 경우 제1 공급부(630)의 전달부(632)는 모두 턴 오프 되고, 제2 공급부(640)의 전달부는 모두 턴 온 된다. 따라서, 보정 클럭 신호(CLK_CCD)는 지연부(610)에서 반영되는 지연 시간에 대응하는 구간에서 가장 느리게 논리'로우'로 천이한다.

다시 말하면, 제어 신호가 '0000' -> '0001' -> '0011' -> '0111' -> '1111' 으로 변할수록 보정 클럭 신호(CLK_CCD)의 폴링 에지에 대응하는 천이 시점은 점점 뒤로 밀려나게 되며, 이러한 회로 동작은 보정 클럭 신호(CLK_CCD)의 듀티 비가 제어 신호(CTR<0:N))에 따라 변함을 의미한다.

본 발명의 실시 예에 따른 듀티 사이클 보정 회로는 내부 구성을 보다 단순화함으로써, 회로의 동작 속도를 빠르게 하고, 회로가 차지하는 면적 및 소모 전류를 최소화하는 것이 가능하다. 또한, 듀티 비를 검출하는데 있어서 보다 정확한 결괏값을 얻는 것이 가능하다.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

또한, 본 발명의 실시 예에 따른 듀티 사이클 보정 회로는 보정 클럭 신호(CLK_CCD)의 폴링 에지를 조절하는 경우를 일례로 하였지만, 간단한 회로 변경을 통해 예컨대 보정 클럭 신호(CLK_CCD)가 출력되는 출력단에 인버터를 추가하거나 풀 업 구동 제어부(621)의 출력단에 구동력을 공급함으로써, 보정 클럭 신호(CLK_CCD)의 라이징 에지를 조절하는 것도 가능하다.

뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

삭제

110 : 듀티 사이클 제어부
120 : 듀티 사이클 검출부
130 : 제어 신호 생성부
140 : 클럭 출력부

Claims (35)

1. 삭제
2. 제어 신호를 피드백 받아 입력 클럭 신호의 듀티 비를 보정하여 보정 클럭 신호를 생성하기 위한 듀티 사이클 제어부;
   상기 보정 클럭 신호의 듀티 비를 검출하여 검출 신호를 출력하기 위한 듀티 사이클 검출부; 및
   상기 검출 신호에 응답하여 상기 제어 신호를 생성하기 위한 제어 신호 생성부를 구비하되,
   상기 듀티 사이클 제어부는,
   상기 입력 클럭 신호를 예정된 시간만큼 지연시켜 출력하기 위한 지연부;
   상기 입력 클럭 신호와 상기 지연부의 출력 클럭 신호에 응답하여 상기 보정 클럭 신호를 출력하기 위한 클럭 신호 출력부; 및
   상기 제어 신호에 응답하여 상기 보정 클럭 신호의 천이 시점을 조절하기 위한 조절부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
   
3. 제2항에 있어서,
   상기 조절부는 상기 지연부에서 반영되는 지연 시간 동안 상기 입력 클럭 신호와 상기 지연부의 출력 클럭 신호를 혼합하는 것을 특징으로 하는 듀티 사이클 보정 회로.
   
4. 제3항에 있어서,
   상기 클럭 신호 출력부는,
   제1 및 제2 구동 제어 신호에 응답하여 상기 보정 클럭 신호를 출력하기 위한 구동부; 및
   상기 입력 클럭 신호와 상기 지연부의 출력 클럭 신호에 응답하여 상기 제1 및 제2 구동 제어 신호를 생성하기 위한 제1 및 제2 구동 제어부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
   
5. 제4항에 있어서,
   상기 구동부는,
   상기 제1 구동 제어 신호에 응답하여 출력단을 풀 업 구동하기 위한 풀 업 구동부; 및
   상기 제2 구동 제어 신호에 응답하여 상기 출력단을 풀 다운 구동하기 위한 풀 다운 구동부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
   
6. 제4항에 있어서,
   상기 조절부는,
   상기 제1 및 제2 구동 제어부 중 적어도 어느 하나의 출력단에 연결되며,
   상기 입력 클럭 신호에 응답하여 상기 제어 신호에 대응하는 제1 구동력을 상기 출력단에 공급하기 위한 제1 공급부; 및
   상기 지연부의 출력 클럭 신호에 응답하여 상기 제어 신호에 대응하는 제2 구동력을 상기 출력단에 공급하기 위한 제2 공급부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
   
7. 제6항에 있어서,
   상기 제1 및 제2 공급부는,
   상기 해당 클럭 신호에 응답하여 상기 출력단과 연결되는 전류 경로를 형성하기 위한 경로 형성부; 및
   상기 제어 신호에 응답하여 상기 해당 구동력을 상기 경로 형성부로 전달하기 위한 전달부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
   
8. 제7항에 있어서,
   상기 제어 신호는 다수의 코드로 구성되며,
   상기 전달부는 상기 다수의 코드에 대응하는 개수를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
   
9. 제8항에 있어서,
   상기 제어 신호 생성부는 상기 검출 신호에 응답하여 카운팅 동작을 통해 상기 다수의 코드를 생성하는 것을 특징으로 하는 듀티 사이클 보정 회로.
   
10. 제4항에 있어서,
    상기 입력 클럭 신호와 상기 지연부의 출력 클럭 신호에 응답하여 상기 제1 및 제2 구동 제어부 중 적어도 어느 하나의 출력단에 기본 구동력을 공급하기 위한 기본 구동부를 더 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
    
11. 제2항에 있어서,
    상기 보정 클럭 신호는 상기 지연부에서 반영되는 지연 시간에 대응하는 구간에서 천이 시점이 조절되는 것을 특징으로 하는 것을 특징으로 하는 듀티 사이클 보정 회로.
    
12. 제2항에 있어서,
    상기 듀티 사이클 검출부는,
    상기 보정 클럭 신호의 제1 논리 레벨을 검출하기 위한 제1 펄스 검출부;
    상기 보정 클럭 신호의 제2 논리 레벨을 검출하기 위한 제2 펄스 검출부; 및
    상기 제2 펄스 검출부의 출력 신호가 활성화된 이후 상기 보정 클럭 신호의 듀티 비에 대응하는 검출 신호를 출력하기 위한 검출 신호 출력부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
    
13. 제12항에 있어서,
    상기 제1 펄스 검출부의 출력 신호는 상기 보정 클럭 신호가 상기 제1 논리 레벨을 유지하는 구간에 대응하여 활성화 시점이 결정되고, 상기 제2 펄스 검출부의 출력 신호는 상기 보정 클럭 신호가 상기 제2 논리 레벨을 유지하는 구간에 대응하여 활성화 시점이 결정되는 것을 특징으로 하는 듀티 사이클 보정 회로.
    
14. 제12항에 있어서,
    상기 제1 및 제2 펄스 검출부 각각은,
    상기 보정 클럭 신호의 해당 논리 레벨에 응답하여 프리차징된 전하를 방전하기 위한 방전부; 및
    상기 방전부의 방전량에 응답하여 자신의 출력 신호를 활성화시키기 위한 출력부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
    
15. 제12항에 있어서,
    상기 검출 신호 출력부는,
    상기 제2 펄스 검출부의 출력 신호에 응답하여 상기 제1 펄스 검출부의 출력 신호를 입력받기 위한 입력부;
    상기 입력부를 통해 전달된 신호를 래칭하기 위한 래칭부; 및
    상기 제2 펄스 검출부의 출력 신호에 응답하여 상기 래칭부의 출력 신호를 상기 검출 신호로 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
    
16. 제12항에 있어서,
    상기 제2 검출부의 출력 신호가 활성화된 이후 활성화되는 리셋 신호를 생성하기 위한 리셋 신호 생성부를 더 구비하는 듀티 사이클 보정 회로.
    
17. 제16항에 있어서,
    상기 제1 및 제2 펄스 검출부는 상기 리셋 신호에 응답하여 프리차징 동작을 수행하는 것을 특징으로 하는 듀티 사이클 보정 회로.
    
18. 삭제
19. 삭제
20. 삭제
21. 삭제
22. 삭제
23. 삭제
24. 입력 클럭 신호를 예정된 시간만큼 지연시켜 출력하기 위한 지연부;
    상기 입력 클럭 신호와 상기 지연부의 출력 클럭 신호에 응답하여 보정 클럭 신호를 출력하기 위한 클럭 신호 출력부; 및
    제어 신호에 응답하여 상기 보정 클럭 신호의 천이 시점을 조절하기 위한 조절부
    를 구비하는 듀티 사이클 제어 회로.
    
25. 제24항에 있어서,
    상기 조절부는 상기 지연부에서 반영되는 지연 시간 동안 상기 입력 클럭 신호와 상기 지연부의 출력 클럭 신호를 혼합하는 것을 특징으로 하는 듀티 사이클 제어 회로.
    
26. 제24항에 있어서,
    상기 클럭 신호 출력부는,
    제1 및 제2 구동 제어 신호에 응답하여 상기 보정 클럭 신호를 출력하기 위한 구동부; 및
    상기 입력 클럭 신호와 상기 지연부의 출력 클럭 신호에 응답하여 상기 제1 및 제2 구동 제어 신호를 생성하기 위한 제1 및 제2 구동 제어부를 구비하는 것을 특징으로 하는 듀티 사이클 제어 회로.
    
27. 제26항에 있어서,
    상기 구동부는,
    상기 제1 구동 제어 신호에 응답하여 출력단을 풀 업 구동하기 위한 풀 업 구동부; 및
    상기 제2 구동 제어 신호에 응답하여 상기 출력단을 풀 다운 구동하기 위한 풀 다운 구동부를 구비하는 것을 특징으로 하는 듀티 사이클 제어 회로.
    
28. 제26항에 있어서,
    상기 조절부는,
    상기 제1 및 제2 구동 제어부 중 적어도 어느 하나의 출력단에 연결되며,
    상기 입력 클럭 신호에 응답하여 상기 제어 신호에 대응하는 제1 구동력을 상기 출력단에 공급하기 위한 제1 공급부; 및
    상기 지연부의 출력 클럭 신호에 응답하여 상기 제어 신호에 대응하는 제2 구동력을 상기 출력단에 공급하기 위한 제2 공급부를 구비하는 것을 특징으로 하는 듀티 사이클 제어 회로.
    
29. 제28항에 있어서,
    상기 제1 및 제2 공급부 각각은,
    상기 해당 클럭 신호에 응답하여 상기 출력단과 연결되는 전류 경로를 형성하기 위한 경로 형성부; 및
    상기 제어 신호에 응답하여 상기 해당 구동력을 상기 경로 형성부로 전달하기 위한 전달부를 구비하는 것을 특징으로 하는 듀티 사이클 제어 회로.
    
30. 제29항에 있어서,
    상기 제어 신호는 다수의 코드로 구성되며,
    상기 전달부는 상기 다수의 코드에 대응하는 개수를 구비하는 것을 특징으로 하는 듀티 사이클 제어 회로.
    
31. 제26항에 있어서,
    상기 입력 클럭 신호와 상기 지연부의 출력 클럭 신호에 응답하여 상기 제1 및 제2 구동 제어부 중 적어도 어느 하나의 출력단에 기본 구동력을 공급하기 위한 기본 구동부를 더 구비하는 것을 특징으로 하는 듀티 사이클 제어 회로.
    
32. 제24항에 있어서,
    상기 보정 클럭 신호는 상기 지연부에서 반영되는 지연 시간에 대응하는 구간에서 천이 시점이 조절되는 것을 특징으로 하는 것을 특징으로 하는 듀티 사이클 제어 회로.
    
33. 삭제
34. 삭제
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