KR101209396B1

KR101209396B1 - digital analog converter

Info

Publication number: KR101209396B1
Application number: KR1020100025653A
Authority: KR
Inventors: 이용민; 이계신
Original assignee: 선문대학교 산학협력단
Priority date: 2010-03-23
Filing date: 2010-03-23
Publication date: 2012-12-06
Also published as: KR20110106559A

Abstract

본 발명의 디지털 아날로그 컨버터는, n비트 디지털 입력데이터를, 제1클럭과 제2클럭으로 구성된 한 변환사이클 내에 아날로그 출력데이터로 변환하는 비순차적인 방식의 디지털 아날로그 컨버터에 있어서, 제1클럭에 의해 스위칭되어 제1전압 입력단자에 전기적으로 연결됨으로써 제1전압을 전달하는 제1 연결스위치; n/2개의 상위비트 디지털 입력데이터의 논리 레벨에 따라 각각 스위칭되어, 제1 연결스위치를 통하여 전달된 제1전압에 해당하는 전압을 전달하는 n/2개의 상위비트 데이터스위치부; n/2개의 하위비트 디지털 입력데이터의 논리 레벨에 따라 각각 스위칭되어, 제2전압 입력단자의 제2전압에 해당하는 전압을 전달하는 n/2개의 하위비트 데이터스위치부; 각각의 일측단자와 타측단자에 전달되는, n/2개의 상위비트 데이터스위치부로부터의 전압과, n/2개의 하위비트 데이터스위치부로부터의 전압을 인가받아 각각의 전하량을 충전하는 n/2개의 가중치 커패시터; 제2클럭에 의해 스위칭되어 n/2개의 상위비트 데이터스위치부에 전기적으로 연결됨으로써 n/2개의 가중치 커패시터의 합산된 전하량을 전달하는 제2 연결스위치; 및 제2 연결스위치를 통하여 전달되는, n/2개의 가중치 커패시터의 합산된 전하량에 해당하는 값을 입력하여 해당하는 아날로그 출력데이터를 출력하는 신호출력부를 포함하는 것을 특징으로 한다.The digital-to-analog converter of the present invention is a non-sequential digital-to-analog converter that converts n-bit digital input data into analog output data in one conversion cycle consisting of a first clock and a second clock, and the first analog clock is used by the first clock. A first connection switch that is switched and electrically connected to the first voltage input terminal to transfer the first voltage; n / 2 upper bit data switch units each switched according to a logic level of the n / 2 upper bit digital input data to transfer a voltage corresponding to the first voltage transmitted through the first connection switch; n / 2 lower bit data switch units each switched according to a logic level of the n / 2 lower bit digital input data to transfer a voltage corresponding to the second voltage of the second voltage input terminal; N / 2 voltages charged by the voltages from the n / 2 upper bit data switch unit and the voltages from the n / 2 lower bit data switch unit which are transmitted to each one terminal and the other terminal Weighted capacitors; A second connection switch switched by a second clock and electrically connected to the n / 2 upper bit data switch unit to transfer the sum of the charges of the n / 2 weight capacitors; And a signal output unit configured to output a corresponding analog output data by inputting a value corresponding to the sum of charges of the n / 2 weight capacitors, which are transmitted through the second connection switch.

Description

디지털 아날로그 컨버터{digital analog converter}Digital analog converter

본 발명은, 디지털 아날로그 컨버터(digital analog converter)에 관한 것으로, 더욱 상세하게는 평판표시장치의 컬럼 드라이버(column driver)의 면적을 최소화하기 위하여, 가중치 커패시터와 피드백(feedback) 커패시터가 차지하는 면적을 최소화하도록 한 디지털 아날로그 컨버터에 관한 것이다.
The present invention relates to a digital analog converter, and more particularly, to minimize the area occupied by the weight capacitor and the feedback capacitor in order to minimize the area of the column driver of the flat panel display. It relates to a digital to analog converter.

최근, 엘시디(LCD: liquid crystal display), 피디피(PDP: plasma display panel) 등과 같은 다양한 평판표시장치가 개발되고 있다. 특히 화질이 우수할 뿐 아니라 가볍고 얇으며 소비전력이 적은 장점을 가진 엘시디가 크게 주목을 받고 있다. Recently, various flat panel display devices such as liquid crystal display (LCD), plasma display panel (PDP), and the like have been developed. In particular, LCDs, which have excellent image quality, light weight, thinness, and low power consumption, are drawing attention.

도 1은, 일반적인 액티브 매트릭스형 엘시디(active matrix LCD)를 개략적으로 나타낸 구성도이다. 도 1에 도시된 바와 같이, 종래의 엘시디(100)는, 로우(row)와 컬럼(column)으로 배열된 복수개의 화소(pixel)로 이루어지는 액티브 매트릭스형 패널부(10)를 포함하고, 패널부(10)의 구동을 위하여, 각 화소의 데이터라인(data line)(DL₀~DL_n)을 통하여 데이터 신호를 각 화소에 전송하는 컬럼 드라이버(20)와, 각 화소의 게이트라인(gate line)(GL₀~GL_m)통하여 스캔(scan) 신호를 각 화소에 전송하는 로우 드라이버(row driver)(30)와, 로우 드라이버(20) 및 컬럼 드라이버(30)를 제어하는 타이밍 제어부(40)를 포함하여 구성된다.1 is a configuration diagram schematically showing a general active matrix LCD. As shown in FIG. 1, the conventional LCD 100 includes an active matrix panel unit 10 including a plurality of pixels arranged in rows and columns. In order to drive the pixel 10, the column driver 20 transmits a data signal to each pixel through data lines DL ₀ to DL _n of each pixel, and a gate line of each pixel. A row driver 30 that transmits a scan signal to each pixel through GL ₀ to GL _m , and a timing controller 40 that controls the row driver 20 and the column driver 30. It is configured to include.

또한, 컬럼 드라이버(20)는, 타이밍 제어부(40)로부터 공급받은 적색(R), 녹색(G), 청색(B)의 디지털 데이터 신호를, 감마전압을 이용하여 아날로그 데이터 신호로 변환시키는 디지털 아날로그 컨버터(도시 안됨)를 포함한다.The column driver 20 converts the red (R), green (G), and blue (B) digital data signals supplied from the timing controller 40 into analog data signals using gamma voltages. A converter (not shown).

이러한 디지털 아날로그 컨버터는, 저항 스트링(string)형 디지털 아날로그 컨버터, 커패시터(capacitor)형 디지털 아날로그 컨버터 등으로 구분된다. 저항 스트링형 디지털 아날로그 컨버터는, 저항 스트링과 디코더(decoder)를 이용한 디지털 아날로그 컨버터로서, 디지털 아날로그 컨버팅 동작이 안정적이지만, 저항 스트링형 디지털 아날로그 컨버터를 구현하는데 많은 면적이 필요하기 때문에 고집적화에 적합하지 못하다. 스위칭 커패시터형 디지털 아날로그 컨버터는, 커패시터의 충전과 전하 분배를 이용하는 디지털 아날로그 컨버터로서, 저항 스트링형 디지털 아날로그 컨버터보다 고집적화에 훨씬 적합하다. Such digital analog converters are classified into resistance string type digital analog converters and capacitor type digital analog converters. The resistor string type digital analog converter is a digital analog converter using a resistor string and a decoder. Although the digital analog converting operation is stable, the resistor string type digital analog converter is not suitable for high integration because a large area is required to implement the resistor string type digital analog converter. . Switching capacitor-type digital analog converters are digital analog converters that utilize charge and charge distribution of capacitors, and are more suitable for higher integration than resistor string type digital analog converters.

종래의 스위칭 커패시터형 디지털 아날로그 컨버터(22)는, 도 2에 도시된 바와 같이, 커패시터를 사용하여 n비트의 디지털 입력데이터를 아날로그 출력데이터로 변환하는 장치로서, OP 앰프(operational amplifier)(24), 복수개의 가중치 커패시터, 및 피드백(feedback) 커패시터를 포함하여 구성된다.The conventional switching capacitor type digital-to-analog converter 22, as shown in FIG. 2, is a device for converting n-bit digital input data into analog output data using a capacitor, and an operational amplifier 24. , A plurality of weight capacitors, and a feedback capacitor.

여기서, n비트가 예를 들어 8비트인 경우, 복수개의 가중치 커패시터는 8개의 가중치 커패시터(C₀~C₇)로 구성될 수가 있다. 가중치 커패시터(C₀~C₇)의 각각은, 각 비트(b₀~b₇)의 입력데이터 값을 샘플링(sampling)하기 위하여, 각 비트의 가중치에 해당하도록 2ⁿ값에 해당하는 커패시턴스 값을 갖는다. 즉, 제1비트(b₀)에 해당하는 가중치 커패시터(C₀)의 커패시턴스 값이 C이면, 제2비트(b₁)에 해당하는 가중치 커패시터(C₁)의 커패시턴스 값이 가중치 커패시터(C₀)의 커패시턴스 값의 2¹배인 2C이고, 제3비트(b₂)에 해당하는 가중치 커패시터(C₂)의 커패시턴스 값이 가중치 커패시터(C₀)의 커패시턴스 값의 2²배인 4C이고, 제4비트(b₃)에 해당하는 가중치 커패시터(C₃)의 커패시턴스 값이 가중치 커패시터(C₀)의 커패시턴스 값의 2³배인 8C이고, 제5비트(b₄)에 해당하는 가중치 커패시터(C₄)의 커패시턴스 값이 가중치 커패시터(C₀)의 커패시턴스 값의 2⁴배인 16C이고, 제6비트(b₅)에 해당하는 가중치 커패시터(C₅)의 커패시턴스 값이 가중치 커패시터(C₀)의 커패시턴스 값의 2⁵배인 32C이고, 제7비트(b₆)에 해당하는 가중치 커패시터(C₆)의 커패시턴스 값이 가중치 커패시터(C₀)의 커패시턴스 값의 2⁶배인 64C이고, 제8비트(b₇)에 해당하는 가중치 커패시터(C₇)의 커패시턴스 값이 가중치 커패시터(C₀)의 커패시턴스 값의 2⁷배인 128C이다.Here, when n bits are 8 bits, for example, the plurality of weight capacitors may be configured with eight weight capacitors C ₀ to C ₇ . Each of the weighting capacitors C ₀ to C ₇ selects a capacitance value corresponding to a value of 2 ⁿ so as to correspond to the weight of each bit, in order to sample the input data value of each bit b ₀ to b ₇ . Have That is, when the capacitance value of the weight capacitor C ₀ corresponding to the first bit b ₀ is C, the capacitance value of the weight capacitor C ₁ corresponding to the second bit b ₁ is the weight capacitor C _0. ) of a ^21-fold 2C of capacitance values, the third bit (b ₂₎ and the capacitance value of the weighted capacitor (C ₂₎ to the ^22-fold 4C of the capacitance value of the weighted capacitor (C _0), the fourth bit The capacitance value of the weight capacitor C ₃ corresponding to (b ₃ ) is 8C, which is 2 ³ times the capacitance value of the weight capacitor C ₀ , and the value of the weight capacitor C ₄ corresponding to the fifth bit (b ₄ ). The capacitance value is 16C, which is 2 ⁴ times the capacitance value of the weight capacitor C ₀ , and the capacitance value of the weight capacitor C ₅ corresponding to the sixth bit (b ₅ ) is ₂ of the capacitance value of the weight capacitor C ₀ . and ⁵ times as 32C, the capacitive weighting capacitor (C ₆₎ corresponding to the seventh bit (b ₆₎ And scale value is ²⁶ times 64C of the capacitance value of the weighted capacitor (C _0), the capacitance value of the eighth bit is the capacitance value of the weighted capacitor (C ₇₎ weighted capacitor (C ₀₎ that corresponds to the (b ₇₎ 2 ⁷ times 128C.

또한, 피드백 커패시터는, 1개의 피드백 커패시터(C₈)를 포함하여 구성되며, 가중치 커패시터(C₀)의 커패시턴스 값의 2⁸배에 해당하는 256C의 커패시턴스 값을 갖는다.In addition, the feedback capacitor includes one feedback capacitor C ₈ and has a capacitance value of 256C corresponding to 2 ⁸ times the capacitance value of the weight capacitor C ₀ .

이러한 구조를 가진 종래의 디지털 아날로그 컨버터(22)의 동작은, 2위상 클럭(2-phase clock)에 의해 샘플링(sampling)단계와 합산단계로 구분될 수 있다. 먼저, 샘플링단계에서는, 제1 연결스위치(S_a)가, 제1클럭(φ₁)의 위상 레벨(phase level), 예를 들어 하이(high) 레벨에 응답하여 턴온(turn on)되고, 제2 연결스위치(S_b)가, 제2클럭(φ₂)의 위상 레벨, 예를 들어 로우(low) 레벨에 응답하여 턴오프(turn off)된다.The operation of the conventional digital-to-analog converter 22 having such a structure can be divided into a sampling step and a summation step by a 2-phase clock. First, in the sampling step, the first connection switch S _a is turned on in response to a phase level of the first clock φ ₁ , for example, a high level. The second connection switch S _b is turned off in response to the phase level of the second clock φ ₂ , for example a low level.

이러한 상태에서, 각 비트(b₀~b₇)의 디지털 입력데이터가 제어신호로서 각각의 대응하는 데이터스위치(S₀~S₇)에 입력된다. 이때, 데이터스위치(S₀~S₇)는, 각 비트(b₀~b₇)의 디지털 입력데이터의 논리 레벨에 따라 접지단자 또는 기준전압(V_REF) 단자 측에 전기적으로 연결된다. 예를 들어, 비트(b₀~b₇)의 디지털 입력데이터의 논리 레벨이 로우 레벨이면, 데이터스위치(S₀~S₇)가 예를 들어 접지단자 측에 전기적으로 연결되는 반면에, 비트(b₀~b₇)의 디지털 입력데이터의 논리 레벨이 하이 레벨이면, 데이터스위치(S₀~S₇)가 기준전압(V_REF) 측에 전기적으로 연결된다. 따라서 가중치 커패시터(C₀~C₇)의 각각은, 비트(b₀~b₇)의 디지털 입력데이터의 논리 레벨에 따라, 해당하는 커패시턴스 값을 갖도록 충전된다. In this state, the digital input data of each bit b ₀ to b ₇ is input to each corresponding data switch S ₀ to S ₇ as a control signal. At this time, the data switches S ₀ to S ₇ are electrically connected to the ground terminal or the reference voltage V _REF terminal side according to the logic level of the digital input data of each bit b ₀ to b ₇ . For example, if the logic level of the digital input data of bits b ₀ to b ₇ is at the low level, the data switches S ₀ to S ₇ are electrically connected to the ground terminal side, for example, while the bit ( When the logic level of the digital input data of b ₀ to b ₇ is a high level, the data switches S ₀ to S ₇ are electrically connected to the reference voltage V _REF side. Therefore, each of the weight capacitors C ₀ to C ₇ is charged to have a corresponding capacitance value according to the logic level of the digital input data of bits b ₀ to b ₇ .

그런 다음, 합산단계에서는, 제1 연결스위치(S_a)가 제1클럭(φ₁)의 제어에 의해 턴오프되고, 제2 연결스위치(S_b)가 제2클럭(φ₂)의 제어에 의해 턴온된다. 이에 따라, 가중치 커패시터(C₀~C₇)의 충전된 커패시턴스 값이 동시에 피드백 커패시터(C₈)로 전송되어 합산됨으로써 이에 해당하는 아날로그 출력전압(V_o)이 OP 앰프(24)의 출력단에 만들어진다.Then, in the summing step, the first connection switch S _a is turned off by the control of the first clock φ ₁ , and the second connection switch S _b is controlled by the control of the second clock φ ₂ . Is turned on. Accordingly, the charged capacitance values of the weighted capacitors C ₀ to C ₇ are simultaneously transmitted to the feedback capacitor C ₈ and summed to form the corresponding analog output voltage V _{o at} the output terminal of the OP amplifier 24. .

따라서 종래의 디지털 아날로그 컨버터(22)는, 예를 들어 8비트 데이터를 처리할 경우에, 비트(b₀~b₇)의 수와 동일한 개수의 가중치 커패시터(C₀~C₇)를 구비하여야 할 뿐 아니라, 각 비트(b₀~b₇)에 해당하는 가중치 커패시터(C₀~C₇) 및 피드백 커패시터(C₈)의 커패시턴스를 합산한 값이 511C가 될 정도로 매우 크다. 커패시터의 커패시턴스 값은, 커패시터가 차지하는 면적에 비례하여 증가하기 때문에, 동일한 재질 및 구조의 조건에서 커패시턴스 값이 커질수록 커패시터가 차지하는 면적이 커질 수밖에 없다. 그러므로 가중치 커패시터(C₀~C₇) 및 피드백 커패시터(C₈)의 큰 면적이 디지털 아날로그 컨버터(22)의 전체 면적 중 상당히 큰 부분을 차지한다. 이는, 디지털 아날로그 컨버터(22)가 도 1의 컬럼 드라이버(20)를 위한 칩의 전체 면적 중 50% 이상을 차지하는 결과를 초래한다. Therefore, the conventional digital-to-analog converter 22 should have the same number of weight capacitors C ₀ to C ₇ as the number of bits b ₀ to b ₇ , for example, when processing 8-bit data. In addition, the sum of the capacitances of the weighting capacitors C ₀ to C ₇ and the feedback capacitor C ₈ corresponding to each of the bits b ₀ to b ₇ is so large that 511C is added. Since the capacitance value of the capacitor increases in proportion to the area occupied by the capacitor, the area occupied by the capacitor inevitably increases as the capacitance value increases under the condition of the same material and structure. Therefore, the large areas of the weighted capacitors C ₀ to C ₇ and the feedback capacitors C ₈ occupy a considerable portion of the total area of the digital analog converter 22. This results in the digital-to-analog converter 22 occupying more than 50% of the total area of the chip for the column driver 20 of FIG.

이로써 평판표시장치의 고계조화 및 고해상도에 따라, 종래의 디지털 아날로그 컨버터의 가중치 커패시터와 피드백 커패시터가 차지하는 면적이 점차 증가하고 나아가 컬럼 드라이버의 칩 면적도 점차 증가하므로 컬럼 드라이버의 제조원가를 낮추기가 더욱 어려워진다. 현재, 디지털 아날로그 컨버터의 가중치 커패시터와 피드백 커패시터가 차지하는 면적을 효과적으로 줄이기 위한 방안이 절실히 요구된다.As a result, the area occupied by the weight capacitor and the feedback capacitor of the conventional digital analog converter is gradually increased and the chip area of the column driver is gradually increased according to the high gray scale and high resolution of the flat panel display device, making it more difficult to reduce the manufacturing cost of the column driver. . Currently, there is an urgent need for a method for effectively reducing the area occupied by the weight capacitor and the feedback capacitor of the digital-to-analog converter.

따라서 본 발명의 목적은, 평판표시장치용 컬럼 드라이버의 면적을 줄이기 위하여, 디지털 아날로그 컨버터의 가중치 커패시터와 피드백 커패시터가 차지하는 면적을 최소화하도록 하는데 있다.Accordingly, an object of the present invention is to minimize the area occupied by the weight capacitor and the feedback capacitor of the digital analog converter in order to reduce the area of the column driver for the flat panel display.

본 발명의 다른 목적은, 컬럼 드라이버의 제조원가를 낮추도록 하는데 있다.
Another object of the present invention is to reduce the manufacturing cost of the column driver.

이와 같은 목적을 달성하기 위하여, 본 발명에 따른 디지털 아날로그 컨버터는, n비트 디지털 입력데이터를, 제1클럭과 제2클럭으로 구성된 한 변환사이클 내에 아날로그 출력데이터로 변환하는 비순차적인 방식의 디지털 아날로그 컨버터에 있어서, 제1클럭에 의해 스위칭되어 제1전압 입력단자에 전기적으로 연결됨으로써 제1전압을 전달하는 제1 연결스위치; n/2개의 상위비트 디지털 입력데이터의 논리 레벨에 따라 각각 스위칭되어, 제1기간에, 제1 연결스위치를 통하여 전달된 제1전압에 해당하는 전압을 전달하는 n/2개의 상위비트 데이터스위치부; n/2개의 하위비트 디지털 입력데이터의 논리 레벨에 따라 각각 스위칭되어, 상기 제1기간에 뒤이은 제2기간에, 제2전압 입력단자의 제2전압에 해당하는 전압을 전달하는 n/2개의 하위비트 데이터스위치부; 상기 제1기간에, n/2개의 상위비트 데이터스위치부로부터 각각의 일측단자에 전달되는 전압을 충전한 후, 상기 제2기간에, n/2개의 하위비트 데이터스위치부로부터 각각의 타측단자에 전달되는 전압을 충전함으로써 상기 일측단자의 전압과 상기 타측단자의 전압을 각각 합산하는 n/2개의 가중치 커패시터; 제2클럭에 의해 스위칭되어 상기 제2기간에, n/2개의 상위비트 데이터스위치부에 전기적으로 연결됨으로써 n/2개의 가중치 커패시터의 합산된 전하량을 전달하는 제2 연결스위치; 및 상기 제2기간에, 제2 연결스위치를 통하여 전달되는, n/2개의 가중치 커패시터의 합산된 전하량에 해당하는 값을 입력하여 해당하는 아날로그 출력데이터를 출력하는 신호출력부를 포함하며, 상기 신호출력부는, OP앰프와, 상기 OP앰프의 반전입력단자와 출력단자 사이에서 병렬로 연결된 피드백 커패시터 및 리셋스위치를 포함하고, 상기 리셋스위치는, 상기 제1클럭에 의해 스위칭되어 상기 피드백 커패시터를 리셋함으로써 이전 사이클의 아날로그 출력전압의 값을 제거하는 것을 특징으로 한다.In order to achieve the above object, the digital-to-analog converter according to the present invention is a non-sequential digital-to-analog for converting n-bit digital input data into analog output data in one conversion cycle consisting of a first clock and a second clock. A converter comprising: a first connection switch switched by a first clock and electrically connected to a first voltage input terminal to transfer a first voltage; n / 2 upper bit data switch units which are respectively switched according to a logic level of n / 2 upper bit digital input data, and transfer voltage corresponding to the first voltage transmitted through the first connection switch in a first period. ; n / 2 each of which is switched according to a logic level of the n / 2 low-bit digital input data, and transfers a voltage corresponding to the second voltage of the second voltage input terminal in a second period subsequent to the first period. Lower bit data switch unit; In the first period, after charging the voltage transmitted from the n / 2 upper bit data switch unit to each one terminal, in the second period, the n / 2 lower bit data switch unit is charged to the other terminal. N / 2 weighted capacitors for adding the voltage of the one terminal and the voltage of the other terminal by charging the transferred voltage; A second connection switch switched by a second clock and electrically connected to n / 2 higher bit data switch units in the second period to transfer the sum of charges of the n / 2 weight capacitors; And a signal output unit configured to output a corresponding analog output data by inputting a value corresponding to the sum of charges of n / 2 weighted capacitors transferred through the second connection switch in the second period. The unit includes an OP amplifier, a feedback capacitor and a reset switch connected in parallel between the inverting input terminal and the output terminal of the OP amplifier, wherein the reset switch is switched by the first clock to reset the feedback capacitor. It is characterized by removing the value of the analog output voltage of the cycle.

바람직하게는, 상기 n/2개의 가중치 커패시터는, 상위비트와 하위비트의 각 비트별로 2^((n/2)-1) 가중치의 커패시턴스 값을 각각 갖고, 상기 신호출력부의 피드백 커패시터는, 2^(n/2) 가중치의 커패시턴스 값을 갖는 것이 가능하다.Preferably, the n / 2 weight capacitors each have a capacitance value of 2 ^{((n / 2) -1)} weights for each bit of the upper and lower bits, and the feedback capacitor of the signal output ^unit is 2 ^{( n / 2)} it is possible to have a capacitance value of the weight.

바람직하게는, 상기 n/2개의 상위비트 데이터스위치부의 각각은, 제1전압을 전달하도록 스위칭되는 충전스위치와, 접지전압을 전달하도록 스위칭되는 접지스위치를 포함할 수 있다.Preferably, each of the n / 2 upper bit data switch units may include a charging switch switched to transmit a first voltage, and a ground switch switched to transfer a ground voltage.

바람직하게는, 상기 n/2개의 하위비트 데이터스위치부의 각각은, 제2전압을 전달하도록 스위칭되는 충전스위치와, 접지전압을 전달하도록 스위칭되는 접지스위치를 포함할 수 있다.Preferably, each of the n / 2 low-bit data switch units may include a charging switch switched to transfer the second voltage and a ground switch switched to transfer the ground voltage.

바람직하게는, 상기 제1 연결스위치가 턴오프되고, 제2 연결스위치가 턴온된 상태에서, n/2개의 가중치 커패시터의 일측단자가 각각의 상위비트 데이터스위치부를 통하여 상기 제2 연결스위치에 공통 연결됨으로써 n/2개의 가중치 커패시터의 값이 합산되는 것이 가능하다.
Preferably, when the first connection switch is turned off and the second connection switch is turned on, one terminal of the n / 2 weight capacitors is commonly connected to the second connection switch through each higher bit data switch unit. This makes it possible to sum the values of n / 2 weighted capacitors.

본 발명에 따르면, 가중치 커패시터의 수를 1/2로 줄임과 아울러 가중치 커패시터의 커패시턴스 값과 피드백 커패시턴스 값을 줄임으로써 디지털 아날로그 컨버터의 가중치 커패시터와 피드백 커패시턴스가 차지하는 면적을 줄일 수가 있고, 나아가 컬럼 드라이버의 면적을 줄일 수 있을 뿐 아니라 컬럼 드라이버의 제조원가도 낮출 수가 있다.
According to the present invention, by reducing the number of weight capacitors by 1/2 and by reducing the capacitance value and the feedback capacitance value of the weight capacitor, it is possible to reduce the area occupied by the weight capacitor and the feedback capacitance of the digital analog converter. In addition to reducing the area, the manufacturing cost of the column driver can be lowered.

도 1은, 일반적인 액티브 매트릭스형 엘시디(active matrix LCD)를 개략적으로 나타낸 구성도이다.
도 2는, 종래의 스위칭 커패시터형 디지털 아날로그 컨버터를 개략적으로 나타낸 회로도이다.
도 3은, 본 발명의 실시예에 따른 디지털 아날로그 컨버터를 개략적으로 나타낸 회로도이다.1 is a configuration diagram schematically showing a general active matrix LCD.
2 is a circuit diagram schematically showing a conventional switching capacitor type digital analog converter.
3 is a circuit diagram schematically showing a digital-to-analog converter according to an embodiment of the present invention.

이하, 본 발명의 바람직한 실시예에 따른 디지털 아날로그 컨버터를 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, a digital to analog converter according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은, 본 발명의 실시예에 따른 디지털 아날로그 컨버터를 개략적으로 나타낸 회로도이다.3 is a circuit diagram schematically showing a digital-to-analog converter according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 디지털 아날로그 컨버터(122)는, 복수개의 가중치 커패시터, 및 신호출력부(124)를 포함하여 구성된다.Referring to FIG. 3, the digital analog converter 122 of the present invention includes a plurality of weight capacitors and a signal output unit 124.

여기서, 디지털 아날로그 컨버터(122)의 n비트 디지털 입력데이터가 예를 들어, 8비트 디지털 입력데이터인 경우, 복수개의 가중치 커패시터는, 4(n/2, n=8)개의 가중치 커패시터, 즉 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)를 포함하여 구성된다. 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)는, 제1전압, 예를 들어 -V_REF의 전압을 입력받는 제1전압 입력단자와, 제2전압, 예를 들어 제1전압의 1/(2^n/2)에 해당하는 -V_REF/16을 입력받는 제2전압 입력단자 사이에서 병렬로 연결된다. 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 일측단자가, 각각의 제1,2,3,4 상위비트 데이터스위치부와 제1 연결스위치(Sa)를 통하여 제1전압 입력단자에 연결되고, 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 타측단자가, 각각의 제1,2,3,4 하위비트 데이터스위치부를 거쳐 제2전압 입력단자에 연결된다. 제1,2,3,4 상위비트 데이터스위치부의 각각은, 제1,2,3,4 상위비트 충전스위치(S₄₁,S₅₁,S₆₁,S₇₁)와, 제1,2,3,4 상위비트 접지스위치(S₄₂,S₅₂,S₆₂,S₇₂)를 갖는다. 제1,2,3,4 하위비트 데이터스위치부의 각각은, 제1,2,3,4 하위비트 충전스위치(S₀₁,S₁₁,S₂₁,S₃₁)와, 제1,2,3,4 하위비트 접지스위치(S₀₂,S₁₂,S₂₂,S₃₂)를 갖는다. 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 일측단자는, 제1,2,3,4 상위비트 충전스위치(S₄₁,S₅₁,S₆₁,S₇₁)를 각각 거쳐 제1 연결스위치(Sa)에 연결되고, 또한 제1,2,3,4 상위비트 접지스위치(S₄₂,S₅₂,S₆₂,S₇₂)를 각각 거쳐 접지단자에 연결된다. 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 타측단자는, 제1,2,3,4 하위비트 충전스위치(S₀₁,S₁₁,S₂₁,S₃₁)를 각각 거쳐 제2전압 입력단자에 연결되고, 또한 제1,2,3,4 하위비트 접지스위치(S₀₂,S₁₂,S₂₂,S₃₂)를 각각 거쳐 접지단자에 연결된다. Here, when the n-bit digital input data of the digital-to-analog converter 122 is, for example, 8-bit digital input data, the plurality of weight capacitors are 4 (n / 2, n = 8) weight capacitors, that is, the first And 2,3,4 weighted capacitors C ₁₀ , C ₁₁ , C ₁₂ , C ₁₃ . The first, second, third, and fourth weight capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ may include a first voltage input terminal receiving a first voltage, for example, a voltage of −V _REF , and a second voltage. For example, the second voltage input terminals receiving the -V _REF / 16 corresponding to 1 / (2 ^{n / 2} ) of the first voltage are connected in parallel. One terminal of the first, second, third, and fourth weighted capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ may include the first, second, third, and fourth higher-order data switch units and the first connection switch Sa. Is connected to the first voltage input terminal, and the other terminals of the first, second, third, and fourth weight capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ are each of the first, second, third, and fourth It is connected to the second voltage input terminal via a lower bit data switch. Each of the first, second, third and fourth higher bit data switch units may include the first, second, third and fourth higher bit charge switches S ₄₁ , S ₅₁ , S ₆₁ , S ₇₁ , 4 It has upper bit ground switch (S ₄₂ , S ₅₂ , S ₆₂ , S ₇₂ ). Each of the first, second, third and fourth lower bit data switch units includes first, second, third and fourth lower bit charging switches S ₀₁ , S ₁₁ , S ₂₁ , S ₃₁ , It has 4 lower bit ground switches (S ₀₂ , S ₁₂ , S ₂₂ , S ₃₂ ). One terminal of the first, second, third, and fourth weighted capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ may include the first, second, third, and fourth high-level charging switches S ₄₁ , S ₅₁ , S ₆₁ , S ₇₁ is connected to the first connection switch (Sa), respectively, and through the first, second, third, fourth higher bit ground switch (S ₄₂ , S ₅₂ , S ₆₂ , S ₇₂ ), respectively, to the ground terminal. do. The other terminal of the first, second, third and fourth weight capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ may include the first, second, third, and fourth low-bit charging switches S ₀₁ , S ₁₁ , S ₂₁ , and S ₃₁ is connected to the second voltage input terminal, respectively, and is also connected to the ground terminal via the first, second, third, and fourth low-bit ground switches S ₀₂ , S ₁₂ , S ₂₂ , and S ₃₂ , respectively.

또한 신호출력부(124)는, OP 앰프(24), 피드백 커패시터(C₁₄), 및 리셋스위치(Sc)를 포함하여 구성된다. OP 앰프(24)의 반전단자(-)가, 제2 연결스위치(Sb)를 거쳐 제1,2,3,4 상위비트 충전스위치(S₄₁,S₅₁,S₆₁,S₇₁)와 제1 연결스위치(Sa) 사이의 공통접점에 연결된다. OP 앰프(24)의 반전입력단자(-)와 출력단자 사이에서 피드백 커패시터(C₁₄)와 리셋스위치(Sc)가 병렬로 연결된다. OP 앰프(24)의 비반전입력단자(+)가 접지단자에 연결된다.In addition, the signal output unit 124 includes an OP amplifier 24, a feedback capacitor C ₁₄ , and a reset switch Sc. The inverting terminal (-) of the OP amplifier 24 passes through the second connection switch Sb to the first, second, third and fourth higher bit charge switches S ₄₁ , S ₅₁ , S ₆₁ , and S ₇₁ and the first one. It is connected to the common contact between the connection switches (Sa). The feedback capacitor C ₁₄ and the reset switch Sc are connected in parallel between the inverting input terminal (-) and the output terminal of the OP amplifier 24. The non-inverting input terminal (+) of the OP amplifier 24 is connected to the ground terminal.

또한, 제1 연결스위치(Sa)와 리셋스위치(Sc)가 제1클럭(φ₁)에 의해 제어되어 스위칭하고, 제2 연결스위치(Sb)가 제2클럭(φ₂)에 의해 제어되어 스위칭된다. In addition, the first connection switch Sa and the reset switch Sc are controlled and switched by the first clock φ ₁ , and the second connection switch Sb is controlled and controlled by the second clock φ ₂ . do.

또한, 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)는, 8비트의 디지털 입력데이터 중 4개 상위비트(b₄~b₇)(또는 4개 하위비트(b₀~b₃))의 디지털 입력데이터의 값을 샘플링하기 위하여, 각 비트의 가중치에 해당하는 커패시턴스 값을 갖는다. 즉, 제1 하위비트(b₀)와 제1 상위비트(b₄)에 해당하는 제1 가중치 커패시터(C₁₀)의 커패시턴스 값이 C이라고 하면, 제2 하위비트(b₁)와 제2 상위비트(b₅)에 해당하는 제2 가중치 커패시터(C₁₁)의 커패시턴스 값이 제1 가중치 커패시터(C₁₀)의 커패시턴스 값의 2¹배인 2C이고, 제3 하위비트(b₂)와 제3 상위비트(b₆)에 해당하는 제3 가중치 커패시터(C₁₂)의 커패시턴스 값이 제1 가중치 커패시터(C₀)의 커패시턴스 값의 2²배인 4C이고, 제4 하위비트(b₃)와 제4 상위비트(b₇)에 해당하는 제4 가중치 커패시터(C₁₃)의 커패시턴스 값이 제1 가중치 커패시터(C₀)의 커패시턴스 값의 2³배인 8C이다.In addition, the first, second, third, and fourth weight capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ may include four upper bits b ₄ to b ₇ (or four lower bits) of the 8-bit digital input data. In order to sample the value of the digital input data of bits b ₀ to b ₃ ), it has a capacitance value corresponding to the weight of each bit. That is, when a capacitance value of the first weight capacitor C ₁₀ corresponding to the first lower bit b ₀ and the first upper bit b ₄ is C, the second lower bit b ₁ and the second upper bit are C. bits, (b ₅₎ the second weight ²¹ times 2C of the capacitance value of the capacitor (C ₁₁₎ the first weighted capacitor (C ₁₀₎ the capacitance value of that in the third low-order bits (b ₂₎ and a third top The capacitance value of the third weighted capacitor C ₁₂ corresponding to bit b ₆ is 4C, which is ² times the capacitance value of the first weighted capacitor C ₀ , and the fourth lower bit b ₃ and the fourth higher order. The capacitance value of the fourth weight capacitor C ₁₃ corresponding to bit b ₇ is 8C, which is two to ^three times the capacitance value of the first weight capacitor C ₀ .

또한, 피드백 커패시터(C₁₄)는, 제1 가중치 커패시터(C₀)의 커패시턴스 값의 2⁴(2^n/2, n=8)배인 16C의 커패시턴스 값을 갖는다.In addition, the feedback capacitor C ₁₄ has a capacitance value of 16C which is 2 ⁴ (2 ^{n / 2} , n = 8) times the capacitance value of the first weight capacitor C ₀ .

이와 같이 구성되는 디지털 아날로그 컨버터(122)는, 제1단계에서 예를 들어 8비트 디지털 입력데이터 중 4개 상위비트의 디지털 입력데이터를 샘플링 처리하고, 제2단계에서 4개 하위비트의 디지털 입력데이터를 샘플링 처리하고 이를 합산 처리하여 아날로그 출력전압(Vo)을 만들어낸다. The digital-to-analog converter 122 configured as described above samples, for example, digital input data of four upper bits of the 8-bit digital input data in the first step, and digital input data of four lower bits in the second step. Sampling is then summed to produce the analog output voltage (Vo).

이를 좀 더 상세히 언급하면, 제1단계에서, 4개 상위비트의 디지털 입력데이터를 샘플링 처리하기 위하여, 제1 연결스위치(Sa)가 제1클럭(φ₁)의 하이 레벨에 의해 턴온되고, 제2 연결스위치(Sb)가 제2클럭(φ₂)의 로우 레벨에 의해 턴오프된다. 또한, 제1,2,3,4 하위비트 충전스위치(S₀₁,S₁₁,S₂₁,S₃₁)가 턴오프되는 한편, 제1,2,3,4 하위비트 접지스위치(S₀₂,S₁₂,S₂₂,S₃₂)가 턴온되어 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 타측단자가 접지단자에 연결된다.In more detail, in the first step, the first connection switch Sa is turned on by the high level of the first clock φ ₁ in order to sample the four upper bits of digital input data. The second connection switch Sb is turned off by the low level of the second clock φ ₂ . Further, the first, second, third and fourth lower bit charge switches S ₀₁ , S ₁₁ , S ₂₁ , and S ₃₁ are turned off while the first, second, third and fourth lower bit ground switches S ₀₂ and S are used. ₁₂ , S ₂₂ , and S ₃₂ are turned on so that the other terminals of the first, second, third, and fourth weight capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ are connected to the ground terminal.

이어, 4개 상위비트의 디지털 입력데이터가, 각각 제1,2,3,4 상위비트 충전스위치(S₄₁,S₅₁,S₆₁,S₇₁)와 제1,2,3,4 상위비트 접지스위치(S₄₂,S₅₂,S₆₂,S₇₂)를 제어하여 스위칭한다. 즉, 제5비트의 디지털 입력데이터가 스위칭 제어신호로서, 제1 상위비트 충전스위치(S₄₁)와 제1 상위비트 접지스위치(S₄₂)를 스위칭한다. 제6비트의 디지털 입력데이터가 스위칭 제어신호로서, 제2 상위비트 충전스위치(S₅₁)와 제2 상위비트 접지스위치(S₅₂)를 스위칭한다. 제7비트의 디지털 입력데이터가 스위칭 제어신호로서, 제3 상위비트 충전스위치(S₆₁)와 제3 상위비트 접지스위치(S₆₂)를 스위칭한다. 제8비트의 디지털 입력데이터가 스위칭 제어신호로서, 제4 상위비트 충전스위치(S₇₁)와 제4 상위비트 접지스위치(S₇₂)를 스위칭한다.Subsequently, the digital input data of the four upper bits includes first, second, third and fourth upper bit charging switches S ₄₁ , S ₅₁ , S ₆₁ , and S ₇₁ , and grounds of the first, second, third, and fourth high bits, respectively. Switches are controlled by controlling the switches S ₄₂ , S ₅₂ , S ₆₂ , and S ₇₂ . That is, the fifth bit digital input data switches the first higher bit charge switch S ₄₁ and the first higher bit ground switch S ₄₂ as a switching control signal. The sixth bit of digital input data switches the second upper bit charge switch S ₅₁ and the second upper bit ground switch S ₅₂ as a switching control signal. The seventh bit of digital input data switches the third higher bit charge switch S ₆₁ and the third upper bit ground switch S ₆₂ as a switching control signal. The eighth bit of digital input data is used as a switching control signal to switch the fourth upper bit charge switch S ₇₁ and the fourth upper bit ground switch S ₇₂ .

이때, 4개 상위비트의 디지털 입력데이터가 예를 들어 하이 레벨이면, 제1,2,3,4 상위비트 충전스위치(S₄₁,S₅₁,S₆₁,S₇₁)가 턴온되고 제1,2,3,4 상위비트 접지스위치(S₄₂,S₅₂,S₆₂,S₇₂)가 턴오프된다. 이에 따라 -V_REF의 전압이 턴온된 제1 연결스위치(Sa)를 거치고 나서 각각의 턴온된 제1,2,3,4 상위비트 충전스위치(S₄₁,S₅₁,S₆₁,S₇₁)를 거쳐 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 일측단자에 인가된다. 따라서 -V_REF의 전압이 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)에 충전된다.At this time, if the digital input data of the four upper bits is a high level, for example, the first, second, third and fourth upper bit charging switches S ₄₁ , S ₅₁ , S ₆₁ , and S ₇₁ are turned on and the first and second bits are turned on. , 3,4 upper bit ground switch (S ₄₂ , S ₅₂ , S ₆₂ , S ₇₂ ) is turned off. Accordingly, each of the turned-on first, second, third, and fourth higher bit charge switches S ₄₁ , S ₅₁ , S ₆₁ , and S ₇₁ is passed through the first connection switch Sa in which the voltage of -V _REF is turned on. The first, second, third, and fourth weighted capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ are applied to one terminal of the capacitor. Therefore, the voltage of -V _REF is charged in the first, second, third and fourth weighted capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ .

4개 상위비트의 디지털 입력데이터가 예를 들어 로우 레벨이면, 제1,2,3,4 상위비트 충전스위치(S₄₁,S₅₁,S₆₁,S₇₁)가 턴오프되고 제1,2,3,4 상위비트 접지스위치(S₄₂,S₅₂,S₆₂,S₇₂)가 턴온되어 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 일측단자가 접지단자에 연결된다. 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 타측단자 또한 앞서 언급한 바와 같이 접지단자에 연결되어 있으므로 -V_REF의 전압이 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)에 충전되지 않는다.If the digital input data of the four upper bits is at a low level, for example, the first, second, third and fourth upper bit charge switches S ₄₁ , S ₅₁ , S ₆₁ , and S ₇₁ are turned off and the first, second, 3,4 upper bit ground switch (S ₄₂ , S ₅₂ , S ₆₂ , S ₇₂ ) is turned on so that one terminal of the first, second, third, and fourth weight capacitors C ₁₀ , C ₁₁ , C ₁₂ , C ₁₃ It is connected to the ground terminal. Since the other terminal of the first, second, third and fourth weight capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ is also connected to the ground terminal as mentioned above, the voltage of -V _REF is 1, 2, 3 , 4 weighted capacitors C ₁₀ , C ₁₁ , C ₁₂ , C ₁₃ are not charged.

제1단계에서는, 신호출력부(124)의 리셋스위치(Sc)가, 제1클럭(φ₁)의 하이 레벨에 의해 턴온되어 피드백 커패시터(C₁₄)를 리셋시킴으로써 이전 사이클의 출력전압(Vo)의 값이 제거된다.In the first step, the reset switch Sc of the signal output unit 124 is turned on by the high level of the first clock φ ₁ to reset the feedback capacitor C ₁₄ , thereby outputting the output voltage Vo of the previous cycle. The value of is removed.

이후, 제2단계에서, 4개 하위비트의 데이터를 샘플링 처리하기 위하여, 제1 연결스위치(Sa)가 제1클럭(φ₁)의 로우 레벨에 의해 턴오프되고, 제2 연결스위치(Sb)가 제2클럭(φ₂)의 하이 레벨에 의해 턴온된다. Then, in the second step, in order to sample the four lower bits of data, the first connection switch Sa is turned off by the low level of the first clock φ ₁ and the second connection switch Sb. Is turned on by the high level of the second clock φ ₂ .

이어, 4개 하위비트의 디지털 입력데이터가, 각각 제1,2,3,4 하위비트 충전스위치(S₀₁,S₁₁,S₂₁,S₃₁)를 제어하여 스위칭하고 아울러 각각 제1,2,3,4 하위비트 접지스위치(S₀₂,S₁₂,S₂₂,S₃₂)를 제어하여 스위칭한다.Subsequently, the digital input data of the four lower bits controls and switches the first, second, third and fourth lower bit charge switches S ₀₁ , S ₁₁ , S ₂₁ , and S ₃₁ , respectively. The 3,4 low-bit ground switches (S ₀₂ , S ₁₂ , S ₂₂ , S ₃₂ ) are controlled and switched.

즉, 제1비트의 디지털 입력데이터가 스위칭 제어신호로서, 제1 하위비트 충전스위치(S₀₁)와 제1 하위비트 접지스위치(S₀₂)를 스위칭한다. 제2비트의 디지털 입력데이터가 스위칭 제어신호로서, 제2 하위비트 충전스위치(S₁₁)와 제2 하위비트 접지스위치(S₁₂)를 스위칭한다. 제3비트의 디지털 입력데이터가 스위칭 제어신호로서, 제3 하위비트 충전스위치(S₂₁)와 제3 하위비트 접지스위치(S₂₂)를 스위칭한다. 제4비트의 디지털 입력데이터가 스위칭 제어신호로서, 제4 하위비트 충전스위치(S₃₁)와 제4 하위비트 접지스위치(S₃₂)를 스위칭한다.That is, the first bit digital input data switches the first lower bit charging switch S ₀₁ and the first lower bit ground switch S ₀₂ as a switching control signal. The second bit digital input data switches the second lower bit charging switch S ₁₁ and the second lower bit ground switch S ₁₂ as a switching control signal. The third bit digital input data switches the third lower bit charging switch S ₂₁ and the third lower bit ground switch S ₂₂ as a switching control signal. The fourth bit digital input data switches the fourth lower bit charging switch S ₃₁ and the fourth lower bit ground switch S ₃₂ as a switching control signal.

이때, 4개 하위비트의 디지털 입력데이터가 예를 들어 하이 레벨이면, 제1,2,3,4 하위비트 충전스위치(S₀₁,S₁₁,S₂₁,S₃₁)가 턴온되고 제1,2,3,4 하위비트 접지스위치(S₀₂,S₁₂,S₂₂,S₃₂)가 턴오프된다. 이에 따라 -V_REF/16의 전압이 각각의 턴온된 제1,2,3,4 하위비트 충전스위치(S₀₁,S₁₁,S₂₁,S₃₁)를 거쳐 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 타측단자에 인가되므로 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 타측단자의 전압 레벨이 0V에서 -V_REF/16로 변경된다. 따라서 -V_REF/16의 전압이 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)에 충전될 수 있다.
반면에, 4개 하위비트의 디지털 입력데이터가 예를 들어 로우 레벨이면, 제1,2,3,4 하위비트 충전스위치(S₀₁,S₁₁,S₂₁,S₃₁)가 턴오프되고, 제1,2,3,4 하위비트 접지스위치(S₀₂,S₁₂,S₂₂,S₃₂)가 턴온되어 제1,2,3,4 하위비트 접지스위치(S₀₂,S₁₂,S₂₂,S₃₂)가 접지단자에 연결된다. 그러므로 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 타측단자의 전압 레벨이 0V로 유지된다.At this time, if the digital input data of the four lower bits is a high level, for example, the first, second, third and fourth lower bit charging switches S ₀₁ , S ₁₁ , S ₂₁ , and S ₃₁ are turned on and the first and second bits are turned on. , 3,4 low-bit ground switches S ₀₂ , S ₁₂ , S ₂₂ , S ₃₂ are turned off. Accordingly, the _first , second, third, and fourth weights of the -V _REF / 16 are turned on through the first, second, third, and fourth low-bit charging switches S ₀₁ , S ₁₁ , S ₂₁ , and S ₃₁ respectively. voltage level of the other terminal of the capacitor, so applied to the other terminal of the _{_{(C 10, C 11, C}} 12, C 13) of claim 1, 2, 3, and 4 weighting capacitors _{_{(C 10, C 11, C}} 12, C 13) the Change from 0V to -V _REF / 16. Accordingly, the voltage of −V _REF / 16 may be charged in the first, second, third, and fourth weight capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ .
On the other hand, if the digital input data of the four lower bits is a low level, for example, the first, second, third and fourth lower bit charge switches S ₀₁ , S ₁₁ , S ₂₁ , and S ₃₁ are turned off. 1,2,3,4 low-bit ground switches (S ₀₂ , S ₁₂ , S ₂₂ , S ₃₂ ) are turned on so that the 1,2,3,4 low-bit ground switches (S ₀₂ , S ₁₂ , S ₂₂ , S ₃₂ ) is connected to the ground terminal. Therefore, the voltage levels of the other terminals of the first, second, third, and fourth weight capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ are maintained at 0V.

이와 같은 하위비트 충전스위치(S₀₁,S₁₁,S₂₁,S₃₁) 및 하위비트 접지스위치(S₀₂,S₁₂,S₂₂,S₃₂)의 스위칭 동작이 이루어짐과 동시에, 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 전하량이 합산된다. 이는, 제1단계에서 제1,2,3,4 상위비트 충전스위치(S₄₁,S₅₁,S₆₁,S₇₁)가 턴온되고, 제1,2,3,4 상위비트 접지스위치(S₄₂,S₅₂,S₆₂,S₇₂)가 턴오프된 상태로 있기 때문이다.The switching operation of the lower bit charge switch (S ₀₁ , S ₁₁ , S ₂₁ , S ₃₁ ) and the lower bit ground switch (S ₀₂ , S ₁₂ , S ₂₂ , S ₃₂ ) is performed, and the first, second, The charge amounts of the 3,4 weighted capacitors C ₁₀ , C ₁₁ , C ₁₂ , C ₁₃ are summed. In the first step, the first, second, third and fourth higher bit charging switches S ₄₁ , S ₅₁ , S ₆₁ , and S ₇₁ are turned on, and the first, second, third, and fourth upper bit ground switches S ₄₂ are turned on. , S ₅₂ , S ₆₂ , and S ₇₂ ) are turned off.

그런 다음, 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 합산된 전하량이 OP 앰프(24)의 반전입력단자(-)에 입력된다. 따라서 OP 앰프(24)는, 제1,2,3,4 가중치 커패시터(C₁₀,C₁₁,C₁₂,C₁₃)의 합산된 전하량에 해당하는 출력전압(Vo)을 출력한다.Then, the sum of the charges of the first, second, third and fourth weight capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ is input to the inverting input terminal (−) of the OP amplifier 24. Therefore, the OP amplifier 24 outputs an output voltage Vo corresponding to the sum of the charges of the first, second, third, and fourth weight capacitors C ₁₀ , C ₁₁ , C ₁₂ , and C ₁₃ .

이러한 디지털 아날로그 컨버터(122)의 실제적인 계산 예를 들어보면, 디지털 아날로그 컨버터(122)에 입력되는 디지털 입력데이터가 8비트 디지털 입력데이터이므로 디지털 아날로그 컨버터(122)의 출력전압(Vo)이 총 256(=2⁸)개 레벨을 가져야 한다. 그러므로 V_REF의 전압이 1V이라면, 출력전압(Vo)은, 8비트 디지털 입력데이터의 값에 따라 0V, 1/256V,.., 254/256V, 255/256V까지 총 256개 레벨을 갖게 된다. 가령, 디지털 아날로그 컨버터(122)에 입력되는 디지털 입력데이터의 값이 "10010111"(십진수로는 151이다)이라고 할 경우, 출력전압(Vo)의 예상치는 151/256V가 된다.As an example of the actual calculation of the digital analog converter 122, since the digital input data input to the digital analog converter 122 is 8-bit digital input data, the output voltage Vo of the digital analog converter 122 totals 256. Must have (= 2 ⁸ ) levels Therefore, if the voltage of V _REF is 1V, the output voltage Vo has a total of 256 levels ranging from 0V, 1 / 256V, .., 254 / 256V, 255 / 256V, depending on the value of 8-bit digital input data. For example, when the value of the digital input data input to the digital-to-analog converter 122 is "10010111" (decimal is 151), the expected value of the output voltage Vo is 151 / 256V.

이러한"10010111(십진수로는 151이다)"의 디지털 입력데이터 값을, 본 발명의 디지털 아날로그 컨버터(122)의 회로에 적용하였을 때 출력전압(Vo)의 예상치인 151/256V의 값이 정확한지를 확인해보기로 한다.When the digital input data value of " 10010111 (decimal is 151) " is applied to the circuit of the digital-to-analog converter 122 of the present invention, confirm that the value of 151 / 256V, which is an expected value of the output voltage Vo, is correct. Let's look at it.

먼저, 제1단계에서, 4개 상위비트의 디지털 입력데이터의 값이 "1001"이므로, 제1,4 상위비트의 논리값 "1"에 대응하는 제1,4 상위비트 충전스위치(S₄₁,S₇₁)가 턴온되고, 제2,3 상위비트의 논리값 "0"에 대응하는 제2,3 상위비트 충전스위치(S₅₁,S₆₁)가 턴오프된다. 따라서 제1,4 가중치 커패시터(C₁₀,C₁₃)의 일측단자에, -V_REF에 해당하는 -1V의 전압이 인가되므로 제1,4 가중치 커패시터(C₁₀,C₁₃)에 -1V의 전압이 충전되나, 제2,3 가중치 커패시터(C₁₁,C₁₂)에는, -1V의 전압이 충전되지 않는다.First, in the first step, since the value of the digital input data of the four upper bits is "1001", the first and fourth higher bit charge switches S ₄₁ , corresponding to the logic value "1" of the first and fourth upper bits. S ₇₁ ) is turned on, and the second and third high order charge switches S ₅₁ and S ₆₁ corresponding to the logic value “0” of the second and third high order bits are turned off. Therefore, the weights 1, 4, so the capacitor to one terminal of the (C _10, C _13), applied with a voltage of -1V corresponding to -V _REF claim 1,4 weighted capacitor voltage of -1V to (C _10, C ₁₃₎ Is charged, but the voltage of -1V is not charged in the second and third weight capacitors C ₁₁ and C ₁₂ .

제2단계에서, 4개 하위비트의 디지털 입력데이터의 값이 "0111"이므로, 제1,2,3 하위비트의 논리값 "1"에 대응하는 제1,2,3 하위비트 충전스위치(S₀₁,S₁₁,S₂₁)가 턴온되고, 제4 하위비트의 논리값 "0"에 대응하는 제4 하위비트 충전스위치(S₃₁)가 턴오프된다. 따라서 제1,2,3 가중치 커패시터(C₁₀,C₁₁,C₁₂)의 타측단자에, -V_REF/16에 해당하는 -1/16V의 전압이 인가되므로 제1,2,3 가중치 커패시터(C₁₀,C₁₁,C₁₂)의 타측단자의 전압이 -1/16V가 된다. 제4 가중치 커패시터(C₁₃)의 타측단자의 전압은 그대로 0V를 유지한다.In the second step, since the value of the digital input data of the four lower bits is "0111", the first, second and third lower bit charging switches S corresponding to the logical value "1" of the first, second and third lower bits. ₀₁ , S ₁₁ , S ₂₁ are turned on, and the fourth lower bit charging switch S ₃₁ corresponding to the logic value "0" of the fourth lower bit is turned off. Therefore, since the voltage of -1 / 16V corresponding to -V _REF / 16 is applied to the other terminal of the first, second and third weight capacitors C ₁₀ , C ₁₁ and C ₁₂ , the first, second and third weight capacitors ( The voltage at the other terminal of C ₁₀ , C ₁₁ , C ₁₂ ) is -1 / 16V. The voltage of the other terminal of the fourth weight capacitor C ₁₃ is maintained at 0V.

이제, 각각의 가중치 커패시터와 피드백 커패시터의 커패시턴스 비에 따라 OP 앰프(24)의 증폭율이 다르므로 중첩의 원리에 의해 출력전압을 합산하여 전체적인 출력전압(Vo)을 계산할 수가 있다. Now, since the amplification ratio of the OP amplifier 24 is different according to the capacitance ratio of each weight capacitor and the feedback capacitor, the overall output voltage Vo can be calculated by summing the output voltages according to the superposition principle.

제4 가중치 커패시터(C₁₃)의 경우, 제4 가중치 커패시터(C₁₃)에 -1V가 충전되어 있고 제4 가중치 커패시터(C₁₃)의 타측단자의 전압이 0V이므로 OP 앰프(24)의 반전입력단자(-)의 전압에 해당하는, 제4 가중치 커패시터(C₁₃)의 일측단자의 전압이 -1V이다. 따라서 OP 앰프(24)의 반전입력단자(-)의 입력전압이 -1V가 된다. 제4 가중치 커패시터(C₁₃)의 가중치가 8C이고, 피드백 커패시터(C₁₄)의 가중치가 16C이므로 제4 가중치 커패시터(C₁₃)와 피드백 커패시터(C₁₄)의 커패시턴스 비가 1:2이다. 그러므로 OP 앰프(24)의 출력전압(Vo)은, OP 앰프(24)의 입력전압의 1/2이 됨으로써 1/2V가 된다.The fourth case of the weighted capacitor (C _13), the fourth weighting capacitor (C ₁₃₎ -1V is charged and a fourth weight-inverting input of the capacitor (C _13), so the voltage of the other terminal is 0V OP amplifier 24 of the The voltage at one terminal of the fourth weight capacitor C ₁₃ , corresponding to the voltage at the terminal (−), is −1V. Therefore, the input voltage of the inverting input terminal (-) of the OP amplifier 24 becomes -1V. Since the weight of the fourth weight capacitor C ₁₃ is 8C and the weight of the feedback capacitor C ₁₄ is 16C, the capacitance ratio of the fourth weight capacitor C ₁₃ and the feedback capacitor C ₁₄ is 1: 2. Therefore, the output voltage Vo of the OP amplifier 24 is 1 / 2V by being 1/2 of the input voltage of the OP amplifier 24.

제3 가중치 커패시터(C₁₂)의 경우, 제3 가중치 커패시터(C₁₂)에 충전된 전압이 없고, 제3 가중치 커패시터(C₁₂)의 타측단자의 전압이 -1/16V이므로 OP 앰프(24)의 반전입력단자(-)의 전압에 해당하는, 제3 가중치 커패시터(C₁₂)의 일측단자의 전압이 -1/16V이다. 따라서 OP 앰프(24)의 반전입력단자(-)의 입력전압이 -1/16V가 된다. 제3 가중치 커패시터(C₁₂)의 가중치가 4C이고, 피드백 커패시터(C₁₄)의 가중치가 16C이므로 제3 가중치 커패시터(C₁₂)와 피드백 커패시터(C₁₄)의 커패시턴스 비가 1:4이다. 그러므로 OP 앰프(24)의 출력전압(Vo)은, OP 앰프(24)의 입력전압의 1/4이 됨으로써 1/64V가 된다.The third case of the weighted capacitor (C _12), a third weighting capacitors do not have the voltage charged in the (C _12), the third because the voltage at the other terminal of weighting capacitors (C ₁₂₎ -1 / 16V OP amplifier 24 The voltage at one terminal of the third weighted capacitor C ₁₂ corresponding to the voltage of the inverting input terminal (−) of is −1 / 16V. Therefore, the input voltage of the inverting input terminal (-) of the OP amplifier 24 becomes -1 / 16V. Since the weight of the third weight capacitor C ₁₂ is 4C and the weight of the feedback capacitor C ₁₄ is 16C, the capacitance ratio of the third weight capacitor C ₁₂ and the feedback capacitor C ₁₄ is 1: 4. Therefore, the output voltage Vo of the OP amplifier 24 becomes 1/4 of the input voltage of the OP amplifier 24 to be 1 / 64V.

제2 가중치 커패시터(C₁₁)의 경우, 제3 가중치 커패시터(C₁₁)에 충전된 전압이 없고, 제2 가중치 커패시터(C₁₁)의 타측단자의 전압이 -1/16V이므로 OP 앰프(24)의 반전입력단자(-)의 전압에 해당하는, 제2 가중치 커패시터(C₁₁)의 일측단자의 전압이 -1/16V이다. 따라서 OP 앰프(24)의 반전입력단자(-)의 입력전압이 -1/16V가 된다. 제2 가중치 커패시터(C₁₁)의 가중치가 2C이고, 피드백 커패시터(C₁₄)의 가중치가 16C이므로 제2 가중치 커패시터(C₁₁)와 피드백 커패시터(C₁₄)의 커패시턴스 비가 1:8이다. 그러므로 OP 앰프(24)의 출력전압(Vo)은, OP 앰프(24)의 입력전압의 1/8이 됨으로써 1/128V가 된다.In the case of the second weight capacitor C ₁₁ , since there is no voltage charged in the third weight capacitor C ₁₁ and the voltage of the other terminal of the second weight capacitor C ₁₁ is −1 / 16V, the OP amplifier 24 may be used. The voltage at one terminal of the second weight capacitor C ₁₁ corresponding to the voltage of the inverting input terminal (−) of −1 / 16V. Therefore, the input voltage of the inverting input terminal (-) of the OP amplifier 24 becomes -1 / 16V. Since the weight of the second weight capacitor C ₁₁ is 2C and the weight of the feedback capacitor C ₁₄ is 16C, the capacitance ratio of the second weight capacitor C ₁₁ and the feedback capacitor C ₁₄ is 1: 8. Therefore, the output voltage Vo of the OP amplifier 24 is 1 / 128V by being 1/8 of the input voltage of the OP amplifier 24.

제1 가중치 커패시터(C₁₀)의 경우, 제1 가중치 커패시터(C₁₀)에 -1V가 충전되어 있고 제1 가중치 커패시터(C₁₀)의 타측단자의 전압이 -1/16V이므로 OP 앰프(24)의 반전입력단자(-)의 전압에 해당하는, 제1 가중치 커패시터(C₁₀)의 일측단자의 전압이 -17/16V이다. 따라서 OP 앰프(24)의 반전입력단자(-)의 입력전압이 -17/16V가 된다. 제1 가중치 커패시터(C₁₀)의 가중치가 C이고, 피드백 커패시터(C₁₄)의 가중치가 16C이므로 제1 가중치 커패시터(C₁₀)와 피드백 커패시터(C₁₄)의 커패시턴스 비가 1:16이다. 그러므로 OP 앰프(24)의 출력전압(Vo)은, OP 앰프(24)의 입력전압의 1/16이 되어 17/256V가 된다.For the first weighting capacitor (C _10), the first weighting capacitor (C ₁₀₎ is -1V, and the charge on the first capacitor weight because the voltage of the other terminal of the (C ₁₀₎ -1 / 16V OP amplifier 24 The voltage at one terminal of the first weight capacitor C ₁₀ corresponding to the voltage of the inverting input terminal (−) of −17 / 16V. Therefore, the input voltage of the inverting input terminal (-) of the OP amplifier 24 becomes -17 / 16V. Since the weight of the first weight capacitor C ₁₀ is C and the weight of the feedback capacitor C ₁₄ is 16C, the capacitance ratio of the first weight capacitor C ₁₀ and the feedback capacitor C ₁₄ is 1:16. Therefore, the output voltage Vo of the OP amplifier 24 becomes 1/16 of the input voltage of the OP amplifier 24, and becomes 17 / 256V.

따라서 OP 앰프(24)의 출력전압(Vo)은, 중첩의 원리에 의해 상기한 4개의 출력전압의 합이 된다. 즉, 출력전압(Vo) = 1/2V + 1/64V + 1/128V + 17/256V = 151/256V이다. 이 값은, 상기한 출력전압(Vo)의 예상치인 151/256V와 같다. Accordingly, the output voltage Vo of the OP amplifier 24 is the sum of the four output voltages described above according to the principle of superposition. That is, the output voltage Vo = 1 / 2V + 1 / 64V + 1 / 128V + 17 / 256V = 151 / 256V. This value is equal to 151 / 256V, which is an expected value of the above-described output voltage Vo.

따라서 본 발명의 디지털 아날로그 컨버터는, 8비트 디지털 입력데이터를 처리할 경우, 종래에 비하여 가중치 커패시터의 개수를 1/2로 줄일 수가 있을 뿐 아니라 가중치 커패시터 전체의 커패시턴스 값과 피드백 커패시터의 커패시턴스 값을 크게 줄임으로써 가중치 커패시터와 피드백 커패시터가 차지하는 면적을 최소화할 수가 있다.Therefore, when processing 8-bit digital input data, the digital-to-analog converter of the present invention not only reduces the number of weight capacitors by half, but also greatly increases the capacitance value of the entire weight capacitor and the feedback capacitor. By reducing, the area occupied by the weight capacitor and feedback capacitor can be minimized.

따라서 디지털 아날로그 컨버터의 면적을 줄이고 나아가 컬럼 드라이버의 면적을 줄일 수가 있고, 또한 컬럼 드라이버의 제조원가를 낮출 수가 있다.Therefore, the area of the digital-to-analog converter can be reduced, furthermore, the area of the column driver can be reduced, and the manufacturing cost of the column driver can be reduced.

한편, 이상으로 상술한 바와 같이, 본 발명은, 후술하는 본 발명의 특허청구범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 바람직한 실시예를 중심으로 기술하였지만, 본 발명의 변경, 수정, 변형은, 단지 특허청구범위에 의해서만 정의되는 발명의 사상이나 범위를 벗어나지 않는 범위 내에서 당해 기술분야의 숙련된 사람에 의해 이루어질 수 있다.
On the other hand, as described above, the present invention described the features and technical advantages of the present invention with reference to the preferred embodiments in order to better understand the claims of the present invention described below, changes, modifications of the present invention The modifications may be made by a person skilled in the art without departing from the spirit or scope of the invention as defined only by the claims.

C₁₀,C₁₁,C₁₂,C₁₃: 제1,2,3,4 가중치 커패시터
C₁₄: 피드백 커패시터
Sa: 제1 연결스위치
Sb: 제2 연결스위치
Sc: 리셋스위치
S₄₁,S₅₁,S₆₁,S₇₁: 제1,2,3,4 상위비트 충전스위치
S₄₂,S₅₂,S₆₂,S₇₂: 제1,2,3,4 상위비트 접지스위치
S₀₁,S₁₁,S₂₁,S₃₁: 제1,2,3,4 하위비트 충전스위치
S₀₂,S₁₂,S₂₂,S₃₂: 제1,2,3,4 하위비트 접지스위치
24: OP 앰프
122: 디지털 아날로그 컨버터
124: 신호출력부C ₁₀ , C ₁₁ , C ₁₂ , C ₁₃ : 1,2,3,4 weighted capacitor
C ₁₄ : feedback capacitor
Sa: first connection switch
Sb: second connection switch
Sc: reset switch
S ₄₁ , S ₅₁ , S ₆₁ , S ₇₁ : 1st, 2, 3, 4 upper bit charging switch
S ₄₂ , S ₅₂ , S ₆₂ , S ₇₂ : 1st, 2, 3, 4 upper bit ground switch
S ₀₁ , S ₁₁ , S ₂₁ , S ₃₁ : 1st, 2,3,4 low-bit charging switch
S ₀₂ , S ₁₂ , S ₂₂ , S ₃₂ : 1st, 2,3,4 low-bit ground switch
24: OP amplifier
122: digital-to-analog converter
124: signal output unit

Claims

n비트 디지털 입력데이터를, 제1클럭과 제2클럭으로 구성된 한 변환사이클 내에 아날로그 출력데이터로 변환하는 비순차적인 방식의 디지털 아날로그 컨버터에 있어서,
제1클럭에 의해 스위칭되어 제1전압 입력단자에 전기적으로 연결됨으로써 제1전압을 전달하는 제1 연결스위치;
n/2개의 상위비트 디지털 입력데이터의 논리 레벨에 따라 각각 스위칭되어, 제1기간에, 제1 연결스위치를 통하여 전달된 제1전압에 해당하는 전압을 전달하는 n/2개의 상위비트 데이터스위치부;
n/2개의 하위비트 디지털 입력데이터의 논리 레벨에 따라 각각 스위칭되어, 상기 제1기간에 뒤이은 제2기간에, 제2전압 입력단자의 제2전압에 해당하는 전압을 전달하는 n/2개의 하위비트 데이터스위치부;
상기 제1기간에, n/2개의 상위비트 데이터스위치부로부터 각각의 일측단자에 전달되는 전압을 충전한 후, 상기 제2기간에, n/2개의 하위비트 데이터스위치부로부터 각각의 타측단자에 전달되는 전압을 충전함으로써 상기 일측단자의 전압과 상기 타측단자의 전압을 각각 합산하는 n/2개의 가중치 커패시터;
제2클럭에 의해 스위칭되어 상기 제2기간에, n/2개의 상위비트 데이터스위치부에 전기적으로 연결됨으로써 n/2개의 가중치 커패시터의 합산된 전하량을 전달하는 제2 연결스위치; 및
상기 제2기간에, 제2 연결스위치를 통하여 전달되는, n/2개의 가중치 커패시터의 합산된 전하량에 해당하는 값을 입력하여 해당하는 아날로그 출력데이터를 출력하는 신호출력부를 포함하며,
상기 신호출력부는, OP앰프와, 상기 OP앰프의 반전입력단자와 출력단자 사이에서 병렬로 연결된 피드백 커패시터 및 리셋스위치를 포함하고,
상기 리셋스위치는, 상기 제1클럭에 의해 스위칭되어 상기 피드백 커패시터를 리셋함으로써 이전 사이클의 아날로그 출력전압의 값을 제거하는 것을 특징으로 하는 디지털 아날로그 컨버터.
In a non-sequential digital analog converter for converting n-bit digital input data into analog output data in one conversion cycle consisting of a first clock and a second clock,
A first connection switch switched by the first clock and electrically connected to the first voltage input terminal to transfer the first voltage;
n / 2 upper bit data switch units which are respectively switched according to a logic level of n / 2 upper bit digital input data, and transfer voltage corresponding to the first voltage transmitted through the first connection switch in a first period. ;
n / 2 each of which is switched according to a logic level of the n / 2 low-bit digital input data, and transfers a voltage corresponding to the second voltage of the second voltage input terminal in a second period subsequent to the first period. Lower bit data switch unit;
In the first period, after charging the voltage transmitted from the n / 2 upper bit data switch unit to each one terminal, in the second period, the n / 2 lower bit data switch unit is charged to the other terminal. N / 2 weighted capacitors for adding the voltage of the one terminal and the voltage of the other terminal by charging the transferred voltage;
A second connection switch switched by a second clock and electrically connected to n / 2 higher bit data switch units in the second period to transfer the sum of charges of the n / 2 weight capacitors; And
And a signal output unit configured to output a corresponding analog output data by inputting a value corresponding to the sum of charges of n / 2 weighted capacitors transferred through the second connection switch, in the second period.
The signal output unit includes an OP amplifier, a feedback capacitor and a reset switch connected in parallel between the inverting input terminal and the output terminal of the OP amplifier,
And the reset switch is switched by the first clock to reset the feedback capacitor to remove the value of the analog output voltage of the previous cycle.

제1항에 있어서, 상기 n/2개의 가중치 커패시터는, 상위비트와 하위비트의 각 비트별로 2^((n/2)-1) 가중치의 커패시턴스 값을 각각 갖고, 상기 신호출력부의 피드백 커패시터는, 2^(n/2) 가중치의 커패시턴스 값을 갖는 것을 특징으로 하는 디지털 아날로그 컨버터.
The method of claim 1, wherein the n / 2 weight capacitors have capacitance values of 2 ^{((n / 2) -1)} weights for each bit of an upper bit and a lower bit, respectively, and the feedback capacitor of the signal output unit includes: A digital-to-analog converter characterized by having a capacitance value of 2 ^{(n / 2)} weights.

제1항에 있어서, 상기 n/2개의 상위비트 데이터스위치부의 각각은, 제1전압을 전달하도록 스위칭되는 충전스위치와, 접지전압을 전달하도록 스위칭되는 접지스위치를 포함하는 것을 특징으로 하는 디지털 아날로그 컨버터.
The digital-to-analog converter according to claim 1, wherein each of the n / 2 upper bit data switch units includes a charging switch switched to transmit a first voltage and a ground switch switched to transfer a ground voltage. .

제1항에 있어서, 상기 n/2개의 하위비트 데이터스위치부의 각각은, 제2전압을 전달하도록 스위칭되는 충전스위치와, 접지전압을 전달하도록 스위칭되는 접지스위치를 포함하는 것을 특징으로 하는 디지털 아날로그 컨버터.
The digital-to-analog converter according to claim 1, wherein each of the n / 2 low-bit data switch units includes a charging switch switched to transfer a second voltage and a ground switch switched to transfer a ground voltage. .

제1항에 있어서, 상기 제1 연결스위치가 턴오프되고, 제2 연결스위치가 턴온된 상태에서, n/2개의 가중치 커패시터의 일측단자가 각각의 상위비트 데이터스위치부를 통하여 상기 제2 연결스위치에 공통 연결됨으로써 n/2개의 가중치 커패시터의 값이 합산되는 것을 특징으로 하는 평판표시장치 구동용 디지털 아날로그 컨버터. 2. The terminal of claim 1, wherein one terminal of the n / 2 weight capacitors is connected to the second connection switch through each higher bit data switch unit while the first connection switch is turned off and the second connection switch is turned on. A digital-to-analog converter for driving a flat panel display, characterized in that the values of n / 2 weighted capacitors are added by being connected in common.