KR101208785B1 - 인터폴리 전하 트래핑 구조를 갖는 플로팅 게이트 메모리 디바이스 - Google Patents

인터폴리 전하 트래핑 구조를 갖는 플로팅 게이트 메모리 디바이스 Download PDF

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Abstract

비대칭 터널링 장벽을 갖는 전하 트래핑 플로팅 게이트가 기재된다. 메모리 셀은 채널 영역에 의해 격리되는 소스 영역과 드레인 영역을 포함한다. 제 1 터널링 장벽 구조는 상기 채널 영역 위에 배치된다. 플로팅 게이트가 채널 영역을 덮는 제 1 터널링 장벽 구조 위에 배치된다. 제 2 터널링 장벽이 상기 플로팅 게이트 위에 배치된다. 유전체 전하 트래핑 구조가 제 2 터널ㄹ이 장벽 위에 배치되고, 차단 유전체 구조가 전하 트래핑 구조 위에 배치된다. 상기 상부 유전체 구조 위에 배치된 상부 전도성 층이 게이트로서 동작한다. 제 2 터널링 장벽은, 메모리 셀의 프로그래밍과 소거를 위해 적용되는 바이어스 상태 하에서, 상기 제 1 터널링 장벽 구조보다, 전류 터널링을 위한 더 효과적인 전도체이다.

Description

인터폴리 전하 트래핑 구조를 갖는 플로팅 게이트 메모리 디바이스{FLOATING GATE MEMORY DEVICE WITH INTERPOLY CHARGE TRAPPING STRUCTURE}
이 출원은 2008년 4월 18일자 US 가특허 출원 제61/124,652호로부터 우선권을 주장한다.
본 발명은 함께 출원된 2007년 5월 31일자 US 특허 출원 제11/756,559호 “CHARGE TRAPPING DEVICES WITH FIELD DISTRIBUTION LAYER OVER TUNNELING BARRIER”와 관련이 있으며, 상기 출원은 본원에서 참조로서 인용된다.
본 발명은 일반적으로 비휘발성 메모리 디바이스에 관한 것이며, 구체적으로는 플래시 메모리 디바이스의 플래시 메모리 및 제조법에 관한 것이다.
플래시 메모리(flash memory) 기술은 전계 트랜지스터의 채널과 게이트 사이에 전하를 저장하는 메모리 셀(memory cell)을 포함한다. 저장된 전하는 트랜지스터의 문턱값에 영향을 미치고, 저장된 전하로 인한 문턱값의 변화가 감지되어, 데이터를 나타낼 수 있다.
전하 저장 메모리 셀의 널리 알려진 하나의 종류로는 플로팅 게이트 메모리 셀(floating gate memory cell)이 있다. 플로팅 게이트 메모리 셀에서, 전도성 물질, 가령, 폴리실리콘의 플로팅 게이트가 터널링 장벽 구조(tunneling barrier structure) 위에 형성되고, 인터폴리 유전체(interpoly dielectric)가 상기 플로팅 게이트 위에 형성되어, 메모리 셀의 워드라인, 또는 컨트롤 게이트로부터 이를 고립시킬 수 있다. 컨트롤 게이트에 걸리는 전압이 터널링 장벽 구조를 가로지르는 더 강력한 전기장을 도출하도록, 플로팅 게이트의 지오메트리(geometry)는 플로팅 게이트와 채널 사이의 전압에 대한 높은 커플링 비를 확립하도록 설계된다. 예를 들어, 플로팅 게이트는 T-형태, 또는 U-형태를 이용하여 구현되며, 이로써, 플로팅 게이트와 채널 사이에서보다 컨트롤 게이트와 플로팅 게이트 사이에 더 넓은 표면 영역이 도출되고, 따라서, 플로팅 게이트와 컨트롤 간에 더 큰 커패시턴스가 존재하게 된다. 이러한 기술이 널리 성공적이었을지라도, 메모리 셀의 크기 및 메모리 셀 간 간격이 축소함에 따라, 이웃하는 플로팅 게이트들 간의 간섭으로 인해, 플로팅 게이트 기술의 성능은 저하되기 시작했다.
전계 효과 트랜지스터의 채널과 게이트 사이에 전하를 저장하는 것을 기반으로 하는 또 다른 타입의 메모리 셀은 유전체 전하 트래핑 구조를 사용한다. 이러한 종류의 메모리 셀에서, 유전체 전하 트래핑 구조는 터널링 장벽 구조 위에 형성되며, 이때 상기 터널링 장벽 구조는 유전체 전하 트래핑 구조를 채널로부터 고립한다. 상부 유전체 층이 상기 전하 트래핑 구조 위에 형성되어, 워드라인, 또는 게이트로부터 이를 고립시킨다. 대표적인 디바이스로는 실리콘-옥사이드-나이트라이드-옥사이드-실리콘(SONOS) 셀이 있다.
유전체 전하 트래핑 구조를 이용하는 메모리 셀에서, 설계에 포함되는 커플링 비 설계가 존재하지 않기 때문에, 디바이스는 평면일 수 있다. 제조 공정에 대한 최소 특징부가 약 45나노미터를 초과함에 따라, 유전체 전하 트래핑 구조를 이용하는 메모리 셀은, 평면 구조로 인해, 그리고 인접 셀 간의 커플링이 거의 없기 때문에, 플로팅 게이트 메모리 셀을 추월할 것으로 예견된다.
SONOS-타입 메모리 셀은 최소 특징부 크기가 약 45나노미터 이하가 됨에 따라 성능 저하를 겪는다. 특히, 프린징 필드(fringing field)로 인해 유전체 전하 트래핑 구조의 채널 폭을 따라 전하가 균일하지 않게 주입됨으로써, 채널의 중심을 향하는 영역은 유효하게 높은 문턱값을 갖는 것에 비해, 메모리 셀의 에지를 따르는 영역은 유효하게 낮은 문턱 전압을 갖게 된다. 에지를 따르는 낮은 문턱값 영역은 성능 저하를 초래할 수 있다. 본원발명과 동 출원인과 동 발명자를 갖는 2007년 5월 31일자 US 특허 출원 제11/756,559호 “CHARGE TRAPPING DEVICES WITH FIELD DISTRIBUTION LAYER OVER TUNNELING BARRIER”(공개번호 US제2008-0116506호)가 전기장 분산 층(field distribution layer)이라고 일컬어지는 플로팅 게이트 구조와 게이트와 플로팅 게이트 구조 사이의 전하 트래핑 층의 조합을 설명한다.
따라서 채널 폭 크기를 따르는 전하 트래핑 구조에서 균일하지 않은 전하 농도(charge concentration)가 존재할 때라도, 채널 폭 크기를 따라 더 일정한 문턱 전압을 유지하는 것이 바람직하다.
본 발명은 비휘발성 메모리 장치에 관한 것이며, 더 세부적으로는 제 1 터널링 장벽 구조와 유전체 전하 트래핑 구조 사이에 플로팅 게이트를 포함하는 비휘발성 메모리 장치에 관한 것이며, 이때 제 2 터널링 장벽 구조는 플로팅 게이트와 접촉하며, 상기 터널링 장벽은 비대칭이다. 유전체 전하 트래핑 층으로부터 플로팅 게이트를 통과하여 기판으로의 전자 터널링을 방지하면서, 플로팅 게이트의 전자가 유전체 전하 트래핑 층으로 이동하도록 촉진하기 위해, 예를 들어, 밴드갭 엔지니어링(bandgap engineering)에 의해 및/또는 서로 다른 물질, 또는 물질의 서로 다른 두께를 사용함으로써, 제 2 터널링 장벽 구조가 상기 제 1 터널링 장벽 구조와는 다른 전자 터널링 확률 함수를 갖도록 엔지니어링될 수 있다. 상기 플로팅 게이트는, 채널 폭 크기를 따르는 전하 트래핑 구조에서 불균일한 전하 농도가 존재할 때조차, 유전체 전하 트래핑 층에 가둬진(trapped) 전하에 의해 작용되는 전기장을 채널에 걸쳐 보다 균일하게 분포하며, 채널 폭 크기를 따르는 전도성 층 아래에서 보다 일정한 문턱 저압을 도출한다. 플로팅 게이트와 유전체 전하 트래핑 구조의 조합에 의해, 치밀한 어레이에서 이웃하는 디바이스들 간의 간섭을 줄이는 메모리 셀 구조(가령, 평면 플로팅 게이트를 포함하는 셀)의 사용이 가능해진다. 덧붙이자면, 플로팅 게이트와 유전체 전하 트래핑 구조의 조합은, 상기 조합에 의해 가둬지는 전하의 대부분을 유전체 전하 트래핑 층 내의 깊은 트랩(deep trap)이 보유하도록 배열된 제 1 및 제 2 터널링 장벽 구조와 함께, 고밀도 플래쉬 메모리에서 개선된 데이터 보유성을 제시한다.
따라서 본원에서 기술된 실시예는 채널 영역에 의해 격리되는 소스 영역과 드레인 영역을 포함하는 메모리 셀을 포함한다. 제 1 터널링 장벽 구조는 상기 채널 영역 위에 배치되며, 터널링 확률 함수를 확립하는 두께와 유전 특성을 갖는다. 플로팅 게이트는 채널 영역을 덮는 제 2 터널링 장벽 구조 위에 배치된다. 제 2 터널링 장벽 구조는 플로팅 게이트 위에 배치된다. 유전체 전하 트래핑 구조는 제 2 터널링 장벽 구조 위에 배치되며, 차단 유전체 구조는 전하 트래핑 구조 위에 배치된다. 차단 유전체 구조 위에 배치되는 상부 전도성 층은 게이트로서 동작한다. 제 2 터널링 장벽 구조는, 본 발명에서 기술되는 메모리 셀의 실시예에 따라, 메모리 셀의 프로그래밍 및 소거를 위해 적용되는 바이어스 상태 하에서 상기 제 2 터널링 장벽 구조를, 제 1 터널링 장벽 구조보다 더 효율적인 터널링 전류의 전도체로 만드는 두께와 유전 특성을 갖는다. 즉, 제 2 터널링 장벽 구조는 주어진 바이어스 상태 하에서 제 1 터널링 장벽 구조보다 더 높은 터널링 확률을 갖는다. 또한 일부 실시예에서 판독 연산 동안 적용되는 바이어스 상태에서는, 주어진 바이어스 상태 하에서 제 2 터널링 장벽 구조가 상기 제 1 터널링 장벽 구조보다 더 낮은 터널링 확률을 갖도록 상기 확률이 반전될 수 있다. 이러한 방식으로, 메모리 셀에 가둬진 전하가 프로그램, 또는 소거 동안 플로팅 게이트로부터 유전체 전하 트래핑 층으로 쓸려지며, 이때, 전하는, 셀의 크기와 인접하는 셀들간의 간격이 모두 감소함에 따라 형편없는 셀 데이터 보유성을 초래할 전하 누설(charge leakage)에 대해 더 내성이 있다.
앞서 언급된 바와 같이 구현되는 셀을 포함하는 집적 회로 메모리 디바이스가 또한 기술된다.
본원발명의 메모리 셀을 제조하기 위한 방법은 반도체 기판의 표면 상에 제 1 터널링 장벽 구조를 형성하는 단계와, 상기 터널링 장벽 구조 상에 플로팅 게이트 층을 형성하는 단계와, 상기 플로팅 게이트 층의 표면 상에 제 2 터널링 장벽 구조를 형성하는 단계와, 상기 제 2 터널링 장벽 구조 상에 전하 트래핑 구조를 형성하는 단계와, 상기 전하 트래핑 구조 상에 상부 유전체 구조를 형성하는 단계와, 상기 유전체 구조 상에 상부 전도성 층을 형성하는 단계를 포함한다. 앞서 언급된 바와 같이, 제 2 터널링 장벽 구조는 제 1 터널링 장벽 구조와 다르다. 반도체 기판에 도펀트를 이온주입함으로써, 소스 영역과 드레인 영역이 채널에 의해 격리되고, 채널이 상기 터널링 장벽 구조 아래에 위치하도록, 상기 소스 영역과 드레인 영역이 형성될 수 있다.
본질적으로, 플로팅 게이트(FG)와 밴드갭 엔지니어링된 BE-SONOS 전하-트래핑 디바이스의 “융합”인 신규한 메모리가 기재된다. 종래의 플래쉬 메모리 구조와 달리, 전하-트래핑 디바이스(BE-SONOS)가 플로팅 게이트(FG)의 상부 상에 조립되어, 인터폴리 유전체 층(IPD)를 대체할 수 있다. 극박 폴리 FG(<5나노미터)를 갖는 평면 구조가 제공될 수 있으며, 이는 종래의 구조와는 달리 피치 스케일링(pitch scaling)을 가능하게 한다.
도 1은 종래 기술의 SONOS-형 메모리 셀의 기본 구조를 도시한다.
도 2는 NAND 어레이 구성에서 워드라인과 평행하는 채널 폭 크기를 따라 취해진 기본 종래 기술의 SONOS-형 메모리 셀의 단면도를 도시한다.
도 3은 하부 유전체, 전하 트래핑 층 및 상부 유전체의 조합의 유효 옥사이드 두께에 비해 채널 폭이 감소된 도 2와 유사한 구조를 도시한다.
도 4는 종래 기술 메모리 셀의 채널 폭 크기를 따르는 비대칭 전하 트래핑 분호를 도시한다.
도 5는 채널 폭 크기를 따르는 메모리 셀의 유효 문턱 전압의 분포를 도출하는 도 4에서 도시된 비대칭 전하 트래핑 분포를 도시한다.
도 6은 비대칭 전하 트래핑 분포로 인해 바람직하지 않은 SONOS-형 메모리 셀의 채널을 통과하는 드레인 전류 대 게이트 전압 I-V를 도시한다.
도 7은 터널링 장벽 구조 위에 위치하는 전도성 층을 포함하는 유전체 전하 트래핑 메모리 셀의 채널 길이 크기를 따라 취해진 단면도를 도시한다.
도 8은 도 7에서 나타는 것과 같은 메모리 셀의 어레이의 채널 폭 크기를 따라 취해진 단면도를 도시한다.
도 9는 도 8에서 도시된 것과 같은 전도성 층을 포함하는 유전체 전하 트래핑 메모리 셀의 채널 폭 크기에 걸친 전하 농도의 하나의 예시를 도시한다.
도 10은 전도성 층에서의 일정한 전위를 도시하며, 상기 일정한 전위가 채널 폭 크기에서의 문턱 전압의 분포 분포에 미칠 수 있는 영향을 도시한다.
도 11은 바람직하지 못한 비대칭 전하 분포를 갖고 있는 전도성 층을 포함하는 유전체 전하 트래핑 메모리 셀의 드레인 전류 대 게이트 전압 I-V 특성의 시뮬레이션을 도시한다.
도 12는 종래 기술의 플로팅 게이트 메모리 셀의 워드라인 크기르 fEk라 취해진 단면도를 도시한다.
도 13은 평면 셀 구조를 포함하는, 종래 기술의 플로팅 게이트 메모리 셀의 워드라인 크기를 따라 취해지는 단면도를 도시한다.
도 14는 본원 발명의 전하 트래핑 플로팅 게이트 메모리 셀에서의 워드라인을 따라 취해진 단면도를 도시한다.
도 14A는 낮은 전기장에서의 밴드 오프셋 기술을 포함하는 밴드갭 엔지니어링된 터널링 장벽 구조에 대한 밴드 다이어그램이며, 비교적 낮은 터널링 확률을 나타낸다.
도 14B는 높은 전기장에서의 밴드 오프셋 기술을 포함하는 밴드갭 엔지니어링된 터널링 장벽 구조에 대한 밴드 다이어그램이며, 비교적 높은 터널링 확률을 보여준다.
도 15는 제 2 터널링 장벽 구조에 의해 플로팅 게이트로부터 격리되는 전하 트래핑 층을 포함하는, 본원 발명의 전하 트래핑 플로팅 게이트 메모리 셀의 워드라인 상에서 취해진 단면도를 도시한다.
도 16은 본원에서 공개되는 전하 트래핑 플로팅 게이트 메모리 셀에 대한 프로그래밍 연산의 시뮬레이션의 결과를 나타내는 그래프이다.
도 17은 본원 발명의 전하 트래핑 플로팅 게이트 메모리 셀에 대한 프로그래밍 연산을 위한 가둬진 전하의 농도의 시뮬레이션의 결과를 나타내는 그래프이다.
도 18은 본원 발명의 전하 트래핑 플로팅 게이트 메모리 셀을 위한 소거 연산의 시뮬레이션의 결과를 나타내는 그래프이다.
도 19는 본원 발명의 전하 트래핑 플로팅 게이트 메모리 셀을 위한 소거 연산에 대한 가둬진 전하의 농도의 시뮬레이션의 결과를 나타내는 그래프이다.
도 20은 반도체 기판 상에서 형성되는 제 1 터널링 장벽 구조와 플로팅 게이트 폴리실리콘 층을 포함하는 메모리 어레이를 제조하기 위한 방법 중 하나의 스테이지를 도시한다.
도 21은 고립 트렌치를 에칭하고, 기판 내부의 고립 트렌치에 유전 물질을 증착하는 것을 포함하는 메모리 어레이를 제조하기 위한 방법 중 하나의 스테이지를 도시한다.
도 22는 고립 트렌치 증착 단계로부터 여분의 옥사이드를 제거하고, 하드 마스크 층을 벗겨내며, 플로팅 게이트 폴리실리콘 층으로부터 옥사이드를 제거하는 것을 포함하는 메모리 어레이를 제조하기 위한 방법 중 하나의 스테이지를 도시한다.
도 23은 제 2 터널링 장벽 구조와, 전하 트래핑 층과, 차단 유전체 층과, 워드라인 형성을 위한 추가적인 상부 층 전도성 물질을 포함하는 물질의 스택을 형성하는 것을 포함하는 메모리 어레이를 제조하기 위한 방법 중 하나의 스테이지를 도시한다.
도 24는 플로팅 게이트 구조와 유전체 전하 트래핑 구조의 조합을 포함하는 본원 발명의 메모리 셀을 포함하는 메모리 어레이를 조립하기 위한 방법 중 하나의 스테이지에 대한 도시이다.
도 25는 전하 트래핑 플로팅 게이트(CTFG) 메모리 셀과 제어 회로의 어레이를 포함하는 집적 회로의 하나의 실시예에 따르는 단순화된 다이어그램이다.
도 26은 주변 회로에 트랜지스터를 포함하는 본원 발명의 메모리 셀을 제조하기 위한 공정을 일체화하는 제조 스테이지를 도시한다.
도 27은 하이-k 캡핑된 버퍼 옥사이드 차단 유전체 층을 이용하는 대안적 전하 트래핑 플로팅 게이트 구조를 도시한다.
도 28은 알루미늄 옥사이드 차단 층과 일함수 게이트 물질을 이용하는 대안적 전하 트래핑 플로팅 게이트 구조를 도시한다.
도 29는 본원 발명의 전하 트래핑 플로팅 게이트 메모리 디바이스를 이용하는 포지티브 전압 Fowler-Nordheim(FN) 프로그래밍 연산을 테스트하는 결과를 나타내는 그래프이다.
도 30은 본원발명의 전하 트래핑 플로팅 게이트 메모리 디바이스를 이용한 네거티브 전압 Fowler Nordheim(FN) 소거 연산을 테스트하는 결과를 보여주는 그래프이다.
도 31은 본원발명의 전하 트래핑 플로팅 게이트 메모리 디바이스를 이용하는 ISPP(incremental step pulse programming) 연산을 테스트하는 결과를 보여주는 그래프이다.
도 32는 문턱 전압의 이동 하에서, 제 1 길이와 폭을 갖는 전하 트래핑 플로팅 게이트 메모리 디바이스를 테스트함으로써 발생되는 게이트 전압 대 드레인 전류의 그래프이다.
도 33은 문턱 전압의 이동 하에서, 제 2 길이 및 폭을 갖는 전하 트래핑 플로팅 게이트 메모리 디바이스를 테스트함으로써 발생되는 게이트 전압 대 드레인 전류의 그래프이다.
도 34는 본원발명의 전하 트래핑 플로팅 게이트 메모리 디바이스에 대한 문턱값 이동을 테스트하는 결과를 나타내는 그래프이다.
도 35는 본원발명의 전하 트래핑 플로팅 게이트 메모리 디바이스에 대한 트랜스컨덕턴스를 테스트한 것의 결과를 보여주는 그래프이다.
도 36은 본원발명의 전하 트래핑 플로팅 게이트 메모리 디바이스의 CHE 프로그래밍 시간 대 문턱 전압의 그래프이며, 이때, 문턱 전압은 역방향 및 순방향 판독 연산에 대하여 감지된다.
도 37은 소거 및 프로그래밍 상태 모두에서의 본원발명의 전하 트래핑 플로팅 게이트 메모리 디바이스를 위한 게이트 전압 대 드레인 전류의 대수 배율의 그래프이다.
도 38은 소거 및 프로그래밍 상태 모두에서의 본원발명의 전하 트래핑 플로팅 게이트 메모리 디바이스를 위한 게이트 전압 대 드레인 전류의 선형 배율의 그래프이다.
도 39는 반도체 몸체와 플로팅 게이트 사이의 터널링 장벽 구조와 동일한 전하 트래핑 층과 플로팅 게이트 사이에 터널링 장벽 구조를 포함하는 테스트되는 전하 트래핑 플로팅 게이트 메모리 디바이스에 대한 프로그래밍 전압 대 문턱 전압의 그래프이다.
도 40은 반도체 몸체와 플로팅 게이트 사이의 터널링 장벽 구조와 동일한 전하 트래핑 층과 플로팅 게이트 사이에 터널링 장벽 구조를 갖는 테스트되는 전하 트래핑 플로팅 게이트 메모리 디바이스에 대한 소거 전압 대 문턱 전압의 그래프이다.
도 1은 종래 기술인 SONOS-타입 메모리 셀의 기본 구조를 도시한다. 셀은, 제 1 도핑 영역(11)이 소스 단자로서 기능하고, 제 2 도핑 영역(12)이 드레인 단자로서 기능하는 반도체 기판(10) 위에 형성된다. 컨트롤 게이트(13)가 하부 터널링 장벽 구조(14)와, 유전체 전하 트래핑 층(15)과, 상부 유전체(16)를 포함하는 전하 트래핑 구조 위에 형성된다. 메모리 셀의 채널은 제 1 도핑 영역(11)과 제 2 도핑 영역(12) 사이의 기판(10)의 영역이다. 도 1에서 나타난 크기(L)는 통상적으로 채널 길이(L)라고 일컬어지는데, 왜냐하면 이 채널의 크기를 따라, 소스와 드레인 사이에 전류가 흐르기 때문이다. 도 1에서 도시된 SONOS-타입 메모리 셀은 종종 NAND 어레이 구성으로 구성되며, 여기서, 어레이의 컬럼(column)은 접지와 글로벌 비트라인 접촉부(global bitline contact) 사이에 직렬로 배열된 메모리 셀의 세트를 포함한다.
도 2는 기본적인 종래 기술인 SONOS-타입 메모리 셀의 채널 폭 크기를 따라 NAND 어레이 구성에서 워드라인(13)과 병렬로 취해진 단면도를 도시한다. 소스 및 드레인 단자는 도 2의 도면의 평면의 위와 아래에 배치된다. 메모리 셀의 개별적인 컬럼은 STI(shallow trench isolation) 구조(20)와 같은 고립 구조(isolation structure)에 의해 격리된다. 이러한 방식으로, 메모리 셀의 컬럼은, STI 구조(20)의 폭에 의해 분리되는 치밀한 어레이로 배치될 수 있으며, 이때, STI 구조의 폭은 디바이스를 제조하기 위해 사용되는 기술의 최소 특징부 크기(F) 수준일 수 있다. 마찬가지로, 채널 폭(W)이 NAND 어레이 구성에 대한 최소 특징부 크기(F)의 수준일 수 있다. 도 2에서, 채널과 워드라인 사이의 유전체 층(가령, 컨트롤 게이트(13))을 통과하는 전기력선(예를 들어, 전기력선(21 및 22))이 채널의 에지 상에 위치하는 것이 나타난다. 전기력선(21 및 22)은 전하 트래핑 층(15)의 에지에서의 전하 트래핑의 영향을 감소시키는 프린징 필드(fringe field)를 나타낸다. 도 2에서 도시된 실시예에서, 하부 터널링 장벽 구조(14)와, 전하 트래핑 층(15)과, 상부 유전체(16)의 조합의 EOT(통상적으로 20나노미터 수준)는 채널 폭(W)보다 확실히 작으며, 프린징 필드 효과는 디바이스의 동작에 간섭을 일으키지 않는다. EOT는 층의 물질의 유전 상수에 대한 실리콘 다이옥사이드의 유전 상수의 비로 스케일링된 유전체 층의 두께와 동일하도록 규정된다.
대칭 SONOS-타입 메모리 셀은, 최소 특징부 크기가 약 45나노미터 이하가 됨에 따라 성능 저하를 겪을 수 있음이 알려져 있다. 예를 들어, 도 3은 도 2의 구조와 유사한 구조를 도시하며, 여기서, 채널 폭(W)은 하부 유전체(54)와, 전하 트래핑 층(55)과 상부 유전체(56)의 조합의 EOT에 비할 만큼 축소된다. 이 실시예에서, 메모리 셀은 폴리실리콘 워드라인(57)을 포함하며, 이때, 셀의 컬럼은 STI 구조(60)에 의해 고립된다. 이 실시예에서, 프린징 필드를 나타내는 전기력선(61 및 62)은 전하 트래핑 층(55)의 효과에 충분히 영향을 미칠 수 있다. 특히, 프린징 필드로 인한 채널 폭을 따르는 전하 트래핑 층으로의 전하의 균일하지 않은 주입이, 채널의 중심 쪽의 영역은 유효하게 높은 문턱값을 갖는 반면에, 채널의 에지를 따르는 영역은 유효하게 낮은 문턱값을 갖는 결과를 초래할 수 있다.
도 4는 종래 기술 메모리 셀의 채널 폭 크기를 따르는 채널을 따르는 전하 트래핑 층에서의 비대칭 전하 트래핑 분포를 도시한다. 도 4에서 나타나는 바와 같이, 채널의 좌 측부 상에서 전하 트래핑 층의 전하의 농도는, 채널의 중앙에 가까운 곳의 농도에 비하면 낮다. 또한, 채널의 우 측부 상에서, 전하 트래핑 층의 전하 농도는 채널의 중앙에 가까운 곳의 농도에 비해 낮다. 도 5는 도 4에서 나타난 도시된 고르지 않은 전하 트래핑 분포가 채널 폭 크기를 따르는 메모리 셀의 유효 문턱 전압의 분포를 도출함을 도시한다. 따라서 높은 문턱 상태로 프로그래밍된 메모리 셀이 여전히, 상기 셀의 에지를 따르는 낮은 문턱 영역을 가질 수 있다. 도 6은 프린징 효과로 인해 초래된 비대칭 전하 분포를 겪는 SONOS-타입 셀의 채널을 통과하는 드레인 전류(Id) 대 게이트 전압(Vg) I-V 특성을 도시한다. 좌측의 트레이스(50)가 프로그래밍되지 않은 “생(fresh)”셀에 대한 바람직한 I-V 특성을 보여준다. 프로그래밍이 진행되고, 전하 트래핑 층에 가둬진(trapped) 전하가 증가함에 따라, 트레이스(51, 52 및 53)는, 특히, 문턱 아래 영역(subthreshold region)에서I-V 특성이 저하됨을 나타낸다. 전하 트래핑 구조의 에지에서 전하를 가둘 수 없기 때문에, 상기 문턱 아래 전류는 피닝(pinning)되며, 이는 도면에서 점선 타원형으로 표시된다.
도 7은 본 발명의 하나의 실시예에 따라, 터널링 장벽 구조(105) 위에 전도성 층(101)을 포함하는 유전 전하 트래핑 메모리 셀(100)의 채널 길이 크기(L)를 따라 취해진 단면도를 도시한다. 도 7에서 도시된 실시예에서, 메모리 셀(100)은 각각 소스 및 드레인으로서 기능하는 도핑 영역(102) 및 도핑 영역(103)을 갖는 기판(104)을 포함하며, 이때, 도핑 영역(102)과 도핑 영역(103)은 채널에 의해 분리된다. 도 7에서 도시된 실시예에서, 터널링 장벽 구조(105)가 기판(104)의 표면 상에 위치하는 채널 위에 배치된다. 이 실시예에서, 상기 터널링 장벽 구조(105)는 단일 유전체 층이다. 도 7에서 도시된 실시예에서, 상기 메모리 셀(100)은 상기 터널링 장벽 구조(105) 위에 배치된 전도성 층(101)과, 상기 전도성 층(101) 위에 배치되는 전하 트래핑 구조(106)와, 상기 전하 트래핑 구조(106) 위에 배치되는 상부 유전체 구조(107)와, 상기 상부 유전체 구조(107) 위에 배치되는 상부 전도성 층(108)을 더 포함한다. 특정 실시예에서, 상기 터널링 장벽 구조(105)는 실리콘 다이옥사이드, 또는 실리콘 옥시나이트라이드를 포함할 수 있다. 특정 실시예에서, 상기 터널링 장벽 구조(105)는 4 내지 6나노미터 수준의 두께를 갖는 실리콘 다이옥사이드를 포함한다. 특정 실시예에서, 전하 트래핑 구조(106)는 실리콘 나이트라이드, 나노-입자 함유 유전체(nano-particle embedded dielectrics), 또는 Al2O3, Hf2O3 등의 “하이-k” 금속 옥사이드를 포함하는 그 밖의 다른 물질을 포함한다. 특정 실시예에서, 전하 트래핑 구조(106)는 5 내지 7나노미터의 두께를 갖는 실리콘 나이트라이드를 포함한다. 특정 실시예에서, 상부 유전체 구조(107)는 실리콘 다이옥사이드, 또는 그 밖의 다른 유전체 물질(예를 들어, Al2O3, Hf2O3 등의 “하이-k" 금속 옥사이드)을 포함한다. 특정 실시예에서, 상부 유전체 구조(107)는 5 내지 9나노미터 수준의 두께를 갖는 실리콘 다이옥사이드를 포함한다. 또한, 특정 실시예에서, 전도성 층(101)은 p-타입 폴리실리콘과, n-타입 폴리실리콘과, 그 밖의 다른 도핑된 반도체 물질, 또는 금속(가령, 알루미늄, 구리, 또는 텅스텐)을 포함할 수 있다. 대표적인 실시예에서, 상기 전도성 층(101)은 약 2 내지 6나노미터의 두께를 갖는 도핑된 폴리실리콘을 포함한다. 이웃하는 셀의 전도성 층들 사이의 전기장에 의해 초래되는 간섭이 작아서, 상기 메모리 셀의 성능에 간섭을 일으키지 않도록, 상기 전도성 층(101)은 얇지만, 전기장 분산을 위해 제공되는 층의 안정적인 형성을 위해서는 충분히 두꺼울 수 있다. 특정 실시예에서, 상부 전도성 층(108)은 p-타입 폴리실리콘, n-타입 폴리실리콘, 그 밖의 다른 도핑된 반도체 물질, 또는 금속(알루미늄, 또는 구리, 또는 텅스텐)을 포함할 수 있다. 이 예시적인 실시예에서 선택된 물질은 쉽게 제조되는 대표적인 물질이다. 그 밖의 다른 다양한 물질 및 이들의 조합이 또한, 메모리 셀 층 및 구조를 위해 사용될 수 있다.
도 8은 본 발명의 일 실시예에 따라 채널 폭 크기를 따라 취해진, 도 7에서 도시된 것과 유사한 메모리 셀의 어레이의 단면도를 도시한다. 도 8에서 도시된 실시예에서, 트렌치 고립 구조(110)에 의해 메모리 셀들이 격리된다. 도 8에서 도시된 실시예에서, 상기 채널 폭(W)은 메모리 셀의 터널링 장벽 구조(105)와 전하 트래핑 구조(106)와, 상부 유전체 구조(107)의 EOT(유효 옥사이드 두께)에 비교할 만한 크기이다. 상기 전도성 층(101)은 유전체가 아니라 전도성 층이기 때문에, 메모리 셀의 EOT에 영향을 주지 않는다. 전도성 층(101)의 한 가지 특성은 플로팅 게이트 메모리 셀과 같은 큰 커플링 비를 유도하기 위한 설계에 종속되지 않는다는 것이다. 오히려, 채널의 영역에 대한 채널 위에 배치된 전도성 층(101)의 영역의 비는, 상기 채널 위에 배치되는 전도성 층(101)의 영역에 대한 상기 채널 위에 배치되는 상부 전도성 층(108)의 영역의 비와 충분히 동일할 수 있다. 이러한 방식으로, 상기 전도성 층(101) 위에 위치하는 전기장이 상기 전도성 층(101) 아래의 전기장과 충분히 동일하다. 전도성 층(101)에서 일부 전자가 포획되는 경우라도, 프로그래밍 동안 가해지는 큰 전기장이 상기 전하 트래핑 구조(106)로의 전자의 대부분, 또는 전부를 즉시 쓸어버릴 것이다.
도 8에서 도시되는 바와 같이, 프린징 필드(111, 112 및 113)는 전도성 층(101)의 정전위(constant potential)에 의해 종료된다. 따라서 전하 트래핑 구조(106)에서의 프린징 필드 효과가 감소된다. 덧붙이자면, 도 8에서 도시된 바와 같이, 전하의 불균일한 분산이 메모리 셀에서 발생하는 한, 전도성 층(101)의 정전위가 터널링 장벽 구조(105)에 걸쳐 전기장을 균일하게 분산시키며, 채널에서의 문턱 전압의 효과적인 분산이 채널 폭 크기에서 더 균일해지게 할 것이다.
도 9는 도 8에서 도시된 바와 같이, 전도성 층을 갖는 유전체 전하 트래핑 메모리 셀의 채널 폭 크기에 걸친 전하 농도의 예시를 도시한다. 이 예시에서, 도 8에서 도시된 바와 같이, 메모리 셀에 대한 전하 농도의 분산이, 앞서 언급된 바와 같은 통상의 SONOS-타입 메모리 셀의 것과 유사하다. 도 10은 전도성 층(101)이 채널 폭 크기에서의 문턱 전압(VT)의 분산에 영향을 미치는 것을 도시한다. 도 10에서 도시된 바와 같이, 전도성 층(101)의 정전위가 채널 폭 크기에서의 문턱 전압의 대칭 분산을 도출한다. 따라서 전하 트래핑 구조(106)에서의 전하의 비대칭적인 분산에서 조차, 메모리 셀의 성능은 실질적으로 저하되지 않는다.
도 11은 본 발명의 하나의 실시예에 따라, 전하 트래핑 구조에서 비대칭적인 전하 분산을 겪고 있는 전도성 층을 포함하는 유전체 전하 트래핑 메모리 셀의 드레인 전류(Id) 대 게이트 전압(Vg)의 I-V 특성의 시뮬레이션을 도시한다. 좌측의 트레이스(80)는 프로그래밍되지 않은 “생(fresh)” 셀에 대한 바람직한 I-V 특성을 도시한다. 프로그래밍이 진행되고, 전하 트래핑 구조에 가둬지는 전하가 증가함에 따라, 트레이스(81 및 82)가 I-V 특성이 저하되지 않음을 도시한다. 문턱 전압이 증가함에 따라, 문턱 아래 전류의 습성(문턱 아래 값 이동)은 일정하게 유지된다.
도 12는 종래의 플로팅 게이트 디바이스의 워드라인(200)을 따라 취해진 단면도이다. 예를 들어, NAND 스트링에서 페이지에 수직인 라인으로 뻗어 있는 반도체 몸체(201) 상에 메모리 셀의 채널이 형성된다. 반도체 몸체에서의 각각의 라인들은, STI(shallow trench isolation) 등의 기술을 이용하여 유전체 트렌치(202)에 의해 격리된다. 터널링 장벽 구조(203)는 반도체 몸체(201) 상에 형성된다. 터널링 장벽 구조(203) 상에 폴리실리콘 플로팅 게이트(204)가 형성된다. 인터폴리 유전체(interpoly dielectric), 이 예제에서는 예를 들어 실리콘 옥사이드 층(205), 실리콘 나이트라이드 층(206) 및 실리콘 옥사이드 층(207)이 플로팅 게이트 폴리실리콘(204) 위에 형성된다. 워드라인(200)과 플로팅 게이트(204) 간의 전하 누설(charge leakage)을 차단하기 위해 인터폴리 유전체(205-207)가 설계된다. 또한, 플로팅 게이트(204)와 워드라인(200) 간의 커플링을 위한 큰 표면 영역을 제공하기 위해, 상기 플로팅 게이트(204)는 비교적 두꺼워야한다(통상적으로, 전류 기술에서 100나노미터 이상). 이러한 큰 표면 영역은 플로팅 게이트 디바이스의 게이트 커플링 비를 증가시키고, 이는 프로그래밍 및 소거(erasing) 동안 워드라인(200)에서 플로팅 게이트(204)로 더 큰 전압을 전달한다. 그러나 두꺼운 플로팅 게이트 소자에 의해, 인접 라인에서의 플로팅 게이트들 간의 심각한 간섭이 초래된다. 도면에서, 전자는 특징부의 왼 측부 상의 플로팅 게이트의 표면 주변에 분산되어 있는 것으로 나타난다. 오른 측부 상의 플로팅 게이트(204)의 유사한 전자가 플로팅 게이트 간에 바람직하지 않은 전기장을 생성하고, 예를 들어, STI에서의 주변 결함(surrounding defect)이나 옥사이드 트랩(oxide trap)으로의 디-트래핑(de-trapping)을 통한 전하 누설을 초래할 것이다. 인접하는 셀들 간의 간섭에 대한 이러한 문제가, 전하가 깊은 트랩(deep trap)에 가둬지고, 전하 누설을 초래하는 인접 셀들 간의 간섭이 덜 발생하는 SONOS-타입 유전체 전하 트래핑 디바이스의 연구와 구현에 대한 상당한 동기가 되어 왔다.
덧붙이자면, 메모리 셀에 대한 제조 기술이 30 나노미터 디바이스를 가능하게 함에 따라, 주어진 셀에 저장되는 전자의 개수가 매우 작아지게 된다. 예를 들어, 100개 미만의 전자가 작은 메모리 셀의 메모리 상태를 확립하기 위해 사용될 것이다. 메모리 상태를 확립하는 전자의 개수가 점점 작아짐에 따라, 인접하는 셀들 간의 간섭과 전하 누설의 그 밖의 다른 형태가 메모리 셀 구조의 설계에 점점 더 중요해진다.
도 13은 종래 기술의 플로팅 게이트 디바이스의 워드라인(20)을 따라 취해진 단면도이며, 플로팅 게이트 디바이스를 개선하기 위한 설계 경향을 도시하고 있다. 도 13에서 나타난 구조에서, 메모리 셀의 채널이 반도체 몸체(211) 상에 형성된다. 반도체 몸체의 각각의 라인들은 유전체 트렌치(212)에 의해 격리된다. 터널링 장벽 구조(213)는 반도체 몸체(211) 상에 형성된다. 플로팅 게이트(214)는 터널링 장벽 구조(213) 상에 형성된다. 평면, 또는 거의 평면인 인터폴리 유전체, 예를 들어, 이 실시예에서는 실리콘 옥사이드 층(215), 실리콘 나이트라이드 층(216) 및 실리콘 옥사이드 층(217)이, 워드라인(210)을 따라 플로팅 게이트 구조의 상부 표면에 걸쳐 뻗어 있다. 도 13에서 나타나는 평면, 또는 거의 평면인 디바이스가 갖는 하나의 문제점은 이들이 매우 낮은 게이트 커플링 비(GCR: Gate Coupling Ratio)를 갖는다는 것이다. 게이트 커플링 비를 개선하기 위해, 설계자는 종래의 것이 아닌 인터폴리 유전체 구조를 사용하여, 워드라인 인터페이스로의 플로팅 게이트의 커패시턴스를 개선할 것을 제안한다. 예를 들어, 인터폴리 유전체 구조(가령, 215-217)는 하이-k 유전체 물질로 대체될 수 있다. 예를 들어, 알루미늄 옥사이드, 또는 그 밖의 다른 물질이 제안되어왔다. 대안적인 하이-k 인터폴리 유전체 구조는 하부 버퍼 층으로서 실리콘 옥사이드를 포함하거나, 알루미늄 옥사이드 등의 하이-k 유전체 물질에 대한 하부 버퍼 층과 상부 버퍼 층 모두로서 실리콘 옥사이드를 포함하는 다층 스택을 포함할 수 있다.
도 13에서 도시되는 바와 같이 평면 플로팅 게이트 디바이스가 갖는 문제점은, 프로그래밍 동안의 큰 전기장의 존재로 인해, 전하가 인터폴리 유전체로 쉽게 주입된다는 것이다. 따라서 상기 인터폴리 유전체는 전하를 쉽게 가둔다. 그러나 인터폴리 유전체의 왼측에 있는 전하를 제거하는 것이 매우 어렵기 때문에, 이는 디바이스가 소거되기 어렵게 만들고, 플래쉬 메모리(flash memory) 디바이스의 다수의 적용예에 대해 비실용적인 결과를 초래한다.
도 14는 종래 기술의 플래쉬 메모리 설계에 의해 제시되는 문제점의 다수를 극복하는 전하 트래핑/플로팅 게이트 메모리 디바이스의 단면도이다. 상기 단면도는 워드라인(310)을 따라 취해졌다. 도 14에서 나타난 구조에서, 메모리 셀의 채널은 반도체 몸체(311) 위에 형성된다. 가령, 임플랜팅되는 도펀트, 또는 반전 영역(inversion region)을 이용하여, 소스와 드레인 단자는 워드라인의 마주보는 측부 상에 배치된다. 반도체 몸체에서의 각각의 라인들은 유전체 트렌치(312)에 의해 격리된다. 제 1 터널링 장벽 구조(313)가 반도체 몸체(311) 상에 형성된다. 플로팅 게이트(314)가 상기 제 1 터널링 장벽 구조(313) 위에 형성되며, 이때, 유전성 충진물(dielectric fill)이 상기 플로팅 게이트(314)의 상부 표면을 드러내는 평면, 또는 거의 평면 구조를 제공한다. 플로팅 게이트(314)의 상부 상에서, 전하 트래핑 구조가 형성된다. 상기 전하 트래핑 구조는 제 2 터널링 장벽 구조(315)와, 전하 트래핑 층(319)과, 차단 유전체 층(blocking dielectric layer, 320)을 포함한다. 도시된 예시에서의 제 2 터널링 장벽 구조(315)는, 약 2나노미터 이하 두께인 것이 바람직한 실리콘 다이옥사이드(316)의 층과, 약 3나노미터 이하의 두께인 것이 바람직한 실리콘 나이트라이드(317)의 층과, 약 3.5나노미터 이하의 두께인 것이 바람직한 실리콘 옥사이드의 층을 포함하는 밴드갭 장벽 엔지니어링된 물질의 다층 스택을 포함한다. 워드라인(310)은 차단 유전체 층(320) 위에 형성된다. 이러한 방식으로, 플로팅 게이트 디바이스(기본적으로는 영역(321))가 전하 트래핑 디바이스(기본적으로 영역(322))로 캡핑(capping)된다.
상기 구조는, 프로그램, 또는 소거에 대하여 적용되는 바이어스 상태에서 제 2 터널링 장벽 구조(315)가 제공하는 것보다 더 큰 터널링 장벽을 제공하는 제 1 터널링 장벽 구조(313)를 특징으로 한다. 따라서 제 1 터널링 장벽 구조(313) 및 제 2 터널링 장벽 구조(315)이 함께, 판독(reading)을 위해 적용되는 바이어스 상태 하에서 전하 트래핑 층(319)으로부터 플로팅 게이트(314)를 통과하여, 반도체 몸체(311)까지의 전자 터널링을 방지하면서, 문턱 전압을 증가시키기 위해 적용되는 포지티브 게이트 바이어스 상태 하에서, 플로팅 게이트(314)의 전자가 몸체로부터, 플로팅 게이트를 통해, 전하 트래핑 층(319)으로 이동하게 하는 수단을 제공한다. 이러한 방식으로, 프로그래밍 동안, 전자가 제 1 터널링 장벽 구조(313)를 통과하여 플로팅 게이트로 터널링되고, 프로그래밍 동안의 더 낮은 장벽 높이 때문에, 제 2 터널링 장벽 구조(315)를 통해, 전하 트래핑 층(319)으로 쓸리며, 여기서 전자는 유전 물질의 비교적 깊은 트랩에 가둬진다. 제 1 및 제 2 터널링 구조(313, 315)의 상대적인 장벽 효과를 관리함으로써, 실제로는 극소수의 전자만 플로팅 게이트(314)에 저장되도록, 셀이 설계된다.
나타나다시피, 밴드갭 엔지니어링(BE: bandgap engineering)을 이용하여, 플로팅 게이트 메모리 디바이스의 인터폴리 유전체가 유전체 전하 트래핑 구조로 대체되어, 기판과 플로팅 게이트 사이에 터널링 장벽 구조보다 더 큰 효율을 갖는 터널링 장벽을 제공할 수 있다. 대표적인 배리어 엔지니어링(barrier engineering) 접근법으로는 이른바 크레스티드 장벽 층(crested barrier layer)과 앞서 언급된 ONO 구조와 같은“U-형태” 장벽을 갖는 층이 있다. 전하 트래핑 층은 매우 높은 트래핑 효율을 갖고, 깊은 트랩에 의해 바람직한 데이터 보존(data retention)이 제공되는 것이 바람직하다. 약 5나노미터 이상의 두께의 실리콘 나이트라이드 층이 이러한 특성을 제공하는 대표적인 실시예이다. 또 다른 실시예에서, 나노-입자 함유 유전체(nano-particle embedded dielectric), 또는 Al2O3, Hf2O3 등의 “하이-k(high-k)” 금속 옥사이드를 포함하는 그 밖의 다른 물질이 실리콘 나이트라이드를 대체할 수 있다.
차단 유전체 층(320)은 실리콘 옥사이드 및 실리콘 옥시나이트라이드에 의해 제공되는 것과 같은 낮은 누설도를 가져야 한다. 워드라인(컨트롤 게이트)과의 경계부에서, 상부 유전체는 게이트 주입(gate injection)을 억제하는 높은 장벽 높이를 가져야 한다. 또한, 차단 유전체 층(320)의 상부 부분의 하이-k 층(가령, 실리콘 옥사이드 버퍼 층의 상부 상의 알루미늄 옥사이드)을 버퍼 옥사이드 층(가령, 실리콘 옥사이드 버퍼 층의 상부 상의 알루미늄 옥사이드) 위에서 이용하는 것이 차단 층(320)에서의 전기장을 축소시켜서, 게이트 주입이 추가로 억제된다. 플로팅 게이트 층은 비교적 얇을 수 있으며, 예를 들어, 20나노미터 이하일 수 있다. 통상의 실시예는 n+ 도핑된 폴리실리콘을 사용한다. 도핑되지 않은 폴리실리콘 및 p+ 도핑된 폴리실리콘이 또한 사용될 수 있다. 기판과 플로팅 게이트 간의 터널링 장벽 구조로서 기능하는 하부 터널 옥사이드 층이 매우 낮은 누설도를 갖는 것이 바람직하다. 따라서 실리콘 다이옥사이드는 5 내지 7나노미터의 두께를 갖는 선호되는 하부 터널링 장벽 구조의 물질이 된다.
대표적인 실시예에서 메모리 셀의 게이트로서 기능하는 워드라인(310)이 p+ 폴리실리콘(일함수는 약 5.1eV)을 포함한다. N+ 폴리실리콘이 또한 사용될 수 있다. 그 밖의 다른 실시예가 게이트에 대하여 금속, 또는 금속 화합물, 또는 이들의 조합(가령, 백금, 탄탈륨 나이트라이드, 금속 실리사이드, 알루미늄, 또는 그 밖의 다른 금속이나 금속 화합물 게이트 물질, 예를 들어, Ti, TiN, Ta, Ru, Ir, RuO2, IrO2, W, WN 등)을 사용한다. 일부 적용예에서, 4eV 이상의, 바람직하게는 4.5eV의 일함수를 갖는 물질을 사용하는 것이 바람직하다. 게이트 단자로서 사용되기에 적합한 다양한 높은 일함수 물질이 US 특허 제6,912,163호에서 기술되어 있다. 통상적으로 이러한 물질은 스퍼터링과 물리 기상 증착 기법을 이용하여 증착되며, 반응성 이온 에칭을 이용하여 패턴처리될 수 있다.
도 14의 실시예에서, 제 1 터널링 장벽 구조(313)는, 예를 들어 증착 후 NO 어닐링(post deposition NO anneal)에 의한, 또는 증착 동안 대기로의 NO의 추가에 의한 선택적 질화를 포함하는 ISSG(in-situ steam generation)를 이용하여 형성된 실리콘 옥사이드를 포함한다. 실리콘 다이옥사이드의 제 1 터널링 장벽 구조(313)의 두께는 70Å 이하이고, 약 40Å 이상이며, 대표적인 실시예에서, 약 50Å이다. 종래의 플로팅 게이트 폴리실리콘 공정을 이용하여, 감소된 두께를 갖는 플로팅 게이트(314)가 형성된다.
도 14에서 도시된 실시예에서, 플로팅 게이트(314) 위에 위치하는 제 2 터널링 장벽 구조(315)는 물질의 복합물을 포함하는데, 가령, 증착 후 NO 어닐링(post deposition NO anneal)에 의한, 또는 증착 동안 대기로의 NO의 추가에 의한 선택적 질화를 포함하는 ISSG(in-situ steam generation)를 이용하여 형성된 플로팅 게이트(314)의 상부 표면 상에 위치하는 실리콘 다이옥사이드의 제 1 층(316)(정공 터널링 층(hole tunneling layer)이라고 일컬어짐)을 포함한다. 실리콘 다이옥사이드의 제 1 층(316)의 두께는 20Å 이하이고, 바람직하게는 15Å 이하이다. 대표적인 실시예는 10Å, 또는 12Å 두께를 갖는다.
밴드 오프셋 층(band offset layer)이라고 일컬어지는 실리콘 나이트라이드 층(317)은, 예를 들어 680℃에서 디클로로실란(DCS) 및 NH3 전구체를 이용하는 저압 화학 기상 증착(LPCVD: Low-Pressure Chemical Vapor Deposition)을 이용하여 형성된 실리콘 옥사이드의 제 1 층(316) 위에 위치한다. 또 다른 공정에서, 상기 밴드 오프셋 층은 N2O 전구체를 이용하는 유사한 공정을 이용하여 만들어진 실리콘 옥시니트라이드를 포함한다. 실리콘 나이트라이드의 층(317)의 두께는 30Å 이하이고, 바람직하게는 25Å 이하이다.
고립 층(isolation layer)이라고 일컬어지는 실리콘 다이옥사이드의 층(318)이, 예를 들어, LPCVD 고온 옥사이드 HTO 증착을 이용하여 형성된 실리콘 나이트라이드의 층(317) 위에 놓인다. 실리콘 다이옥사이드의 제 2 층(318)의 두께는 35Å 이하이고, 바람직하게는 25Å 이하이다. 제 1 로케이션에서의 원자가띠 에너지 레벨은, 반도체 몸체와 제 1 로케이션 간의 경계부의 얇은 영역을 통과하는 정공 터널링을 유도하기에 충분한 전기장이 상기 제 1 로케이션 뒤의 원자가띠 에너지 레벨을, 상기 제 1 로케이션 뒤에 엔지니어링된 터널링 장벽 구조에서 정공 터널링 장벽을 효과적으로 제거하는 레벨까지로 상승시키기에 충분하다. 역전된 “U-형태”의 원자가띠를 갖는 이러한 구조에 의해, 전기장이 없을 때, 또는 그 밖의 다른 작업(가령, 셀로부터의 데이터 판독, 또는 인접 셀 프로그래밍)을 위해 유도되는 더 작은 전기장만이 존재할 때, 엔지니어링된 터널링 장벽 구조를 통한 전하 누설을 효과적으로 방지하면서, 전기장에 의해 보조되는 정공 터널링이 고속으로 가능해진다.
따라서 대표적 디바이스에서, 상기 엔지니어링된 터널링 장벽 구조(315)는 극박(ultralthin) 실리콘 옥사이드 층 O1(가령 18Å 이하)과, 극박 실리콘 나이트라이드 층 N1(가령, 30Å 이하)과, 극박 실리콘 옥사이드 층 O2 (가령, 35Å 이하)로 구성되며, 이는 반도체 몸체와의 경계부로부터의 오프셋(offset) 15Å 이하에서 약 2.6eV의 원자가띠 에너지 레벨의 증가를 도출한다. 상기 O2 층은, 더 낮은 원자가띠 에너지 레벨(더 높은 정공 터널링 장벽)과 더 높은 전도띠 에너지 레벨의 영역에 의해, 제 2 오프셋(가령, 경계부로부터 약 30Å 내지 45Å)에서 전하 트래핑 층으로부터 N1 층을 격리시킨다. 정공 터널링을 유도하기에 충분한 전기장이, 제 2 로케이션 후의 원자가띠 에너지 레벨을, 정공 터널링 장벽을 효과적으로 제거하는 레벨까지로 상승시키는데, 상기 제 2 로케이션은 상기 인터페이스로부터 더 긴 거리에 위치하기 때문에 그렇다. 따라서 O2 층은, 낮은 전기장 동안 누설을 차단하기 위한 엔지니어링된 터널링 장벽 구조의 기능을 개선하면서, 전기장 보조 정공 터널링, 또는 전기장 보조 전자 터널링과 실질적으로 간섭을 일으키지 않는다.
지금부터 상기 엔지니어링된 터널링 장벽 층의 구조에 대한 세부사항이 도 14A와 14B를 참조하여 더 상세히 설명된다.
이 실시예에서, 전하 트래핑 층(319)은, 예를 들어 LPCVD를 이용하여 형성된, 약 50Å 이상, 예를 들어 일부 구현예에서 70Å의 두께를 갖는 실리콘 나이트라이드를 포함한다. 그 밖의 다른 트래핑 물질 및 구조가 사용될 수 있으며, 예를 들어, 실리콘 옥시나이트라이드(SixOyNz), 실리콘-풍부 나이트라이드, 실리콘-풍부 옥사이드, 나노-입자가 심어진 트래핑 층 등이 있다. 앞서 언급된 US 특허 출원 공개 제2006/0261401 A1호 “Novel Low Power Non-Volatile Memory and Gate Stack”(Bhattacharyya, 2006년 11월 23일 공개)에서 다양한 전하 트래핑 물질이 설명된다.
이 실시예에서의 차단 유전 층(320)은 실리콘 다이옥사이드이며, 예를 들어, 습식 노 산화 공정(wet furnace oxidation process)에 의한 나이트라이드의 습식 변이에 의해 형성될 수 있다. 고온 옥사이드(HTO: high temperature oxide), 또는 LPCVD SiO2를 이용하여 그 밖의 다른 실시예가 구현될 수 있다. 차단 유전 층의 두께는 약 50Å 이상일 수 있으며, 예를 들어, 일부 실시예에서 90Å일 수 있다.
도 14A는 “U-형태” 전도띠와 “역 U-형태” 원자가띠를 보여주는 낮은 전기장 하에서 도 14의 층(316-318)의 스택을 포함하는 유전체 터널링 구조의 전도띠 및 원자가띠의 에너지 레벨의 다이어그램이며, 이는 판독 연산 동안 직면할 수 있는 낮은 바이어스 상태 하에서의 터널링에 대한 확률 함수를 보여준다. 오른쪽부터, 반도체 몸체에 대한 밴드갭이 영역(30)으로 나타나고, 오프셋 층에 대한 밴드갭이 영역(32)으로 나타나며, 고립 층에 대한 원자가띠 및 전도띠가 영역(33)에서 나타나며, 전하 트래핑 층에 대한 원자가띠 및 전도띠가 영역(34)에서 나타난다. 마이너스 부호(-)를 갖는 원으로 표현되는 전하 트래핑 영역(34) 내에 가둬진 전자는 채널에서는 전도띠로 터널링할 수 없는데, 왜냐하면, 3개 모두의 영역(31, 32, 33)에서 터널링 장벽 구조의 전도띠가 트랩의 에너지 레벨에 비해 높게 유지되기 때문이다. 전자 터널링의 확률은 터널링 장벽 구조의“U-형태” 전도띠 아래와 채널에 대한 트랩의 에너지 레벨에서의 수평선 위의 영역과 상호 관련이 있다. 따라서 전자 터널링은 낮은 전기장 상태에서는 거의 발생하지 않으며, 도시된 장벽 구조는 하나의 실시예이며, 상기 도시된 장벽 구조는 플로팅 게이트와 몸체 사이의 터널링 장벽 구조와 조합되어, 판독을 위해 적용되는 바이어스 상태 하에서 유전 전하 트래핑 층으로부터 플로팅 게이트를 통해 반도체 몸체로의 전자 터널링을 효과적으로 방지할 수 있다. 마찬가지로, 영역(30)에서 채널의 원자가띠의 정공들이 전하 트래핑 층(영역 34)으로 터널링하는 것이, 영역(31, 32 및 33)의 전체 두께와, 채널 경계부에서의 높은 정공 터널링 장벽 높이에 의해, 차단된다. 정공 터널링의 확률은 “역 U-형태” 원자가띠 위와 전하 트래핑 층에 대한 채널의 에너지 레벨에서의 수평 선 아래의 영역과 상호 관련되어 있다. 따라서 정공 터널링은 낮은 전기장 상태에서는 거의 존재하지 않는다.
정공 터널링 층이 실리콘 다이옥사이드를 포함하는 대표적인 실시예에서, 약 4.5eV의 정공 터널링 장벽 높이가 정공 터널링을 방지한다. 실리콘 나이트라이드의 원자가띠는 채널에서의 원자가띠의 일함수인 1.9eV 이하로 유지된다. 따라서 실질적으로 터널링 장벽 구조의 3개 영역(31, 32, 33) 모두에서의 원자가띠는 채널 영역(30)에서의 원자가띠 아래로 유지된다. 따라서 본원에서 설명된 터널링 장벽 구조는, 반도체 몸체와의 경계부의 얇은 층(영역 31)에서의 비교적 큰 정공 터널링 장벽 높이와, 채널 표면으로부터 2나노미터 이하만큼 떨어진 제 1 로케이션에서의 원자가띠 에너지 레벨의 증가(37) 등의 밴드 오프셋 특성에 의해 특징지워진다. 또한 상기 맨드 오프셋 특성은, 비교적 높은 터널링 장벽 높이를 갖는 물질의 얇은 층(영역(33))을 제공함에 따른, 채널로부터 떨어진 제 2 로케이션에서의 원자가띠 에너지 레벨의 감소(38)를 포함하고, 이는 역 U-형태 원자가띠 형태를 도출한다. 마찬가지로, 동일한 물질을 선택함으로써 도출되는 전도띠는 U-형태를 갖는다.
도 14B는 정공 터널링을 유도하기 위해, 터널링 영역(31)에서의 약 -12MV/㎝의 전기장 상태 하에서의 유전체 터널링 구조에 대한 대역 다이어그램을 도시한다(도 14B에서, O1 층은 약 15Å의 두께를 갖는다). 전기장 하에서, 원자가띠는 채널 표면으로부터 오르막을 형성한다. 따라서 채널 표면으로부터의 오프셋 간격에서, 터널링 장벽 구조의 원자가띠의 띠에너지 레벨이 증가되며, 도면에서, 채널 영역의 원자가띠의 띠에너지 이상으로 상승된다. 따라서 채널에서의 원자가 띠의 레벨과 터널링 스택의 역 U-형태의 원자가 띠 사이의 영역(도 14B에서 어둡게 표시된 영역)이 감소됨에 따라, 정공 터널링 확률은 증가된다. 밴드 오프셋이, 비교적 작은 전기장(가령, E<14MV/㎝) 하에서는 큰 정공 터널링 전류를 허용하면서, 높은 전기장 동안 터널링 장벽 구조로부터, 영역(32)에서 오프셋 층과 영역(33)에서 고립 층의 차단 기능을 효과적으로 제거한다.
고립 층(영역(33))은 오프셋 층(영역(32))을 전하 트래핑 층(영역(34))으로부터 고립시킨다. 이는 전자와 정공 모두에 대하여, 낮은 전기장 동안 유효 차단 능력을 증가시켜서, 전하 보유력을 개선한다.
이 실시예의 오프셋 층(영역(32))은 무시할만한 전하 트래핑 효율을 갖는 충분히 얇다. 또한 오프셋 층은 유전성이지, 전도성이 아니다. 따라서 실리콘 나이트라이드를 사용하는 실시예에 있어서, 오프셋 층은 30옹스트럼 이하 두꺼여야 하고, 더 바람직하게는 약 25Å 이하이다.
실리콘 다이옥사이드를 사용하는 하나의 실시예에서, 정공 터널링 영역(31)은 20Å 이하의 두께여야하고, 더 바람직하게는 15Å 이하의 두께를 갖는다. 예를 들어, 바람직한 실시예에서, 정공 터널링 영역(31)은 약 13Å, 또는 10Å 두께의 실리콘 다이옥사이드이며, 앞서 언급된 바와 같은 질화 공정(nitridation process)에 노출되어, 극박(ultrathin) 실리콘 옥시나이트라이드를 도출한다.
플로팅 게이트(314) 위에 위치하는 터널링 장벽 구조(315)는, 실리콘 옥사이드, 실리콘 옥시나이트라이드 및 실리콘 나이트라이드의 복합물을 이용하는 본 발명의 실시예에서 구현될 수 있으며, 상기 복합물이 요구되는 역 U-형태의 원자가띠를 도출하는 한, 층간 정교한 이동 없으며, 효율적인 정공 터널링을 위해 요구되는 채널 표면으로부터의 오프셋 간격에서의 원자가띠의 에너지 레벨의 변화를 갖는다. 또한 밴드 오프셋 기술을 제공하기 위한 그 밖의 다른 물질의 조합이 사용될 수 있다.
유전체 터널링 장벽 구조물(315)에 대한 기재는 전자 터널링보다는 “정공 터널링”에 초점을 맞췄는데, 왜냐하면, 기술이 SONOS 타입 메모리에서의 정공 터널링에 의존하기 위한 필요성과 관련된 문제를 해결하였기 때문이다. 예를 들어, 실용적인 속도의 정공 터널링을 지원하기에 충분히 얇은 실리콘 다이옥사이드로 구성된 터널링 장벽 구조가, 전자 터널링에 의한 누설을 차단하기에는 너무 얇을 것이다. 그러나 엔지니어링의 효과가 전자 터널링의 성능을 개선한다. 따라서 장벽 엔지니어링을 이용하여, 전자 터널링에 의한 프로그래밍과 정공 터널링에 의한 소거가 충분히 개선된다. 하나의 실시예에서 도시되는, 플로팅 게이트와 몸체 사이의 터널링 장벽 구조와 조합되는 장벽 구조가, 프로그래밍을 위해 적용되는 포지티브 게이트 바이어스 상태 하에서, 몸체로부터 플로팅 게이트를 통과하여 유전체 전하 트래핑 층으로의 전자 터널링을 효과적으로 가능하게 할 수 있다.
도 15는 전하 트래핑/플로팅 게이트 구조의 단면도이며, 도 14의 구조에서와 같이, 전하 트래핑 구조는 워드라인 방향에서 인접하는 셀에 대한 유전체 전하 트래핑 구조를 고립시켜, 상기 인접하는 셀들 간의 매우 치밀한 어레이에서의 전하 이동의 가능성이 제거되도록 패턴처리된다. 도 15의 단면도는 워드라인(330)을 따라 취해진 것이다. 도 15에서 나타난 구조에서, 메모리 셀의 채널이 반도체 몸체(331) 상에서 형성된다. 반도체 몸체의 각각의 라인은 유전체 트렌치(332)에 의해 서로 격리된다. 제 1 터널링 장벽(333)이 반도체 몸체(331) 상에 형성되며, 이때, 유전체 충진물이 플로팅 게이트(334)의 상부 표면을 노출하는 평면의, 또는 거의 평면의 구조를 제공한다. 플로팅 게이트(334)의 상부 상에서, 전하 트래핑 구조가 형성된다. 상기 전하 트래핑 구조는 제 2 터널링 장벽(335)과, 전하 트래핑 층(339)과, 차단 유전체 층(340)을 포함한다. 도시된 예시에서의 제 2 터널링 장벽(335)은 장벽-엔지니어링된 물질의 다층 스택을 포함하며, 상기 스택은 바람직하게는 약 2나노미터 미만의 두께를 갖는 실리콘 다이옥사이드의 층(336)과, 바람직하게는 약 3나노미터 미만의 두께를 갖는 실리콘 나이트라이드의 층(337)과, 바람직하게는 약 3.5나노미터 미만의 두께를 갖는 실리콘 옥사이드의 층(338)을 포함한다. 워드라인(330)은 차단 유전체 층(340) 위에 형성된다. 전하 트래핑 구조를 형성하는 유전체 스택은 워드라인 방향과, 상기 워드라인 방향에 수직인 방향 모두를 따라 패턴처리되어, 각각의 플로팅 게이트(334) 위에 고립된 전하 트래핑 섬(isolated charge trapping island)이 제공될 수 있다. 도 15의 실시예에서, 워드라인 방향과 비트라인 방향 모두에서 전하 트래핑 구조를 고립함으로써, 고온 저장(high-temperature storage) 동안 유전체 전하 트래핑 층에서 임의의 가능한 전하의 횡방향 이동의 감소가 보조될 수 있다.
도 14와 도 15 실시예 모두에서, 전하 트래핑/플로팅 게이트 구조가 더 높은 신뢰도와 더 바람직한 소거 성능을 제공하며, 동시에, 평면 플로팅 게이트 디바이스와 유사한 방식으로 평면인 구조를 가질 수 있다. 표준 플로팅 게이트 디바이스의 인터폴리 유전체(interpoly dielectric)는 비-트래핑 인터폴리 유전체(non-trapping interpoly dielectric)이도록 설계된다. 도 14 및 15의 구조에서 표준 플로팅 게이트 디바이스의 인터폴리 유전체가, 메모리 상태(memory state)를 확립하는 메모리 셀의 전하의 대다수를 저장하기 위해 동작하도록 조정된 전하 트래핑 디바이스로 대체된다.
바람직한 전하 트래핑 구조는 US 특허 출원 공개번호 제2007/0268753호에서 기술된 밴드갭 엔지니어링된 SONOS 디바이스, 즉 BE-SONOS를 기반으로 하며, 상기 BE-SONOS는 매우 효율적인 터널링 장벽 구조를 제공하는데, 비교적 두꺼운 실리콘 다이옥사이드의 제 1 터널링 장벽 구조(313 및 333)가 하는 것보다 프로그래밍 및 소거 바이어스 상태 동안은 터널링에 대해 더 약한 장벽을 제공한다. 정공, 또는 전자의 형태인 주입되는 전하의 대부분이 플로팅 게이트로부터 유전체 전하 트래핑 층(319, 339)의 깊은 트랩(deep trap)으로 쓸려지기 때문에, 높은 문턱 상태에서조차, 플로팅 게이트는 거의 변화되지 않은 채, 즉, 중성 상태로 유지된다.
대표적인 실시예에서, 제 1 터널링 장벽 구조(도 14의 313)는 5 내지 7나노미터 두께의 실리콘 다이옥사이드 층을 포함한다. 이는 제 2 터널링 장벽 구조(도 14의 315)의 밴드갭 엔지니어링된 터널링 장벽 층(또는 그 밖의 다른 실시예)의 프로그램 및 소거 바이어스 상태 동안의 장벽 높이에 기여하는 유효 두께에 비교할 때 비교적 두꺼운 것이다. 그러나 통상의 플로팅 게이트 디바이스에서, 상기 플로팅 게이트에의 전하 저장으로 인한 누설의 확률이 증가하기 때문에, 터널링 유전체는 7나노미터 이상의 두께를 갖는 것이 통상적이다.
일 예시에서, 플로팅 게이트 위의 BE-SONOS-타입 전하 트래핑 구조에 있어서, 실리콘 다이옥사이드 층(316)은 약 13Å 두께를 갖고, 실리콘 나이트라이드 층(317)은 약 20Å 두께를 갖고, 실리콘 옥사이드 층(318)은 약 25Å 두께를 가지며, 전하 트래핑 유전체 층(319)은 약 50Å 두께의 실리콘 나이트라이드일 수 있으며, 차단 유전체 층(320)은 약 50Å 두께의 실리콘 다이옥사이드일 수 있다. 그러나 전하 트래핑 유전체 층(319)의 두께는 70Å, 또는 그 이상일 수 있다. 또한 실리콘 다이옥사이드 실시예의 차단 유전체 층(320)의 두께가 70Å, 또는 그 이상일 수 있다. 스택의 전체 두께가 동작 전압을 결정하는 하나의 매개변수이다. 따라서 전체 두께가 커질수록, 더 큰 동작 전압이 필요하다.
워드라인(310)은 통상적으로 폴리실리콘 구조이다. 바람직한 실시예에서, 소거 작업 동안 게이트 주입을 억제하기 위해 P+ 도핑된 폴리실리콘과 같은 더 높은 일함수 물질이 선호된다. 폴리실리콘 워드라인과 전하 트래핑 구조물 사이의 경계부에서, 또는 폴리실리콘 워드라인의 위치에서 더 높은 일함수 물질이 사용될 수 있다. 이러한 물질들로는 TaN, WN, Pt 등이 있다.
도 14를 참조하여 설명된 메모리 셀의 프로그램 및 소거 성능에 대한 시뮬레이션의 결과가 도 16-19A 및 19B에서 나타난다. 시뮬레이션된 셀에서, 제 2 터널링 장벽 층은 13Å 두께의 실리콘 다이옥사이드 층(316)과, 20Å 두께의 실리콘 나이트라이드 층(317)과, 25Å 두께의 실리콘 옥사이드 층(318)을 포함했다. 전하 트래핑 유전체 층(319)은 50Å 두께의 실리콘 나이트라이드였고, 차단 유전체 층(320)은 50Å 두께의 실리콘 다이옥사이드였다. 제 1 터널링 장벽 구조는 50Å 두께의 실리콘 다이옥사이드였다. 플로팅 게이트는 20Å, 또는 그 이하만큼 얇을 수 있는 층 내의 폴리실리콘이다. 100 내지 1000Å의 범위의 더 두꺼운 폴리실리콘이 본원에서 설명되는 이점을 제공한다. 그러나 매우 치밀한 어레이를 제조하기 위해, 폴리실리콘 층은 100Å 이하의 두께를 갖는 것이 바람직하다.
도 16은 Fowler-Nordheim 터널링을 유도하기 위한 셀의 게이트에서 기판으로의 프로그래밍 바이어스 하에서의 시간에 따른 문턱 전압의 변화를 보여주는 그래프이며, 이때, 바이어스 전압은 트레이스(400) 상에서 +21V이고, 바이어스 전압은 트레이스(401) 상에서 +20V이며, 바이어스 전압은 트레이스(402) 상에서 +19V이고, 바이어스 전압은 트레이스(403) 상에서 +18V이다. 따라서 메모리 셀은 적정한 시점에서, 적정한 프로그래밍 바이어스 전압으로, 프로그래밍될 수 있다.
도 17은, +21V의 프로그래밍 바이어스 하에서, 시간에 대한, 유전체 전하 트래핑 층 내부에 가둬진 전자(Qtrap)의 계산된 바를 트레이스(404)로 보여주고, 플로팅 게이트 내부에 가둬진 전자(QFG)의 계산된 바를 트레이스(405)로 보여주는 그래프이다. 시뮬레이션이 유전체 전하 트래핑 층 내에 가둬진 전하가 플로팅 게이트에 가둬진 전하보다 훨씬 더 많음을 보여준다. 이는 플로팅 게이트와 유전체 전하 트래핑 층 간의 밴드갭 엔지니어링된 터널링 장벽 층의 터널링 효율이, 기판과 플로팅 게이트 간의 터널링 장벽 층의 터널링 효율보다 훨씬 더 좋기 때문에 발생한다.
도 18은 Fowler-Nordheim 터널링을 유도하기 위한, 셀의 게이트에서 기판으로의 소거 바이어스 하에서의 시간에 따른 문턱 전압의 변화를 나타내는 그래프이며, 이때, 바이어스 전압은 트레이스(410) 상에서 -21V이고, 바이어스 전압은 트레이스(411) 상에서 -20V이며, 바이어스 전압은 트레이스(412) 상에서 -19V이고, 바이어스 전압은 트레이스(413) 상에서 -18V이다. 따라서 메모리 셀은 적정한 시점에서, 적정한 소거 바이어스 전압으로, 소거될 수 있다. 프로그래밍 동작은 프로그래밍 전위(programming potential)에 비례하며, 이때 증가하는 계단 펄스 프로그래밍(ISPP: incremental step pulse programming)의 기울기가 거의 1이다.
도 19는 -21V의 소거 바이어스 하에서, 시간에 대한, 유전체 전하 트래핑 층 내부에 가둬지는 전자(Qtrap)의 계산된 바를 트레이스(415)로 나타내고, 플로팅 게이트 내부에 가둬지는 전자(QFG)의 계산된 바를 트레이스(414)로 나타내는 그래프이다. 시뮬레이션이 유전체 전하 트래핑 층 내에 가둬진 전하가 빨리 제거되며, 상기 유전체 전하 트래핑 층에서의 정공 트래핑이 플로팅 게이트에서의 정공 트래핑보다 더 바람직함을 보여준다. 이는 플로팅 게이트와 유전체 전하 트래핑 층 간의 밴드갭 엔지니어링된 터널링 장벽 층의 터널링 효율이, 기판과 플로팅 게이트 간의 터널링 장벽 구조의 터널링 효율보다 더 바람직하기 때문에, 발생한다. 상기 시뮬레이션은 폴리실리콘 워드라인으로부터의 게이트 주입이 더 긴 소거 시간 후에 발생함에 따른 소거 포화 상태(erase saturation condition)를 보여준다.
상기 시뮬레이션은 유전체 전하 트래핑 층 내에 가둬진 전하가 빨리 제거되고, 유전체 전하 트래핑 층에서의 정공 트래핑이 플로팅 게이트에서의 정공 트래핑보다 훨씬 더 바람직함으로 보여준다.
도 17-19에 의해 나타나는 시뮬레이션에 의해 도시되는 바와 같이, 본원에서 설명되는 전하 트래핑/플로팅 게이트 메모리 셀이 종래 기술의 디바이스와는 다른 새로운 동작 조건(operating condition)을 제공한다. 플로팅 게이트는 채널 위에 등 전위 영역(equal potential region)을 확립하고, 상기 채널에 걸친 문턱값 분산(threshold distribution)을 제어한다. 가둬진 전하가 유전체 전하 트래핑 층에서 불균일하게 존재할 수 있을지라도, 채널은 여전히, 등전위 전도체(equi-potential conductor)로서의 플로팅 게이트에 의해 제어된다. 따라서 디바이스는 프로그램 및 소거 연산 동안 전류/전압 곡선에서 거의 이상적인 평행 이동을 가질 수 있는데, 이는 디바이스의 에지에서의 국부적인 전하 트래핑에 의해, 또는 STI(shallow trench isolation) 구조의 에지의 구성에 의해 제어되지 않는다는 사실로부터 기인한다. 따라서 종래 기술의 전하 트래핑 유전체 기반의 메모리 셀의 에지 효과(edge problem) 문제에 면역을 가질 수 있다.
도 17-19에 의해 나타나는 시뮬레이션에 의해 도시되는 바와 같이, 주입되는 전하의 대부분은, 플로팅 게이트의 내부보다는 유전체 전하 트래핑 층 내부에 저장된다. 따라서 전하가 유전체 전하 트래핑 층 내의 깊은 트랩에 저장되어, 바람직한 데이터 보유성(data retention)을 제공하고, 기판-유도성 누설 전류(SILC: substrate induced leakage current)에 대한 바람직한 면역성을 제공한다. 덧붙이자면, 플로팅 게이트를 형성하기 위해 사용되는 폴리실리콘 층은 소량의 전하만을 저장하기 때문에, 플로팅 게이트와 기판 사이의 유전체 터널링 장벽 층은 감소된 두께(가령, 플로팅 게이트 플래쉬 메모리에 대하여 통상적으로 요구되는 7나노미터 이하)를 갖도록 제조될 수 있다. 앞서 언급된 바와 같이, 시뮬레이트된 셀은 플로팅 게이트와 기판 사이에 약 5나노미터 두께의 터널링 장벽 구조를 사용했다.
따라서 전하 트래핑 플로팅 게이트 메모리 디바이스는 플로팅 게이트와 전하 트래핑 디바이스 기술 모두의 바람직한 특징을 조합한다. 덧붙이자면, 이들 종래 기술 타입의 플래쉬 메모리 디바이스 모두가 갖고 있는 스케일링(scaling) 및 신뢰성 문제를 해결하기 위해 구조가 사용될 수 있다.
도 20-24는 전하 트래핑 플로팅 게이트 메모리 셀을 사용하는 NAND 플래시 메모리 어레이를 제조하기 위한 공정 흐름의 하나의 실시예를 도시한다. 제조 공정의 하나의 실시예에 따르는 제 1 스테이지가 도 20에서 도시되며, 여기서, 물질의 스택이 반도체 기판(500) 상에 형성된다. 우선, 이 실시예에서는 5 내지 7나노미터 두께의 실리콘 다이옥사이드의 층을 포함하는 터널링 장벽 구조(501)가 기판(500)의 표면 상에 형성된다. 그 후, 폴리실리콘 층(502)이 터널링 장벽 구조(501) 상에 형성된다. 대표적인 실시예에서, 상기 폴리실리콘 층은 100나노미터 이하의 두께를 가지며, 10나노미터 수준의, 또는 그 이하의 두께를 가져서, 디바이스의 상당한 스케일링을 성취할 수 있다. 도 20에서 도시된 실시예에서, 그 후, 하드 마스크 층(hard mask layer, 503)이 폴리실리콘 층(502) 위에 형성된다. 하드 마스크 층(503)이 실리콘 나이트라이드를 포함하는 특정 실시예에서, 실리콘 나이트라이드의 두께는 약 100나노미터일 수 있다.
도 21은 공정의 하나의 실시예에 따르는 제조 공정의 다음 스테이지를 도시한다. 이 스테이지에서, 포토리소그래피 공정, 또는 그 밖의 다른 패턴 형성 공정이 사용되어, 트렌치 고립 구조의 위치를 형성할 수 있다. 그 후, 트렌치가 패턴에 따라 에칭된다. 상기 에칭이 하드 마스크 층(503)과, 플로팅 게이트 폴리 층(502)과, 터널링 장벽 구조(501)를 통해, 기판(500)으로 이뤄져서, 메모리 셀의 컬럼을 고립시키기 위한 기판 트렌치가 형성될 수 있다. 그 후, 예를 들어, 고밀도 플라스마(HDP: high density plasma) 화학 기상 증착 기법을 이용하여, 갭이 실리콘 다이옥사이드, 또는 그 밖의 다른 유전체 물질로 충진되어, 트렌치들 사이에서 하드 마스크 층의 상부 상에 위치하는 모자(hat) 형태의 구조(513, 514)가 도출되고, 기판(500) 내부로 뻗어 있는 트렌치 고립 구조(510, 511, 512)가 도출된다. 특정 실시예에서, 트렌치 고립 구조가 기판 내부로 약 200나노미터만큼 뻗어 있다.
도 22는 상기 제조 공정의 그 다음 스테이지를 도시한다. 도 22에서 도시된 실시예는, 예를 들어, 화학 기계 연마(CMP: chemical mechanical polishing)를 이용하여, 트렌치 고립 증착 공정으로부터 임의의 과도한 옥사이드를 제거하고, 하드 마스크 층을 벗겨내며, 예를 들어, 습식 하이드로젠 플루오라이드 용액 딥 에칭(dip etch)을 이용하여 플로팅 게이트 폴리 층(502)의 상부로부터 옥사이드를 제거하는 것을 포함한다.
도 23은 상기 제조 공정의 그 다음 스테이지를 도시한다. 이 스테이지에서, 전하 트래핑 구조를 형성하기 위해 사용되는 유전체의 층(536-540)의 형성과, 워드라인 폴리실리콘 층(530)의 형성이 완성된다. 도시된 실시예에서, 바람직하게는 2나노미터 이하의 두께를 갖는 실리콘 다이옥사이드의 층(536)과, 3나노미터 이하의 두께(바람직하게는 2.5나노미터 이하의 두께)를 갖는 실리콘 나이트라이드의 층(537)과, 바람직하게는 3.5나노미터 이하의 두께(더 바람직하게는 3나노미터 이하의 두께)를 갖는 실리콘 옥사이드의 층(538)이 형성되어, 제 2 터널링 장벽 구조가 제공될 수 있다. 약 5 내지 7나노미터 두께의 실리콘 나이트라이드의 층(539)이 형성되어, 전하 트래핑 층이 제공될 수 있다. 그 후, 약 5 내지 9나노미터 두께를 갖는 실리콘 다이옥사이드를 포함하는 차단 유전체 층(540)이 형성된다. 워드라인 폴리실리콘 층(530)이 차단 유전체 층(540) 위에 형성된다.
그 후, 상기 층(530)은 어레이의 워드라인을 형성하기 위한 리소그래피 단계, 또는 그 밖의 다른 패턴처리 단계를 위한 준비로서 세정된다. 워드라인에 대한 패턴은 플로팅 게이트 폴리실리콘 층(502)을 통과하여 에칭되어, 분리된 플로팅 게이트(502-1, 502-2)가 제공되고, 메모리 셀의 로우(row)가 생성될 수 있다.
도 24는 메모리 셀의 로우(row)를 따라 배열된 제 1 워드라인(615-1)과 제 2 워드라인(615-2)을 갖는 최종 구조의 일부분을 간단하게 도시한다. 그 후, 워드라인들 사이에 도펀트를 이온주입(implanting)하고, 상기 워드라인의 마주보는 측부 상에 소스 및 드레인 영역을 형성하고, 셀 내의 플로팅 게이트를 고립시키기 위해 워드라인들 사이에 유전체 충진물을 더 제공함으로써, 소스 및 드레인 단자가 형성되고, 금속 층 패턴처리 등이 실행되어, 디바이스가 완성된다. 도 24에서, 플로팅 게이트 요소(601)와 유전체 전하 트래핑 요소(602)를 하나의 단일 유닛으로서 나타내기 위해 구조는 단순화되어 있으며, 이들 부분들은 서로 다른 물질과 두께의 조합을 이용하여 만들어질 수 있다. 예를 들어, 도 27-28을 참조하자.
최종 디바이스의 거의 평면인 구조에 의해, 메모리 셀의 피치(pitch)를, 상기 제조 공정에 대하여 축소된 최소 특징부 크기로서 스케일링하는 것이 가능해진다. 또한, 플로팅 게이트와 유전체 전하 트래핑 요소의 조합, 또는 인터포리 유전체 구조를 전하 트래핑 유전체 요소로 대체하는 것은 어떠한 종래 기술 디바이스와도 다르다. 기재되는 실시예에서, 플로팅 게이트로부터 전하 트래핑 층으로의 터널링 효율이 기판과 플로팅 게이트 간의 터널링 효율보다 훨씬 더 좋도록, 전하 트래핑 요소가 구성된다. 따라서 밴드갭 엔지니어링된 터널링 장벽 구조는 이러한 구조에서 사용되기에 적합하다. 덧붙이자면, 유전체 전하 트래핑 층 내부에 전하의 대부분이 저장되는 메모리 셀을 제공함으로써, 디바이스에 대한 바람직한 보유성과 신뢰성이 얻어질 수 있다. 덧붙이자면, 디바이스의 채널은 등-전위 플로팅 게이트(equi-potential floating gate)에 의해 직접 제어된다. 이는 종래의 MOSFET과 같은 DC 특성을 제공한다.
도 24에서 나타나는 바와 같이 구현되는 셀의 채널 영역이, 이온 주입 공정 동안 도펀트의 확산에 의해 축소되는 워드라인(615-1)의 폭에 의해 정의되는 소스 영역과 드레인 영역 간의 길이를 갖는다. 채널의 폭(W)은 STI 구조(511, 512) 사이의 간격에 의해 정의된다. 본원에서 정의되는 채널의 길이와 폭은 채널의 활성 영역(active region)의 면적을 확립하며, 상기 면적은 워드라인(615-1)의 폭 곱하기 STI 구조들 간의 간격과 같거나 더 작다.
도시된 구조에서 플로팅 게이트 요소(601)는 충분히 평면이며, 상부 및 하부 표면상에서 거의 동일한 면적을 갖는다. 플로팅 게이트 요소(601)의 면적은, STI 구조들 간의 간격 및 워드라인의 폭을 설정하는 에칭 공정에 의해 정의된다. 따라서 플로팅 게이트 요소(601)의 상부 및 하부 표면의 면적은 실질적으로 서로 동일하며, 워드라인의 폭과 STI 구조 간의 간격의 곱과 실질적으로 동일하다. 마찬가지로, 이 실시예에서의 셀에 대한 상부 접촉부의 면적이, STI 구조들 간의 간격과 워드라인의 폭을 설정하는 에칭 공정에 의해 정의된다. 따라서 셀에 대한 상부 접촉부로서 기능하는 워드라인의 하부 표면의 면적은 전도성 층의 상부 표면의 면적과 실질적으로 동일하며, 이러한 면적은 워드라인의 폭과 STI 구조들 간의 간격의 곱에 의해 정의된다.
도 24의 도시로부터 나타나는 바와 같이, 45나노미터 이하의 핵심 특징부(critical feature)를 형성하는 공정을 이용하여 제조된 대표적인 메모리 셀의 채널 영역은 45나노미터 이하의 소스와 드레인 간 길이를 가지며, 상기 길이에 직교하는 45나노미터 이하의 폭을 갖는다.
30나노미터 이하의 핵심 특징부를 형성하는 공정을 이용하여 제조되는 대표적인 실시예는 30나노미터 이하의 소스와 드레인 간 길이를 갖고, 상기 길이에 직교하는 30나노미터 이하의 폭을 가지며, 다층 스택이 약 20나노미터 이하의 유효 옥사이드 두께를 가지며, 채널 영역은 상기 길이와 직교하고, 다층 스택의 유효 옥사이드 두께의 1.5배 이하인 폭을 갖는다.
대표적인 실시예에서, 메모리 셀의 채널 폭(W)은 45나노미터 이하이다. 메모리 셀의 전하 트래핑 요소(602)의 유효 옥사이드 두께(EOT)(물질의 유전 상수에 의해 나눠지는 실리콘 다이옥사이드의 유전 상수의 함수로서 스케일링되는 실제 두께)가 15 내지 25나노미터의 수준일 수 있다. 이러한 구조를 갖는 메모리 셀에 있어서, 채널 폭은, 터널링 장벽 구조와 전하 트래핑 구조와 상부 유전체 층의 조합의 EOT로서 계산된 메모리 셀의 전하 트래핑 요소(602)의 유효 옥사이드 두께의 약 1.5배 이하일 수 있으며, 더 바람직하게는 메모리 셀의 유효 옥사이드 두께와 거의 동일하다. 20나노미터 이하의, 그리고 메모리 셀의 EOT보다 작은 채널 폭을 갖는 실시예가 포토레지스트 트리밍 기법(photoresist trimming technique), 또는 PSM(phase shift masking), 또는 그 밖의 다른 서브리소그래피 패턴처리 기법을 이용하여 구현될 수 있다.
특정 실시예에서, 메모리 셀은 45나노미터 이하의, 바람직하게는 다층 스택의 EOT 수준의 채널 폭을 갖는 NAND 어레이로 구성될 수 있다.
또한 본원에서 기재되는 메모리 셀은 그 밖의 다른 어레이 구조로 구현될 수 있다. 예를 들어, 본원에서 설명되는 전하 트래핑/플로팅 게이트 메모리 셀을 이용하는 어레이 구조가 NOR 구성과 AND 구성으로 구현될 수 있다. 덧붙이자면, 본원에서 기재되는 바와 같은 전하 트래핑/플로팅 게이트 메모리 셀을 이용하는 메모리 어레이는, 예를 들어, 동 출원인의 함께 출원된 2008년 7월 24일자 US 특허 공개 제2008/0175053호(출원번호 제12/056,489호, 출원일자 2008년 3월 27일)에서 기재된 것과 같은 박막 트랜지스터(TFT) 기법과 실리콘-온-인슐레이터(silicon-on-insulator) 기법을 이용하여 구현될 수 있으며, 상기 출원은 본원에서 참조로서 인용된다.
제조 공정은 현재의 플로팅 게이트 플래쉬 메모리 기술에 대하여 적용되는 것과 매우 유사하지만, 플로팅 게이트와 거의-평면 인터폴리 유전체 전하 트래핑 구조에 대하여 얇은 폴리실리콘 층을 제공하기 위해 변경되었다. 따라서 다양한 어레이 구조로 쉽게 적용될 수 있다. 덧붙이자면, 플로팅 게이트/전하 트래핑 메모리 디바이스가 p-채널 및 n-채널 기술 모두로 구현될 수 있다.
도 25는 전하 트래핑 플로팅 게이트(CTFG) 메모리 셀의 어레이를 갖는 집적 회로의 단순화된 다이어그램이다. 집적 회로(1950)는 본원에서 설명되는 바와 같이, 반도체 기판 상에, 비-휘발성 CTFG 메모리 셀을 이용하여 구현되는 메모리 어레이(1900)를 포함한다. 어레이(1900)의 메모리 셀은 병렬로, 또는 직렬로, 또는 VGA(virtual ground array)로, 상호연결될 수 있다. 로우 디코더(row decoder, 1901)가, 메모리 어레이(1900)의 로우(row)를 따라 배열된 복수 개의 워드라인(1902)으로 연결된다. 본원에서 설명되는 메모리 셀은 NAND 어레이, NOR 어레이, 또는 그 밖의 다른 타입의 어레이 구조로 구성될 수 있다. 컬럼 디코더(column decoder, 1903)가, 상기 메모리 어레이(1900)의 컬럼(column)을 따라 배열된 복수 개의 비트라인(1904)로 연결된다. 버스(1905)를 통해, 컬럼 디코더(1903)와 로우 디코더(1901)로 어드레스가 제공된다. 블록(1906)의 감지 증폭기 및 데이터-유입 구조가 데이터 버스(1907)를 통해 컬럼 디코더(1903)로 연결된다. 데이터가 집적 회로(1950) 상의 입력/출력 포트로부터, 또는 집적 회로(1950)의 내부나 외부의 그 밖의 다른 데이터 소스로부터, 데이터-유입 라인(data-in line, 1911)을 통해, 블록(1906)의 데이터-유입 구조로 공급된다. 데이터가, 블록(1906)의 감지 증폭기로부터, 데이터-유출 라인(1915)을 통해, 집적 회로(1950) 상의 입력/출력 포트로, 또는 집적 회로(1950)의 내부나 외부에 위치하는 그 밖의 다른 데이터 도착지로 공급된다. 바이어스 배열 상태 머신(bias arrangement state machine, 1909)은, 예를 들어, 소거 검증 전압(erase verify voltage)과 프로그램 검증 전압(program verify voltage) 등의 바이어스 배열 공급 전압(bias arrangement supply voltage, 1908)의 적용을 제어하고, 메모리 셀을 프로그래밍, 소거 및 판독하기 위한 배열을 제어한다. 어레이는, 프로세서, 그 밖의 다른 메모리 어레이, 프로그램가능한 로직, 전용 로직 등의 그 밖의 다른 모듈과 집적 회로 상에서 조합될 수 있다.
도 26은 본원에서 기재되는 제조된 메모리 셀이 주변 회로에서 사용되는 CMOS 디바이스와 일체 구성될 수 있는 효과적인 방식을 도시한다. 도 26에서, 도 23의 것과 같은 메모리 셀이 동일한 도면 부호를 갖고 도시된다. 주변 MOSFET이 오른쪽에 도시되어 있다. 나타나다시피, 주변 MOSFET은 메모리 셀의 채널/비트라인 구조와 동시에 형성되고 패턴처리될 수 있는 채널 몸체(550)를 갖는다. 마찬가지로, 상기 주변 MOSFET은, 메모리 어레이 영역에서 터널링 장벽 구조(501)가 형성되는 것과 동시에 놓일 수 있는 게이트 유전체 층(551)을 갖는다. 공정 일체화를 위해, 플로팅 게이트(502-1) 위에서의 전하 트래핑 구조의 형성을 위해 사용되는 층의 스택(536-540)은 어레이의 주변 영역 모두를 덮는 블랭킷 공정(blanket process)에서 형성된다. 주변 영역에서, 리소그래피 공정, 또는 그 밖의 다른 패턴 처리 공정이 사용되어, 접촉 오프닝, 예를 들어, 층(536-540)의 스택을 관통하는 오프닝(600)을 형성할 수 있다. 어레이에서 워드라인(530)에 대한 폴리실리콘이 증착될 때, 폴리실리콘이 상기 접촉 오프닝을 충진하여, 메모리 셀에서 플로팅 게이트를 형성하기 위해 사용되는 제 1 폴리실리콘 층을, 메모리 셀에서 워드라인을 형성하고 주변주 MOSFET에서 트랜지스터 게이트 구조와 인터커넥트를 형성하기 위해 사용되는 제 2 폴리실리콘으로 연결한다. 따라서 제조 공정은, 메모리 셀을 주변 회로와 완전히 일체 구성하기 위한 접촉 오프닝(600)을 형성하기 위해, 단 하나의 추가적인 패턴 처리 단계만 필요로 한다. 최종 MOSFET은 메모리 어레이의 로컬 비트라인 선택 트랜지스터로서 사용될 수 있으며, 로컬 비트라인을 글로벌 금속 비트라인으로 연결한다.
주변 CMOS 회로는 종종 다중 게이트 옥사이드 두께와 구현을 필요로 한다. 두꺼운 게이트 옥사이드와 얇은 게이트 옥사이드가, 디바이스 위에 두꺼운 옥사이드(thick oxide)를 먼저 형성하고, 두꺼운 옥사이드가 요구되는 지정된 영역으로 패턴을 적용하며, 상기 패턴 외부의 두꺼운 옥사이드를 제거하는 기법에 의한 공정에서 일체 구현될 수 있다. 두꺼운 옥사이드를 제거한 후, 터널링 장벽 구조(501) 및 게이트 유전체 층을 위한 얇은 게이트 옥사이드(551)와 같은 얇은 옥사이드(thin oxide)가 성장될 수 있다. 두꺼운 옥사이드의 두께는 상기 얇은 옥사이드의 성장 동안 거의 변하지 않는다.
도 27은 또 하나의 전하 트래핑 플로팅 게이트 메모리 셀을 도시하며, 여기서 전하 트래핑 유전체 요소(602)는 도 14의 전하 트래핑 유전체 스택(322)에 비교할 대 수정되어, 이 실시예에서는 버퍼 층(640)과 하이-k 캡핑 층(641)을 포함하는 스택을 포함하는 차단 유전체 층을 제공할 수 있다. 도 27에서 사용된 도면 부호는 적정한 경우, 도 14에서 사용된 것에 일치시켰다. 본원의 하이-k는 7보다 큰 유전 상수를 일컬으며, Al2O3, HfO, ZrO2, La2O3, AlSiO, HfSiO 및 ZrSiO 등의 물질에서 발견된다.
습식 노 산화 공정(wet furnace oxidation process)에 의한 나이트라이드의 습식 변이(wet conversion)에 의해, 실리콘 다이옥사이드의 버퍼 층(640)이 형성될 수 있다. 고온 옥사이드(HTO), 또는 LPCVD SiO2를 이용하여, 그 밖의 다른 실시예가 구현될 수 있다. 막을 강화하기 위한 60초 동안의 약 900℃에서의 후 급속 열 어닐링(post rapid thermal anneal)을 포함하여, 원자 기상 증착에 의해, 알루미늄 옥사이드 캡핑 유전체 층(641)이 만들어질 수 있다.
이들 공정을 사용하여, (거의 결함 없이 형성될 수 있는) 실리콘 옥사이드의 층과, 하이-k의 캡핑 층과, 알루미늄 옥사이드 등의 높은 전도띠 오프셋 물질이 조합되어, 바람직한 보유 특성과 매우 낮은 소거 포화 전압을 제공하는 차단 유전체 층을 제공할 수 있다. 따라서 EOT는 감소될 수 있고, 동작 전압은 낮아질 수 있다.
또한 실리콘 옥사이드(k1=3.9)와 알루미늄 옥사이드(k2=약8)의 조합에 대하여, 차단 유전 층의 하부 층(640)의 두께에 대한 상부 층(641)의 두께의 비는 2 이하일 수 있다. 일반적으로, 상부 층(641)이 유전 상수의 비(8/3.9)와 하부 층(640)의 두께를 곱한 값보다 작은 두께를 가질 수 있다. 따라서 본원에서 기재되는 차단 유전체 층은 전하 트래핑 유전체 층과 접촉하며 유전 상수 k1을 갖는 제 1 층(640)과, 상기 제 1 층의 k1보다 높은 유전 상수 k2를 갖는 제 2 층(641)을 포함하며, 상기 제 2 층은 상기 제 1 층의 두께에 k2/k1을 곱한 값보다 작은 두께를 갖는다. Al2O3의 장벽 높이가 거의 SiO2와 동일하기 때문에, N+ 폴리실리콘 게이트를 포함하는 알루미늄 옥사이드의 전자 장벽 높이, 또는 전도띠 오프셋은 약 3.1eV가 된다. 일반적으로, 이러한 실시예에 따라, 제 2 층은 제 1 층의 k1보다 높은 유전 상수 k2를 가지며, 제 2 층은 제 1 층의 두께에 k2/k1을 곱한 값보다 작은 두께를 갖는다. 도 27의 구조는, 바람직한 보유성은 유지하면서, 네거티브 바이어스 Fowler-Nordheim 소거 프로세스 동안 게이트 주입 전류를 낮추는 것을 제공한다.
도 14의 스택이 전하 트래핑 유전체 스택(652)으로 대체되어, 터널링 장벽 구조(315)와 차단 유전체 층(320)이 모두 대체되는 또 다른 대안예가 도 28에서 도시된다. 종래의 MONOS 디바이스에서 사용되는 것과 같은 단일 층 터널링 옥사이드를 이용하여, 또는 그 밖의 다른 터널링 장벽 구조를 이용하여, 제 2 터널링 장벽 구조(650)가 구현된다. 이 실시예에서, 상기 터널링 장벽 구조(650)는, 앞서 언급된 바와 같이, 가령, 3나노미터 이하의 두께를 갖는 실리콘 다이옥사이드를 이용하여 구현됨으로써, 제 1 터널링 장벽 구조(313)보다 터널링에 대한 더 작은 장벽을 제공해야 한다. 덧붙이자면, 차단 유전체 층(651)이 하이-k 물질, 예를 들어, 알루미늄 옥사이드에 의해 구현된다. 또한 워드라인 층(653)이 TaN, 또는 그 밖의 다른 높은 일함수의 물질을 이용하여 구현되어, 도 14의 워드라인(310)에 대한 대안적 물질을 강조할 수 있다. MANOS/TANOS 구조라고 일반적으로 알려진 최종 구조가 플로팅 게이트 위의 인터폴리 유전체를 대신하여 제공된다.
도 29-38은 FG-BE-SONOS 디바이스의 테스트의 결과를 나타내며, 여기서 제 1 터널링 장벽 구조는 ISSG(in situ steam generation)에 의해 형성된 실리콘 옥사이드(54Å 두께 이상)이고, 플로팅 게이트는 도핑되지 않은 폴리실리콘(40Å 두께 이상)이며, 제 2 터널링 장벽 구조는 각각 약 13Å, 20Å 및 25Å의 두께를 갖는 O1/N1/O2을 포함하는 밴드갭 엔지니어링된 구조이며, 전하 트래핑 층은 약 50Å 두께의 실리콘 나이트라이드이고, 차단 유전체 층은 약 40Å 두께의 실리콘 옥사이드이다. 자가-정렬된 STI 구조는 STI와 WL 방향 모두에서 플로팅 게이트 폴리를 고립시키도록 제조되었다. 테스트되는 디바이스는 구조의 실행가능성(viability)을 실험하면서 주변 효과 없이 내부 특성의 모니터링을 가능하게 하는 넓은 면적 디바이스(large area device)였다.
도 29는 +15V 내지 +22V 범위의 +FN 프로그래밍 바이어스 하에서의 테스트 결과를 나타낸다. 상기 디바이스의 최초 문턱 전압 Vt는 약 2.2V였다. 문턱값은 테스트되는 샘플에서 약 6V의 레벨에서 포화상태가 된다. 나타나다시피, 셀은 +18V 이하의 바이어스 상태 하에서, 10ms 이하 내에 매우 빠르게 4V보다 큰 레벨로 프로그래밍될 수 있다. 더 높은 전기장을 이용해 더 빠른 프로그래밍 속도가 얻어질 수 있다.
도 30은 -17V 내지 -20V의 네거티브 FN 소거 바이어스 하에서의 테스트 결과를 나타낸다. 소거된 상태는 최초 문턱값보다 약 2V만큼 낮을 수 있다. 이 디바이스에서 소거 포화는 약 0V의 문턱 전압에서 발생한다. 상기 디바이스는 18 이하의 크기를 갖는 네거티브 전압 바이어스 상태 하에서, 100ms 이하 내에, 1V 이하의 문턱 전압으로 소거될 수 있다. 더 높은 전기장을 이용하여, 더 빠른 소거 속도가 얻어질 수 있다.
도 31은 테스트되는 디바이스에 대한 +FN ISPP(incremental step pulse programming)의 결과를 도시하며, 이때, 시작 프로그램 펄스 크기는, 증분(increment) 당 100㎲ 펄스를 이용하여, 17 내지 20V이다. 이 예시에서 ISSP 기울기는 약 0.7이다. 일반적으로, 테스트되는 디바이스는, 6V 이상의 문턱 전압을 얻기 위해, 25V 수준의 비교적 높은 전압을 필요로 한다. 또한, ISPP 프로그래밍은, ISPP 프로그래밍이 12V 수준의 전위에서 개시되는 표준 밴드갭 엔지니어링된 SONOS에 비교할 때, 16V 이상의 비교적 더 높은 프로그램 전위에서 개시된다. 상기 비교적 더 높은 전압 동작은, 약 13나노미터인 BE-SONOS 구조의 EOT와, 플로팅 게이트 아래의 터널링 장벽 구조의 약 5나노미터인 EOT와, 공핍 모드의 플로팅 게이트의 유효 옥사이드 두께를 고려하는, 구조의 더 큰 유효 옥사이드 두께로부터 기인한다.
도 32 및 33은 약 0.2μ의 길이와 약 0.07μ의 폭을 갖는 제 1 셀 및 약 0.2μ의 길이와 약 0.15μ의 폭을 갖는 제 2 셀에 대한 드레인 전류 대 게이트 전압(IV) 곡선을 각각 도시한다. 테스트에서, 소스가 약 0.5V의 전위에 연결되는 동안 드레인과 몸체는 접지되었다. 도면에서는 최초 문턱 전압에서의 IV 곡선이 판독될 수 없다. 그러나 실질적으로, 최초 문턱 전압에서의 IV 곡선은, 약 2.2V의 문턱값에서 시작하여, 나머지 모든 라인에 평행이다. 이들 도면에서 데이터에 의해 나타나는 바와 같이, IV 곡선은 프로그램 및 소거 연산 동안 평행하게 이동한다.
도 34는 테스트되는 메모리 셀에 대한 문턱 아래 값(sub-threshold)의 이동을 도시한다. 나타나다시피, 임계 전압의 큰 범위에 걸친 문턱 아래 값 이동(SS)의 매우 미세한 변동이 존재한다.
도 35는 문턱 전압에 걸리는 트랜스컨덕턴스(gm)의 변동을 도시한다. 문턱 아래 값 이동 및 트랜스컨덕턴스가 표준 BE-SONOS 셀에서 나타나는 것보다 비교적 더 작다. 이러한 효과는 전하 트래핑 플로팅 게이트 셀의 플로팅 게이트가 등전위 평면(equipotential plane)을 제공하여, 표준 유전체 전하 트래핑 셀에서 발생하는 에지 효과를 상쇄한다는 사실의 결과인 것이다.
도 36은 8V의 게이트 전압과 4V의 드레인 전압에서 시작하여, 1마이크로세컨드의 펄스와 0.1V의 단(step)을 갖는 계단형 게이트 전압(stepped gate voltage)과 계단형 드레인 전압(stepped drain voltage)을 이용하여, CHE(channel hot electron) 프로그래밍 바이어스 하에서, 테스트되는 셀의 성능을 도시한다. 프로그래밍 후, 역방향 판독(reverse read)과 순방향 판독(forward read)이 셀에 적용된다.
도 37은 -FN 터널링을 이용하여 이뤄진 소거된 상태와, 드레인 측으로부터의 CHE 프로그래밍을 이용하여 이뤄진 프로그램된 상태에 대한 대수 배율(logarithmic scale) 상의 게이트 전압 대 드레인 전류를 도시한다. 도 38은 0 내지 5x10-5amps의 선형 배율(linear scale) 상의 게이트 전압 대 드레인 전류를 도시한다. 도 36 내지 38은 순방향 및 역방향 판독은 본질적으로 동일한 전류를 도출한다. 이는 얇은 플로팅 게이트(이 예시에서는 약 40Å의 두께)가, 유전체 전하 트래핑 층 때문에 발생할 임의의 불균일한 주입으로부터 채널을 차단함을 의미한다. 또한 CHE 프로그래밍은 매우 높은 속도로의 7V 이상의 문턱 전압까지의 프로그래밍을 위해 제공되어, 4V 이상의 메모리 윈도우가 가능해진다. CHE 프로그래밍이 Fowler Nordheim 프로그래밍보다 훨씬 더 효율적일 수 있다.
도 39 및 40은 제 1 및 제 2 터널링 장벽 구조가 약 54Å 두께의 실리콘 다이옥사이드의 동일한 층인 전하 트래핑 플로팅 게이트 디바이스를 테스트하는 결과를 도시한다. 플로팅 게이트 층, 전하 트래핑 층 및 차단 층은, 제 2 터널링 장벽 구조의 밴드갭 엔지니어링된 구조를 이용하여 테스트된 것과 동일하였다. 도 39는 디바이스 상의 ISPP 프로그래밍 작업에 대한 문턱 전압 대 프로그래밍 전압 그래프를 도시한다. 나타나다시피, 상기 디바이스는 효율적으로 프로그래밍되지 않을 수 있다. 도 40은 -20V의 소거 전압에 대한 문턱 전압 대 소거 시간을 도시한다. 다시, 이 도면은 셀이 소거되지 않을 수 있음을 보여준다. 이 테스트를 바탕으로, 앞서 언급된 바와 같이, 누설을 방지하도록 동작하면서, 바람직한 내구력을 제공하면서, 전하 트래핑 층으로의 전하 터널링을 촉진하기 위해, 제 2 터널링 장벽 구조는 제 1 터널링 장벽 구조와는 다른 터널링 동작을 가져야 한다고 결론내릴 수 있다.
요컨대, 본원에서 기재된 바와 같이, 얇은 플로팅 게이트 메모리 셀을 포함하는 플래쉬 메모리 디바이스는 제공될 수 있으며, 이때, 상기 얇은 플로팅 게이트 메모리 셀에서, 인터폴리 유전체는 전하 트래핑 디바이스로서 동작하도록 배열된 평면, 또는 거의 평면의 유전체 스택으로 대체되고, 플로팅 게이트와 전하 트래핑 디바이스 간의 터널링 효율은 채널과 플로팅 게이트 간의 터널링 효율보다 더 크다. 메모리 셀의 내부에 저장된 전하의 대부분은 유전체 전하 트래핑 디바이스 내부에 가둬진다. 그러나 채널 동작은 가둬진 전하와 채널 사이의 등전위 플로팅 게이트 구조에 의해 제어되며, MOSFET, 또는 전통적인 플로팅 게이트 셀의 성능과 유사한 DC 성능을 제공한다. 상기 메모리 셀은 NAND, NOR 및 가상 접지 AND-형 구조 등의 많은 타입의 어레이 구조에 적용될 수 있다. 상기 디바이스는 n-채널 및 p-채널 기술 모두를 이용하여 구현될 수 있다. 덧붙이자면, 이러한 구성에 의해, 전하 트래핑 요소에 인접한 트렌치 고립 구조에 의해 초래되는 에지 효과를 피하는 구조가 가능하고, 바람직한 데이터 보유성 및 터널 옥사이드 결함에 대한 면역성이 제공되며, 또한 이러한 구성은 현재의 플로팅 게이트 플래쉬 메모리 기술로 쉽게 통합되는 제조 단계를 이용하여 만들어질 수 있다.
본 발명이 앞서 상세히 설명된 바람직한 실시예와 예시들을 참조하여 기술되었지만, 이들 예시들은 설명을 위한 것이지 제한하기 위한 것이 아니다. 본원에서 설명되는 조립 단계 및 구조들은 전체 집적 회로의 제조에 대한 완전한 공정 흐름을 커버하는 것이 아니다. 본 발명은 해당 분야에 알려져 있거나 미래에 개발될 다양한 집적 회로 조립 기법과 연계되어 실현될 수 있다.

Claims (13)

  1. 메모리 셀(memory cell)에 있어서, 상기 메모리 셀은
    하나의 표면을 갖는 반도체 몸체(semiconductor body)와,
    전도층과, 상기 전도층 위에 위치하는 전하 트래핑 유전체 층(charge trapping dielectric layer)과, 상기 전하 트래핑 유전체 층 위에 배치되는 상부 유전체 구조(top dielectric structure)와, 판독(reading)을 위해 인가되는 바이어스 상태 하에서, 상기 전하 트래핑 유전체 층으로부터 상기 전도층을 통해 상기 반도체 몸체 내로의 전자 터널링(electron tunneling)을 방지하면서, 문턱 전압(threshold voltage)을 증가시키기 위해 인가되는 포지티브 게이트 바이어스(positive gate bias) 상태 하에서 상기 몸체로부터 상기 전도층을 통해 상기 전하 트래핑 유전체 층으로 전자를 이동시키는 터널링 장벽 구조를 상기 전도층 위에 포함하는, 상기 반도체 몸체 위에 위치하는 다층 스택(multilayer stack)과,
    상기 상부 유전체 구조 위에, 그리고 채널 영역 위에 배치된 상부 전도성 층
    을 포함하는 것을 특징으로 하는 메모리 셀.
  2. 제 1 항에 있어서, 상기 메모리 셀은
    상기 메모리 셀로 연결되는 제어 회로
    를 더 포함하며, 이때, 상기 제어 회로는 프로그램 모드와 소거 모드를 포함하며, 상기 프로그램 모드에서는, 가둬지는 음전하를 증가시키기 위해, 상기 채널과 전도층 간의, 그리고 상기 전도층과 상기 전하 트래핑 유전체 층 간의 터널링을 유도하기 위한 바이어스 상태(bias condition)가 상기 메모리 셀에 인가되고, 상기 소거 모드에서는, 가둬지는 음전하를 감소시키기 위해, 전하 트래핑 유전체 층과 전도층 간의, 그리고 전도층과 채널 간의 터널링을 유도하기 위한 바이어스 상태가 인가되는 것을 특징으로 하는 메모리 셀.
  3. 메모리 셀(memory cell)에 있어서, 상기 메모리 셀은
    채널 영역에 의해 격리되는 소스 영역과 드레인 영역을 포함하는 표면을 갖는 반도체 기판과,
    상기 기판의 표면 상에, 그리고 채널 영역 위에 배치된 4 내지 7나노미터 두께의 실리콘 옥사이드를 포함하는 게이트 유전체(gate dielectric)와,
    상기 게이트 유전체 위에, 그리고 상기 채널 영역 위에 위치하는 반도체 전도층과,
    상기 전도층 위에 위치하는 터널링 장벽 구조(tunneling barrier structure)로서, 상기 전도층에 이웃하며 18Å 이하의 두께를 갖는 제 1 실리콘 옥사이드 층과, 상기 제 1 실리콘 옥사이드 층 위에 위치하며 30Å 이하의 두께를 갖는 실리콘 나이트라이드 층과, 상기 실리콘 나이트라이드 층 위에 위치하며 30Å 두께를 갖는 실리콘 옥사이드 층을 포함하는 상기 터널링 장벽 구조(tunneling barrier structure)와,
    상기 터널링 장벽 구조 위에 위치하는 4 내지 7나노미터 두께의 실리콘 나이트라이드의 층을 포함하는 전하 트래핑 유전체 층과,
    상기 전하 트래핑 유전체 층 위에 배치되는 차단 유전체 구조와,
    상기 차단 유전체 구조 위에 배치되는 상부 전도성 층(top conductive layer)
    을 포함하는 것을 특징으로 하는 메모리 셀.
  4. 제 3 항에 있어서, 상기 차단 유전체 구조는 상기 전하 트래핑 유전체 층에 접촉하며 유전 상수 k1을 갖는 제 1 층과, 상기 상부 전도성 층과 접촉하는 제 2 층을 포함하며, 이때, 상기 제 2 층은 상기 제 1 층의 k1보다 높은 유전 상수 k2를 가지며, 상기 제 2 층은 상기 제 1 층의 두께에 k2/k1을 곱한 값보다 작은 두께를 갖는 것을 특징으로 하는 메모리 셀.
  5. 제 3 항에 있어서, 상기 전도층은 10나노미터 이하의 두께를 갖는 반도체 층을 포함하는 것을 특징으로 하는 메모리 셀.
  6. 집적 회로를 제조하기 위한 방법에 있어서, 상기 방법은
    반도체 기판 상에 게이트 유전체 층(gate dielectric layer)을 형성하는 단계와,
    상기 게이트 유전체 층 위에 패턴처리된 폴리실리콘 층(patterned polysilicon layer)을 형성하는 단계로서, 이때, 기판 상의 메모리 영역에서 제 1 패턴을, 그리고 기판 상의 주변 영역(peripheral region)에서 제 2 패턴을 포함하는 단계와,
    패턴처리된 폴리실리콘 층 위에 위치하는 다층 유전체 스택(multilayer dielectric stack)을 형성하는 단계로서, 이때, 상기 다층 유전체 스택은 상기 패턴처리된 폴리실리콘 층과 접촉하는 터널링 장벽 구조(tunneling barrier structure)와, 상기 터널링 장벽 층 위에 위치하는 전하 트래핑 유전체 층과, 상기 전하 트래핑 유전체 층 위에 배치되는 상부 유전체 구조를 포함하는 단계와,
    상기 주변 영역의 선택된 위치에서 상기 패턴처리된 폴리실리콘 층을 노출시키도록, 상기 다층 유전체 스택을 관통하는 접촉 오프닝(contact opening)을 형성하는 단계와,
    상기 다층 유전체 스택 위에 패턴처리된 전도체(patterned conductor)를 형성하고, 상기 선택된 위치에서 상기 접촉 오프닝을 통해 상기 패턴처리된 폴리실리콘 층에 접촉하는 단계와,
    상기 패턴처리된 전도체에 이웃하는 기판에서 소스 및 드레인 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  7. 제 6 항에 있어서, 상기 터널링 장벽 구조는, 프로그램 및 소거 연산을 위해 인가되는 바이어스 상태 하에서, 게이트 유전체 층 구조보다 전하 터널링에 대하여 더 높은 터널링 효율을 갖는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  8. 제 6 항에 있어서, 상기 게이트 유전체 층은 4 내지 7나노미터의 두께를 갖는 실리콘 옥사이드를 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  9. 제 6 항에 있어서, 터널링 장벽 구조를 형성하는 단계는 복수 개의 유전체 층을 포함하는 밴드갭 엔지니어링된(bandgap engineered) 터널링 장벽 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  10. 제 6 항에 있어서, 상기 패턴처리된 전도체 층은 폴리실리콘을 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  11. 제 6 항에 있어서, 전도층을 제공하기 위해, 메모리 영역에서 패턴처리된 폴리실리콘 층을 에칭하는 단계
    를 더 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  12. 제 6 항에 있어서, 상기 상부 유전체 구조는 5 내지 9나노미터의 두께를 갖는 실리콘 다이옥사이드를 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  13. 제 6 항에 있어서, 상기 패턴처리된 전도체는 폴리실리콘을 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
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