KR101201841B1

KR101201841B1 - Phase change memory apparatus

Info

Publication number: KR101201841B1
Application number: KR1020100038325A
Authority: KR
Inventors: 안용복
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-04-26
Filing date: 2010-04-26
Publication date: 2012-11-15
Also published as: KR20110118926A

Abstract

상변화 메모리 장치는 복수의 메모리 셀을 구비하는 메모리부와, 데이터 프로그래밍 동작모드에서 데이터 확인신호에 응답하여 활성화 되는 데이터 읽기 인에이블 신호를 출력하는 데이터 읽기 제어부와, 메모리부의 선택된 메모리 셀에서 전달되는 데이터를 데이터 읽기 인에이블 신호에 응답하여 감지하는 데이터 읽기부와, 쓰기 데이터 및 데이터 읽기부에서 출력되는 읽기 데이터를 비교하여 비교결과에 따라 활성화 되는 쓰기 인에이블 신호를 출력하는 비교부와, 쓰기 인에이블 신호에 응답하여 선택된 메모리 셀에 프로그래밍 전류펄스를 공급하는 데이터 쓰기부를 포함한다.The phase change memory device includes a memory unit including a plurality of memory cells, a data read control unit configured to output a data read enable signal activated in response to a data confirmation signal in a data programming operation mode, and a selected memory cell of the memory unit. A data read unit for detecting data in response to a data read enable signal, a comparator for comparing the read data output from the write data and the data read unit and outputting a write enable signal activated according to a comparison result; And a data write unit supplying a programming current pulse to the selected memory cell in response to the enable signal.

Description

상변화 메모리 장치{PHASE CHANGE MEMORY APPARATUS}Phase change memory device {PHASE CHANGE MEMORY APPARATUS}

본 발명은 반도체 메모리 장치에 관한 것으로서, 상변화 메모리 셀에 데이터를 프로그래밍 하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and to a technique for programming data in phase change memory cells.

상변화 메모리 장치(Phase Change Radom Access Memory, PCRAM)는 프로그래밍 전류펄스를 통해서 메모리 셀을 프로그래밍 하는 비휘발성 메모리(Non-Volatile Memory) 장치이다.Phase Change Radom Access Memory (PCRAM) is a non-volatile memory device that programs memory cells through programming current pulses.

상변화 메모리 장치(PCRAM)는 비휘발성 메모리(Non-Volatile Memory)라는 특징을 가지면서도 랜덤 액세스가 가능하며 낮은 비용으로 고집적화가 가능하다. 상변화 메모리 장치(PCRAM)는 상변화 물질을 이용하여 데이터를 저장하게 되는데, 온도조건에 따른 상변화 물질의 상변화(Phase Change), 즉 상변화에 따른 저항값 변화를 이용하여 데이터를 저장한다.A phase change memory device (PCRAM) is characterized as non-volatile memory, but can be randomly accessed and highly integrated at low cost. A phase change memory device (PCRAM) stores data using a phase change material. The phase change memory device (PCRAM) stores data using a phase change of a phase change material according to a temperature condition, that is, a change in resistance value according to a phase change. .

상변화 물질은 온도조건에 따라 비정질 상태(Amorphous State) 또는 결정 상태(Crystalline State)로 전환될 수 있는 물질을 이용한다. 대표적인 상변화 물질은 칼코게나이드계 합금(Chalcogenide alloy)을 들 수 있는데, 게르마늄(Germanium, Ge), 안티몬(Antimony, Sb), 텔루르(Tellurium, Te)를 이용한 Ge2Sb2Te5(GST)가 대표적이므로 일반적으로 상변화 물질을 'GST'라고 기술한다.The phase change material uses a material which can be converted into an amorphous state or a crystalline state depending on temperature conditions. Representative phase change materials include chalcogenide alloys. Ge2Sb2Te5 (GST) using germanium (Germanium, Ge), antimony (Sb), and tellurium (Te) is typical. The phase change material is described as 'GST'.

상변화 메모리 장치(PCRAM)는 상변화 물질(GST)에 대한 특정조건의 전류 또는 전압 인가에 의해 발생하는 주울열(Joule heating)을 이용하여, 상변화 물질(GST)의 결정 상태(Crystalline State)와 비정질 상태(Amorphous State)간의 가역적인 상변화를 발생시키게 된다. 일반적으로 결정 상태(Crystalline State)를 회로적으로 셋 상태(Set State)라고 기술하며, 셋 상태(Set State)에서 상변화 물질(GST)은 낮은 저항값을 갖는 금속과 같은 전기적인 특징을 가지게 된다. 또한, 비정질 상태(Amorphous State)를 회로적으로 리셋 상태(Reset State)라고 기술하며, 리셋 상태(Reset State)에서 상변화 물질(GST)은 셋 상태(Set State)보다 큰 저항값을 가지게 된다. 즉, 상변화 메모리 장치는 결정 상태(Crystalline State)와 비정질 상태(Amorphous State)간의 저항값 변화를 통해서 데이터를 저장하며, 상변화 물질(GST)에 흐르는 전류 또는 전류의 변화에 따른 전압변화를 감지하여 저장된 데이터를 판별하게 된다. 일반적으로 셋 상태(Set State)를 '0', 리셋 상태(Reset State)를 '1'의 논리레벨을 가진다고 정의하며, 상변화 물질(GST)은 전원이 차단되어도 그 상태를 계속해서 유지한다.The phase change memory device PCRAM uses a Joule heating generated by applying a current or voltage under a specific condition to the phase change material GST, and thus determines the crystalline state of the phase change material GST. And a reversible phase change between the amorphous state and the amorphous state. In general, the crystalline state is described as a circuit in a set state, and in the set state, the phase change material (GST) has electrical characteristics such as a metal having a low resistance value. . In addition, the amorphous state is described as a circuit reset state (Reset State), the phase change material (GST) in the reset state has a resistance value larger than the set state (Set State). That is, the phase change memory device stores data through a change in resistance between a crystalline state and an amorphous state, and detects a voltage change due to a current or a change in current flowing through a phase change material (GST). Stored data is determined. Generally, the set state is defined as '0' and the reset state has a logic level of '1'. The phase change material (GST) maintains its state even when the power is cut off.

한편, 상변화 물질(GST)의 비정질 상태(Amorphous State)와 결정 상태(Crystalline State)는 프로그래밍 전류펄스에 의해서 서로 전환될 수 있는데, 셋 프로그래밍 전류펄스는 메모리 셀의 상변화 물질(GST)을 셋 상태(Set State)로 만들기 위한 프로그래밍 전류이며, 리셋 프로그래밍 전류펄스는 메모리 셀의 상변화 물질(GST)을 리셋 상태(Reset State)로 만들기 위한 프로그래밍 전류펄스로 정의된다. Meanwhile, the amorphous state and the crystalline state of the phase change material GST may be switched with each other by a programming current pulse. The set programming current pulse sets the phase change material GST of the memory cell. A programming current for making a set state, and a reset programming current pulse is defined as a programming current pulse for making a phase change material (GST) of a memory cell into a reset state.

상변화 물질(GST)은 리셋 프로그래밍 전류펄스의 공급에 의해 일정시간동안 용융화 온도보다 높은 온도로 가열된 뒤 급속히 냉각되면서 비정질 상태(Amorphous State)로 전환된다. 또한, 상변화 물질(GST)은 셋 프로그래밍 전류펄스의 공급에 의해 일정시간동안 결정화 온도보다 높고 용융 화 온도보다 낮은 온도에서 가열된 뒤 서서히 냉각되면서 결정 상태(Crystalline State)로 전환된다. 한편, 상변화 물질(GST)의 비정질 양(Amorphous volume) 또는 결정 양(Crystalline volume)에 따라 저항값을 차등화 시킬 수 있으므로, 이를 이용하여 멀티 레벨(Multi Level) 형태의 메모리 셀을 구성할 수도 있을 것이다. 일반적으로 리셋 프로그래밍 전류펄스는 셋 프로그래밍 전류펄스에 비해 짧은 시간동안 큰 전류를 흘려주게 되며, 셋 프로그래밍 전류펄스는 리셋 프로그래밍 전류펄스에 비해 긴 시간동안 작은 전류를 흘려주게 된다. 즉 프로그래밍 전류펄스의 공급으로 인해서 발생하는 특정조건의 주울열(Joule heating)에 의해서 상변화 물질(GST)의 상태를 변화시키게 된다.
The phase change material (GST) is heated to a temperature higher than the melting temperature for a period of time by supplying a reset programming current pulse, and then rapidly cooled to an amorphous state. In addition, the phase change material (GST) is heated to a temperature higher than the crystallization temperature and lower than the melting temperature for a predetermined time by supplying a set programming current pulse, and then gradually cooled to a crystalline state. On the other hand, since the resistance value can be differentiated according to the amorphous volume or the crystalline volume of the phase change material GST, a multi-level type memory cell may be used. will be. In general, the reset programming current pulse flows a large current for a short time compared to the set programming current pulse, and the set programming current pulse flows a small current for a longer time than the reset programming current pulse. That is, the state of the phase change material GST is changed by Joule heating of a specific condition generated by the supply of the programming current pulse.

도 1은 일반적인 상변화 메모리 장치의 메모리 셀을 나타낸 도면이다.1 is a diagram illustrating a memory cell of a general phase change memory device.

도 1을 참조하면, 메모리 셀(MEMORY CELL)은 셀 다이오드(D1)와, 상변화 소자(GST)로 구성된다.Referring to FIG. 1, the memory cell MEMORY CELL includes a cell diode D1 and a phase change element GST.

상기와 같이 구성되는 상변화 메모리 장치의 기본적인 동작을 설명하면 다음과 같다.A basic operation of the phase change memory device configured as described above is as follows.

우선, 상변화 소자(GST)에 데이터를 프로그래밍 하기 위한 동작은 다음과 같이 이루어진다.First, an operation for programming data in the phase change element GST is performed as follows.

워드라인(WL)이 로우레벨 - 접지전압 - 로 활성화 되고 비트라인(BL)을 통해서 일정한 전압이 인가되기 시작하면 셀 다이오드(D1)가 포워드(Forward) 바이어스 상태가 되므로 셀 다이오드(D1)의 애노드(Anode)와 캐소드(Cathode) 사이의 전압차이가 임계전압보다 커질 때부터 셀 다이오드(D1)가 턴온(TURN ON) 된다. 이때 비트라인(BL),상변화 소자(GST) 및 워드라인(WL) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 데이터에 대응하는 프로그래밍 전류펄스를 공급함으로서, 상변화 소자(GST)를 결정 상태(Crystalline State) 또는 비정질 상태(Amorphous State)로 변화시키게 된다. 일반적으로 프로그래밍 하기 위한 데이터가 '1'의 논리레벨을 가지면 리셋 프로그래밍 전류펄스를 공급하여 상변화 소자(GST)를 리셋 상태(Reset State)로 전환시키게 되고, 데이터가 '0'의 논리레벨을 가지면 셋 프로그래밍 전류펄스를 공급하여 상변화 소자(GST)를 셋 상태(Set State)로 전환시키게 된다. 비정질 상태(Amorphous State)인 리셋 상태는 결정 상태(Crystalline State)인 셋 상태보다 큰 저항값을 가진다.When the word line WL is activated at a low level-ground voltage and starts to apply a constant voltage through the bit line BL, the cell diode D1 is in a forward biased state, so that the anode of the cell diode D1 is The cell diode D1 is turned on when the voltage difference between the anode and the cathode becomes greater than the threshold voltage. At this time, a current path is generated between the bit line BL, the phase change element GST, and the word line WL. Therefore, by supplying a programming current pulse corresponding to data to the phase change element GST through the bit line BL, the phase change element GST is changed into a crystalline state or an amorphous state. . In general, when the data to be programmed has a logic level of '1', the reset programming current pulse is supplied to convert the phase change element (GST) to a reset state. When the data has a logic level of '0', The set programming current pulse is supplied to convert the phase change element GST to the set state. The reset state, which is an amorphous state, has a larger resistance value than the set state, which is a crystalline state.

또한, 상변화 소자(GST)에 프로그래밍 된 데이터를 검출하기 위한 동작은 다음과 같이 이루어진다.In addition, an operation for detecting data programmed into the phase change element GST is performed as follows.

워드라인(WL)이 로우레벨 - 접지전압 - 로 활성화 되고 비트라인(BL)을 통해서 일정한 전압이 인가되기 시작하면 셀 다이오드(D1)가 포워드(Forward) 바이어스 상태가 되므로 셀 다이오드(D1)의 애노드(Anode)와 캐소드(Cathode) 사이의 전압차이가 임계전압보다 커질 때부터 셀 다이오드(D1)가 턴온(TURN ON) 된다. 이때 비트라인, 상변화 소자(GST) 및 워드라인(WL) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 일정한 전압 또는 일정한 전류를 인가하게 되면, 상변화 소자(GST)의 저항값에 따라 흐르는 전류의 양이 다르거나, 상변화 소자(GST)의 전압강하 크기가 다르므로 이를 이용하여 상변화 소자(GST)에 저장된 데이터를 판별하게 된다. 즉, 상변화 소자(GST)의 상태를 판별하게 된다.
When the word line WL is activated at a low level-ground voltage and starts to apply a constant voltage through the bit line BL, the cell diode D1 is in a forward biased state, so that the anode of the cell diode D1 is The cell diode D1 is turned on when the voltage difference between the anode and the cathode becomes greater than the threshold voltage. At this time, a current path is generated between the bit line, the phase change element GST, and the word line WL. Therefore, when a constant voltage or a constant current is applied to the phase change element GST through the bit line BL, the amount of current flowing according to the resistance value of the phase change element GST is different, or the phase change element GST is applied. Since the magnitude of the voltage drop is different, the data stored in the phase change element GST is determined using the voltage drop. That is, the state of the phase change element GST is determined.

도 2는 종래기술의 상변화 메모리 장치의 데이터 쓰기부에 대한 구성도이다.2 is a block diagram of a data writing unit of a phase change memory device according to the related art.

도 2를 참조하면, 데이터 쓰기부는 전류 조절부(10)와, 전류 구동부(20)와, 선택부(30)로 구성된다.Referring to FIG. 2, the data writing unit includes a current controller 10, a current driver 20, and a selector 30.

전류 조절부(10)는 쓰기 인에이블 신호(WDEN)가 활성화 되었을 때, 셋 제어신호(SETP) 및 리셋 제어신호(RESETP)에 응답하여 제어노드(N1)의 전압레벨을 조절한다. 이때, 셋 제어신호(SETP)의 제어를 받는 NMOS 트랜지스터(MN1)와 리셋 제어신호(RESETP)의 제어를 받는 NMOS 트랜지스터(MN2)의 전류 구동력은 서로 다르게 설계된다. 또한, 셋 제어신호(SETP) 및 리셋 제어신호(RESETP)는 펄스형태로 입력된다.The current controller 10 adjusts the voltage level of the control node N1 in response to the set control signal SETP and the reset control signal RESETP when the write enable signal WDEN is activated. At this time, the current driving force of the NMOS transistor MN1 under the control of the set control signal SETP and the NMOS transistor MN2 under the control of the reset control signal RESETP are designed differently. In addition, the set control signal SETP and the reset control signal RESETP are input in the form of a pulse.

전류 구동부(20)는 제어노드(N1)의 전압레벨에 대응하는 크기를 갖는 프로그래밍 전류펄스(I_PGM)를 출력단(N2)으로 구동한다. 프로그래밍 전류펄스(I_PGM)는 셋 제어신호(SETP)에 대응하는 셋 프로그래밍 전류펄스와, 리셋 제어신호(RESETP)에 대응하는 리셋 프로그래밍 전류펄스로 구분할 수 있을 것이다.The current driver 20 drives the programming current pulse I_PGM having a magnitude corresponding to the voltage level of the control node N1 to the output terminal N2. The programming current pulse I_PGM may be divided into a set programming current pulse corresponding to the set control signal SETP and a reset programming current pulse corresponding to the reset control signal RESETP.

선택부(30)는 전류 구동부(20)에서 구동되는 프로그래밍 전류펄스(I_PGM)를 복수의 선택신호(YSW<0:3>)에 대응하는 해당 비트라인(BL0~BL3)으로 출력한다.
The selector 30 outputs the programming current pulse I_PGM driven by the current driver 20 to corresponding bit lines BL0 to BL3 corresponding to the plurality of select signals YSW <0: 3>.

도 3은 도 2의 데이터 쓰기부에서 출력되는 프로그래밍 전류펄스를 나타낸 도면이다.3 is a diagram illustrating a programming current pulse output from the data writing unit of FIG. 2.

도 3을 참조하면, 리셋 프로그래밍 전류펄스는 짧은 시간동안 용융화 온도 보다 높은 형태로 구동되며, 셋 프로그래밍 전류펄스는 리셋 프로그래밍 전류펄스에 비해 긴 시간동안 용융화 온도 보다 낮은 형태로 구동되는 것을 확인할 수 있다. 참고적으로 도면에서 리셋 프로그래밍 전류펄스는 비정질화 펄스(Amorphizing pulse)로 도시되어 있으며, 셋 프로그래밍 전류펄스는 결정화 펄스(Crystallizing pulse)로 도시되어 있다.Referring to FIG. 3, the reset programming current pulse is driven at a higher temperature than the melting temperature for a short time, and the set programming current pulse is driven at a lower temperature than the melting temperature for a longer time than the reset programming current pulse. have. For reference, the reset programming current pulse is shown as an amorphous pulse, and the set programming current pulse is shown as a crystallizing pulse.

예시한 바와 같이 상변화 메모리 장치는 펄스형태의 프로그래밍 전류를 이용하여 데이터를 프로그래밍 하므로, 전류소모를 감소시키는 기술이 요구되고 있다.As illustrated, a phase change memory device uses a programming current in the form of a pulse to program data, thereby requiring a technology for reducing current consumption.

본 발명은 프로그래밍 동작시에 전류소모를 감소시킬 수 있는 상변화 메모리 장치를 제공한다.The present invention provides a phase change memory device capable of reducing current consumption during a programming operation.

본 발명의 일 실시예에 따르면, 복수의 메모리 셀을 구비하는 메모리부; 데이터 프로그래밍 동작모드에서 데이터 확인신호에 응답하여 활성화 되는 데이터 읽기 인에이블 신호를 출력하는 데이터 읽기 제어부; 상기 메모리부의 선택된 메모리 셀에서 전달되는 데이터를 상기 데이터 읽기 인에이블 신호에 응답하여 감지하는 데이터 읽기부; 쓰기 데이터 및 상기 데이터 읽기부에서 출력되는 읽기 데이터를 비교하여 비교결과에 따라 활성화 되는 쓰기 인에이블 신호를 출력하는 비교부; 및 상기 쓰기 인에이블 신호에 응답하여 선택된 상기 메모리 셀에 프로그래밍 전류펄스를 공급하는 데이터 쓰기부를 포함하는 상변화 메모리 장치가 제공된다.According to an embodiment of the present invention, a memory unit having a plurality of memory cells; A data read control unit configured to output a data read enable signal activated in response to the data confirmation signal in a data programming operation mode; A data reading unit configured to sense data transmitted from a selected memory cell of the memory unit in response to the data read enable signal; A comparator for comparing write data and read data output from the data reader to output a write enable signal activated according to a comparison result; And a data write unit configured to supply a programming current pulse to the selected memory cell in response to the write enable signal.

또한, 본 발명의 다른 실시예에 따르면, 복수의 메모리 셀을 구비하는 메모리부; 데이터 프로그래밍 동작모드에서 데이터 확인신호를 출력하며, 읽기 종료신호에 응답하여 프로그래밍 인에이블 펄스신호를 출력하는 프로그래밍 제어부; 상기 데이터 확인신호에 응답하여 활성화 되는 데이터 읽기 인에이블 신호 및 데이터 읽기동작이 완료되었음을 나타내는 상기 읽기 종료신호를 출력하는 데이터 읽기 제어부; 상기 데이터 읽기 인에이블 신호에 응답하여 상기 메모리부의 선택된 메모리 셀에서 전달되는 데이터를 감지하는 데이터 읽기부; 쓰기 데이터 및 상기 데이터 읽기부에서 출력되는 읽기 데이터를 비교하여 비교결과에 따라 활성화 되는 쓰기 인에이블 신호를 출력하는 비교부; 상기 프로그래밍 인에이블 펄스신호에 응답하여 쓰기제어코드를 출력하는 쓰기제어코드 발생부; 및 상기 쓰기 인에이블 신호에 응답하여 상기 쓰기제어코드에 대응하는 크기를 갖는 프로그래밍 전류펄스를 선택된 상기 메모리 셀에 공급하는 데이터 쓰기부를 포함하는 상변화 메모리 장치가 제공된다.In addition, according to another embodiment of the present invention, a memory unit having a plurality of memory cells; A programming controller which outputs a data confirmation signal in a data programming operation mode and outputs a programming enable pulse signal in response to a read end signal; A data read control unit configured to output a data read enable signal activated in response to the data confirmation signal and the read end signal indicating that a data read operation is completed; A data read unit configured to sense data transmitted from a selected memory cell of the memory unit in response to the data read enable signal; A comparator for comparing write data and read data output from the data reader to output a write enable signal activated according to a comparison result; A write control code generator for outputting a write control code in response to the programming enable pulse signal; And a data write unit configured to supply a programming current pulse having a magnitude corresponding to the write control code to the selected memory cell in response to the write enable signal.

도 1은 일반적인 상변화 메모리 장치의 메모리 셀을 나타낸 도면이다.
도 2는 종래기술의 상변화 메모리 장치의 데이터 쓰기부에 대한 구성도이다.
도 3은 도 2의 데이터 쓰기부에서 출력되는 프로그래밍 전류펄스를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 구성도이다.
도 5는 도 4의 비교부의 실시예에 따른 회로도이다.
도 6은 도 4의 데이터 쓰기부 및 데이터 전달부의 실시예에 따른 회로도이다.
도 7은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 동작을 나타낸 타이밍 다이어그램이다.1 is a diagram illustrating a memory cell of a general phase change memory device.
2 is a block diagram of a data writing unit of a phase change memory device according to the related art.
3 is a diagram illustrating a programming current pulse output from the data writing unit of FIG. 2.
4 is a configuration diagram of a phase change memory device according to an embodiment of the present invention.
5 is a circuit diagram according to an embodiment of the comparison unit of FIG. 4.
6 is a circuit diagram according to an embodiment of the data write unit and the data transfer unit of FIG. 4.
7 is a timing diagram illustrating an operation of a phase change memory device according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 한편, 데이터 신호의 데이터 값은 전압레벨 및 전류크기에 따라 차등적으로 구분하여 단일 비트(Single Bit) 또는 멀티 비트(Multi Bit) 형태로 표기할 수 있다.
For reference, in the drawings and detailed description, terms, symbols, symbols, etc. used to refer to elements, blocks, etc. may be represented by detailed units as necessary, and therefore, the same terms, symbols, symbols, etc. are the same in the entire circuit. Note that it may not refer to. In general, logic signals and binary data values of a circuit are classified into high level (high level) or low level (low level) corresponding to voltage level, and may be expressed as '1' and '0', respectively. . In addition, it is defined and described that it may additionally have a high impedance (Hi-Z) state and the like. On the other hand, the data value of the data signal can be classified in the form of a single bit or a multi bit by dividing differentially according to the voltage level and the current size.

도 4는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 구성도이다.4 is a configuration diagram of a phase change memory device according to an embodiment of the present invention.

본 실시예에 따른 상변화 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.The phase change memory device according to the present embodiment includes only a brief configuration for clearly describing the technical idea to be proposed.

도 4를 참조하면, 상변화 메모리 장치는 메모리부(100)와, 데이터 읽기 제어부(200)와, 데이터 읽기부(300)와, 비교부(400)와, 데이터 쓰기부(500)와, 프로그래밍 제어부(600)와, 쓰기제어코드 발생부(700)와, 데이터 전달부(800)를 포함한다.
Referring to FIG. 4, the phase change memory device may include a memory unit 100, a data read control unit 200, a data read unit 300, a comparator 400, a data write unit 500, and programming. The control unit 600 includes a write control code generation unit 700 and a data transfer unit 800.

상기와 같이 구성되는 상변화 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.The detailed configuration and main operations of the phase change memory device configured as described above are as follows.

메모리부(100)는 복수의 메모리 셀을 포함하고 있다.The memory unit 100 includes a plurality of memory cells.

프로그래밍 제어부(600)는 데이터 프로그래밍 동작모드에서 데이터 확인신호(VRDP)를 출력하며, 읽기 종료신호(SENSE_END)에 응답하여 프로그래밍 인에이블 펄스신호(PGMP)를 출력한다. 즉 프로그래밍 제어부(600)는 프로그래밍 커맨드가 입력되어 데이터 프로그래밍 동작모드로 진입하면 데이터 확인신호(VRDP)를 활성화 하여 출력한다.The programming controller 600 outputs a data confirmation signal VRDP in the data programming operation mode, and outputs a programming enable pulse signal PGMP in response to the read end signal SENSE_END. That is, the programming controller 600 activates and outputs the data confirmation signal VRDP when a programming command is input and enters the data programming operation mode.

데이터 읽기 제어부(200)는 데이터 확인신호(VRDP)에 응답하여 활성화 되는 데이터 읽기 인에이블 신호(SAEN) 및 데이터 읽기동작이 완료되었음을 나타내는 읽기 종료신호(SENSE_END)를 출력한다. 여기에서 읽기 종료신호(SENSE_END)는 데이터 읽기 인에이블 신호(SAEN)의 활성화 시점으로부터 예정된 시간 이후에 활성화 되도록 설계된다. 즉, 읽기 종료신호(SENSE_END)는 데이터 읽기부(300)가 메모리 셀에서 전달되는 데이터를 감지하고 충분히 증폭한 시점 이후에 활성화 되도록 설계되는 것이 바람직하다.The data read control unit 200 outputs a data read enable signal SAEN that is activated in response to the data confirmation signal VRDP and a read end signal SENSE_END indicating that the data read operation is completed. Here, the read end signal SENSE_END is designed to be activated after a predetermined time from the activation time of the data read enable signal SAEN. That is, the read end signal SENSE_END is preferably designed to be activated after the data read unit 300 senses and fully amplifies the data transmitted from the memory cell.

데이터 읽기부(300)는 메모리부(100)의 선택된 메모리 셀에서 전달되는 데이터를 데이터 읽기 인에이블 신호(SAEN)에 응답하여 감지한다. 즉 데이터 읽기부(300)는 메모리부(100)의 선택된 메모리 셀에서 전달되는 데이터를 감지 증폭하여 읽기 데이터(RD_DATA)를 출력한다. 데이터 읽기부(300)는 기준전압을 기준으로 하여 전달되는 데이터의 전압레벨을 감지하여 증폭하는 동작을 수행하도록 구성될 수 있다.The data read unit 300 detects data transmitted from the selected memory cell of the memory unit 100 in response to the data read enable signal SAEN. That is, the data read unit 300 senses and amplifies data transmitted from the selected memory cell of the memory unit 100 and outputs read data RD_DATA. The data reader 300 may be configured to detect and amplify a voltage level of data transmitted based on a reference voltage.

비교부(400)는 쓰기 데이터(WT_DATA) 및 데이터 읽기부(300)에서 출력되는 읽기 데이터(RD_DATA)를 비교하여 비교결과에 따라 활성화 되는 쓰기 인에이블 신호(WDEN)를 출력한다. 비교부(400)는 읽기 데이터(RD_DATA)와 쓰기 데이터(WT_DATA)의 데이터 값이 동일하면 쓰기 인에이블 신호(WDEN)를 비활성화 시킨다. 또한, 비교부(400)는 읽기 데이터(RD_DATA)와 쓰기 데이터(WT_DATA)의 데이터 값이 다르면 쓰기 인에이블 신호(WDEN)를 활성화 시킨다.The comparator 400 compares the write data WT_DATA and the read data RD_DATA output from the data reader 300 and outputs a write enable signal WDEN that is activated according to the comparison result. The comparator 400 deactivates the write enable signal WDEN when the data values of the read data RD_DATA and the write data WT_DATA are the same. In addition, the comparator 400 activates the write enable signal WDEN when the data values of the read data RD_DATA and the write data WT_DATA are different.

쓰기제어코드 발생부(700)는 프로그래밍 인에이블 펄스신호(PGMP)에 응답하여 쓰기제어코드(SETP<N:1>,RESETP)를 출력한다. 쓰기제어코드(SETP<N:1>,RESETP)는 제1 쓰기제어코드(SETP<N:1>) 및 제2 쓰기제어코드(RESETP)로 구분할 수 있다.The write control code generator 700 outputs the write control code SETP <N: 1> and RESETP in response to the programming enable pulse signal PGMP. The write control codes SETP <N: 1> and RESETP may be classified into a first write control code SETP <N: 1> and a second write control code RESETP.

데이터 쓰기부(500)는 쓰기 인에이블 신호(WDEN)에 응답하여 쓰기제어코드(SETP<N:1>,RESETP)에 대응하는 크기를 갖는 프로그래밍 전류펄스(I_PGM)를 선택된 메모리 셀에 공급한다.The data write unit 500 supplies a programming current pulse I_PGM having a magnitude corresponding to the write control code SETP <N: 1>, RESETP in response to the write enable signal WDEN to the selected memory cell.

데이터 쓰기부(500)는 업데이트 되는 제1 쓰기제어코드(SETP<N:1>)에 대응하는 크기를 갖는 프로그래밍 전류펄스(I_PGM)를 출력하거나, 제2 쓰기제어코드(RESETP)에 대응하는 크기를 갖는 프로그래밍 전류펄스(I_PGM)를 출력한다. 이때, 프로그래밍 전류펄스(I_PGM)는 제1 쓰기제어코드(SETP<N:1>)에 대응하는 제1 프로그래밍 전류펄스와 제2 쓰기제어코드(RESETP)에 대응하는 제2 프로그래밍 전류펄스로 구분할 수 있을 것이다. 데이터 쓰기부(500)에서 출력되는 프로그래밍 전류펄스(I_PGM)는 메모리부(100)로 전달되어, 복수의 메모리 셀 중 선택된 해당 메모리 셀에 공급된다.The data write unit 500 outputs a programming current pulse I_PGM having a size corresponding to the first write control code SETP <N: 1> to be updated or a size corresponding to the second write control code RESETP. Outputs a programming current pulse I_PGM with In this case, the programming current pulse I_PGM may be divided into a first programming current pulse corresponding to the first write control code SETP <N: 1> and a second programming current pulse corresponding to the second write control code RESETP. There will be. The programming current pulse I_PGM output from the data writing unit 500 is transferred to the memory unit 100 and supplied to the corresponding memory cell selected from the plurality of memory cells.

한편, 데이터 전달부(800)는 복수의 메모리 셀 중 복수의 선택신호(YSW<N:1>)에 대응하여 선택된 메모리 셀과 데이터 쓰기부(500) 사이에 신호 전달경로를 형성하여, 데이터 쓰기부(500)에서 출력되는 프로그래밍 전류펄스(I_PGM)를 선택된 메모리 셀에 전달한다. 또한, 데이터 전달부(800)는 선택된 메모리 셀과 데이터 읽기부(300) 사이에 신호 전달경로를 형성하여, 데이터 읽기부(300)에 선택된 메모리 셀에 저장된 데이터를 전달한다.
Meanwhile, the data transfer unit 800 forms a signal transfer path between the memory cell selected in response to the plurality of selection signals YSW <N: 1> of the plurality of memory cells and the data write unit 500 to write data. The programming current pulse I_PGM output from the unit 500 is transferred to the selected memory cell. In addition, the data transfer unit 800 forms a signal transfer path between the selected memory cell and the data read unit 300 to transfer data stored in the selected memory cell to the data read unit 300.

도 5는 도 4의 비교부의 실시예에 따른 회로도이다.5 is a circuit diagram according to an embodiment of the comparison unit of FIG. 4.

도 5를 참조하면, 비교부(400)는 쓰기 데이터(WT_DATA) 및 읽기 데이터(RD_DATA)를 부정 논리곱 하는 제1 로직부(NAND1)와, 쓰기 데이터(WT_DATA) 및 읽기 데이터(RD_DATA)를 논리합 하는 제2 로직부(NORE,INV1)와, 제1 로직부(NAND1)에서 출력되는 신호 및 제2 로직부(NORE,INV1)에서 출력되는 신호를 논리곱 하여 쓰기 인에이블 신호(WDEN)를 출력하는 제3 로직부(NAND2,INV2)로 구성된다. 따라서, 읽기 데이터(RD_DATA)와 쓰기 데이터(WT_DATA)의 데이터 값이 동일하면 로우레벨의 쓰기 인에이블 신호(WDEN)가 출력되며, 읽기 데이터(RD_DATA)와 쓰기 데이터(WT_DATA)의 데이터 값이 다르면 하이레벨의 쓰기 인에이블 신호(WDEN)가 출력된다.
Referring to FIG. 5, the comparator 400 performs a logical OR on the first logic unit NAND1, which negates an AND of the write data WT_DATA and the read data RD_DATA, and the write data WT_DATA and the read data RD_DATA. The write enable signal WDEN is output by ANDing the second logic unit NORE and INV1, the signal output from the first logic unit NAND1, and the signal output from the second logic unit NORE and INV1. It consists of a third logic unit (NAND2, INV2). Therefore, if the data values of the read data RD_DATA and the write data WT_DATA are the same, the low level write enable signal WDEN is outputted, and if the data values of the read data RD_DATA and the write data WT_DATA are different, The write enable signal WDEN of the level is output.

도 6은 도 4의 데이터 쓰기부 및 데이터 전달부의 실시예에 따른 회로도이다.6 is a circuit diagram according to an embodiment of the data write unit and the data transfer unit of FIG. 4.

도 6을 참조하면, 데이터 쓰기부(500)는 전류 조절부(510)와, 전류 구동부(520)로 구성된다.Referring to FIG. 6, the data write unit 500 includes a current controller 510 and a current driver 520.

전류 조절부(510)는 쓰기 인에이블 신호(WDEN)가 하이레벨로 활성화 되었을 때, 제1 쓰기제어코드(SETP<N:0>) 및 제2 쓰기제어코드(RESETP)에 따라 제어노드(N1)의 전압레벨을 조절한다. 이때, 제1 쓰기제어코드(SETP<N:0>)의 제어를 받는 복수의 NMOS 트랜지스터(MN1~MN6)는 제1 쓰기제어코드(SETP<N:0>)에 따라 선택적으로 턴온(TURN ON) 되어 제어노드(N1)의 전압레벨을 조절하게 된다. 또한, 제2 쓰기제어코드(RESETP)의 제어를 받는 NMOS 트랜지스터(MN7)는 제2 쓰기제어코드(RESETP)가 활성화 되었을 때, 턴온(TURN ON)되어 제어노드(N1)의 전압레벨을 조절하게 된다. 이때, 제1 쓰기제어코드(SETP<N:0>)는 주기적으로 업데이트 되는 신호이며, 제2 쓰기제어코드(RESETP)는 펄스형태로 입력되는 신호이다. 참고적으로 쓰기 인에이블 신호(WDEN)가 로우레벨로 비활성화 되면 제어노드(N1)의 전압레벨은 쓰기제어코드(SETP<N:1>,RESETP)에 관계없이 고정된다.The current controller 510 controls the control node N1 according to the first write control code SETP <N: 0> and the second write control code RESETP when the write enable signal WDEN is activated at a high level. Adjust the voltage level. In this case, the plurality of NMOS transistors MN1 to MN6 under the control of the first write control code SETP <N: 0> are selectively turned on according to the first write control code SETP <N: 0>. The voltage level of the control node N1 is adjusted. In addition, when the second write control code RESETP is activated, the NMOS transistor MN7 controlled by the second write control code RESETP is turned on to adjust the voltage level of the control node N1. do. At this time, the first write control code SETP <N: 0> is a signal that is periodically updated, and the second write control code RESETP is a signal input in the form of a pulse. For reference, when the write enable signal WDEN is inactivated to a low level, the voltage level of the control node N1 is fixed regardless of the write control codes SETP <N: 1> and RESETP.

전류 구동부(520)는 제어노드(N1)의 전압레벨에 대응하는 크기를 갖는 프로그래밍 전류펄스(I_PGM)를 출력단(N2)으로 구동한다. 이때, 프로그래밍 전류펄스(I_PGM)는 제1 쓰기제어코드(SETP<N:0>)에 대응하는 제1 프로그래밍 전류펄스와 제2 쓰기제어코드(RESETP)에 대응하는 제2 프로그래밍 전류펄스로 구분할 수 있을 것이다. 쓰기 인에이블 신호(WDEN)가 로우레벨로 비활성화 되었을 때, 제어노드(N1)의 전위가 고전위를 유지하게 되므로 전류 구동부(520)는 프로그래밍 전류펄스(I_PGM)를 출력단(N)으로 구동하지 않는다.The current driver 520 drives the programming current pulse I_PGM having the magnitude corresponding to the voltage level of the control node N1 to the output terminal N2. In this case, the programming current pulse I_PGM may be divided into a first programming current pulse corresponding to the first write control code SETP <N: 0> and a second programming current pulse corresponding to the second write control code RESETP. There will be. When the write enable signal WDEN is inactivated to a low level, the potential of the control node N1 maintains a high potential, so the current driver 520 does not drive the programming current pulse I_PGM to the output terminal N. .

한편, 데이터 전달부(800)는 전류 구동부(520)에서 구동되는 프로그래밍 전류펄스(I_PGM)를 복수의 선택신호(YSW<0:3>)에 대응하는 해당 비트라인으로 출력한다. 본 실시예에서 데이터 전달부(800)는 전류 구동부(520)의 출력단(N2)과 복수의 비트라인(BL0~BL3) 사이에 각각 접속되며, 복수의 선택신호(YSW<0:3>)의 제어를 받는 복수의 스위칭부(MN11~MN14)로 구성된다. 스위칭부(MN11~MN14)는 NMOS 트랜지스터로 구성되었다.
The data transfer unit 800 outputs a programming current pulse I_PGM driven by the current driver 520 to corresponding bit lines corresponding to the plurality of selection signals YSW <0: 3>. In the present exemplary embodiment, the data transfer unit 800 is connected between the output terminal N2 of the current driver 520 and the plurality of bit lines BL0 to BL3, respectively, and the plurality of selection signals YSW <0: 3> It consists of several switching parts MN11-MN14 under control. The switching units MN11 to MN14 are composed of NMOS transistors.

도 7은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 동작을 나타낸 타이밍 다이어그램이다.7 is a timing diagram illustrating an operation of a phase change memory device according to an embodiment of the present invention.

도 7의 타이밍 다이어그램을 참조하여, 상기와 같이 구성되는 상변화 메모리 장치의 주요 내부동작을 설명하면 다음과 같다.Referring to the timing diagram of FIG. 7, the main internal operations of the phase change memory device configured as described above will be described.

제1 타이밍 다이어그램(710)은 비교부(400)의 비교결과, 쓰기 데이터(WT_DATA)와 읽기 데이터(RD_DATA)의 데이터 값이 다를 경우의 내부동작을 나타낸 것이다. The first timing diagram 710 shows an internal operation when the data values of the write data WT_DATA and the read data RD_DATA are different as a result of the comparison of the comparator 400.

데이터 확인신호(VRDP)가 하이레벨로 활성화 되면, 데이터 읽기 인에이블 신호(SAEN)가 예정된 구간 동안 활성화 된다. 이때, 비교부(400)는 쓰기 데이터(WT_DATA)와 읽기 데이터(RD_DATA)의 데이터 값을 비교하는데, 비교부(400)는 두 데이터 값이 다를 경우 하이레벨의 쓰기 인에이블 신호(WDEN)를 출력한다. 따라서 쓰기제어코드(SETP<N:1>,RESETP)의 제어에 따라서 전류의 크기가 조절되는 프로그래밍 전류펄스(I_PGM, SET Program Current Pulse)가 출력된다.
When the data confirmation signal VRDP is activated at a high level, the data read enable signal SAEN is activated for a predetermined period. At this time, the comparator 400 compares the data values of the write data WT_DATA and the read data RD_DATA, and the comparator 400 outputs a high level write enable signal WDEN when the two data values are different. do. Therefore, a programming current pulse (I_PGM, SET Program Current Pulse) whose output is adjusted according to the control of the write control code SETP <N: 1>, RESETP is output.

한편, 제2 타이밍 다이어그램(720)은 비교부(400)의 비교결과, 쓰기 데이터(WT_DATA)와 읽기 데이터(RD_DATA)의 데이터 값이 동일할 경우의 내부동작을 나타낸 것이다.On the other hand, the second timing diagram 720 shows the internal operation when the data of the write data WT_DATA and the read data RD_DATA are the same as a result of the comparison by the comparator 400.

데이터 확인신호(VRDP)가 하이레벨로 활성화 되면, 데이터 읽기 인에이블 신호(SAEN)가 예정된 구간 동안 활성화 된다. 이때, 비교부(400)는 쓰기 데이터(WT_DATA)와 읽기 데이터(RD_DATA)의 데이터 값을 비교하는데, 비교부(400)는 두 데이터 값이 동일한 경우 로우레벨의 쓰기 인에이블 신호(WDEN)를 출력한다. 따라서 프로그래밍 전류펄스(I_PGM, SET Program Current Pulse)는 출력되지 않는다.
When the data confirmation signal VRDP is activated at a high level, the data read enable signal SAEN is activated for a predetermined period. At this time, the comparator 400 compares the data values of the write data WT_DATA and the read data RD_DATA, and the comparator 400 outputs the low level write enable signal WDEN when the two data values are the same. do. Therefore, the programming current pulse (I_PGM, SET Program Current Pulse) is not output.

상술한 바와 같이 프로그래밍 전류펄스를 통해서 복수의 메모리 셀 중 선택된 메모리 셀에 데이터를 프로그래밍 하는 상변화 메모리 장치는, 복수의 메모리 셀 중에서 선택된 메모리 셀에 프로그래밍된 데이터를 감지 증폭하는 단계와, 프로그래밍된 데이터를 감지 증폭하는 단계에서 감지된 읽기 데이터와 쓰기 데이터를 비교하는 단계와, 읽기 데이터와 쓰기 데이터를 비교하는 단계의 비교결과에 따라 선택된 메모리 셀에 쓰기 데이터에 대응하는 프로그래밍 전류펄스를 공급하는 단계를 통해서 데이터를 프로그래밍 하게 된다. 특히, 프로그래밍 전류펄스를 공급하는 단계에서 읽기 데이터와 쓰기 데이터의 데이터 값이 다르면 선택된 메모리 셀에 쓰기 데이터에 대응하는 프로그래밍 전류펄스를 공급하고, 읽기 데이터와 쓰기 데이터의 데이터 값이 동일하면 선택된 메모리 셀에 쓰기 데이터에 대응하는 프로그래밍 전류펄스를 공급하지 않는다. As described above, a phase change memory device for programming data into a selected memory cell among a plurality of memory cells through a programming current pulse may include sensing and amplifying data programmed into a selected memory cell among a plurality of memory cells, and programmed data. Comparing the sensed read data with the write data in the sensing amplification step, and supplying a programming current pulse corresponding to the write data to the selected memory cell according to a result of the comparison between the read data and the write data. Programming data is done through. In particular, in the step of supplying the programming current pulse, if the data values of the read data and the write data are different, the programming current pulse corresponding to the write data is supplied to the selected memory cell, and if the data values of the read and write data are the same, the selected memory cell Do not supply a programming current pulse that corresponds to the write data.

본 실시예에 따른 상변화 메모리 장치는 쓰기 데이터와 동일한 데이터 값이 이미 프로그래밍 되어 있는 메모리 셀에 불필요한 프로그래밍 전류펄스를 공급하지 않으므로, 전류소모를 감소시킬 수 있다.
The phase change memory device according to the present exemplary embodiment does not supply unnecessary programming current pulses to a memory cell in which the same data value as the write data is already programmed, thereby reducing current consumption.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.In the above, the specific description was made according to the embodiment of the present invention. For reference, although not directly related to the technical spirit of the present invention, in order to explain the present invention in more detail, an embodiment including an additional configuration may be illustrated. In addition, the configuration of an active high or an active low for indicating an activation state of a signal and a circuit may vary according to embodiments. In addition, the configuration of the transistor may be changed as necessary to implement the same function. Detailed descriptions according to the change of the implementation is too many cases, since the change can be easily inferred by anyone skilled in the art, the description thereof will be omitted.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Thus, those skilled in the art will appreciate that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

510 : 전류 조절부
520 : 전류 구동부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.510: current regulator
520: current driving unit
In the figure, PMOS transistors and NMOS transistors are denoted by MPi and MNi (i = 0, 1, 2, ...), respectively.

Claims

복수의 메모리 셀을 구비하는 메모리부;
데이터 프로그래밍 동작모드에서 데이터 확인신호에 응답하여 활성화 되는 데이터 읽기 인에이블 신호를 출력하는 데이터 읽기 제어부;
상기 메모리부의 선택된 메모리 셀에서 전달되는 데이터를 상기 데이터 읽기 인에이블 신호에 응답하여 감지하는 데이터 읽기부;
쓰기 데이터 및 상기 데이터 읽기부에서 출력되는 읽기 데이터를 비교하여 비교결과에 따라 활성화 되는 쓰기 인에이블 신호를 출력하는 비교부; 및
상기 쓰기 인에이블 신호에 응답하여 구동되며, 쓰기제어코드에 따라 제어노드의 전압레벨을 조절하는 전류 조절부와, 상기 제어노드의 전압레벨에 대응하는 크기를 갖는 프로그래밍 전류펄스를 출력단으로 구동하는 전류 구동부를 포함하는 쓰기 제어부
를 포함하는 상변화 메모리 장치.
A memory unit having a plurality of memory cells;
A data read control unit configured to output a data read enable signal activated in response to the data confirmation signal in a data programming operation mode;
A data reading unit configured to sense data transmitted from a selected memory cell of the memory unit in response to the data read enable signal;
A comparator for comparing write data and read data output from the data reader to output a write enable signal activated according to a comparison result; And
A current adjusting unit which is driven in response to the write enable signal and adjusts a voltage level of a control node according to a write control code, and a current driving a programming current pulse having an magnitude corresponding to the voltage level of the control node to an output terminal. A write controller including a driver
Phase change memory device comprising a.

청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee.

제1항에 있어서,
상기 복수의 메모리 셀 중 복수의 선택신호에 대응하여 선택된 메모리 셀과 상기 데이터 쓰기부 사이 또는 선택된 메모리 셀과 상기 데이터 읽기부 사이에 신호 전달경로를 형성하는 데이터 전달부를 더 포함하는 상변화 메모리 장치.
The method of claim 1,
And a data transfer unit configured to form a signal transfer path between a selected memory cell and the data write unit or a selected memory cell and the data read unit in response to a plurality of selection signals among the plurality of memory cells.

청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee.

제2항에 있어서,
상기 데이터 전달부는,
상기 복수의 선택신호의 제어를 받는 복수의 스위칭부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.

The method of claim 2,
The data transfer unit,
And a plurality of switching units which are controlled by the plurality of selection signals.

청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee.

제1항에 있어서,
상기 비교부는,
상기 쓰기 데이터 및 상기 읽기 데이터를 부정 논리곱 하는 제1 로직부;
상기 쓰기 데이터 및 상기 읽기 데이터를 논리합 하는 제2 로직부; 및
상기 제1 로직부에서 출력되는 신호 및 상기 제2 로직부에서 출력되는 신호를 논리곱 하여 상기 쓰기 인에이블 신호를 출력하는 제3 로직부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
The method of claim 1,
Wherein,
A first logic unit for negative ANDing the write data and the read data;
A second logic unit configured to OR the read data and the read data; And
And a third logic unit which outputs the write enable signal by ANDing the signal output from the first logic unit and the signal output from the second logic unit.

삭제delete

청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee.

제1항에 있어서,
상기 쓰기제어코드는 제1 쓰기제어코드 및 제2 쓰기제어코드를 포함하며, 상기 제1 쓰기제어코드는 기 설정된 주기로 업데이트 되는 것을 특징으로 하는 상변화 메모리 장치.
The method of claim 1,
The write control code includes a first write control code and a second write control code, wherein the first write control code is updated at a predetermined period.

복수의 메모리 셀을 구비하는 메모리부;
데이터 프로그래밍 동작모드에서 데이터 확인신호를 출력하며, 읽기 종료신호에 응답하여 프로그래밍 인에이블 펄스신호를 출력하는 프로그래밍 제어부;
상기 데이터 확인신호에 응답하여 활성화 되는 데이터 읽기 인에이블 신호 및 데이터 읽기동작이 완료되었음을 나타내는 상기 읽기 종료신호를 출력하는 데이터 읽기 제어부;
상기 메모리부의 선택된 메모리 셀에서 전달되는 데이터를 상기 데이터 읽기 인에이블 신호에 응답하여 감지하는 데이터 읽기부;
쓰기 데이터 및 상기 데이터 읽기부에서 출력되는 읽기 데이터를 비교하여 비교결과에 따라 활성화 되는 쓰기 인에이블 신호를 출력하는 비교부;
상기 프로그래밍 인에이블 펄스신호에 응답하여 쓰기제어코드를 출력하는 쓰기제어코드 발생부; 및
상기 쓰기 인에이블 신호에 응답하여 상기 쓰기제어코드에 대응하는 크기를 갖는 프로그래밍 전류펄스를 선택된 상기 메모리 셀에 공급하는 데이터 쓰기부
를 포함하는 상변화 메모리 장치.
A memory unit having a plurality of memory cells;
A programming controller which outputs a data confirmation signal in a data programming operation mode and outputs a programming enable pulse signal in response to a read end signal;
A data read control unit configured to output a data read enable signal activated in response to the data confirmation signal and the read end signal indicating that a data read operation is completed;
A data reading unit configured to sense data transmitted from a selected memory cell of the memory unit in response to the data read enable signal;
A comparator for comparing write data and read data output from the data reader to output a write enable signal activated according to a comparison result;
A write control code generator for outputting a write control code in response to the programming enable pulse signal; And
A data write unit supplying a programming current pulse having a magnitude corresponding to the write control code to the selected memory cell in response to the write enable signal
Phase change memory device comprising a.

청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid.

제7항에 있어서,
상기 복수의 메모리 셀 중 복수의 선택신호에 대응하여 선택된 메모리 셀과 상기 데이터 쓰기부 사이 또는 선택된 메모리 셀과 상기 데이터 읽기부 사이에 신호 전달경로를 형성하는 데이터 전달부를 더 포함하는 상변화 메모리 장치.
The method of claim 7, wherein
And a data transfer unit configured to form a signal transfer path between a selected memory cell and the data write unit or a selected memory cell and the data read unit in response to a plurality of selection signals among the plurality of memory cells.

청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee.

제8항에 있어서,
상기 데이터 전달부는,
상기 복수의 선택신호의 제어를 받는 복수의 스위칭부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
9. The method of claim 8,
The data transfer unit,
And a plurality of switching units which are controlled by the plurality of selection signals.

청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee.

제7항에 있어서,
상기 비교부는,
상기 쓰기 데이터 및 상기 읽기 데이터를 부정 논리곱 하는 제1 로직부;
상기 쓰기 데이터 및 상기 읽기 데이터를 논리합 하는 제2 로직부; 및
상기 제1 로직부에서 출력되는 신호 및 상기 제2 로직부에서 출력되는 신호를 논리곱 하여 상기 쓰기 인에이블 신호를 출력하는 제3 로직부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
The method of claim 7, wherein
Wherein,
A first logic unit for negative ANDing the write data and the read data;
A second logic unit configured to OR the read data and the read data; And
And a third logic unit which outputs the write enable signal by ANDing the signal output from the first logic unit and the signal output from the second logic unit.

청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee.

제7항에 있어서,
상기 쓰기제어코드 발생부는,
제1 쓰기제어코드 및 제2 쓰기제어코드를 출력하는 것을 특징으로 하는 상변화 메모리 장치.
The method of claim 7, wherein
The write control code generation unit,
And outputting a first write control code and a second write control code.

청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee.

제11항에 있어서,
상기 데이터 쓰기부는,
상기 쓰기 인에이블 신호에 응답하여 구동되며, 상기 제1 쓰기제어코드 및 상기 제2 쓰기제어코드에 따라 제어노드의 전압레벨을 조절하는 전류 조절부; 및
상기 제1 쓰기제어코드에 따라 조절된 상기 제어노드의 전압레벨에 대응하는 크기를 갖는 제1 프로그래밍 전류펄스, 또는 상기 제2 쓰기제어모드에 따라 조절된 상기 제어노드의 전압레벨에 대응하는 크기를 갖는 제2 프로그래밍 전류펄스를 출력단으로 구동하는 전류 구동부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
The method of claim 11,
The data writing unit,
A current adjuster which is driven in response to the write enable signal and adjusts a voltage level of a control node according to the first write control code and the second write control code; And
The first programming current pulse having a magnitude corresponding to the voltage level of the control node adjusted according to the first write control code, or the magnitude corresponding to the voltage level of the control node adjusted according to the second write control mode. And a current driver for driving the second programming current pulse to the output terminal.

청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee.

제12항에 있어서,
상기 제1 쓰기제어코드는 기 설정된 주기로 업데이트 되는 것을 특징으로 하는 상변화 메모리 장치.The method of claim 12,
And the first write control code is updated at a predetermined period.