KR100895399B1 - Phase change memory device - Google Patents

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홍석경
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Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로서, 상 변화 메모리 장치에 있어서 비트라인 클램프 전압의 변화에 대응하여 센싱 전압을 일정하게 유지할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 상 변화 저항 소자를 포함하여 데이터의 리드/라이트가 이루어지는 셀 어레이와, 클램프 전압 레벨의 변화에 대응하는 전압 제어신호를 출력하는 센싱 전압 조정부, 및 셀 어레이로부터 인가된 센싱 전압과 기준전압을 비교 및 증폭하되, 전압 제어신호에 따라 클램프 전압의 변화에 대응하여 센싱 전압 레벨의 범위로 제어하는 센스앰프를 포함한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase change memory device, and discloses a technique for maintaining a constant sensing voltage in response to a change in a bit line clamp voltage in a phase change memory device. The present invention includes a cell array including read / write of data including a phase change resistance element, a sensing voltage adjusting unit for outputting a voltage control signal corresponding to a change in a clamp voltage level, and a sensing voltage and a reference applied from the cell array. Comparing and amplifying the voltage, it includes a sense amplifier for controlling the range of the sensing voltage level in response to the change in the clamp voltage according to the voltage control signal.

Description

상 변화 메모리 장치{Phase change memory device}Phase change memory device

본 발명은 상 변화 메모리 장치에 관한 것으로서, 상 변화 메모리 장치에 있어서 센싱 전압을 안정적으로 조정할 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase change memory device, and is a technique for stably adjusting a sensing voltage in a phase change memory device.

일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성을 갖는다. In general, nonvolatile memories such as magnetic memory and phase change memory (PCM) have data processing speeds of about volatile random access memory (RAM) and preserve data even when the power is turned off. Has the property of being.

도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다. 1A and 1B are diagrams for explaining a conventional phase change resistor (PCR) element 4.

상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항의 변화에 따른 전기 전도 상태가 변하게 된다. When the phase change resistance element 4 applies a voltage and a current by inserting a phase change material (PCM) 2 between the top electrode 1 and the bottom electrode 3, a phase is applied. The high temperature is induced in the change layer 2 to change the electrical conduction state due to the change in resistance.

여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다. Here, AglnSbTe is mainly used as the material of the phase change layer 2. In addition, the phase change layer 2 uses a chalcogenide (chalcogenide) mainly composed of chalcogen elements (S, Se, Te), specifically, a germanium antimony tellurium alloy material consisting of Ge-Sb-Te (Ge2Sb2Te5). ).

도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다. 2A and 2B are diagrams for explaining the principle of a conventional phase change resistance element.

도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다. As shown in FIG. 2A, when a low current of less than or equal to a threshold flows through the phase change resistance element 4, the phase change layer 2 is at a temperature suitable for crystallization. As a result, the phase change layer 2 is in a crystalline phase to become a material having a low resistance state.

반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태(Amorphous phase)가 되어 고저항 상태의 물질이 된다. On the other hand, as shown in FIG. 2B, when a high current of more than a threshold flows through the phase change resistance element 4, the temperature of the phase change layer 2 becomes higher than the melting point. As a result, the phase change layer 2 is in an amorphous state and becomes a material of a high resistance state.

이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이터를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이터 "1"이라 하고, 고저항 상태일 경우를 데이터 "0"이라 하면 두 데이터의 로직 상태를 저장할 수 있다. As described above, the phase change resistive element 4 can non-volatilely store data corresponding to the states of the two resistors. That is, when the phase change resistance element 4 is in the low resistance state, the data is "1", and in the high resistance state is the data "0", the logic state of the two data can be stored.

도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다. 3 is a view for explaining a write operation of a conventional phase change resistance cell.

상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다. When a current flows between the top electrode 1 and the bottom electrode 3 of the phase change resistance element 4 for a predetermined time, high heat is generated. Thereby, the state of the phase change layer 2 changes into a crystalline phase and an amorphous phase by the temperature state applied to the top electrode 1 and the bottom electrode 3.

이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상 이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다. At this time, when a low current flows for a predetermined time, a crystal phase is formed by a low temperature heating state, and the phase change resistance element 4, which is a low resistance element, is set. On the contrary, when a high current flows for a predetermined time, an amorphous phase is formed by a high temperature heating state, and the phase change resistance element 4, which is a high resistance element, is reset. Thus, these two phase differences are represented by electrical resistance change.

이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다. Accordingly, a low voltage is applied to the phase change resistance element 4 for a long time to write the set state in the write operation mode. On the other hand, in the write operation mode, a high voltage is applied to the phase change resistance element 4 for a short time to write the reset state.

하지만, 종래의 상 변화 메모리 장치는 비트라인 클램프 전압이 증가할 경우 셀 데이터의 센싱 전류가 증가하게 된다. 반면에, 비트라인 클램프 전압이 감소할 경우 셀 데이터의 센싱 전류가 감소하게 된다. 이에 따라, 종래의 상 변화 메모리 장치는 클램프 전압의 변동에 따라 센싱 전류의 값이 변화된다. 따라서, 센싱 전압의 마진이 변화될 뿐만 아니라 안정적인 셀 데이터를 리드 할 수 없게 된다. However, in the conventional phase change memory device, when the bit line clamp voltage increases, the sensing current of the cell data increases. On the other hand, when the bit line clamp voltage decreases, the sensing current of the cell data decreases. Accordingly, in the conventional phase change memory device, the value of the sensing current changes according to the change in the clamp voltage. Therefore, not only the margin of the sensing voltage is changed but also stable cell data cannot be read.

본 발명은 상 변화 메모리 장치에 있어서 비트라인 클램프 전압의 변화에 대응하여 센싱 전압의 마진을 일정하게 조정함으로써 안정적인 셀 데이터를 리드 할 수 있도록 하는데 그 목적이 있다. An object of the present invention is to enable stable cell data to be read by constantly adjusting a margin of a sensing voltage in response to a change in a bit line clamp voltage in a phase change memory device.

상기한 목적을 달성하기 위한 본 발명의 상 변화 메모리 장치는, 상 변화 저항 소자를 포함하여 데이터의 리드/라이트가 이루어지는 셀 어레이; 클램프 전압 레벨의 변화에 대응하는 전압 제어신호를 출력하는 센싱 전압 조정부; 및 셀 어레이로부터 인가된 센싱 전압과 기준전압을 비교 및 증폭하되, 전압 제어신호에 따라 클램프 전압의 변화에 대응하여 센싱 전압 레벨의 범위로 제어하는 센스앰프를 포함하는 것을 특징으로 한다. A phase change memory device of the present invention for achieving the above object comprises a cell array including a phase change resistance element to read / write data; A sensing voltage adjusting unit outputting a voltage control signal corresponding to a change in the clamp voltage level; And a sense amplifier for comparing and amplifying a sensing voltage and a reference voltage applied from the cell array, and controlling the sensing voltage to a range of sensing voltage levels in response to a change in the clamp voltage according to the voltage control signal.

본 발명은 상 변화 메모리 장치에 있어서 비트라인 클램프 전압의 변화에 대응하여 센싱 전압의 마진을 일정하게 조정함으로써 안정적인 셀 데이터를 리드 할 수 있도록 하는 효과를 제공한다. The present invention provides an effect of allowing stable cell data to be read by constantly adjusting a margin of a sensing voltage in response to a change in a bit line clamp voltage in a phase change memory device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 4는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이 및 컬럼 스위칭부에 관한 회로도이다. 4 is a circuit diagram of a cell array and a column switching unit of a phase change memory device according to the present invention.

본 발명은 셀 어레이 CA와, 컬럼 스위칭부 YSW를 포함한다. 여기서, 컬럼 스위칭부 YSW는 복수개의 PMOS트랜지스터 SW1~SW4로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 컬럼 스위칭부 YSW의 구성을 PMOS트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NMOS트랜지스터로 구현할 수도 있다. The present invention includes a cell array CA and a column switching unit YSW. Here, the column switching unit YSW is preferably composed of a plurality of PMOS transistors SW1 to SW4. In the embodiment of the present invention, the configuration of the column switching unit YSW has been described as a PMOS transistor, but the present invention is not limited thereto and may be implemented as an NMOS transistor.

그리고, 셀 어레이 CA는 비트라인 BL과 워드라인 WL이 교차하는 영역에 각각 형성된 복수개의 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어진다. The cell array CA includes a plurality of unit cells C formed in regions where the bit line BL and the word line WL cross each other. The unit cell C includes a phase change resistance element PCR and a diode D. Here, the diode D is made of a PN diode element.

상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다. One electrode of the phase change resistance element PCR is connected to the bit line BL, and the other electrode is connected to the P-type region of the diode D. The N-type region of diode D is connected to wordline WL.

이러한 본 발명은 리드 모드시 선택된 워드라인 WL에는 로우 전압이 인가된다. 그리고, 비트라인 BL에는 리드전압(Vread)이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋 상태의 리드전류 Ireset가 워드라인 WL 쪽으로 흐르게 된다. In the present invention, a low voltage is applied to the selected word line WL in the read mode. The read voltage Vread is applied to the bit line BL to cause the set current or the reset current Ireset to flow toward the word line WL through the bit line BL, the phase change resistance element PCR and the diode D. do.

또한, PMOS트랜지스터 SW1~SW4는 비트라인 BL과 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 LY1_m~LY4_m가 각각 인가된다. 여기서, 본 발명은 하나의 글로벌 비트라인 GBL에 복수개의 비트라인 BL이 연결되어 계층적 비트라인 구조를 이룬다. In addition, the PMOS transistors SW1 to SW4 are connected between the bit line BL and the global bit line GBL so that the column select signals LY1_m to LY4_m are applied through the gate terminal. In the present invention, a plurality of bit lines BL are connected to one global bit line GBL to form a hierarchical bit line structure.

그리고, 컬럼 선택신호 LY1_m~LY4_m에 따라 PMOS트랜지스터 SW1~SW4가 선택적으로 턴온되어 비트라인 BL과 글로벌 비트라인 GBL 사이의 연결을 제어한다. 그리고, 액티브 동작 모드시 컬럼 선택신호 LY1_m~LY4_m 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다. The PMOS transistors SW1 to SW4 are selectively turned on according to the column selection signals LY1_m to LY4_m to control the connection between the bit line BL and the global bit line GBL. In the active operation mode, only one signal of the column selection signals LY1_m to LY4_m is activated to select the unit cell C connected to the corresponding bit line BL.

도 5는 본 발명에 따른 상 변화 메모리 장치에 관한 구성도이다. 5 is a configuration diagram illustrating a phase change memory device according to the present invention.

본 발명은 센싱 전압 조정부(100)와, 센스앰프 S/A0,S/A1와, 라이트 구동부 W/D0,W/D1 및 메인 레퍼런스 전압 공급부(300)를 포함한다. 여기서, 센스앰프 S/A0는 센싱 전류 전압 변환부(200_0)와, 증폭기 A1를 포함한다. 센스앰프 S/A1는 센싱 전류 전압 변환부(200_1)와, 증폭기 A2를 포함한다.The present invention includes a sensing voltage adjuster 100, a sense amplifier S / A0, S / A1, a write driver W / D0, W / D1, and a main reference voltage supply 300. Here, the sense amplifier S / A0 includes a sensing current voltage converter 200_0 and an amplifier A1. The sense amplifier S / A1 includes a sensing current voltage converter 200_1 and an amplifier A2.

센스앰프 S/A는 글로벌 비트라인 GBL을 통해 인가되는 셀 데이터를 감지하고 기준전압 VREF과 비교하여 데이터 "1"과 데이터 "0"을 구별한다. The sense amplifier S / A senses the cell data applied through the global bit line GBL and compares the data "1" with the data "0" by comparing with the reference voltage VREF.

여기서, 센싱 전압 조정부(100)는 인에이블 신호 VFBCONEN의 활성화시 클램프 전압 VCLMP 레벨을 갖는 비트라인 클램프 신호 BL_CLMP의 변화에 대응하여 전압 제어신호 VFBCON를 출력한다. 그리고, 센싱 전류 전압 변환부(200)는 전압 제어신호 VFBCON에 따라 글로벌 비트라인 GBL에 흐르는 셀 센싱 전류를 전압으로 변환하여 센싱 전압 VDAT을 출력한다. 센싱 전류 전압 변환부(200)는 전압 제어신호 VFBCON에 따라 센싱 전류의 값이 제한된다. 여기서, 전압 제어신호 VFBCON는 복수 개의 센스앰프 S/A0,S/A1에 공통으로 인가된다.Here, the sensing voltage adjusting unit 100 outputs the voltage control signal VFBCON in response to the change of the bit line clamp signal BL_CLMP having the clamp voltage VCLMP level when the enable signal VFBCONEN is activated. The sensing current voltage converter 200 converts the cell sensing current flowing through the global bit line GBL into a voltage according to the voltage control signal VFBCON to output the sensing voltage VDAT. The sensing current voltage converter 200 is limited in the value of the sensing current according to the voltage control signal VFBCON. The voltage control signal VFBCON is commonly applied to the plurality of sense amplifiers S / A0 and S / A1.

메인 레퍼런스 전압 공급부(300)는 리드 동작시 메모리 셀에서 센싱된 셀 데이터를 구분하기 위한 기준이 되는 레퍼런스 전압 VREF을 출력한다. 증폭기 A는 센싱 전류 전압 변환부(200)에서 출력된 센싱 전압 VDAT과 레퍼런스 전압 VREF을 비교 및 증폭하여 입출력 버스 IO_BUS에 출력한다. 라이트 구동부 W/D는 셀에 데이터를 라이트 할 때 입출력 버스 IO_BUS로부터 인가되는 입력 데이터에 대응하는 구동 전압을 글로벌 비트라인 GBL에 출력한다. The main reference voltage supply unit 300 outputs a reference voltage VREF which is a reference for distinguishing cell data sensed by a memory cell during a read operation. The amplifier A compares and amplifies the sensing voltage VDAT output from the sensing current voltage converter 200 and the reference voltage VREF, and outputs the amplified voltage to the input / output bus IO_BUS. The write driver W / D outputs a driving voltage corresponding to the input data applied from the input / output bus IO_BUS to the global bit line GBL when writing data to the cell.

도 6은 도 5의 센싱 전압 조정부(100)에 관한 상세 회로도이다. FIG. 6 is a detailed circuit diagram illustrating the sensing voltage adjuster 100 of FIG. 5.

센싱 전압 조정부(100)는 정전류 공급부(110)와, 전류 조정부(120) 및 활성화 조정부(130)를 포함한다. The sensing voltage adjusting unit 100 includes a constant current supply unit 110, a current adjusting unit 120, and an activation adjusting unit 130.

정전류 공급부(110)는 고전압 VPPSA 인가단과 전압 제어신호 VFBCON의 출력단 사이에 연결되어 게이트 단자가 접지전압단과 연결된 정전류원 소자를 포함한다. 여기서, 정전류원 소자는 PMOS트랜지스터 P1를 포함하는 것이 바람직하다. 그리고, 고전압 VPPSA은 센싱 전류를 센싱 전압 VDAT으로 변경하기 위한 전원이며, 센스앰프 S/A에 공급되는 펌핑전압 VPP 레벨로 설정되는 것이 바람직하다. The constant current supply unit 110 includes a constant current source device connected between a high voltage VPPSA application terminal and an output terminal of the voltage control signal VFBCON and having a gate terminal connected to a ground voltage terminal. Here, the constant current source element preferably includes a PMOS transistor P1. The high voltage VPPSA is a power source for changing the sensing current to the sensing voltage VDAT, and is preferably set to the pumping voltage VPP level supplied to the sense amplifier S / A.

이러한 정전류 공급부(100)는 게이트 단자를 통해 접지전압이 인가되어 PMOS트랜지스터 P1가 항상 턴온 상태를 유지함으로써 일정한 정전류를 전압 제어신호 VFBCON의 출력단에 공급하게 된다. The constant current supply unit 100 supplies a constant constant current to the output terminal of the voltage control signal VFBCON by applying a ground voltage through the gate terminal so that the PMOS transistor P1 is always turned on.

그리고, 전류 조정부(120)는 전압 제어신호 VFBCON의 출력단과 활성화 조정부(130) 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP 레벨을 갖는 비트 라인 클램프 신호 BL_CLMP가 인가되는 NMOS트랜지스터 N1를 포함한다. 이러한 전류 조정부(120)는 클램프 전압 VCLMP의 변동에 따라 NMOS트랜지스터 N1의 게이트 전압이 변동되어 NMOS트랜지스터 N1에 흐르는 전류를 조정함으로써 전압 제어신호 VFBCON의 전압을 조정한다. The current adjusting unit 120 includes an NMOS transistor N1 connected between the output terminal of the voltage control signal VFBCON and the activation adjusting unit 130 to which the bit line clamp signal BL_CLMP having the clamp voltage VCLMP level is applied through the gate terminal. The current adjusting unit 120 adjusts the voltage of the voltage control signal VFBCON by adjusting the current flowing through the NMOS transistor N1 by changing the gate voltage of the NMOS transistor N1 according to the change of the clamp voltage VCLMP.

또한, 활성화 조정부(130)는 NMOS트랜지스터 N1와 접지전압단 사이에 연결되어 게이트 단자를 통해 인에이블 신호 VFBCONEN가 인가되는 NMOS트랜지스터 N2를 포함한다. 여기서, 활성화 조정부(130)는 인에이블 신호 VFBCONEN가 하이 레벨로 활성화될 경우 NMOS트랜지스터 N2가 턴온되어 전류 조정부(120)의 활성화 여부를 제어하게 된다. In addition, the activation adjusting unit 130 includes an NMOS transistor N2 connected between the NMOS transistor N1 and the ground voltage terminal to which the enable signal VFBCONEN is applied through the gate terminal. Here, when the enable signal VFBCONEN is activated to a high level, the activation adjusting unit 130 controls whether the NMOS transistor N2 is turned on to activate the current adjusting unit 120.

도 7은 도 6의 센싱 전압 조정부(100)에서 클램프 전압 VCLMP의 변화에 대응하는 전압 제어신호 VFBCON의 특성을 설명하기 위한 도면이다. FIG. 7 is a diagram for describing characteristics of the voltage control signal VFBCON corresponding to the change of the clamp voltage VCLMP in the sensing voltage adjusting unit 100 of FIG. 6.

인에이블 신호 VFBCONEN가 하이 레벨로 활성화될 경우 NMOS트랜지스터 N2가 턴온되어 전류 조정부(120)가 활성화된다. When the enable signal VFBCONEN is activated to a high level, the NMOS transistor N2 is turned on to activate the current adjuster 120.

그리고, 센싱 전압 조정부(100)에 인가되는 클램프 전압 VCLMP의 전압 레벨이 낮은 경우(예를 들면, 2.6V) NMOS트랜지스터 N1의 게이트에 인가되는 전압이 낮기 때문에 전류 조정부(120)에 흐르는 전류가 적어지게 된다. 이러한 경우 전압 제어신호 VFBCON의 전압 레벨이 가장 높아지게 된다. When the voltage level of the clamp voltage VCLMP applied to the sensing voltage adjusting unit 100 is low (for example, 2.6V), the voltage applied to the gate of the NMOS transistor N1 is low, so that the current flowing through the current adjusting unit 120 is small. You lose. In this case, the voltage level of the voltage control signal VFBCON is the highest.

반면에, 센싱 전압 조정부(100)에 인가되는 클램프 전압 VCLMP의 전압 레벨이 높은 경우(예를 들면, 3V) NMOS트랜지스터 N1의 게이트에 인가되는 전압이 높기 때문에 전류 조정부(120)에 흐르는 전류가 많아지게 된다. 이러한 경우 전압 제어 신호 VFBCON의 전압 레벨이 가장 낮아지게 된다. On the other hand, when the voltage level of the clamp voltage VCLMP applied to the sensing voltage adjusting unit 100 is high (for example, 3V), since the voltage applied to the gate of the NMOS transistor N1 is high, a large amount of current flows in the current adjusting unit 120. You lose. In this case, the voltage level of the voltage control signal VFBCON is the lowest.

이에 따라, 클램프 전압 VCLMP 전압이 상승할 경우 전압 제어신호 VFBCON의 전압 레벨이 하강하게 되는 특성을 나타내게 된다. Accordingly, when the clamp voltage VCLMP voltage rises, the voltage level of the voltage control signal VFBCON falls.

도 8은 도 5의 센싱 전류 전압 변환부(200)에 관한 상세 회로도이다. FIG. 8 is a detailed circuit diagram of the sensing current voltage converter 200 of FIG. 5.

센싱 전류 전압 변환부(200)는 프리차지부(210)와, 센싱 전류 공급 조정부(220)와, 클램프 전압 조정부(230)와, 클램프 전압 프리차지 제어부(240) 및 클램프 전압 프리차지부(250)를 포함한다. The sensing current voltage converter 200 includes a precharge unit 210, a sensing current supply adjuster 220, a clamp voltage adjuster 230, a clamp voltage precharge controller 240, and a clamp voltage precharge unit 250. ).

여기서, 프리차지부(210)는 PMOS트랜지스터 P2를 포함한다. PMOS트랜지스터 P2는 고전압 VPPSA 인가단과 센싱 전압 VDAT 출력단 사이에 연결되어 게이트 단자를 통해 프리차지 신호 PRE_VDAT가 인가된다. Here, the precharge unit 210 includes a PMOS transistor P2. The PMOS transistor P2 is connected between the high voltage VPPSA applying stage and the sensing voltage VDAT output stage to receive the precharge signal PRE_VDAT through the gate terminal.

그리고, 센싱 전류 공급 조정부(220)는 PMOS트랜지스터 P3를 포함한다. PMOS트랜지스터 P3는 고전압 VPPSA 인가단과 센싱 전압 VDAT 출력단 사이에 연결되어 게이트 단자를 통해 전압 제어신호 VFBCON가 인가된다. In addition, the sensing current supply adjuster 220 includes a PMOS transistor P3. The PMOS transistor P3 is connected between the high voltage VPPSA applying stage and the sensing voltage VDAT output stage to receive the voltage control signal VFBCON through the gate terminal.

클램프 전압 조정부(230)는 NMOS트랜지스터 N3를 포함한다. NMOS트랜지스터 N3는 센싱 전압 VDAT의 출력단과 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP 레벨을 갖는 비트라인 클램프 신호 BL_CLMP가 인가된다. The clamp voltage adjuster 230 includes an NMOS transistor N3. The NMOS transistor N3 is connected between the output terminal of the sensing voltage VDAT and the global bitline GBL to which the bitline clamp signal BL_CLMP having the clamp voltage VCLMP level is applied through the gate terminal.

또한, 클램프 전압 프리차지 제어부(240)는 PMOS트랜지스터 P4를 포함한다. PMOS트랜지스터 P4는 전원전압 VDD 인가단과 NMOS트랜지스터 N4 사이에 연결되어 게이트 단자를 통해 비트라인 클램프 신호 BL_CLMP가 인가된다. In addition, the clamp voltage precharge control unit 240 includes a PMOS transistor P4. The PMOS transistor P4 is connected between the supply voltage VDD terminal and the NMOS transistor N4 to apply the bit line clamp signal BL_CLMP through the gate terminal.

또한, 클램프 전압 프리차지부(250)는 NMOS트랜지스터 N4를 포함한다. NMOS트랜지스터 N4는 PMOS트랜지스터 P4와 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 프리차지 신호 PRE_CLMP가 인가된다. In addition, the clamp voltage precharge unit 250 includes an NMOS transistor N4. The NMOS transistor N4 is connected between the PMOS transistor P4 and the global bit line GBL to receive the precharge signal PRE_CLMP through the gate terminal.

이러한 구성을 갖는 센싱 전류 전압 변환부(200)에 관한 동작을 도 9를 참조하여 설명하면 다음과 같다. 도 9는 센싱 전류 전압 변환부(200)의 리셋 전류 iRESET 및 세트 전류 iSET의 특성을 나타낸 도면이다. An operation related to the sensing current voltage converter 200 having the above configuration will be described with reference to FIG. 9. 9 is a diagram illustrating characteristics of the reset current iRESET and the set current iSET of the sensing current voltage converter 200.

프리차지부(210)는 프리차지 신호 PRE_VDAT의 활성화시 PMOS트랜지스터 P2가 턴온되어 센싱 전압 VDAT이 출력되기 이전에 센싱 전압 VDAT을 고전압 VPPSA 레벨로 프리차지 시킨다. The precharge unit 210 precharges the sensing voltage VDAT to the high voltage VPPSA level before the PMOS transistor P2 is turned on when the precharge signal PRE_VDAT is activated to output the sensing voltage VDAT.

그리고, 센싱 전류 공급 조정부(220)는 전압 제어신호 VFBCON에 따라 PMOS트랜지스터 P3에 흐르는 센싱 전류 iSEN의 양을 조정하여 센싱 전압 VDAT을 제어한다. 여기서, 센싱 전류 iSEN는 클램프 전압 VCLMP에 대응하는 전압 제어신호 VFBCON에 의해 제어된다. The sensing current supply adjusting unit 220 controls the sensing voltage VDAT by adjusting the amount of the sensing current iSEN flowing through the PMOS transistor P3 according to the voltage control signal VFBCON. Here, the sensing current iSEN is controlled by the voltage control signal VFBCON corresponding to the clamp voltage VCLMP.

즉, 클램프 전압 VCLMP의 전압 레벨이 높아지게 될 경우 전압 제어신호 VFBCON의 전압 레벨이 하강하게 된다. 전압 제어신호 VFBCON의 전압 레벨이 하강하게 될 경우 PMOS트랜지스터 P3에 흐르는 센싱 전류 iSEN의 전류 레벨이 상승하게 되는 곡선을 그린다. 이때, 리셋 전류 iRESET는 세트 전류 iSET 보다 높은 전류 레벨을 갖는다. That is, when the voltage level of the clamp voltage VCLMP is increased, the voltage level of the voltage control signal VFBCON is lowered. When the voltage level of the voltage control signal VFBCON falls, a curve in which the current level of the sensing current iSEN flowing in the PMOS transistor P3 increases. At this time, the reset current iRESET has a current level higher than the set current iSET.

그리고, 센싱 전류 공급 조정부(220)는 글로벌 비트라인 GBL으로부터 인가되는 셀의 센싱 전류를 센싱 전압 VDAT으로 변환하게 된다. The sensing current supply adjusting unit 220 converts the sensing current of the cell applied from the global bit line GBL into the sensing voltage VDAT.

센싱 모드의 활성화시에 셀의 센싱 전류는 센싱 전류 공급 조정부(220)에 흐르는 센싱 전류 iSEN로 나타낸다. 그리고, 센싱 모드의 활성화 이전에 프리차지부(210), 클램프 전압 조정부(230), 클램프 전압 프리차지 제어부(240) 및 클램프 전압 프리차지부(250)에 따라 글로벌 비트라인 GBL이 비트라인 클램프 전압 VCLMP 레벨로 프리차지 된다. When the sensing mode is activated, the sensing current of the cell is represented by the sensing current iSEN flowing through the sensing current supply adjusting unit 220. Before the sensing mode is activated, the global bit line GBL is driven by the bit line clamp voltage according to the precharge unit 210, the clamp voltage adjuster 230, the clamp voltage precharge controller 240, and the clamp voltage precharge unit 250. Precharged to VCLMP level.

또한, 클램프 전압 조정부(230)는 비트라인 클램프 신호 BL_CLMP에 따라 글로벌 비트라인 GBL을 클램프 전압 VCLMP 레벨로 조정하게 된다. 클램프 전압 프리차지 제어부(240)는 비트라인 클램프 신호 BL_CLMP가 활성화되기 이전에 글로벌 비트라인 GBL을 전원전압 VDD 레벨로 프리차지 시킨다. 여기서, 비트라인 클램프 신호 BL_CLMP는 글로벌 비트라인 GBL을 통해 셀로부터 인가되는 센싱 전압을 제어하기 위한 신호이다. In addition, the clamp voltage adjusting unit 230 adjusts the global bit line GBL to the clamp voltage VCLMP level according to the bit line clamp signal BL_CLMP. The clamp voltage precharge control unit 240 precharges the global bitline GBL to the power supply voltage VDD level before the bitline clamp signal BL_CLMP is activated. Here, the bit line clamp signal BL_CLMP is a signal for controlling the sensing voltage applied from the cell through the global bit line GBL.

클램프 전압 프리차지부(250)는 프리차지 신호 PRE_CLMP에 따라 글로벌 비트라인 GBL을 전원전압 VDD 레벨로 프리차지 시킨다. The clamp voltage precharge unit 250 precharges the global bit line GBL to the power supply voltage VDD level according to the precharge signal PRE_CLMP.

즉, 비트라인 클램프 신호 BL_CLMP가 로우 레벨로 비활성화될 경우 PMOS트랜지스터 P4가 턴온되어 글로벌 비트라인 GBL이 전원전압 VDD 레벨로 프리차지 된다. 이때, 프리차지 신호 PRE_CLMP가 활성화될 경우 NMOS트랜지스터 N4가 턴온되어 전원전압 VDD을 글로벌 비트라인 GBL에 공급한다. 여기서, 전원전압 VDD는 외부에서 공급되는 전원이다. That is, when the bit line clamp signal BL_CLMP is inactivated to a low level, the PMOS transistor P4 is turned on to precharge the global bit line GBL to the power supply voltage VDD level. At this time, when the precharge signal PRE_CLMP is activated, the NMOS transistor N4 is turned on to supply the power supply voltage VDD to the global bit line GBL. Here, the power source voltage VDD is a power source supplied from the outside.

반면에, 비트라인 클램프 신호 BL_CLMP가 하이 레벨로 활성화될 경우 NMOS트랜지스터 N3가 턴온되어 글로벌 비트라인 GBL이 클램프 전압 VCLMP 레벨이 된다. 여기서, 클램프 신호 BL_CLMP에 따른 클램프 전압 VCLMP은 전원전압 VDD 보다 높은 레벨을 갖는다. 그리고, 고전압 VPPSA는 클램프 신호 BL_CMLP에 따른 클램프 전압VCLMP 보다 높은 레벨을 갖는다. On the other hand, when the bit line clamp signal BL_CLMP is activated to a high level, the NMOS transistor N3 is turned on to bring the global bit line GBL to the clamp voltage VCLMP level. Here, the clamp voltage VCLMP according to the clamp signal BL_CLMP has a level higher than the power supply voltage VDD. The high voltage VPPSA has a higher level than the clamp voltage VCLMP according to the clamp signal BL_CMLP.

도 10은 센싱 전류 전압 변환부(200)의 출력인 센싱 전압 VDAT의 특성을 나타낸 도면이다. 도 10을 보면, 클램프 전압 VCLMP의 변동에도 불구하고, 센싱 전압 VDAT이 일정한 전압 레벨로 출력되어 안정화되는 것을 알 수 있다. 이때, 리셋 전압(RESET)에 따른 센싱 전압 VDAT이 세트(SET) 전압에 따른 센싱 전압 VDAT 보다 높은 레벨을 갖는다. FIG. 10 is a diagram illustrating a characteristic of the sensing voltage VDAT that is an output of the sensing current voltage converter 200. Referring to FIG. 10, it can be seen that despite the change in the clamp voltage VCLMP, the sensing voltage VDAT is output and stabilized at a constant voltage level. At this time, the sensing voltage VDAT according to the reset voltage RESET has a level higher than the sensing voltage VDAT according to the set voltage.

도 11은 도 8의 센싱 전류 전압 변환부(200)에 관한 동작 타이밍도이다. FIG. 11 is an operation timing diagram of the sensing current voltage converter 200 of FIG. 8.

먼저, 프리차지 구간 t0에서는 워드라인 WL, 프리차지 신호 PRE_VDAT, 비트라인 클램프 신호 BL_CLMP, 프리차지 신호 PRE_CLMP, 및 글로벌 비트라인 GBL이 그라운드 전압 GND 레벨을 유지한다. First, in the precharge period t0, the word line WL, the precharge signal PRE_VDAT, the bit line clamp signal BL_CLMP, the precharge signal PRE_CLMP, and the global bit line GBL maintain the ground voltage GND level.

프리차지 신호 PRE_VDAT가 로우 레벨로 활성화될 경우 PMOS트랜지스터 P2가 턴온되어 센싱 전압 VDAT이 출력되기 이전에 센싱 전압 VDAT을 고전압 VPPSA 레벨로 프리차지 시킨다. When the precharge signal PRE_VDAT is activated at a low level, the PMOS transistor P2 is turned on to precharge the sensing voltage VDAT to the high voltage VPPSA level before the sensing voltage VDAT is output.

그리고, 비트라인 클램프 신호 BL_CLMP가 로우 레벨일 경우 PMOS트랜지스터 P4가 턴온되어 클램프 전압 프리차지부(250)를 전원전압 VDD 레벨로 프리차지 시킨다. 이때, 비트라인 클램프 신호 BL_CLMP가 로우 레벨인 경우 NMOS트랜지스터 N3가 턴오프 상태를 유지하게 된다. 이에 따라, 글로벌 비트라인 GBL이 그라운드 전압 GBL 레벨을 유지하게 된다. When the bit line clamp signal BL_CLMP is at the low level, the PMOS transistor P4 is turned on to precharge the clamp voltage precharge unit 250 to the power supply voltage VDD level. At this time, when the bit line clamp signal BL_CLMP is at a low level, the NMOS transistor N3 maintains a turn-off state. As a result, the global bit line GBL maintains the ground voltage GBL level.

이후에, 리드 모드 구간 t1에서는 워드라인 WL, 프리차지 신호 PRE_VDAT, 및 비트라인 클램프 신호 BL_CLMP가 그라운드 전압 GND 레벨을 유지한다. 그리고, 프리차지 신호 PRE_CLMP가 클램프 전압 VCLMP 레벨로 천이한다. 이에 따라, 클램프 전압 프리차지 제어부(240)로부터 인가되는 전원전압 VDD 레벨에 따라 글로벌 비트라인 GBL의 전압 레벨이 서서히 상승하게 된다. Thereafter, in the read mode period t1, the word line WL, the precharge signal PRE_VDAT, and the bit line clamp signal BL_CLMP maintain the ground voltage GND level. Then, the precharge signal PRE_CLMP transitions to the clamp voltage VCLMP level. Accordingly, the voltage level of the global bit line GBL gradually increases according to the power supply voltage VDD level applied from the clamp voltage precharge control unit 240.

이어서, 리드 모드 구간 t2에서는 워드라인 WL이 펌핑전압 VPP 레벨로 천이한다. 그리고, 비트라인 클램프 신호 BL_CLMP가 그라운드 전압 GND 레벨에서 클램프 전압 VCLMP 레벨로 천이한다. 이에 따라, NMOS트랜지스터 N3가 턴온되어 글로벌 비트라인 GBL의 전압 레벨이 t1 구간보다 더 상승하게 된다. 이때, 비트라인 클램프 신호 BL_CLMP가 클램프 전압 VCLMP 레벨로 천이할 경우 센싱 전압 VDAT은 고전압 VPPSA에서 전원전압 VDD 레벨로 하강하는 전압 레벨 곡선을 그리게 된다. Subsequently, in the read mode period t2, the word line WL transitions to the pumping voltage VPP level. Then, the bit line clamp signal BL_CLMP transitions from the ground voltage GND level to the clamp voltage VCLMP level. Accordingly, the NMOS transistor N3 is turned on so that the voltage level of the global bit line GBL is higher than the t1 period. At this time, when the bit line clamp signal BL_CLMP transitions to the clamp voltage VCLMP level, the sensing voltage VDAT draws a voltage level curve that falls from the high voltage VPPSA to the power supply voltage VDD level.

다음에, 리드 모드 구간 t3에서는 프리차지 신호 PRE_CLMP가 클램프 전압 VCLMP에서 그라운드 전압 GND 레벨로 천이하게 된다. 이에 따라, NMOS트랜지스터 N4가 턴오프 상태가 되어 글로벌 비트라인 GBL은 리드전압 Vread 레벨을 유지하게 된다. 이때, 리드전압 Vread은 클램프 전압 VCLMP 레벨에서 NMOS트랜지스터 N3의 문턱전압(Vth)을 뺀 만큼의 전압 레벨이 된다. Next, in the read mode section t3, the precharge signal PRE_CLMP transitions from the clamp voltage VCLMP to the ground voltage GND level. Accordingly, the NMOS transistor N4 is turned off so that the global bit line GBL maintains the read voltage Vread level. At this time, the read voltage Vread becomes a voltage level equal to the clamp voltage VCLMP level minus the threshold voltage Vth of the NMOS transistor N3.

이후에, 리드 모드 구간 t4에서는 프리차지 신호 PRE_VDAT가 그라운드 전압 GND 레벨에서 고전압 VPPSA 레벨로 천이하게 된다. 이에 따라, PMOS트랜지스터 P2가 턴오프된다. Subsequently, in the read mode section t4, the precharge signal PRE_VDAT transitions from the ground voltage GND level to the high voltage VPPSA level. Accordingly, the PMOS transistor P2 is turned off.

이 상태에서 글로벌 비트라인 GBL의 리드 전압 Vread에 따라 센싱 전압 VDAT 이 출력된다. 즉, 도 12에서 보는 바와 같이, 센싱 전압 VDAT이 기준전압 VREF 보다 높을 경우 "리셋 데이터"를 센싱하게 되고, 센싱 전압 VDAT이 기준전압 VREF 보다 낮을 경우 "세트 데이터"를 센싱하게 된다. In this state, the sensing voltage VDAT is output according to the read voltage Vread of the global bit line GBL. That is, as shown in FIG. 12, when the sensing voltage VDAT is higher than the reference voltage VREF, "reset data" is sensed, and when the sensing voltage VDAT is lower than the reference voltage VREF, "set data" is sensed.

이후에, 프리차지 구간 t5에서는 워드라인 WL, 프리차지 신호 PRE_VDAT, 비트라인 클램프 신호 BL_CLMP, 프리차지 신호 PRE_CLMP, 및 글로벌 비트라인 GBL이 그라운드 전압 GND 레벨을 유지한다. Thereafter, in the precharge period t5, the word line WL, the precharge signal PRE_VDAT, the bit line clamp signal BL_CLMP, the precharge signal PRE_CLMP, and the global bit line GBL maintain the ground voltage GND level.

도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면. 1A and 1B are diagrams for explaining a conventional phase change resistance element.

도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면. 2A and 2B are diagrams for explaining the principle of a conventional phase change resistance element.

도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면. 3 is a view for explaining a write operation of a conventional phase change resistance cell.

도 4는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이 및 컬럼 스위칭부에 관한 회로도. 4 is a circuit diagram of a cell array and a column switching unit of a phase change memory device according to the present invention;

도 5는 본 발명에 따른 상 변화 메모리 장치의 구성도. 5 is a configuration diagram of a phase change memory device according to the present invention.

도 6은 도 5의 센싱 전압 조정부에 관한 상세 회로도. FIG. 6 is a detailed circuit diagram illustrating a sensing voltage adjusting unit of FIG. 5.

도 7은 도 6의 센싱 전압 조정부에서 전압 제어신호의 특성을 설명하기 위한 도면. FIG. 7 is a diagram illustrating characteristics of a voltage control signal in the sensing voltage adjuster of FIG. 6.

도 8은 도 5의 센싱 전류 전압 변환부에 관한 상세 회로도. 8 is a detailed circuit diagram illustrating a sensing current voltage converter of FIG. 5.

도 9는 도 8의 센싱 전류 전압 변환부에서 리셋 전류 및 세트 전류의 특성을 나타낸 도면. 9 is a view illustrating characteristics of a reset current and a set current in the sensing current voltage converter of FIG. 8.

도 10은 도 8의 센싱 전류 전압 변환부에서 센싱 전압의 특성을 나타낸 도면. FIG. 10 is a view illustrating characteristics of a sensing voltage in the sensing current voltage converter of FIG. 8.

도 11은 도 8의 센싱 전류 전압 변환부의 동작 타이밍도. FIG. 11 is an operation timing diagram of the sensing current voltage converter of FIG. 8. FIG.

도 12는 도 8의 센싱 전류 전압 변환부의 동작 특성도. 12 is an operating characteristic diagram of the sensing current voltage converter of FIG. 8;

Claims (15)

상 변화 저항 소자를 포함하여 데이터의 리드/라이트가 이루어지는 셀 어레이; A cell array including read / write of data including a phase change resistor; 클램프 전압 레벨의 변화를 감지하고, 상기 클램프 전압 레벨의 변화에 대응하는 전압 제어신호를 출력하는 센싱 전압 조정부; 및 A sensing voltage adjuster configured to sense a change in a clamp voltage level and output a voltage control signal corresponding to the change in the clamp voltage level; And 상기 셀 어레이로부터 인가된 센싱 전압과 기준전압을 비교 및 증폭하되, 상기 전압 제어신호에 따라 상기 센싱 전압을 상기 센싱 전압 레벨의 범위로 제어하는 센스앰프를 포함하는 것을 특징으로 하는 상 변화 메모리 장치. And a sense amplifier configured to compare and amplify a sensing voltage and a reference voltage applied from the cell array, and to control the sensing voltage within a range of the sensing voltage level according to the voltage control signal. 제 1항에 있어서, The method of claim 1, 라이트 데이터에 대응하는 구동 전압을 상기 셀 어레이에 공급하는 라이트 구동부; 및 A write driver supplying a driving voltage corresponding to write data to the cell array; And 상기 센스앰프에 상기 기준전압을 공급하는 메인 레퍼런스 전압 공급부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치. And a main reference voltage supply unit configured to supply the reference voltage to the sense amplifier. 제 1항에 있어서, 상기 전압 제어신호는 상기 클램프 전압 레벨의 상승에 대응하여 전압 레벨이 하강하는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 1, wherein the voltage control signal decreases in voltage in response to an increase in the clamp voltage level. 제 1항에 있어서, 상기 센싱 전압 조정부는 The method of claim 1, wherein the sensing voltage adjustment unit 고전압 인가단과 상기 전압 제어신호의 출력단 사이에 연결되어 정전류를 공급하는 정전류 공급부; A constant current supply unit connected between a high voltage supply terminal and an output terminal of the voltage control signal to supply a constant current; 상기 클램프 전압 레벨의 변화에 따라 상기 전압 제어신호의 전압 레벨을 제어하는 전류 조정부; 및A current adjusting unit controlling a voltage level of the voltage control signal according to the change of the clamp voltage level; And 상기 전류 조정부의 활성화 여부를 제어하는 활성화 조정부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치. And a activator for controlling whether the current regulator is activated. 제 4항에 있어서, 상기 고전압 인가단에 공급되는 고전압은 펌핑전압 레벨을 갖는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 4, wherein the high voltage supplied to the high voltage applying stage has a pumping voltage level. 제 4항에 있어서, 상기 전류 조정부는 모스 트랜지스터의 게이트 단자를 통해 인가되는 상기 클램프 전압 레벨의 변동에 따라 상기 모스 트랜지스터에 흐르는 전류를 제어하여 상기 전압 제어신호의 전압 레벨을 제어하는 것을 특징으로 하는 상 변화 메모리 장치. The method of claim 4, wherein the current adjusting unit controls a voltage level of the voltage control signal by controlling a current flowing through the MOS transistor according to a change in the clamp voltage level applied through a gate terminal of the MOS transistor. Phase change memory device. 제 1항에 있어서, 상기 전압 제어신호는 복수개의 센스앰프에 공통으로 인가되는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device of claim 1, wherein the voltage control signal is commonly applied to a plurality of sense amplifiers. 제 1항에 있어서, 상기 센스앰프는 The method of claim 1, wherein the sense amplifier 상기 셀 어레이로부터 인가된 센싱 전류를 상기 센싱 전압으로 변환하고, 상기 전압 제어신호에 따라 상기 센싱 전압을 일정하게 제어하는 센싱 전류 전압 변환부; 및 A sensing current voltage converter configured to convert the sensing current applied from the cell array into the sensing voltage and to constantly control the sensing voltage according to the voltage control signal; And 상기 센싱 전압과 상기 기준전압을 비교 및 증폭하는 증폭기를 포함하는 것을 특징으로 하는 상 변화 메모리 장치. And an amplifier for comparing and amplifying the sensing voltage and the reference voltage. 제 8항에 있어서, 상기 센싱 전류 전압 변환부는 The method of claim 8, wherein the sensing current voltage converter 제 1프리차지 신호에 따라 상기 센싱 전압을 고전압으로 프리차지 시키는 프리차지부; A precharge unit configured to precharge the sensing voltage to a high voltage according to a first precharge signal; 상기 전압 제어 신호에 따라 상기 센싱 전류를 상기 센싱 전압으로 변환하는 센싱 전류 공급 조정부; A sensing current supply adjusting unit converting the sensing current into the sensing voltage according to the voltage control signal; 비트라인 클램프 신호에 따라 글로벌 비트라인의 클램프 전압을 조정하는 클램프 전압 조정부; A clamp voltage adjusting unit adjusting a clamp voltage of the global bit line according to the bit line clamp signal; 제 2프리차지 신호에 따라 상기 글로벌 비트라인을 전원전압의 레벨로 프리차지 시키는 클램프 전압 프리차지부; 및 A clamp voltage precharge unit configured to precharge the global bit line to a level of a power supply voltage according to a second precharge signal; And 상기 비트라인 클램프 신호에 따라 상기 전원전압을 상기 클램프 전압 프리차지부에 선택적으로 공급하는 클램프 전압 프리차지 제어부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치. And a clamp voltage precharge control unit configured to selectively supply the power supply voltage to the clamp voltage precharge unit according to the bit line clamp signal. 제 9항에 있어서, 상기 센싱 전류 전압 변환부는 The method of claim 9, wherein the sensing current voltage converter 프리차지 동작시 상기 프리차지부와, 상기 클램프 전압 프리차지 제어부가 동작하여 상기 센싱 전압이 상기 고전압 레벨로 프리차지 되는 것을 특징으로 하는 상 변화 메모리 장치. And the precharge unit and the clamp voltage precharge controller operate to precharge the sensing voltage to the high voltage level during a precharge operation. 제 9항에 있어서, 상기 센싱 전류 전압 변환부는 The method of claim 9, wherein the sensing current voltage converter 리드 모드 동작시 상기 클램프 전압 프리차지부가 동작하여 상기 글로벌 비트라인의 전압 레벨을 1차적으로 상승시키는 것을 특징으로 하는 상 변화 메모리 장치. And the clamp voltage precharge unit operates to increase the voltage level of the global bit line primarily in a read mode operation. 제 11항에 있어서, 상기 센싱 전류 전압 변환부는 The method of claim 11, wherein the sensing current voltage converter 상기 리드 모드 동작시 상기 클램프 전압 조정부가 동작하여 상기 글로벌 비트라인 전압 레벨을 2차적으로 상승시키는 것을 특징으로 하는 상 변화 메모리 장치. And the clamp voltage adjuster operates to increase the global bit line voltage level secondly during the read mode operation. 제 9항에 있어서, 상기 센싱 전류 전압 변환부는 The method of claim 9, wherein the sensing current voltage converter 상기 클램프 전압 조정부가 턴온된 상태에서 상기 센싱 전류 공급 조정부에 흐르는 상기 센싱 전류의 양을 조정하여 상기 센싱 전압을 제어하는 것을 특징으로 하는 상 변화 메모리 장치. And controlling the sensing voltage by adjusting an amount of the sensing current flowing in the sensing current supply adjusting unit while the clamp voltage adjusting unit is turned on. 제 13항에 있어서, 상기 전압 제어신호의 전압 레벨이 낮아질 경우 상기 센 싱 전류의 레벨이 상승하는 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 13, wherein the level of the sensing current is increased when the voltage level of the voltage control signal is lowered. 제 13항에 있어서, 상기 글로벌 비트라인에 흐르는 리드전압은 상기 클램프 전압 레벨에서 상기 센싱 전류 공급 조정부에 포함된 모스 트랜지스터의 문턱전압을 뺀 만큼의 전압 레벨인 것을 특징으로 하는 상 변화 메모리 장치. The phase change memory device as claimed in claim 13, wherein the read voltage flowing in the global bit line is equal to the clamp voltage level minus the threshold voltage of the MOS transistor included in the sensing current supply adjuster.
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