KR101196795B1 - 수직구조의 전기장 센서, 그 제조방법, 및 저장장치 - Google Patents

수직구조의 전기장 센서, 그 제조방법, 및 저장장치 Download PDF

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Abstract

개시된 전기장 센서는 전기장 센서는, 최상층에 불순물이 고농도로 도핑된 저저항 반도체층이 마련된 기판과, 저저항 반도체층 위의 일부 영역에 위치되며 불순물이 저농도로 도핑된 고저항 반도체층과, 고저항 반도체층 위에 위치되는 도전층을 포함하여, 저저항 반도체층, 고저항 반도체층, 및 도전층을 통하여 흐르는 전류의 변화에 의하여 전기장의 변화를 검출한다.

Description

수직구조의 전기장 센서, 그 제조방법, 및 저장장치{electric field sensor with vertical thin film structure, fabrication method thereof, and storage apparatus using the same}
본 발명은 전기장 센서, 그 제조방법 및 이 전기장 센서를 구비하는 저장장치에 관한 것이다.
컴퓨터의 주저장장치로 주로 사용되는 HDD(Hard disk drive)는 기록매체를 회전시키면서 자기기록재생헤드를 이용하여 정보를 기록재생하는 장치이다. 즉, 자기장을 이용해서 자성기록매체에 제1방향 및 그의 역방향(이하, 제2방향이라 함)으로 자화된 다수의 자기도메인(magnetic domain)을 만들고, 제1방향으로 자화된 자기도메인을 데이터 '0'에, 제2방향으로 자화된 자기도메인을 데이터 '1'에 대응시킨다.
이러한 자기기록방식이 사용되는 HDD의 기록밀도는 최근 수십 년간 급격하게 증가하여, 수평자기기록방식의 HDD의 경우 100Gb/in2 정도의 기록밀도를 얻을 수 있고, 수직자기기록방식의 HDD의 경우 최대 500Gb/in2 정도의 기록밀도를 얻을 수 있을 것으로 예상된다. 그러나, 자기 기록재생헤드로는 강한 국부 자기장을 생성하 기 어렵기 때문에 기록밀도를 높이는데 한계가 있다.
최근 자기장이 아닌 전계에 의해 데이터가 기록되는 강유전성 기록매체 및 그의 기록재생을 위한 전기장 센서에 대한 연구가 이루어지고 있다. 전계기록방식은 전계를 이용해서 강유전체 표면에 제1방향 및 그의 역방향(이하, 제2방향이라 함)으로 분극된 전기도메인(electric domain)들을 형성하고, 제1, 제2방향으로 분극된 전기도메인을 데이터 '0' 및 '1'에 각각 대응시키는 방식이다. 전기도메인의 분극 방향에 따라 그 위에 위치되는 전기장 센서의 저항이 달라지므로 헤드의 소오스전극과 드레인전극 사이에 흐르는 전류량이 달라지게 된다. 이 전류량의 변화를 검출함으로써 전기도메인에 쓰여진 정보를 판별할 수 있다. 전계기록재생방식에 의하면, 1Tb/in2 이상의 높은 기록 밀도를 얻을 수 있다.
전기장 센서는 기록 시에는 기록매체에 분극을 유발하는 전계를 인가하며, 재생 시에는 기록매체의 전기도메인의 분극전압에 의한 전기장의 변화를 검출한다.
본 발명은 수직구조의 전기장 센서, 그 제조방법 및 이를 수직 구조의 전기장 센서를 채용한 저장장치를 제공하는데 그 목적이 있다.
본 발명에 따른 전기장 센서는, 최상층에 불순물이 고농도로 도핑된 저저항 반도체층이 마련된 기판; 상기 저저항 반도체층 위의 일부 영역에 위치되며, 불순물이 저농도로 도핑된 고저항 반도체층; 상기 고저항 반도체층 위에 위치되는 도전층;을 포함하여, 상기 저저항 반도체층, 고저항 반도체층, 및 도전층을 통하여 흐르는 전류의 변화에 의하여 전기장의 변화를 검출한다.
본 발명에 따른 저장장치는, 강유전성 기록매체; 상기 기록매체의 전기도메인의 분극전압에 의한 전기장의 세기에 따른 전류의 변화에 의하여 상기 기록매체의 정보를 읽어들이는 전기장 센서;를 포함하며, 상기 전기장센서는, 최상층에 불순물이 고농도로 도핑된 저저항 반도체층이 마련된 기판; 상기 저저항 반도체층 위의 일부 영역에 위치되며, 불순물이 저농도로 도핑된 고저항 반도체층; 상기 고저항 반도체층 위에 위치되는 도전층;을 포함하며, 상기 저저항 반도체층, 고저항 반도체층, 및 도전층이 상기 기록매체와 상기 전기장 센서의 상대적인 이동방향으로 위치된다.
일 실시예로서, 상기 저저항 반도체층은 그 하부의 상기 기판을 형성하는 물질과 절연된다.
일 실시예로서, 상기 전기장센서는, 상기 저저항 반도체층 위의 상기 고저항 반도체층이 형성된 영역 이외의 영역에 위치되는 제1절연층;을 더 구비한다.
일 실시예로서, 상기 저저항 반도체층과 상기 고저항 반도체층은 에피텍셜한 단결정 구조의 반도체층이다.
일 실시예로서, 제2절연층을 사이에 두고 상기 고저항 반도체층 위에 형성되는 쓰기 전극;을 더 구비한다.
본 발명에 따른 전기장 센서의 제조방법은, 최상층에, 그 하부영역과 절연되고, 불순물이 고농도로 도핑된 저저항 반도체층이 형성된 기판을 준비하는 단계; 상기 저저항 반도체층 위의 일부 영역에 불순물이 저농도로 도핑된 고저항 반도체층을 형성하는 단계; 상기 고저항 반도체층 위에 도전층을 형성하는 단계;를 포함한다.
일 실시예로서, 상기 저저항 반도체층 위의 일부 영역에 상기 고저항 반도체층을 형성하는 단계는, 저농도의 불순물과 상기 저저항 반도체층의 베이스 물질과 동일한 물질을 에피텍셜 디포지트하여 상기 저저항 반도체층 위에 고저항 반도체층을 형성하는 단계; 상기 일부 영역에 대응되는 상기 고저항 반도체층 위에 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 일부 영역 이외의 상기 고저항 반도체층을 상기 저저항 반도체층이 노출될 때까지 식각하는 단계;를 포함한다.
일 실시예로서, 상기 저저항 반도체층 위의 일부 영역에 상기 고저항 반도체층을 형성하는 단계는, 상기 저저항 반도체층 위에 상기 저저항 반도체 물질의 베이스 물질과 동일한 물질을 에피텍셜 디포지트하는 단계; 상기 디포지트된 물질층 에 불순물을 저농도로 주입하여 고저항 반도체층을 형성하는 단계; 상기 일부 영역에 대응되는 상기 고저항 반도체층 위에 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 일부 영역 이외의 상기 고저항 반도체층을 상기 저저항 반도체층이 노출될 때까지 식각하는 단계;를 포함한다.
일 실시예로서, 상기 도전층을 형성하는 단계는, 상기 마스크 위 및 상기 노출된 저저항 반도체층 위에 제1절연층을 형성하는 단계; 상기 마스크 상의 제1절연층 및 상기 마스크를 제거하여 상기 고저항 반도체층을 노출시키는 단계; 노출된 상기 고저항 반도체층 상에 도전물질을 디포지트하여 상기 도전층을 형성하는 단계;를 포함한다. 일 실시예로서, 상기 도전물질은 불순물이 고농도로 도핑된 저저항 반도체 물질일 수 있다. 또, 상기 도전물질은 상기 고저항 반도체층과 오믹 접촉되는 금속물질일 수 있다.
일 실시예로서, 상기 저저항 반도체층 위의 일부 영역에 상기 고저항 반도체층을 형성하는 단계는, 상기 저저항 반도체층 위에 제1절연층을 형성하는 단계; 상기 일부 영역을 제외한 상기 제1절연층 위에 마스크를 형성하는 단계; 상기 마스크를 이용하여 상기 일부 영역 내의 상기 제1절연층을 식각하여 상기 저저항 반도체층을 노출시키는 단계; 상기 마스크를 제거하는 단계; 상기 노출된 저저항 반도체층 및 상기 제1절연층 위에 저농도의 불순물과 반도체물질을 디포지트하여 고저항 반도체층을 형성하는 단계; 상기 일부 영역 이외의 영역에서 상기 제1절연층이 노출될 때까지 상기 고저항 반도체층을 제거하는 단계;를 포함한다.
일 실시예로서, 상기 고저항 반도체층을 제거하는 단계는, 상기 제1절연층이 노출될 때까지 상기 고저항 반도체층을 연마하는 단계;를 포함한다. 일 실시예로서, 상기 고저항 반도체층을 연마하는 단계는, 화학적, 기계적 폴리싱 공정에 의하여 수행될 수 있다.
일 실시예로서, 상기 제조방법은, 상기 도전층 위의 상기 고저항 반도체층이 형성된 영역에 제2절연층을 형성하고 상기 제2절연층 위에 쓰기전극을 형성하는 단계;를 더 포함한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 전기장 센서, 그 제조방법, 및 저장장치의 실시예를 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 그리고 첨부된 도면들에서 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 1은 본 발명에 따른 전기장 센서의 일 실시예의 단면도이며, 도 2는 도 1에 도시된 본 발명에 따른 전기장 센서의 일 실시예의 사시도이다. 도 1과 도 2를 보면, 기판(13)의 최상층에는 저저항 반도체층(low resistive semiconductor layer)(10)이 위치된다. 저저항 반도체층(10) 위의 일부 영역에는 고저항 반도체층(high resistive semiconductor layer)(20)이 위치된다. 고저항 반도체층(20)의 위에는 도전층(30)이 위치된다.
저저항 반도체층(10)은 불순물(dopant)이 고농도로 도핑된 p형 또는 n형 반도체 물질층이다. 고저항 반도체층(20)은 불순물이 저농도로 도핑된 p형 또는 n형 반도체 물질층이다. 저저항 반도체층(10)과 고저항 반도체층(20)의 베이스 물질은 동일한 것이 바람직하다. 예를 들면 저저항 반도체층(10)과 고저항 반도체층(20)의 베이스 물질로서 실리콘(Si)이 사용될 수 있다. 또, 베이스 물질은 단결정 구조인 것이 바람직하다. n형 불순물로서는 예를 들면 P, As 등이 사용될 수 있으며, p형 불순물로서는 B가 사용될 수 있다. 이하에서는 저저항 반도체층(10)과 고저항 반도체층(20)이 실리콘을 베이스 물질로 하는 n형 반도체 물질층인 경우에 대하여 설명한다.
저저항 반도체층(10)은 n형 불순물이 고농도로 도핑된 단결정 실리콘층이다. 예를 들면, 불순물의 도핑 농도는 약 1021/cm3 정도이다. 전기장 센서의 동작성을 좋게 하기 위하여, 저저항 반도체층(10)은 절연층(11)에 의하여 그 하부 영역(12)과 절연된 매우 얇은 박막 형태인 것이 바람직하며, 예들 들면 저저항 반도체층(10)의 두께는 수십 내지 수백 나노미터 정도인 바람직하다. 이러한 형태의 기판(13)으로서는 예를 들면, SOI(silicon on insulator)기판이 사용될 수 있다. SOI기판은 상업적으로 입수가능한 것이다. 물론, 기판(13)은 수십 내지 수백 나노미터 정도의 두께를 가진 저저항 반도체층(10)을 상면에 절연층이 형성된 글래스 또는 실리콘 등의 절연성 웨이퍼에 본딩한 것일 수도 있다.
고저항 반도체층(20)은 n형 불순물이 저농도로 도핑된 실리콘층이다. 불순물의 도핑 농도는 예를 들면 약 약 1015/cm3 정도이다. 후술하겠지만, 단결정 실리콘층인 저저항 반도체층(10)은 그 위에 동일한 반도체 물질과 불순물을 디포지트하여 고저항 반도체층(20)을 형성할 때에, 템플레이트(template)로 작용한다. 따라서, 매우 좋은 에피텍셜(epitaxial)한 단결정 구조의 고저항 반도체층(20)을 형성할 수 있다. 고저항 반도체층(20)은 전기장 센서의 가장 중요한 구성요소로서 매우 우수한 반도체적 성질이 요구되는데, 단결정 구조의 고저항 반도체층(20)은 매우 우수한 반도체적 성질을 보인다.
고저항 반도체층(20)의 두께(T)는 수 내지 수십 나노미터 정도이며, 바람직하게는 15nm 정도이다. 고저항 반도체층(20)의 폭(W)은 센싱하고자 하는 비트 사이즈(bit size)와 동일한 범위 이내인 것이 바람직하며, 수 내지 수십 나노미터 정도이다. 고저항 반도체층(20)은 깊이(D)는 기생전류(parasitic current)를 최소화하기 위하여 작을수록 좋으며, 정형적으로 수십 나노미터 정도이며 수백 나노미터까지도 가능하다. 바람직하게는 검출하고자 하는 전계에 대하여 반응(interaction)이 가능한 범위 정도로 결정된다. 예를 들면, 고저항 반도체층(20)의 깊이(D)는 약 50nm 정도이다.
기생전류를 방지하기 위한 제1절연층(41)은 저저항 반도체층(10) 위에 위치된다. 제1절연층(41)은 예를 들면, 예를 들면, SiO2, Si3N4 등의 절연물질층이다. 제1절연층(41)의 두께는 예를 들면 약 100nm 정도이다.
고저항 반도체층(20) 위에는 도전층(30)이 위치된다. 도전층(30)은 예를 들면, n형 불순물이 고농도로 도핑된 실리콘층, 즉 저저항 반도체층(10)과 동일한 물질층일 수 있다. 또, 도전층(30)은 고저항 반도체층(20)과 양호한 오믹 접촉성(ohmic contact)을 갖는 금속물질일 수도 있다. 도 2에는 도시되어 있지 않지만, 도전층(30)은 기생전류를 방지하기 위하여 가급적 고저항 반도체층(20)의 폭(W)과 깊이(D)에 대응되는 부분에만 형성되는 것이 바람직하다. 물론, 전극패드(62)와의 접속은 유지되어야 한다.
고저항 반도체층(20)은 저저항 반도체층(10) 위의 일부영역에만 형성된다. 이 영역을 센싱영역이라 한다. 전극패드(61)(62)는 각각 저저항 반도체층(10) 및 도전층(30)과 전기적으로 접촉된다. 전극패드(61)(62)를 통하여 저저항 반도체층(10) 및 도전층(30)에 전기가 공급된다. 전류는 고저항 반도체층(20)을 가로질러 저저항 반도체층(10)에서 도전층(30)으로 흐른다. 고저항 반도체층(20)은 그 반도체적 성질에 의하여 저저항 반도체층(10)으로부터 도전층(30)으로 흐르는 전류의 흐름을 제어(control)하는 게이트로서 적용된다. 고저항 반도체층(20)에 전기장이 작용되면, 전기장의 극성에 따라서 고저항 반도체층(20) 내에는 전자의 축적(accumulation) 또는 공핍(depletion)이 발생된다. 이에 의하여 고저항 반도체층(20)에 의한 게이트 저항은 감소되거나 또는 증가된다.
좀 더 상세하게 설명하면, 고저항 반도체층(20)이 n- 영역인 경우, 고저항 반도체층(20)에 음(-)의 전기장이 작용되면, 고저항 반도체층(20) 내부의 전자 밀도가 감소하여 고저항 반도체층(20)의 저항값은 커진다. 그러면, 고저항 반도체층(20)을 가로질러 흐르는 전류량이 감소하게 된다. 반대로, 고저항 반도체층(20)에 양(+)의 전기장이 작용되면, 고저항 반도체층(20) 내부의 전자 밀도가 증가하여 고저항 반도체층(20)의 저항값은 작아진다. 그러면, 고저항 반도체층(20)을 가로질러 흐르는 전류량이 증가하게 된다. 따라서, 고저항 반도체층(20)을 가로질러 저저 항 반도체층(10)에서 도전층(30)으로 흐르는 전류를 전류검출기를 이용하여 검출함으로써 전기장을 검출할 수 있다.
전기장 센서가 쓰기 기능을 더 가지는 경우에는 도전층(30) 위에 제2절연층(42)과 쓰기 전극(50)이 더 마련된다. 쓰기 전극(50)은 도전체이다. 예를 들면 쓰기 전극(50)은 Al, Ag, Au, Pt 등의 금속이다. 도 1과 도 2에는 생략되어 있으나, 쓰기 전극(50)과 전기적으로 접속되는 전극패드가 더 마련된다. 쓰기 전극(50)에 후술하는 기록매체의 임계전압 이상의 전압을 인가함으로써 기록매체에 분극을 유발하여 정보를 기록할 수 있다.
상기한 바와 같이, 본 실시예의 전기장 센서는 저저항 반도체층(10), 고저항 반도체층(20), 도전층(30)이 상하방향으로 적층된 수직 구조의 전기장 센서이다. 이에 의하면, 저저항 반도체층(10)과 도전층(30)이 센싱영역인 고저항 반도체층(20)의 쉴드(shield)로서 작용된다. 즉, 저저항 반도체층(10), 고저항 반도체층(20), 도전층(30)의 적층방향은 검출체(2)와 전기장 센서의 상대적인 이동방향과 동일한 방향이다. 좀 더 상세하게 설명하면, 도 3a에 도시된 바와 같이 검출체(2)에는 전기적으로 분극된 다수의 전기도메인(1)이 마련되어 있고, 검출체(2) 및/또는 전기장 센서가 이동되면서 다수의 전기도메인(1)의 전기장을 검출한다. 고저항 반도체층(20)이 전기도메인(1b)의 전기장을 검출하는 경우에, 인접되는 다른 전기도메인(1a)(1c)의 전기장이 고저항 반도체층(20)에 영향을 미칠 수 있다. 그러나, 본 실시예의 전기장 센서에 따르면, 도전체인 저저항 반도체층(10)과 도전층(20)이 쉴드로서 작용되기 때문에 다른 전기도메인(1a)(1c)의 전기장에 의한 영향을 차단 한다. 따라서, 예를 들면, 분극 방향이 서로 다른 전기도메인(1a)(1b) 사이에서 도 4에 실선으로 도시된 바와 같이 매우 날카로운 전이(sharp transition)특성을 얻을 수 있다.
다른 예로서 상정할 수 있는 수평(horizontal) 구조의 전기장 센서의 경우에는 도 3b에 도시된 바와 같이, 저저항 반도체 영역(101), 고저항 반도체 영역(102), 및 도전 영역(103)이 검출체(2)의 이동방향에 대하여 직각방향으로 위치되기 때문에 도전체인 저저항 반도체 영역층(101)과 도전 영역(103)이 쉴드로서 작용될 수 없다. 따라서, 도 4에 점선으로 도시된 바와 같이 상대적으로 둔한 전이특성을 보인다.
물론, 도 3b에 도시된 예에서, 전기장센서를 점선으로 도시된 바와 같이 배치할 수도 있다. 그러나, 이 경우에는 쓰기 전극(105)과 전기도메인(1)과의 정렬이 어긋나게 된다. 물론, 쓰기 전극(105)을 저저항 반도체 영역(101)이나 도전 영역(103) 옆에 위치시킬 수 있으나, 이러한 구조의 전기장 센서를 제조하는 것은 제조공정의 측면에서 용이하지 않다.
도 3a에 도시된 전기장 센서의 경우에는 쓰기 전극(50)이 도전층(30) 위에 위치되기 때문에 쓰기 전극(50)과 전기도메인(1)과의 정렬에도 문제가 없으며, 쓰기 전극(50)을 단순히 도전층(30) 위에 적층함으로써 형성할 수 있어 제조공정의 측면에서 매우 용이하다는 이점이 있다.
도 5에는 본 발명에 따른 저장장치의 일 실시예가 개시되어 있다. 본 실시예의 저장장치는 회전되는 디스크 타입의 기록매체(500)를 구비하는 HDD 타입의 저장 장치이다. 기록매체(500)는 강유전성 기록매체이다. 도면으로 도시되지는 않았지만, 기록매체(500)는 기판 위에 하부 전극, 강유전체층이 차례로 형성된 형태이다. 기판은 Si, Glass 등으로 형성될 수 있다. 하부 전극은 반도체 메모리 소자에 사용되는 전극 물질을 사용할 수 있으며, Pt, Al, Au, Ag, Cu 등의 금속 또는 SrRuO3, (La,Sr)CoO 등의 금속 산화물 등으로 형성될 수 있다. 하부 전극은 접지된다. 강유전체층은 PZT(PbZrxTi1 - xO3), PbTiO3, PbZrO3, SrBi2Ta2O9(SBT), KNbO3, LiTaO3, LiNbO3 등의 강유전 물질로 형성할 수 있다. 강유전체층 위에는 보호층이 더 마련될 수 있다. 보호층은 DLC(diamond like carbon)과 통상적인 하드디스크의 표면에 사용하는 윤활제(lubricant)를 함께 사용하여 형성할 수 있으며, DLC와 윤활제 중 어느 하나로 형성할 수 있다.
스윙아암(300)의 단부에 마련된 서스펜션(200)에는 도 1, 도 2에 도시된 바와 같은 전기장센서가 장착된다. 이 때 도 3에 도시된 바와 같이, 전기장 센서는 저저항 반도체층(10), 고저항 반도체층(20), 도전층(30)이 기록매체(500)의 이동방향, 즉 회전방향으로 위치되도록 장착된다. 스윙아암(300)은 보이스코일모터(400)에 의하여 회동된다. 그러면, 전기장 센서는 에어베어링효과에 의하여 기록매체(500)의 표면으로부터 부상된다. 도 4에 도시된 본 발명의 정보기록재생장치의 구동 시스템은 종래 HDD의 구동시스템과 동일하다. 다만, 본 발명의 정보기록재생장치에서는 종래의 HDD에서의 자성기록매체가 강유전성 기록매체로 대체되고, 아울러 자기기록재생헤드가 전기장 센서로 대체된다.
전기장 센서의 저저항 반도체층(10)이 n+ 영역이고, 고저항 반도체층(20)이 n- 영역인 경우, 고저항 반도체층(20)과 마주보는 기록매체(500)의 전기도메인이 제1분극방향으로 분극되어 그 표면전하가 음(-)이면, 고저항 반도체층(20)의 전자(electron) 밀도가 감소하여 고저항 반도체층(20)의 저항 값은 커진다. 그러면, 고저항 반도체층(20)을 가로질러 저저항 반도체층(10)으로부터 도전층(30)으로 흐르는 전류량은 감소하게 된다. 반대로, 고저항 반도체층(20)과 마주보는 기록매체(500)의 전기도메인이 제2분극방향으로 분극되어 그 표면전하가 양(+)이면, 고저항 반도체층(20)의 전자 밀도가 증가하여 고저항 반도체층(20)의 저항 값은 작아진다. 그러면, 고저항 반도체층(20)을 가로질러 저저항 반도체층(10)으로부터 도전층(30)으로 흐르는 전류량은 증가하게 된다. 이러한 전류량의 변화에 기초하여 기록매체(500) 표면에 기록된 정보를 읽어낼 수 있다.
쓰기 전극(50)은 기록매체(500)에 분극을 유발시켜 정보를 기록하기 위한 것으로서, 재생 시에는 전기적으로 그라운드되거나 또는 플로우팅(floating)된다. 기록시에는 쓰기 전극(50)에 그 절대값이 기록매체(500)에 분극을 유발하는 임계전압의 절대값보다 큰 전압을 인가한다. 이에 의하여 기록매체(50)의 전기도메인을 제1분극방향 또는 제2분극방향으로 시킬 수 있다.
전기장 센서를 제조하는 방법의 일 실시예를 설명한다. 이하에서, 저저항 반도체층(10)과 고저항 반도체층(20)이 실리콘을 베이스 물질로 하는 n형 반도체 물질층인 경우에 대하여 설명한다.
도 6a에 도시된 바와 같이, 최상층에, 그 하부영역(12)과 절연되고, n형 불 순물이 고농도로 도핑된 저저항 반도체층(10)이 형성된 기판(13)을 준비한다. 이와 같은 구조의 기판(13)으로서, 상업적으로 이용가능한 n형 불순물이 고농도로 도핑된 단결정 SOI기판을 사용할 수 있음은 전술한 바와 같다.
도 8a내지 도 8b에 도시된 공정에 의하여 기판(13)을 제조할 수도 있다. 우선, 도 8a에 도시된 바와 같이, n형 불순물이 1021/cm3 정도의 고농도로 도핑된 단결정 실리콘 웨이퍼(3)를 준비한다. 실리콘 웨이퍼(3)에 산소를 주입(implantation)한다. 그러면, 도 8b에 도시된 바와 같이, 실리콘 웨이퍼(3)의 표면(4)으로부터 약간 이격된 하부에 산소가 주입된 층(5)이 형성된다. 표면(4)에 가까운 층(6)에는 산소가 존재하지 않는다. 다음으로, 어닐링(annealing)공정이 수행된다. 그러면, 층(5) 내에서 산소가 실리콘과 반응하여 SiO2가 생성된다. 층(6)은 저저항 상태로 유지된다. SiO2는 부도체이므로, 층(6)은 SiO2에 의하여 층(7)와 절연된다. 층(5)의 두께는 수십 내지 수백 나노미터로 조절된다. 이와 같은 공정에 의하여, 도 6a에 도시된 바와 같이 최상층에 저저항의 반도체층(10)이 절연층(11)에 의하여 그 하부영역(12)과 절연된 기판(13)이 제조된다.
또, 기판(13)은 도 9에 도시된 바와 같이, 수십 내지 수백 나노미터 정도의 두께를 가진 n형 불순물이 1021/cm3 정도의 고농도로 도핑된 실리콘 웨이퍼(8)를 상면에 절연층(9a)이 형성된 글래스 또는 실리콘 등의 절연성 웨이퍼(9)에 본딩함으로써 제조될 수도 있다.
다음으로 저저항 반도체층(10) 위에 농도 1015/cm3 정도의 n형 불순물과 실리콘을 수 내지 수십 나노미터 정도의 두께로 디포지트하여 도 6b에 도시된 바와 같은 고저항 반도체층(20)을 형성한다. 이 공정은 예를 들면 약 550℃ 정도의 온도와 낮은 압력 하에서의 화학적 기상증착법(CVD: chemical vapor deposition)에 의하여 수행될 수 있다. CVD공정에 의하면, n형 불순물의 도핑 농도를 매우 정밀하게 효과적으로 제어할 수 있다. 또, 이 공정에서 저저항 반도체층(10)은 템플레이트로 작용되기 때문에, 고저항 반도체층(20)은 저저항의 반도체층(10) 위에서 에피텍셜 성장된 단결정 구조의 실리콘층이 된다. 따라서, 좋은 반도체적 특성을 가진 고저항 반도체층(20)을 얻을 수 있다.
고저항 반도체층(20)을 얻는 다른 방법도 가능하다. 도 6c에 도시된 바와 같이, 예를 들면 약 550℃ 정도의 온도와 낮은 압력 하에서의 CVD법에 의하여 순수 실리콘을 저저항 반도체층(10) 위에 수 내지 수십 나노미터 정도, 바람직하게는 15nm 정도의 두께로 디포지트하여 실리콘층(21)을 형성한다. 그리고, 도 6d에 도시된 바와 같이, 실리콘층(21)에 n형 불순물을 1015/cm3 정도의 저농도로 주입(implantation)한다. 이에 의하여, 도 6b에 도시된 바와 같은 고저항 반도체층(20)을 얻을 수 있다. 이 때에도 역시 저저항 반도체층(10)은 템플레이트로 작용되기 때문에, 고저항 반도체층(20)은 저저항 반도체층(10) 위에서 에피텍셜 성장된 단결정 구조의 실리콘층이 된다.
상기한 바와 같은 고저항 반도체층(20)을 디포지트 하는 공정을 수행하기 전 에, 저저항 반도체층(10) 위의 산화물, 특히 SiO2를 제거하기 위한 공정이 수행될 수 있다. 예를 들면, 기판(13)을 10%의 HF를 포함하는 물(H2O)에 약 30초 정도 담구어, SiO2를 제거할 수 있다.
다음으로, 고저항 반도체층(20)을 패터닝하여 저저항 반도체층(10)의 일부 영역에만 고저항 반도체층(20)을 남기는 공정이 수행된다. 우선, 도 6e에 도시된 바와 같이, 고저항 반도체층(20) 위에 센싱영역을 정의하는 마스크(PR1)를 형성한다. 이 공정은 통상의 리소그래피법에 의하여 수행될 수 있다. 마스크(PR1)는 예를 들면 포토 레지스트이다. 바람직하게는 전자빔(e-beam) 리소그래피법이 채용된다. 전자빔 리소그래피법은 해상도가 우수하며, 특히 실리콘에 대하여는 10nm 이하의 마스크도 형성할 수 있다. 마스크(PR1)의 크기는, 바람직한 센싱영역의 크기에 대응된다. 따라서, 마스크(PR1)의 폭은 센싱하고자 하는 비트 사이즈(bit size)와 동일한 범위 이내인 수 내지 수십 나노미터 정도이다. 또, 마스크(PR1)의 깊이는 수십 나노미터 정도이며, 수백 나노미터까지도 가능하다. 그런 다음, 도 6f에 도시된 바와 같이, 식각공정에 의하여, 마스크(PR1) 아래의 센싱영역의 고저항 반도체층(20)만을 남기고 나머지 영역의 고저항 반도체층(20)을 제거한다. 이 때, 고저항 반도체층(20)을 확실하게 제거하기 위하여, 저저항 반도체층(10)의 일부도 제거될 때까지 과잉식각(overetching)하는 것이 바람직하다.
다음으로, 도전층(30)을 형성하는 공정이 수행된다. 우선, 도 6g에 도시된 바와 같이, 마스크(PR1) 위와 노출된 저저항 반도체층(10) 위에 절연물질을 디포지 트하여 제1절연층(41)을 형성한다. 절연물질로서는 예를 들면, SiO2, Si3N4 등이 사용될 수 있다. 제1절연층(41)의 두께는 예를 들면 약 100nm 정도이다. 그런 다음, 고저항 반도체층(20) 위의 산화물, 특히 SiO2를 제거하기 위한 공정이 수행될 수 있다. 예를 들면, 고저항 반도체층(20)이 적층된 기판(13)을 10%의 HF를 포함하는 물(H2O)에 약 30초 정도 담구어, 고저항 반도체층(20) 위의 SiO2를 제거할 수 있다. 그런 다음, 도 6h에 도시된 바와 같이, 적절한 용액(solvent)을 이용하여 마스크(PR1) 위의 제1절연층(41)을 마스크(PR1)와 함께 제거한다. 그러면, 고저항 반도체층(20)이 노출된다. 노출된 고저항 반도체층(20) 위에 도전물질을 디포지트한다. 도전물질로서는 저저항 반도체층(10)과 동일한 물질, 또는 고저항 반도체층(20)과 양호한 오믹 접촉성(ohmic contact)을 갖는 금속물질이 채용될 수 있다. 이하에서는 도전물질로서, 저저항 반도체층(10)과 동일한 물질, 즉 n형 불순물이 고농도로 도핑된 실리콘이 채용된 경우를 예로써 설명한다. 노출된 고저항 반도체층(20) 위와 제1절연층(41) 위에 농도 1020/cm3 정도의 n형 불순물과 실리콘을 함께 디포지트한다. 이 공정은 예를 들면 약 550℃ 정도의 온도와 낮은 압력 하에서의 CVD법에 의하여 수행될 수 있다. 이 공정에 의하면, 도 6i에 도시된 바와 같이, 제1졀연층(41)과 노출된 고저항 반도체층(20) 위에 저저항 실리콘층(30a)(30b)이 형성된다. 제1절연층(41) 위의 저저항 실리콘층(30b)은 폴리 실리콘층이다. 반면에, 고저항 실리콘층(20) 위의 저저항 실리콘층(30a)은 에피텍셜한 단결정 실리콘층이 된다.
저저항 실리콘층(30a)을 제외한 나머지 저저항 실리콘층(30b)은 후술하는 전극패드(62)를 형성하기 위한 영역만을 남기고 제거하는 것이 바람직하다. 그러면, 실질적으로 저저항 실리콘층(30a)가 도전층(30)의 역할을 한다.
상기한 바와 같은 공정에 의하여, 저저항 반도체층(10), 고저항 반도체층(20), 및 도전층(30)이 차례로 적층된 수직 구조의 전기장 센서가 제조된다.
다음으로, 전극패드(61)(62)를 형성하는 과정의 일 예를 설명한다. 전극패드(61)(62)를 형성하는 과정은 일반적인 리소그래피 공정과 디포지트 공정에 의하여 수행될 수 있다. 도 6j에 도시된 바와 같이, 전극패드(61)가 형성될 전극영역(60)을 제외한 도전층(30) 위에 마스크(PR2)를 형성한다. 그런 다음, 마스크(PR2)를 이용한 식각공정에 의하여, 전극영역(60)의 저저항 반도체층(30)과 제1절연층(41)을 제거한다. 그런 다음, 마스크(PR2)를 제거하면, 도 6k에 도시된 바와 같이 저저항 반도체층(10)의 일부 노출된 노출영역(10a)이 생긴다. 도 6l에 도시된 바와 같이, 노출영역(10a)의 전극패드(61)가 형성될 영역(60a)과 도전층(30) 위의 전극패드(61)가 형성될 영역(60b)을 제외한 영역에 마스크(PR3)를 형성한다. 마스크(PR3)를 이용하여 예를 들면 Al을 디포지트 하여 전극패드(61)(62)를 형성하고, 마스크(PR3)를 제거한다. 그러면, 도 6m에 도시된 바와 같이, 전극패드(61)(62)가 형성된 전기장센서를 얻을 수 있다.
다음으로, 도면으로 도시되지는 않았지만, 도전층(30) 위에 제2절연층(42)을 디포지트 하고, 그 위에 Al, Ag, Au, Pt 등의 금속을 디포지트 하여 쓰기 전극(50)을 형성한다. 이 공정은 통상의 리소그래피에 의한 마스킹과 디포지트 공정 및 마 스크를 제거하는 공정에 의하여 수행될 수 있음을 당업자라면 이해할 수 있을 것이다.
상술한 바와 같은 공정에 의하여, 도 1 및 도 2에 도시된 바와 같은 전기장센서가 얻어진다.
전기장 센서를 제조하는 방법의 변형된 실시예를 설명한다. 이하에서, 역시 저저항 반도체층(10)과 고저항 반도체층(20)이 실리콘을 베이스 물질로 하는 n형 반도체 물질층인 경우에 대하여 설명한다.
본 변형예에 따른 제조방법도, 도 6a에 도시된 바와 같이, 최상층에, 그 하부영역(12)과 절연되고, n형 불순물이 고농도로 도핑된 저저항 반도체층(10)이 형성된 기판(13)으로부터 시작된다. 도 7a에 도시된 바와 같이, 저저항 반도체층(10) 위에 예를 들면, SiO2, Si3N4 등의 절연물질을 디포지트하여 제1절연층(41)을 형성한다. 제1절연층(41)은 고저항 실리콘층인 저저항 반도체층(10)을 산화시켜 SiO2를 형성함으로써 형성될 수도 있다. 제1절연층(41)의 두께는 예를 들면 약 100nm 정도이다.
다음으로, 도 7b에 도시된 바와 같이, 제1절연층(41) 위의 센싱영역을 제외한 영역에 마스크(PR4)를 형성한다. 이 공정은 예를 들면 전자빔 리소그래피법에 의하여 포토 레지스트를 제1절연층(41) 위에 적층함으로써 수행될 수 있다. 그런 다음, 식각공정에 의하여, 마스킹되지 않은 제1절연층(41)을 제거한다. 그러면, 도 7c에 도시된 바와 같이, 저저항 반도체층(10)의 일부가 노출된다.
다음으로, 마스크(PR4)를 제거하고, 제1절연층(41) 위와 노출된 저저항 반도체층(10) 위에 농도 1015/cm3 정도의 n형 불순물과 실리콘을 수 내지 수십 나노미터 정도의 두께로 디포지트하여 고저항 반도체층(20)(20a)을 형성한다. 이 공정은 예를 들면 약 550℃ 정도의 온도와 낮은 압력 하에서의 화학적 기상증착법(CVD: chemical vapor deposition)에 의하여 수행될 수 있다. CVD공정에 의하면, n형 불순물의 도핑 농도를 매우 정밀하게 효과적으로 제어할 수 있다. 도 7d에 도시된 바와 같이, 제1절연층(41) 위의 고저항 반도체층(20a)은 폴리 실리콘층이다. 반면에, 이 공정에서 저저항 반도체층(10)이 템플레이트로 작용되기 때문에, 고저항 반도체층(20)은 저저항의 반도체층(10) 위에서 에피텍셜 성장된 단결정 구조의 실리콘층이 된다. 따라서, 좋은 반도체적 특성을 가진 고저항 반도체층(20)을 얻을 수 있다.
고저항 반도체층(20)(20a)을 형성하는 공정을 수행하기 전에, 저저항 반도체층(10) 위의 산화물, 특히 SiO2를 제거하기 위한 공정이 수행될 수 있다. 예를 들면, 제1절연층(41)이 형성된 기판(13)을 10%의 HF를 포함하는 물(H2O)에 약 30초 정도 담구어, 노출된 저저항 반도체층(10) 위의 SiO2를 제거할 수 있다. 이 공정은 마스크(PR4)를 제거하기 전 또는 후에 수행될 수 있다.
다음으로, 도 7e에 도시된 바와 같이, 제1절연층(41) 위의 고저항 반도체층(20a)을 제거한다. 물론 이 때에 고저항 반도체층(20)도 일부 제거될 수 있다. 이 공정은 예를 들면 화학적 기계적 폴리싱(CMP: chemical-mechanical-polishing) 공정에 의하여 수행될 수 있다. 이때, 제1절연층(41)의 일부가 제거될 때까지 폴리싱 공정을 수행하여 확실하게 고저항 반도체층(20a)을 제거한다.
다음으로, 도전물질을 디포지트하여 도전층(30)을 형성하는 공정이 수행된다. 도전물질로서는 저저항 반도체층(10)과 동일한 물질, 또는 고저항 반도체층(20)과 양호한 오믹 접촉성(ohmic contact)을 갖는 금속물질이 채용될 수 있다. 이하에서는 도전물질로서, 저저항 반도체층(10)과 동일한 물질, 즉 n형 불순물이 고농도로 도핑된 실리콘이 채용된 경우를 예로써 설명한다. 노출된 고저항 반도체층(20) 위와 제1절연층(41) 위에 농도 1020/cm3 정도의 n형 불순물과 실리콘을 함께 디포지트한다. 이 공정은 예를 들면 약 550℃ 정도의 온도와 낮은 압력 하에서의 CVD법에 의하여 수행될 수 있다. 이 공정에 의하면, 도 7f에 도시된 바와 같이, 제1졀연층(41)과 노출된 고저항 반도체층(20) 위에 저저항 반도체층(30a)(30b)이 형성된다. 제1절연층(41) 위의 저저항 반도체층(30b)은 폴리 실리콘층이다. 반면에, 고저항 반도체층(20) 위의 저저항 반도체층(30a)은 에피텍셜한 단결정 실리콘층이다. 저저항 반도체층(30a)을 제외한 나머지 저저항 반도체층(30b)은 후술하는 전극패드(62)를 형성하기 위한 영역만을 남기고 제거하는 것이 바람직하다. 그러면, 실질적으로 저저항 반도체층(30a)가 도전층(30)의 역할을 한다.
도전층(30)을 형성하는 공정을 수행하기 전에, 고저항 반도체층(20) 위의 산화물, 특히 SiO2를 제거하기 위한 공정이 수행될 수 있다. 이 공정은 예를 들어, 10%의 HF를 포함하는 물(H2O)에 고저항 반도체층(20)과 제1절연층(41)이 적층된 기 판(13)을 약 30초 정도 담구어, 고저항 반도체층(20) 위의 SiO2를 제거할 수 있다.
이후에는 도 6j 내지도 6m에 도시된 전극패드(61)(62)를 형성하는 공정과, 쓰기전극(50)을 형성하는 공정이 수행된다.
상술한 바와 같은 공정에 의하여, 도 1 및 도 2에 도시된 바와 같은 에피텍셜한 수직구조를 가지는 박막 형태의 전기장센서가 얻어진다.
상술한 제조방법에 의하면, CVD법에 의한 디포지트 및 리소그래피에 의한 식각공정에 의하여 저저항 반도체층(10)의 일부 영역에 고저항 반도체층(20)이 형성된다. 이와 같은 제조방법에 의하면, 고저항 반도체층(20)의 크기, 즉 센싱영역의 크기가 매우 정밀하게 조절될 수 있다. 고저항 반도체층(20)은 전기장 검출의 핵심영역으로서, 불순물의 도핑농도가 정밀하게 조절되어야 한다. CVD법에 의한 디포지트 공정에 의하면, 도핑농도의 정밀한 조절이 가능하여 우수한 반도체적 성질을 갖는 고저항 반도체층(20)을 형성할 수 있다.
대별되는 예로서, 도 3b에 도시된 바와 같은 수평구조의 전기장 센서의 경우에는 예를 들면 실리콘 웨이퍼 상의 고저항 반도체 영역(102)을 마스킹하고, 실리콘 웨이퍼에 불순물을 고농도로 도핑한다. 그러면, 저저항 반도체 영역(101)과 도전 영역(102)이 형성된다. 그런 후에 어닐링 공정을 수행하여 저저항 반도체 영역(101)과 도전 영역(102)의 불순물을 확산시킨다. 이에 의하여 저저항 반도체 영역(101)과 도전 영역(102) 사이에 고저항 반도체 영역(102)이 형성된다. 이와 같은 확산공정은 비교적 고온에서 수행된다. 또 확산공정에 의하여 고저항 반도체 영 역(102)을 형성하는 방법에 따르면, 고저항 반도체 영역(102)의 불순물 농도를 정밀하게 조절하는 것이 용이하지 않다.
그러나, 상술한 바와 같이, 본 발명에 따른 제조방법에 따르면, 고저항 반도체층(20)을 형성하는 과정에서 확산공정이 필요치 않기 때문에 고온 공정이 불필요하며, CVD법에 의하면 정밀한 불순물 농도 제어가 가능하다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명에 따른 전기장 센서의 일 실시예의 사시도.
도 2는 도 1에 도시된 본 발명에 따른 전기장 센서의 일 실시예의 단면도.
도 3a는 도 1에 도시된 본 발명에 따른 전기장 센서의 쉴드효과를 설명하는 도면.
도 3b는 수평구조의 전기장 센서에 의한 쉴드효과를 설명하는 도면.
도 4는 쉴드효과에 의한 전이특성을 보여주는 도면.
도 5는 본 발명에 따른 저장장치의 일 실시예의 개략적인 구성도.
도 6a 내지 도 6m는 본 발명에 따른 전기장 센서의 제조방법의 일 실시예를 보여주는 도면들.
도 7a 내지 도 7f는 본 발명에 따른 전기장 센서의 제조방법의 일 변형예를 보여주는 도면들.
도 8a, 도 8b는 기판의 제조방법의 일 예를 보여주는 도면들.
도 9는 기판의 제조방법의 다른 예를 보여주는 도면들.
<도면의 주요 부분에 대한 부호의 설명>
1......전기 도메인 2......검출체
10......저저항 반도체층 11......절연층
13......기판 20.....고저항 반도체층
30......도전층 41......제1절연층
42......제2절연층 50......쓰기 전극

Claims (20)

  1. 최상층에 불순물이 고농도로 도핑된 저저항 반도체층이 마련된 기판;
    상기 저저항 반도체층 위의 일부 영역에 위치되며, 불순물이 저농도로 도핑된 고저항 반도체층;
    상기 고저항 반도체층 위에 위치되는 도전층;을 포함하여, 상기 저저항 반도체층, 고저항 반도체층, 및 도전층을 통하여 흐르는 전류의 변화에 의하여 전기장의 변화를 검출하는 수직구조의 전기장 센서.
  2. 제1항에 있어서,
    상기 저저항 반도체층은 그 하부의 상기 기판을 형성하는 물질과 절연된 것을 특징으로 하는 수직구조의 전기장 센서.
  3. 제1항에 있어서,
    상기 저저항 반도체층 위의 상기 고저항 반도체층이 형성된 영역 이외의 영역에 위치되는 제1절연층;을 더 구비하는 것을 특징으로 하는 수직구조의 전기장 센서.
  4. 삭제
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    제2절연층을 사이에 두고 상기 고저항 반도체층 위에 형성되는 쓰기 전극;을 더 구비하는 수직구조의 전기장 센서.
  6. 강유전성 기록매체;
    상기 기록매체의 전기도메인의 분극전압에 의한 전기장의 세기에 따른 전류의 변화에 의하여 상기 기록매체의 정보를 읽어들이는 전기장 센서;를 포함하며,
    상기 전기장센서는,
    최상층에 불순물이 고농도로 도핑된 저저항 반도체층이 마련된 기판;
    상기 저저항 반도체층 위의 일부 영역에 위치되며, 불순물이 저농도로 도핑된 고저항 반도체층;
    상기 고저항 반도체층 위에 위치되는 도전층;을 포함하며,
    상기 저저항 반도체층, 고저항 반도체층, 및 도전층이 상기 기록매체와 상기 전기장 센서의 상대적인 이동방향으로 위치되는 것을 특징으로 하는 저장장치.
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  11. 최상층에, 그 하부영역과 절연되고, 불순물이 고농도로 도핑된 저저항 반도체층이 형성된 기판을 준비하는 단계;
    상기 저저항 반도체층 위의 일부 영역에 불순물이 저농도로 도핑된 고저항 반도체층을 형성하는 단계;
    상기 고저항 반도체층 위에 도전층을 형성하는 단계;를 포함하는 수직구조의 전기장 센서 제조방법.
  12. 제11항에 있어서, 상기 저저항 반도체층 위의 일부 영역에 상기 고저항 반도체층을 형성하는 단계는,
    저농도의 불순물과 상기 저저항 반도체층의 베이스 물질과 동일한 물질을 에피텍셜 디포지트하여 상기 저저항 반도체층 위에 고저항 반도체층을 형성하는 단계;
    상기 일부 영역에 대응되는 상기 고저항 반도체층 위에 마스크를 형성하는 단계;
    상기 마스크를 이용하여 상기 일부 영역 이외의 상기 고저항 반도체층을 상기 저저항 반도체층이 노출될 때까지 식각하는 단계;를 포함하는 것을 특징으로 하는 수직구조의 전기장 센서 제조방법.
  13. 제11항에 있어서, 상기 저저항 반도체층 위의 일부 영역에 상기 고저항 반도체층을 형성하는 단계는,
    상기 저저항 반도체층 위에 상기 저저항 반도체 물질의 베이스 물질과 동일한 물질을 에피텍셜 디포지트하는 단계;
    상기 디포지트된 물질층에 불순물을 저농도로 주입하여 고저항 반도체층을 형성하는 단계;
    상기 일부 영역에 대응되는 상기 고저항 반도체층 위에 마스크를 형성하는 단계;
    상기 마스크를 이용하여 상기 일부 영역 이외의 상기 고저항 반도체층을 상 기 저저항 반도체층이 노출될 때까지 식각하는 단계;를 포함하는 것을 특징으로 하는 수직구조의 전기장 센서 제조방법.
  14. 제12항 또는 제13항에 있어서, 상기 도전층을 형성하는 단계는,
    상기 마스크 위 및 상기 노출된 저저항 반도체층 위에 제1절연층을 형성하는 단계;
    상기 마스크 상의 제1절연층 및 상기 마스크를 제거하여 상기 고저항 반도체층을 노출시키는 단계;
    노출된 상기 고저항 반도체층 상에 도전물질을 디포지트하여 상기 도전층을 형성하는 단계;를 포함하는 것을 특징으로 하는 수직구조의 전기장 센서 제조방법.
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  17. 제11항에 있어서, 상기 저저항 반도체층 위의 일부 영역에 상기 고저항 반도 체층을 형성하는 단계는,
    상기 저저항 반도체층 위에 제1절연층을 형성하는 단계;
    상기 일부 영역을 제외한 상기 제1절연층 위에 마스크를 형성하는 단계;
    상기 마스크를 이용하여 상기 일부 영역 내의 상기 제1절연층을 식각하여 상기 저저항 반도체층을 노출시키는 단계;
    상기 마스크를 제거하는 단계;
    상기 노출된 저저항 반도체층 및 상기 제1절연층 위에 저농도의 불순물과 반도체물질을 디포지트하여 고저항 반도체층을 형성하는 단계;
    상기 일부 영역 이외의 영역에서 상기 제1절연층이 노출될 때까지 상기 고저항 반도체층을 제거하는 단계;를 포함하는 것을 특징으로 하는 수직구조의 전기장 센서 제조방법.
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CN112505438B (zh) * 2020-11-26 2021-12-07 清华大学 基于静电力和压阻效应的微型电场传感器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10320721A (ja) 1997-03-18 1998-12-04 Toshiba Corp 磁気抵抗効果ヘッド
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6477132B1 (en) * 1998-08-19 2002-11-05 Canon Kabushiki Kaisha Probe and information recording/reproduction apparatus using the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10320721A (ja) 1997-03-18 1998-12-04 Toshiba Corp 磁気抵抗効果ヘッド
JP2002176165A (ja) 2000-12-06 2002-06-21 Tokin Corp 半導体磁気センサ

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