KR101190920B1 - 적층 반도체 패키지 및 그 제조 방법 - Google Patents

적층 반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR101190920B1
KR101190920B1 KR20100101546A KR20100101546A KR101190920B1 KR 101190920 B1 KR101190920 B1 KR 101190920B1 KR 20100101546 A KR20100101546 A KR 20100101546A KR 20100101546 A KR20100101546 A KR 20100101546A KR 101190920 B1 KR101190920 B1 KR 101190920B1
Authority
KR
South Korea
Prior art keywords
semiconductor die
wiring board
cavity
via hole
wiring
Prior art date
Application number
KR20100101546A
Other languages
English (en)
Other versions
KR20120040039A (ko
Inventor
정진욱
Original Assignee
하나 마이크론(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하나 마이크론(주) filed Critical 하나 마이크론(주)
Priority to KR20100101546A priority Critical patent/KR101190920B1/ko
Publication of KR20120040039A publication Critical patent/KR20120040039A/ko
Application granted granted Critical
Publication of KR101190920B1 publication Critical patent/KR101190920B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 적층 반도체 패키지 및 그 제조 방법에 관한 것으로, 배선기판에 한쌍의 반도체 다이를 페이스 업-다운 형태로 내장하여 배선 및 공정을 간소화하면서도 배선기판에 내장되는 반도체 다이의 수를 증가시켜 패키지 전체 두께를 감소시킬 수 있는 적층 반도체 패키지 그 제조 방법을 제공한다. 이를 위한 본 발명은 상면에 캐비티가 형성된 제 1 배선기판; 상기 캐비티에 플립칩(flip-chip) 본딩되는 제 1 반도체 다이; 상기 제 1 반도체 다이 상에 페이스-업(face-up)으로 실장되는 제 2 반도체 다이; 상기 캐비티에 충진되는 수지부; 및 적어도 하나의 반도체 다이를 포함하며 상기 제 1 배선기판 및 상기 제 2 반도체 다이와 솔더볼을 통하여 전기적으로 연결되도록 적층되는 상부 패키지;를 포함하는 것을 특징으로 한다. 상기와 같은 구성에 의해 본 발명은 패키지 전체 두께를 감소시키면서도 공정을 단순화시킬 수 있는 효과가 있다.

Description

적층 반도체 패키지 및 그 제조 방법{Stacked semiconductor package and method of manufacturing thereof}
본 발명은 적층 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히, 배선기판에 한쌍의 반도체 다이를 페이스 업-다운 형태로 내장하여 배선 및 공정을 간소화하면서도 배선기판에 내장되는 반도체 다이의 수를 증가시켜 패키지 전체 두께를 감소시킬 수 있는 적층 반도체 패키지 그 제조 방법에 관한 것이다.
최근의 반도체 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 반도체 패키지 기술은 반도체 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package) 및 POP(Package on Package) 등과 같은 방식을 사용하는 추세이다.
이와 같은 반도체 패키지는 용량의 증가를 위하여 적층되는 반도체 다이의 수가 증가되고 있으나 반도체 다이를 단순 적층하는 경우에는 적층 수가 증가할수록 패키지 전체 두께가 증가하므로 제품의 경박단소화를 달성하지 못하는 경향이 있다. 이를 해결하기 위하여 반도체 패키지의 용량을 증가시키면서도 패키지 전체의 두께는 축소될 것이 요구되고 있다.
이에 대한 해결책으로서 하부에 적층되는 패키지의 경우 배선기판(PCB) 내부에 반도체 다이를 내장하는 임베디드(embedded) PCB가 등장하게 되었는데, 이는 적층되는 반도체 다이를 배선기판 내부에 내장함으로써 그에 대응하는 적층 두께를 감소시키므로 전제 패키지의 두께를 감소시킬 수 있다.
또한, 반도체 다이가 배선기판 내부에 내장됨으로써 해당 반도체에 대한 배선이 배선기판의 내부배선으로 대체될 수 있어 전체적인 배선이 단순화되고 짧아짐으로써 제품 성능이 향상될 수 있다.
그러나, 이와 같은 종래의 임베디드 PCB를 이용한 반도체 패키지는 배선기판 내에 내장되는 반도체 다이의 수가 제한적이며, 배선기판의 제조 공정이 복잡하고, 일부 와이어 본딩이 생략되어 배선이 단순화되지만, 배선기판 내부에서의 배선은 오히려 복잡하게 구성되는 문제점이 있다.
상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 배선을 간소화 시키는 동시에 배선기판 내에 내장되는 반도체 칩의 수를 증가시켜 패키지 전체 두께를 감소시킬 수 있는 적층 반도체 패키지 및 그 제조 방법을 제공하고자 한다.
위와 같은 과제를 해결하기 위한 본 발명은 상면에 캐비티가 형성된 제 1 배선기판; 상기 캐비티에 플립칩(flip-chip) 본딩되는 제 1 반도체 다이; 상기 제 1 반도체 다이 상에 페이스-업(face-up)으로 실장되는 제 2 반도체 다이; 상기 캐비티에 충진되는 수지부; 및 적어도 하나의 반도체 다이를 포함하며 상기 제 1 배선기판 및 상기 제 2 반도체 다이와 솔더볼을 통하여 전기적으로 연결되도록 적층되는 상부 패키지;를 포함하고, 상기 제 1 배선기판은 배선 단자와 제 1 비어홀이 형성된 상측 배선기판과, 캐비티 또는 관통홀을 형성하여 수동 소자를 삽입한 중간 배선기판과 및 제 2 비어홀과 외부 단자가 형성된 하측 배선 기판을 포함하여 빌드업 하고, 상기 배선 단자, 상기 제 1 비어홀, 수동 소자, 상기 제 2 비어홀 및 외부 단자는 서로 전기적으로 연결되는 것을 특징으로 한다.
본 발명의 다른 양태에 따른 적층 반도체 패키지는 상면에 캐비티가 형성된 제 1 배선기판; 상기 캐비티에 플립칩 본딩되는 제 1 반도체 다이; 상기 제 1 반도체 다이 상에 페이스-업으로 실장되는 제 2 반도체 다이; 상기 캐비티에 충진되는 수지부; 상기 제 1 배선기판 및 상기 제 2 반도체 다이 상에 적층되며 상기 제 2 반도체 다이와 제 1 솔더볼을 통하여 전기적으로 연결되는 제 2 배선기판; 및 적어도 하나의 반도체 다이를 포함하며 상기 제 2 배선기판과 제 2 솔더볼을 통하여 전기적으로 연결되도록 적층되는 상부 패키지;를 포함하고, 상기 제 1 배선기판은 배선 단자와 제 1 비어홀이 형성된 상측 배선기판과, 캐비티 또는 관통홀을 형성하여 수동 소자를 삽입한 중간 배선기판과 및 제 2 비어홀과 외부 단자가 형성된 하측 배선 기판을 포함하여 빌드업 하고, 상기 배선 단자, 상기 제 1 비어홀, 수동 소자, 상기 제 2 비어홀 및 외부 단자는 서로 전기적으로 연결되는 것을 특징으로 한다.
바람직하게는 상기 제 2 반도체 다이 상에 형성되는 재배선층을 추가로 포함할 수 있다.
바람직하게는 상기 제 2 반도체 다이의 하면에 형성되는 접착층을 추가로 포함할 수 있다.
삭제
바람직하게는 상기 상부 패키지는 상기 적어도 하나의 반도체 다이가 적층되는 제 3 배선기판과, 상기 적어도 하나의 반도체 다이를 밀봉하는 몰딩부를 추가로 포함할 수 있다.
바람직하게는 상기 상부 패키지는 상기 적어도 하나의 반도체 다이가 페이스-업으로 적층되는 멀티칩 패키지일 수 있다.
바람직하게는 상기 상부패키지는 상기 제 3 배선기판 상에 플립칩 본딩되는 제 3 반도체 다이와, 상기 제 3 반도체 다이 상에 페이스-업으로 적층되는 제 4 반도체 다이를 포함할 수 있다.
본 발명의 또 다른 양태에 따른 적층 반도체 패키지 제조 방법은 제 1 배선기판을 준비하는 단계; 상기 제 1 배선기판의 상면에 캐비티를 형성하는 단계; 상기 캐비티에 제 1 반도체 다이를 플립칩 본딩하는 단계; 상기 제 1 반도체 다이 상에 제 2 반도체 다이를 페이스-업으로 적층하는 단계; 상기 캐비티에 수지를 충진하는 단계; 및 적어도 하나의 반도체 다이를 포함하는 상부 패키지를 상기 제 1 배선기판 및 상기 제 2 반도체 다이 상에 솔더볼을 통하여 전기적으로 연결되도록 적층하는 단계;를 포함하고, 상기 제 1 배선기판을 준비하는 단계는, 배선 단자와 제 1 비어홀이 형성된 상측 배선기판과, 캐비티 또는 관통홀을 형성하여 수동 소자를 삽입한 중간 배선기판과 및 제 2 비어홀과 외부 단자가 형성된 하측 배선 기판을 빌드업 하고, 상기 배선 단자, 상기 제 1 비어홀, 수동 소자, 상기 제 2 비어홀 및 외부 단자는 서로 전기적으로 연결되도록 마련하는 것을 특징으로 한다.
본 발명의 또 다른 양태에 따른 적층 반도체 패키지 제조 방법은 제 1 배선기판을 준비하는 단계; 상기 제 1 배선기판의 상면에 캐비티를 형성하는 단계; 상기 캐비티에 제 1 반도체 다이를 플립칩 본딩하는 단계; 상기 제 1 반도체 다이 상에 제 2 반도체 다이를 페이스-업으로 적층하는 단계; 상기 캐비티에 수지를 충진하는 단계; 상기 제 1 배선기판 및 상기 제 2 반도체 다이 상에 상기 제 2 반도체 다이와 제 1 솔더볼을 통하여 전기적으로 연결되도록 제 2 배선 기판을 형성하는 단계; 및 적어도 하나의 반도체 다이를 포함하는 상부 패키지를 상기 제 2 배선기판 과 제 2 솔더볼을 통하여 전기적으로 연결되도록 적층하는 단계;를 포함하고, 상기 제 1 배선기판을 준비하는 단계는, 배선 단자와 제 1 비어홀이 형성된 상측 배선기판과, 캐비티 또는 관통홀을 형성하여 수동 소자를 삽입한 중간 배선기판과 및 제 2 비어홀과 외부 단자가 형성된 하측 배선 기판을 빌드업 하고, 상기 배선 단자, 상기 제 1 비어홀, 수동 소자, 상기 제 2 비어홀 및 외부 단자는 서로 전기적으로 연결되도록 마련하는 것을 특징으로 한다.
바람직하게는 상기 준비 단계는 상기 제 1 배선기판에 수동 소자를 내장할 수 있다.
바람직하게는 상기 제 2 반도체 다이 적층 단계 이전에 상기 제 2 반도체 다이에 재배선층을 형성하는 단계를 추가로 포함할 수 있다.
바람직하게는 상기 제 2 반도체 다이 적층 단계는 상기 제 2 반도체 다이를 접착제로 접착할 수 있다.
바람직하게는 상기 상부 패키지는 상기 적어도 하나의 반도체 다이가 페이스-업으로 적층되는 멀티칩 패키지일 수 있다.
본 발명에 따른 적층 반도체 패키지 및 그 제조 방법은 한쌍의 반도체 다이를 페이스 업-다운 형태로 내장하여 배선을 간소화하는 동시에 배선기판에 내장되는 반도체의 수를 증가시킴으로써, 패키지 전체 두께를 감소시키면서도 공정을 단순화할 수 있는 효과가 있다.
도 1은 본 발명의 제 1 실시예에 따른 적층 반도체 패키지의 단면도이고,
도 2는 도 1의 변형예를 나타낸 단면도이며,
도 3은 본 발명의 제 1 실시예에 따른 적층 반도체 패키지 제조 과정을 나타낸 단면도이고,
도 4는 본 발명의 제 2 실시예에 따른 적층 반도체 패키지의 단면도이며,
도 5는 본 발명의 제 2 실시예에 따른 적층 반도체 패키지 제조 과정을 나타낸 단면도이다.
이하, 본 발명을 바람직한 실시예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것은 아니다.
먼저, 도 1을 참조하여 본 발명의 제 1 실시예에 따른 적층 반도체 패키지를 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 적층 반도체 패키지의 단면도이다.
적층 반도체 패키지(10)는 PoP(Package-on-Package) 패키지의 변형예로서, 한쌍의 반도체 다이(120,130)가 페이스 업-다운(face up-down) 형태로 내장된 임베디드 기판(100)과 임베디드 기판(100) 상에 적층되며 적어도 하나의 반도체 다이(220,230)가 실장된 상부 패키지(200)를 포함한다.
임베디드 기판(100)은 상면에 캐비티(118)가 형성된 제 1 배선기판(110)과, 캐비티(118)에 실장되는 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)와, 제 1 배선기판(110) 내부에 내장되는 수동소자(150)를 포함한다.
제 1 배선기판(110)은 상부 패키지(200)와 연결되기 위한 제 1 배선단자(112)가 형성되는 상측 배선기판(110a)과, 제 1 솔더볼(160)을 통하여 외부와 접속하기 위한 제 1 외부단자(116)가 형성되는 하측 배선기판(110c)과, 상측 배선기판(110a)과 하측 배선기판(110c) 사이에 배치되며 제 1 비어홀(114)을 통하여 전기적으로 연결되는 중간 배선기판(110b)을 포함하는 다층 인쇄회로 기판이다.
여기서, 제 1 비어홀(114)은 상측 배선기판(110a), 중간 배선기판(110b) 및 하측 배선기판(110c) 사이를 관통하는 홀로 이루어지며 홀 내부는 도전성 페이스트가 충전된다.
또한, 제 1 배선기판(110)은 그 중앙부에 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)를 실장하기 위한 캐비티(118)가 형성되는데, 이러한 캐비티(118)는 적층되는 반도체 다이의 실장공간을 충분히 확보하기 위하여 상측 배선기판(110a)로부터 하측 배선기판(110c)까지의 깊이로 형성하며, 바람직하게는 제 2 반도체 다이(130)의 상면이 제 1 배선기판(110)의 상면과 일치하도록 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)의 두께와 유사한 깊이로 형성된다.
본 실시예에서는 제 1 배선기판(110)이 다층으로 이루어지는 것으로 설명하였으나, 반도체 다이(120,130)의 배선에 따라 단층으로 이루어질 수 있다. 즉, 제 1 배선기판(110)은 그 상면에 상부 패키지(200)와 전기적으로 연결되는 제 1 배선단자(112)가 형성되고, 그 하면에 제 1 솔더볼(130)을 통하여 외부와 접속하기 위한 제 1 외부단자(116)가 형성되며, 제 1 배선단자(112)와 제 1 외부단자(116)가 제 1 비어홀(114)을 통하여 전기적으로 연결되는 단층 인쇄회로 기판일 수 있다.
제 1 반도체 다이(120)는 제 1 배선기판(110)의 하측 배선기판(110c) 상에 솔더볼(122)을 통하여 플립칩 본딩(flip-chip) 본딩된다. 즉, 제 1 반도체 다이(120)는 페이스-다운으로 하측 배선기판(110c) 상에 적층되는데, 칩 패드가 제 1 솔더볼(122)을 통하여 제 1 배선기판(110)의 제 1 외부단자(116)와 전기적으로 연결된다.
제 2 반도체 다이(130)는 제 1 반도체 다이(120) 상에 페이스-업으로 실장되는데, 제 1 다이패드(132)가 제 1 배선기판(110)의 상면을 향하도록 배치되며, 제 2 반도체 다이(130)의 하면은 제 1 접착층(134)이 형성된다. 여기서, 제 1 접착층(134)은 액상 또는 필름 형태로 이루어질 수 있으며, 제 1 배선기판(110)의 상면과 제 2 반도체 다이(130)의 상면이 일치하도록 형성된다.
본 실시예에서는 제 2 반도체 다이(130)가 베어(bare) 상태로 실장되는 것으로 설명하였지만, 상부 패키지(200)에 전기적으로 연결되기 위하여 제 1 다이패드(132)의 위치가 변경되고, 제 3 솔더볼(250)의 크기와 일치시키기 위하여 제 1 다이패드(132)의 크기가 변경되도록 제 2 반도체 다이(130) 상에 재배선층을 형성할 수도 있다.
수지부(140)는 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)가 실장된 캐비티(118)를 밀봉하도록 충진되는데, 제 1 배선기판(110)의 상측 배선기판(110a)의 상면과 동일한 높이까지 충진된다.
수동소자(150)는 제 1 배선기판(110) 내부의 일층에 형성되는데, 예를 들면, 중간 배선기판(110b)에 실장 또는 내장된다. 이러한 수동소자(150)는 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)와 관련된 저항(R), 인덕터(L), 커패시터(C)일 수 있다.
본 실시예에서는 제 1 배선기판(110) 내에 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)와 관련된 수동소자(150)가 내장되는 것으로 설명하였지만, 필요에 따라 수동소자(150)가 내장되지 않을 수도 있다.
상부 패키지(200)는 적어도 하나의 반도체 다이를 포함하며 제 1 배선기판(110) 및 제 2 반도체 다이(130)와 제 3 솔더볼(250)을 통하여 전기적으로 연결되도록 적층되는데, 배선이 형성되는 제 3 배선기판(210)과, 제 3 배선기판(210)에 실장되는 제 3 반도체 다이(220) 및 제 4 반도체 다이(230)와, 제 3 배선기판(210)의 상면 전체를 몰딩하는 몰딩부(240)를 포함한다.
제 3 배선기판(210)은 제 3 반도체 다이(220)와 전기적으로 연결되는 제 2 배선단자(212)와, 제 2 배선단자(212)와 제 2 외부단자(216)를 전기적으로 연결하는 제 2 비어홀(214)과, 제 3 솔더볼(250)을 통하여 제 1 배선기판(110)과 접속하기 위한 제 2 외부단자(216)를 포함한다. 여기서, 제 2 비어홀(214)은 제 2 배선단자(212)와 제 2 외부단자(216)를 관통하는 홀로 이루어지며 홀 내부는 도전성 페이스트가 충전된다.
상부 패키지(200)는 적어도 하나의 반도체 다이가 페이스-업으로 적층되는 멀티칩 패키지일 수 있는데, 도 1에 도시된 바와 같이, 제 3 반도체 다이(220) 및 제 4 반도체 다이(230)가 제 3 배선기판(210)에 페이스-업의 계단 형태로 적층된다.
보다 상세하게는 제 3 반도체 다이(220)는 제 3 배선기판(210) 상에 페이스-업 형태로 적층되며, 제 2 다이 패드(222) 및 제 1 본딩 와이어(226)를 통하여 제 3 배선기판(210)에 전기적으로 연결된다. 이러한 제 3 반도체 다이(220)의 하면은 제 2 접착층(224)이 형성되는데, 이러한 제 2 접착층(224)은 액상 또는 필름 형태로 이루어질 수 있다.
제 4 반도체 다이(230)는 제 3 반도체 다이(220) 상에 페이스-업의 계단 형태로 적층되며, 제 3 다이 패드(232) 및 제 2 본딩 와이어(236)를 통하여 제 3 배선기판(210)에 전기적으로 연결된다. 이러한 제 4 반도체 다이(230)의 하면은 제 3 접착층(234)이 형성되는데, 이러한 제 3 접착층(234)은 액상 또는 필름 형태로 이루어질 수 있다.
본 실시예에서는 상부 패키지(200)가, 도 1에 도시된 바와 같이, 계단형태로 다수 적층되는 멀티칩 패키지인 것으로 설명하였으나, 이에 제한되지 않고 단일 패키지로서 단일칩 또는 3단 이상으로 임의의 형태로 적층될 수도 있다.
몰딩부(240)는 반도체 다이(220,230) 및 본딩 와이어(226,236)를 외부의 영향으로부터 보호하기 위하여 제 3 반도체 다이(220) 및 제 4 반도체 다이(230)를 완전히 덮도록 몰딩된다.
이와 같은 구성에 의해 적층 반도체 패키지(10)는 한쌍의 반도체 다이(120,130)를 페이스 업-다운 형태로 서로 접합하여 제 1 배선기판(110)에 매립시킴으로써 간단한 공정에 의해 PoP 패키지 전체 두께를 경감시킬 수 있다.
도 2는 도 1의 변형예를 나타낸 단면도이다.
적층 반도체 패키지(20)는 제 3 반도체 다이(320)가 제 3 배선기판(210) 상에 플립칩 본딩되는 상부 패키지(200)를 제외하면 도 1의 적층 반도체 패키지(10)의 구성과 동일하므로 여기서는 그에 대한 구체적인 설명은 생략한다.
상부 패키지(200)는 배선이 형성되는 제 3 배선기판(210)과, 제 3 배선기판(210) 상에 플립칩 본딩되는 제 3 반도체 다이(320)와, 제 3 반도체 다이(320) 상에 적층되는 제 4 반도체 다이(230)와, 제 3 배선기판(210)의 상면 전체를 몰딩하는 몰딩부(240)를 포함한다.
제 3 반도체 다이(320)는 제 3 배선기판(210) 상에 솔더볼(322)을 통하여 플립칩 본딩된다. 즉, 제 3 반도체 다이(320)는 페이스-다운으로 제 3 배선기판(210) 상에 적층되는데, 칩 패드가 솔더볼(322)을 통하여 제 3 배선기판(210)의 제 2 외부단자(216)와 전기적으로 연결된다.
제 4 반도체 다이(230)는 제 3 반도체 다이(320) 상에 페이스-업의 계단 형태로 적층되며, 제 3 다이패드(232) 및 제 2 본딩 와이어(236)를 통하여 제 3 배선기판(210)에 전기적으로 연결된다.
도 2에서는 제 3 반도체 다이(320)가 제 4 반도체 다이(230)보다 큰 경우를 예로 설명하였지만, 플립칩 본딩된 제 3 반도체 다이(320) 상에 제 3 접착층(234)을 통하여 적층되는 제 4 반도체 다이(230)는 제 3 반도체 다이(320)와 동일 크기이거나 보다 큰 것일 수 있다.
본 실시예에서는 제 3 반도체 다이(320)가 베어 상태로 적층되는 것으로 설명하였지만, 제 3 배선기판(210)의 배선 복잡성을 해소하기 위하여 칩 패드의 위치가 변경되도록 제 3 반도체 다이(320) 상에 재배선층을 형성할 수도 있다.
이하, 도 3을 참조하여 본 발명의 제 1 실시예에 따른 적층 반도체 패키지의 제조 방법을 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 적층 반도체 패키지 제조 과정을 나타낸 단면도이다.
적층 반도체 패키지(10)의 제조 방법은 제 1 배선기판(110)을 준비하는 단계와, 제 1 배선기판(110)의 상면에 캐비티(118)를 형성하는 단계와, 캐비티(118)에 제 1 반도체 다이(120)를 플립칩 본딩하는 단계와, 제 1 반도체 다이(120) 상에 제 2 반도체 다이(130)를 페이스-업으로 적층하는 단계와, 캐비티(118)에 수지를 충진하는 단계와, 적어도 하나의 반도체 다이를 포함하는 상부 패키지(200)를 제 1 배선기판(110) 및 제 2 반도체 다이(130) 상에 제 1 솔더볼(122)을 통하여 전기적으로 연결되도록 적층하는 단계를 포함한다.
보다 상세하게는, 도 3a에 도시된 바와 같이, 제 1 배선기판(110)의 중간 배선기판(110b)에 캐비티 또는 관통홀을 형성하고 이러한 캐비티 또는 관통홀에 수동소자(150)를 삽입한 후, 제 1 배선단자(112) 및 제 1 비어홀(114a)이 형성되는 상측 배선기판(110c)과, 제 1 외부단자(116) 및 제 1 비어홀(114b)이 형성되는 하측 배선기판(110a)을 빌드업(build-up)하여 제 1 배선기판(110)을 형성한다. 여기서, 수동소자(150)를 제 1 배선기판(110)에 내장하는 방법은 이에 제한되지 않고, 수동소자(150)를 제 1 배선기판(110)에 내장할 수 있는 다양한 형태의 제조 방법을 포함한다.
도 3b에 도시된 바와 같이, 제 1 배선기판(110)의 상면의 중앙부에 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)를 실장하기 위한 캐비티(118)를 형성한다. 여기서, 제 1 배선기판(110)에 형성되는 캐비티(118)는 제 1 반도체 다이(120)에 적층되는 제 2 반도체 다이(130)의 상면이 제 1 배선기판(110)의 상면과 일치하도록 제 1 반도체 다이(120)의 두께와 유사한 깊이로 형성되는데, 예를 들면, 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)의 실장공간을 충분히 확보하기 위하여 상측 배선기판(110a)로부터 하측 배선기판(110c)까지의 깊이로 형성된다.
도 3c에 도시된 바와 같이, 제 1 반도체 다이(120)를 제 1 배선기판(110)의 하측 배선기판(110c) 상에 제 1 솔더볼(122)을 통하여 플립칩 본딩한다. 이 경우, 제 1 배선기판(110)의 제 1 외부단자(116)에 플럭스(flux)를 도포하거나 솔더 프린팅을 수행한 후에 제 1 반도체 다이(120)를 페이스-다운하여 플립칩 본딩한다.
도 3d에 도시된 바와 같이, 제 2 반도체 다이(130)를 제 2 반도체 다이(130) 상에 페이스-업으로 실장한다. 이러한 제 2 반도체 다이(130)는 제 1 접착층(134)을 통하여 접착하는데, 제 1 반도체 다이(120)의 상면에 제 1 접착층(134)을 형성한 제 1 다이패드(132)가 제 1 배선기판(110)의 상면을 향하도록 배치한다. 여기서, 제 1 접착층(134)은 액상 또는 필름 형태로 이루어질 수 있으며, 제 1 배선기판(110)의 상면과 제 2 반도체 다이(130)의 상면이 일치하도록 형성한다.
도 3에서는 제 1 반도체 다이(120)가 제 2 반도체 다이(130)보다 큰 경우를 예로 설명하였지만, 플립칩 본딩된 제 1 반도체 다이(120) 상에 제 1 접착층(134)을 통하여 적층되는 제 2 반도체 다이(130)는 제 1 반도체 다이(120)와 동일 크기이거나 보다 큰 것일 수 있다.
또한, 본 실시예에서는 제 1 반도체 다이(120)가 베어 상태로 실장되는 것으로 설명하였지만, 상부 패키지(200)에 전기적으로 연결하기 위하여 제 1 다이패드(132)의 위치를 변경하거나, 제 3 솔더볼(250)의 크기와 일치하도록 제 1 다이패드(132)의 크기를 변경할 수 있으며, 이 경우 제 2 반도체 다이(130) 상에 재배선층을 형성한다. 즉, 제 2 반도체 다이(130)를 제 1 반도체 다이(120) 상에 적층하기 이전에 제 1 반도체 다이(120)의 상면에 제 3 솔더볼(250)의 위치 및 크기에 따라 재배선층을 형성할 수도 있다.
도 3e에 도시된 바와 같이, 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)가 실장된 캐비티(118)를 밀봉하기 위하여 수지로 충진하는데, 제 1 배선기판(110)의 상측 배선기판(110a)의 상면과 동일한 높이까지 수지를 충진하여 수지부(140)를 형성한다.
이와 같이 제 1 배선기판(110)의 캐비티(118)에 제 1 반도체 다이(120)를 플립칩 본딩하고 제 1 반도체 다이(120) 상에 제 2 반도체 다이(130)의 상면이 노출되도록 실장하여 임베디드 기판(100)을 완성한다.
다음으로, 임베디드 기판(100) 상에 상부 패키지(200)를 적층한다.
도 1에 도시된 바와 같이, 적어도 하나의 반도체 다이를 포함하는 상부 패키지(200)를 제 1 배선기판(110) 및 제 2 반도체 다이(130)와 제 3 솔더볼(250)을 통하여 전기적으로 연결되도록 임베디드 기판(100)상에 적층한다. 여기서, 임베디드 기판(100)에 적층되는 상부 패키지(200)는 배선이 형성되는 제 3 배선기판(210)과, 제 3 배선기판(210)에 실장되는 제 3 반도체 다이(220)와, 제 3 반도체 다이(220) 상에 적층되는 제 4 반도체 다이(230)와, 제 3 배선기판(210)의 상면 전체를 몰딩하는 몰딩부(240)를 포함한다.
본 실시예에서는 적어도 하나의 반도체 다이가 페이스-업의 계단형태로 적층되는 멀티칩으로 설명하였으나, 이에 제한되지 않고 상부 패키지(200)가 단일 패키지로서 단일칩 또는 3단 이상으로 임의의 형태로 적층될 수도 있다. 또한, 제 3 배선기판(210) 상에 적층되는 제 3 반도체 다이(220)가 제 3 배선기판(210) 상에 플립칩 본딩으로 적층될 수 있다.
이와 같은 방법에 의해 한쌍의 반도체 다이(120,130)를 페이스 업-다운 형태로 서로 접합하여 제 1 배선기판(110)에 매립시킴으로써 간단한 공정에 의해 PoP 패키지 전체 두께가 경감된 적층 반도체 패키지를 제조할 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 적층 반도체 패키지의 단면도이다.
본 실시예는 임베디드 기판(100) 상에 실장되는 패키지를 제외한 구성이 실시예 1과 동일하므로 여기서는 그 설명을 생략한다.
적층 반도체 패키지(40)는 제 1 배선기판(110) 및 제 2 반도체 다이(130) 상에 적층되며 상부 패키지(200)와 제 3 솔더볼(250)을 통하여 전기적으로 연결되도록 적층되는 제 2 배선기판(410)을 포함한다.
제 2 배선기판(410)은 제 3 배선단자(412) 및 제 3 비어홀(414)을 포함하며, 캐비티(118)에 실장된 제 2 반도체 다이(130)와 솔더볼(136)을 통하여 전기적으로 연결되도록 적층된다. 여기서, 제 2 배선기판(410)과 제 2 반도체 다이(130)가 전기적으로 연결하는 솔더볼(136)은 일부가 수지부(140)에 매립되고 일부가 노출되어 제 2 배선기판(410)의 제 3 배선단자(412)와 전기적으로 연결된다.
이와 같은 구성에 의해 적층 반도체 패키지(10)는 한쌍의 반도체 다이(120,130)를 페이스 업-다운 형태로 서로 접합하여 제 1 배선기판(110)에 매립시킴으로써 간단한 공정에 의해 PoP 패키지 전체 두께를 경감시킬 수 있다.
이하, 도 5를 참조하여 본 발명의 제 2 실시예에 따른 적층 반도체 패키지의 제조 방법을 설명한다.
도 5는 본 발명의 제 2 실시예에 따른 적층 반도체 패키지 제조 과정을 나타낸 단면도이다.
적층 반도체 패키지(40)의 제조 방법은 제 1 배선기판(110)을 준비하는 단계와, 제 1 배선기판(110)의 상면에 캐비티(118)를 형성하는 단계와, 캐비티(118)에 제 1 반도체 다이(120)를 플립칩 본딩하는 단계와, 제 1 반도체 다이(120) 상에 제 2 반도체 다이(130)를 페이스-업으로 적층하는 단계와, 캐비티(118)에 수지를 충진하는 단계와, 제 1 배선기판(110) 및 제 2 반도체 다이(130) 상에 제 2 반도체 다이(130)와 솔더볼(136)을 통하여 전기적으로 연결되도록 제 2 배선기판(410)을 형성하는 단계와, 적어도 하나의 반도체 다이를 포함하는 상부 패키지(200)를 제 2 배선기판(410)과 제 3 솔더볼(250)을 전기적으로 연결되도록 적층하는 단계를 포함한다.
본 실시예는 제 1 배선기판(110) 및 제 2 반도체 다이(130) 상에 적층되는 제 2 배선기판(410)을 제외한 구성이 실시예 1과 동일하므로 여기서는 그 설명을 생략한다.
도 5 a 내지 도 5c에 도시된 바와 같이, 제 1 배선기판(110)의 캐비티(118)에 제 1 반도체 다이(120)를 플립칩 본딩하고 제 1 반도체 다이(120) 상에 제 2 반도체 다이(130)를 페이스-업으로 적층한다.
도 5d에 도시된 바와 같이, 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)가 실장된 캐비티(118)를 밀봉하기 위하여 수지로 충진하는데, 제 1 배선기판(110)의 상측 배선기판(110a)의 상면과 동일한 높이까지 수지를 충진하여 수지부(140)를 형성한다. 이때, 제 2 배선기판(410)과 제 2 반도체 다이(130)가 전기적으로 연결하는 솔더볼(136)의 일부가 외부로 노출되도록 수지를 충진하거나, 수지를 캐비티(118)에 충전한 다음 제 2 반도체 다이(130)의 제 1 다이패드(132)에 형성된 솔더볼(136)이 노출되도록 수지부(140)를 절삭한다.
도 5e에 도시된 바와 같이, 제 1 배선기판(110) 및 제 2 반도체 다이(130) 상에 제 3 배선단자(412) 및 제 3 비어홀(414)을 갖는 제 2 배선기판(410)을 적층한다. 이러한 제 2 배선기판(410)은 제 2 반도체 다이(130)의 제 1 다이패드(132)에 형성된 솔더볼(136)을 통하여 전기적으로 연결된다.
이와 같이 제 1 배선기판(110)의 캐비티(118)에 제 1 반도체 다이(120)를 플립칩 본딩하고 제 1 반도체 다이(120) 상에 제 2 반도체 다이(130)를 페이스-업으로 적층한 다음 제 2 배선기판(410)을 적층하여 임베디드 기판(100)을 완성한 후 상술한 바와 같은 방법으로 상부 패키지(200)를 적층한다.
이와 같은 방법에 의해 한쌍의 반도체 다이(120,130)를 페이스 업-다운 형태로 서로 접합하여 제 1 배선기판(110)에 매립시킴으로써 간단한 공정에 의해 PoP 패키지 전체 두께가 경감된 적층 반도체 패키지를 제조할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허 청구 범위에 속하는 것은 당연하다.
10 : 적층 반도체 패키지 100 : 임베디드 기판
110 : 제 1 배선기판 112 : 제 1 배선단자
114 : 제 1 비어홀 116 : 제 1 외부단자
118 : 캐비티 120 : 제 1 반도체 다이
122 : 제 1 솔더볼 130 : 제 2 반도체 다이
132 : 제 1 다이 패드 134 : 제 1 접착층
140 : 수지부 150 : 수동소자
160 : 제 2 솔더볼 200 : 상부 패키지
210 : 제 3 배선기판 212 : 제 2 배선단자
214 : 제 2 비어홀 216 : 제 2 외부단자
220 : 제 3 반도체 다이 222 : 제 2 다이 패드
224 : 제 2 접착층 226 : 제 1 본딩 와이어
230 : 제 4 반도체 다이 232 : 제 3 다이 패드
234 : 제 3 접착층 236 : 제 2 본딩 와이어
240 : 몰딩부 250 : 제 3 솔더볼
410 : 제 2 배선기판 412 : 제 3 배선단자

Claims (14)

  1. 상면에 캐비티가 형성된 제 1 배선기판;
    상기 캐비티에 플립칩(flip-chip) 본딩되는 제 1 반도체 다이;
    상기 제 1 반도체 다이 상에 페이스-업(face-up)으로 실장되는 제 2 반도체 다이;
    상기 캐비티에 충진되는 수지부; 및
    적어도 하나의 반도체 다이를 포함하며 상기 제 1 배선기판 및 상기 제 2 반도체 다이와 솔더볼을 통하여 전기적으로 연결되도록 적층되는 상부 패키지;를 포함하고,
    상기 제 1 배선기판은 배선 단자와 제 1 비어홀이 형성된 상측 배선기판과, 캐비티 또는 관통홀을 형성하여 수동 소자를 삽입한 중간 배선기판과 및 제 2 비어홀과 외부 단자가 형성된 하측 배선 기판을 포함하여 빌드업 하고, 상기 배선 단자, 상기 제 1 비어홀, 수동 소자, 상기 제 2 비어홀 및 외부 단자는 서로 전기적으로 연결되는 것을 특징으로 하는 적층 반도체 패키지.
  2. 상면에 캐비티가 형성된 제 1 배선기판;
    상기 캐비티에 플립칩 본딩되는 제 1 반도체 다이;
    상기 제 1 반도체 다이 상에 페이스-업으로 실장되는 제 2 반도체 다이;
    상기 캐비티에 충진되는 수지부;
    상기 제 1 배선기판 및 상기 제 2 반도체 다이 상에 적층되며 상기 제 2 반도체 다이와 제 1 솔더볼을 통하여 전기적으로 연결되는 제 2 배선기판; 및
    적어도 하나의 반도체 다이를 포함하며 상기 제 2 배선기판과 제 2 솔더볼을 통하여 전기적으로 연결되도록 적층되는 상부 패키지;를 포함하고,
    상기 제 1 배선기판은 배선 단자와 제 1 비어홀이 형성된 상측 배선기판과, 캐비티 또는 관통홀을 형성하여 수동 소자를 삽입한 중간 배선기판과 및 제 2 비어홀과 외부 단자가 형성된 하측 배선 기판을 포함하여 빌드업 하고, 상기 배선 단자, 상기 제 1 비어홀, 수동 소자, 상기 제 2 비어홀 및 외부 단자는 서로 전기적으로 연결되는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체 다이 상에 형성되는 재배선층을 추가로 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  4. 삭제
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체 다이의 하면에 형성되는 접착층을 추가로 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 상부 패키지는 상기 적어도 하나의 반도체 다이가 적층되는 제 3 배선기판과, 상기 적어도 하나의 반도체 다이를 밀봉하는 몰딩부를 추가로 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 상부 패키지는 상기 적어도 하나의 반도체 다이가 페이스-업으로 적층되는 멀티칩 패키지인 것을 특징으로 하는 적층 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 상부패키지는 상기 제 3 배선기판 상에 플립칩 본딩되는 제 3 반도체 다이와, 상기 제 3 반도체 다이 상에 페이스-업으로 적층되는 제 4 반도체 다이를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제 1 배선기판을 준비하는 단계;
    상기 제 1 배선기판의 상면에 캐비티를 형성하는 단계;
    상기 캐비티에 제 1 반도체 다이를 플립칩 본딩하는 단계;
    상기 제 1 반도체 다이 상에 제 2 반도체 다이를 페이스-업으로 적층하는 단계;
    상기 캐비티에 수지를 충진하는 단계; 및
    적어도 하나의 반도체 다이를 포함하는 상부 패키지를 상기 제 1 배선기판 및 상기 제 2 반도체 다이 상에 솔더볼을 통하여 전기적으로 연결되도록 적층하는 단계;를 포함하고,
    상기 제 1 배선기판을 준비하는 단계는, 배선 단자와 제 1 비어홀이 형성된 상측 배선기판과, 캐비티 또는 관통홀을 형성하여 수동 소자를 삽입한 중간 배선기판과 및 제 2 비어홀과 외부 단자가 형성된 하측 배선 기판을 빌드업 하고, 상기 배선 단자, 상기 제 1 비어홀, 수동 소자, 상기 제 2 비어홀 및 외부 단자는 서로 전기적으로 연결되도록 마련하는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
  10. 제 1 배선기판을 준비하는 단계;
    상기 제 1 배선기판의 상면에 캐비티를 형성하는 단계;
    상기 캐비티에 제 1 반도체 다이를 플립칩 본딩하는 단계;
    상기 제 1 반도체 다이 상에 제 2 반도체 다이를 페이스-업으로 적층하는 단계;
    상기 캐비티에 수지를 충진하는 단계;
    상기 제 1 배선기판 및 상기 제 2 반도체 다이 상에 상기 제 2 반도체 다이와 제 1 솔더볼을 통하여 전기적으로 연결되도록 제 2 배선 기판을 형성하는 단계; 및
    적어도 하나의 반도체 다이를 포함하는 상부 패키지를 상기 제 2 배선기판 과 제 2 솔더볼을 통하여 전기적으로 연결되도록 적층하는 단계;를 포함하고,
    상기 제 1 배선기판을 준비하는 단계는, 배선 단자와 제 1 비어홀이 형성된 상측 배선기판과, 캐비티 또는 관통홀을 형성하여 수동 소자를 삽입한 중간 배선기판과 및 제 2 비어홀과 외부 단자가 형성된 하측 배선 기판을 빌드업 하고, 상기 배선 단자, 상기 제 1 비어홀, 수동 소자, 상기 제 2 비어홀 및 외부 단자는 서로 전기적으로 연결되도록 마련하는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
  11. 삭제
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 제 2 반도체 다이 적층 단계 이전에 상기 제 2 반도체 다이에 재배선층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 제 2 반도체 다이 적층 단계는 상기 제 2 반도체 다이를 접착제로 접착하는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
  14. 제 9 항 또는 제 10 항에 있어서,
    상기 상부 패키지는 상기 적어도 하나의 반도체 다이가 페이스-업으로 적층되는 멀티칩 패키지인 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
KR20100101546A 2010-10-18 2010-10-18 적층 반도체 패키지 및 그 제조 방법 KR101190920B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20100101546A KR101190920B1 (ko) 2010-10-18 2010-10-18 적층 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20100101546A KR101190920B1 (ko) 2010-10-18 2010-10-18 적층 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20120040039A KR20120040039A (ko) 2012-04-26
KR101190920B1 true KR101190920B1 (ko) 2012-10-12

Family

ID=46140126

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20100101546A KR101190920B1 (ko) 2010-10-18 2010-10-18 적층 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101190920B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140142573A (ko) 2013-06-04 2014-12-12 삼성전기주식회사 반도체 패키지
WO2017112078A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Development of the advanced component in cavity technology
US11107700B2 (en) 2018-10-05 2021-08-31 Samsung Electronics Co., Ltd. Semiconductor package method of fabricating semiconductor package and method of fabricating re-distribution structure
US11133592B2 (en) 2020-02-05 2021-09-28 Samsung Electro-Mechanics Co., Ltd. Chip radio frequency package and radio frequency module
US11152309B2 (en) 2018-10-05 2021-10-19 Samsung Electronics Co., Ltd. Semiconductor package, method of fabricating semiconductor package, and method of fabricating redistribution structure

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101420514B1 (ko) 2012-10-23 2014-07-17 삼성전기주식회사 전자부품들이 구비된 기판구조 및 전자부품들이 구비된 기판구조의 제조방법
KR102192356B1 (ko) 2013-07-29 2020-12-18 삼성전자주식회사 반도체 패키지
KR101579434B1 (ko) * 2014-01-13 2015-12-23 하나 마이크론(주) 반도체 패키지 제조 방법
US9196586B2 (en) * 2014-02-13 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including an embedded surface mount device and method of forming the same
US9496196B2 (en) 2014-08-15 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of manufacture thereof
US9570322B2 (en) 2014-11-26 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
KR101963282B1 (ko) * 2016-12-16 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR101982056B1 (ko) 2017-10-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
KR102015910B1 (ko) * 2018-01-24 2019-10-23 삼성전자주식회사 팬-아웃 센서 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184942A (ja) 2000-12-13 2002-06-28 Kyocera Corp 実装基板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184942A (ja) 2000-12-13 2002-06-28 Kyocera Corp 実装基板

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140142573A (ko) 2013-06-04 2014-12-12 삼성전기주식회사 반도체 패키지
WO2017112078A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Development of the advanced component in cavity technology
US10159152B2 (en) 2015-12-21 2018-12-18 Intel Corporation Development of the advanced component in cavity technology
US11107700B2 (en) 2018-10-05 2021-08-31 Samsung Electronics Co., Ltd. Semiconductor package method of fabricating semiconductor package and method of fabricating re-distribution structure
US11152309B2 (en) 2018-10-05 2021-10-19 Samsung Electronics Co., Ltd. Semiconductor package, method of fabricating semiconductor package, and method of fabricating redistribution structure
US11133592B2 (en) 2020-02-05 2021-09-28 Samsung Electro-Mechanics Co., Ltd. Chip radio frequency package and radio frequency module

Also Published As

Publication number Publication date
KR20120040039A (ko) 2012-04-26

Similar Documents

Publication Publication Date Title
KR101190920B1 (ko) 적층 반도체 패키지 및 그 제조 방법
US7582963B2 (en) Vertically integrated system-in-a-package
TWI416700B (zh) 晶片堆疊封裝結構及其製造方法
CN102176444B (zh) 高集成度***级封装结构
US10741499B2 (en) System-level packaging structures
CN102176450B (zh) 高密度***级封装结构
CN202025746U (zh) 高集成度***级封装结构
KR20110105159A (ko) 적층 반도체 패키지 및 그 형성방법
KR101474189B1 (ko) 집적회로 패키지
KR101185457B1 (ko) 적층형 반도체 패키지 및 그 제조 방법
KR101123799B1 (ko) 반도체 패키지 및 그 제조방법
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
CN106971981B (zh) 半导体封装、半导体装置及制造半导体封装的方法
KR101046251B1 (ko) 적층형 반도체 패키지
KR20160017412A (ko) 캐버티 기판을 이용한 적층형 반도체 패키지 구조 및 방법
KR20150078161A (ko) 반도체 패키지 및 그 제조방법
KR20120033848A (ko) 적층 반도체 패키지
KR101432486B1 (ko) 집적회로 패키지 제조방법
KR101185858B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
KR101046392B1 (ko) 반도체 패키지용 기판과, 이를 포함하는 반도체 패키지 및 이를 이용한 스택 패키지
KR100994209B1 (ko) 반도체 적층 패키지
KR20120040038A (ko) 적층 반도체 패키지 및 그 제조 방법
KR100632476B1 (ko) 멀티칩 패키지 및 이에 사용되는 반도체칩
KR20120033843A (ko) 적층 반도체 패키지 및 그 제조 방법
KR101096441B1 (ko) 박형 패키지 및 이를 이용한 멀티 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee