KR101166817B1

KR101166817B1 - A method for driving a shift register

Info

Publication number: KR101166817B1
Application number: KR1020050058447A
Authority: KR
Inventors: 김빈; 장용호; 윤수영
Original assignee: 엘지디스플레이 주식회사
Priority date: 2005-06-30
Filing date: 2005-06-30
Publication date: 2012-07-19
Also published as: KR20070002780A

Abstract

본 발명은 더미 스테이지로부터 멀티출력이 발생하는 것을 방지할 수 있는 쉬프트 레지스터의 구동방법에 관한 것으로, 한 프레임이 출력기간과 블랭크기간으로 이루어지고, 액정패널의 게이트 라인을 구동하기 위한 스캔펄스를 한 프레임동안 차례로 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터의 구동방법에 있어서, 제 n 프레임에 상기 스테이지들 중 가장 마지막으로 스캔펄스를 출력하는 더미 스테이지를, 제 n 프레임의 블랭크기간에 적어도 한번 이상 디스에이블시키는 단계; 및, 상기 제 n 프레임에 가장 마지막으로 스캔펄스를 출력하는 더미 스테이지를, 제 n+1 프레임의 출력기간에 디스에이블시키는 단계를 포함하여 이루어지는 것을 그 특징으로 한다.The present invention relates to a method of driving a shift register that can prevent a multi-output from occurring in a dummy stage, wherein one frame is composed of an output period and a blank period, and a scan pulse for driving a gate line of a liquid crystal panel is performed. A method of driving a shift register having a plurality of stages that are sequentially output during a frame, the method comprising: disposing a dummy stage for outputting a scan pulse last of the stages in an nth frame at least once in a blank period of the nth frame Activating; And disabling the dummy stage which outputs the last scan pulse to the nth frame in the output period of the n + 1th frame.

액정표시장치, 쉬프트 레지스터, 스캔펄스, 더미 스테이지, 노드, 인에이블, 디스에이블 LCD, Shift Register, Scan Pulse, Dummy Stage, Node, Enable, Disable

Description

쉬프트 레지스터의 구동방법{A method for driving a shift register}A method for driving a shift register

도 1은 종래의 쉬프트 레지스터의 구성도1 is a block diagram of a conventional shift register

도 2는 한 프레임동안 종래의 더미 스테이지로부터 출력되는 스캔펄스를 설명하기 위한 도면2 is a view for explaining a scan pulse output from a conventional dummy stage during one frame

도 3은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면3 illustrates a shift register according to a first embodiment of the present invention.

도 4a 내지 도 4c는 도 3의 각 스테이지로부터 출력되는 스캔펄스, 및 각 스테이지에 공급되는 각종 신호의 타이밍도4A to 4C are timing diagrams of scan pulses output from each stage of FIG. 3 and various signals supplied to each stage.

도 5는 도 3에 도시된 제 2 스테이지의 회로구성을 나타낸 도면FIG. 5 is a diagram illustrating a circuit configuration of the second stage shown in FIG. 3.

도 6a 및 6b는 도 5의 회로구성을 갖는 제 1 스테이지 내지 더미 스테이지를 나타낸 도면6A and 6B illustrate first to dummy stages having the circuit configuration of FIG. 5.

도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면7 illustrates a shift register according to a second embodiment of the present invention.

도 8은 도 7에 도시된 제 1 스테이지의 회로구성을 나타낸 도면 FIG. 8 is a diagram illustrating a circuit configuration of the first stage illustrated in FIG. 7.

도 9a 및 9b는 도 8의 회로 구성을 갖는 제 1 스테이지 내지 더미 스테이지를 나타낸 도면9A and 9B illustrate first to dummy stages having the circuit configuration of FIG.

＊도면의 주요부에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

BST1 내지 BSTn : 제 1 내지 제 n 스테이지 BSTn+1 : 더미 스테이지BST1 to BSTn: first to nth stage BSTn + 1: dummy stage

CLK1 내지 CLK4 : 제 1 내지 제 4 클럭펄스 SP : 스타트 펄스CLK1 to CLK4: first to fourth clock pulses SP: start pulse

VDD : 제 1 전압원 VSS : 제 2 전압원VDD: first voltage source VSS: second voltage source

Vout1 내지 Voutn+1 : 제 1 내지 제 n+1 스캔펄스 VDD3 : 제 3 전압원Vout1 to Voutn + 1: First to n + 1 scan pulses VDD3: Third voltage source

VDD4 : 제 4 전압원VDD4: fourth voltage source

본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 더미 스테이지에 구비된 스위칭소자의 채널폭을 변경하여 멀티출력의 발생을 최소화할 수 있는 쉬프트 레지스터의 구동방법에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register of a liquid crystal display, and more particularly, to a method of driving a shift register capable of minimizing generation of multi output by changing a channel width of a switching element provided in a dummy stage.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. A conventional liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal using an electric field. To this end, a liquid crystal display device includes a liquid crystal panel in which pixel regions are arranged in a matrix form, and a driving circuit for driving the liquid crystal panel.

상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다. In the liquid crystal panel, a plurality of gate lines and a plurality of data lines are arranged in an intersecting manner, and a pixel region is located in an area defined by vertically intersecting the gate lines and the data lines. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed on the liquid crystal panel.

상기 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스 전극 및 드레인 전극을 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트 전극에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.Each of the pixel electrodes is connected to the data line via a source electrode and a drain electrode of a thin film transistor (TFT) which is a switching element. The thin film transistor is turned on by a scan pulse applied to the gate electrode via the gate line, so that the data signal of the data line is charged to the pixel voltage.

한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다. The driving circuit includes a gate driver for driving the gate lines, a data driver for driving the data lines, a timing controller for supplying a control signal for controlling the gate driver and the data driver, And a power supply unit for supplying various driving voltages used in the plasma display apparatus.

상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.The timing controller controls the driving timings of the gate driver and the data driver and supplies a pixel data signal to the data driver. The power supply unit boosts or depressurizes the input power source to generate driving voltages such as a common voltage VCOM, a gate high voltage signal VGH, and a gate low voltage signal VGL required by the liquid crystal display device. The gate driver sequentially supplies scan pulses to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a pixel voltage signal to each of the data lines whenever a scan pulse is supplied to any one of the gate lines. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the pixel voltage signal for each liquid crystal cell.

여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.Here, the gate driver includes a shift register for sequentially outputting the scan pulses as described above. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 종래의 쉬프트 레지스터의 구성도이다.1 is a block diagram of a conventional shift register.

종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(AST1 내지 ASTn) 및 하나의 더미 스테이지(ASTn+1)로 구성된다. 여기서, 각 스테이지들(AST1 내지 ASTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(AST1)부터 더미 스테이지(ASTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(ASTn+1)를 제외한 상기 스테이지들(AST1 내지 ASTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. As shown in FIG. 1, the conventional shift register includes n stages AST1 to ASTn and one dummy stage ASTn + 1 connected dependently to each other. Here, each of the stages AST1 to ASTn + 1 outputs one scan pulse Vout1 to Voutn + 1, and in this case, the scan pulse Vout1 sequentially from the first stage AST1 to the dummy stage ASTn + 1. To Voutn + 1). In this case, scan pulses Vout1 to Voutn output from the stages AST1 to ASTn except for the dummy stage ASTn + 1 are sequentially supplied to gate lines of the liquid crystal panel (not shown). The gate lines are sequentially scanned.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(AST1 내지 ASTn+1)는 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4)과, 그리고 서로 순차적인 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 접지전압을 의미한다. 그리고, 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)을 프레임별로 서로 반전된 극성을 갖는 교류전압원이다.The entire stages AST1 to ASTn + 1 of the shift registers configured as described above are configured to the first to fourth voltage sources VDD, VSS, VDD3, and VDD4, and the first to fourth clock pulses CLK1 to sequential phase differences. One clock pulse of CLK4) is applied. Here, the first voltage source VDD means a positive voltage source, and the second voltage source VSS means a ground voltage. The third voltage source VDD3 and the fourth voltage source VDD4 are AC voltage sources having polarities inverted from each other for each frame.

한편, 상기 스테이지들 중 가장 상측에 위치한 제 1 스테이지(AST1)는, 상기 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4), 및 상기 두 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.Meanwhile, the first stage AST1 positioned at the uppermost side of the stages receives a start pulse SP in addition to the first to fourth voltage sources VDD, VSS, VDD3, and VDD4, and the two clock pulses. .

이와 같이 구성된 종래의 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the conventional shift register configured as described above will be described in detail as follows.

먼저, 타이밍 콘트롤러(도시되지 않음)로부터의 스타트 펄스(SP)가 제 1 스 테이지(AST1)에 인가되면, 상기 제 1 스테이지(AST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다.First, when a start pulse SP from a timing controller (not shown) is applied to the first stage AST1, the first stage AST1 is enabled in response to the start pulse SP.

이어서, 상기 인에이블된 제 1 스테이지(AST1)는 타이밍 콘트롤러로부터의 제 1 클럭펄스(CLK1)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 2 스테이지(AST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다. Subsequently, the enabled first stage AST1 receives the first clock pulse CLK1 from the timing controller and outputs a first scan pulse Vout1, and the first gate line and the second stage AST2 are output. Feed together. Then, the second stage AST2 is enabled in response to the first scan pulse Vout1.

이어서, 상기 인에이블된 제 2 스테이지(AST2)는 상기 타이밍 콘트롤러로부터의 제 2 클럭펄스(CLK2)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(AST3) 및 상기 제 1 스테이지(AST1)에 함께 공급한다. 그러면, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 3 스테이지(AST3)는 인에이블되고, 또한, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 1 스테이지(AST1)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 1 게이트 라인에 공급한다. Subsequently, the enabled second stage AST2 receives the second clock pulse CLK2 from the timing controller and outputs a second scan pulse Vout2. The second stage AST2 receives the second gate line and the third stage AST3. ) And the first stage AST1 together. Then, the third stage AST3 is enabled in response to the second scan pulse Vout2, and the first stage AST1 is disabled in response to the second scan pulse Vout2. A second voltage source VSS is supplied to the first gate line.

이어서, 상기 인에이블된 제 3 스테이지(AST3)는 상기 타이밍 콘트롤러로부터의 제 3 클럭펄스(CLK3)를 입력받아 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(AST4) 및 상기 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 4 스테이지(AST4)는 인에이블되고, 또한, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 2 스테이지(AST2)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 2 게이트 라인에 공급한다. Subsequently, the enabled third stage AST3 receives the third clock pulse CLK3 from the timing controller and outputs a third scan pulse Vout3, and the third gate line and the fourth stage AST4. ) And the second stage AST2 together. Then, the fourth stage AST4 is enabled in response to the third scan pulse Vout3, and the second stage AST2 is disabled in response to the third scan pulse Vout3. A second voltage source VSS is supplied to the second gate line.

이와 같은 방식으로, 나머지 제 4 내지 제 n 스테이지(AST4 내지 ASTn)까지 순차적으로 제 4 내지 제 n 스캔펄스(Vout4 내지 Voutn)를 출력하여 상기 제 4 내 지 제 n 게이트 라인에 순차적으로 인가한다. 결국, 상기 제 1 내지 제 n 게이트 라인은 상기 순차적으로 출력되는 제 1 내지 제 n 스캔펄스(Vout1 내지 Voutn)에 의해 차례로 스캐닝된다.In this manner, the fourth to nth scan pulses Vout4 to Voutn are sequentially output to the remaining fourth to nth stages AST4 to ASTn and sequentially applied to the fourth to nth gate lines. As a result, the first to nth gate lines are sequentially scanned by the sequentially output first to nth scan pulses Vout1 to Voutn.

한편, 상기 더미 스테이지(ASTn+1)는 상기 제 n 스테이지(ASTn)로부터의 제 n 스캔펄스(Voutn)에 응답하여 인에이블된 후, 상기 타이밍 콘트롤러로부터의 한 개의 클럭펄스를 입력받아 제 n+1 스캔펄스(Voutn+1)를 상기 제 n 스테이지(ASTn)에 공급한다. 그러면, 상기 제 n+1 스캔펄스(Voutn+1)에 응답하여 제 n 스테이지(ASTn)는 디스에이블되어 제 n 게이트 라인에 상기 제 2 전압원(VSS)을 제공한다. 다시말하면, 상기 더미 스테이지(ASTn+1)는 단지 상기 제 n 스테이지(ASTn)가 제 2 전압원(VSS)을 출력할 수 있도록 상기 제 n+1 스캔펄스(Voutn+1)를 제공할 뿐, 상기 제 n+1 스캔펄스(Voutn+1)를 게이트 라인에는 공급하지 않는다. 따라서, 상기 더미 스테이지(ASTn+1)를 포함한 전체 스테이지의 수는 상기 게이트 라인의 수보다 항상 1개가 더 많게 된다.Meanwhile, the dummy stage ASTn + 1 is enabled in response to the nth scan pulse Voutn from the nth stage ASTn, and receives one clock pulse from the timing controller. One scan pulse Voutn + 1 is supplied to the nth stage ASTn. Then, in response to the n + 1 th scan pulse Voutn + 1, the n th stage ASTn is disabled to provide the second voltage source VSS to the n th gate line. In other words, the dummy stage ASTn + 1 merely provides the n + 1 scan pulse Voutn + 1 so that the nth stage ASTn can output the second voltage source VSS. The n + 1th scan pulse Voutn + 1 is not supplied to the gate line. Therefore, the total number of stages including the dummy stage ASTn + 1 is always one more than the number of gate lines.

여기서, 상기 더미 스테이지(ASTn+1)의 다음단에는 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(ASTn+1)는 다음 프레임에 타이밍 콘트롤러로부터 출력되는 스타트 펄스(SP)에 의해 디스에이블된다. 즉, 상기 스타트 펄스(SP)는 한 프레임에 한번 출력되는데, 상기 스타트 펄스(SP)가 상기 제 1 스테이지(AST1)에 입력되는 순간이 바로 해당 프레임의 시작이다. 이때, 상기 제 1 스테이지(AST1)부터 제 n 스테이지(ASTn)까지 스캔펄스(Vout1 내지 Voutn)를 출력하게 되면, 한 프레임이 종료되는데, 상기 프레임이 종료되고 다음 프레임의 시작되는 순간 출력되 는 다음번째 스타트 펄스(SP)가 상기 더미 스테이지(ASTn+1)에 입력되어 상기 더미 스테이지(ASTn+1)를 디스에이블시키게 된다.Since the stage does not exist next to the dummy stage ASTn + 1, the dummy stage ASTn + 1 is disabled by the start pulse SP output from the timing controller in the next frame. That is, the start pulse SP is output once in one frame, and the moment when the start pulse SP is input to the first stage AST1 is the start of the frame. At this time, when the scan pulses Vout1 to Voutn are output from the first stage AST1 to the nth stage ASTn, one frame is terminated. The next frame is output at the end of the next frame. The first start pulse SP is input to the dummy stage ASTn + 1 to disable the dummy stage ASTn + 1.

일례로, 제 1 프레임에 스캔펄스를 출력하는 상기 더미 스테이지(ASTn+1)는 제 2 프레임에 출력되는 스타트 펄스(SP)에 의해 디스에이블된다. 이와 동시에, 상기 제 2 프레임에 출력되는 스타트 펄스(SP)는 상기 제 2 프레임에 스캔펄스를 출력하는 제 1 스테이지(AST1)를 인에이블시킨다.For example, the dummy stage ASTn + 1 outputting the scan pulse in the first frame is disabled by the start pulse SP output in the second frame. At the same time, the start pulse SP output in the second frame enables the first stage AST1 outputting the scan pulse in the second frame.

이때, 상기 더미 스테이지(ASTn+1)는 나머지 제 1 내지 제 n 스테이지(AST1 내지 ASTn)와는 다른 방식으로 디스에이블된다.In this case, the dummy stage ASTn + 1 is disabled in a manner different from the remaining first to nth stages AST1 to ASTn.

여기서, 각 스테이지(AST1 내지 ASTn+1)는 다음단 스테이지로부터의 스타트 펄스(SP) 및 외부로부터의 전원에 의해 디스에이블된다. 각 스테이지(AST1 내지 ASTn+1)가 디스에이블된다는 것은, 상기 스테이지(AST1 내지 ASTn+1)에 구비된 노드가 방전되어, 상기 스테이지(AST1 내지 ASTn+1)가 스캔펄스를 출력하지 않는다는 것을 의미한다. 각 스테이지(AST1 내지 ASTn+1)가 한 프레임내에 두 번 이상의 출력을 발생시키지 않도록 하기 위해서는, 디스에이블 타이밍에 각 스테이지(AST1 내지 ASTn+1)의 노드가 확실하게 방전상태로 유지되어야 한다.Here, each stage AST1 to ASTn + 1 is disabled by the start pulse SP from the next stage and the power supply from the outside. Disabling each stage AST1 to ASTn + 1 means that a node included in the stages AST1 to ASTn + 1 is discharged so that the stages AST1 to ASTn + 1 do not output a scan pulse. do. In order to prevent each stage AST1 to ASTn + 1 from generating more than two outputs in one frame, the node of each stage AST1 to ASTn + 1 must be reliably kept in a discharge state at the disable timing.

이를 위해, 제 1 내지 제 n 스테이지(AST1 내지 ASTn)는 자신으로부터 다음단 스테이지로부터의 스캔펄스, 및 외부로부터 입력되는 전압원을 사용하여 자신의 노드를 방전시키게 된다. 이와 같이 상기 제 1 내지 제 n 스테이지(AST1 내지 ASTn)는 두 개의 방전루트를 통해 상기 노드의 방전속도를 가속화시킨다. 이렇게 함으로써, 각 스테이지(AST1 내지 ASTn)는 디스에이블 기간동안에 상기 각 게이트 라인에 스캔펄스가 공급되지 않도록 한다. 다시말하면, 각 스테이지(AST1 내지 ASTn)는 상기 디스에이블 기간동안에, 상기 게이트 라인에 제 2 전압원을 공급하게 된다.To this end, the first to nth stages AST1 to ASTn discharge their nodes using scan pulses from the next stage from themselves and a voltage source input from the outside. As such, the first to n th stages AST1 to ASTn accelerate the discharge rate of the node through two discharge routes. By doing so, each stage AST1 to ASTn prevents scan pulses from being supplied to the respective gate lines during the disable period. In other words, each stage AST1 to ASTn supplies a second voltage source to the gate line during the disable period.

한편, 제 1 내지 제 n 스테이지(AST1 내지 ASTn)는 모두 자신으로부터 자신보다 한 클럭펄스폭만큼 지연된 스캔펄스를 출력하는 다음단이 존재하지만, 상기 더미 스테이지(ASTn+1)는 자신이 마지막 단이기 때문에 상기 더미 스테이지(ASTn+1)에 스캔펄스를 제공할 수 있는 스테이지가 존재할 수 없다. 이로 인해 상기 더미 스테이지(ASTn+1)는 스캔펄스가 아닌, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받아 디스에이블된다.The first to nth stages AST1 to ASTn all have a next stage that outputs a scan pulse delayed by themselves by one clock pulse width, but the dummy stage ASTn + 1 is the last stage. Therefore, there may not be a stage capable of providing scan pulses to the dummy stage ASTn + 1. As a result, the dummy stage ASTn + 1 is disabled by receiving the start pulse SP from the timing controller instead of the scan pulse.

이 스타트 펄스(SP)는 한 프레임에 한 번씩 출력된다. 이 한 프레임은 출력기간과 블랭크기간으로 구분되는데, 상기 제 1 스테이지(AST1) 내지 더미 스테이지(ASTn+1)는 상기 스캔펄스를 매 프레임의 출력기간동안 출력한다. 상기 블랭크기간에는 어떠한 스캔펄스도 출력되지 않는다.This start pulse SP is output once per frame. This one frame is divided into an output period and a blank period. The first stage AST1 to the dummy stage ASTn + 1 output the scan pulse during the output period of every frame. No scan pulse is output during the blank period.

이와 같이 모든 스캔펄스가 상기 출력기간동안 출력됨에 따라, 상기 제 1 내지 제 n 스테이지(AST1 내지 ASTn)는 상기 출력기간안에 모두 디스에이블된다. 그러나, 상기 더미 스테이지(ASTn+1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받아 디스에이블되기 때문에, 현재 프레임의 출력기간에 디스에이블되지 못하고 다음 프레임의 출력기간에 디스에이블된다. 이때, 상술한 바와 같이, 상기 한 프레임내에 블랭크기간이 존재하여, 상기 더미 스테이지(ASTn+1)는 상기 블랭크기간만큼 지연된 후에 디스에이블된다. 따라서, 상기 더미 스테이지(ASTn+1)의 노드가 제대로 방전되지 못한다. 이와 같이, 상기 더미 스테이지(ASTn+1)의 노드가 제대로 방전되지 못하면, 상기 더미 스테이지(ASTn+1)는 한 프레임에 두 번 이상의 스캔펄스를 출력할 수 있다.Thus, as all the scan pulses are output during the output period, the first to nth stages AST1 to ASTn are all disabled in the output period. However, since the dummy stage ASTn + 1 is disabled by receiving the start pulse SP from the timing controller, the dummy stage ASTn + 1 is not disabled in the output period of the current frame but is disabled in the output period of the next frame. At this time, as described above, a blank period exists in the one frame, and the dummy stage ASTn + 1 is disabled after being delayed by the blank period. Therefore, the node of the dummy stage ASTn + 1 may not be properly discharged. As such, when the node of the dummy stage ASTn + 1 is not properly discharged, the dummy stage ASTn + 1 may output two or more scan pulses in one frame.

도 2는 한 프레임동안 종래의 더미 스테이지로부터 출력되는 스캔펄스를 설명하기 위한 도면으로서, 도 2에 도시된 바와 같이, 상기 더미 스테이지(ASTn+1)는 정상적인 첫 스캔펄스(Voutn+1)를 출력한 후에도 한 프레임동안 여러 번의 스캔펄스(멀티 출력)를 출력하게 된다. 한편, 도 2에 도시된 상기 더미 스테이지(ASTn+1)의 첫 스캔펄스(Voutn+1)의 왼쪽에 배열된 펄스들은 제 1 내지 제 n 스테이지(AST1 내지 ASTn)로부터 출력된 제 1 내지 제 n 스캔펄스(Vout1 내지 Voutn)를 나타낸다. FIG. 2 is a diagram illustrating a scan pulse output from a conventional dummy stage during one frame. As shown in FIG. 2, the dummy stage ASTn + 1 outputs a normal first scan pulse Voutn + 1. After this, multiple scan pulses (multi outputs) are output during one frame. Meanwhile, the pulses arranged on the left side of the first scan pulse Voutn + 1 of the dummy stage ASTn + 1 shown in FIG. 2 are output from the first to nth stages AST1 to ASTn. The scan pulses Vout1 to Voutn are shown.

이와 같이, 상기 더미 스테이지(ASTn+1)로부터의 멀티 출력은, 상술한 바와 같이, 상기 더미 스테이지(ASTn+1)의 이전단에 위치한 제 n 스테이지(ASTn)에 계속적으로 입력되게 된다. As described above, the multiple outputs from the dummy stage ASTn + 1 are continuously input to the nth stage ASTn located at the previous stage of the dummy stage ASTn + 1 as described above.

구체적으로, 상기 더미 스테이지(ASTn+1)로부터 출력된 스캔펄스(Voutn+1)는 상기 제 n 스테이지(ASTn)의 스위칭소자(상기 제 n 스테이지(ASTn)의 노드를 방전시키기 위한 스위칭소자)의 게이트단자에 계속해서 공급되며, 이로 인해 상기 스위칭소자가 열화되고, 결국, 제 n 스테이지(ASTn)가 오동작을 일으키게 된다. 그러면, 상기 제 n 스테이지(ASTn)로부터의 스캔펄스(Voutn)를 입력받아 디스에이블되는 제 n-1 스테이지 역시 오동작을 일으키게 되고, 결국 상기 더미 스테이지(ASTn+1)로 인해서 나머지 제 1 내지 제 n 스테이지(AST1 내지 ASTn)가 모두 오동작을 일으킬 수 있는 큰 문제가 발생하게 된다. Specifically, the scan pulse Voutn + 1 output from the dummy stage ASTn + 1 may be configured as a switching element of the nth stage ASTn (a switching element for discharging a node of the nth stage ASTn). It is continuously supplied to the gate terminal, which causes the switching device to deteriorate, and as a result, the nth stage ASTn malfunctions. Then, the n-th stage, which is disabled by receiving the scan pulse Voutn from the n-th stage ASTn, also causes a malfunction, and as a result, the remaining first to nth stages are caused by the dummy stage ASTn + 1. There is a big problem that the stages AST1 to ASTn may all cause malfunction.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 블랭크기간에 더미 스테이지를 디스에이블시킴으로써 멀티출력을 방지할 수 있는 쉬프트 레지스터의 구동방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a method of driving a shift register which can prevent a multi output by disabling a dummy stage in a blank period.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터의 구동방법은, 한 프레임이 출력기간과 블랭크기간으로 이루어지고, 액정패널의 게이트 라인을 구동하기 위한 스캔펄스를 한 프레임동안 차례로 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터의 구동방법에 있어서, 제 n 프레임에 상기 스테이지들 중 가장 마지막으로 스캔펄스를 출력하는 더미 스테이지를, 제 n 프레임의 블랭크기간에 적어도 한번 이상 디스에이블시키는 단계; 및, 상기 제 n 프레임에 가장 마지막으로 스캔펄스를 출력하는 더미 스테이지를, 제 n+1 프레임의 출력기간에 디스에이블시키는 단계를 포함하여 이루어지는 것을 그 특징으로 한다.In the driving method of the shift register according to the present invention for achieving the above object, one frame is composed of an output period and a blank period, a plurality of sequentially outputting the scan pulse for driving the gate line of the liquid crystal panel during one frame A method of driving a shift register having a plurality of stages, the method comprising: disabling a dummy stage for outputting a scan pulse last of the stages in an nth frame, at least once in a blank period of the nth frame; And disabling the dummy stage which outputs the last scan pulse to the nth frame in the output period of the n + 1th frame.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, a shift register according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 4a 내지 도 4c는 도 3의 각 스테이지로부터 출력되는 스캔펄스, 및 각 스테이지에 공급되는 각종 신호의 타이밍도이다.3 is a diagram illustrating a shift register according to a first embodiment of the present invention, and FIGS. 4A to 4C are timing diagrams of scan pulses output from each stage of FIG. 3 and various signals supplied to each stage.

본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 3에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(BST1 내지 BSTn), 그리고 더미 스테 이지(BSTn+1)로 구성된다. 여기서, 전체 스테이지들(BST1 내지 BSTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+2)를 출력하며, 이때 상기 제 1 스테이지(BST1)부터 더미 스테이지(BSTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 여기서, 상기 더미 스테이지(BSTn+1)를 제외한 상기 스테이지들(BST1 내지 BSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. 여기서, 상기 스테이지들(BST1 내지 BSTn+1)로 이루어진 쉬프트 레지스터는 상기 액정패널상에 내장되는 것이 바람직하다.As shown in FIG. 3, the shift register according to the first embodiment of the present invention includes n stages BST1 to BSTn connected to each other and a dummy stage BSTn + 1. Here, all the stages BST1 to BSTn + 1 output one scan pulse Vout1 to Voutn + 2, and in this case, the scan pulse Vout1 is sequentially performed from the first stage BST1 to the dummy stage BSTn + 1. To Voutn + 1). Here, scan pulses Vout1 to Voutn output from the stages BST1 to BSTn except for the dummy stage BSTn + 1 are sequentially supplied to gate lines of the liquid crystal panel (not shown). The gate lines are sequentially scanned. Here, the shift register consisting of the stages BST1 to BSTn + 1 is preferably embedded on the liquid crystal panel.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(BST1 내지 BSTn)는, 도 4a에 도시된 바와 같이, 제 1 내지 제 4 전압원(VDD4)(VDD, VSS, VDD3, VDD4) 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 인가받는다. 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 각각은 일정한 주기를 갖고 반복적으로 출력된다. The entire stages BST1 to BSTn of the shift registers configured as described above circulate with the first to fourth voltage sources VDD4 (VDD, VSS, VDD3, and VDD4) and have a sequential phase difference with each other, as shown in FIG. 4A. One clock pulse of the first to fourth clock pulses CLK1 to CLK4 is applied. Each of the first to fourth clock pulses CLK1 to CLK4 is repeatedly output with a predetermined period.

여기서, 상기 제 1 전압원(VDD)은 정극성의 직류전압원을 의미하며, 상기 제 2 전압원(VSS)은 부극성의 직류전압원을 의미한다. 그리고, 제 3 전압원(VDD3) 및 제 4 전압원(VDD4)은 프레임별로 반전된 극성을 갖는 교류전압원이다. 상기 각 프레임은, 출력기간과 블랭크기간으로 이루어진다. 상기 블랭크기간은, 제 n 프레임에 더미 스테이지(BSTn+1)로부터 스캔펄스가 출력되는 시점과, 제 n+1 프레임에 제 1 스테이지(BST1)로부터 스캔펄스가 출력되는 시점 사이에 해당하는 기간이다.Here, the first voltage source VDD means a positive DC voltage source, and the second voltage source VSS means a negative DC voltage source. The third voltage source VDD3 and the fourth voltage source VDD4 are AC voltage sources having polarities inverted for each frame. Each frame consists of an output period and a blank period. The blank period is a period corresponding to a time point at which the scan pulse is output from the dummy stage BSTn + 1 in the nth frame and a time point at which the scan pulse is output from the first stage BST1 in the nth + 1 frame. .

여기서, 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)은 일정기간만큼 서로 동일한 전압원으로 유지된다. 즉, 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)은 상기 블랭크기간에서 일정기간만큼 부극성으로 유지된다. 구체적으로, 도 4a에 도시된 바와 같이, 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)은 Tm 구간에서 서로 부극성으로 유지된다. 그리고, 이 기간(Tm)을 제외한 나머지 기간동안, 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)은 서로 반전된 극성을 갖는다. 즉, 동일 프레임내에서 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)이 서로 다른 극성을 나타낸다. 이외에, 상기 각 스캔펄스(Vout1 내지 Voutn+1)는 상기 매 프레임의 출력기간동안 순차적으로 출력되며, 블랭크기간에는 출력되지 않는다.The third voltage source VDD3 and the fourth voltage source VDD4 are maintained at the same voltage source for a predetermined period of time. That is, the third voltage source VDD3 and the fourth voltage source VDD4 are negatively maintained for a predetermined period in the blank period. Specifically, as shown in FIG. 4A, the third voltage source VDD3 and the fourth voltage source VDD4 are negatively maintained with each other in the Tm period. The third voltage source VDD3 and the fourth voltage source VDD4 have polarities reversed from each other for the remaining period except this period Tm. That is, the third voltage source VDD3 and the fourth voltage source VDD4 have different polarities within the same frame. In addition, the scan pulses Vout1 to Voutn + 1 are sequentially output during the output period of each frame, and are not output during the blank period.

한편, 상기 스테이지들(BST1 내지 BSTn+2) 중 가장 상측에 위치한 제 1 스테이지(BST1), 즉 상기 스테이지들(BST1 내지 BSTn+2) 중 가장 첫 번째로 스캔펄스를 출력하는 제 1 스테이지(BST1)는 상기 제 1 내지 제 4 전압원(VDD4)(VDD, VSS, VDD3, VDD4), 및 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 한 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다. 또한, 상기 스타트 펄스(SP)는, 가장 마지막으로 스캔펄스를 출력하는 더미 스테이지(BSTn+1)에도 공급된다. 이때, 상기 제 1 스테이지(BST1)는 상기 스타트 펄스(SP)에 의해 인에이블되는 반면, 상기 더미 스테이지(BSTn+1)는 상기 스타트 펄스(SP)에 의해 디스에이블된다. Meanwhile, the first stage BST1 located at the uppermost side of the stages BST1 to BSTn + 2, that is, the first stage BST1 that outputs the scan pulse to the first of the stages BST1 to BSTn + 2. ) Supplies a start pulse SP in addition to one of the first to fourth voltage sources VDD4 (VDD, VSS, VDD3, and VDD4) and one of the first to fourth clock pulses CLK1 to CLK4. Receive. The start pulse SP is also supplied to the dummy stage BSTn + 1 which outputs the last scan pulse. In this case, the first stage BST1 is enabled by the start pulse SP, while the dummy stage BSTn + 1 is disabled by the start pulse SP.

여기서, 상기 스타트 펄스(SP)는 한 프레임에 적어도 2번 이상 출력된다. 즉, 상기 스타트 펄스(SP)는 매 프레임의 출력기간 중에 한번 출력되고, 매 프레임의 블랭크기간 중에 또 한번 출력된다. 이때, 상기 출력기간 중에 출력되는 스타트 펄스(SP)는 다른 어떤 클럭펄스보다도 가장 먼저 출력된다. 즉, 상기 출력기간에 출 력되는 스타트 펄스(SP)는 상기 매 프레임의 출력기간이 시작되는 순간 출력된다. 그리고, 상기 블랭크기간에 출력되는 스타트 펄스(SP)는 블랭크기간이 시작되는 순간 바로 출력된다.Here, the start pulse SP is output at least twice in one frame. That is, the start pulse SP is output once during the output period of every frame and again during the blank period of every frame. At this time, the start pulse SP output during the output period is output before any other clock pulses. That is, the start pulse SP output in the output period is output at the beginning of the output period of each frame. The start pulse SP output in the blank period is immediately output at the start of the blank period.

상기 출력기간에 출력되는 스타트 펄스(SP)는 프레임의 제 1 스테이지(BST1)를 인에이블시킴과 아울러, 더미 스테이지(BSTn+1)를 디스에이블시킨다. 그리고, 상기 블랭크기간에 출력되는 스타트 펄스(SP)는 더미 스테이지(BSTn+1)를 디스에이블시킨다. 구체적으로, 제 n 프레임에 출력을 발생하는 더미 스테이지(BSTn+1)는 제 n 프레임의 블랭크기간에 출력되는 스타트 펄스(SP)와, 제 n+1 프레임에 출력되는 스타트 펄스(SP)에 의해 두 번 디스에이블된다.The start pulse SP output in the output period enables the first stage BST1 of the frame and also disables the dummy stage BSTn + 1. The start pulse SP output in the blank period disables the dummy stage BSTn + 1. Specifically, the dummy stage BSTn + 1 generating the output in the nth frame is formed by the start pulse SP output in the blank period of the nth frame and the start pulse SP output in the n + 1th frame. It is disabled twice.

한편, 상기 블랭크기간에 출력되는 스타트 펄스(SP)는 제 n 프레임의 제 1 스테이지(BST1)에도 공급된다. 이렇게 되면, 상기 제 n 프레임동안 상기 제 1 스테이지(BST1)가 두 번 인에이블될 수 있다. 즉, 한 프레임동안 제 1 스테이지(BST1)가 두 번의 스캔펄스를 출력할 수 있다. 그러나, 상기 블랭크기간에는 상기 제 1 스테이지(BST1)에는 클럭펄스가 인가되지 않으므로, 상기 제 1 스테이지(BST1)가 상기와 같은 멀티출력을 발생할 가능성은 거의 없다. 그럼에도 불구하고, 이러한 가능성을 배제시키기 위해, 도 4a에 도시된 바와 같이, 상기 블랭크기간 중 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)이 동시에 부극성으로 유지되는 기간(Tm)내에, 상기 스타트 펄스(SP)를 출력하는 것이 바람직하다. 이에 대해서는 이후 좀 더 구체적으로 설명하기로 한다.On the other hand, the start pulse SP output in the blank period is also supplied to the first stage BST1 of the nth frame. In this case, the first stage BST1 may be enabled twice during the nth frame. That is, during one frame, the first stage BST1 may output two scan pulses. However, since the clock pulse is not applied to the first stage BST1 during the blank period, there is little possibility that the first stage BST1 generates such multi-output. Nevertheless, in order to exclude this possibility, as shown in FIG. 4A, in the period Tm during which the third voltage source VDD3 and the fourth voltage source VDD4 remain negative at the same time during the blank period. It is preferable to output the start pulse SP. This will be described in more detail later.

또한, 상기 제 1 스테이지(BST1)로부터의 멀티출력의 발생을 방지하기 위해, 도 4b에 도시된 바와 같이, 상기 스타트 펄스(SP) 대신에 별도의 외부신호를 사용하여 상기 더미 스테이지(BSTn+1)만을 선택적으로 디스에이블시킬 수도 있다. 즉, 도 4b에 도시된 바와 같이, 상기 블랭크기간에 외부로부터의 방전펄스(DS)를 상기 더미 스테이지(BSTn+1)에만 공급하여 상기 더미 스테이지(BSTn+1)만을 선택적으로 디스에이블시킬 수 있다. In addition, in order to prevent the generation of the multi-output from the first stage BST1, as shown in FIG. 4B, instead of the start pulse SP, a separate external signal is used for the dummy stage BSTn + 1. ) May be selectively disabled. That is, as shown in FIG. 4B, only the dummy stage BSTn + 1 may be selectively disabled by supplying the discharge pulse DS from the outside to the dummy stage BSTn + 1 during the blank period. .

이외에도, 도 4c에 도시된 바와 같이, 상기 블랭크기간에 스타트 펄스(SP)를 출력하고, 각 스테이지(AST1 내지 ASTn+1)에 공급되는 제 1 전압원(VDD)을 교류방식으로 전환함으로써, 상기 더미 스테이지(BSTn+1)만이 선택적으로 디스에이블되도록 할 수도 있다. 이에 대해서는 이후에 좀 더 구체적으로 설명하기로 한다.In addition, as shown in FIG. 4C, the dummy pulses are outputted by the start pulse SP during the blank period, and the first voltage source VDD supplied to each of the stages AST1 to ASTn + 1 is switched to the AC system. Only stage BSTn + 1 may be selectively disabled. This will be described in more detail later.

한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다.On the other hand, as described above, the first to fourth clock pulses CLK1 to CLK4 are delayed and outputted from each other. That is, the second clock pulse CLK2 is output by being phase-delayed by one pulse width than the first clock pulse CLK1, and the third clock pulse CLK3 is one pulse than the second clock pulse CLK2. Phase delayed by a width is output, the fourth clock pulse (CLK4) is phase-delayed by one pulse width than the third clock pulse (CLK3) and output, and the first clock pulse (CLK1) is the fourth clock pulse Phase delayed by one pulse width from (CLK4) is output.

한편, 상기 스테이지들(BST1 내지 BSTn+1) 중 제 1 스테이지(BST1)에 인가되는 스타트 펄스(SP)는 상기 클럭펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 즉, 상기 스타트 펄스(SP)는 상기 제 1 클럭펄스(CLK1)보다 한 클럭펄스폭만큼 앞서 출력된다, 또한, 상기 스타트 펄스(SP)는 한 프레임에 한 번만 출력된다. 즉 매 프레 임마다 상기 스타트 펄스(SP)가 가장 먼저 출력된 후, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 차례로 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 상기 스타트 펄스(SP)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.Meanwhile, the start pulse SP applied to the first stage BST1 among the stages BST1 to BSTn + 1 is output earlier than the clock pulses CLK1 to CLK4. That is, the start pulse SP is output by one clock pulse width ahead of the first clock pulse CLK1, and the start pulse SP is output only once in one frame. That is, after the start pulse SP is output first in every frame, the first to fourth clock pulses CLK1 to CLK4 are sequentially output. At this time, the first to fourth clock pulses CLK1 to CLK4 are sequentially output, and are also output while circulating. That is, after the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output, the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output. Therefore, the first clock pulse CLK1 is output in a period corresponding to the fourth clock pulse CLK4 and the second clock pulse CLK2. The fourth clock pulse CLK4 and the start pulse SP may be output in synchronization with each other. In this case, the fourth clock pulse CLK4 is first outputted among the first to fourth clock pulses CLK1 to CLK4.

한편, 본 발명에 따른 쉬프트 레지스터는 3개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.Meanwhile, the shift register according to the present invention may use three or more clock pulses. That is, the shift register according to the present invention may use only the first to third clock pulses CLK1 to CLK3 among the first to fourth clock pulses CLK1 to CLK4. In addition, the shift register according to the present invention may use four or more clock pulses sequentially output.

여기서, 본 발명의 제 1 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(BST1 내지 BSTn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다. 한편, 제 2 내지 제 n 스테이지(BST2 내지 BSTn), 그리고 더미 스테이지(BSTn+1)의 구성은 모두 동일하므로 제 2 스테이지(BST2)만을 대표적으로 설명하기로 한다.Herein, the configuration of each stage BST1 to BSTn + 1 provided in the shift register according to the first embodiment of the present invention will be described in more detail. Meanwhile, since the configurations of the second to nth stages BST2 to BSTn and the dummy stages BSTn + 1 are all the same, only the second stage BST2 will be representatively described.

도 5는 도 3에 도시된 제 2 스테이지의 회로구성을 나타낸 도면이다.FIG. 5 is a diagram illustrating a circuit configuration of the second stage shown in FIG. 3.

제 2 스테이지(BST2)는, 도 5에 도시된 바와 같이, 제 1, 제 2 및 제 3 노드 (QB2)(Q, QB1, QB2)의 충전 및 방전을 제어하는 노드 제어부(300a)와, 상기 제 1, 제 2, 및 제 3 노드(Q, QB1,QB2)의 충전/방전 상태에 따라 턴-온되어 스캔펄스 또는 제 2 전압원(VSS)을 선택적으로 출력하는 출력부(300b)와, 스타트 펄스(SP)에 응답하여 상기 제 1 노드(Q)를 방전시키는 방전부(300c)를 포함하여 구성된다. 여기서, 상기 제 1, 제 2 및 제 3 노드(QB2)(Q, QB1, QB2)는 선택적으로 충전 및 방전되는데, 구체적으로, 상기 제 1 노드(Q)가 충전 상태일 때는 상기 제 2 노드(QB1) 및 제 3 노드(QB2)가 모두 방전상태를 유지하고, 상기 제 1 노드(Q)가 방전 상태일 때는 상기 제 2 노드(QB1) 및 제 3 노드(QB2) 중 어느 하나가 충전상태를 유지한다. As illustrated in FIG. 5, the second stage BST2 includes a node controller 300a that controls charging and discharging of the first, second, and third nodes QB2 (Q, QB1, and QB2), and An output unit 300b which is turned on according to the charge / discharge states of the first, second, and third nodes Q, QB1, and QB2 to selectively output a scan pulse or a second voltage source VSS, and a start And a discharge unit 300c for discharging the first node Q in response to the pulse SP. Here, the first, second and third nodes QB2 (Q, QB1, QB2) are selectively charged and discharged. Specifically, when the first node Q is in a charged state, the second node ( Both QB1 and the third node QB2 maintain a discharge state, and when the first node Q is in a discharge state, either one of the second node QB1 and the third node QB2 maintains a discharge state. Keep it.

즉, 홀수 번째 프레임에서는 상기 제 1 노드(Q)가 방전상태 일 때, 상기 제 2 노드(QB1)가 충전되고, 상기 제 3 노드(QB2)가 방전되며, 그리고 짝수 번째 프레임에서는 상기 제 1 노드(Q)가 방전상태 일 때, 상기 제 2 노드(QB1)가 방전되고, 상기 제 3 노드(QB2)가 충전된다. 이와 같이, 상기 제 1 노드(Q)가 방전상태일 때, 상기 제 2 노드(QB1) 및 제 3 노드(QB2)에 프레임별로 다른 극성의 전압원(VDD3, VDD4)을 인가(충전 및 방전)하는 이유는, 상기 제 2 노드(QB1) 및 제 3 노드(QB2)에 게이트단자가 연결된 스위칭소자의 열화를 방지하기 위해서이다.That is, in the odd-numbered frame, when the first node Q is in the discharged state, the second node QB1 is charged, the third node QB2 is discharged, and in the even-numbered frame, the first node is discharged. When Q is in the discharged state, the second node QB1 is discharged and the third node QB2 is charged. As described above, when the first node Q is in the discharged state, the voltage sources VDD3 and VDD4 having different polarities are applied (charged and discharged) to the second node QB1 and the third node QB2 for each frame. The reason is to prevent deterioration of the switching device having the gate terminal connected to the second node QB1 and the third node QB2.

한편, 도시하지 않았지만, 제 1 스테이지(BST1), 제 3 내지 제 n 스테이지(BST3 내지 BSTn), 및 더미 스테이지(BSTn+1)도 상기 도 10에 도시된 제 2 스테이지(BST2)와 동일한 구성을 갖는다.Although not illustrated, the first stage BST1, the third to nth stages BST3 to BSTn, and the dummy stage BSTn + 1 also have the same configuration as the second stage BST2 illustrated in FIG. 10. Have

상기 제 2 스테이지(BST2)의 노드 제어부(300a)는, 제 1 내지 제 18 NMOS 트 랜지스터(Tr1 내지 Tr18)를 포함한다.The node controller 300a of the second stage BST2 includes first to eighteenth NMOS transistors Tr1 to Tr18.

제 1 NMOS 트랜지스터(Tr1)는, 전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 1 NMOS 트랜지스터(Tr1)는, 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 상기 제 1 스테이지(BST1)에 접속되며, 소스단자는 상기 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.The first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the scan pulse from the front end stage. That is, the first NMOS transistor Tr1 charges the first node Q to the first voltage source VDD in response to the first scan pulse Vout1 from the first stage BST1. To this end, the gate terminal of the first NMOS transistor Tr1 is connected to the first stage BST1, the source terminal is connected to a power line for transmitting the first voltage source VDD, and the drain terminal is connected to the first line. It is connected to one node Q.

제 2 NMOS 트랜지스터(Tr2)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 NMOS 트랜지스터(Tr2)는, 제 1 스테이지(BST1)로부터의 제 2 스캔펄스(Vout2)에 응답하여 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 1 스테이지(BST1)에 접속되며, 소스단자는 상기 제 2 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The second NMOS transistor Tr2 discharges the second node QB1 to the second voltage source VSS in response to the scan pulse from the previous stage. That is, the second NMOS transistor Tr2 discharges the second node QB1 to the second voltage source VSS in response to the second scan pulse Vout2 from the first stage BST1. To this end, the gate terminal of the second NMOS transistor Tr2 is connected to the first stage BST1, the source terminal is connected to the second node QB1, and the drain terminal is connected to the second voltage source VSS. It is connected to the power line to transmit.

제 3 NMOS 트랜지스터(Tr3)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 3 NMOS 트랜지스터(Tr3)는, 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 상기 제 1 스테이지(BST1)에 접속되며, 소스단자는 상 기 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The third NMOS transistor Tr3 discharges the third node QB2 to the second voltage source VSS in response to the scan pulse from the previous stage. That is, the third NMOS transistor Tr3 discharges the third node QB2 to the second voltage source VSS in response to the first scan pulse Vout1 from the first stage BST1. To this end, the gate terminal of the third NMOS transistor Tr3 is connected to the first stage BST1, the source terminal is connected to the third node QB2, and the drain terminal is connected to the second voltage source VSS. Is connected to the power supply line.

제 4 NMOS 트랜지스터(Tr4)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fourth NMOS transistor Tr4 discharges the second node QB1 to the second voltage source VSS in response to the first voltage source VDD charged in the first node Q. For this purpose, the gate terminal of the fourth NMOS transistor Tr4 is connected to the first node Q, the source terminal is connected to the second node QB1, and the drain terminal is connected to the second voltage source VSS. It is connected to the power line to transmit.

제 5 NMOS 트랜지스터(Tr5)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fifth NMOS transistor Tr5 discharges the third node QB2 to the second voltage source VSS in response to the first voltage source VDD charged in the first node Q. To this end, the gate terminal of the fifth NMOS transistor Tr5 is connected to the first node Q, the source terminal is connected to the third node QB2, and the drain terminal is connected to the second voltage source VSS. It is connected to the power line to transmit.

제 6 NMOS 트랜지스터(Tr6)는, 매 프레임의 출력기간마다 다른 극성을 갖는 제 3 전압원(VDD3)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 전압원(VDD3)을 출력한다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속된다.The sixth NMOS transistor Tr6 is turned on or off in response to the third voltage source VDD3 having a different polarity in each output period of the frame, and outputs the third voltage source VDD3 at turn-on. . To this end, the gate terminal of the sixth NMOS transistor Tr6 is connected to a power line for transmitting the third voltage source VDD3, and the source terminal is connected to a power line for transmitting the third voltage source VDD3.

제 7 NMOS 트랜지스터(Tr7)는, 상기 제 6 NMOS 트랜지스터(Tr6)로부터의 제 3 전압원(VDD3)에 응답하여, 제 2 노드(QB1)를 상기 제 3 전압원(VDD3)으로 충전시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 상기 제 6 NMOS 트랜지스터(Tr6)의 드레인단자에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB1)에 접속된다.The seventh NMOS transistor Tr7 charges the second node QB1 to the third voltage source VDD3 in response to the third voltage source VDD3 from the sixth NMOS transistor Tr6. To this end, the gate terminal of the seventh NMOS transistor Tr7 is connected to the drain terminal of the sixth NMOS transistor Tr6, and the source terminal is connected to a power line for transmitting the third voltage source VDD3. The terminal is connected to the second node QB1.

제 8 NMOS 트랜지스터(Tr8)는, 상기 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 2 노드(QB1)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The eighth NMOS transistor Tr8 discharges the first node Q to the second voltage source VSS in response to the third voltage source VDD3 charged in the second node QB1. To this end, the gate terminal of the eighth NMOS transistor Tr8 is connected to the second node QB1, the source terminal is connected to the first node Q, and the drain terminal of the second voltage source VSS. It is connected to the power line to transmit.

제 9 NMOS 트랜지스터(Tr9)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 7 NMOS 트랜지스터(Tr7)를 턴-오프시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The ninth NMOS transistor Tr9 supplies the second voltage source VSS to the gate terminal of the seventh NMOS transistor Tr7 in response to the first voltage source VDD charged in the first node Q. The seventh NMOS transistor Tr7 is turned off. To this end, a gate terminal of the ninth NMOS transistor Tr9 is connected to the first node Q, a source terminal is connected to a gate terminal of the seventh NMOS transistor Tr7, and a drain terminal of the second NMOS transistor Tr9 is connected to the second terminal. It is connected to a power supply line that transmits a voltage source VSS.

제 10 NMOS 트랜지스터(Tr10)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 7 NMOS 트랜지스터(Tr7)를 턴-오프시킨다. 즉, 상기 제 10 NMOS 트랜지스터(Tr10)는, 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 7 NMOS 트랜지스터(Tr7)를 턴-오프시킨다. 이를 위해, 상기 제 10 NMOS 트랜지스터(Tr10)의 게이트단자는 제 1 스테이지(BST1)에 접속되며, 소스단자 는 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The tenth NMOS transistor Tr10 supplies the second voltage source VSS to the gate terminal of the seventh NMOS transistor Tr7 in response to the scan pulse from the previous stage to supply the seventh NMOS transistor Tr7. Turn off. That is, the tenth NMOS transistor Tr10 supplies the second voltage source VSS to the gate terminal of the seventh NMOS transistor Tr7 in response to the first scan pulse Vout1 from the first stage BST1. The seventh NMOS transistor Tr7 is turned off by the supply. To this end, the gate terminal of the tenth NMOS transistor Tr10 is connected to the first stage BST1, the source terminal is connected to the gate terminal of the seventh NMOS transistor Tr7, and the drain terminal of the second voltage source. (VSS) is connected to the power supply line.

제 11 NMOS 트랜지스터(Tr11)는, 매 프레임의 출력기간마다 반전된 극성을 갖는 제 4 전압원(VDD4)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 전압원(VDD4)을 출력한다. 이를 위해, 상기 제 11 NMOS 트랜지스터(Tr11)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 게이트단자에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속된다. 여기서, 상기 제 4 전압원(VDD4)과 제 3 전압원(VDD3)은 출력기간마다 서로 반대의 극성으로 유지되며, 블랭크기간에서 서로 동일한 극성으로 유지된다.The eleventh NMOS transistor Tr11 is turned on or turned off in response to the fourth voltage source VDD4 having an inverted polarity every output period of each frame, and outputs the fourth voltage source VDD4 when turned on. do. To this end, the gate terminal of the eleventh NMOS transistor Tr11 is connected to a gate terminal for transmitting the fourth voltage source VDD4, and the source terminal is connected to a power line for transmitting the fourth voltage source VDD4. Herein, the fourth voltage source VDD4 and the third voltage source VDD3 are maintained at opposite polarities in each output period, and are maintained at the same polarity in the blank period.

제 12 NMOS 트랜지스터(Tr12)는, 상기 제 11 NMOS 트랜지스터(Tr11)로부터의 제 4 전압원(VDD4)에 응답하여, 제 3 노드(QB2)를 상기 제 4 전압원(VDD4)으로 충전시킨다. 이를 위해, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자는 상기 제 11 NMOS 트랜지스터(Tr11)의 드레인단자에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 노드(QB2)에 접속된다.The twelfth NMOS transistor Tr12 charges the third node QB2 to the fourth voltage source VDD4 in response to the fourth voltage source VDD4 from the eleventh NMOS transistor Tr11. For this purpose, the gate terminal of the twelfth NMOS transistor Tr12 is connected to the drain terminal of the eleventh NMOS transistor Tr11, the source terminal is connected to a power line for transmitting the fourth voltage source VDD4, and the drain The terminal is connected to the third node QB2.

제 13 NMOS 트랜지스터(Tr13)는, 상기 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 13 NMOS 트랜지스터(Tr13)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The thirteenth NMOS transistor Tr13 discharges the first node Q to the second voltage source VSS in response to the fourth voltage source VDD4 charged in the third node QB2. To this end, a gate terminal of the thirteenth NMOS transistor Tr13 is connected to the third node QB2, a source terminal is connected to the first node Q, and a drain terminal of the second voltage source VSS. It is connected to the power line to transmit.

제 14 NMOS 트랜지스터(Tr14)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fourteenth NMOS transistor Tr14 supplies the second voltage source VSS to the gate terminal of the twelfth NMOS transistor Tr12 in response to the first voltage source VDD charged in the first node Q. The twelfth NMOS transistor Tr12 is turned off. To this end, a gate terminal of the fourteenth NMOS transistor Tr14 is connected to the first node Q, a source terminal is connected to a gate terminal of the twelfth NMOS transistor Tr12, and a drain terminal of the second NMOS transistor Tr14 is connected to the second terminal. It is connected to a power supply line that transmits a voltage source VSS.

제 15 NMOS 트랜지스터(Tr15)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 즉, 상기 제 15 NMOS 트랜지스터(Tr15)는 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트 단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 15 NMOS 트랜지스터(Tr15)의 게이트단자는 제 1 스테이지(BST1)에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The fifteenth NMOS transistor Tr15 supplies the second voltage source VSS to the gate terminal of the twelfth NMOS transistor Tr12 in response to the scan pulse from the previous stage, thereby supplying the twelfth NMOS transistor Tr12. Turn off. That is, the fifteenth NMOS transistor Tr15 supplies the second voltage source VSS to the gate terminal of the twelfth NMOS transistor Tr12 in response to the first scan pulse Vout1 from the first stage BST1. As a result, the twelfth NMOS transistor Tr12 is turned off. For this purpose, the gate terminal of the fifteenth NMOS transistor Tr15 is connected to the first stage BST1, the source terminal is connected to the gate terminal of the twelfth NMOS transistor Tr12, and the drain terminal of the second voltage source. It is connected to the power line which transmits (VSS).

제 16 NMOS 트랜지스터(Tr16)는, 상기 제 3 전압원(VDD3)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 16 NMOS 트랜지스터(Tr16)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The sixteenth NMOS transistor Tr16 is turned on or off in response to the third voltage source VDD3, and discharges the third node QB2 to the second voltage source VSS when turned on. To this end, a gate terminal of the sixteenth NMOS transistor Tr16 is connected to a power line for transmitting the third voltage source VDD3, a source terminal is connected to the third node QB2, and a drain terminal thereof is connected to the third node QB2. 2 is connected to the power supply line for transmitting the voltage source (VSS).

제 17 NMOS 트랜지스터(Tr17)는, 상기 제 4 전압원(VDD4)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 17 NMOS 트랜지스터(Tr17)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The seventeenth NMOS transistor Tr17 is turned on or turned off in response to the fourth voltage source VDD4 and discharges the second node QB1 to the second voltage source VSS when turned on. To this end, a gate terminal of the seventeenth NMOS transistor Tr17 is connected to a power line for transmitting the fourth voltage source VDD4, a source terminal is connected to the second node QB1, and a drain terminal is connected to the second node QB1. 2 is connected to a power supply line that transmits a voltage source VSS.

제 18 NMOS 트랜지스터(Tr18)는, 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 18 NMOS 트랜지스터(Tr18)는, 제 3 스테이지로부터의 제 3 스캔펄스(Vout3)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 18 NMOS 트랜지스터(Tr18)의 게이트단자는 상기 제 3 스테이지에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.The eighteenth NMOS transistor Tr18 discharges the first node Q to the second voltage source VSS in response to the scan pulse from the next stage. That is, the eighteenth NMOS transistor Tr18 discharges the first node Q to the second voltage source VSS in response to the third scan pulse Vout3 from the third stage. To this end, a gate terminal of the eighteenth NMOS transistor Tr18 is connected to the third stage, a source terminal is connected to the first node Q, and a drain terminal transmits the second voltage source VSS. It is connected to the power line.

그리고, 제 2 스테이지(BST2)의 출력부(300b)는, 제 19 내지 제 21 NMOS 트랜지스터(Tr19 내지 Tr21)를 포함한다.The output unit 300b of the second stage BST2 includes the nineteenth to twenty-first NMOS transistors Tr19 to Tr21.

제 19 NMOS 트랜지스터(Tr19)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 클럭펄스를 스캔펄스로서 게이트 라인에 출력한다. 또한, 이 스캔펄스를 이전단 스테이지와 다음단 스테이지에 모두 공급한다. 여기서, 상기 클럭펄스는 이전단 스테이지로부터 입력되는 스캔펄스보다 한 펄스폭만큼 위상지연된 신호이다. 즉, 제 2 스테이지(BST2)의 제 13 NMOS 트랜지스터(Tr13)는, 상기 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 1 스테이지(BST1)로부터 입력된 제 1 스 캔펄스(Vout1)(이 제 1 스캔펄스(Vout1)는 제 1 클럭펄스(CLK1)와 동기된 신호임)보다 한 클럭펄스폭만큼 위상지연된 제 2 클럭펄스(CLK2)를 출력한다. 이 제 2 클럭펄스(CLK2)는 제 2 게이트 라인을 구동하는 제 2 스캔펄스(Vout2)로서 기능한다. 또한, 이 제 2 스캔펄스(Vout2)는 제 1 스테이지(BST1)와 제 3 스테이지(BST3)에 공급된다. 이를 위해, 상기 제 19 NMOS 트랜지스터(Tr19)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 2 클럭펄스(CLK2)를 전송하는 클럭라인에 접속되며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(BST1)에 구비된 제 18 NMOS 트랜지스터(Tr18)의 게이트단자, 그리고 제 3 스테이지(BST3)에 구비된 제 1, 제 2, 제 3, 제 10, 및 제 15 NMOS 트랜지스터(Tr1, Tr2, Tr3, Tr10, Tr15)의 게이트단자에 접속된다.The nineteenth NMOS transistor Tr19 outputs a clock pulse as a scan pulse to the gate line in response to the first voltage source VDD charged in the first node Q. In addition, this scan pulse is supplied to both the previous stage and the next stage. Here, the clock pulse is a phase delayed signal by one pulse width from the scan pulse input from the previous stage. That is, the thirteenth NMOS transistor Tr13 of the second stage BST2 receives the first switch input from the first stage BST1 in response to the first voltage source VDD charged in the first node Q. The second clock pulse CLK2 is delayed by one clock pulse width than the can pulse Vout1 (this first scan pulse Vout1 is a signal synchronized with the first clock pulse CLK1). The second clock pulse CLK2 functions as a second scan pulse Vout2 for driving the second gate line. The second scan pulse Vout2 is supplied to the first stage BST1 and the third stage BST3. For this purpose, the gate terminal of the nineteenth NMOS transistor Tr19 is connected to the first node Q, the source terminal is connected to the clock line for transmitting the second clock pulse CLK2, and the drain terminal is connected to the second gate. Lines, gate terminals of the eighteenth NMOS transistor Tr18 provided in the first stage BST1, and first, second, third, tenth, and fifteenth NMOS transistors provided in the third stage BST3 ( It is connected to the gate terminals of Tr1, Tr2, Tr3, Tr10, and Tr15.

제 20 NMOS 트랜지스터(Tr20)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 20 NMOS 트랜지스터(Tr20)는, 제 2 노드(QB1)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 전압원(VSS)을 제 2 게이트 라인에 공급한다. 이를 위해, 상기 제 20 NMOS 트랜지스터(Tr20)의 게이트단자는 제 2 노드(QB1)에 접속되며, 소스단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(BST1)에 구비된 제 18 NMOS 트랜지스터(Tr18)의 게이트단자, 그리고 제 3 스테이지(BST3)에 구비된 제 1, 제 2, 제 3, 제 10, 및 제 15 NMOS 트랜지스터(Tr1, Tr2, Tr3, Tr10, Tr15)의 게이트단자에 접속된다.The twentieth NMOS transistor Tr20 supplies the second voltage source VSS to the gate line in response to the third voltage source VDD3 charged in the second node QB1. That is, the twentieth NMOS transistor Tr20 supplies the second voltage source VSS to the second gate line in response to the first voltage source VDD charged in the second node QB1. To this end, the gate terminal of the twentieth NMOS transistor Tr20 is connected to the second node QB1, the source terminal is connected to a power line for transmitting the second voltage source VSS, and the drain terminal is connected to the second gate line. , Gate terminals of the eighteenth NMOS transistor Tr18 provided in the first stage BST1, and first, second, third, tenth, and fifteenth NMOS transistors Tr1 provided in the third stage BST3. And Tr2, Tr3, Tr10, and Tr15.

제 21 NMOS 트랜지스터(Tr21)는, 제 3 노드(QB2)에 충전된 제 4 전압원 (VDD4)에 응답하여, 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 21 NMOS 트랜지스터(Tr21)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 전압원(VSS)을 제 2 게이트 라인에 공급한다. 이를 위해, 상기 제 21 NMOS 트랜지스터(Tr21)의 게이트단자는 제 3 노드(QB2)에 접속되며, 소스단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 드레인단자는 제 2 게이트 라인, 제 1 스테이지(BST1)에 구비된 제 18 NMOS 트랜지스터(Tr18)의 게이트단자, 그리고 제 3 스테이지(BST3)에 구비된 제 1, 제 2, 제 3, 제 10, 및 제 15 NMOS 트랜지스터(Tr1, Tr2, Tr3, Tr10, Tr15)의 게이트단자에 접속된다. The twenty-first NMOS transistor Tr21 supplies the second voltage source VSS to the gate line in response to the fourth voltage source VDD4 charged in the third node QB2. That is, the twenty-first NMOS transistor Tr21 supplies the second voltage source VSS to the second gate line in response to the fourth voltage source VDD4 charged in the third node QB2. To this end, the gate terminal of the twenty-first NMOS transistor Tr21 is connected to the third node QB2, the source terminal is connected to a power line for transmitting the second voltage source VSS, and the drain terminal is connected to the second gate line. , Gate terminals of the eighteenth NMOS transistor Tr18 provided in the first stage BST1, and first, second, third, tenth, and fifteenth NMOS transistors Tr1 provided in the third stage BST3. And Tr2, Tr3, Tr10, and Tr15.

한편, 제 1 스테이지(BST1), 제 3 내지 제 n 스테이지(BST3 내지 BSTn), 및 더미 스테이지(BSTn+1)도 상술한 제 2 스테이지(BST2)와 동일한 구성을 갖는다.On the other hand, the first stage BST1, the third to nth stages BST3 to BSTn, and the dummy stage BSTn + 1 also have the same configuration as the above-described second stage BST2.

단, 제 1 스테이지(BST1)의 이전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(BST1)에 구비된 제 1, 제 2, 제 3, 제 10, 및 제 15 NMOS 트랜지스터(Tr1, Tr2, Tr3, Tr10, Tr15)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 그리고, 상기 제 1 스테이지(BST1)에 구비된 제 19 NMOS 트랜지스터(Tr19)의 드레인단자, 제 20 NMOS 트랜지스터(Tr20)의 소스단자, 및 제 21 NMOS 트랜지스터(Tr21)의 드레인단자는 제 1 게이트 라인 및 제 2 스테이지(BST2)에 공통으로 접속된다.However, since there is no stage before the first stage BST1, the first, second, third, tenth, and fifteenth NMOS transistors Tr1 and Tr2 included in the first stage BST1 are provided. , Tr3, Tr10, Tr15 are supplied with a start pulse SP from the timing controller. The drain terminal of the nineteenth NMOS transistor Tr19, the source terminal of the twentieth NMOS transistor Tr20, and the drain terminal of the twenty-first NMOS transistor Tr21 included in the first stage BST1 may include a first gate line. And the second stage BST2 in common.

그리고, 상기 더미 스테이지(BSTn+1)의 다음단에는 스테이지가 존재하지 않는다. 또한, 상기 더미 스테이지(BSTn+1)는, 게이트 라인에 스캔펄스를 공급하지 않으며, 자신으로부터 출력된 제 n+1 스캔펄스(Voutn+1)를 이전단의 스테이지(즉, 제 n 스테이지(BSTn))에 공급하여 상기 제 n 스테이지(BSTn)를 디스에이블시키는 기능을 한다. 따라서, 상기 더미 스테이지(BSTn+1)에 구비된 제 19 NMOS 트랜지스터(Tr19)의 드레인단자, 제 20 NMOS 트랜지스터(Tr20)의 소스단자, 및 제 21 NMOS 트랜지스터(Tr21)의 소스단자는 제 n 스테이지(BSTn)에 구비된 제 18 NMOS 트랜지스터(Tr18)의 게이트단자에 접속된다. 그리고, 상기 더미 스테이지(BSTn+1)에 구비된 제 18 NMOS 트랜지스터(Tr18)는 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 더미 스테이지(BSTn+1)의 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이때, 상술한 바와 같이, 상기 스타트 펄스(SP)가 매 프레임의 출력기간과 블랭크기간에 한 번씩 출력됨으로 인해, 상기 더미 스테이지(BSTn+1)에 구비된 제 18 NMOS 트랜지스터(Tr18)는 매 프레임마다 두 번 턴-온된다. 따라서, 상기 더미 스테이지(BSTn+1)의 제 1 노드(Q)가 확실하게 방전상태로 유지된다. 이는 곧 상기 더미 스테이지(BSTn+1)가 확실하게 디스에이블된다는 것을 의미한다.There is no stage next to the dummy stage BSTn + 1. In addition, the dummy stage BSTn + 1 does not supply scan pulses to the gate lines, and the stage (i.e., the nth stage BSTn) does not supply the n + 1 scan pulse Voutn + 1 outputted from the dummy stage BSTn + 1. ) To disable the nth stage BSTn. Therefore, the drain terminal of the nineteenth NMOS transistor Tr19, the source terminal of the twentieth NMOS transistor Tr20, and the source terminal of the twenty-first NMOS transistor Tr21 included in the dummy stage BSTn + 1 are provided in the nth stage. It is connected to the gate terminal of the eighteenth NMOS transistor Tr18 provided in (BSTn). In addition, the eighteenth NMOS transistor Tr18 of the dummy stage BSTn + 1 may respond to the start pulse SP from the timing controller, and thus, the first node Q of the dummy stage BSTn + 1 may be used. Is discharged to the second voltage source VSS. At this time, as described above, since the start pulse SP is output once in the output period and the blank period of every frame, the eighteenth NMOS transistor Tr18 of the dummy stage BSTn + 1 is provided every frame. Each turn is turned on twice. Therefore, the first node Q of the dummy stage BSTn + 1 is reliably maintained in the discharged state. This means that the dummy stage BSTn + 1 is surely disabled.

한편, 상술한 바와 같이. 상기 블랭크기간에 출력되는 스타트 펄스(SP)에 의해서 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 충전될 수 있다. 이를 방지하기 위한 방법을 살펴보면 다음과 같다.On the other hand, as described above. The first node Q of the first stage BST1 may be charged by the start pulse SP output in the blank period. Here's how to prevent this.

제 1 방법은, 도 4b에 도시된 바와 같이, 상기 스타트 펄스(SP)를 사용하지 않고, 외부로부터의 별도의 신호, 즉 방전펄스(DS)를 사용하는 것이다. 즉, 상기 방전펄스(DS)가 전송되는 별도의 클럭라인을 더 설계하고, 이 클럭라인을 상기 더미 스테이지(BSTn+1)에만 접속시킴으로써, 상기 블랭크기간에 상기 방전펄스(DS)가 상기 더미 스테이지(BSTn+1)에만 공급되도록 할 수 있다. 결국, 출력기간에 상기 스타트 펄스(SP)는 기존의 클럭라인을 통해 상기 제 1 스테이지(BST1) 및 더미 스테이지(BSTn+1)에 공급되고, 상기 블랭크기간에 상기 방전펄스(DS)는 별도의 클럭라인을 통해 상기 더미 스테이지(BSTn+1)에만 공급된다.As shown in FIG. 4B, the first method does not use the start pulse SP, but uses a separate signal from the outside, that is, the discharge pulse DS. That is, by designing a separate clock line to which the discharge pulse DS is transmitted, and connecting this clock line only to the dummy stage BSTn + 1, the discharge pulse DS is discharged in the blank period. It can be supplied only to (BSTn + 1). As a result, during the output period, the start pulse SP is supplied to the first stage BST1 and the dummy stage BSTn + 1 through an existing clock line, and the discharge pulse DS is separately provided in the blank period. Only the dummy stage BSTn + 1 is supplied through a clock line.

제 2 방법은, 도 4c에 도시된 바와 같이, 블랭크기간에 스타트 펄스(SP)가 출력되도록 함과 아울러, 제 1 전압원(VDD)을 교류방식으로 전환하는 것이다. 즉, 상기 제 1 전압원(VDD)을, 출력기간에는 정극성으로 유지시키고 블랭크기간에는 부극성으로 유지시킨다. 이렇게 함으로써, 블랭크기간에 상기 제 1 스테이지(BST1)에 스타트 펄스(SP)가 공급되어도, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 충전되지 않는다. 이를 좀 더 구체적으로 설명하면 다음과 같다. As shown in Fig. 4C, the second method is to allow the start pulse SP to be output during the blank period and to switch the first voltage source VDD to the alternating current method. That is, the first voltage source VDD is kept positive in the output period and negative in the blank period. By doing so, even if the start pulse SP is supplied to the first stage BST1 in the blank period, the first node Q of the first stage BST1 is not charged. If this is explained in more detail as follows.

즉, 상기 블랭크기간에 출력된 스타트 펄스(SP)는, 제 1 스테이지(BST1)에 구비된 제 1, 제 2, 제 3, 제 10, 및 제 15 NMOS 트랜지스터(Tr1, Tr2, Tr3, Tr10, Tr15)의 게이트단자에 공급되며, 이로 인해, 상기 제 1 스테이지(BST1)에 구비된 상기 제 1, 제 2, 제 3, 제 10, 및 제 15 NMOS 트랜지스터(Tr1, Tr2, Tr3, Tr10, Tr15)가 모두 턴-온된다. 여기서, 제 1 전압원(VDD)이 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 노드(Q)에 공급되는데, 이때 상기 제 1 전압원(VDD)은 상기 블랭크기간동안 부극성을 유지하므로 상기 제 1 노드(Q)는 방전상태로 유지된다. 결국, 상기 제 1 스테이지(BST1)는 상기 블랭크기간에 출력된 스타트 펄스(SP)에 영향을 받지 않는다. 다시말하면, 상기 제 1 스테이지(BST1)는 상기 블랭크기간에도 여전히 디스에이블상태를 유지하게 된다.In other words, the start pulse SP output in the blank period includes the first, second, third, tenth, and fifteenth NMOS transistors Tr1, Tr2, Tr3, Tr10, and the first stage BST1. The first, second, third, tenth, and fifteenth NMOS transistors Tr1, Tr2, Tr3, Tr10, and Tr15 are supplied to the gate terminal of Tr15, and thus are provided in the first stage BST1. ) Are all turned on. Here, the first voltage source VDD is supplied to the first node Q through the turned-on first NMOS transistor Tr1, where the first voltage source VDD maintains negative polarity for the blank period. The first node Q is maintained in a discharged state. As a result, the first stage BST1 is not affected by the start pulse SP output in the blank period. In other words, the first stage BST1 is still disabled even in the blank period.

한편, 상기 제 1 전압원(VDD)은 상기 출력기간에 정극성으로 유지되므로, 상 기 제 1 스테이지(BST1)를 포함한 나머지 스테이지들(BST2 내지 BSTn+1)은 모두 정상적으로 동작한다.On the other hand, since the first voltage source VDD remains positive in the output period, the remaining stages BST2 to BSTn + 1 including the first stage BST1 operate normally.

이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the shift register according to the first embodiment of the present invention configured as described above will be described in detail as follows.

도 6a 및 도 6b는 도 5의 회로구성을 갖는 제 1 스테이지 내지 더미 스테이지를 나타낸 도면이다.6A and 6B are diagrams illustrating first to dummy stages having the circuit configuration of FIG. 5.

여기서, 제 1 프레임의 출력기간동안 제 3 전압원(VDD3)이 정극성의 전압으로 유지되고, 제 4 전압원(VDD4)이 부극성의 전압으로 유지된다고 가정한다. 그리고, 제 2 프레임의 출력기간동안 상기 제 3 전압원(VDD3)이 부극성의 전압으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성의 전압으로 유지된다고 가정한다. 즉, 홀수 번째 프레임의 출력기간동안 상기 제 3 전압원(VDD3)이 정극성으로 유지되고, 제 4 전압원(VDD4)이 부극성으로 유지된다고 가정하고, 짝수 번째 프레임의 출력기간동안 상기 제 3 전압원(VDD3)이 부극성으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성으로 유지된다고 가정한다. 또한, 4a에 도시된 바와 같이, 스타트 펄스(SP)가 블랭크기간에 출력되며, 제 1 전압원(VDD)은 고정된 정극성의 값을 갖는 직류전압원이다.Here, it is assumed that the third voltage source VDD3 is maintained at the positive voltage and the fourth voltage source VDD4 is maintained at the negative voltage during the output period of the first frame. In addition, it is assumed that the third voltage source VDD3 is maintained at the negative voltage and the fourth voltage source VDD4 is maintained at the positive voltage during the output period of the second frame. That is, it is assumed that the third voltage source VDD3 remains positive during the output period of the odd-numbered frame, and the fourth voltage source VDD4 remains negative. It is assumed that VDD3) is kept negative and the fourth voltage source VDD4 is kept positive. Further, as shown in 4a, the start pulse SP is output in the blank period, and the first voltage source VDD is a direct current voltage source having a fixed positive polarity value.

먼저, 제 1 프레임의 인에이블 기간(T0)동안의 동작을 설명하면 다음과 같다. First, the operation during the enable period T0 of the first frame will be described.

이에 앞서, 상기 제 1 프레임동안 상기 제 3 전압원(VDD3)은 정극성이므로, 이를 게이트단자를 통해 공급받는 제 6 및 제 16 NMOS 트랜지스터(Tr6, Tr16)는 제 1 프레임동안 턴-온상태를 유지한다. 그리고, 상기 제 1 프레임동안 상기 제 4 전압원(VDD4)은 부극성이므로, 이를 게이트단자를 통해 공급받는 제 11 및 17 NMOS 트랜지스터(Tr11, Tr17)는 제 1 프레임동안 턴-오프상태를 유지한다. Prior to this, since the third voltage source VDD3 is positive during the first frame, the sixth and sixteenth NMOS transistors Tr6 and Tr16 supplied with the gate terminal are turned on for the first frame. do. In addition, since the fourth voltage source VDD4 is negative during the first frame, the eleventh and seventeenth NMOS transistors Tr11 and Tr17 supplied with the fourth voltage source VDD4 are turned off during the first frame.

상기 인에이블 기간(T0)동안에는, 도 4a에 도시된 바와 같이, 스타트 펄스(SP)만 하이 상태를 유지한다.During the enable period T0, only the start pulse SP remains high as shown in FIG. 4A.

상기 스타트 펄스(SP)는 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자, 및 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자, 제 10 NMOS 트랜지스터(Tr10)의 게이트단자, 및 제 15 NMOS 트랜지스터(Tr15)의 게이트단자에 인가되어, 상기 제 1, 제 2, 제 3, 제 10, 및 제 15 NMOS 트랜지스터(Tr1, Tr2, Tr3, Tr10, Tr15)를 턴-온시킨다.The start pulse SP may include a gate terminal of the first NMOS transistor Tr1, a gate terminal of the second NMOS transistor Tr2, a gate terminal of the third NMOS transistor Tr3, and a tenth NMOS transistor Tr10. Is applied to the gate terminal of and the gate terminal of the fifteenth NMOS transistor Tr15 to turn the first, second, third, tenth, and fifteenth NMOS transistors Tr1, Tr2, Tr3, Tr10, and Tr15. -Turn on.

그러면, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 공급된다. 이때, 상기 제 1 노드(Q)가 상기 제 1 전압원(VDD)으로 충전됨에 따라, 상기 제 1 노드(Q)에 게이트단자가 접속된 제 4, 제 5, 제 9, 및 제 14 NMOS 트랜지스터(Tr4, Tr5, Tr9, Tr14)가 모두 턴-온된다.Then, the first voltage source VDD is supplied to the first node Q through the turned-on first NMOS transistor Tr1. In this case, as the first node Q is charged with the first voltage source VDD, the fourth, fifth, ninth, and fourteenth NMOS transistors having gate terminals connected to the first node Q ( Tr4, Tr5, Tr9, Tr14) are all turned on.

이때, 상기 턴-온된 제 2 및 제 4 NMOS 트랜지스터(Tr2, Tr4)를 통해, 제 2 전압원(VSS)이 제 2 노드(QB1)에 공급된다. 이로 인해, 상기 제 2 노드(QB1)는 방전되고, 상기 방전된 제 2 노드(QB1)에 게이트단자가 접속된 제 8 및 제 20 NMOS 트랜지스터(Tr20)가 턴-오프된다.At this time, the second voltage source VSS is supplied to the second node QB1 through the turned-on second and fourth NMOS transistors Tr2 and Tr4. As a result, the second node QB1 is discharged, and the eighth and twentieth NMOS transistors Tr20 having gate terminals connected to the discharged second node QB1 are turned off.

그리고, 상기 턴-온된 제 3, 제 5, 및 제 16 NMOS 트랜지스터(Tr3, Tr5, Tr16)를 통해, 제 2 전압원(VSS)이 제 3 노드(QB2)에 공급된다. 이로 인해, 상기 제 3 노드(QB2)는 방전되고, 상기 방전된 제 3 노드(QB2)에 게이트단자가 접속된 제 13 및 제 21 NMOS 트랜지스터(Tr13, Tr21)가 턴-오프된다.The second voltage source VSS is supplied to the third node QB2 through the turned-on third, fifth, and sixteenth NMOS transistors Tr3, Tr5, and Tr16. As a result, the third node QB2 is discharged, and the thirteenth and twenty-first NMOS transistors Tr13 and Tr21 having gate terminals connected to the discharged third node QB2 are turned off.

한편, 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에는 제 3 전압원(VDD3)과 제 2 전압원(VSS)이 동시에 공급된다. 즉, 상기 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해서 제 3 전압원(VDD3)이 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급된다. 그리고, 상기 턴-온된 제 9 및 제 10 NMOS 트랜지스터(Tr9, Tr10)를 통해서 제 2 전압원(VSS)이 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 공급된다. 이때, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에 제 3 전압원(VDD3)을 공급하는 트랜지스터의 수보다 제 2 전압원(VSS)을 공급하는 트랜지스터의 수가 더 많기 때문에, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 제 2 전압원(VSS)으로 유지된다. 따라서, 상기 인에이블 기간(T0)에 상기 제 7 NMOS 트랜지스터(Tr7)는 턴-오프상태를 유지한다. 또한, 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에는 상기 턴-온된 제 14 및 제 15 NMOS 트랜지스터(Tr14, Tr15)를 통해 공급되는 제 2 전압원(VSS)이 인가되므로, 상기 인에이블 기간(T0) 동안 상기 제 12 NMOS 트랜지스터(Tr12)는 턴-오프상태를 유지한다.Meanwhile, the third voltage source VDD3 and the second voltage source VSS are simultaneously supplied to the gate terminal of the seventh NMOS transistor Tr7. That is, a third voltage source VDD3 is supplied to the gate terminal of the seventh NMOS transistor Tr7 through the turned-on sixth NMOS transistor Tr6. The second voltage source VSS is supplied to the gate terminal of the seventh NMOS transistor Tr7 through the turned-on ninth and tenth NMOS transistors Tr9 and Tr10. In this case, since the number of transistors for supplying the second voltage source VSS is greater than the number of transistors for supplying the third voltage source VDD3 to the gate terminal of the seventh NMOS transistor Tr7, the seventh NMOS transistor Tr7. ) Is maintained as the second voltage source VSS. Therefore, the seventh NMOS transistor Tr7 remains turned off in the enable period T0. In addition, since the second voltage source VSS supplied through the turned-on fourteenth and fifteenth NMOS transistors Tr14 and Tr15 is applied to the gate terminal of the twelfth NMOS transistor Tr12, the enable period T0. The twelfth NMOS transistor Tr12 remains turned off.

한편, 상기 인에이블 기간(T0)에 출력된 스타트 펄스(SP)는 더미 스테이지(BSTn+1)에도 공급된다. 즉, 상기 스타트 펄스(SP)는 상기 더미 스테이지(BSTn+1)에 구비된 제 18 NMOS 트랜지스터(Tr18)의 게이트단자에 공급된다. 이 스타트 펄스(SP)에 의해서 상기 제 18 NMOS 트랜지스터(Tr18)는 턴-온된다. 그러면, 상기 턴-온된 제 18 NMOS 트랜지스터(Tr18)를 통해서 제 2 전압원(VSS)이 상기 더미 스테이 지(BSTn+1)의 제 1 노드(Q)에 공급된다. 이로 인해, 상기 더미 스테이지(BSTn+1)의 제 1 노드(Q)가 방전상태로 유지된다.On the other hand, the start pulse SP output in the enable period T0 is also supplied to the dummy stage BSTn + 1. That is, the start pulse SP is supplied to the gate terminal of the eighteenth NMOS transistor Tr18 provided in the dummy stage BSTn + 1. The eighteenth NMOS transistor Tr18 is turned on by the start pulse SP. Then, the second voltage source VSS is supplied to the first node Q of the dummy stage BSTn + 1 through the turned-on eighteenth NMOS transistor Tr18. As a result, the first node Q of the dummy stage BSTn + 1 is maintained in a discharged state.

요약하면, 상기 인에이블 기간(T0)에는 상기 제 1 스테이지(BST1)가 인에이블되고, 더미 스테이지(BSTn+1)가 디스에이블된다. 즉, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 방전된다. 그리고, 상기 더미 스테이지(BSTn+1)의 제 1 노드(Q)가 방전된다.In summary, the first stage BST1 is enabled and the dummy stage BSTn + 1 is disabled in the enable period T0. That is, the first node Q of the first stage BST1 is charged and the second and third nodes QB1 and QB2 are discharged. In addition, the first node Q of the dummy stage BSTn + 1 is discharged.

이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.The operation during the first period T1 will now be described.

제 1 기간(T1)동안에는, 도 4a에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다. 따라서, 상기 로우 상태의 스타트 펄스(SP)에 응답하여 상기 제 1 스테이지(BST1)의 제 1, 제 2, 제 3, 제 10, 및 제 15 NMOS 트랜지스터(Tr1, Tr2, Tr3, Tr10, Tr15)는 턴-오프되고, 이에 따라 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 플로팅 상태로 유지된다.During the first period T1, as shown in FIG. 4A, only the first clock pulse CLK1 remains high and the remaining clock pulses remain low. Accordingly, the first, second, third, tenth, and fifteenth NMOS transistors Tr1, Tr2, Tr3, Tr10, and Tr15 of the first stage BST1 in response to the low state start pulse SP. Is turned off, so that the first node Q of the first stage BST1 remains in a floating state.

한편, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 상기 인에이블 기간(T0)동안 인가되었던 제 1 전압원(VDD)으로 계속 유지됨에 따라, 상기 제 1 스테이지(BST1)의 제 19 NMOS 트랜지스터(Tr19)는 턴-온상태를 유지한다. 이때, 상기 턴-온된 제 19 NMOS 트랜지스터(Tr19)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 19 NMOS 트랜지스터(Tr19)는 거의 완전하게 턴-온된다. 이에 따라, 상기 제 1 스테이지(BST1)의 제 19 NMOS 트랜지스 터(Tr19)의 소스단자에 인가된 제 1 클럭펄스(CLK1)는 상기 제 19 NMOS 트랜지스터(Tr19)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 4a에 도시된 바와 같이, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 작용한다.Meanwhile, as the first node Q of the first stage BST1 is continuously maintained as the first voltage source VDD applied during the enable period T0, the 19th NMOS of the first stage BST1 is maintained. Transistor Tr19 remains turned on. At this time, as the first clock pulse CLK1 is applied to the source terminal of the turned-on 19th NMOS transistor Tr19, the first voltage source charged in the first node Q of the first stage BST1. (VDD) is amplified by bootstrapping. Thus, the nineteenth NMOS transistor Tr19 is almost completely turned on. Accordingly, the first clock pulse CLK1 applied to the source terminal of the 19th NMOS transistor Tr19 of the first stage BST1 is stably output through the drain terminal of the 19th NMOS transistor Tr19. do. In this case, as shown in FIG. 4A, the output first clock pulse CLK1 is applied to the first gate line to serve as a first scan pulse Vout1 for driving the first gate line.

이때, 상기 제 1 스캔펄스(Vout1)는 상기 제 1 게이트 라인에 공급됨과 동시에, 제 2 스테이지(BST2)에 입력된다. 구체적으로, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(BST2)에 구비된 제 1, 제 2, 제 3, 제 10, 및 제 15 NMOS 트랜지스터(Tr1, Tr2, Tr3, Tr10, Tr15)에 공급된다. 여기서, 상기 제 2 스테이지(BST2)에 공급된 제 1 스캔펄스(Vout1)는 상기 제 1 스테이지(BST1)에 공급된 스타트 펄스(SP)와 동일한 역할을 한다. 즉, 상기 제 2 스테이지(BST2)는, 상기 제 1 스캔펄스(Vout1)에 응답하여, 자신의 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시키고, 제 2 및 제 3 노드(QB1, QB2)를 방전시킨다.In this case, the first scan pulse Vout1 is supplied to the first gate line and input to the second stage BST2. Specifically, the first scan pulse Vout1 includes first, second, third, tenth, and fifteenth NMOS transistors Tr1, Tr2, Tr3, Tr10, and Tr15 provided in the second stage BST2. Supplied to. Here, the first scan pulse Vout1 supplied to the second stage BST2 plays the same role as the start pulse SP supplied to the first stage BST1. That is, the second stage BST2 charges its first node Q with the first voltage source VDD in response to the first scan pulse Vout1, and the second and third nodes QB1. , QB2) is discharged.

요약하면, 상기 제 1 기간(T1)에, 상기 제 1 스테이지(BST1)는 제 1 스캔펄스(Vout1)를 출력하고, 상기 제 2 스테이지(BST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다.In summary, in the first period T1, the first stage BST1 outputs a first scan pulse Vout1, and the second stage BST2 responds to the first scan pulse Vout1. Is enabled.

이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second period T2 will be described.

상기 제 2 기간(T2)동안에는, 도 4a에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.During the second period T2, as shown in FIG. 4A, only the second clock pulse CLK2 remains high and the remaining clock pulses remain low.

따라서, 제 1 기간(T1)에 인가되었던 상기 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)(즉, 상기 제 1 클럭펄스(CLK1))가 제 2 기간(T2)에서 로우 상태 로 변함에 따라, 이를 게이트단자를 통해 인가받는 상기 2 스테이지의 제 1, 제 2, 제 3, 제 10, 및 제 15 NMOS 트랜지스터(Tr1, Tr2, Tr3, Tr10, Tr15)는 턴-오프되고, 이에 따라 상기 제 2 스테이지(BST2)의 제 1 노드(Q)는 플로팅 상태로 유지된다. 이때, 상기 제 2 스테이지(BST2)의 제 19 NMOS 트랜지스터(Tr19)의 소스단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)에 충전된 제 1 전압원(VDD)은 부트스트랩핑에 의해 증폭된다.Accordingly, the first scan pulse Vout1 (that is, the first clock pulse CLK1) from the first stage BST1, which was applied in the first period T1, goes low in the second period T2. As a result, the first, second, third, tenth, and fifteenth NMOS transistors Tr1, Tr2, Tr3, Tr10, and Tr15 of the second stage, which are applied through the gate terminal, are turned off. Accordingly, the first node Q of the second stage BST2 is maintained in a floating state. At this time, as the second clock pulse CLK2 is applied to the source terminal of the nineteenth NMOS transistor Tr19 of the second stage BST2, the first node Q of the second stage BST2 is charged. The first voltage source VDD is amplified by bootstrapping.

따라서, 상기 제 2 스테이지(BST2)의 제 13 NMOS 트랜지스터(Tr13)의 소스단자에 인가된 제 2 클럭펄스(CLK2)는 상기 제 13 NMOS 트랜지스터(Tr13)의 드레인단자를 통해 안정적으로 출력된다. 이때, 도 4a에 도시된 바와 같이, 상기 제 2 스테이지(BST2)로부터 출력되는 상기 제 2 클럭펄스(CLK2)는 제 2 게이트 라인에 인가되어 상기 제 2 게이트 라인을 구동시키는 제 2 스캔펄스(Vout2)로서 작용한다.Therefore, the second clock pulse CLK2 applied to the source terminal of the thirteenth NMOS transistor Tr13 of the second stage BST2 is stably output through the drain terminal of the thirteenth NMOS transistor Tr13. In this case, as shown in FIG. 4A, the second clock pulse CLK2 output from the second stage BST2 is applied to a second gate line to drive the second gate line Vout2. Acts as).

이때, 상기 제 2 스테이지(BST2)로부터 출력되는 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(BST1)에도 입력된다. 구체적으로, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(BST1)에 구비된 제 18 NMOS 트랜지스터(Tr18)의 게이트단자에 입력된다. 여기서, 상기 제 2 스캔펄스(Vout2)에 의해서 상기 제 1 스테이지(BST1)의 제 18 NMOS 트랜지스터(Tr18)가 턴-온됨에 따라, 상기 제 2 전압원(VSS)이 상기 턴-온된 제 18 NMOS 트랜지스터(Tr18)를 통해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 따라서, 상기 제 2 전압원(VSS)에 의해 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 방전된다. 그러면, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 게이트단자가 공통으로 접속된 제 4, 제 5, 제 9, 및 제 14 NMOS 트랜지스 터(Tr4, Tr5, Tr9, Tr14)가 모두 턴-오프된다.In this case, the second scan pulse Vout2 output from the second stage BST2 is also input to the first stage BST1. Specifically, the second scan pulse Vout2 is input to the gate terminal of the eighteenth NMOS transistor Tr18 provided in the first stage BST1. Here, as the eighteenth NMOS transistor Tr18 of the first stage BST1 is turned on by the second scan pulse Vout2, the eighteenth NMOS transistor whose second voltage source VSS is turned on is turned on. It is supplied to the first node Q of the first stage BST1 through Tr18. Therefore, the first node Q of the first stage BST1 is discharged by the second voltage source VSS. Then, the fourth, fifth, ninth, and fourteenth NMOS transistors Tr4, Tr5, Tr9, and Tr14 having gate terminals commonly connected to the first node Q of the first stage BST1 are connected. All are turned off.

한편, 상기 제 2 기간(T2)에 상기 제 1 스테이지(BST1)의 제 9 및 제 10 NMOS 트랜지스터(Tr9, Tr10)가 턴-오프상태이므로, 이 제 2 기간(T2)에 상기 제 1 스테이지(BST1)의 제 2 노드(QB1)는 제 7 NMOS 트랜지스터(Tr7)를 통해 공급되는 제 1 전압원(VDD)으로 충전된다. 따라서, 상기 제 1 스테이지(BST1)의 제 2 노드(QB1)에 게이트단자가 접속된 제 8 및 제 20 NMOS 트랜지스터(Tr8, Tr20)가 모두 턴-온된다. 이때, 상기 턴-온된 제 20 NMOS 트랜지스터(Tr20)를 통해 제 2 전압원(VSS)이 제 1 게이트 라인에 공급된다.Meanwhile, since the ninth and tenth NMOS transistors Tr9 and Tr10 of the first stage BST1 are turned off in the second period T2, the first stage (T2) during the second period T2. The second node QB1 of the BST1 is charged with the first voltage source VDD supplied through the seventh NMOS transistor Tr7. Therefore, all of the eighth and twentieth NMOS transistors Tr8 and Tr20 having gate terminals connected to the second node QB1 of the first stage BST1 are turned on. At this time, the second voltage source VSS is supplied to the first gate line through the turned-on 20th NMOS transistor Tr20.

한편, 상기 턴-온된 제 8 NMOS 트랜지스터(Tr8)를 통해 제 2 전압원(VSS)이 제 1 노드(Q)에 공급된다. 결국, 상기 제 2 기간(T2)동안 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 제 8 및 제 18 NMOS 트랜지스터(Tr8, Tr18)에 의해 방전된다.Meanwhile, a second voltage source VSS is supplied to the first node Q through the turned-on eighth NMOS transistor Tr8. As a result, during the second period T2, the first node Q of the first stage BST1 is discharged by the eighth and eighteenth NMOS transistors Tr8 and Tr18.

또한, 상기 제 2 기간(T2)동안, 상기 제 2 스테이지(BST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 3 스테이지(BST3)에도 입력된다. 구체적으로, 상기 제 2 스캔펄스(Vout2)는 상기 제 3 스테이지(BST3)에 구비된 제 1, 제 2, 제 3, 제 10, 및 제 15 NMOS 트랜지스터(Tr1, Tr2, Tr3, Tr10, Tr15)의 게이트단자에 입력된다. 따라서, 상기 제 2 기간(T2)에, 상기 제 3 스테이지(BST3)의 제 1, 제 2, 제 3, 제 10, 및 제 15 NMOS 트랜지스터(Tr1, Tr2, Tr3, Tr10, Tr15)가 모두 턴-온된다. 따라서, 상기 제 2 기간(T2)에, 상기 제 3 스테이지(BST3)는 인에이블된다. 즉, 상기 제 2 기간(T2)에, 상기 제 3 스테이지(BST3)의 제 1 노드(Q)는 충전되고, 제 2 및 제 3 노드(QB1, QB2)는 방전된다.In addition, during the second period T2, the second scan pulse Vout2 output from the second stage BST2 is also input to the third stage BST3. Specifically, the second scan pulse Vout2 includes first, second, third, tenth, and fifteenth NMOS transistors Tr1, Tr2, Tr3, Tr10, and Tr15 provided in the third stage BST3. Is input to the gate terminal of. Therefore, in the second period T2, all of the first, second, third, tenth and fifteenth NMOS transistors Tr1, Tr2, Tr3, Tr10, and Tr15 of the third stage BST3 are turned on. -On. Therefore, in the second period T2, the third stage BST3 is enabled. That is, in the second period T2, the first node Q of the third stage BST3 is charged and the second and third nodes QB1 and QB2 are discharged.

요약하면, 제 2 기간(T2)에는, 상기 제 2 스테이지(BST2)로부터 제 2 스캔펄스(Vout2)가 출력된다. 이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인을 구동시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 1 스테이지(BST1)의 제 1 노드(Q)를 방전시키고, 제 2 노드(QB1)를 충전시킴으로써 상기 제 1 스테이지(BST1)를 디스에이블시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 3 스테이지(BST3)의 제 1 노드(Q)를 충전시키고, 제 2 및 제 3 노드(QB1, QB2)를 방전시킴으로서 상기 제 3 스테이지(BST3)를 인에이블시킨다.In summary, in the second period T2, the second scan pulse Vout2 is output from the second stage BST2. This second scan pulse Vout2 drives the second gate line. In addition, the second scan pulse Vout2 discharges the first node Q of the first stage BST1 and disables the first stage BST1 by charging the second node QB1. In addition, the second scan pulse Vout2 charges the first node Q of the third stage BST3 and discharges the second and third nodes QB1 and QB2 to discharge the third stage BST3. Enable.

이어서, 제 3 기간(T3)에는 상기 제 3 스테이지(BST3)로부터 제 3 스캔펄스(Vout3)가 출력된다. 이 제 3 스캔펄스(Vout3)는 제 3 게이트 라인을 구동시킨다. 또한, 상기 제 3 스캔펄스(Vout3)는 제 2 스테이지(BST2)의 제 1 노드(Q)를 방전시키고, 제 2 노드(QB1)를 충전시킴으로써 상기 제 2 스테이지(BST2)를 디스에이블시킨다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 4 스테이지(BST4)의 제 1 노드(Q)를 충전시키고, 제 2 및 제 3 노드(QB1, QB2)를 방전시킴으로써 상기 제 4 스테이지(BST4)를 인에이블시킨다.Next, in the third period T3, the third scan pulse Vout3 is output from the third stage BST3. This third scan pulse Vout3 drives the third gate line. In addition, the third scan pulse Vout3 discharges the first node Q of the second stage BST2 and disables the second stage BST2 by charging the second node QB1. In addition, the second scan pulse Vout2 charges the first node Q of the fourth stage BST4 and discharges the second and third nodes QB1 and QB2 to discharge the fourth stage BST4. Enable.

이와 같은 방식으로, 상기 제 1 스테이지(BST1)부터 더미 스테이지(BSTn+1)까지 한 번씩 차례로 스캔펄스를 출력한다. 구체적으로, 전체 스테이지는 매 프레임의 출력기간에 상기 스캔펄스를 출력한다.In this manner, scan pulses are sequentially output from the first stage BST1 to the dummy stage BSTn + 1 once. Specifically, the entire stage outputs the scan pulse in the output period of every frame.

즉, 상기 더미 스테이지(BSTn+1)는, 제 n 스테이지(BSTn)로부터의 제 n 스캔펄스(Voutn)에 응답하여 인에이블된다. 즉, 상기 더미 스테이지(BSTn+1)는, 상기 제 n 스테이지(BSTn)로부터의 제 n 스캔펄스(Voutn)에 응답하여, 자신의 제 1 노드(Q)를 충전시키고, 제 2 및 제 3 노드(QB1, QB2)를 방전시킨다. 그리고, 상기 더미 스테이지(BSTn+1)는, 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여 디스에이블된다. 즉, 상기 더미 스테이지(BSTn+1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 자신의 제 2 노드(QB1)를 충전시키고, 제 1 및 제 3 노드(Q, QB2)를 방전시킨다.That is, the dummy stage BSTn + 1 is enabled in response to the nth scan pulse Voutn from the nth stage BSTn. That is, the dummy stage BSTn + 1 charges its first node Q in response to the nth scan pulse Voutn from the nth stage BSTn, and the second and third nodes. (QB1, QB2) are discharged. The dummy stage BSTn + 1 is disabled in response to the start pulse SP from the timing controller. That is, the dummy stage BSTn + 1 charges its own second node QB1 in response to the start pulse SP from the timing controller, and charges the first and third nodes Q and QB2. Discharge.

구체적으로, 블랭크기간이 시작되는 순간, 상기 타이밍 콘트롤러로부터 스타트 펄스(SP)가 다시 출력된다. 이 블랭크기간에 출력된 스타트 펄스(SP)는 상기 더미 스테이지(BSTn+1)에 구비된 제 18 NMOS 트랜지스터(Tr18)의 게이트단자에 공급된다. 그러면, 상기 제 18 NMOS 트랜지스터(Tr18)가 턴-온된다. 이때, 상기 턴-온된 제 18 NMOS 트랜지스터(Tr18)를 통해 제 2 전압원(VSS)이 상기 더미 스테이지(BSTn+1)의 제 1 노드(Q)에 공급된다. 이에 따라, 상기 더미 스테이지(BSTn+1)의 제 1 노드(Q)가 방전되고, 상기 방전된 제 1 노드(Q)에 게이트단자가 접속된 제 4, 제 5, 제 9, 및 제 14 NMOS 트랜지스터(Tr4, Tr5, Tr9, Tr14)가 모두 턴-오프된다. 또한, 상기 더미 스테이지(BSTn+1)의 제 2 노드(QB1)는 제 7 NMOS 트랜지스터(Tr7)에 의해 공급되는 제 3 전압원(VDD3)에 의해 충전되므로, 상기 블랭크 기간에 더미 스테이지(BSTn+1)의 제 2 노드(QB1)는 충전상태이다. 따라서, 상기 더미 스테이지(BSTn+1)의 제 2 노드(QB1)에 게이트단자가 접속된 제 8 및 제 20 NMOS 트랜지스터(Tr8, Tr20)가 턴-온된다. 이때, 상기 턴-온된 제 8 NMOS 트랜지스터(Tr8)를 통해 제 2 전압원(VSS)이 상기 더미 스테이지(BSTn+1)의 제 1 노드(Q)에 공급된다. 즉, 상기 더미 스테이지(BSTn+1)가 디스에이블될 때, 상기 더미 스테이지(BSTn+1)의 제 1 노드(Q)는 제 8 및 제 18 NMOS 트랜지스터(Tr8, Tr18)를 통해 공급되는 제 2 전압원(VSS)에 의해 방전상태를 유지하게 된다.Specifically, at the beginning of the blank period, the start pulse SP is output again from the timing controller. The start pulse SP output in this blank period is supplied to the gate terminal of the eighteenth NMOS transistor Tr18 provided in the dummy stage BSTn + 1. Then, the eighteenth NMOS transistor Tr18 is turned on. In this case, the second voltage source VSS is supplied to the first node Q of the dummy stage BSTn + 1 through the turned-on eighteenth NMOS transistor Tr18. Accordingly, the fourth, fifth, ninth, and fourteenth NMOSs in which the first node Q of the dummy stage BSTn + 1 is discharged and the gate terminal is connected to the discharged first node Q are discharged. Transistors Tr4, Tr5, Tr9 and Tr14 are all turned off. In addition, since the second node QB1 of the dummy stage BSTn + 1 is charged by the third voltage source VDD3 supplied by the seventh NMOS transistor Tr7, the dummy stage BSTn + 1 in the blank period. The second node QB1 of) is in a charged state. Therefore, the eighth and twentieth NMOS transistors Tr8 and Tr20 having gate terminals connected to the second node QB1 of the dummy stage BSTn + 1 are turned on. In this case, the second voltage source VSS is supplied to the first node Q of the dummy stage BSTn + 1 through the turned-on eighth NMOS transistor Tr8. That is, when the dummy stage BSTn + 1 is disabled, the first node Q of the dummy stage BSTn + 1 is supplied through the eighth and eighteenth NMOS transistors Tr8 and Tr18. The discharge state is maintained by the voltage source VSS.

결국, 상기 블랭크기간에 출력되는 스타트 펄스(SP)에 의해, 상기 더미 스테이지(BSTn+1)는 나머지 스테이지들(BST1 내지 BSTn)과 마찬가지로, 두 개의 트랜지스터를 통해 공급되는 제 2 전압원(VSS)에 의해 방전상태를 유지한다. 또한, 상기 더미 스테이지(BSTn+1)는 다음 프레임이 시작될 때 출력되는 스타트 펄스(SP)에 의해서 또 디스에이블된다.As a result, the dummy stage BSTn + 1 is applied to the second voltage source VSS supplied through the two transistors, similarly to the remaining stages BST1 to BSTn, by the start pulse SP output during the blank period. To maintain the discharge state. In addition, the dummy stage BSTn + 1 is also disabled by the start pulse SP output when the next frame starts.

상기 제 1 프레임의 블랭크기간이 끝나면, 제 2 프레임이 시작된다. 구체적으로, 제 2 프레임의 출력기간이 시작된다. 이 제 2 프레임이 시작되는 순간, 상기 타이밍 콘트롤러로부터 스타트 펄스(SP)가 다시 출력된다. 이 스타트 펄스(SP)는 상기 더미 스테이지(BSTn+1)를 다시 인에이블시킨다. 결국, 상기 더미 스테이지(BSTn+1)는 제 1 프레임의 블랭크기간에 출력된 스타트 펄스(SP)와, 제 2 프레임의 출력기간에 출력된 스타트 펄스(SP)에 의해 두 번 디스에이블된다. 따라서, 상기 더미 스테이지(BSTn+1)는 확실하게 디스에이블되므로, 상기 더미 스테이지(BSTn+1)로부터 멀티출력이 발생하는 것이 방지된다.When the blank period of the first frame ends, the second frame begins. Specifically, the output period of the second frame begins. At the beginning of this second frame, the start pulse SP is output again from the timing controller. This start pulse SP enables the dummy stage BSTn + 1 again. As a result, the dummy stage BSTn + 1 is disabled twice by the start pulse SP output in the blank period of the first frame and the start pulse SP output in the output period of the second frame. Therefore, since the dummy stage BSTn + 1 is reliably disabled, generation of multiple outputs from the dummy stage BSTn + 1 is prevented.

한편, 상술한 바와 같이, 상기 블랭크기간에 출력된 스타트 펄스(SP)에 의해서, 제 1 스테이지(BST1)는 두 번 인에이블될 수 있다. 즉, 상기 제 1 스테이지(BST1)는 제 1 프레임의 출력기간에 출력된 스타트 펄스(SP)에 의해서 이미 인에이블된 상태이다. 그런데, 상기 제 1 프레임의 블랭크기간에 출력되는 스타트 펄스 (SP)에 의해서, 상기 제 1 스테이지(BST1)는 또 다시 인에이블된다. 결국, 상기 제 1 스테이지(BST1)는 한 프레임에 두 번 인에이블되며, 이에 의해 상기 제 1 스테이지(BST1)는 멀티출력을 발생할 가능성을 가진다.On the other hand, as described above, the first stage BST1 may be enabled twice by the start pulse SP output in the blank period. That is, the first stage BST1 is already enabled by the start pulse SP output in the output period of the first frame. However, the first stage BST1 is again enabled by the start pulse SP output in the blank period of the first frame. As a result, the first stage BST1 is enabled twice in one frame, whereby the first stage BST1 has a possibility of generating multiple outputs.

이와 같은 멀티출력의 발생의 가능성을 제거하기 위해, 도 4b에 도시된 바와 같이, 스타트 펄스(SP) 대신에 별도의 방전펄스(DS)를 상기 더미 스테이지(BSTn+1)에 공급하는 방법이 있다. 이때, 상기 방전펄스(DS)는 상기 더미 스테이지(BSTn+1)의 제 18 NMOS 트랜지스터(Tr18)의 게이트단자에 공급되어, 상기 더미 스테이지(BSTn+1)를 디스에이블시킨다. 이렇게 되면, 상기 더미 스테이지(BSTn+1)는 제 1 프레임의 블랭크기간에 출력된 방전펄스(DS)에 의해서 디스에이블되고, 제 2 프레임의 출력기간에 출력된 스타트 펄스(SP)에 의해서 디스에이블된다. 이때, 상기 제 1 프레임의 블랭크기간에 출력된 방전펄스(DS)는 상기 제 1 스테이지(BST1)에 공급되지 않으므로, 상기 제 1 스테이지(BST1)는 한 프레임동안 두 번 이상 인에이블되지 않는다.In order to eliminate the possibility of such a multi-output, there is a method of supplying a separate discharge pulse DS to the dummy stage BSTn + 1 instead of the start pulse SP as shown in FIG. 4B. . At this time, the discharge pulse DS is supplied to the gate terminal of the eighteenth NMOS transistor Tr18 of the dummy stage BSTn + 1 to disable the dummy stage BSTn + 1. In this case, the dummy stage BSTn + 1 is disabled by the discharge pulse DS output in the blank period of the first frame, and disabled by the start pulse SP output in the output period of the second frame. do. At this time, since the discharge pulse DS output in the blank period of the first frame is not supplied to the first stage BST1, the first stage BST1 is not enabled more than twice in one frame.

또한, 상기 멀티출력의 발생의 가능성을 제거하기 위해, 도 4c에 도시된 바와 같이, 제 1 전압원(VDD)을 교류방식으로 공급하는 방법이 있다. 즉, 상기 제 1 전압원(VDD)을 매 프레임의 출력기간과 블랭크기간에 서로 다른 극성을 갖도록 한다. 다시말하면, 상기 제 1 전압원(VDD)은 한 프레임의 출력기간에는 정극성을 가지며, 블랭크기간에는 부극성을 갖는다. 따라서, 상기 블랭크기간에 상기 더미 스테이지(BSTn+1)는 스타트 펄스(SP)와 부극성의 제 1 전압원(VDD)을 공급받는다.In addition, in order to eliminate the possibility of the generation of the multi-output, there is a method of supplying the first voltage source VDD in an alternating current manner, as shown in FIG. 4C. That is, the first voltage source VDD has different polarities in the output period and the blank period of each frame. In other words, the first voltage source VDD has a positive polarity in the output period of one frame and a negative polarity in the blank period. Accordingly, the dummy stage BSTn + 1 receives the start pulse SP and the negative first voltage source VDD during the blank period.

즉, 상기 더미 스테이지(BSTn+1)에 구비된 제 1 NMOS 트랜지스터(Tr1)는 상 기 블랭크기간에 출력된 스타트 펄스(SP)에 의해서 턴-온된다. 이때, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD)이 상기 더미 스테이지(BSTn+1)의 제 1 노드(Q)에 공급된다. 그런데, 상기 블랭크기간에 제 1 전압원(VDD)은 부극성을 가지므로, 상기 제 1 노드(Q)는 방전상태를 유지한다. 결국, 상기 더미 스테이지(BSTn+1)가 인에이블되는 것이 방지된다.That is, the first NMOS transistor Tr1 included in the dummy stage BSTn + 1 is turned on by the start pulse SP output in the blank period. In this case, a first voltage source VDD is supplied to the first node Q of the dummy stage BSTn + 1 through the turned-on first NMOS transistor Tr1. However, since the first voltage source VDD has a negative polarity in the blank period, the first node Q maintains a discharge state. As a result, the dummy stage BSTn + 1 is prevented from being enabled.

한편, 상기 블랭크기간에 제 3 전압원(VDD3)과 제 4 전압원(VDD4)이 동시에 부극성을 갖는 기간(Tm)이 존재하는데, 이 기간(Tm)내에 상기 스타트 펄스(SP)가 출력된다. 즉, 상기 블랭크기간에 스타트 펄스(SP)를 출력할 경우, 상기 제 1 전압원(VDD)뿐만 아니라 제 3 및 제 4 전압원(VDD3, VDD4)도 부극성 상태로 만들어 놓음으로써 제 1 스테이지(BST1)가 블랭크기간에 인에이블되는 것을 더욱 확실하게 방지할 수 있다.On the other hand, there is a period Tm in which the third voltage source VDD3 and the fourth voltage source VDD4 have negative polarities at the same time in the blank period, and the start pulse SP is output in this period Tm. In other words, when the start pulse SP is output in the blank period, the first and second voltage sources VDD3 and VDD4 as well as the first voltage source VDD are made negative so that the first stage BST1 is turned on. Can be more reliably prevented from being enabled in the blank period.

이하, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, the shift register according to the second embodiment of the present invention will be described in detail.

도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.7 is a diagram illustrating a shift register according to a second embodiment of the present invention.

본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 7에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(CST1 내지 CSTn), 그리고 더미 스테이지(CSTn+1)로 구성된다. 여기서, 전체 스테이지들(CST1 내지 CSTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(CST1)부터 더미 스테이지(CSTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(CSTn+1)를 제외한 상기 스테이지들(CST1 내지 CSTn)로부터 출 력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. 여기서, 상기 스테이지들(CST1 내지 CSTn+1)로 이루어진 쉬프트 레지스터는 상기 액정패널상에 내장되는 것이 바람직하다.As illustrated in FIG. 7, the shift register according to the second embodiment of the present invention includes n stages CST1 to CSTn connected to each other and a dummy stage CSTn + 1. Here, all the stages CST1 to CSTn + 1 output one scan pulse Vout1 to Voutn + 1, and in this case, the scan pulse Vout1 is sequentially performed from the first stage CST1 to the dummy stage CSTn + 1. To Voutn + 1). In this case, scan pulses Vout1 to Voutn output from the stages CST1 to CSTn except for the dummy stage CSTn + 1 are sequentially supplied to gate lines of the liquid crystal panel (not shown). The gate lines are sequentially scanned. Here, the shift register consisting of the stages CST1 to CSTn + 1 is preferably embedded on the liquid crystal panel.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(CST1 내지 CSTn+1)들 중 제 1 스테이지(CST1)를 제외한 나머지 스테이지들(CST2 내지 CSTn+1) 각각은, 도 4a에 도시된 바와 같이, 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4) 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 인가받는다. 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 각각은 일정한 주기를 갖고 반복적으로 출력된다.As shown in FIG. 4A, each of the remaining stages CST2 to CSTn + 1 except the first stage CST1 among the entire stages CST1 to CSTn + 1 of the shift register configured as described above is illustrated in FIG. 4A. One of the four voltage sources VDD, VSS, VDD3, and VDD4 and one of the first to fourth clock pulses CLK1 to CLK4 circulating with a sequential phase difference is applied. Each of the first to fourth clock pulses CLK1 to CLK4 is repeatedly output with a predetermined period.

한편, 상기 스테이지들(CST1 내지 CSTn+2) 중 가장 상측에 위치한 제 1 스테이지(CST1), 즉 상기 스테이지들(CST1 내지 CSTn+2) 중 가장 첫 번째로 스캔펄스를 출력하는 제 1 스테이지(CST1)는 상기 제 3 및 제 4 전압원(VDD3, VDD4), 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 한 개의 클럭펄스, 그리고 스타트 펄스(SP)를 공급받는다. 또한, 상기 스타트 펄스(SP)는, 가장 마지막으로 스캔펄스를 출력하는 더미 스테이지(CSTn+1)에도 공급된다. 이때, 상기 제 1 스테이지(CST1)는 상기 스타트 펄스(SP)에 의해 인에이블되는 반면, 상기 더미 스테이지(CSTn+1)는 상기 스타트 펄스(SP)에 의해 디스에이블된다.Meanwhile, the first stage CST1 located at the uppermost side of the stages CST1 to CSTn + 2, that is, the first stage CST1 that outputs the scan pulse to the first of the stages CST1 to CSTn + 2. ) Is supplied with the clock pulses of one of the third and fourth voltage sources VDD3 and VDD4, one of the first to fourth clock pulses CLK1 to CLK4, and a start pulse SP. The start pulse SP is also supplied to the dummy stage CSTn + 1 which outputs the last scan pulse. In this case, the first stage CST1 is enabled by the start pulse SP, while the dummy stage CSTn + 1 is disabled by the start pulse SP.

여기서, 상기 스타트 펄스(SP)는 한 프레임에 적어도 2번 이상 출력된다. 즉, 상기 스타트 펄스(SP)는 매 프레임의 출력기간중에 한번 출력되고, 매 프레임의 블랭크기간중에 또 한번 출력된다. 이때, 상기 출력기간중에 출력되는 스타트 펄스(SP)는 다른 어떤 클럭펄스보다도 가장 먼저 출력된다. 즉, 상기 출력기간에 출력되는 스타트 펄스(SP)는 상기 매 프레임의 출력기간이 시작되는 순간 출력된다. 그리고, 상기 블랭크기간에 출력되는 스타트 펄스(SP)는 블랭크기간이 시작되는 순간 바로 출력된다.Here, the start pulse SP is output at least twice in one frame. That is, the start pulse SP is output once during the output period of every frame and again during the blank period of every frame. At this time, the start pulse SP output during the output period is output before any other clock pulses. That is, the start pulse SP output in the output period is output at the beginning of the output period of each frame. The start pulse SP output in the blank period is immediately output at the start of the blank period.

상기 출력기간에 출력되는 스타트 펄스(SP)는 제 1 스테이지(CST1)를 인에이블시킴과 아울러, 더미 스테이지(CSTn+1)를 디스에이블시킨다. 그리고, 상기 블랭크기간에 출력되는 스타트 펄스(SP)는 더미 스테이지(CSTn+1)를 디스에이블시킨다. 구체적으로, 제 n 프레임에 출력을 발생하는 더미 스테이지(CSTn+1)는 제 n 프레임의 블랭크기간에 출력되는 스타트 펄스(SP)와, 제 n+1 프레임에 출력되는 스타트 펄스(SP)에 의해 두 번 디스에이블된다.The start pulse SP output in the output period enables the first stage CST1 and also disables the dummy stage CSTn + 1. The start pulse SP output in the blank period disables the dummy stage CSTn + 1. Specifically, the dummy stage CSTn + 1 generating the output in the nth frame is formed by the start pulse SP output in the blank period of the nth frame and the start pulse SP output in the n + 1th frame. It is disabled twice.

한편, 상기 블랭크기간에 출력되는 스타트 펄스(SP)는 제 n 프레임의 제 1 스테이지(CST1)에도 공급된다. 이렇게 되면, 상기 제 n 프레임동안 상기 제 1 스테이지(CST1)가 두 번 인에이블될 수 있다. 즉, 한 프레임동안 제 1 스테이지(CST1)가 두 번의 스캔펄스를 출력할 수 있다. 그러나, 상기 블랭크기간에는 상기 제 1 스테이지(CST1)에는 클럭펄스가 인가되지 않으므로, 상기 제 1 스테이지(CST1)가 상기와 같은 멀티출력을 발생할 가능성은 거의 없다. 그럼에도 불구하고, 이러한 가능성을 배제시키기 위해, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 제 1 스테이지(CST1) 및 이와 다른 구성을 갖는 스테이지들(CST2 내지 CSTn+1)을 갖는다.On the other hand, the start pulse SP output in the blank period is also supplied to the first stage CST1 of the nth frame. In this case, the first stage CST1 may be enabled twice during the nth frame. That is, during one frame, the first stage CST1 may output two scan pulses. However, since the clock pulse is not applied to the first stage CST1 during the blank period, there is little possibility that the first stage CST1 generates the multi-output as described above. Nevertheless, to exclude this possibility, the shift register according to the second embodiment of the present invention has a first stage CST1 and stages CST2 to CSTn + 1 having a different configuration.

먼저, 제 2 스테이지(CST2) 내지 더미 스테이지(CSTn+1)를 상세히 설명하면 다음과 같다.First, the second stage CST2 to the dummy stage CSTn + 1 will be described in detail as follows.

본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 제 2 스테이지 내지 더미 스테이지(CSTn+1)는, 본 발명의 제 1 실시예에 따른 제 2 스테이지(CST2) 내지 더미 스테이지(CSTn+1)와 동일한 구성을 가진다.The second stage to the dummy stage CSTn + 1 included in the shift register according to the second embodiment of the present invention is the second stage CST2 to the dummy stage CSTn + 1 according to the first embodiment of the present invention. Has the same configuration as

한편, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 제 1 스테이지(CST1)는 다음과 같은 구성을 갖는다.Meanwhile, the first stage CST1 included in the shift register according to the second embodiment of the present invention has the following configuration.

도 8은 도 7에 도시된 제 1 스테이지의 회로구성을 나타낸 도면이고, 도 9a 및 도 9b는 도 8의 회로 구성을 갖는 제 1 스테이지 내지 더미 스테이지를 나타낸 도면이다.8 is a diagram illustrating a circuit configuration of the first stage illustrated in FIG. 7, and FIGS. 9A and 9B are diagrams illustrating first to dummy stages having the circuit configuration of FIG. 8.

본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 제 1 스테이지(CST1)도, 도 8에 도시된 바와 같이, 노드 제어부(800a) 및 출력부(800b)를 갖는다.The first stage CST1 included in the shift register according to the second embodiment of the present invention also has a node controller 800a and an output unit 800b, as shown in FIG.

상기 제 1 스테이지(CST1)의 노드 제어부(800a)는, 제 1 내지 제 18 NMOS 트랜지스터(Tr1 내지 Tr18), 그리고 제 22 NMOS 트랜지스터(Tr22)를 포함한다.The node controller 800a of the first stage CST1 includes first to eighteenth NMOS transistors Tr1 to Tr18 and a twenty-second NMOS transistor Tr22.

여기서, 본 발명의 제 2 실시예의 노드 제어부(300a)에 구비된 제 2 내지 제 18 NMOS 트랜지스터(Tr2 내지 Tr18)는, 상술한 본 발명의 제 1 실시예의 제 2 내지 제 18 NMOS 트랜지스터(Tr2 내지 Tr18)와 동일하므로, 이에 대한 설명은 생략한다.Here, the second to eighteenth NMOS transistors Tr2 to Tr18 included in the node controller 300a of the second embodiment of the present invention are the second to eighteenth NMOS transistors Tr2 to Tr18 of the first embodiment of the present invention described above. Since it is the same as Tr18), description thereof will be omitted.

제 1 NMOS 트랜지스터(Tr1)는, 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 3 전압원(VDD3)으로 충전 또는 방전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 상기 타이밍 콘트롤러에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.The first NMOS transistor Tr1 charges or discharges the first node Q to the third voltage source VDD3 in response to the start pulse SP from the timing controller. To this end, the gate terminal of the first NMOS transistor Tr1 is connected to the timing controller, the source terminal is connected to a power line for transmitting the third voltage source VDD3, and the drain terminal is connected to the first node Q. ) Is connected.

제 22 NMOS 트랜지스터(Tr22)는, 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 4 전압원(VDD4)으로 충전 또는 방전시킨다. 이를 위해, 상기 제 22 NMOS 트랜지스터(Tr22)의 게이트단자는 상기 타이밍 콘트롤러에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속된다.The twenty-second NMOS transistor Tr22 charges or discharges the first node Q to the fourth voltage source VDD4 in response to the start pulse SP from the timing controller. For this purpose, the gate terminal of the twenty-second NMOS transistor Tr22 is connected to the timing controller, and the source terminal is connected to a power line for transmitting the fourth voltage source VDD4.

즉, 상기 제 1 노드(Q)는 제 1 및 제 22 NMOS 트랜지스터(Tr1, Tr22)의 턴-온여부에 따라, 제 3 전압원(VDD3)으로 충전될 수도 있고, 또한 제 4 전압원(VDD4)으로 충전될 수도 있다. 여기서, 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)은 프레임별로 서로 다른 극성으로 출력되므로, 상기 제 1 노드(Q)는 매 프레임마다 제 3 전압원(VDD3)과 제 4 전압원(VDD4)으로 번갈아 가며 충전된다.That is, the first node Q may be charged with the third voltage source VDD3 or may be charged with the fourth voltage source VDD4 depending on whether the first and twenty-second NMOS transistors Tr1 and Tr22 are turned on. It may be charged. Here, since the third voltage source VDD3 and the fourth voltage source VDD4 are output with different polarities for each frame, the first node Q has a third voltage source VDD3 and a fourth voltage source VDD4 for each frame. Alternately charged.

한편, 상기 프레임의 블랭크기간에는 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)이 동시에 부극성으로 유지되는 기간(Tm)이 존재하며, 이 기간(Tm)에 상기 스타트 펄스(SP)가 더미 스테이지(CSTn+1) 및 제 1 스테이지(CST1)에 공급된다. 이때, 상기 기간(Tm)에 출력된 스타트 펄스(SP)는, 상술한 방식으로 상기 더미 스테이지(CSTn+1)를 디스에이블시킨다. 또한, 상기 기간(Tm)에 출력된 스타트 펄스(SP)는 상기 제 1 스테이지(CST1)에도 공급된다. 그런데, 이 기간(Tm)은 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)이 모두 부극성으로 유지된 기간이다. 이에 따라, 상기 제 1 스테이지(CST1)의 제 1 노드(Q)에는, 상기 스타트 펄스(SP)에 의해 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 부극성의 제 3 전압원(VDD3)이 공급됨과 아울러, 상기 스타트 펄스(SP)에 의해 턴-온된 제 22 NMOS 트랜지스터(Tr22)를 통해 부극성의 제 4 전압원(VDD4)이 공급된다. 따라서, 상기 블랭크기간에 상기 제 1 스테이지(CST1)의 제 1 노드(Q)는 방전된다. 결국, 상기 블랭크기간에 상기 제 1 스테이지(CST1)는 인에이블되지 않는다.On the other hand, in the blank period of the frame, there is a period Tm in which the third voltage source VDD3 and the fourth voltage source VDD4 are simultaneously kept negative, and in this period Tm, the start pulse SP is applied. The dummy stage CSTn + 1 and the first stage CST1 are supplied. At this time, the start pulse SP output in the period Tm disables the dummy stage CSTn + 1 in the above-described manner. The start pulse SP output in the period Tm is also supplied to the first stage CST1. However, this period Tm is a period in which both the third voltage source VDD3 and the fourth voltage source VDD4 are kept negative. Accordingly, the third voltage source VDD3 of the negative polarity is supplied to the first node Q of the first stage CST1 through the first NMOS transistor Tr1 turned on by the start pulse SP. In addition, a fourth voltage source VDD4 of negative polarity is supplied through the twenty-second NMOS transistor Tr22 turned on by the start pulse SP. Therefore, the first node Q of the first stage CST1 is discharged during the blank period. As a result, the first stage CST1 is not enabled in the blank period.

한편, 도 8에 도시된 회로 구성은 도 7의 전체 스테이지(CST1 내지 CSTn+1)에 적용될 수 있으며, 또한 상기 제 1 스테이지(CST1)에만 적용될 수 있다. 즉, 상기 도 7의 제 1 스테이지(CST1)에만 상기 도 8의 회로를 적용하고, 나머지 스테이지들(CST2 내지 CSTn+1)에는 제 1 실시예에 설명된 회로 구성을 적용할 수 있다.8 may be applied to the entire stages CST1 to CSTn + 1 of FIG. 7, and may be applied only to the first stage CST1. That is, the circuit of FIG. 8 may be applied only to the first stage CST1 of FIG. 7, and the circuit configuration described in the first embodiment may be applied to the remaining stages CST2 to CSTn + 1.

한편, 본 발명의 제 1 및 제 2 실시예에서 각 스테이지(CST1 내지 CSTn+1)에 공급되는 스타트 펄스(SP) 및 방전펄스(DS)의 펄스폭은 1H(Horizontal;수평기간) 이상 2H 이하로 하는 것이 바람직하다.On the other hand, in the first and second embodiments of the present invention, the pulse widths of the start pulse SP and the discharge pulse DS supplied to each of the stages CST1 to CSTn + 1 are 1H (horizontal period) or more and 2H or less. It is preferable to set it as.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터의 구동방법에는 다음과 같은 효과가 있다.As described above, the shift register driving method according to the present invention has the following effects.

본 발명에 따른 쉬프트 레지스터에 구비된 더미 스테이지는 한 프레임에 적어도 2 번의 스타트 펄스를 공급받는다. 즉, 제 n 프레임의 출력기간에 스캔펄스를 출력하는 더미 스테이지는, 상기 제 n 프레임의 블랭크기간에 출력된 스타트 펄스와 제 n+1 프레임의 출력기간에 출력된 스타트 펄스에 의해서 두 번 디스에이블된다. 따라서, 본 발명에 따른 쉬프트 레지스터의 구동방법은 상기 더미 스테이지로부터 멀티 출력이 발생하는 것을 방지할 수 있다.The dummy stage provided in the shift register according to the present invention receives at least two start pulses in one frame. That is, the dummy stage outputting the scan pulse in the output period of the nth frame is disabled twice by the start pulse output in the blank period of the nth frame and the start pulse output in the output period of the n + 1th frame. do. Therefore, the driving method of the shift register according to the present invention can prevent the multi output from occurring from the dummy stage.

Claims

한 프레임이 출력기간과 블랭크기간으로 이루어지고, 액정패널의 게이트 라인을 구동하기 위한 스캔펄스를 한 프레임동안 차례로 출력하는 다수개의 스테이지를 구비한 쉬프트 레지스터의 구동방법에 있어서,In a driving method of a shift register having a plurality of stages in which one frame is composed of an output period and a blank period and sequentially outputs a scan pulse for driving a gate line of the liquid crystal panel for one frame.

제 n 프레임에 상기 스테이지들 중 가장 마지막으로 스캔펄스를 출력하는 더미 스테이지를, 제 n 프레임의 블랭크기간에 적어도 한번 이상 디스에이블시키는 단계; 및,Disabling the dummy stage which outputs the last scan pulse among the stages in the nth frame at least once in the blank period of the nth frame; And

상기 제 n 프레임에 가장 마지막으로 스캔펄스를 출력하는 더미 스테이지를, 제 n+1 프레임의 출력기간에 디스에이블시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 쉬프트 레지스터의 구동방법. And disabling the dummy stage, which lastly outputs the scan pulse to the nth frame, in the output period of the n + 1th frame.

제 1 항에 있어서,The method of claim 1,

상기 블랭크 기간은,The blank period is,

제 n 프레임에 더미 스테이지로부터 스캔펄스가 출력되는 시점과, 제 n+1 프레임에 첫 번째 스테이지로부터 스캔펄스가 출력되는 시점 사이에 해당하는 기간인 것을 특징으로 하는 쉬프트 레지스터의 구동방법. And a period corresponding to a time point at which the scan pulse is output from the dummy stage in the nth frame and a time point at which the scan pulse is output from the first stage in the n + 1th frame.

제 1 항에 있어서,The method of claim 1,

제 n 프레임의 블랭크기간에 적어도 한번 출력됨과 아울러, 제 n+1 프레임의 출력기간에 출력되어 상기 스테이지들 중 가장 처음으로 스캔펄스를 출력하는 첫 번째 스테이지를 인에이블시키는 스타트 펄스를 이용하여, 상기 더미 스테이지를 상기 블랭크기간과 출력기간에 디스에이블시키는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.By using a start pulse that is output at least once in the blank period of the nth frame and is enabled in the output period of the n + 1 frame to output the first stage of the first scan pulse among the stages, And disabling the dummy stage in the blank period and the output period.

청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee.

제 3 항에 있어서,The method of claim 3, wherein

상기 스타트 펄스의 펄스폭은 1H(Horizontal; 수평기간) 내지 2H동안 유지되는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.The pulse width of the start pulse is maintained for 1H (Horizontal; horizontal period) to 2H drive method.

제 1 항에 있어서,The method of claim 1,

제 n 프레임의 블랭크기간에 출력되는 방전펄스를 이용하여, 상기 제 n 프레임의 상기 더미 스테이지를 디스에이블시키며,Disabling the dummy stage of the nth frame by using a discharge pulse output in the blank period of the nth frame,

제 n+1 프레임의 출력기간에 출력되어 상기 스테이지들 중 가장 처음으로 스캔펄스를 출력하는 첫 번째 스테이지를 인에이블시키기 위한 스타트 펄스를 이용하여, 상기 제 n 프레임의 상기 더미 스테이지를 디스에이블시키는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.Disabling the dummy stage of the nth frame by using a start pulse for enabling the first stage output in the output period of the n + 1 frame and outputting the first scan pulse of the stages. A method of driving a shift register, characterized in that.

제 5 항에 있어서,6. The method of claim 5,

상기 스타트 펄스 및 방전펄스의 펄스폭은 1H(Horizontal; 수평기간) 내지 2H 동안 유지되는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.The pulse widths of the start pulse and the discharge pulse are maintained for 1H (horizontal; horizontal period) to 2H.

청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee.

제 1 항에 있어서,The method of claim 1,

상기 더미 스테이지를 제외한 나머지 스테이지들은 자신으로부터 출력된 스캔펄스를 해당 게이트 라인에 공급하는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the other stages except for the dummy stage supply a scan pulse output from the dummy stage to a corresponding gate line.

제 1 항에 있어서,The method of claim 1,

상기 더미 스테이지는, 자신으로부터 출력된 스캔펄스를 이전단 스테이지에만 공급하는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the dummy stage supplies the scan pulse outputted from the dummy stage only to a previous stage.

제 1 항에 있어서,The method of claim 1,

상기 더미 스테이지를 포함한 각 스테이지는,Each stage including the dummy stage,

제 1 노드, 제 2 노드, 및 제 3 노드의 충전/방전 상태를 제어하는 노드 제어부; 및,A node controller for controlling the charge / discharge states of the first node, the second node, and the third node; And

상기 제 1, 제 2, 및 제 3 노드의 상태에 따라 스캔펄스 또는 제 1 전압원을 출력하는 출력부를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터의 구동방법.And an output unit configured to output a scan pulse or a first voltage source according to the states of the first, second, and third nodes.

제 9 항에 있어서,The method of claim 9,

상기 더미 스테이지를 포함한 각 스테이지의 노드 제어부는,Node control unit of each stage including the dummy stage,

스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자;A first switching element for charging the first node with a second voltage source in response to a start pulse or a scan pulse from a previous stage;

상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원을 방전시키는 제 2 스위칭소자;A second switching element for discharging a first voltage source to a second node in response to the start pulse or a scan pulse from a previous stage;

상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;A third switching device for discharging a third node to a first voltage source in response to the start pulse or a scan pulse from a previous stage;

상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 4 스위칭소자;A fourth switching element configured to discharge the second node to the first voltage source in response to the second voltage source charged in the first node;

상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자;A fifth switching device discharging the third node to the first voltage source in response to the second voltage source charged in the first node;

매 프레임의 출력기간마다 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 전압원을 출력하는 제 6 스위칭소자;A sixth switching element which is turned on or turned off in response to a third voltage source having a different polarity in each output period of the frame, and outputs the third voltage source at turn-on time;

상기 제 6 스위칭소자로부터의 제 3 전압원에 응답하여, 제 2 노드를 상기 제 3 전압원으로 충전시키는 제 7 스위칭소자;A seventh switching element that charges a second node to the third voltage source in response to a third voltage source from the sixth switching element;

상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 8 스위칭소자;An eighth switching element configured to discharge the first node to a first voltage source in response to a third voltage source charged in the second node;

상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 상기 제 7 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 7 스위칭소자를 턴-오프시키는 제 9 스위칭소자;A ninth switching element for turning off the seventh switching element by supplying a first voltage source to the gate terminal of the seventh switching element in response to the second voltage source charged in the first node;

상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 7 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 7 스위칭소자를 턴-오프시키는 제 10 스위칭소자;A tenth switching element which turns off the seventh switching element by supplying a first voltage source to the gate terminal of the seventh switching element in response to the start pulse or a scan pulse from a previous stage;

매 프레임의 출력기간마다 상기 제 3 전압원에 반전된 극성을 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 전압원을 출력하는 제 11 스위칭소자;An eleventh switching element which is turned on or turned off in response to a fourth voltage source having an inverted polarity with respect to the third voltage source every output period of the frame, and outputs the fourth voltage source when turned on;

상기 제 11 스위칭소자로부터의 제 4 전압원에 응답하여, 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 12 스위칭소자;A twelfth switching element that charges a third node to the fourth voltage source in response to a fourth voltage source from the eleventh switching element;

상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 13 스위칭소자;A thirteenth switching element discharging the first node to the first voltage source in response to a fourth voltage source charged to the third node;

상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 14 스위칭소자;A fourteenth switching element that turns off the twelfth switching element by supplying a first voltage source to the gate terminal of the twelfth switching element in response to the second voltage source charged in the first node;

상기 스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 15 스위칭소자;A fifteenth switching element which turns off the twelfth switching element by supplying a first voltage source to the gate terminal of the twelfth switching element in response to the start pulse or a scan pulse from a previous stage;

상기 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 16 스위칭소자;A sixteenth switching element that is turned on or off in response to the third voltage source, and discharges the third node to the first voltage source when turned on;

상기 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 17 스위칭소자; 및,A seventeenth switching element that is turned on or off in response to the fourth voltage source, and discharges the second node to the first voltage source when turned on; And

스타트 펄스 또는 다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 18 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터의 구동방법.And an eighteenth switching element for discharging said first node to a first voltage source in response to a start pulse or a scan pulse from a next stage stage.

제 10 항에 있어서,11. The method of claim 10,

상기 더미 스테이지를 포함한 각 스테이지의 출력부는,The output unit of each stage including the dummy stage,

상기 제 1 노드에 충전된 제 2 전압원에 응답하여, 스캔펄스를 출력하는 제 19 스위칭소자;A nineteenth switching element configured to output a scan pulse in response to the second voltage source charged in the first node;

상기 제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 전압원을 출력하는 제 20 스위칭소자; 및,A twentieth switching element configured to output a first voltage source in response to a third voltage source charged in the second node; And

상기 제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 전압원을 출력하는 제 21 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터의 구동방법.And a twenty-first switching element configured to output a first voltage source in response to a fourth voltage source charged in the third node.

제 11 항에 있어서,The method of claim 11, wherein

상기 제 1 전압원은 부극성의 직류전압원이고, 제 2 전압원은 정극성의 직류전압원인 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the first voltage source is a negative DC voltage source, and the second voltage source is a positive DC voltage source.

제 11 항에 있어서,The method of claim 11, wherein

상기 제 1 전압원은 부극성의 직류전압원이고, 상기 제 2 전압원은 출력기간에 정극성을 가지며 블랭크기간에 부극성을 갖는 교류전압인 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the first voltage source is a negative DC voltage source, and the second voltage source is an AC voltage having positive polarity in the output period and negative polarity in the blank period.

제 11 항에 있어서,The method of claim 11, wherein

상기 제 3 전압원과 제 4 전압원은 상기 블랭크기간의 일부에서 모두 부극성으로 유지되는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the third voltage source and the fourth voltage source are both kept negative in a part of the blank period.

제 14 항에 있어서,15. The method of claim 14,

상기 제 3 전압원과 제 4 전압원이 부극성으로 유지되는 시점은 상기 블랭크기간에 스타트 펄스가 출력되는 시점과 일치하는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And a time point at which the third voltage source and the fourth voltage source are maintained in a negative polarity coincides with a time point at which a start pulse is output in the blank period.

제 9 항에 있어서,The method of claim 9,

상기 스테이지들 중 매 프레임에 가장 처음으로 스캔펄스를 출력하는 첫 번째 스테이지를 제외한 나머지 스테이지에 구비된 노드 제어부는,The node control unit provided in the remaining stages except for the first stage which first outputs the scan pulse in every frame among the stages,

이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 충전시키는 제 1 스위칭소자;A first switching element for charging the first node with a second voltage source in response to the scan pulse from the previous stage;

이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 1 전압원을 방전시키는 제 2 스위칭소자;A second switching element for discharging the first voltage source to the second node in response to the scan pulse from the previous stage;

이전단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 3 스위칭소자;A third switching element for discharging the third node to the first voltage source in response to the scan pulse from the previous stage;

이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 7 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 7 스위칭소자를 턴-오프시키는 제 10 스위칭소자;A tenth switching element which turns off the seventh switching element by supplying a first voltage source to the gate terminal of the seventh switching element in response to the scan pulse from the previous stage;

이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 15 스위칭소자;A fifteenth switching element that turns off the twelfth switching element by supplying a first voltage source to a gate terminal of the twelfth switching element in response to a scan pulse from a previous stage;

제 16 항에 있어서,17. The method of claim 16,

상기 스테이지들 중 매 프레임에 가장 처음으로 스캔펄스를 출력하는 첫 번째 스테이지를 제외한 나머지 스테이지에 구비된 출력부는,The output unit provided in the remaining stages except for the first stage which first outputs the scan pulse in every frame among the stages,

제 17 항에 있어서,The method of claim 17,

제 19 항에 있어서,20. The method of claim 19,

제 9 항에 있어서,The method of claim 9,

상기 스테이지들 중 한 프레임에 가장 처음으로 스캔펄스를 출력하는 첫 번째 스테이지에 구비된 노드 제어부는,The node controller provided in the first stage for outputting the scan pulse for the first time in one frame of the stages,

스타트 펄스에 응답하여 제 1 노드를, 매 프레임의 출력기간마다 다른 극성을 갖는 제 2 전압원으로 충전 또는 방전시키는 제 1 스위칭소자;A first switching element for charging or discharging the first node with a second voltage source having a different polarity for each output period of the frame in response to the start pulse;

상기 스타트 펄스에 응답하여 상기 제 1 노드를, 매 프레임의 출력기간마다 상기 제 2 전압원에 반전된 극성을 갖는 제 3 전압원으로 충전 또는 방전시키는 제 2 스위칭소자;A second switching element configured to charge or discharge the first node to a third voltage source having a polarity inverted to the second voltage source in every output period of the frame in response to the start pulse;

상기 스타트 펄스에 응답하여, 제 2 노드를 제 1 전압원을 방전시키는 제 3 스위칭소자;A third switching element for discharging a second voltage to a second node in response to the start pulse;

상기 스타트 펄스에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 4 스위칭소자;A fourth switching element for discharging a third node to a first voltage source in response to the start pulse;

상기 제 1 노드에 충전된 제 2 전압원 또는 제 3 전압원에 응답하여, 제 2 노드를 제 1 전압원으로 방전시키는 제 5 스위칭소자;A fifth switching element configured to discharge the second node to the first voltage source in response to a second voltage source or a third voltage source charged in the first node;

상기 제 1 노드에 충전된 제 2 전압원 또는 제 3 전압원에 응답하여, 제 3 노드를 제 1 전압원으로 방전시키는 제 6 스위칭소자;A sixth switching element configured to discharge the third node to the first voltage source in response to the second voltage source or the third voltage source charged in the first node;

상기 제 2 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 전압원을 출력하는 제 7 스위칭소자;A seventh switching element turned on or off in response to the second voltage source and outputting the second voltage source when turned on;

상기 제 7 스위칭소자로부터의 제 2 전압원에 응답하여, 제 2 노드를 상기 제 2 전압원으로 충전시키는 제 8 스위칭소자;An eighth switching device that charges a second node with the second voltage source in response to a second voltage source from the seventh switching device;

상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 9 스위칭소자;A ninth switching element configured to discharge the first node to a first voltage source in response to a second voltage source charged in the second node;

상기 제 1 노드에 충전된 제 2 전압원 또는 제 3 전압원에 응답하여, 상기 제 8 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 8 스위칭소자를 턴-오프시키는 제 10 스위칭소자;A tenth switching device which turns off the eighth switching device by supplying a first voltage source to a gate terminal of the eighth switching device in response to a second voltage source or a third voltage source charged in the first node;

상기 스타트 펄스에 응답하여, 상기 제 8 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 8 스위칭소자를 턴-오프시키는 제 11 스위칭소자;An eleventh switching element which turns off the eighth switching element by supplying a first voltage source to the gate terminal of the eighth switching element in response to the start pulse;

상기 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 전압원을 출력하는 제 12 스위칭소자;A twelfth switching element turned on or off in response to the third voltage source and outputting the third voltage source when turned on;

상기 제 12 스위칭소자로부터의 제 3 전압원에 응답하여, 제 3 노드를 상기 제 3 전압원으로 충전시키는 제 13 스위칭소자;A thirteenth switching element that charges a third node with the third voltage source in response to a third voltage source from the twelfth switching element;

상기 제 3 노드에 충전된 제 3 전압원에 응답하여, 제 1 노드를 제 1 전압원으로 방전시키는 제 14 스위칭소자;A fourteenth switching element configured to discharge the first node to the first voltage source in response to the third voltage source charged in the third node;

상기 제 1 노드에 충전된 제 2 전압원 또는 제 3 전압원에 응답하여, 상기 제 13 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 13 스위칭소자를 턴-오프시키는 제 15 스위칭소자;A fifteenth switching element which turns off the thirteenth switching element by supplying a first voltage source to a gate terminal of the thirteenth switching element in response to a second voltage source or a third voltage source charged in the first node;

상기 스타트 펄스에 응답하여, 상기 제 13 스위칭소자의 게이트단자에 제 1 전압원을 공급함으로써 상기 제 13 스위칭소자를 턴-오프시키는 제 16 스위칭소자;A sixteenth switching element which turns off the thirteenth switching element by supplying a first voltage source to the gate terminal of the thirteenth switching element in response to the start pulse;

상기 제 2 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 노드를 제 1 전압원으로 방전시키는 제 17 스위칭소자;A seventeenth switching element that is turned on or off in response to the second voltage source, and discharges the third node to the first voltage source when turned on;

상기 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 노드를 제 1 전압원으로 방전시키는 제 18 스위칭소자; 및,An eighteenth switching element which is turned on or off in response to the third voltage source and discharges the second node to the first voltage source when turned on; And

다음단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 노드를 제 1 전압원으로 방전시키는 제 19 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터의 구동방법.And a nineteenth switching element for discharging said first node to a first voltage source in response to a scan pulse from a next stage.

제 21 항에 있어서,22. The method of claim 21,

상기 스테이지들 중 한 프레임에 가장 처음으로 스캔펄스를 출력하는 첫 번째 스테이지에 구비된 출력부는,The output unit provided in the first stage for outputting the scan pulse to the first frame in one of the stages,

상기 제 1 노드에 충전된 제 2 전압원 또는 제 3 전압원에 응답하여, 스캔펄스를 출력하는 제 20 스위칭소자;A twentieth switching element that outputs a scan pulse in response to a second voltage source or a third voltage source charged in the first node;

상기 제 2 노드에 충전된 제 2 전압원에 응답하여, 제 1 전압원을 출력하는 제 21 스위칭소자; 및,A twenty-first switching element configured to output a first voltage source in response to the second voltage source charged in the second node; And

상기 제 3 노드에 충전된 제 3 전압원에 응답하여, 제 1 전압원을 출력하는 제 22 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터의 구동방법.And a twenty-second switching element configured to output a first voltage source in response to the third voltage source charged in the third node.

제 22 항에 있어서,23. The method of claim 22,

상기 제 1 전압원은 부극성의 직류전압원인 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the first voltage source is a negative DC voltage source.

제 22 항에 있어서,23. The method of claim 22,

상기 제 2 전압원과 제 3 전압원은 블랭크기간에 모두 부극성을 갖는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And the second voltage source and the third voltage source have negative polarities in the blank period.

제 24 항에 있어서,25. The method of claim 24,

상기 제 2 전압원과 제 3 전압원이 부극성으로 유지되는 시점은 상기 블랭크기간에 스타트 펄스가 출력되는 시점과 일치하는 것을 특징으로 하는 쉬프트 레지스터의 구동방법.And a time point at which the second voltage source and the third voltage source remain negative is coincident with the time point at which the start pulse is output in the blank period.