KR101166227B1 - 비휘발성 저항 스위칭 메모리 소자 및 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 저항 스위칭 메모리 소자 및 제조방법에 관한 것으로, 반도체 기판 상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에 금속 산화막을 형성하는 단계; 상기 금속 산화막에 대해 열처리를 수행하는 단계; 및 상기 금속 산화막 상에 상부 전극을 형성하는 단계;를 수행하되, 상기 열처리를 수행하는 단계에서, 열처리 온도를 이용하여 상기 상부 전극 또는 상기 하부 전극으로 확산되는 산소 원자의 조성을 조절함으로써 포밍공정(Forming process)없이 비휘발성 저항 스위칭 메모리 소자를 제조하는 것을 특징으로 한다.
Description
본 발명은 비휘발성 저항 스위칭 메모리 소자 및 그 제조방법에 관한 것으로, 특히 금속 산화막의 열처리 온도를 조절함으로써, 포밍공정(forming process) 없이 저항 스위칭 동작할 수 있는 비휘발성 저항 스위칭 메모리 소자 및 그 제조방법에 관한 것이다.
1990년대 후반 이후 반도체 메모리의 응용 분야는 PC에 국한되지 않고 각종 전자기기에 사용되면서 그 수요가 급증하여 왔다. 반도체 메모리 소자의 집적도는 무어의 법칙(Moore's law)에 따라 해마다 급격히 증가하고 있고, 최근에는 무선 및 이동 디바이스에 대한 관심 및 수요가 증가함에 따라 고집적, 저전력의 비휘발성 메모리에 대한 시장의 요구가 더욱 증가하고 있다.
ITRS(International Technology Roadmap for Semiconductors)에 따르면 2015년에는 25㎚급 소자구현을 할 것으로 전망된다. 하지만, 2000년대에 들어서면서부터 100㎚ 이하 소자의 크기와 관련된 물리적 한계의 문제는 쉽게 해결하기 힘들 것으로 보고 이를 극복하기 위한 보다 근본적인 접근이 필요하다는 의견이 대두되고 있다.
한편, 각종 전자기기를 사용하는 소비자들이 더 많은 정보를 더욱 빠르게 처리하기를 요구하면서, 이를 실현하기 위해 각종 전자기기에서의 핵심부품인 메모리 소자의 초고속화, 초고집적화 및 초절전화는 필수적이다. 소비자들의 이러한 요구에 따라 DRAM(Dynamic Random Access Memory)의 고집적성과 절전성, Flash 메모리의 비휘발성(non-volatile)을 가지면서 SRAM(Static Random Access Memory)의 고속 동작을 할 수 있는 차세대 메모리 소자에 대한 개발의 필요성이 그 어느 때보다도 커지고 있다.
최근 ITRS에 따르면 이러한 비휘발성 차세대 메모리 소자로서, PRAM(Phase-chage RMA), NFGM(Nano Floating Gate Memory), ReRAM(Resistance-switching Random Access Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), Nolecular Memory 등이 유력하게 대두하고 있는데, 이 중에서도 특히 ReRAM(저항 스위칭 메모리 소자)은 상기에서 언급한 DRAM, Flash 메모리 및 SRAM의 장점을 모두 가지고 있어 유력한 차세대 메모리 소자로 각광받고 있다.
이러한 ReRAM가 저항 스위칭 동작을 하려면, 먼저 금속 산화막 본질의 높은 저항 상태(HRS : High Resistance State)에서 고전압을 인가하여 낮은 저항 상태(LRS : Low Resistance State)로 변화하는 포밍단계(forming process)를 거쳐야만 한다. 그리고 포밍단계(forming process) 이후에, 낮은 저항 상태(LRS)에서 높은 저항 상태(HRS)로 변화하는 reset process와 높은 저항 상태(HRS)에서 낮은 저항 상태(LRS)로 변화하는 set process에 의해 저항 스위칭 동작을 한다.
그런데, 상기와 같은 동작 중 포밍단계(forming process) 시에는 reset process 또는 set process 시에 인가되는 전압보다 더 높은 전압이 인가되어야 한다. 이러한 높은 전압의 인가로 인해, 금속 산화막은 성능저하가 발생할 수 있고, 메모리 소자의 동작 전압 자체가 높아져서 문제이다. 더욱이 저장용량을 위해 ReRAM의 집적도를 높였을 때에는 구동전력이 너무 높아져 열이 많이 발생하는 단점이 있다.
따라서, 이러한 포밍단계(forming process)를 거치지 않고 저항 스위칭 동작을 할 수 있는 ReRAM을 제조할 수 있는 방법의 개발이 절실히 요구되고 있다.
본 발명은 상기의 문제를 해결하기 위한 것으로, 금속 산화막에서의 열처리 온도를 통해 하부 전극 또는 상부 전극으로 확산되는 산소 원자의 조성을 조절함으로써, 종래 저항 스위칭 메모리 소자의 구동을 위해 반드시 필요했던 포밍단계(forming process)를 거치지 않고 저항 스위칭 동작을 할 수 있는 비휘발성 저항 스위칭 메모리 소자 및 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명의 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법은, 반도체 기판 상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에 금속 산화막을 형성하는 단계; 상기 금속 산화막에 대해 열처리를 수행하는 단계; 및 상기 금속 산화막 상에 상부 전극을 형성하는 단계;를 수행하되, 상기 열처리를 수행하는 단계에서, 열처리 온도를 이용하여 상기 상부 전극 또는 상기 하부 전극으로 확산되는 산소 원자의 조성을 조절함으로써 포밍공정(Forming process)없이 비휘발성 저항 스위칭 메모리 소자를 제조하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 하부 전극을 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 및 이들의 조합으로 이루어진 군 또는 Si, WSix, NiSix, CoSix , TiSix에서 선택된 어느 하나인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 금속 산화막을 TiO2, Ta2O5, ZrO2 또는 HfO2 중 어느 하나인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 상부 전극을 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 및 이들의 조합으로 이루어진 군 또는 Si, WSix, NiSix, CoSix, TiSix에서 선택된 어느 하나인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 하부 전극 또는 상기 상부 전극을 Al, Ta, Ti, TiN 또는 TaN 중 어느 하나를 사용하고, 상기 열처리 온도는, 400℃ 내지 700℃ 범위에서 상기 산소 원자의 조성을 조절함으로써 비저항을 조절하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 금속 산화막을 2㎚ 내지 100㎚의 두께를 가지도록 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 금속 산화막을 물리적 기상 증착법(Physical Vapor Deposition: PVD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 스퍼터링(Sputtering), 펄스 레이저 증착법(Pulsed Laser Deposition: PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron Beam Evaporation), 원자층 증착법(Atomic Layer Deposition: ALD) 및 분자선 에피택시 증착법(Molecular Beam Epitaxy: MBE) 중 어느 하나를 이용하여 형성시키는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 하부 전극을 형성하는 단계에서, 상기 하부 전극 상에 제 1 절연막을 더 증착하고, 상기 하부 전극 및 상기 제 1 절연막을 패터닝한 후, 패터닝된 상기 하부 전극 간의 단락을 위한 제 2 절연막을 증착하고, 패터닝된 상기 제 1 절연막에 하부 전극과 상기 상부 전극을 금속 산화막으로 연결하기 위한 contact hole 패터닝을 하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 금속 산화막을 형성하는 단계에서, 상기 하부 전극 상의 상기 contact hole에 상기 금속 산화막을 증착하고, 상기 제 1 절연막 패턴 사이의 금속 산화막의 단락을 위해 CMP(Chemical Mechanical Polishing) 공정을 수행하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상부 전극을 형성하는 단계에서, 상기 상부 전극 형성하고 상기 상부 전극을 패터닝한 후, 패터닝된 상기 상부 전극 간의 단락을 위한 제 3 절연막을 증착하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법은, 상기 제 1 절연막 또는 상기 제 2 절연막을 실리콘 산화막 또는 실리콘 질화막 중 하나인 것을 특징으로 한다.
본 발명의 실시예에 따른 비휘발성 저항 스위칭 메모리 소자는, 반도체 기판; 상기 반도체 기판 상에 형성된 하부 전극; 상기 하부 전극 상에 형성된 금속 산화막; 상기 금속 산화막 상에 형성된 상부 전극;으로 구성되되, 상기 금속 산화막은, 열처리되고 열처리되는 온도에 따라 상기 상부 전극 또는 상기 하부 전극으로 확산되는 산소 원자의 조성이 조절되어 포밍공정(Formong process)없이 제조된 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 저항 스위칭 메모리 소자는, 상기 하부 전극 또는 상부 전극을 Al, Ta, Ti, TiN 또는 TaN 중 어느 하나를 사용하고, 상기 금속 산화막은 TiO2, Ta2O5, ZrO2 또는 HfO2 중 어느 하나를 사용하고, 상기 열처리 온도는 400℃ 내지 700℃ 범위에서 상기 산소 원자의 조성을 조절함으로써 비저항을 조절하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 저항 스위칭 메모리 소자는, 상기 하부 전극 상에 증착되는 제 1 절연막; 패터닝된 하부 전극 간을 단락시키는 제 2 절연막; 및 패터닝된 상부 전극 간을 단락시키는 제 3 절연막;을 더 포함하고, 상기 금속 산화막은 상기 제 1 절연막에 형성된 contact hole에 형성되어 상기 하부 전극과 상기 상부 전극을 연결하는 것을 특징으로 한다.
본 발명에 따른 비휘발성 저항 스위칭 메모리 소자 및 제조방법은, 금속 산화막에서의 열처리 온도를 통해 하부 전극 또는 상부 전극으로 확산되는 산소 원자의 조성을 조절함으로써, 종래 저항 스위칭 메모리 소자의 구동을 위해 반드시 필요했던 포밍단계(forming process)를 거치지 않고 저항 스위칭 동작을 할 수 있는 효과를 제공한다.
도 1은 본 발명의 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법을 도시하는 순서도.
도 2 내지 도 8은 본 발명의 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법을 도시하는 모식도.
도 9는 본 발명의 실시예에 따라 열처리 공정 온도에 따른 ZrO2 금속 산화막 내부의 산소 원자가 TiN 하부 전극으로 확산한 정도를 도시하는 TEM 그래프.
도 10은 본 발명의 실시예에 따라 ZrO2 금속 산화막 내부의 산소 원자가 TiN 하부 전극으로 확산됨에 따라 ZrO2 금속 산화막의 조성 변화를 도시하는 그래프.
도 11은 본 발명의 실시예에 따라 ZrO2 금속 산화막의 HRS 저항 변화 결과를 도시하는 그래프.
도 12는 본 발명의 실시예에 따라 금속 산화막에 대한 열처리 온도에 따라 ZrO2 금속 산화막의 초기 저항 변화 결과를 나타내는 그래프.
도 13은 550℃로 열처리된 Al-ZrO2-TiN 구조에서 curing 온도에 따라 first reset process에서의 저항 스위칭 특성을 나타내는 그래프.
도 2 내지 도 8은 본 발명의 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법을 도시하는 모식도.
도 9는 본 발명의 실시예에 따라 열처리 공정 온도에 따른 ZrO2 금속 산화막 내부의 산소 원자가 TiN 하부 전극으로 확산한 정도를 도시하는 TEM 그래프.
도 10은 본 발명의 실시예에 따라 ZrO2 금속 산화막 내부의 산소 원자가 TiN 하부 전극으로 확산됨에 따라 ZrO2 금속 산화막의 조성 변화를 도시하는 그래프.
도 11은 본 발명의 실시예에 따라 ZrO2 금속 산화막의 HRS 저항 변화 결과를 도시하는 그래프.
도 12는 본 발명의 실시예에 따라 금속 산화막에 대한 열처리 온도에 따라 ZrO2 금속 산화막의 초기 저항 변화 결과를 나타내는 그래프.
도 13은 550℃로 열처리된 Al-ZrO2-TiN 구조에서 curing 온도에 따라 first reset process에서의 저항 스위칭 특성을 나타내는 그래프.
첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 비휘발성 저항 스위칭 메모리 소자 제조방법을 도시하는 순서도이고, 도 2 내지 도 8은 이의 모식도이다.
도 1 내지 도 8을 참조하여 각 단계별로 상세히 설명한다.
먼저, 도 2에 도시된 바와 같이, 반도체 기판(10) 상에 하부 전극(20)을 형성하는 단계(S10)를 수행한다.
반도체 기판(10)은 통상의 반도체 메모리 소자에 적용되는 것이라면 어느 것이나 가능한 것으로, 특별히 한정되지 않는다.
하부 전극(20)은 산소에 반응성이 강한 금속 물질로 보다 구체적으로 예를 들면, Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나이거나 또는 Si, WSix, NiSix, CoSix , TiSix에서 선택된 어느 하나일 수 있다.
하부 전극(20)은 통상의 증착 방법을 이용하여, 전극 물질의 종류에 따라 5~500㎚의 두께로 형성할 수 있다.
대표적으로 물리적 기상 증착법(Physical Vapor Deposition: PVD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 스퍼터링(Sputtering), 펄스 레이저 증착법(Pulsed Laser Deposition: PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron Beam Evaporation), 원자층 증착법(Atomic Layer Deposition: ALD) 및 분자선 에피택시 증착법(Molecular Beam Epitaxy: MBE)이 가능하다.
또한, 하부 전극(20)을 형성하는 단계를 보다 구체적으로 설명하면, 도 2에 도시된 바와 같이 반도체 기판(10) 상에 하부 전극(20)을 형성하기 위한 제 1 전도막 물질을 증착하고, 전극 패턴을 분리하기 위한 제 1 절연막(21)을 증착할 수 있다. 그리고 하부 전극을 형성하기 위한 패터닝 후, 하부 전극(20) 위에 형성될 금속 산화막(30) 간의 분리 및 하부 전극(20)과 상부 전극(40) 간의 단락을 위해 제 2 절연막(22)을 도 3에 도시된 것과 같이 증착할 수 있다.
제 1 절연막 및 제 2 절연막은 실리콘 산화막 또는 실리콘 질화막 중 어느 하나일 수 있다.
한편, 이때 제 1 절연막(21)에는 하부 전극(20)과 상부 전극(40)을 금속 산화막(30)으로 연결하기 위한 패터닝을 할 수 있는데, 특히 도 4에 도시된 바와 같이 contact hole 패터닝을 사용할 수 있다.
다음으로, 하부 전극(20) 상에 금속 산화막(30)을 형성하는 단계(S20)를 수 행할 수 있다. 금속 산화막(30)을 형성하는 단계(S20)는 패터닝된 제 1 절연막(21) 상부에 금속 산화막(30)을 증착하는 단계로, 도 5 및 도 6에 도시된 바와 같이 금속 산화막(30) 증착 후 제 1 절연막의 패턴에 따른 금속 산화막의 단락을 위해 화학적 물리적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 금속 산화막 간의 단락하는 단계가 포함된다.
한편, 이때 금속 산화막(30)은 TiO2, Ta2O5, ZrO2 또는 HfO2 중 어느 하나일 수 있으며, 통상의 증착방법을 이용하여 2㎚ 내지 100㎚의 두께를 가지도록 형성할 수 있다.
대표적으로 물리적 기상 증착법(Physical Vapor Deposition: PVD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 스퍼터링(Sputtering), 펄스 레이저 증착법(Pulsed Laser Deposition: PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron Beam Evaporation), 원자층 증착법(Atomic Layer Deposition: ALD) 및 분자선 에피택시 증착법(Molecular Beam Epitaxy: MBE) 중 어느 하나를 이용하여 형성할 수 있다.
다음으로, 금속 산화막(30)을 형성하는 단계(S30) 이후에, 금속 산화막(30)에 대해 열처리를 수행하는 단계(S30)를 수행한다. 본 발명의 실시예에 따르면, 열처리를 수행하는 단계(S30)에서, 열처리 온도를 이용하여 금속 산화막(30)에서 상부 전극(40) 또는 하부 전극(20)으로 확산되는 산소 원자의 조성을 조절할 수 있다. 그리고 이렇게 산소 원자의 조성을 조절하는 산화, 환원 반응을 이용하여 포밍공정(Forming process)없이 저항 스위칭 동작을 할 수 있는 비휘발성 저항 스위칭 메모리 소자를 제조할 수 있다.
이때, 하부 전극(20) 또는 상부 전극(40)으로 Al, Ta, Ti, TiN 또는 TaN 중 어느 하나를 사용하고, 금속 산화막으로 TiO2, Ta2O5, ZrO2 또는 HfO2 중 어느 하나를 사용한 경우, 열처리 온도를 400℃ 내지 700℃ 범위에서 조절하여 산소 원자의 조성을 조절할 수 있다.
다음으로, 금속 산화막(30) 상에 상부 전극(40)을 형성하는 단계(S40)를 수행한다.
상부 전극(40)을 형성하는 단계를 보다 구체적으로 설명하면, 도 7에 도시된 바와 같이 상부 전극(40)을 형성하기 위한 제 2 전도막 물질을 증착하고 패터닝 하는 과정을 포함한다.
상부 전극(40)은 산소에 반응성이 강한 금속 물질로 형성할 수 있으며, 보다 구체적으로 예를 들면, Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나이거나 또는 Si, WSix, NiSix, CoSix, TiSix에서 선택된 어느 하나일 수 있고, 상부 전극(40)은 반드시 하부 전극(20)과 동일한 물질일 필요는 없다.
또한, 도 8에 도시된 바와 같이, 패터닝된 상부 전극(40) 간의 단락을 위해 상부 전극(40) 상에 제 3 절연막을 증착하고, 화학적 물리적 연마(CMP) 공정을 수행할 수 있다.
[실시예]
본 실시예에서는 TiN-ZrO2 -Al 구조의 MIM 저항 메모리 소자를 제조하였다.
먼저, Si 기판을 준비하여 이의 상부에 TiN으로 하부 전극을 증착하고, 상기 하부전극 상에 ZrO2 조성으로 되는 절연체 박막을 형성하였다. 이때, 상기 ZrO2 조성 외에 TiO2, Ta2O5 또는 HfO2 등을 선택하여도 가능하다.
도 9는 ZrO2 금속 산화막에 대한 열처리 온도에 따라 ZrO2 내부의 산소 원자가 TiN 하부 전극 방향으로 확산되는 정도를 보여주는 결과이다. 도 9에서 a) as grown, b) 450℃, c) 550℃, d) 650℃의 각 열처리 온도에 따라 TiN 하부 전극으로 확산된 결과이다. 전이 금속 산화막 내부의 산소 농도가 낮아질수록 전이 금속 산화막의 비저항이 감소한다.
도 10은 ZrO2 박막 내 산소 원자가 ZrO2 온도에 따라 TiN 하부 전극으로 확산됨으로 인해 ZrO2 금속 산화막의 조성 변화 결과를 나타낸다.
상부 전극 역시 Al 등과 같이 산소에 대한 반응성이 우수한 물질을 증착한 후, 400℃ 내지 700℃의 후속 열공정을 수행하면, 상부 전극으로도 산소 원자의 확산이 진행되며 더 낮은 비저항을 가지게 된다. 이러한 단계를 통해 도 11의 결과 그래프에서 알 수 있듯이 forrming process 없이, 약 +2 V 이하의 낮은 전압에서 reset process만 먼저 발생하는 것을 확인할 수 있다.
도 12는 금속 산화막에 대한 열처리 온도에 따라 ZrO2 금속 산화막의 초기 저항 변화 결과를 나타내는 그래프이다. 이러한 실험 결과를 통해, 열처리 온도를 이용하여 초기 저항 값을 조절할 수 있음을 알 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
10 : 반도체 기판
20 : 하부 전극
21 : 제 1 절연막
22 : 제2 절연막
23 : contact hole
30 : 금속 산화막
40 : 상부 전극
41 : 제 3 절연막
20 : 하부 전극
21 : 제 1 절연막
22 : 제2 절연막
23 : contact hole
30 : 금속 산화막
40 : 상부 전극
41 : 제 3 절연막
Claims (14)
- 반도체 기판 상에 하부 전극을 형성하는 단계;
상기 하부 전극 상에 금속 산화막을 형성하는 단계;
상기 금속 산화막에 대해 열처리를 수행하는 단계; 및
상기 금속 산화막 상에 상부 전극을 형성하는 단계;를 수행하되,
상기 열처리를 수행하는 단계에서, 열처리 온도를 이용하여 상기 상부 전극 또는 상기 하부 전극으로 확산되는 산소 원자의 조성을 조절함으로써 포밍공정(Forming process)없이 비휘발성 저항 스위칭 메모리 소자를 제조하는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자 제조방법.
- 제 1 항에 있어서, 상기 하부 전극은,
Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 및 이들의 조합으로 이루어진 군 또는 Si, WSix, NiSix, CoSix , TiSix에서 선택된 어느 하나인 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자 제조방법.
- 제 1 항에 있어서, 상기 금속 산화막은,
TiO2, Ta2O5, ZrO2 또는 HfO2 중 어느 하나인 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자 제조방법.
- 제 1 항에 있어서, 상기 상부 전극은,
Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 및 이들의 조합으로 이루어진 군 또는 Si, WSix, NiSix, CoSix, TiSix에서 선택된 어느 하나인 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자 제조방법.
- 제 3 항에 있어서,
상기 하부 전극 또는 상기 상부 전극은, Al, Ta, Ti, TiN 또는 TaN 중 어느 하나를 사용하고,
상기 열처리 온도는, 400℃ 내지 700℃ 범위에서 상기 산소 원자의 조성을 조절함으로써 비저항을 조절하는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자 제조방법.
- 제 5 항에 있어서, 상기 금속 산화막은,
2㎚ 내지 100㎚의 두께를 가지도록 형성하는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자 제조방법.
- 제 1 항에 있어서, 상기 금속 산화막은,
물리적 기상 증착법(Physical Vapor Deposition: PVD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 스퍼터링(Sputtering), 펄스 레이저 증착법(Pulsed Laser Deposition: PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron Beam Evaporation), 원자층 증착법(Atomic Layer Deposition: ALD) 및 분자선 에피택시 증착법(Molecular Beam Epitaxy: MBE) 중 어느 하나를 이용하여 형성시키는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자 제조방법.
- 제 1 항에 있어서, 상기 하부 전극을 형성하는 단계에서,
상기 하부 전극 상에 제 1 절연막을 더 증착하고,
상기 하부 전극 및 상기 제 1 절연막을 패터닝한 후, 패터닝된 상기 하부 전극 간의 단락을 위한 제 2 절연막을 증착하고,
패터닝된 상기 제 1 절연막에 하부 전극과 상기 상부 전극을 금속 산화막으로 연결하기 위한 contact hole 패터닝을 하는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자 제조방법.
- 제 8 항에 있어서, 상기 금속 산화막을 형성하는 단계에서,
상기 하부 전극 상의 상기 contact hole에 상기 금속 산화막을 증착하고,
상기 제 1 절연막 패턴 사이의 금속 산화막의 단락을 위해 CMP(Chemical Mechanical Polishing) 공정을 수행하는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자 제조방법.
- 제 8 항 또는 제 9 항에 있어서, 상부 전극을 형성하는 단계에서,
상기 상부 전극 형성하고 상기 상부 전극을 패터닝한 후, 패터닝된 상기 상부 전극 간의 단락을 위한 제 3 절연막을 증착하는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자 제조방법.
- 제 8 항에 있어서, 상기 제 1 절연막 또는 상기 제 2 절연막은,
실리콘 산화막 또는 실리콘 질화막 중 하나인 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자 제조방법.
- 반도체 기판;
상기 반도체 기판 상에 형성된 하부 전극;
상기 하부 전극 상에 형성된 금속 산화막;
상기 금속 산화막 상에 형성된 상부 전극;으로 구성되되,
상기 금속 산화막은, 열처리되고 열처리되는 온도에 따라 상기 상부 전극 또는 상기 하부 전극으로 확산되는 산소 원자의 조성이 조절되어 포밍공정(Formong process)없이 제조된 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자.
- 제 12 항에 있어서,
상기 하부 전극 또는 상부 전극은, Al, Ta, Ti, TiN 또는 TaN 중 어느 하나를 사용하고,
상기 금속 산화막은, TiO2, Ta2O5, ZrO2 또는 HfO2 중 어느 하나를 사용하고,
상기 열처리 온도는, 400℃ 내지 700℃ 범위에서 상기 산소 원자의 조성을 조절함으로써 비저항을 조절하는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자.
- 제 12 항에 있어서, 상기 메모리 소자는,
상기 하부 전극 상에 증착되는 제 1 절연막;
패터닝된 하부 전극 간을 단락시키는 제 2 절연막; 및
패터닝된 상부 전극 간을 단락시키는 제 3 절연막;을 더 포함하고,
상기 금속 산화막은, 상기 제 1 절연막에 형성된 contact hole에 형성되어 상기 하부 전극과 상기 상부 전극을 연결하는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 소자.
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|---|---|---|---|---|
| KR101402085B1 (ko) * | 2012-10-15 | 2014-06-02 | 연세대학교 산학협력단 | 환원반응을 통한 비휘발성 저항 스위칭 메모리 제조 방법 |
| KR101612142B1 (ko) | 2008-05-01 | 2016-04-12 | 인터몰레큘러 인코퍼레이티드 | 반도체 장치들에서 형성 전압의 감소 |
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| US20100038791A1 (en) | 2008-08-12 | 2010-02-18 | Industrial Technology Research Institute | Resistive random access memory and method for fabricating the same |
-
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- 2011-04-12 KR KR1020110033544A patent/KR101166227B1/ko active IP Right Grant
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| KR101402085B1 (ko) * | 2012-10-15 | 2014-06-02 | 연세대학교 산학협력단 | 환원반응을 통한 비휘발성 저항 스위칭 메모리 제조 방법 |
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