JP5015770B2 - 回路の、または回路に関連する改善 - Google Patents

Description

本発明は、一般に無線周波数（ＲＦ）受信器に使用されるミキサに関する。詳細には、本発明は、高偶数次インタセプトポイントをもつ二重平衡ミキサに関する。

ミキサは、ＲＦ搬送波または中間周波数（ＩＦ）を中心にした変調信号を、ベースバンド（ＢＢ）信号と呼ばれるＤＣを中心にした信号へと周波数の変換をするための、無線周波数（ＲＦ）受信器に不可欠の構成要素である。本明細書の残りの部分で、ＲＦ周波数またはＲＦ信号に言及したところは、その入力がＩＦ周波数の信号であるミキサにも同様に当てはまる。周波数変換を実際に行う要素は転極器（ミキサコア）であり、ＲＦ電流を負荷インピーダンスの両側に交互に向かわせる。この負荷の両端の差動電圧は数学的に、ＲＦ電流に差動負荷インピーダンスと、１および−１からなる交番シーケンスを乗じたものに等しい。前記シーケンスは、理想的な平衡構成では５０％のデューティサイクルを有するはずの効果的な転極機能である。ＲＦ入力は電圧である場合が多いので、前記ＲＦ電圧を電流に変換するために主としてトランジスタが転極器の前に使用される。図１に示すような、電圧−電流（Ｖ−Ｉ）変換（トランスコンダクタ）を行うトランジスタ、転極器、および負荷インピーダンスの組合せは、一般にアクティブミキサと呼ばれる。図１ａに示すような、１つの対２の差動または平衡スイッチングトランジスタが後に続く単一トランジスタのトランスコンダクタ１は、単一平衡ミキサと呼ばれる。図１ｂに示すような、２つの対４、５の平衡スイッチングトランジスタが後に続く差動または平衡トランスコンダクタ３は、二重平衡ミキサと呼ばれる。能動デバイスを用いて構成されるので、トランスコンダクタ１、３の両方および転極器２、４、５が、偶数次と奇数次の非線形信号伝送特性を有することがある。

多くの応用例において無線周波数の、ブロッキング信号と呼ばれる大きな妨害信号が希望入力信号と一緒にミキサの入力部に存在する。希望信号とブロッキング信号の間には通常かなり大きな周波数隔離があるが、ミキサの前の受動ＲＦフィルタは、限られた程度しかブロッキング信号を減衰できない。ミキサ入力部に達する残留ブロッキング信号は、復調器の偶数次の非線形性によってベースバンドに変換されることがある。この現象は、非希望ＢＢ信号の平均電力を表すＤＣ成分に加えて、ブロッキング信号に存在するどんな振幅変調もベースバンドの変動信号に変換されることになるので、大ざっぱに包絡線検波と呼ばれる。したがって、一般にＲＦ受信器の、特にミキサの偶数次非線形性は、ゼロＩＦ（直接変換）および低ＩＦの受信器構成において十分な増幅の前に希望信号がベースバンドに直接周波数シフトされるので、前記希望信号の検出に不利な影響を及ぼす。２次歪みに関する直線性を示すための一般に使用される性能指数は、２次インタセプトポイントまたはＩＰ２として知られている。より高い偶数次歪みは同様に、４次の場合のＩＰ４、６次の場合のＩＰ６などのインタセプトポイントによって示される。低ＩＦ変換構成または直接変換構成は、高い偶数次インタセプトポイントをもつミキサを必要とする。

完全差動すなわち平衡ミキサの実施では、偶数次非線形性によって包絡線検波されるブロッキング信号は、希望信号が影響を受けないままでその差動出力がゼロになるように、正負出力ノードの両方で理想的には等しくなるべきである。しかし、ミキサの正負の信号経路の実際的な実施での不可避的な不整合が、包絡線検波されたブロッキング信号の不完全な相殺となる。したがって、良好に整合された差動回路はまた、高いＩＰ２を有するとも考えられる。高周波動作を実現するためにＲＦデバイスが小さくなる傾向があるので、それらデバイス間の整合精度は限定される。完全に集積化されたミキサによって実現可能な典型的なＩＰ２は４０〜５０ｄＢｍであり、携帯電話の送信器信号がその送受切換え器を介して電話自体の受信器に漏洩しブロッキング信号として作用するＷＣＤＭＡなど先端的な用途に対して十分ではない。低雑音増幅器（ＬＮＡ）の後に高価なＳＡＷフィルタがなければ、受信器のミキサは、直接変換構成で７５ｄＢｍ程度のＩＰ２を必要とする。このような要件は、最先端技術よりも１０００倍高い。

次に、下記の文献を参照する。
（１）Ｋ．Ｋｉｖｅｋａｓ、Ａ．Ｐａｒｓｓｉｎｅｎ、およびＫ．Ｈａｌｏｎｅｎの「トランスコンダクタンスミキサのＩＩＰ２およびＤＣオフセットの特徴付け（Characterization of IIP2 and DC-Offsets in Transconductance Mixers）」、ＩＥＥＥ Ｔｒａｎｓ． Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ、Ｖｏｌ．４８、Ｎｏ．１１、ページ１０２８〜１０３８、２００１年１１月
（２）Ｄ．Ｍａｎｓｔｒｅｔｔａ他の「ＣＭＯＳダウンコンバータの２次相互変調メカニズム（Second-Order IntermodulationMechanisms in CMOS Downconverters）」、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．３８、Ｎｏ．３、ページ３９４〜４０６、２００３年３月
（３）Ｊｕｓｓｉ Ｒｙｙｎａｎｅｎ他の「ＧＳＭ９００、ＤＣＳ １８００、ＰＣＳ １９００、およびＷＣＤＭＡ用の単一チップ多重モード受信器（A Single-Chip Multimode Receiver for GSM900, DCS 1800, PCS 1900 and WCDMA）」、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．３８、Ｎｏ．４、ページ５９４〜６０２、２００３年４月

参照文献（１）および（２）ともミキサの非線形性の多くの原因を特定しており、これらは、どんな方法でも全体的なＩＰ２を顕著に改善するなら、すべて適正に対処されなければならないものである。包絡線検波に対する回路不整合の影響を認めて、参照文献（３）は、ＩＰ２を改善する方法として電源起動中にミキサ出力部で負荷インピーダンスを微調整することを提案している。米国特許第６３９３２６０号公報は、反復測定に基づく経験的なバイアス調整によってミキサ平衡を改善する微調整方法を開示している。しかし、二重平衡ミキサの場合には、対をなすトランスコンダクタの各トランジスタ、およびそれぞれの対をなす各スイッチングトランジスタを別々に調整しなければ、完全な平衡は一般に可能ではない。ミキサの通常動作の外側で実施されるので、この方法はまた、メモリ素子と、Ａ／ＤおよびＤ／Ａコンバータと、大幅な間接費を上乗せするものの好ましくはＲＦ試験信号源を必要ともする。ＲＦ試験信号の要件によって、この方法は主として生産時試験だけに適するものとなり、また、その最終設定を記憶するために必要な不揮発性メモリは、特別な集積技術を必要とする。

上記に照らして、本発明の目的は、必ずしもミキサの通常動作を中断することなく、また特別なＲＦ試験信号も必要のない、二重平衡ミキサの偶数次のインタセプトポイントを顕著に改善する方法および回路構成を提供することである。

一態様での本発明は、すべてのＤＣまたは低周波の差動信号が転極器(commutating switches)に達しないようにすることができる場合には、包絡線検波が、転極器だけの非線形性によってもたらされるものに限定されるという認識に基づく。

一方、転極器の前記非線形性によって包絡線検波されるコモンモードの低周波信号は、ミキサが平衡していない場合でも効果的に除去することができる。その不可欠な要件は、二重平衡ミキサの２つのスイッチングトランジスタ対によって実現される効果的な転極機能が相補的なデューティサイクルを有するように、ミキサが駆動されることである。

本発明の一態様によれば、負フィードバック制御と共にフィルタを使用して、高周波ブロッキング信号に作用する非線形性の結果として発生するどんなＤＣまたは低周波信号も転極器に達しないようにされる（あるいは少なくとも著しく減衰される）、回路構成が提供される。

本発明の別の態様によれば、前記２つの（または２つより多い）スイッチングトランジスタ対が、個々に可変のデューティサイクルまたはスレッショルドをもつ２つの（または２つより多い）別々のスイッチング信号によって駆動され、その結果、前記各トランジスタ対が様々な不均衡状態を有する場合でも前記転極機能が互いに相補的になる回路構成が提供される。（これは、スレッショルド調整の場合には、スイッチ信号をトランジスタ対に加える前に調整を行うか,または調整信号をトランジスタの基板接続点に加えることによって,直接トランジスタにスレッショルドの調整信号を加えて調整を行う。後者の場合、スレッショルドに対する調整が直接トランジスタに与えられ、スイッチング信号に対する調整が元の場所だけで行われるので、スイッチング信号の一部である単一共通局部発振器信号がトランジスタの制御端子（例えばゲート）に供給される。）

好ましくは、前記フィルタリング方法は、包絡線検波されたすべてのブロッキング信号がミキサ出力部に達しないようにするために、相補的なデューティサイクルの前記転極機能と組み合わされる。

特に、本発明によれば、添付の特許請求の範囲に定義される二重平衡ミキサ回路が提供される。

本発明の利点は、高価なＳＡＷフィルタを使用せずにブロッキング信号に対処できることである。より具体的には、提供される回路はすべて、集積回路技術を使用して好ましくは単一の集積回路内に作製することができる。

本発明は、とりわけ携帯電話に有用であり、あるいは例えば無線移動データ接続性のある携帯情報端末や同様に使用可能なラップトップコンピュータなど他のどんな種類の移動端末装置にも有用である。ラップトップコンピュータでは、無線接続が例えばＰＣカードで実現され、これは例えばＧＰＲＳを使用してデータを送ることができる。

次に、本発明の好ましい実施形態について、添付の図面を参照して例によってのみ、より詳細に説明する。

好ましい実施形態では、図２に示すように、本発明によるミキサ回路は、トランスコンダクタＡ、２ポート受動回路網Ｂ、電流ホロワＣ、ミキサコアＤ、トランスインピーダンス段Ｅ、ローパスフィルタＦ、およびデューティサイクル制御ブロックＧを含む。要約すれば、ミキサ回路は以下のように動作する。

全ミキサ回路１０はその境界に、第１の全体入力ポートＲＦ、第２の全体入力ポートＬＯ、および全体出力ポートＢＢを有する。入力ポートＲＦは、情報を搬送し周波数シフトされるべき無線周波数信号を受信し、もちろんまた、存在するどんなブロッキング信号も受信する。入力ポートＬＯは、局部発振器信号を受信する。出力ポートＢＢは、周波数シフトされた出力信号を供給する。

入力ポートＲＦは、トランスコンダクタＡの入力部によって提供される。トランスコンダクタＡは、受信したＲＦ信号を差動ＲＦ電流に変換して出力する。この差動ＲＦ電流は、電流伝送特性がハイパスまたはバンドパスである受動回路網Ｂの入力ポートに入り、その結果、受動回路網Ｂの出力ポートに達する電流には基本的にＤＣ成分または低周波成分がなくなる。（しかし、この簡単なフィルタはほとんどの場合、依然としてブロッキング信号を通過させ、これがブロッキング信号を除去するために従来技術のデバイスが多くの場合にＳＡＷフィルタを使用する理由である。）

受動回路網Ｂの出力ポートは、電流ホロワＣの入力ポートに接続される。電流ホロワＣは、能動デバイスを含み、またフィードバック増幅器によってもたらされるフィードバック制御を有して、特に低周波およびＤＣでの非常に低い入力インピーダンス、および非常に高い出力インピーダンスを実現する。インピーダンス変換を実現することに加えて、電流ホロワＣはまた、バイアス電圧のレベル変換という有用な機能を果たすこともあり、低い電源電圧の下でのミキサの動作を容易にする。フィードバック増幅器のいかなる非線形性によっても出力電流に（ブロッキング信号の包絡線検波による）低周波歪みを生じさせないようにするために、フィードバック増幅器の負入力は、各差動分岐のローパスフィルタ（図５ａのＣ２）によって前記電流ホロワＣの入力からＲＦ周波数において分離される。任意選択で、２つの差動分岐の前記各ローパスフィルタの出力は、低オフセットの積分器によって感知することができ、この積分器の差動出力が、電流ホロワＣの入力での電圧オフセットを低減させるように、フィードバック増幅器の正入力にフィードバックされる。

電流ホロワＣの出力は、ミキサコアＤのＲＦポートに供給される。ミキサコアＤはまた、同期ＬＯ信号またはスレッショルド調整制御どちらかを受けるための、実施形態では最大３つの個別入力ポートを含むことができるＬＯ入力ポートも有する。

ミキサコアの出力電流は、トランスインピーダンス増幅器Ｅの入力端子に供給される。トランスインピーダンス増幅器Ｅの出力電圧はまた、二重平衡ミキサ１０の全体出力ＢＢでもある。全体出力ＢＢは、ローパスフィルタ／積分器Ｆの入力端子に供給される。

ローパスフィルタＦの出力は、デューティサイクル制御ブロックＧの２つの入力のうち第１の入力となる。デューティサイクル制御ブロックＧの第２の入力は、ミキサ１０の全体入力ポートＬＯからである。デューティサイクル制御ブロックＧは１つの出力ポートを有し、このポートは、ミキサコアＤが必要とする同期ＬＯ出力、およびスレッショルド制御信号を供給するために（実施形態では）最大３つの個別出力ポートを有して、上記の相補的なデューティサイクルの効果的な転極機能を実現することができる。

次に、個々のブロックＡ〜Ｇの詳細は以下のとおりである。図１０の全体の詳細な回路図を参照されることも有用であろう。この回路図は、以下で説明する可能な回路のうちのいくつかを含むにすぎない。本明細書の最後の注釈に、どの特定の回路が使用されかを記す。

図３は、本発明のトランスコンダクタＡとして使用されてよい、周知のトランスコンダクタ回路の３つの例を示す。それぞれは主に、電圧から電流への変換を行う１対のトランジスタからなり、好ましくは例えばＮＭＯＳトランジスタからなる。ＲＦ入力端子１００、１００’の入力を見ながらインピーダンス整合を実現する必要に応じて、この対のトランジスタは、図３ａおよび図３ｂのように共通ソース構成の形で、あるいは図３ｃのように共通ゲート構成の形で配置することができる。すべての場合で、差動ＲＦ入力電圧が端子１００と１００’の間に加えられ、差動出力電流が端子２００と２００’の間にもたらされる。（各図で、１１０またはＧＮＤはグランドを指し、１４０またはＶＤＤは正の電源を指す。）各例は、ソース負帰還のないＮＭＯＳトランジスタを用いて示されているが、ＰＭＯＳトランジスタ、ならびにＮＰＮ型およびＰＮＰ型どちらのバイポーラトランジスタも同様に使用できることが当業者には明らかなはずである。ソース負帰還、あるいはエミッタ負帰還がまた、トランスコンダクタを線形化するのに、またはインピーダンス整合に使用されてよい。

図４ａは、受動回路網である電流フィルタＢの差動分岐の１つの構成図である。このような回路の１つが出力端子３００と入力端子２００の間に接続され（図２参照）、対になったもう１つの回路が、出力端子３００’と入力端子２００’の間に接続される。前記電流フィルタは、ハイパス（ＨＰ）またはバンドパス（ＢＰ）のインピーダンスＢ１、ハイパスまたはバンドパスのアドミタンスＢ２、およびバイアスインピーダンスＢ３を含む。Ｂ１は、トランスコンダクタＡのＤＣ電流のバイアス経路を提供するが、ＲＦ周波数では高インピーダンスである。したがって、ＲＦ入力端子１００、１００’の入力に応じてトランスコンダクタＡの非線形性によって発生された低周波電流成分またはＤＣ電流成分は、端子２００、２００’からＡＣグランドＶＤＤ（またはＧＮＤ）に分流される。図４ａ、図４ｂ、および図４ｃでは、トランジスタＭ１１（またはＭ１２）（図３参照）がＰＭＯＳの場合、あるいはトランジスタＭ３１（またはＭ３２）（図５参照）がＰＭＯＳの場合に、ＧＮＤに接続されたＢ１、またはＶＤＤに接続されたＢ３それぞれが任意選択で使用される。

一方、ＨＰまたはＢＰのアドミタンスＢ２は、ＲＦ周波数で高アドミタンス（低インピーダンス）、低周波数で高インピーダンスである。電流フィルタＢに続く電流ホロワ回路Ｃが端子３００、３００’から見て低入力インピーダンスを有するなら、前記ＲＦ信号電流はほとんど、ＨＰ／ＢＰアドミタンスＢ２を通って前記電流ホロワ回路Ｃに流入する。Ｂ２によって行われるＤＣ阻止は、後続の回路機能の動作電圧をトランスコンダクタ出力端子２００、２００’の電圧とは無関係に設定できるようにし、最新の集積回路の低電圧動作特性に対して望ましい機能である。

端子３００、３００’を分路するインピーダンスＢ３は、電源のＧＮＤ（またはＶＤＤ）端子への、電流ホロワＣのバイアス回路を提供する。（図５で破線の形で示す）電流源は、その直線性が十分なものにできる場合には、Ｂ３の機能に取って代わってもよい。低い電源電圧の下でのバイアス制約がＢ３の実現可能なインピーダンスを制限することがあるが、そのインピーダンスは、電流ホロワＣの前記入力インピーダンスよりもかなり高い必要がある。ＲＦ周波数においてＢ３のインピーダンスとＣの入力インピーダンスの比率がこのように高いと、ＲＦ信号電流の損失が限定される。ＤＣおよび低周波数においては、その比率が高いと、電流ホロワＣの非線形性能動デバイスによって生成されるどんなスプリアス低周波信号も前記インピーダンスＢ３に逆流しないようになる。

図４ｂは、電流フィルタＢの２つの差動経路のそれぞれの第１の実施形態の概略図である（対になった２つの経路の１つのみを示す）。これは、ハイパスの実施形態であり、すなわち希望ＲＦ信号を通過させると共に、より高い周波数の信号もまた通過できるが、後段の回路では、これらのより高い周波数の信号はほとんどないか、あるいは許容できる。この実施形態では、アドミタンスＢ２はコンデンサＣ２１を含み、インピーダンスＢ１はインダクタＬ２１を含み、高インピーダンスＢ３は、直列の抵抗Ｒ２１とインダクタＬ２２を含む。破線の形のＣ２２、Ｃ２３、およびＣ２４は、集積回路の実施においてあると考えられる寄生コンデンサを示し、これは、実際上の伝送機能をハイパス特性からバンドパス特性に変えることがあり、設計中に有利に用いることができるものである。コンデンサＣ２２、Ｃ２３、およびＣ２４はまた、前記バンドパス特性を実現するために意図的に実装されることもある。

図４ｃは、電流フィルタＢの、対になった差動経路のそれぞれの一代替実施形態の概略図である。これはバンドパスの実施形態であり、すなわち希望ＲＦ信号周辺の帯域の周波数を通過させる。これは第１の実施形態とは、アドミタンスＢ２がコンデンサＣ２１とインダクタＬ２３を直列に含む点で異なる。破線で示すＣ２２、Ｃ２３、およびＣ２４はやはり、集積回路の実施においてあると考えられる寄生コンデンサを示し、これは、実際上の伝送機能を変えることがあり、バンドパス特性を強化するために設計中に有利に用いることができるものである。コンデンサＣ２２、Ｃ２３、およびＣ２４はまた、意図的に実装されることもある。

図４ｂおよび図４ｃのバイアス回路で、抵抗Ｒ２１とインダクタＬ２２が１つの抵抗だけに置き換えられることもある。

図５ａに概念的に示した電流ホロワＣの主な機能は、ＲＦ電流をミキサコアＤに転送することであり、ミキサコアに信号を入力するように接続された入力段として機能する。可能な場合に、低周波スプリアス成分を出力電流に生じさせることなく、好ましくは前記ミキサコアのより好適なバイアス点を可能にする。差動分岐の一方だけを考えると（他方は同様の構成）、Ｍ３１（ここではＮＭＯＳトランジスタ）などの簡単な共通ゲートトランジスタが一般に、トランジスタのトランスコンダクタンスの逆数に等しい低入力インピーダンスと、高い出力抵抗とをもつ電流ホロワとして使用される。（具体的には、そのソースがノード３００に接続され、そのドレインがミキサに出力電流を供給する。）前記入力抵抗はかなり低いが、依然として前記共通ゲートトランジスタのソースにＲＦ電圧を発生させ、このトランジスタの非線形Ｖ−Ｉ特性が、スプリアス低周波電圧成分およびスプリアス低周波電流成分をそれぞれトランジスタのソース端子およびドレイン端子に生成する。（上記のようにブロッキング信号が電流フィルタＢによって除去されずに依然として存在することがあり、このブロッキング信号は、Ｍ３１内または傍らのどちらかで包絡線検波されてスプリアス信号を生成する。）ドレイン電流のこれらの低周波スプリアス成分を除去するために（そうしなければこの望ましくない成分がミキサに入る）、Ｍ３１のゲート−ソースコンデンサによって分流される電流が差し引かれた、Ｍ３１のソースに入る電流の全体には、実際上低周波成分があってはならない。このことは、本発明の別の態様によれば、図５に示すように、ノード３００上のＭ３１のソース電圧を安定化させるための強力な低周波フィードバック制御 を導入することによって実現される。低周波数においてノード３００が実質的に一定に安定化されると、ノード３４０だけが、ノード３００での高周波電圧変動、およびＭ３１の非線形性Ｖ−Ｉ特性に帰因する残留低周波電圧変動を有する。Ｍ３１のソースにそのゲート−ソースコンデンサを介して注入される低周波電流は、フィードバック制御がない場合にＭ３１に注入される電流よりも数桁小さいと見ることができる。

フィードバック制御は、フィードバック増幅器Ｃ１、およびローパス（またはバンドパス）フィルタＣ２によって実現される。フィードバック増幅器Ｃ１は通常、能動デバイスからなるが、このデバイスは、高周波ＲＦ信号がＣ１の反転入力端子３２０（図示のように、ローパスフィルタＣ２を介してノード３００に接続されている）に存在する場合には、ずっと大きい低周波スプリアス電圧成分をノード３４０に生成しやすい。より大きい前記スプリアス低周波信号によりＭ３１にスプリアス電流が流れることを防ぐために、反転入力端子３２０は、本発明により、ローパスフィルタＣ２によって電流ホロワ入力端子であるノード３００から分離されている。

前記フィードバック制御の下で、ノード３００とノード３００’の間のオフセット電圧は、２つのフィードバック増幅器Ｃ１の間のオフセットの差によって決まる。２つの差動分岐間の整合に及ぼすこのオフセット差の影響を低減させるために、任意選択の積分器Ｃ３が設けられ、その正および負の入力端子は、それぞれノード３２０および３３０に接続され、その出力端子３１０および３１０’は、前記フィードバック増幅器Ｃ１の正入力ノードに接続されている。負フィードバックによって、積分器Ｃ３は、前記積分器Ｃ３の入力参照オフセットに対してノード３００とノード３００’の間の前記オフセット電圧を調整する。Ｃ３が信号経路内に直接入っていないので、Ｃ３を非常に小さいオフセットで当業者によって実施することができ、それによってノード３００と３００’の間のオフセットもまた非常に小さくなる。

図５ｂは、電流ホロワＣの好ましい一実施形態の概略図を示し、ローパスフィルタＣ２が簡単なＲＣ回路網として実現され、任意選択の積分器Ｃ３が能動ＲＣ積分回路として実現されている。この能動ＲＣ積分器の代わりとなるものは、スイッチキャパシタ（ＳＣ）積分器である。任意選択の積分器Ｃ３は、図５ａおよび図５ｂ両方で破線の形で示されている。任意選択の積分器Ｃ３が省略される場合には、非反転入力端子３１０が固定バイアスに接続されてよい。

実施形態の回路を以下に詳細に説明する。一方の経路（図の左側）で、ローパスフィルタＣ２は、ノード３００とフィードバック増幅器Ｃ１の反転入力端子との間に接続された抵抗Ｒ３１と、ＧＮＤと反転入力端子の間に接続されたコンデンサＣ３１とを含む。他方の経路は、同じ値の要素を使用して同様に構成される。

両方の経路が共通の差動増幅器Ｃ４を含み、この差動増幅器は反転および非反転入力端子と、反転および非反転出力端子を有する。この反転および非反転入力端子は、それぞれ左側経路および右側経路のフィードバック増幅器Ｃ１の反転入力端子３２０、３３０に抵抗Ｒ３３およびＲ３４を介して接続される。フィードバック増幅器Ｃ１の非反転入力端子３１０、３１０’は、それぞれＶＤＤ（またはバイアス電圧）３８０に抵抗Ｒ３７およびＲ３６によって接続され、それぞれまた差動増幅器Ｃ４の非反転および反転出力端子にも抵抗Ｒ３９およびＲ３８によって接続される。増幅器Ｃ４の反転および非反転入力端子はまた、それぞれ増幅器Ｃ４の非反転および反転出力端子にもコンデンサＣ３２およびＣ３１によって接続される。図の左右に同様に接続された構成要素は、やはり同様の値を有する。

図５ａおよび図５ｂ両方で、好ましい実施形態は、ＮＭＯＳ電界効果トランジスタを用いて示されている。同様の実施形態がＰＭＯＳトランジスタ、あるいはＮＰＮ型またはＰＮＰ型どちらかのバイポーラ接合トランジスタを用いて実現できることは、当業者には明らかなはずである。

図２に示すブロックＡ、ＢおよびＣの組み合わされた構成は、全トランスコンダクタンスＧｍを形成し、これは、上記で説明しように、良好に整合された差動経路を必ずしも有さずに偶数次歪みが実際上ない。

残りのブロックＤ、Ｅ、ＦおよびＧは、ミキサコアＤによって実現される効果的な転極機能が、相補的なデューティサイクルを有することができるようにし、それによってスイッチングトランジスタによって発生することがあるどんな低周波スプリアス信号、ならびに前記全トランスコンダクタンスＧｍから到達するどんな残留スプリアスベースバンド信号も抑制する。加えて、トランスインピーダンスＥでのローパスフィルタリングは、全体出力ポートＢＢの前でブロッキング信号をほぼ除去する。

図６ａは、ミキサコアＤの好ましい一実施形態を示す。破線で描かれた２対のトランジスタ（Ｍ４５、Ｍ４６／Ｍ４７、Ｍ４８）は、差動ｒｆ入力ポート４００、４００’、制御ポート７００、７００’、および出力ポート６００、６００’を有する標準的なミキサコアＤ１（従来技術で既知、図１ｂを比較されたい）を形成する。このトランジスタは以下のように接続される。トランジスタＭ４５およびＭ４６は、そのソースがｒｆ入力ノード４００’に接続され、トランジスタＭ４７およびＭ４８は、そのソースがｒｆ入力ノード４００に接続される。トランジスタＭ４５およびＭ４８は、そのゲートが制御入力ノード７００に接続され、トランジスタＭ４６およびＭ４７は、そのゲートが制御入力ノード７００’に接続される。トランジスタＭ４５およびＭ４７は、そのドレインが出力ノード６００’に接続され、トランジスタＭ４６およびＭ４８は、そのドレインが出力ノード６００に接続される。この標準的なミキサコアは、以下に説明するように、この回路に任意選択で付加されるものである。（電界効果トランジスタを使用するミキサコアを示したが、このミキサコアは、バイポーラトランジスタを使用して構成されてもよい。）

しかし、本発明によれば、２つのスイッチングトランジスタ対Ｍ４１、Ｍ４２／Ｍ４３、Ｍ４４を含むデューティサイクル制御ミキサコアＤ２が実現され、このトランジスタ対の各ゲートは、それぞれ入力ポート７１０、７２０および７３０、７４０から別々に制御することができる。具体的には、その接続は以下のとおりである。トランジスタＭ４１およびＭ４２は、そのソースがｒｆ入力ノード４００に接続され、トランジスタＭ４３およびＭ４４は、そのソースがｒｆ入力ノード４００’に接続される。トランジスタＭ４１、Ｍ４２、Ｍ４３およびＭ４４は、そのゲートがそれぞれ制御入力ノード７１０、７２０、７３０、７４０に接続される。トランジスタＭ４１およびＭ４３は、そのドレインが出力ノード６００に接続され、トランジスタＭ４２およびＭ４４は、そのドレインが出力ノード６００’に接続される。

前記ミキサコアＤのバイアスおよび適応型制御の回路は、デューティサイクル制御ブロックＧ内に見出される。従来技術のミキサコアと比べて、７１０を７４０から、また７２０を７３０から分離する利点は、第１の制御信号がポート７１０、７２０に加えられるのと同時に、第２の制御信号をポート７４０、７３０に加えることができ、ミキサの通常動作を中断することがなく、また前記第１および第２の制御信号が同じでなくてもよいことである。実際のところ、本発明の目的が前記効果的な転極機能のための相補的なデューティサイクルを実現することであるので、前記第１の制御信号は、前記第２の制御信号と反対の極性であることが好ましい。前記相補的なデューティサイクルはまた、前記制御信号の一方だけが適応化され他方が固定される場合に実現することもできる。その調整を実現する回路を以下に説明する。

実際的な実施では、必要なデューティサイクル調整はかなり小さいので、図６ａに示すように、前記デューティサイクル制御ミキサコアＤ２は、任意選択で従来技術のミキサコアＤ１と（並列に）組み合わせることができる。デューティサイクル制御感度は、Ｄ２内のスイッチトランジスタのサイズをＤ１内のトランジスタに対して変えることによって調整することができる。しかし、従来技術のタイプのミキサコアＤ１は、好ましい一実施形態では省略することができる。

図６ｂは、図６ａの回路の代替形態であり、後で説明する。

前記デューティサイクル制御回路ブロックＧの第１の好ましい一実施形態が図７ａに示されている。局部発振器信号ＬＯは、第１の入力ポート５００、５００’（すなわち図２の全体局部発振器入力ポート）に加えられ、その２つの端子に加えられる信号は逆位相になっている。デューティサイクル制御信号τ−Ｃは、第２の入力ポート９００、９００’に加えられる。第１の出力ポート７１０、７２０、および第２の出力ポート７４０、〜７３０は、前記ミキサコアＤにスイッチング信号を供給し、すなわちこれらの出力端子が、ミキサコア（この例ではコアＤ２、図６ａ参照）への同様に番号を付けた入力ポートに接続されている。追加の標準的なミキサＤ１が含まれている場合、任意選択で追加の（破線の形で示された）構成要素が、そのミキサＤ１を駆動するのに適した第３の出力ポート７００、７００’を提供する。

端子５００に加えられる信号は、例えばコンデンサＣ４１およびＣ４４によってそれぞれノード７１０および７４０に容量結合され、端子５００’に加えられる信号は、例えばコンデンサＣ４２およびＣ４３によってそれぞれノード７２０および７３０に容量結合される。固定バイアス電圧成分Ｖｂが、ノード５５０のＤＣ電圧源ＶＢから前記出力ポート７１０、〜７２０、７４０、７３０および７００、７００’に抵抗結合によって、すなわちそれぞれ抵抗Ｒ４１、Ｒ４２、Ｒ４４、Ｒ４３、Ｒ４９、Ｒ４０を介して供給される。デューティサイクル制御信号τ−Ｃは、前記出力ポート７１０、７２０および７４０、７３０の２つのうちの少なくとも１つで、前記バイアス電圧成分Ｖｂに抵抗結合によって重畳される。すなわち、少なくともノード９００が、例えば抵抗Ｒ４５によってノード７１０に接続され、ノード９００’が、例えば抵抗Ｒ４６によってノード７２０に接続される。任意選択で、（例えば抵抗Ｒ４７およびＲ４８によって）さらにノード９００がノード７３０に抵抗接続され、ノード９００’がノード７４０に抵抗接続される。

任意選択の追加出力ポート７００、７００’は、局部発振器入力ポート５００、５００’に（例えばそれぞれコンデンサＣ４５およびＣ４６によって）容量結合される。

図７ａの回路は、ミキサコアの動作に以下のように影響を及ぼす。デューティサイクル制御信号τ−Ｃは、ミキサコアのスイッチングトランジスタに加えられる局部発振器信号ＬＯのＤＣレベルを調整し、この調整によって、より多くの（または場合によって、より少ない）局部発振器信号がスイッチングトランジスタのスイッチングスレッショルドよりもレベルが上にあるので、各スイッチのデューティサイクルが変わる。

図示の実施形態で、デューティサイクル制御信号τ−Ｃは差動信号である。例えば、図６ａと図７ａの回路を組み合わせて考えると、Ｍ４１は、τ−Ｃ^＋で調整されたＬＯ^＋によって制御され、Ｍ４２は、τ−Ｃ⁻で調整された逆位相ＬＯ⁻によって制御される。このように接続するとデューティサイクルが調整されることになり、具体的には、トランジスタＭ４１およびＭ４２のスイッチング機能の、対応する各エッジが互いに同じ方向に移動３することになり、その結果、（トランジスタ間のどんな不整合にも対処して）調整後のＭ４１とＭ４２はやはり同時に切り替わるようになる。

図７ａに示す実施形態では、デューティサイクル制御信号τ−Ｃはまた、ミキサコアの別のトランジスタ対、すなわちＭ４３およびＭ４４にも加えられる。具体的には、Ｍ４３は、τ−Ｃ^＋で調整されるＬＯ⁻によって制御され、Ｍ４４は、τ−Ｃ⁻で調整されるＬＯ^＋によって制御される。Ｍ４３、Ｍ４４の対でのその挙動は、Ｍ４１、Ｍ４２の対の場合と同じである。

各対を比較すると、その構成は、同じ出力を駆動するように接続された各対から１つの、例えばＭ４１およびＭ４３の２つのスイッチングトランジスタの両方がその局部発振器信号（理想的には互いに逆位相）を、この場合はτ−Ｃ^＋である同じ信号によって調整する場合、これは、その調整信号が高くなれば、これら両方のトランジスタのデューティサイクル（すなわちトランジスタがオンの時間の比率）が高くなり、逆も同様である、ということを意味するものである。上記のように、理想的な状況は、２つのスイッチングトランジスタ対が互いに相補的なデューティサイクルを有するときであり、例えば同じ出力を駆動するトランジスタ、例えばＭ４１およびＭ４３が相補的なデューティサイクルを有するときである。このとき、ブロッキング信号の非線形包絡線検波によって発生される疑似信号は、ミキサコアをその正および負の出力端子６００および６００’から出る際に等しくなり、相殺される。デューティサイクル調整信号は、以下で詳細に開示されるように、疑似信号の相殺が起こるレベルでフィードバック構成によってもたらされる。このとき、各デューティサイクルは相補的になっているが、一般には、平衡状態のように５０％ではないことに留意されたい。

（Ｍ４２およびＭ４４は、それぞれ相補的にＭ４１およびＭ４３に切り替わり、互いにＭ４１とＭ４３の関係と同じ関係にあり、すなわち、フィードバック構成によって実現される理想的なポイントで、Ｍ４２とＭ４４も互いに相補的に切り替わる。）

また上記のように、ミキサコアのトランジスタ対の一方だけのデューティサイクルを調整することが可能である。このデューティサイクルは、疑似信号の相殺が起こるまで調整され、この相殺が起こるのはやはり、Ｍ４１とＭ４３が互いに相補的に切り替わるときになると予測される。図７ａの回路の場合には、この構成は、単にτ−Ｃをノード７３０および７４０に接続しないことによって実現される。

前記デューティサイクル制御回路Ｇの第２の好ましい実施形態が図７ｂに示されている。この実施形態では、局部発振器信号ＬＯはまず、第１の可変遅延回路要素τ１によって遅延される。τ１の出力とＬＯは、第２の遅延回路要素τ２によってその出力が遅延される第１のＮＡＮＤ論理回路によって否定論理積される。前記第２の遅延回路要素τ２の出力、および前記第１のＮＡＮＤ論理の出力はさらに、ノード７２０にその出力が容量結合された第２のＮＡＮＤ論理回路によって否定論理積される。前記第２のＮＡＮＤ論理回路の出力はさらに、ノード７１０にその出力が容量結合された論理インバータによって反転される。さらに、遅延要素τ１の出力は、ノード７３０に容量結合される。同じτ１の出力はまた、ノード７４０にその出力が容量結合された論理インバータによって反転もされる。デューティサイクル制御回路Ｄの出力ノード７１０、７２０、７３０および７４０はまた、ＤＣバイアスを供給する固定電圧源ＶＢにもそれぞれ抵抗結合される。遅延要素τ１およびτ２のどちらか、または両方が、前記出力７１０、７２０のデューティサイクルをτ１とτ２の差によって制御できるように、デューティサイクル制御入力９００〜９００’によって制御される可変遅延値を有することができる。（７１０、７２０と７４０、７３０の間でその役割を交換することによって、前記効果的な転極機能の相補的デューティサイクルを実現するという同じ目的を達成しながら、出力ポート７４０、７３０のデューティサイクルを代わりに制御することもできる。）

図７ｃは、図７ｂの回路の様々な段階での信号を示す波形図である。図でτ１およびτ２は、それぞれ遅延要素τ１およびτ２によってもたらされる遅延を表す。最初の４本のトレースは、τ１が特定の間隔Δに等しいときに、回路の前の方のノードでの波形を示し、次の３組の各２本のトレースは、τ２＞τ１、τ２＝τ１、τ２＜τ１の３つの場合に回路の後の方のノードで得られた波形を示す。

図７ｂの回路は、ミキサコアのトランジスタの各対のうちの、上記で説明したように疑似信号を相殺するのに十分な、一方のデューティサイクルだけを調整する。他方の対のデューティサイクルを調整するための同様な論理回路を実現することも可能である。やはりＭ４１のデューティサイクルを増加させたときにＭ４３のデューティサイクルもまた増加し、Ｍ４１のデューティサイクルを低下させたときにＭ４３のデューティサイクルも低下するはずである。

図７ｂの好ましい実施形態は、シングルエンド形回路を有する。しかし、その周知のシンボルで図に示された前記論理機能および遅延機能は、ＲＦ用途においてしばしば好まれる差動回路の形で容易に実施できることが当業者には明らかであろう。

図７ｂの回路では、局部発振器信号ＬＯのデューティサイクルは、局部発振器信号ＬＯがミキサに加えられる前に直接調整され、これは、バイアス調整がミキサのトランジスタのスイッチング時間に影響を及ぼす図７ａの回路とは異なる。

図７ｄは、デューティサイクル制御回路Ｇの第３の実施形態を示し、これは、図７ａに示した第１の実施形態の一変形形態である。この変形形態の場合、後で明らかになるように、そのミキサコアは図６ｂに示すように（すなわちミキサコアＤ３に）変更される。

第１の実施形態では、デューティサイクル制御回路は、局部発振器信号がミキサコアのトランジスタに加えられる前に、デューティサイクル制御信号τ−Ｃ^＋／τ−Ｃ⁻を局部発振器信号ＬＯ^＋／ＬＯ⁻に重畳する。この第３の実施形態では、局部発振器信号は、一般に前述のようにミキサコアのトランジスタに加えられるが、デューティサイクル制御信号は、ミキサコアのトランジスタの基板接続点に加えられる。

次に図７ｄおよび図６ｂを詳細に参照すると、局部発振器信号ＬＯ^＋／ＬＯ⁻は、それぞれコンデンサＣ４５およびＣ４６によってミキサコアのトランジスタに容量結合され、前述のようにトランジスタＭ４１およびＭ４４のゲートがＬＯ^＋を受け取り、トランジスタＭ４２およびＭ４３のゲートがＬＯ⁻を受け取る。（図７ａおよび図６ａの回路と比べて、この回路は、局部発振器信号用に半分の数の結合コンデンサを使用することに注意されたい。）これらの対の各ゲートは、それぞれ抵抗Ｒ４９およびＲ４０でバイアス電圧ＶＣ（５６０）に接続することによってバイアスがかけられる。

デューティサイクル制御信号の出力は、ミキサコアＤ３のトランジスタの基板接続点につながるが、この接続は、第１の実施形態に使用されるのと類似の受動回路網によって行われる（図７ｄと図７ａを比較されたい）。τ−Ｃ^＋は、固定バイアス電圧ＶＢ（５５０）に直列で接続された抵抗Ｒ４５とＲ４１を含む電圧分圧器を介してＭ４１の基板接続点につながり、このＭ４１の基板接続点は、これらの抵抗の間のノード７１０に接続されている。トランジスタＭ４３の基板接続点もまた、ノード７１０に接続され、同様にτ−Ｃ^＋を供給される。（各抵抗が同様の機能を果たすので、図７ｄでは、図７ａの抵抗に付与したのと同様の参照番号が付与されている。）τ−Ｃ⁻は同様に、やはり固定バイアス電圧ＶＢ（５５０）に直列で接続された抵抗Ｒ４６およびＲ４２を含む電圧分圧器を介してＭ４２およびＭ４４の基板接続点につながり、このＭ４２およびＭ４４の基板接続点は、これらの抵抗の間のノード７２０に接続されている。

電圧分圧器は、デューティサイクル制御信号を、ミキサコアのトランジスタの基板接続点に加えられる前にシフトし縮小する。（少なくとも原理的には、シフトおよび縮小が必要とされないようにするために、トランスインピーダンス増幅器Ｅ、およびローパスフィルタＦによってデューティサイクル制御信号が供給されるように構成することが可能である。この場合には、図７ｄに示すデューティサイクル制御回路Ｇの左半分は単に、ミキサコアへの、ローパスフィルタＦの出力の正しい経路設定を行うノードになる。同様に、少なくとも原理的には、シフトおよび縮小が必要とされないようにするために、局部発振器によって局部発振器信号が供給されるように構成することが可能である。この場合には、図７ｄに示すデューティサイクル制御回路Ｇの右半分は単に、局部発振器の入力ポート５００、５００’の正しい経路設定を行うノードになる。）

ノード７１０と７２０はまた、それぞれコンデンサＣ４１、Ｃ４２によってもバイアス電圧ＶＢに接続されている。この接続によって、デューティサイクル制御信号のローパスフィルタリングが、基板接続点にその信号が加えられる前に行われる。（もちろんこれらのコンデンサは、図７ａで同様に番号を付けたコンデンサのように局部発振器信号に結合しないが、図７ａのそれらのコンデンサもまたデューティサイクル制御信号のローパスフィルタリングを行うので、同様な番号付けが用いられた。）

次に図６ｂを参照する。ミキサコアＤ３のトランジスタの基板接続点に加えられるデューティサイクル制御信号が変化しながら、そのトランジスタのスレッショルドを調整し、トランジスタの出力（すなわちドレイン電流）がゲート電圧とスレッショルド電圧の差で決まるので、スレッショルド電圧がそのように調整される場合には、その結果はやはり、局部発振器信号がスレッショルド電圧を超えている時間の比率の大小になり、したがってトランジスタのデューティサイクルが調整される。
（図７ａのトランジスタは基板接続点を有する。このトランジスタは、好ましくはＮＭＯＳトランジスタであるので、その（ｐ型）基板またはバルクの電極は、ソース〜バルクおよびドレイン〜バルクのＰＮ接合に順方向でバイアスをかけないように、グランドに接続される。この接続は回路の機能に影響を及ぼさないので、（従来どおりに）その基板接続点が図から省略されている。最新のＣＭＯＳ技術では、ＮＭＯＳトランジスタもＰＭＯＳトランジスタもほとんどウェル内で実施されている（ＮＭＯＳトランジスタの場合はＰウェル、ＰＭＯＳトランジスタの場合はＮウェル）。特定のトランジスタの基板は、別個のウェル内にそのトランジスタが形成されている場合には、他のトランジスタの基板から分離することができる。図７ｄ／６ｂの回路に戻ると、デューティサイクル制御信号がその基板接続点に加えられるそれらのトランジスタは、好ましくは別々のウェルに分離される。）

信号を基板接続点に出力すると、基板〜ソースおよび基板〜ドレインのＰＮ接合を順方向にバイアスする理論上の危険が生じる。この危険は、設計中にデューティサイクル制御信号の大きさを限定することによって、およびバイアス構成に注意することによって（ここでは図７ｄの受動回路網および電圧ＶＢで実現されている）最小にされる。

したがって、３つのすべての実施形態で、デューティサイクル制御信号と局部発振器信号は、共同してミキサコアトランジスタのスイッチングを制御する。第１および第３の実施形態では、この制御は、デューティサイクル制御信号がトランジスタをスイッチするスレッショルドを調整するように、デューティサイクル制御信号を局部発振器信号に加えることによって行われ、これらの実施形態は、そのデューティサイクル制御信号が局部発振器信号に加えられる場所が異なっている。第２の実施形態では、局部発振器信号のマークスペース比を変えるためにデューティサイクル制御信号が局部発振器信号に加えられる。

図８ａは、ミキサコアＤからの出力電流を全ミキサ回路１０の出力電圧ＢＢへ変換する、トランスインピーダンス増幅器Ｅの好ましい一実施形態を示す。２つの電流源は、前記ミキサコアＤから電源電圧源ＶＤＤへのＤＣ電流のバイアス経路を提供する。（この電流源を１１０（ＧＮＤ）に接続する任意選択は、電流源を電流シンクと取り替えることができることを示す。）トランスインピーダンス増幅器は、演算増幅器と、トランスインピーダンスを決めるフィードバック抵抗Ｒ６１、Ｒ６２と、前記フィードバック抵抗と共に帯域外ブロック信号を減衰させるのに必要なローパスフィルタリングを行うフィードバックコンデンサＣ６１、Ｃ６２とを含む。このブロッキング信号はまた、ミキサによってダウンシフトされており（しかしベースバンドそのものにではない）、その低い周波数においてより容易に希望信号（もちろんベースバンド）からフィルタリングされる。演算増幅器のオフセットの影響を緩和することができるように、任意選択で、チョッパクロック信号で駆動されるスイッチが前記演算増幅器の入力端子の前に、また、同じ増幅器の出力端子の後に付くことがある。

図８ｂは、トランスインピーダンス段（トランスインピーダンス増幅器）Ｅのもう１つの好ましい実施形態を示し、トランスインピーダンス入力端子が抵抗Ｒ６５、Ｒ６６によって前記ミキサコアＤから分離されている。図８ａのバイアス電流源は、並列の要素Ｒ６３、Ｃ６３、およびＲ６４、Ｃ６４で置き換えられて、ＤＣバイアス経路を提供することに加え、トランスインピーダンス増幅器の前でブロッキング信号の追加のフィルタリングを行う。前記演算増幅器のオフセットの影響を緩和するように、図８ａの前記任意選択のスイッチがやはり、前記演算増幅器の入力端子の前、および出力端子の後に付くことがある。

図９は、希望信号成分も残留ブロッキング信号成分も実質的に除去することによって前記ＢＢ出力からＤＣ成分を取り出すように設計された、ＤＣ検出回路としての積分器／ローパスフィルタＦの好ましい一実施形態を示す。ミキサコアの偶数次非線形性によって生じたスプリアスＤＣ応答およびスプリアス低周波応答の近くの前記ＤＣ成分に含まれる情報は、前記スプリアス応答を最小化するために、前記デューティサイクル制御入力端子９００、９００’によって使用される。この成分が非ゼロである場合には、積分器は、デューティサイクル調整信号のレベルを調整し、それによりミキサコアがより相補的にスイッチするように、またＤＣ成分を低減させるようにミキサコアのデューティサイクルを調整する。

図１０は、全体の高ＩＰ２ミキサ１０の好ましい実施形態を概略図で示す。この実施形態は、図３ａ、図４ｂ、図５ａ（これ自体は図５ｂの回路として実施されるのが好ましく、積分器Ｃ３は図１０に示されていないが好ましくは含まれる）、図６ａ（デューティサイクル制御ミキサコアである左側半分のみ）、図７ａ（破線の構成要素はなし）、図８ｂ、および図９に示された、図２の各ブロックの特定の実施形態を含む。

前記好ましい実施形態は、ＮＭＯＳ電界効果トランジスタを使用して図１０に示されているが、同様なミキサの全ＰＭＯＳトランジスタ実現、全ＮＰＮまたはＰＮＰバイポーラ接合トランジスタの使用が本発明から逸脱することなく可能であることが当業者には明らかなはずである。実際は、図１０に示すトランジスタに関してＮＭＯＳ、ＰＭＯＳおよびバイポーラ接合トランジスタを併用すると、当業者がその自由裁量で技術および電源電圧をよりよく利用できるようになることがある。

好ましい実施形態のいくつかを示し説明してきたが、添付の特許請求の範囲に記載の本発明から逸脱することなく、それに多くの変更および修正を加えることができることを理解されたい。

従来技術の単一平衡ミキサの概略図である。 従来技術の二重平衡ミキサの概略図である。 本発明による二重平衡ミキサの構成図である。 疑似差動共通ソースＮＭＯＳで実施の図２に示したトランスコンダクタの概略図である。 共通ソースＮＭＯＳ差動対で実施の図２に示したトランスコンダクタの概略図である。 共通ゲートＮＭＯＳで実施の図２に示したトランスコンダクタの概略図である。 本発明によるハイパス／バンドパス受動回路網の構成図である。 本発明による受動回路網の好ましいハイパスの実施形態の概略図である。 本発明による受動回路網の好ましいバンドパスの実施形態の概略図である。 本発明によるＮＭＯＳを用いた電流ホロワの構成図である。 本発明によるローパスフィルタをＲ−Ｃで実施し、その積分器を能動−ＲＣで実施したＮＭＯＳを用いた電流ホロワの概略図である。 本発明による、ＮＭＯＳを用いたミキサコアの実施の概略図である。 図６ａの回路の代替形態を示す図である。 本発明による、デューティサイクル制御ブロックの第１の好ましい実施形態の概略図である。 本発明による、デューティサイクル制御ブロックの第２の好ましい実施形態の概略図である。 図７ｂのデューティサイクル制御ブロックの動作を示す波形図である。 本発明による、デューティサイクル制御ブロックの第３の好ましい実施形態の概略図である。 本発明による、周波数選択トランスインピーダンスブロックの第１の好ましい実施形態の概略図である。 本発明による、周波数選択トランスインピーダンスブロックの第２の好ましい実施形態の概略図である。 本発明による、積分器Ｆの好ましい実施形態の概略図である。 本発明による、二重平衡ミキサ回路構成の好ましい実施形態の概略図である。

符号の説明

１０ ミキサ回路
１００ ＲＦ入力端子
２００ トランスコンダクタ出力端子
３００ 電流ホロワ入力端子
４００ 差動ｒｆ入力ポート
５００ 局部発振器入力ポート
６００ ミキサコア出力ポート
７００ 制御ポート
９００ デューティサイクル制御入力
１１０ ＧＮＤ
１４０ ＶＤＤ
３１０ 非反転入力端子
３２０ 反転入力端子
３３０ 反転入力端子
３４０ ノード
３８０ ＶＤＤ

Claims (51)

1. 高周波入力ポート、局部発振器入力ポート、出力ポートを有するミキサコアであって、前記ミキサコアが、局部発振器信号に応じて互いに逆位相で切り換わるように接続されたスイッチングトランジスタの第１の対を含み、この対が、前記ミキサコアの前記高周波入力ポートの前記対に共通の第１の端子に存在する高周波信号をスイッチするように接続され、前記ミキサコアがさらに、前記局部発振器信号に応じて互いに逆位相で切り換わるように接続されたスイッチングトランジスタの第２の対を含み、この対が、前記ミキサコアの前記高周波入力ポートの前記対に共通の第２の端子に存在する高周波信号をスイッチするように接続され、前記第１および第２の対それぞれの一方のトランジスタが、前記出力ポートの第１の端子への前記高周波信号を互いに逆位相でスイッチするように接続され、前記第１および第２の対それぞれの他方のトランジスタが、前記出力ポートの第２の端子への前記高周波信号を互いに逆位相でスイッチするように接続される、ミキサコアと、
   前記ミキサコアの出力を受信するように、また前記ミキサコアの出力のＤＣのレベルに応じてデューティサイクル調整信号を供給するように接続された、ＤＣ検出回路と、
   デューティサイクル制御回路であって、局部発振器入力ポートと、前記デューティサイクル調整信号を受信するように接続された入力ポートと、前記デューティサイクル制御回路の前記局部発振器入力ポートで受信された局部発振器信号を前記ミキサコアの前記局部発振器入力ポートに加えるように接続された出力ポートとを有し、前記デューティサイクル制御回路が、前記デューティサイクル調整信号を前記局部発振器信号に加えるように構成されて前記ミキサコアの第１の対のトランジスタのデューティサイクルを前記ミキサコアの第２の対のトランジスタのデューティサイクルに対して変化させる、デューティサイクル制御回路とを含む、
   二重平衡ミキサ。
2. 前記デューティサイクル制御回路が、前記デューティサイクル調整信号を前記二重平衡ミキサの局部発振器入力ポートで受信された前記局部発振器信号に加えるように接続され、また、その結果として生じた局部発振器信号を前記第１の対のトランジスタに加えるように接続されている、請求項１に記載の二重平衡ミキサ。
3. 前記デューティサイクル制御回路が、前記第１の対のトランジスタの一方のデューティサイクルを増加させると同時に他方のデューティサイクルを低減させ、また逆も同様にするために、前記デューティサイクル調整信号を前記局部発振器信号に加えるように接続されている、請求項２に記載の二重平衡ミキサ。
4. 前記デューティサイクル制御回路が、第２の対のトランジスタに加えられる前記局部発振器信号に前記デューティサイクル調整信号を加えるようには接続されていない、請求項２または請求項３に記載の二重平衡ミキサ。
5. 前記デューティサイクル制御回路が、前記二重平衡ミキサの局部発振器入力ポートで受信された前記局部発振器信号に前記デューティサイクル調整信号を加えるように接続され、また、その結果として生じた局部発振器信号を前記第２の対のトランジスタに加えるように接続されている、請求項２または請求項３に記載の二重平衡ミキサ。
6. 前記デューティサイクル制御回路が、前記第２の対のトランジスタの一方のデューティサイクルを増加させると同時に他方のデューティサイクルを低減させ、また逆も同様にするために、前記デューティサイクル調整信号を前記局部発振器信号に加えるように接続されている、請求項５に記載の二重平衡ミキサ。
7. 前記デューティサイクル制御回路が、前記デューティサイクル調整信号を前記局部発振器信号に付加してそのＤＣレベルを調整するように接続された、請求項１から６のいずれかに記載の二重平衡ミキサ。
8. 前記デューティサイクル制御回路が、前記局部発振器信号のデューティサイクルをその信号が前記ミキサコアに加えられる前に調整するように接続された、請求項１から６のいずれか一項に記載の二重平衡ミキサ。
9. 前記デューティサイクル制御回路が、前記第１の対のトランジスタのスレッショルド電圧を調整するために前記デューティサイクル調整信号を前記ミキサコアに加えるように接続されて、それによって前記デューティサイクル調整信号を前記局部発振器信号に加え、前記ミキサコアのトランジスタのデューティサイクルを調整する、請求項１に記載の二重平衡ミキサ。
10. 前記デューティサイクル制御回路が、前記第１の対のトランジスタの一方のスレッショルド電圧を増加させると同時に他方のスレッショルド電圧を低減させ、また逆も同様にするために、前記デューティサイクル調整信号を前記ミキサコアに加えるように接続されている、請求項９に記載の二重平衡ミキサ。
11. 前記デューティサイクル制御回路が、前記第２の対のトランジスタのスレッショルドに影響を及ぼさないように接続されている、請求項９または請求項１０に記載の二重平衡ミキサ。
12. 前記デューティサイクル制御回路が、前記第２の対のトランジスタのスレッショルドに影響を及ぼすように接続されている、請求項９または請求項１０に記載の二重平衡ミキサ。
13. 前記デューティサイクル制御回路が、前記第２の対のトランジスタの一方のデューティサイクルを増加させると同時に他方のデューティサイクルを低減させ、また逆も同様にするために、前記デューティサイクル調整信号を加えるように接続されている、請求項１２に記載の二重平衡ミキサ。
14. 前記デューティサイクル制御回路が、前記第２の対のトランジスタの一方のスレッショルド電圧を増加させると同時に他方のスレッショルド電圧を低減させ、また逆も同様にするために、前記デューティサイクル調整信号を前記ミキサコアに加えるように接続されている、請求項１３に記載の二重平衡ミキサ。
15. 前記デューティサイクル制御回路が、前記デューティサイクル調整信号を前記ミキサコアの前記トランジスタの基板接続点に加えるように接続されている、請求項９から１４のいずれか一項に記載の二重平衡ミキサ。
16. 前記デューティサイクル制御回路が、前記ミキサコアの出力ポートの前記第１の出力端子に接続された前記第１の対のトランジスタおよび前記第２の対のトランジスタのデューティサイクルを共に同時に増加させるために、またこれら２つのトランジスタのデューティサイクルを共に別の時間に低減させるために、前記デューティサイクル調整信号を前記局部発振器信号に加えるように接続されている、請求項４に従属する場合または請求項１１に従属する場合を除く、請求項１から１５のいずれかに記載の二重平衡ミキサ。
17. 前記ＤＣ検出回路が積分器またはローパスフィルタを含む、請求項１から１６のいずれかに記載の二重平衡ミキサ。
18. 前記ミキサコアの出力を前記ＤＣ検出回路の入力に転送するために前記ミキサコアの出力ポートに接続されたフィルタを含む請求項１から１７に記載の二重平衡ミキサであって、このフィルタが、前記ＤＣ検出回路によって通される周波数よりも高い周波数を通過させるが通過させた周波数よりも高い周波数は阻止するように構成されている、二重平衡ミキサ。
19. 前記フィルタの出力が、前記二重平衡ミキサにベースバンド出力ポートを提供する、請求項１８に記載の二重平衡ミキサ。
20. 前記デューティサイクル制御信号が単一値を表す、請求項１から１９のいずれかに記載の二重平衡ミキサ。
21. 前記デューティサイクル制御信号が差動信号である、請求項２０に記載の二重平衡ミキサ。
22. ミキサコアにスプリアス低周波成分を除去した高周波信号を入力するように接続された入力段を含む請求項１から２１のいずれかに記載の二重平衡ミキサであって、前記入力段が、
    高周波信号を受信するための入力端子と、
    前記高周波信号を前記入力端子から前記ミキサコアに転送するように接続されたトランジスタと、
    前記トランジスタの制御入力端子と前記入力端子の間に接続されたフィードバック回路とを含み、
    前記フィードバック回路が、スプリアス低周波信号により前記トランジスタにスプリアス電流が流れるのを防ぐためのフィルタを含む、二重平衡ミキサ。
23. 前記フィルタがローパスフィルタまたはバンドパスフィルタである、請求項２２に記載の二重平衡ミキサ。
24. 前記フィードバック回路が増幅器を含む、請求項２２または２３に記載の二重平衡ミキサ。
25. 前記増幅器の出力端子が前記トランジスタの前記制御入力端子に接続され、前記フィルタが前記入力段の前記入力端子と前記増幅器の入力端子の間に接続されている、請求項２４に記載の二重平衡ミキサ。
26. 前記増幅器が反転入力端子を有し、前記フィルタが前記増幅器のその入力端子に接続されている、請求項２５に記載の二重平衡ミキサ。
27. 前記トランジスタが電界効果トランジスタであり、前記制御入力端子が前記トランジスタのゲートである、請求項２２から２６のいずれか一項に記載の二重平衡ミキサ。
28. 前記トランジスタが電界効果トランジスタであり、前記二重平衡ミキサの前記入力端子が前記トランジスタのソースである、請求項２２から２７のいずれか一項に記載の二重平衡ミキサ。
29. 前記トランジスタがバイポーラトランジスタであり、前記制御入力端子が前記トランジスタのベースである、請求項２２から２６のいずれか一項に記載の二重平衡ミキサ。
30. 前記トランジスタがバイポーラトランジスタであり、前記二重平衡ミキサの前記入力端子が前記トランジスタのエミッタである、請求項２２から２６のいずれか一項、または請求項２９に記載の二重平衡ミキサ。
31. 電源端子と前記入力段の前記入力端子の間に接続されたバイアス回路を含む、請求項２２から３０のいずれか一項に記載の二重平衡ミキサ。
32. 前記バイアス回路が抵抗を含む、請求項３１に記載の二重平衡ミキサ。
33. 前記バイアス回路が、前記抵抗と直列に接続されたインダクタを含む、請求項３２に記載の二重平衡ミキサ。
34. ２つの前記入力段を含む請求項２２から３３のいずれか一項に記載の二重平衡ミキサであって、前記各入力段が、前記ミキサコアへの対をなす差動入力のそれぞれの入力に信号を転送するように接続されている、二重平衡ミキサ。
35. ２つの前記入力段を含む前記二重平衡ミキサであって、各入力段の前記フィードバック回路が増幅器を含み、前記二重平衡ミキサが、前記２つの増幅器の入力オフセットに応じるように、かつ前記増幅器にそのオフセットを低減させるための出力を供給するように接続されたオフセット積分器を含む、請求項２２または２３に記載の二重平衡ミキサ。
36. 各入力段が前記増幅器を含み、前記二重平衡ミキサが、前記２つの増幅器の入力オフセットに応じるように、かつ前記増幅器にそのオフセットを低減させるための出力を供給するように接続されたオフセット積分器を含む、請求項２４から３４のいずれか一項に記載の二重平衡ミキサ。
37. 請求項１から２１のいずれか一項、および請求項２２から３６のいずれか一項に記載の二重平衡ミキサ。
38. 入力ポートおよび出力ポートを有し、高周波信号が前記ミキサコアの前記または１つの高周波数入力ポートまで通される前にその高周波信号をフィルタリングするように接続された入力フィルタを含む請求項１から３７のいずれかに記載の二重平衡ミキサであって、前記入力フィルタが、高周波信号の低周波成分をなくす、二重平衡ミキサ。
39. 前記入力フィルタがハイパスフィルタである、請求項３８に記載の二重平衡ミキサ。
40. 前記入力フィルタがバンドパスフィルタである、請求項３８に記載の二重平衡ミキサ。
41. 前記入力フィルタが受動回路網である、請求項３８から４０のいずれか一項に記載の二重平衡ミキサ。
42. 前記入力フィルタが、その入力ポートと出力ポートの間に接続されたコンデンサを含む、請求項４１に記載の二重平衡ミキサ。
43. 前記入力フィルタがさらに、その入力ポートと出力ポートの間に前記コンデンサと直列に接続されたインダクタを含む、請求項４２に記載の二重平衡ミキサ。
44. 前記入力フィルタが、その入力ポートと電源端子の間に接続されたインダクタを含む、請求項４１から４３のいずれか一項に記載の二重平衡ミキサ。
45. ２つの前記入力フィルタを含む請求項３８から４４のいずれか一項に記載の二重平衡ミキサであって、前記各入力フィルタが、前記ミキサコアへの対をなす差動入力のそれぞれの入力まで信号を通過させるように接続されている、二重平衡ミキサ。
46. 前記入力フィルタの前記出力ポートが前記入力段の入力端子に接続されている、請求項２２から３６のいずれか一項に従属する場合の、請求項３８から４５のいずれか一項に記載の二重平衡ミキサ。
47. 前記入力フィルタの前記入力ポートに接続された出力端子を有する入力増幅器を含む、請求項３８から４６のいずれか一項に記載の二重平衡ミキサ。
48. 前記入力フィルタの前記入力ポートに接続された出力端子を有する前記入力増幅器が、トランスコンダクタ増幅器である、請求項４７に記載の二重平衡ミキサ。
49. 請求項１から４８のいずれかに記載の二重平衡ミキサを含む、集積回路。
50. 請求項１から４８のいずれか一項に記載の二重平衡ミキサを含む、または請求項４９に記載の集積回路を含む、無線受信器。
51. 請求項１から４８のいずれか一項に記載の二重平衡ミキサを含む、または請求項４９に記載の集積回路を含む、または請求項５０に記載の無線受信器を含む、移動端末装置。

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