KR101162287B1 - 반도체 메모리 장치의 명령 디코딩 회로 - Google Patents

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Abstract

본 발명은 입력되는 명령신호 또는 클럭신호의 펄스 폭에 관계없이 일정한 펄스 폭을 갖는 스태틱 명령신호를 발생시키는 명령 디코딩 회로에 관한 것으로서, 내부 클럭신호에 따라 복수개의 명령 신호들을 디코딩하기 위한 복수개의 명령 디코더; 및 상기 디코딩된 명령신호들 각각의 펄스 폭을 설정된 크기로 변경시켜, 일정한 크기의 펄스폭을 갖는 명령 신호들을 출력하기 위한 복수개의 스태틱 펄스 폭 발생기를 포함한다.
디코딩, 지연, 펄스

Description

반도체 메모리 장치의 명령 디코딩 회로{Command decoding circuit of semiconductor memory device}
도 1은 종래 기술에 따른 명령 디코딩 회로를 갖는 반도체 메모리 장치를 나타낸 블록도이다.
도 2는 도 2의 신호 파형을 나타낸 타이밍도이다.
도 3은 본 발명의 바람직한 제1 실시예에 따른 명령 디코딩 회로를 갖는 반도체 메모리 장치를 나타낸 블록도이다.
도 4는 본 발명의 바람직한 제2 실시예에 따른 명령 디코딩 회로를 갖는 반도체 메모리 장치를 나타낸 블록도이다.
도 5는 도 3 및 도 4의 스태틱 펄스 폭 발생기의 회로도이다.
도 6은 도 5의 신호들의 파형을 나타낸 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10, 110 : 명령 버퍼 20, 120 : 명령 디코더
130 : 스태틱 펄스 폭 발생회로 30, 140 : 명령 제어회로
본 발명은 반도체 메모리 장치에 관한 것으로, 명령신호의 펄스 폭을 항상 일정하게 발생시키는 명령 디코딩 회로를 갖는 반도체 메모리 장치에 관한 것이다.
컴퓨터 및 통신 제품 등에 사용되고 있는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)의 고주파수 동작에 대한 요구가 늘어남에 따라 500MHz(tCK 2ns) 이상의 주파수에서도 안정적으로 고속 동작을 수행할 수 있는 메모리 장치의 요구가 증가되고 있다.
일반적으로, SDRAM는 1트랜지스터와 1커패시터 구조를 갖는 셀에 데이터를 저장하는 휘발성 메모리 소자로서, 외부 클럭에 동기되어 내부동작이 이루어지도록 구성되어 있다.
도 1은 기존의 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 명령 버퍼(10)는 외부 명령신호 EX_COM, 예를 들면 로우 어드레스 스트로브 신호 RASb(Row Address Strobe bar), 컬럼 어드레스 스트로브 신호 CASb(Column Address Strobe bar) 등을 입력받아 CMOS 레벨로 전환한다. 다음에, 명령 디코더(20), 예를 들면 로우 디코더(21), 컬럼 디코더(22), 판독 디코더(23), 기록 디코더(24) 등은, 명령 버퍼(10)를 통해서 전송되는 내부 명령신호 IN_COM과 (외부클럭 EX_CLK과 동일 주파수 신호인) 내부클럭신호 IN_CLK을 디코딩하여, 칩을 동작시키기 위한 디코딩된 명령 신호들, 예를 들면, 디코딩된 로우 어드레스 스트로브 신호 RASP, 디코딩된 컬럼 어드레스 스트로브 신호 CASP, 디코딩된 판독 신호 CAS_RDP, 디코딩된 기록 신호 CAS_WTP 등을 발생시킨다. 이들 디코딩된 명령 신호들(RASP, CASP, CAS_RDP, CAS_WTP)은 명령 제어회로(30), 예를 들면 로우 제어부(31), 컬럼 제어부(32), 판독 제어부(33), 기록 제어부(34) 등으로 전송된다.
일반적으로, SDRAM의 명령신호들(RASP, CASP 등)은 도 2에 도시한 바와 같이 액티브 명령 또는 판독 명령 입력 시에 내부클럭신호 IN_CLK에 동기하여 명령 제어회로(30)로 전송된다. 그래서, 내부 클럭신호 IN_CLK의 펄스 폭이 큰 낮은 동작 주파수에서는 명령신호들(RASP, CASP 등)의 펄스 폭이 크기 때문에, 칩 내의 모든 뱅크에 정상적으로 명령 신호들이 전송되지만, 내부 클럭신호 IN_CLK의 펄스 폭이 작은 초고속 동작 주파수에서는 명령신호(RASP, CASP 등)의 펄스 폭이 작기 때문에 칩 내의 모든 뱅크에 정상적으로 명령신호들이 전송되는 것이 불가능하다. 게다가, 내부 클럭신호 IN_CLK의 펄스 폭이 작은 초고속 동작 주파수에서는 각각의 명령 제어회로(30)에서 어드레스 ADD를 래치하기 위한 타이밍 마진도 줄어들게 된다.
상술한 바와 같이, 접지전압 GND의 레벨에서 전원전압 VCC의 레벨까지의 고진폭 동작을 하는 명령신호들은 동작 주파수가 높아질수록 펄스 폭이 작아지고 전송 로딩이 커진다. 이렇게 되면, 이들 명령신호들은 신호의 스큐보다 펄스 폭이 작아지게 되어, 안정적으로 접지전압 GND의 레벨에서 고전압 VCC의 레벨까지 풀 스윙(peak to peak)을 못하게 되고 그 결과 동작 주파수에 따른 타이밍 차이가 발생하게 된다.
따라서, 명령 신호들의 펄스 폭이 작은 500MHz(tCK 2ns) 이상의 초고속 동작 주파수에서 명령 신호들을 정상적으로 칩 내 각 뱅크에 전송함으로써, 넓은 영역의 주파수에서도 안정적으로 고속 동작을 가능하게 하는 명령신호들을 발생시키는 스킴이 필요한 실정이다.
본 발명이 이루고자 하는 기술적 과제는 입력되는 명령신호 또는 클럭신호의 펄스 폭에 관계없이 일정한 펄스 폭을 갖는 스태틱 명령신호를 발생시키는 명령 디코딩 회로를 제공하는데 있다.
본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 장치의 명령 디코딩 회로는, 내부 클럭신호에 따라 복수개의 명령 신호들을 디코딩하기 위한 복수개의 명령 디코더; 및 상기 디코딩된 명령신호들 각각의 펄스 폭을 설정된 크기로 변경시켜, 일정한 크기의 펄스폭을 갖는 명령 신호들을 출력하기 위한 복수개의 스태틱 펄스 폭 발생기를 포함한다.
또한, 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 명령 디코딩 회로는 내부 클럭신호의 펄스 폭을 설정된 크기로 조절하여 일정한 펄스 폭을 갖는 스태틱 클럭신호를 발생시키는 스태틱 펄스 폭 발생기; 및 상기 스태틱 클럭신호에 따라 내부 명령신호들을 각각 디코딩하여 일정한 크기의 펄스 폭을 갖는 명령신호들을 각각 출력하는 복수개의 명령 디코더를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 도면 상에서 동일 부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 장치를 나타낸다. 이 반도체 메모리 장치는 동작 주파수가 클 경우에는 칩이 안정적으로 동작할 수 있도록 내부클럭신호에 관계없이 일정한 펄스 폭을 갖는 스태틱 명령신호들을 발생시킨다.
도 3을 참조하면 반도체 메모리 장치는 명령 버퍼(110), 명령 디코더(120), 스태틱 펄스 폭 발생회로(130), 명령 제어회로(140)를 포함한다.
명령 버퍼(110)는 외부 명령신호 EX_COM, 예를 들면 로우 어드레스 스트로브 신호 RASb, 컬럼 어드레스 스트로브 신호 CASb 등을 입력받아 CMOS 레벨로 전환된 내부 명령신호 IN_COM를 출력한다.
명령 디코더(120)는 로우 디코더(121), 컬럼 디코더(122), 판독 디코더(123), 기록 디코더(124) 등으로 구성된다. 이러한 디코더들(121-124) 각각 은 내부 명령신호 IN_COM와 내부 클럭신호 IN_CLK을 디코딩하여, 칩을 동작시키기 위한 디코딩된 명령신호들, 예를 들면 디코딩 로우 어드레스 스트로브 신호 RASP, 디코딩된 컬럼 어드레스 스트로브 신호 CASP, 디코딩된 판독신호 CAS_RDP, 디코딩된 기록신호 CAS_WTP 등을 출력한다. 이들 디코딩된 명령신호들은 내부클럭신호에 의해 펄스 폭이 일정하지 않다.
스태틱 펄스 폭 발생회로(130)는 명령 디코더(120)의 출력단에 배치되며, 로우 스태틱 펄스 폭 발생기(131), 컬럼 스태틱 펄스 폭 발생기(132), 판독 스태틱 펄스 폭 발생기(133), 기록 스태틱 펄스 폭 발생기(134) 등으로 구성된다. 이러한 스태틱 펄스 폭 발생기들(131-134) 각각은 파워-업 신호 PWRUP에 의해 초기화된 후에, 펄스 폭이 일정하지 않은 디코딩된 명령신호들(RASP, CASP, CAS_RDP, CAS_WTP 등)을 입력받아 펄스 폭이 항상 일정한 스태틱 명령신호들(SP_RAS, SP_CAS, SP_CAS_RD, SP_CAS_WT 등)을 출력한다.
명령 제어회로(140)는 로우 제어부(141), 컬럼 제어부(142), 판독 제어부(143), 기록 제어부(144) 등으로 구성되어, 이들 제어부(141-144) 각각은 펄스 폭이 항상 일정한 스태틱 명령신호들(SP_RAS, SP_CAS, SP_CAS_RD, SP_CAS_WT 등)을 입력받는다.
도 4는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타낸다.
도 4를 참조하면, 반도체 메모리 장치는 명령 버퍼(210), 스태틱 펄스 폭 발생기(210), 명령 디코더(230), 명령 제어회로(240)를 포함한다.
명령버퍼(210)는 도 3의 명령 버퍼(110)와 동일한 기능을 수행한다.
스태틱 펄스 폭 발생기(220)는 파워-업 신호 PWRUP에 의해 초기화된 후에, 펄스 폭이 일정하지 않게 입력되는 내부 클럭신호 IN_CLK를 펄스 폭이 항상 일정한 스태틱 클럭신호 SP_CLK로 만든다. 이러한 스태틱 펄스 폭 발생기(220)는 도 3과 달리 로우 디코더(230)의 입력 단에 배치되어 있다.
명령 디코더(230)는 내부 명령신호 IN_COM와 펄스 폭이 항상 일정한 스태틱 클럭신호 SP_CLK를 디코딩하여 펄스 폭이 항상 일정한 스태틱 명령신호들(SP_RAS, SP_CAS, SP_CAS_RD, SP_CAS_WT)을 명령 제어회로(240)로 출력한다. 이러한 명령 디코더(230)는 스태틱 펄스 폭 발생기(220)를 통해서 발생된 내부 클럭신호 SP_CLK(펄스 폭이 항상 일정함)에 의해서 디코딩된 명령신호들의 펄스 폭을 항상 일정하게 출력할 수 있게 된다.
도 5는 도 3 및 도 4의 스태틱 펄스 폭 발생기의 상세 회로를 나타낸다.
도 5를 참조하면, 스태틱 펄스 폭 발생기는 딜레이부(310)와 출력부(320)를 포함한다.
딜레이부(310)는 입력신호 IN(예를 들면, 명령신호 또는 내부클럭신호)를 소정시간 지연시켜서 출력한다. 또한 딜레이부(310)는 일정하지 않은 명령신호의 펄스 폭을 일정하게 만들기 위한 것이다.
출력부(320)는 딜레이부(310)에 의해 지연된 지연시간(지연량)에 해당하는 펄스 폭을 갖는 출력신호 OUT를 출력한다.
게다가, 출력부(320)는 인버터 IV1-IV5, 낸드 게이트 ND1-ND2, PMOS 트랜지 스터 MP1 및 NMOS 트랜지스터 MN1-MN2를 포함한다. 인버터 IV1은 딜레이부(135)의 지연신호를 반전시켜서 출력하고, 낸드 게이트 ND1은 입력신호와 지연신호 DY를 반전 논리 곱하여 출력한다. 인버터 IV2는 지연신호 DY를 반전시켜서 출력한다. PMOS 트랜지스터 MP1은 전원전압 VDD와 노드 NA 사이에 접속되며 게이트로 낸드 게이트 ND1의 출력신호를 인가받는다. NMOS 트랜지스터 MN1 및 MN2는 노드 NA와 접지전압 VSS 사이에 직렬로 접속되는데, NMOS 트랜지스터 MN1은 게이트로 낸드 게이트 ND1의 출력신호를 입력받고, NMOS 트랜지스터 MN2는 인버터 IV2의 출력신호를 인가받는다. 인버터 IV3는 파워-업 신호 PWRUP를 반전시켜 출력하고, 낸드 게이트 ND2는 인버터 IV3의 출력신호와 노드 NA의 출력신호를 반전 논리 곱하여 출력한다. 인버터 IV4는 낸드 게이트 ND2의 출력신호를 반전시키고, 반전된 신호를 다시 낸드 게이트 ND2의 입력으로 전송한다. 인버터 IV5는 낸드 게이트 ND2의 출력신호를 반전시켜서 출력한다.
도 6은 스태틱 펄스 폭 발생기의 입력신호의 펄스 폭에 따른 출력신호의 시뮬레이션 결과를 나타낸다.
도 6에 도시한 바와 같이, 입력신호 IN의 펄스 폭이 0.35ns인 초고주파수 동작과 입력신호 IN의 펄스 폭이 2ns인 상대적인 저주파수 동작에서 출력신호 OUT의 펄스 폭은 항상 일정함을 알 수 있다.
이하, 도 6 및 도 5를 참조하면서 스태틱 펄스 폭 발생기의 동작을 보다 상세히 설명하기로 한다.
스태틱 펄스 폭 발생기는 파워-업 신호 PWRUP(초기화 신호)가 로직 하이일 때, 출력신호 OUT를 로직 로우로 출력함으로써 초기화된다. 파워-업 신호 PWRUP가 로직 로우가 되면, 이때부터 출력신호 OUT가 로직 하이로 출력된다.
도 6에 도시한 바와 같이 입력신호 IN이 펄스 폭이 작은 고주파수로 입력되면, 이 입력신호 IN는 곧바로 낸드 게이트(ND1)와 딜레이부(135)로 입력된다. 딜레이부(310)는 로직 하이의 입력신호 IN를 소정 시간동안 지연시켜서 출력하고, 인버터 IV1는 지연된 신호를 반전시켜서 로직 로우의 지연신호 DY를 출력한다. 낸드 게이트 ND1은 처음에는 하이 펄스의 명령신호 IN를 반전 논리 곱하여 로우 펄스를 출력한다. 그러면, PMOS 트랜지스터 MP1이 턴-온되어 노드 NA가 전원전압 VDD로 프리챠지되고, 낸드 게이트 ND2는 로직 하이의 인버터 IV3의 출력신호와 로직 하이의 NA의 신호를 반전 논리 곱하여 로직 로우를 출력하고 인버터 IV5는 로직 로우를 반전시켜서 출력 신호 OUT를 로직 하이로 천이시킨다.
그 후에 지연신호 DY가 로우 펄스로 낸드 게이트 ND1로 입력되면, 낸드 게이트 ND1는 하이 펄스를 출력한다. 이때, NMOS 트랜지스터 MN1 및 MN2가 모두 턴-온되어 노드 NA가 접지전압 VSS의 레벨로 되고 낸드 게이트 ND2는 로직 로우의 노드 NA의 신호와 로직 하이의 인버터 IV3의 출력신호를 반전 논리 곱하여 로직 하이를 출력하고, 인버터 IV5는 로직 하이를 반전시켜서 출력신호 OUT를 로직 로우로 천이시킨다.
도 6에 도시한 바와 같이 출력신호 OUT는 입력신호 IN가 하이 펄스에서 딜레이부(310)를 통해서 로우 펄스로 될 때까지의 시간 Tout동안에만 로직 하이로 존재한다. 즉, 출력신호 OUT는 입력신호 IN의 펄스 폭이 작더라도 딜레이부(310)의 지 연시간만큼에 해당하는 펄스 폭 Tout 동안에만 로직 하이로 있다가 로직 로우로 천이된다.
다음에 입력 신호 IN가 도 6에 도시한 바와 같이 펄스 폭이 넓은 저주파수로 입력되면, 낸드 게이트 ND1는 처음에는 로직 하이의 입력신호 IN를 입력받아 반전 논리 곱하여 로직 로우를 출력한다. 이때 PMOS 트랜지스터 MP1이 턴-온되어 노드 NA가 전원전압 VCC로 프리챠지되고, 낸드 게이트 ND2는 로직 하이의 노드 NA의 신호와 로직 하이의 인버터 IV3의 출력신호를 반전시켜서 로직 로우를 출력하고, 인버터 IV5는 로직 로우를 반전시켜서 출력신호 OUT를 로직 하이로 천이시킨다.
이후에 딜레이부(310)를 통과한 로직 로우의 지연신호 DY가 낸드 게이트 ND1로 입력되면, 낸드 게이트 ND1은 로직 하이의 입력신호 IN과 로직 로우의 지연신호 DY를 반전시켜서 로직 하이를 출력한다. 이때는 NMOS 트랜지스터 MN1 및 MN2가 모두 턴-온되어 노드 NA는 접지전압 VSS의 레벨로 되고 낸드 게이트 ND2는 로직 하이의 인버터 IV3의 출력신호와 로직 로우의 노드 NA의 신호를 반전 논리 곱하여 로직 하이를 출력하고, 인버터 IV5는 로직 하이를 반전시켜서 출력신호 OUT를 로직 로우로 천이시킨다.
도 6에 도시한 바와 같이 출력신호 OUT는 입력신호 IN가 하이 펄스에서 딜레이부(310)를 지나서 로우 펄스로 될 때까지의 시간 Tout동안에만 로직 하이로 존재한다. 즉, 출력신호 OUT는 입력신호 IN의 펄스 폭이 크더라도 딜레이부(310)의 지연시간만큼에 해당하는 펄스 폭 Tout 동안에만 로직 하이로 있다가 로직 로우로 천이된다.
이와 같이, 입력신호 IN이 고주파수이건 저주파수이건, 즉 입력신호 IN의 펄스 폭에 관계없이 출력신호 OUT는 일정한 펄스 폭으로 출력되게 된다. 이러한 펄스 폭은 딜레이부(310)의 지연량으로 조절하면 된다.
상술한 바와 같이 스태틱 펄스 폭 발생기를 통해서 명령신호들은 전송신호로 적합하게 되며, 명령 제어회로에서 어드레스를 래치하는 타이밍 마진이 있는 신호로 전환되게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 동작 주파수 500MHz 이상의 초고속 SDRAM에서 내부 클럭신호의 펄스 폭이 작은 초고주파수 동작에서도 각 뱅크에 안정적으로 명령신호들을 전송함으로써 신호 스큐에 기인한 타이밍 변화를 억제하고, 명령 제어회로에서의 어드레스 래치 타이밍 마진을 개선할 수 있다.
또한, 저주파수 동작에서 초고주파수의 동작까지의 넓은 주파수 범위에서 동작하는 SDRAM에서 일정한 펄스 폭을 갖는 명령신호들을 안정적으로 각 뱅크에 공급함으로써 고속 동작시 전송 로딩이 큰 명령신호의 전달 시에 발생되는 명령 제어회로의 변화에 기인한 타이밍 마진 감소현상을 억제하여 수율을 증가시킬 수 있다.

Claims (8)

  1. 내부 클럭신호에 따라 복수개의 명령 신호들을 디코딩하기 위한 복수개의 명령 디코더; 및
    상기 디코딩된 명령신호들 각각의 펄스 폭을 설정된 크기로 변경시켜, 일정한 크기의 펄스폭을 갖는 명령 신호들을 출력하기 위한 복수개의 스태틱 펄스 폭 발생기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령 디코딩 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 복수개의 스태틱 펄스 폭 발생기 각각은 파워-업 신호에 의해 초기화되는 것을 특징으로 하는 반도체 메모리 장치의 명령 디코딩 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 복수개의 스태틱 펄스 폭 발생기 각각은,
    상기 디코딩된 명령신호들 중 하나를 입력받아 지연시키는 딜레이부; 및
    상기 딜레이부에 의해 지연된 지연량에 따라 결정되는 상기 설정된 크기의 펄스 폭을 갖는 상기 명령 신호들 중 하나를 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령 디코딩 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서
    상기 출력부는, 상기 딜레이부의 출력신호를 반전시키는 제1 반전소자;
    상기 제1 반전소자의 출력신호를 반전시키는 제2 반전소자;
    상기 디코딩된 명령신호들 중 하나와 상기 제1 반전소자의 출력신호를 논리 조합하여 출력하는 논리소자;
    상기 논리소자의 출력신호에 응답하여 제1 로직 신호를 제1 노드로 출력하는 제1 트랜지스터;
    상기 논리소자의 출력신호와 상기 제2 반전소자의 출력신호에 응답하여 제2 로직 신호를 제1 노드로 출력하는 제2 및 제3 트랜지스터;
    파워-업 신호의 반전신호와 상기 제1 노드의 신호를 논리 조합하여 래치시키는 래치부; 및
    상기 래치부의 출력신호를 반전시켜서 상기 명령신호들 중 하나를 출력하는 제3 반전소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령 디코딩 회로
  5. 내부 클럭신호의 펄스 폭을 설정된 크기로 조절하여 일정한 펄스 폭을 갖는 스태틱 클럭신호를 발생시키는 스태틱 펄스 폭 발생기; 및
    상기 스태틱 클럭신호에 따라 내부 명령신호들을 각각 디코딩하여 일정한 크기의 펄스 폭을 갖는 명령신호들을 각각 출력하는 복수개의 명령 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령 디코딩 회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 스태틱 펄스 폭 발생기는 파워-업 신호에 의해 초기화되는 것을 특징으로 하는 반도체 메모리 장치의 명령 디코딩 회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서
    상기 스태틱 펄스 폭 발생기는,
    상기 내부 클럭신호를 입력받아 지연시키는 딜레이부; 및
    상기 딜레이부에 의해 지연된 지연량에 따라 결정되는 상기 설정된 크기의 펄스 폭을 갖는 상기 스태틱 클럭신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령 디코딩 회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서
    상기 출력부는, 상기 딜레이부의 출력신호를 반전시키는 제1 반전소자;
    상기 내부 클럭신호와 상기 제1 반전소자의 출력신호를 논리 조합하여 출력하는 논리소자;
    상기 논리소자의 출력신호에 응답하여 제1 로직 신호를 제1 노드로 출력하는 제1 트랜지스터;
    상기 논리소자의 출력신호와 상기 제2 반전소자의 출력신호에 응답하여 제2 로직 신호를 제1 노드로 출력하는 제2 및 제3 트랜지스터;
    파워-업 신호의 반전신호와 상기 제1 노드의 신호를 논리 조합하여 래치시키는 래치부; 및
    상기 래치부의 출력신호를 반전시켜 상기 스태틱 클럭신호를 출력하는 제3 반전소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 명령 디코딩 회로.
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