KR101159678B1 - Semiconductor device and method for manufacturing the same - Google Patents

Semiconductor device and method for manufacturing the same Download PDF

Info

Publication number
KR101159678B1
KR101159678B1 KR1020100129293A KR20100129293A KR101159678B1 KR 101159678 B1 KR101159678 B1 KR 101159678B1 KR 1020100129293 A KR1020100129293 A KR 1020100129293A KR 20100129293 A KR20100129293 A KR 20100129293A KR 101159678 B1 KR101159678 B1 KR 101159678B1
Authority
KR
South Korea
Prior art keywords
insulating film
lower electrode
abandoned
film
registration fee
Prior art date
Application number
KR1020100129293A
Other languages
Korean (ko)
Inventor
정재순
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100129293A priority Critical patent/KR101159678B1/en
Application granted granted Critical
Publication of KR101159678B1 publication Critical patent/KR101159678B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent a bridge fault of a bottom electrode by etching a predetermined portion of an insulating layer by using a mask of a line type and forming level difference. CONSTITUTION: An etching stop layer(110) is formed on a semiconductor substrate(100). A first insulating layer is formed on the etching stop layer. A first insulating layer pattern(125) is formed on the first insulating layer. A second insulating layer(130) is formed at the upper side of the first insulating layer pattern. A bottom electrode area is formed by etching the first insulating layer and the second insulating layer by using a hard mask pattern as an etching mask. A bottom electrode(140) is formed by filling the bottom electrode area with conducting material.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}Semiconductor device and method for manufacturing the same

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 캐패시터 간의 브릿지(bridge) 및 보잉(bowing) 불량을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same that can improve bridge and bowing defects between capacitors.

최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전 용량을 확보하기 위한 방법의 예로는, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 하부 전극의 유효 면적을 증가시키는 방법 등이 있다. 이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전체막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그에 따라, 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 하부 전극의 유효 면적을 증가시키는 방법이 실제 공정에서 많이 이용되고 있다.Recently, in the case of a semiconductor device such as a DRAM, the area occupied by the device increases as the degree of integration decreases, while the required capacitance is required to be maintained or increased. In general, examples of a method for securing sufficient cell capacitance within a limited area include using a high dielectric material as the dielectric film, reducing the thickness of the dielectric film, and increasing the effective area of the lower electrode. . Among them, the method using high dielectric materials requires material and time investment such as introduction of new equipment, verification of reliability and mass production of dielectric film, and lowering of subsequent processes. Accordingly, a method of increasing the effective area of the lower electrode has been widely used in the actual process because the existing dielectric film can be used continuously and the process is relatively easy to implement.

하부 전극의 유효 면적을 증가시키는 방법으로는, 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법, 하부 전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부 전극 간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부 전극 간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 이에 따라, 통상적으로 셀 정전 용량을 향상시키기 위해서 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데, 그 중 널리 알려진 방법이 실린더(cylinder)형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.As a method of increasing the effective area of the lower electrode, a method of three-dimensionally forming the lower electrode into a cylinder type, a fin type, etc., growing a HSG (Hemi Spherical Grain) on the lower electrode, a height of the lower electrode How to increase the. Among them, the method of growing HSG is an obstacle when securing a certain level of CD (Critical Dimension) between the lower electrodes, and sometimes there is a problem that HSG is peeled off to cause a bridge between the lower electrodes, so the design rule 0.14 μm or less It is difficult to apply to the semiconductor device. Accordingly, in order to improve cell capacitance, a method of stereoscopically increasing the height of the lower electrode and increasing its height is adopted. Among the well-known methods, a lower electrode is formed in a cylinder type or a stack type. That's how.

상기 실린더형이나 스택형 전극은 전극의 외면 또는 외면과 내면을 모두 사용하는 구조로서, 전극 면적이 넓은 장점이 있다. 그러나 집적화된 OCS(One Cylinder Stack) 구조를 갖는 실린더형이나 스택형 전극은 소자의 동작에 필요한 일정량 이상의 정전 용량을 확보하기 위해서 하부 전극의 높이가 증가하고 있고, 그에 따라 형성된 하부 전극이 유전체 증착 전에 자주 쓰러지거나 부러지는 문제점이 있다.The cylindrical or stacked electrode is a structure using both the outer surface or the outer surface and the inner surface of the electrode, there is an advantage that the electrode area is wide. However, in the cylindrical or stacked electrode having an integrated one cylinder stack (OCS) structure, the height of the lower electrode is increased to secure a certain amount of capacitance required for the operation of the device, and thus the lower electrode is formed before the dielectric deposition. There is a problem that often falls or breaks.

하부 전극이 쓰러지는 현상을 방지하기 위한 실린더형 하부 전극 간에 공간 확보가 필요하다. 또한, 유전체 및 상부 전극을 순차적으로 증착하고 필요한 하부 전극의 특성을 얻기 위하여 실린더형의 하부 전극의 내부 공간 확보도 필요하다. It is necessary to secure a space between the cylindrical lower electrodes to prevent the lower electrodes from falling down. In addition, it is also necessary to secure the internal space of the cylindrical lower electrode in order to deposit the dielectric and the upper electrode sequentially and to obtain the characteristics of the lower electrode.

하지만, 셀 들 간의 공간 확보 또는 셀 내부의 공간을 많이 확보하게 되면 실린더형의 하부 전극의 디멘젼(Dimension)이 부족하게 되어 하부 전극의 충전 용량을 확보하는 것이 어려워진다. 이러한 충전 용량을 확보하기 위하여 고유전체 물질 조성을 이용하여 문제점을 보완하기도 하였으나, 이러한 고유전체 물질들은 생산성이 매우 낮을 뿐만 아니라 리프팅(Lifting) 등의 문제점이 있다. However, when the space between the cells or a large amount of space inside the cell is secured, the dimension of the cylindrical lower electrode is insufficient, and it is difficult to secure the charge capacity of the lower electrode. In order to secure the filling capacity, the high dielectric material composition was used to compensate for the problem. However, these high dielectric materials not only have low productivity, but also have problems such as lifting.

특히, 반도체 소자 중 40nm 이하의 디램 소자에서 셀 캐패시터의 용량 확보를 위하여 캐패시터 간의 충분한 마진을 확보해야하나 하부 전극 간의 마진 확보가 어렵고 하부 전극 간의 브릿지(bridge) 불량으로 인하여 고집적 반도체 소자의 수율 저하 및 품질 불량이 지속적으로 발생하고 있다.In particular, in the DRAM device of 40 nm or less, sufficient margin must be secured between the capacitors to secure the capacity of the cell capacitor, but it is difficult to secure the margin between the lower electrodes and poor yield of the highly integrated semiconductor device due to the bridge failure between the lower electrodes. Quality defects are constantly occurring.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 하부 전극 간의 간격이 좁아짐에 따라 발생하는 하부 전극의 브릿지(bridge) 불량을 방지하기 위하여 하부 전극을 형성하기 위한 절연막 형성 후, 절연막에 단차를 갖도록 라인(Line) 타입의 마스크를 이용하여 절연막을 소정 식각하여 단차를 형성함으로써 하부 전극 간의 간격이 좁아져 발생하는 브릿지(bridge) 불량을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.In order to solve the above-mentioned conventional problems, the present invention is to have a step in the insulating film after forming the insulating film for forming the lower electrode in order to prevent the bridge (bridge) failure of the lower electrode caused by the gap between the lower electrode is narrowed Provided are a semiconductor device and a method of manufacturing the same, which prevent a bridge defect caused by a narrow gap between lower electrodes by forming a step by etching an insulating film using a line type mask.

본 발명은 반도체 기판상에 단차를 갖는 제 1 절연막을 형성하는 단계, 상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계 및 상기 제 2 및 제 1 절연막 내에 하부 전극을 형성하되, 상기 제 1 절연막은 상이한 높이의 연속된 구조물이며, 상기 구조물 상부에 각각의 보잉(bowing)을 갖도록 형성된 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.The present invention provides a method of forming a first insulating film having a step on a semiconductor substrate, forming a second insulating film on the first insulating film, and forming a lower electrode in the second and first insulating films. Is a continuous structure having a different height, and provides a method for manufacturing a semiconductor device, characterized in that formed on the structure to have each bowing (bowing).

바람직하게는, 상기 제 1 절연막은 PSG(Phosposilicate glass)막을 포함하는 것을 특징으로 한다.Preferably, the first insulating film is characterized in that it comprises a PSG (Phosposilicate glass) film.

바람직하게는, 상기 제 2 절연막은 TEOS(Tetraethly Orthosilicate)막을 포함하는 것을 특징으로 한다.Preferably, the second insulating film is characterized in that it comprises a TEOS (Tetraethly Orthosilicate) film.

바람직하게는, 상기 단차를 갖는 제 1 절연막을 형성하는 단계는 라인 및 스페이스(Line and Space) 마스크를 식각 마스크로 상기 제 1 절연막을 식각하는 것을 특징으로 한다.The forming of the first insulating layer having the step may include etching the first insulating layer using an line and space mask as an etching mask.

바람직하게는, 상기 라인 및 스페이스 마스크는 비트라인과 수평 방향으로 형성되는 라인 타입의 차광 및 투광 패턴이 교번적으로 배열된 것을 포함하는 것을 특징으로 한다.Preferably, the line and space masks are characterized in that the light-shielding and light-transmitting pattern of the line type formed in the horizontal direction with the bit line is alternately arranged.

바람직하게는, 상기 하부 전극을 형성하는 단계는 상기 제 2 절연막 상부에 감광막 및 하드마스크층을 형성하는 단계, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각 마스크로 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계, 상기 하드마스크 패턴을 식각 마스크로 상기 제 2 및 제 1 절연막을 식각하여 하부 전극 영역을 형성하는 단계 및 상기 하부 전극 영역에 도전물질을 매립하는 단계를 포함하는 것을 특징으로 한다.Preferably, the forming of the lower electrode may include forming a photoresist film and a hard mask layer on the second insulating film, forming a photoresist pattern by an exposure and development process using a lower electrode mask, and etching the photoresist pattern. Etching the hard mask layer using a mask to form a hard mask pattern, etching the second and first insulating layers using the hard mask pattern as an etch mask to form a lower electrode region, and a conductive material in the lower electrode region It characterized in that it comprises a step of embedding.

바람직하게는, 상기 반도체 기판 및 상기 제 1 절연막의 사이에 식각 정지막(etch stop layer)을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming an etch stop layer between the semiconductor substrate and the first insulating layer.

바람직하게는, 상기 식각 정지막은 질화막(Nitride)을 포함하는 것을 특징으로 한다.Preferably, the etch stop layer is characterized in that it comprises a nitride (Nitride).

바람직하게는, 상기 제 2 절연막을 형성하는 단계 이후, 상기 제 2 절연막을 화학적 기계적 연마와 같은 방법을 이용한 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, after the forming of the second insulating film, further comprising the step of flattening etching the second insulating film using a method such as chemical mechanical polishing.

바람직하게는, 상기 보잉은 상기 제 1 절연막 내에 형성되는 것을 특징으로 한다.Preferably, the bowing is formed in the first insulating film.

아울러, 본 발명은 반도체 기판상에 구비되며, 단차를 갖는 제 1 절연막, 상기 제 1 절연막 상부에 구비된 제 2 절연막 및 상기 제 2 및 제 1 절연막 내에 구비된 하부 전극을 포함하되, 상기 제 1 절연막은 상이한 높이의 연속된 구조물이며, 상기 구조물 상부에 각각의 보잉(bowing)을 갖는 것을 특징으로 하는 반도체 소자를 제공한다.In addition, the present invention includes a first insulating film provided on a semiconductor substrate, having a step, a second insulating film provided on the first insulating film, and a lower electrode provided in the second and first insulating films, The insulating film is a continuous structure of different heights, and provides a semiconductor device characterized in that each of the bowing (bowing) on the structure.

바람직하게는, 상기 제 1 절연막은 PSG(Phosposilicate glass)막을 포함하는 것을 특징으로 한다.Preferably, the first insulating film is characterized in that it comprises a PSG (Phosposilicate glass) film.

바람직하게는, 상기 제 2 절연막은 TEOS(Tetraethly Orthosilicate)막을 포함하는 것을 특징으로 한다.Preferably, the second insulating film is characterized in that it comprises a TEOS (Tetraethly Orthosilicate) film.

바람직하게는, 상기 반도체 기판 및 상기 제 1 절연막의 사이에 구비된 식각 정지막(etch stop layer)을 더 포함하는 것을 특징으로 한다.Preferably, the semiconductor substrate may further include an etch stop layer provided between the semiconductor substrate and the first insulating layer.

바람직하게는, 상기 식각 정지막은 질화막(Nitride)을 포함하는 것을 특징으로 한다.Preferably, the etch stop layer is characterized in that it comprises a nitride (Nitride).

바람직하게는, 상기 보잉은 상기 제 1 절연막 내에 구비된 것을 특징으로 한다.Preferably, the bowing is characterized in that provided in the first insulating film.

본 발명은 하부 전극 간의 간격이 좁아짐에 따라 발생하는 하부 전극의 브릿지(bridge) 불량을 방지하기 위하여 하부 전극을 형성하기 위한 절연막 형성 후, 절연막에 단차를 갖도록 라인(Line) 타입의 마스크를 이용하여 절연막을 소정 식각하여 단차를 형성함으로써 하부 전극 간의 간격이 좁아져 발생하는 브릿지(bridge) 불량을 방지할 수 있는 장점을 가진다.According to the present invention, after forming an insulating film for forming the lower electrode in order to prevent a bridge failure of the lower electrode that occurs as the gap between the lower electrodes becomes narrower, a line type mask is used to have a step in the insulating film. By forming a step by etching the insulating film a predetermined step has the advantage that can prevent the bridge (bridge) failure caused by narrowing the gap between the lower electrodes.

도 1은 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.1 is a plan view showing a semiconductor device and a manufacturing method according to an embodiment of the present invention.
2A to 2C are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.1 is a plan view illustrating a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention.

도 1을 참조하면, 게이트(105), 비트라인(115), 하부전극 콘택플러그(135) 및 하부 전극(140)의 구성을 도시한 것이다. 구체적으로 보면, 라인(Line) 타입의 게이트(105)와 게이트(105)와 수직한 방향으로 구비된 라인(Line) 타입의 비트라인(115)을 구성하고, 비트라인(115)과 비트라인(115)의 사이에 구비된 하부전극 콘택플러그(135) 및 하부전극 콘택플러그(135)의 상부에 형성된 하부 전극(140)을 도시한 모습이다. 여기서, 도 A-A' 절단면에 따른 하부 전극(140)과 하부 전극(140)의 사이의 공간이 좁기 때문에 하부 전극(140) 간의 공간을 넓혀주기 위한 발명을 제시한다. 즉, 본 발명에서는 하부 전극(140)들 사이의 절연막에 단차를 형성하여 하부 전극(140)들 간의 공간을 넓혀주고 서로 브릿지(bridge)를 방지할 수 있다.Referring to FIG. 1, the configuration of the gate 105, the bit line 115, the lower electrode contact plug 135 and the lower electrode 140 is illustrated. Specifically, a line-type gate 105 and a line-type bit line 115 provided in a direction perpendicular to the gate 105 are configured, and the bit line 115 and the bit line ( 115 illustrates a lower electrode contact plug 135 provided between the lower electrode contact plug 135 and a lower electrode 140 formed on the lower electrode contact plug 135. Here, since the space between the lower electrode 140 and the lower electrode 140 along the cut plane of Figure A-A 'is narrow, the present invention for widening the space between the lower electrode 140 is proposed. That is, in the present invention, a step may be formed in the insulating layer between the lower electrodes 140 to increase the space between the lower electrodes 140 and to prevent a bridge from each other.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들로서, 도 2a 내지 도 2는 도 1의 A-A' 절단면을 도시한 것이다.2A to 2C are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention, and FIGS. 2A to 2 are cross-sectional views taken along line AA ′ of FIG. 1.

도 2a를 참조하면, 반도체 기판(100) 상에 절연막(미도시)을 형성한다. 이때, 절연막은 산화막(Oxide)으로 형성하는 것이 바람직하다. 그리고, 절연막 상에 감광막(미도시)을 형성한 후, 하부 전극 콘택 플러그 형성을 위한 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 절연막을 식각하여 하부 전극 콘택홀(미도시)을 형성한다.Referring to FIG. 2A, an insulating film (not shown) is formed on the semiconductor substrate 100. In this case, the insulating film is preferably formed of an oxide film (Oxide). Then, after forming a photoresist film (not shown) on the insulating film, a photoresist pattern (not shown) is formed by an exposure and development process using a mask for forming the lower electrode contact plug. The insulating layer is etched using the photoresist pattern as an etch mask to form a lower electrode contact hole (not shown).

다음에는, 하부 전극 콘택홀을 포함한 전면에 도전 물질을 증착한 후, 절연막이 노출될 때까지 도전 물질을 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 공정을 이용하여 평탄화 식각하여 하부 전극 콘택 플러그(미도시)를 형성한다.Next, the conductive material is deposited on the entire surface including the lower electrode contact hole, and then the conductive material is flattened and etched using a process such as chemical mechanical polishing until the insulating film is exposed, thereby lowering the lower electrode contact plug (not covered). C).

다음에는, 하부 전극 콘택 플러그 상에 식각 정지막(110, Etch Stop layer)을 형성한다. 이때, 식각 정지막(110)은 질화막(Nitride)으로 형성하는 것이 바람직하다.Next, an etch stop layer 110 is formed on the lower electrode contact plug. In this case, the etch stop layer 110 may be formed of a nitride layer.

다음으로, 식각 정지막(110) 상에 제 1 절연막(120)을 형성한다. 이때, 제 1 절연막(120)은 PSG(Phosposilicate glass)막으로 형성하는 것이 바람직하다.Next, the first insulating layer 120 is formed on the etch stop layer 110. In this case, the first insulating film 120 may be formed of a PSG (Phosposilicate glass) film.

도 2b를 참조하면, 제 1 절연막(120) 상부에 감광막을 형성한 후, 라인 및 스페이스 패턴(Line And Space pattern) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(도 2a의 126)을 형성한다. 감광막 패턴(도 2a의 126)을 식각 마스크로 제 1 절연막(120)을 식각하여 단차가 형성된 제 1 절연막 패턴(125)을 형성한다. 여기서, 라인 및 스페이스 패턴 마스크(145)는 도 3에서 도시된 바와 같이 비트라인(도 1의 115)의 길이 방향을 기준으로 45도 방향의 하부 전극 간에 마진(margin) 부족으로 인한 브릿지(bridge) 현상을 방지하기 위하여 비트라인(도 1의 115)의 길이 방향으로 배열되며, 인접한 비트라인(도 1의 115)의 길이 방향으로 배열되며, 하부 전극이 형성될 영역을 라인 타입으로 차광하는 마스크(하부 전극과 하부 전극 사이는 스페이스 타입으로 투광하는 마스크)를 이용하여 제 1 절연막(120)을 식각하여 단차를 형성하는 것이 바람직하다(도 3 참조)Referring to FIG. 2B, after the photoresist layer is formed on the first insulating layer 120, the photoresist pattern 126 of FIG. 2A is formed by an exposure and development process using a line and space pattern mask. The first insulating layer 120 is etched using the photoresist pattern 126 of FIG. 2A as an etching mask to form a first insulating layer pattern 125 having a step difference. Here, as shown in FIG. 3, the line and space pattern mask 145 is a bridge due to lack of margin between lower electrodes in a 45 degree direction with respect to the length direction of the bit line (115 in FIG. 1). In order to prevent the phenomenon, the mask is arranged in the longitudinal direction of the bit line (115 in FIG. 1), is arranged in the longitudinal direction of the adjacent bit line (115 in FIG. It is preferable to form a step by etching the first insulating film 120 by using a space-transmitting mask between the lower electrode and the lower electrode (see FIG. 3).

다음에는, 제 1 절연막 패턴(125) 상부에 제 2 절연막(130)을 형성한다. 이때, 제 2 절연막(130)은 TEOS(Tetraethly Orthosilicate)막으로 형성하는 것이 바람직하다. 여기서, 제 2 절연막(130)은 제 1 절연막(120)과 식각 선택비 차이를 갖기 때문에 후속 공정에서 하부 전극을 형성하기 위한 식각 공정 시 제 1 절연막(120)이 제 2 절연막(130)보다 더 넓은 CD(Critical Dimension)를 갖도록 식각된다.Next, the second insulating layer 130 is formed on the first insulating layer pattern 125. In this case, the second insulating layer 130 is preferably formed of a TEOS (Tetraethly Orthosilicate) film. Here, since the second insulating layer 130 has a difference in etching selectivity from the first insulating layer 120, the first insulating layer 120 is larger than the second insulating layer 130 during the etching process for forming the lower electrode in a subsequent process. Etched to have a wide CD (Critical Dimension).

도 2c를 참조하면, 제 2 절연막(130) 상에 하드마스크층(미도시) 및 감광막(미도시)을 형성한 후, 하부 전극 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 반도체 기판(100)이 노출될 때까지 하드마스크층, 제 2 절연막(130) 및 제 1 절연막 패턴(125)을 식각하여 하부 전극 영역(미도시)을 형성한다. 그리고, 하부 전극 영역에 도전물질을 매립하여 하부 전극(140)을 형성한다.Referring to FIG. 2C, after forming a hard mask layer (not shown) and a photoresist film (not shown) on the second insulating film 130, the photoresist pattern (not shown) may be formed by an exposure and development process using a lower electrode contact mask. Form. The hard mask layer, the second insulating layer 130, and the first insulating layer pattern 125 are etched until the semiconductor substrate 100 is exposed using the photoresist pattern as an etch mask to form a lower electrode region (not shown). The lower electrode 140 is formed by filling a conductive material in the lower electrode region.

전술한 바와 같이, 본 발명은 하부 전극 간의 간격이 좁아짐에 따라 발생하는 하부 전극의 브릿지(bridge) 불량을 방지하기 위하여 하부 전극을 형성하기 위한 절연막 형성 후, 도 2c의 X와 같이 절연막에 단차를 갖도록 라인(Line) 타입의 마스크를 이용하여 절연막을 소정 식각하여 단차를 형성함으로써 하부 전극 간의 간격이 좁아져 발생하는 브릿지(bridge) 불량을 방지할 수 있는 장점을 가진다.As described above, in the present invention, after forming an insulating film for forming the lower electrode in order to prevent a bridge failure of the lower electrode generated as the gap between the lower electrodes becomes narrower, a step is formed in the insulating film as shown in FIG. The insulating film is etched by using a line type mask to form a step so that a bridge failure caused by a narrow gap between lower electrodes can be prevented.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims (16)

반도체 기판상에 단차를 갖는 제 1 절연막을 형성하는 단계;
상기 제 1 절연막 상부에 제 2 절연막을 형성하는 단계; 및
상기 제 2 및 제 1 절연막 내에 하부 전극을 형성하되, 상기 제 1 절연막은 상이한 높이의 연속된 구조물이며, 상기 구조물 상부에 각각의 보잉(bowing)을 갖도록 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.Forming a first insulating film having a step on the semiconductor substrate;
Forming a second insulating film on the first insulating film; And
A lower electrode is formed in the second and first insulating films, wherein the first insulating film is a continuous structure having a different height and is formed to have respective bowings on the structure. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 제 1 절연막은 PSG(Phosposilicate glass)막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
The first insulating film comprises a PSG (Phosposilicate glass) film manufacturing method of the semiconductor device. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 제 2 절연막은 TEOS(Tetraethly Orthosilicate)막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
And the second insulating film includes a tetraethly orthosilicate (TEOS) film. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 청구항 1에 있어서,
상기 단차를 갖는 제 1 절연막을 형성하는 단계는
라인 및 스페이스(Line and Space) 마스크를 식각 마스크로 상기 제 1 절연막을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
Forming the first insulating film having the step is
And etching the first insulating film using a line and space mask as an etch mask. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 4에 있어서,
상기 라인 및 스페이스 마스크는 비트라인과 수평 방향으로 형성되는 라인 타입의 차광 및 투광 패턴이 교번적으로 배열된 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 4,
And the line and space masks include alternately arranging light blocking and transmissive patterns of a line type formed in a horizontal direction with a bit line. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 청구항 1에 있어서,
상기 하부 전극을 형성하는 단계는
상기 제 2 절연막 상부에 감광막 및 하드마스크층을 형성하는 단계
하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 식각 마스크로 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계;
상기 하드마스크 패턴을 식각 마스크로 상기 제 2 및 제 1 절연막을 식각하여 하부 전극 영역을 형성하는 단계; 및
상기 하부 전극 영역에 도전물질을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
Forming the lower electrode
Forming a photoresist film and a hard mask layer on the second insulating film
Forming a photoresist pattern by an exposure and development process using a lower electrode mask;
Etching the hard mask layer using the photoresist pattern as an etch mask to form a hard mask pattern;
Etching the second and first insulating layers using the hard mask pattern as an etch mask to form a lower electrode region; And
And embedding a conductive material in the lower electrode region. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 청구항 1에 있어서,
상기 반도체 기판 및 상기 제 1 절연막의 사이에 식각 정지막(etch stop layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
And forming an etch stop layer between the semiconductor substrate and the first insulating film. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 청구항 7에 있어서,
상기 식각 정지막은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 7,
The etching stop film includes a nitride film (Nitride) characterized in that the manufacturing method of the semiconductor device. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 제 2 절연막을 형성하는 단계 이후,
상기 제 2 절연막을 화학적 기계적 연마 방법을 이용한 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
After the forming of the second insulating film,
And planarizing etching the second insulating layer using a chemical mechanical polishing method. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 보잉은 상기 제 1 절연막 내에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
And said bowing is formed in said first insulating film. 반도체 기판상에 구비되며, 단차를 갖는 제 1 절연막;
상기 제 1 절연막 상부에 구비된 제 2 절연막; 및
상기 제 2 및 제 1 절연막 내에 구비된 하부 전극을 포함하되, 상기 제 1 절연막은 상이한 높이의 연속된 구조물이며, 상기 구조물 상부에 각각의 보잉(bowing)을 갖는 것을 특징으로 하는 반도체 소자.A first insulating film provided on the semiconductor substrate and having a step;
A second insulating film provided on the first insulating film; And
And a lower electrode provided in the second and first insulating films, wherein the first insulating film is a continuous structure having a different height and has respective bowings on the structure. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 청구항 11에 있어서,
상기 제 1 절연막은 PSG(Phosposilicate glass)막을 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 11,
The first insulating film comprises a PSG (Phosposilicate glass) film. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 청구항 11에 있어서,
상기 제 2 절연막은 TEOS(Tetraethly Orthosilicate)막을 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 11,
And the second insulating film includes a tetraethly orthosilicate (TEOS) film. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 청구항 11에 있어서,
상기 반도체 기판 및 상기 제 1 절연막의 사이에 구비된 식각 정지막(etch stop layer)을 더 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 11,
And an etch stop layer disposed between the semiconductor substrate and the first insulating layer. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment. 청구항 14에 있어서,
상기 식각 정지막은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 14,
The etch stop layer comprises a nitride layer (Nitride). 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 청구항 11에 있어서,
상기 보잉은 상기 제 1 절연막 내에 구비된 것을 특징으로 하는 반도체 소자.The method of claim 11,
And the bowing is provided in the first insulating film.
KR1020100129293A 2010-12-16 2010-12-16 Semiconductor device and method for manufacturing the same KR101159678B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100129293A KR101159678B1 (en) 2010-12-16 2010-12-16 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100129293A KR101159678B1 (en) 2010-12-16 2010-12-16 Semiconductor device and method for manufacturing the same

Publications (1)

Publication Number Publication Date
KR101159678B1 true KR101159678B1 (en) 2012-06-26

Family

ID=46689405

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100129293A KR101159678B1 (en) 2010-12-16 2010-12-16 Semiconductor device and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR101159678B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080061850A (en) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 Semiconductor device and method for fabricating the same
KR20100111889A (en) * 2009-04-08 2010-10-18 주식회사 하이닉스반도체 Semiconductor device and method for forming it

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080061850A (en) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 Semiconductor device and method for fabricating the same
KR20100111889A (en) * 2009-04-08 2010-10-18 주식회사 하이닉스반도체 Semiconductor device and method for forming it

Similar Documents

Publication Publication Date Title
US8941164B2 (en) Semiconductor devices including capacitor support pads
US8169012B2 (en) Semiconductor device and method of fabricating the semiconductor device
KR101357303B1 (en) Semiconductor device and method of fabricating the same semiconductor
US20130052784A1 (en) Method of manufacturing semiconductor device
TWI396261B (en) Low parasitic capacitance bit line process for stack dram
KR100772777B1 (en) Semiconductor device and method for forming the same
KR101159678B1 (en) Semiconductor device and method for manufacturing the same
KR20080085557A (en) Method for manufacturing semiconductor device
JP2010245374A (en) Semiconductor device and method of manufacturing the same
KR100934808B1 (en) Capacitor Formation Method of Semiconductor Device
KR100520223B1 (en) Method for manufacturing semiconductor device and structure thereof
KR20070071615A (en) Method for manufacturing semiconductor device
WO2023272769A1 (en) Air gap preparation method, dynamic random-access memory, and electronic device
KR100949899B1 (en) Method for Manufacturing Capacitor of Semiconductor Device
JP2010232669A (en) Semiconductor device and method of manufacturing semiconductor
KR100909624B1 (en) Method of planarizing interlayer insulating film of semiconductor device
KR20070060349A (en) Method for forming storage node of semiconductor device
KR20120007703A (en) Semiconductor device and method for manufacturing the same
TWI399833B (en) A method of fabricating a memory capacitor
KR101043408B1 (en) Method for fabricating semiconductor device
KR100388472B1 (en) Method for fabricating semiconductor device
KR100390846B1 (en) Method for fabricating semiconductor device
KR101087793B1 (en) Semiconductor device and method for forming using the same
KR100382557B1 (en) Method for Forming Semiconductor Device
KR100875649B1 (en) Semiconductor device manufacturing method

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee