JP2010245374A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明に係る実施形態は、半導体装置及びその製造方法に関し、特に三次元構造を有する電極が形成される半導体装置及びその製造方法に関する。 Embodiments described herein relate generally to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device in which an electrode having a three-dimensional structure is formed and a manufacturing method thereof.
DRAMでは、チップサイズの縮小に伴いメモリセルのキャパシタの占有面積が縮小され、キャパシタの容量値が小さくなり、DRAMの電荷保持特性などが低下するという問題がでてきた。この問題を対策する方法として、キャパシタの構造を3次元的にして、表面積を増やす構造が開発されている。そのような3次元構造のキャパシタとしてシリンダ型キャパシタ構造がある(例えば、特許文献1及び2)。 In DRAM, as the chip size is reduced, the area occupied by the capacitor of the memory cell is reduced, the capacitance value of the capacitor is reduced, and the charge retention characteristics of the DRAM are deteriorated. As a method for solving this problem, a structure has been developed in which the capacitor structure is three-dimensional to increase the surface area. As such a three-dimensional capacitor, there is a cylinder type capacitor structure (for example, Patent Documents 1 and 2).
ところが、このようなシリンダ型キャパシタの製造において、異物が発生しウエハ内に飛散して再付着し、製造歩留まりを低下させるという問題が発生した。これら問題が発生する原因を、図11A〜11Gを用いて説明する。なお、図11A〜11Gは、一製造工程におけるメモリセルの構造を示す、図1CのLX13a−LX13bの垂直断面図である。また、Z1−Z2は、メモリセル近方領域と、周辺領域の間の領域を省略した。 However, in the manufacture of such a cylinder type capacitor, foreign matter is generated and scattered in the wafer and reattached, resulting in a decrease in manufacturing yield. The cause of these problems will be described with reference to FIGS. 11A to 11G are vertical sectional views of LX13a-LX13b in FIG. 1C showing the structure of the memory cell in one manufacturing process. Further, for Z1-Z2, a region between the memory cell near region and the peripheral region is omitted.
(図11Aに示す構造を形成する工程)
メモリセルキャパシタ161、メモリセルキャパシタのアレイを囲んでガードリング162、及びチップ外周にリソグラフィーマーク163が形成される。メモリセルキャパシタが形成される領域をメモリセル領域165とし、その周りの領域を周辺領域166とする。
(Step of forming the structure shown in FIG. 11A)
A
半導体基板上に、ウエル、素子分離領域、トランジスタ、ビット線、セルコンタクトプラグ、及びビット線コンタクトを通常のDRAMの形成方法で形成する。次いで、半導体基板上に、ビット線上層間膜140、キャパシタコンタクトプラグ141を形成する。ビット線上層間膜140は、例えばシリコン酸化膜を用いて形成され、キャパシタコンタクトプラグ141は、例えばリンドープトポリシリコン膜を用いて形成される。ストッパ絶縁膜142を形成する。ストッパ絶縁膜142の材料は窒化膜で、膜厚は100nmである。
A well, an element isolation region, a transistor, a bit line, a cell contact plug, and a bit line contact are formed on a semiconductor substrate by an ordinary DRAM formation method. Next, the bit line
キャパシタを形成するためのキャパシタ層間膜150を成膜する。材料はシリコン酸化膜で、膜厚は1〜3μmである。キャパシタ梁絶縁膜151を形成する。キャパシタ梁絶縁膜151の材料は窒化膜で、膜厚は100nmなどが用いられる。
A capacitor interlayer 150 for forming a capacitor is formed. The material is a silicon oxide film, and the film thickness is 1 to 3 μm. A capacitor
キャパシタコンタクトプラグの上部が露出するようにメモリセルキャパシタ161の孔部を形成する。孔部の形成では、ガードリング162、及びリソグラフィーマーク163の孔部も同時に形成する。孔部の大きさは、メモリセルキャパシタ161の開口幅が100nmであり、ガードリング162の開口幅が300nmであり、リソグラフィーマーク163の開口幅が500nmである。ここで、孔部の開口幅は、その開口部の縁に接する内接円を描いたときの最大内接円の直径が開口幅である。例えば、メモリセルキャパシタのような短辺と長辺を持つ楕円形状の場合、短辺において最も広い部分の幅に相当する。すなわち、孔部に膜を成膜したときに、上から見て孔部が塞ぐのに必要な横方向の膜厚を意味する。
The hole of the
メモリセルキャパシタ161の孔部の側面及び底面とキャパシタ層間膜150上面を覆うように、蓄積電極導電膜155を形成する。蓄積電極導電膜155の材料は、例えばTiN膜であり、膜厚は30nmである。
A storage electrode
(図11Bに示す構造を形成する工程)
マスク絶縁膜157を成長して、メモリセルキャパシタ161の孔部を埋め込む。マスク絶縁膜15の材料は、例えばシリコン酸化膜であり、膜厚は70nmである。このマスク絶縁膜157の形成は、キャパシタ酸化膜上の蓄積電極導電膜155をエッチングする際に、孔部ボトムの導電膜がエッチングされて下部のコンタクトとの電気的接続不良が発生するのを防ぐため、また、メモリセルアレイ表面にできるキャパシタ孔が作る段差を平坦化し、その後のキャパシタ梁を形成するリソグラフィー工程でのパターン形成を容易にするために行われる。
(Step of forming the structure shown in FIG. 11B)
A
(図11Cに示す構造を形成する工程)
キャパシタ層間膜150上のマスク絶縁膜157をエッチング除去して、蓄積電極導電膜155を露出させる。メモリセルキャパシタ161の孔部内には、マスク絶縁膜157が埋め込まれる。
(Step of forming the structure shown in FIG. 11C)
The
(図11Dに示す構造を形成する工程)
キャパシタ層間膜150上の蓄積電極導電膜155をドライエッチングにより除去し、メモリセルキャパシタ161の孔部の側面と底面のみに蓄積電極導電膜155を残すと共に、隣接するメモリセルキャパシタの蓄積電極導電膜を電気的に分離する。キャパシタ層間膜上の蓄積電極導電膜155を除去する方法はドライエッチング技術を用いる。
(Step of forming the structure shown in FIG. 11D)
The storage electrode
(図11Eに示す構造を形成する工程)
微細化が進むと共にキャパシタのアスペクトが高くなり、それに伴いキャパシタの機械的強度が弱くなり、洗浄工程などのウエット処理工程においてキャパシタが倒れるという問題が現れた。この問題を対策するため、近接するキャパシタを窒化膜などから成る梁で連結して支え合うことにより、倒れを防止する。
(Step of forming the structure shown in FIG. 11E)
As the miniaturization progresses, the aspect of the capacitor increases, and as a result, the mechanical strength of the capacitor decreases, and a problem appears that the capacitor falls down in a wet processing step such as a cleaning step. In order to prevent this problem, the adjacent capacitors are connected and supported by a beam made of a nitride film or the like to prevent the collapse.
反射防止膜171及びフォトフォトレジスト膜172を形成する。支持体を形成するレジストマスクを、フォトリソグラフィー技術を用いて形成する。ドライエッチングにより、レジストをマスクに、反射防止膜171及びキャパシタ梁絶縁膜151を順次エッチングする。
An
(図11Fに示す構造を形成する工程)
反射防止膜171とフォトフォトレジスト膜172を除去する。
(Step of forming the structure shown in FIG. 11F)
The
(図11Gに示す構造を形成する工程)
シリコン窒化膜などから成るキャパシタ梁絶縁膜151と、TiN膜などから成る蓄積電極導電膜155に対してエッチング速度が小さく、シリコン酸化膜であるキャパシタ層間膜150に対してエッチング速度が大きいフッ酸液を用いてエッチングを行い、キャパシタ層間膜150をエッチングし、キャパシタ梁絶縁膜151と蓄積電極導電膜155を残す。この工程により蓄積電極導電膜155の外周壁を露出させ、内壁と外壁を利用する内外壁利用のシリンダ型キャパシタが形成される。
(Step of forming the structure shown in FIG. 11G)
A hydrofluoric acid solution having a low etching rate for the capacitor
ところが、上述したキャパシタの製造方法において、図11Gのフッ酸液でキャパシタ酸化膜をエッチングする工程で、異物が発生するという問題があることを発明者らは発見した。この異物は、リソグラフィーマーク163、ガードリング162の底部のビット線上層間膜140から下の層間膜がフッ酸液でエッチングされて蓄積電極導電膜155が剥がれたもの、又はビット線上層間膜140からの下に形成されていたビット線やトランジスタの素子が剥がれたものであった。これら剥がれた異物は、ウエハ内に飛散し、ウエハに再付着し、シリンダ電極の短絡や、キャパシタの上に形成する層間膜に段差が作られ配線のパターニング不良などの問題を発生させた。また、蓄積電極導電膜155で覆われていたキャパシタ層間膜150、ビット線上層間膜140の下の層間膜がフッ酸液でエッチングされて空洞が形成され、その下に形成されていたビット線及びゲート電極が露出し、これらの上に容量絶縁膜、プレート電極が形成された。この空洞内に形成された容量膜は信頼性に劣り、プレート電極とビット線、ゲート電極との間で短絡を生じるなどの問題が発生した。これらが原因となり、製品の歩留まり低下を引き起こした。
However, the inventors have found that in the above-described capacitor manufacturing method, there is a problem that foreign matter is generated in the step of etching the capacitor oxide film with the hydrofluoric acid solution of FIG. 11G. This foreign matter is formed by removing the storage electrode
高集積化が進むに従い、キャパシタのパターンとその前後のリソグラフィー工程との間の合わせ余裕が小さくなり、位置合わせの精度を高くすることが重要になってきている。その要求から、パターンの重ね合わせずれを検査するマーク、露光用アライメントマークが形成された。これらリソグラフィーマークは、光学的にマークを認識する必要性から幅200nm〜2μm程度のパターンが用いられている。 As the degree of integration increases, the alignment margin between the capacitor pattern and the lithography process before and after the capacitor pattern decreases, and it is important to increase the alignment accuracy. In response to this requirement, a mark for inspecting pattern overlay deviation and an alignment mark for exposure were formed. For these lithography marks, patterns having a width of about 200 nm to 2 μm are used because of the necessity of optically recognizing the marks.
また、キャパシタの外壁を露出させるウエットエッチングでは、エッチングをメモリセル領域の所定の領域に限定するために、蓄積電極導電膜を用いてガードリング162が形成された。このガードリング162は、図11Gの工程のフッ酸を用いたエッチングにおいて、メモリセル領域の外側の周辺領域にウエットエッチングが進行するのを防止するために形成される。メモリセル領域外のシリンダ層間膜がエッチングされると、高さ方向に大きな段差が形成され、プレート電極のパターニングが難しい、プレート上層間膜の平坦化が難しいという問題を発生する。ガードリングパターンは、メモリセルアレイを囲むラインパターンで形成される。ライン状のパターンは、リソグラフィー工程での露光による形成工程で、ドットパターンに比べると光の回りこみが大きくて、パターンの幅はドットパターンに比べてが太く形成されやすい。またガードリングのパターンは、一部でも断線すると、冗長置き換えで救済できないようなチップの不良を引き起こす原因となるので開口不良が起きないよう、幅が広めに形成されることの要請から、幅は300nm程度のパターンが形成される。
In the wet etching that exposes the outer wall of the capacitor, the
これらリソグラフィーマーク163及びガードリング162の開口幅は、メモリセルのキャパシタに対して大きな開口幅を持っており、図11Dの孔部の側壁と底部のみに導電膜を残すドライエッチング工程で、孔部ボトムの導電膜がエッチング除去された。これらリソグラフィーマーク163及びガードリング162にできる蓄積電極導電膜のサイドウォールは、本来、メモリセルのキャパシタのような素子としての役割があるものではなく、副次的なものであり、蓄積電極とコンタクトプラグとの電気的接続の必要がないため、ボトムの導電膜がエッチング除去されないようには作られていなかった。しかし、図11Gのウエットエッチング工程で、フッ酸液が孔部ボトムに染み出し、層間膜がエッチングされ、さらに、導電膜はリフトオフして異物となり不良を発生した。
The
本発明に係る実施形態は、上記のような問題を解決できる新規な半導体装置及びその製造方法を提供する。 Embodiments according to the present invention provide a novel semiconductor device that can solve the above problems and a method for manufacturing the same.
本発明の一実施形態に係る半導体装置の製造方法は、
主面を有する半導体基板上に層間膜を形成する層間膜形成工程と、
前記層間膜に、第1開口幅を有する第1溝と、前記第1開口幅より広い第2開口幅を有する第2溝とを形成する溝形成工程と、
前記層間膜の上面上並びに前記第1溝及び前記第2溝の側面上及び底面上に、導電膜を形成する導電膜形成工程と、
前記導電膜をエッチングして、前記層間膜の上面上に形成された前記導電膜を除去すると共に、前記第1溝及び前記第2溝の側面上及び底面上に形成された前記導電膜を残すことで、前記第1溝の側面上及び底面上にかけて連続する導電膜から成る第1導電体と、前記第2溝の側面上及び底面上にかけて連続する導電膜から成る第2導電体とを形成する導電膜エッチング工程と
を有することを特徴とする。
A method for manufacturing a semiconductor device according to an embodiment of the present invention includes:
An interlayer film forming step of forming an interlayer film on a semiconductor substrate having a main surface;
A groove forming step of forming, in the interlayer film, a first groove having a first opening width and a second groove having a second opening width wider than the first opening width;
A conductive film forming step of forming a conductive film on the upper surface of the interlayer film and on the side surface and the bottom surface of the first groove and the second groove;
The conductive film is etched to remove the conductive film formed on the upper surface of the interlayer film, and leave the conductive film formed on the side and bottom surfaces of the first and second grooves. Thus, a first conductor made of a conductive film continuous on the side surface and the bottom surface of the first groove and a second conductor made of a conductive film continuous on the side surface and the bottom surface of the second groove are formed. And a conductive film etching step.
本発明の一実施形態に係る半導体装置は、
主面を有する半導体基板と、
前記半導体基板上に形成され、前記主面に対して平行な方向に第1幅を有し、前記主面に対して垂直方向に延在する第1側壁部と前記主面に対して平行方向に延在する第1底面部とを有し、前記第1側壁部から前記第1底面部にかけて連続して形成された導電膜から成る第1導電体と、
前記半導体基板上に形成され、前記主面に対して平行な方向に第1幅よりも広い第2幅を有し、前記主面に対して垂直方向に延在する第2側壁部と前記主面に対して平行方向に延在する第2底面部とを有し、前記第2側壁部から前記第2底面部にかけて連続して形成された導電膜から成る第2導電体と
を有することを特徴とする。
A semiconductor device according to an embodiment of the present invention includes:
A semiconductor substrate having a main surface;
A first side wall formed on the semiconductor substrate, having a first width in a direction parallel to the main surface and extending in a direction perpendicular to the main surface, and a direction parallel to the main surface A first conductor made of a conductive film continuously formed from the first side wall portion to the first bottom surface portion;
A second side wall portion formed on the semiconductor substrate, having a second width wider than the first width in a direction parallel to the main surface, and extending in a direction perpendicular to the main surface, and the main surface A second bottom surface portion extending in a direction parallel to the surface, and a second conductor made of a conductive film continuously formed from the second side wall portion to the second bottom surface portion. Features.
本発明に係る実施形態では、小さな開口幅を有するキャパシタと大きさ開口幅を有するキャパシタを備える半導体装置において、キャパシタの下部電極の底部を残すように形成することにより、製造工程途中でのキャパシタ部分からの異物の発生を防止することができる。かくして、小さな開口幅を有するキャパシタと大きさ開口幅を有するキャパシタを備え、信頼性の高い半導体装置を、歩留まりよく提供することができる。 In an embodiment according to the present invention, in a semiconductor device including a capacitor having a small opening width and a capacitor having a large opening width, the capacitor portion in the course of the manufacturing process is formed by leaving the bottom portion of the lower electrode of the capacitor. The generation of foreign matter from can be prevented. Thus, a highly reliable semiconductor device including a capacitor having a small opening width and a capacitor having a large opening width can be provided with high yield.
<本実施形態に係る半導体装置及びその製造方法>
以下、本実施形態について、図面を参照して説明する。
<Semiconductor Device and Manufacturing Method According to this Embodiment>
Hereinafter, the present embodiment will be described with reference to the drawings.
〔第1の実施形態〕
《構造》
図2は、第1の実施形態に係る半導体装置の構造を示す概念図であり、(a)が半導体装置全体の外観図、(b)がメモリセルアレイの拡大図、(c)がメモリセルキャパシタのパターンの拡大図、(d)がリソグラフィーマーク部分の拡大図である。
[First Embodiment]
"Construction"
2A and 2B are conceptual diagrams showing the structure of the semiconductor device according to the first embodiment, wherein FIG. 2A is an external view of the entire semiconductor device, FIG. 2B is an enlarged view of a memory cell array, and FIG. 2C is a memory cell capacitor. (D) is an enlarged view of a lithography mark portion.
図2(a)に示すように、半導体チップ13は、スクライブ線17が周囲を囲っており、その内側に素子領域18が形成されている。素子領域18には、メモリセルがアレイ状に配置されるメモリセルアレイ14、メモリセルアレイ14を駆動するアレイ回路15、及び周辺回路16が形成されている。一方、スクライブ線18には、リソグラフィーマーク163、第2リソグラフィーマーク164などのリソグラフィーマークが形成されている。なお、第1の実施形態では、リソグラフィーマークはスクライブ領域に形成されているが、本チップ内に形成してもよい。
As shown in FIG. 2A, the
図2(b)に示すように、メモリセルアレイ14には、ドット状のメモリセルのメモリセルキャパシタ161がアレイ状に形成されている。このメモリセルキャパシタ161のパターンは、図2(c)に示すようになっている。また、アレイを囲むように、ガードリング162が形成されている。ガードリング162は、シリンダの外壁を露出するための酸化膜エッチングをメモリセルアレイ領域に限定するために用いられる。第1の実施形態ではガードリングを用いているが、製品によっては、ガードリングは必ずしも形成されるとは限らない。
As shown in FIG. 2B, in the
一方、図2(d)に拡大図を示すように、リソグラフィーマーク163は、露光により形成されたキャパシタパターンと、それの前後の工程との位置合わせずれを検出するためのマークである。第2リソグラフィーマーク164は、露光する際にウエハ位置を検出するためのマークである。
On the other hand, as shown in the enlarged view of FIG. 2D, the
第1の実施形態では、最小加工寸法が100nmであるリソグラフィー技術を用いている。メモリセルキャパシタ161の短辺の幅w11は100nmであり、ガードリングパターンの幅w12は300nmであり、リソグラフィーマーク163の幅w13は500nmであり、第2リソグラフィーマーク164の幅w14は500nmである。リソグラフィーマークは、第1の実施形態では、半導体チップ内に形成される最も大きな幅を有するキャパシタ工程で形成する孔部である。なお、孔部の開口部の開口幅は、前記半導体基板の主面に対して平行な平面で見て、その上面の開口部の外周に接する内接円を描いたときの最大内接円の直径をいう。例えば、メモリセルキャパシタのような短辺と長辺を持つ楕円形状の場合、短辺において最も広い部分の幅に相当する。すなわち、孔部に膜を成膜したときに、上から見て孔部が塞ぐのに必要な横方向の膜厚を意味する。
In the first embodiment, a lithography technique with a minimum processing dimension of 100 nm is used. The width w11 of the short side of the
キャパシタ工程では、これら以外に、キャパシタ層間膜の膜厚測定パターンなどのTEGが形成されることもある。その場合、一辺の長さが30μmの矩形パターンなどを用いる。 In the capacitor process, a TEG such as a film thickness measurement pattern of the capacitor interlayer may be formed in addition to these. In that case, a rectangular pattern having a side length of 30 μm is used.
図1Aは、第1の実施形態に係る半導体装置におけるメモリセルの構造を示す垂直断面図である。なお、図1Aは、次に示す図1BのLX13a−LX13bを横切る断面図である。また、Z1−Z2において、メモリセル近方領域と、周辺領域の間の領域を省略した。 FIG. 1A is a vertical cross-sectional view showing the structure of the memory cell in the semiconductor device according to the first embodiment. 1A is a cross-sectional view crossing LX13a-LX13b of FIG. 1B shown next. In Z1-Z2, a region between the memory cell near region and the peripheral region is omitted.
図1Aに示す符号は、以下の通りである。101は半導体基板であり、102は素子分離領域であり、103は素子形成領域であり、104はゲート絶縁膜であり、105はゲート電極であり、107はシリコン窒化膜マスクであり、108はシリコン窒化膜サイドウォールであり、110はソース・ドレイン拡散層であり、111はメモリセルトランジスタであり、112は周辺トランジスタであり、120はゲート上層間膜であり、122はセルコンタクトプラグであり、130はセルコンタクトプラグ上層間膜であり、131はビット線コンタクトであり、132はビット線であり、140はビット線上層間膜であり、141はキャパシタコンタクトプラグであり、142はストッパ絶縁膜であり、150はキャパシタ層間膜であり、151はキャパシタ梁絶縁膜であり、155は蓄積電極導電膜であり、161はメモリセルキャパシタであり、162はガードリングであり、163はリソグラフィーマークであり、181は容量絶縁膜であり、182はプレート電極であり、183はプレート電極上層間膜であり、191はTiN膜であり、192はAlCu配線であり、193は配線上層間膜である。
The symbols shown in FIG. 1A are as follows. 101 is a semiconductor substrate, 102 is an element isolation region, 103 is an element formation region, 104 is a gate insulating film, 105 is a gate electrode, 107 is a silicon nitride mask, and 108 is
図1Bは、図1AのLZ13a−LZ13bの平面断面図である。この断面では、蓄積電極導電膜155、キャパシタ梁絶縁膜151、容量絶縁膜181、及びプレート電極182が形成されている。
1B is a cross-sectional plan view of LZ13a-LZ13b in FIG. 1A. In this cross section, a storage electrode
図1Cは、図1AのLZ13c−LZ13dの平面断面図である。この断面では、蓄積電極導電膜155、容量絶縁膜181、及びプレート電極182が形成されている。
1C is a cross-sectional plan view of LZ13c-LZ13d in FIG. 1A. In this cross section, a storage electrode
《製造方法》
第1の実施形態に係る半導体装置の製造方法について、図3A〜3Mを用いて説明する。なお、図3A〜3Kは、一製造工程におけるメモリセルの構造を示す、図1CのLX13a−LX13bを横切る垂直断面図であり、図3L〜3Mは、それぞれ図3E及び3Kの工程におけるメモリセルの構造を示す、図1CのLY13a−LY13bを横切る垂直断面図である。また、Z1−Z2において、メモリセル近方領域と、周辺領域の間の領域を省略した。
"Production method"
A method for manufacturing a semiconductor device according to the first embodiment will be described with reference to FIGS. 3A to 3K are vertical cross-sectional views crossing LX13a-LX13b of FIG. 1C showing the structure of the memory cell in one manufacturing process, and FIGS. 3L to 3M are diagrams of the memory cell in the processes of FIGS. 3E and 3K, respectively. FIG. 2 is a vertical cross-sectional view across the structure LY13a-LY13b of FIG. 1C showing the structure. In Z1-Z2, a region between the memory cell near region and the peripheral region is omitted.
(図3Aに示す構造を形成する工程)
p型の半導体基板101上に素子分離領域102を形成し、素子形成領域103上にゲート絶縁膜104、ゲート電極105、シリコン窒化膜マスク107、シリコン窒化膜サイドウォール108、及びソース・ドレイン拡散層110を形成する。メモリセル部にはメモリセルトランジスタ111を形成し、周辺領域には周辺トランジスタ112を形成する。
(Step of forming the structure shown in FIG. 3A)
An
シリコン酸化膜を堆積した後、CMP法により平坦化を行い、ゲート上層間膜120を形成する。リソグラフィー技術及びエッチング技術により、ゲート上層間膜120にセルコンタクト孔を形成する。LP−CVD法でリンドープ多結晶シリコン膜を堆積した後、CMP法によりプラグを形成し、前記ソース・ドレイン拡散層110に接続するセルコンタクトプラグ122を形成する。
After depositing a silicon oxide film, planarization is performed by CMP to form an
シリコン酸化膜を堆積した後、CMP法により平坦化を行い、セルコンタクトプラグ上層間膜130を形成する。リソグラフィー技術及びエッチング技術により、セルコンタクトプラグ122を露出するビット線コンタクト孔を形成する。
After depositing the silicon oxide film, planarization is performed by CMP to form an
ビット線コンタクト131を形成する。ビット線コンタクト131は、例えばTiN膜/Ti膜のバリアメタル膜とタングステン膜を堆積した後、CMPで埋め込んで形成する。タングステン膜を堆積した後、リソグラフィー技術及びドライエッチング技術を用いてタングステン膜をパターニングし、ビット線132を形成する。
シリコン酸化膜を堆積した後、CMP法による平坦化処理を施してビット線上層間膜140を形成する。リソグラフィー技術及びエッチング技術により、前記ビット線132間における前記ビット線上層間膜140を貫通して、前記セルコンタクトプラグ122に達するキャパシタ用コンタクト孔を開口し、リンドープ多結晶シリコン膜などから成るキャパシタコンタクトプラグ141を形成する。キャパシタの蓄積電極下部に、後の工程のシリコン酸化膜のエッチング工程でのストッパとなるストッパ絶縁膜142を堆積する。ストッパ絶縁膜142の材料は、例えば、LP−CVDで成膜されたシリコン窒化膜であり、膜厚は100nmである。
After depositing the silicon oxide film, a flattening process by CMP is performed to form an
一層間膜としてのキャパシタ層間膜150を形成する。キャパシタ層間膜150として、例えばLP−CVD法により、膜厚約1000nmのシリコン酸化膜を堆積する。シリコン酸化膜としては、BPSG膜等の不純物をドープしたシリコン酸化膜やノンドープドシリコン酸化膜等を適用することができる。CMP法により、このキャパシタ層間膜150の表面を平坦化する。
A
キャップ絶縁膜としてのキャパシタ梁絶縁膜151を堆積する。キャパシタ梁絶縁膜151の材料は、例えばシリコン窒化膜で、膜厚は、例えば100nmである。
A capacitor
(図3Bに示す構造を形成する工程)
反射防止膜152、及びフォトレジスト膜153を塗布する。リソグラフィー技術を用いて、メモリセルキャパシタ161、ガードリング162、及びリソグラフィーマーク163を形成するための開口パターンが、フォトレジスト膜153に形成される。
(Step of forming the structure shown in FIG. 3B)
An
ドライエッチング技術により、フォトレジスト膜153をマスクに反射防止膜152をエッチングする。ひきつづき、フォトレジスト膜153と反射防止膜152をマスクにキャパシタ梁絶縁膜151、キャパシタ層間膜150、及びストッパ絶縁膜142をエッチングし、キャパシタコンタクトプラグ141に達する孔部154を形成する。メモリセルキャパシタ161、ガードリング162、及びリソグラフィーマーク163の孔部を開口する。
The
ここで、メモリセルが形成される領域をメモリセル領域165とし、メモリセル領域の外側を周辺領域166とする。メモリセル領域165にはメモリセルキャパシタ161が形成される。メモリセルキャパシタ161がアレイ状に形成されたメモリセルアレイを囲んでガードリング162が形成される。チップ外周にリソグラフィーマーク163が形成される。
Here, a region in which the memory cell is formed is a
第1の実施形態では、メモリセルキャパシタ161の短辺幅D161は100nmでありお、ガードリング162のパターンの幅D162は300nmであり、リソグラフィーマーク163の幅D163は500nmである。リソグラフィーマーク163は、第1の実施形態では、キャパシタ工程で形成される最も大きな幅を有する孔部である。
In the first embodiment, the short side width D161 of the
(図3Cに示す構造を形成する工程)
メモリセルキャパシタ161、ガードリング162、及びリソグラフィーマーク163の孔部からキャパシタ層間膜150上にかけて、連続膜から成る導電膜としての蓄積電極導電膜155を堆積する。導電膜155の材料は、例えばCVD法で成長されたTiN膜の単層膜30nmを用いる。あるいは、TiとTiN膜の積層膜(Ti:10nm、TiN:20nm)などを用いることもできる。
(Step of forming the structure shown in FIG. 3C)
A storage electrode
マスク絶縁膜157を堆積する。マスク絶縁膜157の材料は、例えばLPCVD法で成長したシリコン酸化膜で、膜厚は70nmである。マスク絶縁膜157は、メモリセルキャパシタ161の孔部から底部まで良好なカバレッジで埋め込まれ、開口部は塞がれる。マスク絶縁膜157の形成は、キャパシタ酸化膜上の蓄積電極導電膜155をエッチングする際に、孔部ボトムの導電膜がエッチングされて下部のコンタクトとの電気的接続不良が発生するのを防ぐため、また、メモリセルアレイ表面にできるキャパシタ孔が作る段差を平坦化し、その後の梁を形成するリソグラフィー工程でのパターン形成を容易にするために行われる。
A
(図3Dに示す構造を形成する工程)
反射防止膜171とフォトレジスト膜172を塗布する。反射防止膜171及びフォトレジスト膜172の膜厚は、例えば、それぞれ、100nm及び300nmである。
(Step of forming the structure shown in FIG. 3D)
An
ここで、蓄積電極導電膜155上に形成する3層の絶縁膜であるマスク絶縁膜157の膜厚と反射防止膜171の膜厚とフォトレジスト膜172の膜厚を合計した厚さtにおいて、キャパシタ層間膜上での厚さをt1、大きな開口径を持つリソグラフィーマーク163での底部からの厚さをt2としたとき、t2>t1となるように形成する。t2>t1とするには、前記3層の絶縁膜の流動性を高めること、リソグラフィーマーク163の開口幅D1としてt1>D1となるように前記3層の絶縁膜を厚く堆積することなどで行われる。
Here, at a thickness t that is the sum of the thickness of the
第1の実施形態では、F=100nm程度の微細な梁パターンを形成する必要があるので、フォトレジスト膜172の厚さは、レジストの倒れを回避するために300nm程度以下にする必要がある。フォトレジストの厚さが制限されるので、反射防止膜171の厚さ及びマスク絶縁膜157の厚さも制限され、第1の実施形態では前記3層の膜厚tをD1程度まで厚くするのは困難である。前記3層の膜厚tをできるだけ厚くすると共に、流動性の良いレジスト膜、反射防止膜を用いてt2>t1となるように、前記3層を形成する。
In the first embodiment, since it is necessary to form a fine beam pattern of about F = 100 nm, the thickness of the
(図3Eに示す構造を形成する工程)
リソグラフィー技術を用いて、キャパシタ梁を加工形成するためのレジストパターンを形成する。レジストパターンは、メモリセルのキャパシタ梁形成領域と、ガードリング162から外側領域と、リソグラフィーマーク163がレジストで覆われる。
(Step of forming the structure shown in FIG. 3E)
A resist pattern for processing and forming the capacitor beam is formed using a lithography technique. In the resist pattern, the capacitor beam forming region of the memory cell, the outer region from the
レジストマスク172をマスクにして、反射防止膜171をドライエッチング技術を用いてエッチング除去する。引き続きマスク絶縁膜157をドライエッチング技術を用いてエッチング除去する。
Using the resist
(図3Fに示す構造を形成する工程)
フォトレジスト膜172及び反射防止膜171に対してドライエッチングを行い、キャパシタ層間膜上のフォトレジスト膜172及び反射防止膜171をエッチング除去し、マスク絶縁膜157を露出させる。それと共に、第1の実施形態では、最も大きい開口幅を有するリソグラフィーマーク163の孔部の底部には、フォトレジスト膜172と反射防止膜171を合わせた膜厚t2aが100nm程度以上残るように行う。この膜厚t2aは、図3G〜Hに示す構造を形成する工程での蓄積電極導電膜155のエッチング、キャパシタ梁絶縁膜151のエッチング、マスク絶縁膜157のエッチング、及び蓄積電極導電膜のエッチングを経た後に、リソグラフィーマーク163の底部の蓄積電極導電膜155の表面が露出しないような膜厚に設定され、それらのエッチング条件に依存して必要な膜厚が決まる。膜厚t2aが100nm以上残るようにするには、ドライエッチングのオーバーエッチング量を制御することと、初期の膜厚t2の制御により行われる。
(Step of forming the structure shown in FIG. 3F)
The
フォトレジスト膜172及び反射防止膜171のエッチングは、例えばCl2とO2を含むガスを含む条件を用いることができる。このガス系のエッチングでは、フォトレジスト膜172と反射防止膜171では概ね同じエッチング速度が得られ、同一材料としてエッチングできる。また、シリコン酸化膜に対しては高い選択比が得られ、下部のマスク絶縁膜は殆どエッチングされない。
For the etching of the
(図3Gに示す構造を形成する工程)
ドライエッチングにより、マスク絶縁膜157をマスクに、蓄積電極膜155をエッチング除去する。エッチングは塩素を含むガスなどを用いる。引き続き、ドライエッチングにより、マスク絶縁膜157をマスクに、キャパシタ梁絶縁膜151をエッチング除去する。エッチングはCF4を含むガスなどを用いる。
(Step of forming the structure shown in FIG. 3G)
The
(図3Hに示す構造を形成する工程)
ドライエッチングにより、キャパシタ層間膜150上のマスク絶縁膜157を除去する。エッチングは、CF4を含むガスを用いることができる。
(Step of forming the structure shown in FIG. 3H)
The
リソグラフィーマーク163内の底部はフォトレジスト膜172及び反射防止膜171で保護され、マスク絶縁膜の底部はエッチングされずに残存し、孔内の側面から底面にかけてマスク絶縁膜が形成される。第1の実施形態では、この工程を経た後に、リソグラフィーマーク163の孔部底部に、フォトレジスト膜172と反射防止膜171を合わせた膜厚t2bが50nm程度以上残るようにする。この残膜としては、少なくとも反射防止膜が残ればよい。この膜厚t2bは、次の図3Iに示す構造を形成する工程での蓄積電極導電膜155のエッチングを経た後に、リソグラフィーマーク163の底部の蓄積電極導電膜155の表面が露出しないような膜厚であり、そのエッチング条件に依存する。膜厚t2bが50nm以上残るようにするには、ドライエッチングのオーバーエッチング量を制御することと、膜厚t2及びt2aの制御により行われる。
The bottom portion in the
(図3Iに示す構造を形成する工程)
ドライエッチングにより、キャパシタ層間膜150上の蓄積電極導電膜155を除去し、隣接するメモリセルのキャパシタ間を電気的に分離する。リソグラフィーマーク163内はフォトレジスト膜172、反射防止膜171、及びマスク絶縁膜157で保護されているので、蓄積電極導電膜155はエッチングされない。第1の実施形態では、リソグラフィーマーク163のような大きな開口径を持つ大キャパシタパターンの底部に保護膜を形成するようにして、メモリセルキャパシタの蓄積電極導電膜155の分離を行うエッチングを行うので、大キャパシタパターンであるリソグラフィーマーク163の底部の導電膜がエッチングされないようにできる。また、この保護膜の形成を、キャパシタ梁絶縁膜形成のリソグラフィーのフォトレジスト膜、反射防止膜を用いることにより、新たな膜を成膜することなく形成できるため、コストの増加を抑えて行われる。
(Step of forming the structure shown in FIG. 3I)
The storage electrode
図3E〜Iまでの一連の工程は、外気に遮断されたドライエッチング装置内で連続して処理する。それぞれのエッチングを別の装置で行わなくて済み、装置への投資コストを抑制できる。 3E to I are continuously processed in a dry etching apparatus blocked by the outside air. It is not necessary to perform each etching with another apparatus, and the investment cost to the apparatus can be suppressed.
(図3Jに示す構造を形成する工程)
リソグラフィーマーク163底部に残っているフォトレジスト膜172及び反射防止膜171を、ウエットエッチングで除去する。また、酸素ガスを用いたアッシング法で除去することも可能である。
(Step of forming the structure shown in FIG. 3J)
The
(図3Kに示す構造を形成する工程)
フッ酸液を用いたウエットエッチングを用いて、上部の表面が露出したキャパシタ層間膜150をエッチングする。ウエットエッチングは、例えばキャパシタ梁絶縁膜151と蓄積電極導電膜155に対して選択比がとれるフッ酸液を用いて行い、キャパシタ梁絶縁膜151と蓄積電極導電膜155を残す。蓄積電極導電膜155の外壁が露出する。これにより、外壁と、内壁の表面を有するシリンダ型キャパシタの蓄積電極が形成される。エッチングは、気相のHFガスを用いたエッチングを用いることもできる。
(Step of forming the structure shown in FIG. 3K)
The
第1の実施形態では、メモリセルアレイの周りにガードリング162を形成しており、メモリセルの領域のキャパシタ層間膜をエッチング除去し、その周辺領域はエッチングされないため、メモリセルと周辺の間に段差を生じることはなく、この後工程での素子形成のパターニングに影響を及ぼすことを防止できる。
In the first embodiment, the
(その後の工程)
図1に示すように、容量絶縁膜181を成膜する。例えば、容量絶縁膜181の材料はTa2O5で、膜厚は10nmなどである。容量絶縁膜181上にプレート電極182を成膜する。例えば、プレート電極182の材料はTiNで、膜厚は15nmなどである。これにより、シリンダ型キャパシタが完成する。
(Subsequent steps)
As shown in FIG. 1, a
プレート電極上にプレート電極上層間膜183を形成する。プレート電極上層間膜183の材料は、例えばシリコン酸化膜である。コンタクトプラグを形成し、それに接続するTiN膜191及びAlCu配線192などから構成される配線を形成する。配線の上部に配線上層間膜193を形成する。この後、ボンディング用のパッド等を形成してDRAMが完成する。
An
以上のように、リソグラフィーマーク163のような大きな開口径を持つ大キャパシタパターンの底部に保護膜を形成するようにして、メモリセルキャパシタの蓄積電極導電膜155の分離を行うエッチングを行うので、大キャパシタパターンであるリソグラフィーマーク163の底部の導電膜がエッチングされないようにできる。そして、メモリセルキャパシタの孔部に形成された蓄積電極導電膜の外壁を露出させるためのキャパシタ層間膜150のエッチング工程で、大キャパシタパターンであるリソグラフィーマーク163の底部の下の層間膜がエッチングされることが防止され異物の発生を抑えることができる。その結果、チップ内に、キャパシタ工程において大きな幅を持つリソグラフィーマークや、ガードリングパターン、TEGの形成などが可能となり、チップの面積縮小、高信頼性のデバイス形成が可能となる。
As described above, since the protective film is formed on the bottom of the large capacitor pattern having a large opening diameter such as the
また、この大キャパシタパターンの底部を保護する保護膜の形成を、梁絶縁膜形成のリソグラフィーのフォトレジスト膜及び反射防止膜を用いて行うことにより、新たな膜を成膜することなく形成できるため、コストの増加を抑えて行われる。さらに、メモリセルキャパシタの蓄積電極導電膜155の分離をエッチングを用いて行うことができ、製造コストが比較的に高いCMP技術を用いないで行うことができる。加えて、一連のドライエッチング工程を、連続して外気に遮断されたドライエッチング装置内で連続して処理することができ、装置への投資コストを抑制できる。
In addition, a protective film that protects the bottom of the large capacitor pattern can be formed without forming a new film by using a lithography photoresist film and an antireflection film for forming a beam insulating film. This is done at a reduced cost. Furthermore, the storage electrode
これらにより、安価で、信頼性の高いシリンダキャパシタを備えるデバイスを提供することができる。 Accordingly, it is possible to provide a device including a cylinder capacitor that is inexpensive and highly reliable.
〔第2の実施形態〕
第2の実施形態では、第1の実施形態の製造方法の一部を変更した方法を示す。第2の実施形態に係る半導体装置の製造方法について、図4A〜4Bを用いて説明する。なお、これらの図は、一製造工程におけるメモリセルの構造を示す、図1CのLX13a−LX13bの垂直断面図である。
[Second Embodiment]
The second embodiment shows a method in which a part of the manufacturing method of the first embodiment is changed. A method for manufacturing a semiconductor device according to the second embodiment will be described with reference to FIGS. These drawings are vertical cross-sectional views of LX13a-LX13b in FIG. 1C showing the structure of the memory cell in one manufacturing process.
(図4Aに示す構造を形成する工程)
第1の実施形態における図3A〜3Eの工程を行う。引き続き、露出した蓄積電極導電膜155をエッチングする。
(Step of forming the structure shown in FIG. 4A)
3A to 3E in the first embodiment are performed. Subsequently, the exposed storage electrode
(図4Bに示す構造を形成する工程)
第1の実施形態における図3Fの工程を行い、大キャパシタ部分にフォトレジスト膜172及び反射防止膜171を残す。
(Step of forming the structure shown in FIG. 4B)
3F in the first embodiment is performed to leave the
(その後の工程)
蓄積電極導電膜155は、すでにエッチング除去されているので、第1の実施形態における図3Gの工程によりキャパシタ梁絶縁膜151をエッチングする。その後の工程は、第1の実施形態における図3H以降の工程を経て、DRAMが完成する。
(Subsequent steps)
Since the storage electrode
〔第3の実施形態〕
第3の実施形態では、第1又は第2の実施形態の製造方法の一部を変更した方法を示す。第3の実施形態に係る半導体装置の製造方法について、図5A〜5Bを用いて説明する。なお、これらの図は、一製造工程におけるメモリセルの構造を示す、図1CのLX13a−LX13bの垂直断面図である。
[Third Embodiment]
The third embodiment shows a method in which a part of the manufacturing method of the first or second embodiment is changed. A method for manufacturing a semiconductor device according to the third embodiment will be described with reference to FIGS. These drawings are vertical cross-sectional views of LX13a-LX13b in FIG. 1C showing the structure of the memory cell in one manufacturing process.
(図5Aに示す構造を形成する工程)
第1の実施形態における図3A〜3Eの工程及び第2の実施形態における図4Aの工程を行う。引き続き、露出したキャパシタ梁絶縁膜151をエッチング除去する。
(Step of forming the structure shown in FIG. 5A)
The process of FIGS. 3A to 3E in the first embodiment and the process of FIG. 4A in the second embodiment are performed. Subsequently, the exposed capacitor
(図5Bに示す構造を形成する工程)
第1の実施形態における図3Fの工程を行い、大キャパシタ部分にフォトレジスト膜172及び反射防止膜171を残す。この時点で、第1の実施形態における図3Gに示す構造と略同じ断面形状となる。
(Step of forming the structure shown in FIG. 5B)
3F in the first embodiment is performed to leave the
(その後の工程)
第1の実施形態における図3H以降の工程を経て、DRAMが完成する。
(Subsequent steps)
The DRAM is completed through the steps after FIG. 3H in the first embodiment.
〔第4の実施形態〕
第1〜3の実施形態では、マスク絶縁膜の材料としてCVD法を用いたシリコン酸化膜を用いていたが、第4の実施形態では、製造コストが安価でスループットに優れるプラズマCVD法でマスク絶縁膜157を形成する方法を示す。第4の実施形態に係る半導体装置の製造方法について、図6A〜6Hを用いて説明する。なお、これらの図は、一製造工程におけるメモリセルの構造を示す、図1CのLX13a−LX13bの垂直断面図である。
[Fourth Embodiment]
In the first to third embodiments, the silicon oxide film using the CVD method is used as the material of the mask insulating film. However, in the fourth embodiment, the mask insulation is performed by the plasma CVD method which is inexpensive in manufacturing and excellent in throughput. A method for forming the
(図6Aに示す構造を形成する工程)
第1の実施形態における図3A〜3Bの工程、及び図3Cの工程のおける蓄積電極導電膜155を形成する工程まで行う。
(Step of forming the structure shown in FIG. 6A)
3A to 3B in the first embodiment and the process of forming the storage electrode
マスク絶縁膜157を、プラズマCVD法を用いて堆積する。マスク絶縁膜157の膜厚は、孔部上部が塞がる膜厚であり、孔部径の1〜2倍程度の膜厚で成長する。プラズマCVD法では被覆性が悪いので、孔部上部でマスク絶縁膜が閉じ、孔の内部部にボイドが形成される。第4の実施形態では、孔の開口幅が100nmで、マスク絶縁膜157を約100nm成膜する。メモリセルキャパシタが形成されたアレイ部の上部の表面は、マスク絶縁膜157で平坦化され、次のキャパシタ梁絶縁膜を形成するリソグラフィーの形成を容易にする。反射防止膜171及びフォトレジスト膜172の成膜は、第1の実施形態と同様に行う。
A
(図6Bに示す構造を形成する工程)
第1の実施形態と同様に、リソグラフィー技術を用いて、キャパシタ梁を加工形成するためのレジストパターンを形成する。レジストパターンにより、メモリセルのキャパシタ梁形成領域と、ガードリング162から外側領域が覆われる。リソグラフィーマーク163は、レジストで覆われる。
(Step of forming the structure shown in FIG. 6B)
Similar to the first embodiment, a resist pattern for processing and forming capacitor beams is formed by using a lithography technique. The resist pattern covers the capacitor beam forming region of the memory cell and the outer region from the
レジストマスク172をマスクにして、反射防止膜171をドライエッチングによりエッチング除去する。引き続き、マスク絶縁膜157をドライエッチングによりエッチング除去する。
Using the resist
(図6Cに示す構造を形成する工程)
第1の実施形態と同様に、ドライエッチングにより、キャパシタ層間膜上のフォトレジスト膜172及び反射防止膜171をエッチング除去し、マスク絶縁膜157を露出させる。このとき、最も大きい開口幅を有するリソグラフィーマーク163の孔部底部には、フォトレジスト膜172又は反射防止膜171が残るように行う。
(Step of forming the structure shown in FIG. 6C)
Similar to the first embodiment, the
(図6Dに示す構造を形成する工程)
第1の実施形態と同様に、ドライエッチングにより、マスク絶縁膜157をマスクに、蓄積電極導電膜155及びキャパシタ梁絶縁膜151をエッチング除去する。
(Step of forming the structure shown in FIG. 6D)
Similar to the first embodiment, the storage electrode
(図6Eに示す構造を形成する工程)
第1の実施形態と同様に、ドライエッチングにより、キャパシタ層間膜150上のマスク絶縁膜157を除去する。リソグラフィーマーク163の底部に形成されているマスク絶縁膜157は、フォトレジスト膜172及び反射防止膜171で保護され残存する。
(Step of forming the structure shown in FIG. 6E)
Similar to the first embodiment, the
メモリセルキャパシタの孔部においては、マスク絶縁膜157の被覆性が悪い場合、このエッチングによりメモリセルキャパシタの孔部内に形成されていたボイドの上部が露出して開口部が形成される場合がある。図6Eは開口部が形成された場合を示している。この開口部が形成されると、メモリセルキャパシタ孔底部のマスク絶縁膜がエッチングされ蓄積電極導電膜の表面が露出する場合もある。ただし、被覆性が良い場合は、この開口部は形成されない。
In the hole portion of the memory cell capacitor, when the covering property of the
(図6Fに示す構造を形成する工程)
第1の実施形態と同様に、ドライエッチングにより、キャパシタ層間膜150上の蓄積電極導電膜155を除去し、隣接するメモリセルキャパシタの蓄積電極導電膜155を電気的に分離する。大キャパシタパターンであるガードリング162、及び大キャパシタであるリソグラフィーマーク163の底部の蓄積電極導電膜155は、フォトレジスト膜172、反射防止膜171、及びマスク絶縁膜で保護されているので、エッチングされないで残存する。
(Step of forming the structure shown in FIG. 6F)
Similar to the first embodiment, the storage electrode
一方メモリセル部は、マスク絶縁膜157で蓄積電極導電膜155がマスクされていれば、第1の実施形態と同様に行われ問題はないが、図6Eのように、メモリセルキャパシタの孔部上部のマスク絶縁膜157に開口部が形成されて、孔部のボトムのマスク絶縁膜がエッチングで除去されて残っていない場合が想定される。キャパシタ孔ボトムにマスク絶縁膜157が形成されていない場合でも、蓄積電極導電膜155形成後の開口部の開口幅に対する高さであるアスペクト比が7以上であれば、孔部ボトムをマスク絶縁膜157で保護しておかなくても、孔部ボトムの蓄積電極導電膜155がエッチングされないようにすることができる(特許文献3及び4)。マスク絶縁膜157が、キャパシタ孔部ボトムに殆ど成膜されない場合は、メモリセルキャパシタのアスペクト比を7以上に形成しておく必要がある。
On the other hand, if the storage electrode
(その後の工程)
第1の実施形態における図3J以降の工程を経て、DRAMが完成する。
(Subsequent steps)
The DRAM is completed through the steps after FIG. 3J in the first embodiment.
第4の実施形態の方法を用いれば、蓄積電極導電膜155上のマスク絶縁膜157の形成を、製造コストが安価でスループットに優れるプラズマCVD法で形成することができ、生産コストを安価にすることができる。
If the method of the fourth embodiment is used, the formation of the
〔第5の実施形態〕
第1〜4の実施形態では、蓄積電極導電膜155の上にマスク絶縁膜157を形成しており、マスク絶縁膜でメモリセルキャパシタの孔部が作る段差を平坦化してリソグラフィーを容易に行うことを可能にしていた。マスク絶縁膜157を形成しない場合、メモリセルキャパシタの孔部が作る段差部からの光の反射によるハレーション、反射防止膜171又はレジスト膜172の膜厚変動による寸法変動を起こすなどの問題が発生しやすい。
[Fifth Embodiment]
In the first to fourth embodiments, the
ただし、キャパシタ梁のパターン寸法が太い場合など、これら影響が小さい場合、マスク絶縁膜の形成を行わない方法が考えられるので、この方法を第5の実施形態で示す。第5の実施形態に係る半導体装置の製造方法について、図7A〜7Fを用いて説明する。なお、これらの図は、一製造工程におけるメモリセルの構造を示す、図1CのLX13a−LX13bの垂直断面図である。 However, when these influences are small, such as when the pattern dimension of the capacitor beam is thick, a method in which the mask insulating film is not formed can be considered. This method will be described in the fifth embodiment. A semiconductor device manufacturing method according to the fifth embodiment will be described with reference to FIGS. These drawings are vertical cross-sectional views of LX13a-LX13b in FIG. 1C showing the structure of the memory cell in one manufacturing process.
(図7Aに示す構造を形成する工程)
第1の実施形態における図3A〜3Bの工程、及び図3Cの工程のおける蓄積電極導電膜155を形成する工程まで行う。
(Step of forming the structure shown in FIG. 7A)
3A to 3B in the first embodiment and the process of forming the storage electrode
その後、第1の実施形態と同様に反射防止膜171及びフォトレジスト膜172を塗布する。反射防止膜171及びフォトレジスト膜172の膜厚は、例えば、それぞれ、100nm及び300nmである。反射防止膜171及びフォトレジスト膜172は、第1の実施形態と同様に、最も大きな開口径を持つ大キャパシタ部分での膜厚が、キャパシタ層間膜上の膜厚よりも厚くなるように形成する。メモリセルキャパシタ孔部の段差の影響が無視できない場合、反射防止膜171を厚めにして、次の露光工程での反射の影響を防止する検討も場合により行われる。
Thereafter, an
(図7Bに示す構造を形成する工程)
リソグラフィー技術を用いて、キャパシタ梁を形成するためのレジストパターンを形成する。第5の実施形態では、マスク絶縁膜が形成されていないので、下地のメモリセルキャパシタ孔の段差による影響が発生する可能性があるので注意をして行う。
(Step of forming the structure shown in FIG. 7B)
A resist pattern for forming the capacitor beam is formed by using a lithography technique. In the fifth embodiment, since the mask insulating film is not formed, there is a possibility that an influence due to a step of the underlying memory cell capacitor hole may occur, so care is taken.
(図7Cに示す構造を形成する工程)
フォトレジスト膜172をマスクに、反射防止膜171をドライエッチングによりエッチング除去する。エッチングは、蓄積電極導電膜155の表面が露出するように行われる。この工程では、メモリセルキャパシタの孔部に埋め込まれた反射防止膜のエッチングされた上面から溝底面までの距離t151bは、大キャパシタパターンであるリソグラフィーマーク163の孔部のレジスト膜上面の位置から溝底面までの距離t151a以上になるように、反射防止膜171のエッチングのオーバーエッチング量を設定する。
(Step of forming the structure shown in FIG. 7C)
The
(図7Dに示す構造を形成する工程)
フォトレジスト膜172及び反射防止膜171をマスクに、蓄積電極導電膜155とキャパシタ梁絶縁膜151を順次エッチングする。
(Step of forming the structure shown in FIG. 7D)
Using the
(図7Eに示す構造を形成する工程)
フォトレジスト膜172及び反射防止膜171を、第1の実施形態における図3Fと同様にドライエッチングして、キャパシタ層間膜上のフォトレジスト膜172及び反射防止膜171を除去し、キャパシタ層間膜150上の蓄積電極導電膜155を露出させる。かつ、リソグラフィーマーク163の孔部及びメモリセルキャパシタの孔部の底部には、フォトレジスト膜172又は反射防止膜171の残膜t151c、t151dが50nm程度以上残存するようにして、次の工程でのエッチングで底部の蓄積電極導電膜155の表面が露出しないように行う。残膜の厚さは、ドライエッチングのオーバーエッチング量と、初期の膜厚t151a、t151bで制御する。ただし、メモリセルキャパシタの孔部においては、第4の実施形態で述べたように、開口部のアスペクト比が7以上であれば、蓄積電極導電膜155上の反射防止膜の残膜を考慮しなくても、底部の蓄積電極導電膜155のエッチング抜けを防止する方法することができる。
(Step of forming the structure shown in FIG. 7E)
The
(図7Fに示す構造を形成する工程)
キャパシタ部分に貯められた反射防止膜171及びフォトレジスト膜172をマスクに、キャパシタ層間膜150上の蓄積電極導電膜155をドライエッチング除去し、隣接するメモリセルキャパシタを電気的に分離する。
(Step of forming the structure shown in FIG. 7F)
Using the
(その後の工程)
第1の実施形態における図3J以降の工程を経て、DRAMが完成する。
(Subsequent steps)
The DRAM is completed through the steps after FIG. 3J in the first embodiment.
第5の実施形態を用いれば、マスク絶縁膜157の形成と、マスク絶縁膜157をエッチングする工程が不要となり、生産コストを安価にすることができる。第5の実施形態は、キャパシタ梁パターンのリソグラフィーパターン形成ができ、反射防止膜171のエッチングではメモリセルキャパシタの孔部の中に反射防止膜171の残膜を確保をし得る場合に実施可能である。
If the fifth embodiment is used, the process of forming the
〔第6の実施形態〕
第1〜5の実施形態では、メモリセル部の蓄積電極は、内壁に空隙を有するシリンダ型をしているが、第6の実施形態では、内壁部を蓄積電極導電膜155で埋め込んだ円柱型電極を用いるキャパシタの形成方法を示す。第6の実施形態に係る半導体装置の製造方法について、図8A〜8Bを用いて説明する。なお、これらの図は、一製造工程におけるメモリセルの構造を示す、図1CのLX13a−LX13bの垂直断面図である。
[Sixth Embodiment]
In the first to fifth embodiments, the storage electrode of the memory cell portion has a cylinder shape having a gap on the inner wall, but in the sixth embodiment, a cylindrical shape in which the inner wall portion is embedded with the storage electrode
(図8Aに示す構造を形成する工程)
第1の実施形態における図3A〜3Bの工程、及び図3Cの工程のおける蓄積電極導電膜155を形成する工程まで行う。ただし、蓄積電極導電膜155の成長では、例えばTiN膜を60nm成長させて、メモリセル開口部を埋め込む。その後、第1の実施形態と同様にマスク絶縁膜157を形成する。
(Step of forming the structure shown in FIG. 8A)
3A to 3B in the first embodiment and the process of forming the storage electrode
(図8Bに示す構造を形成する工程)
第1の実施形態における図3D〜3Kと同じ工程を行う。
(Step of forming the structure shown in FIG. 8B)
The same steps as those in FIGS. 3D to 3K in the first embodiment are performed.
(その後の工程)
第1の実施形態における図3L以降の工程を経て、DRAMが完成する。
(Subsequent steps)
The DRAM is completed through the steps after FIG. 3L in the first embodiment.
メモリセルサイズの縮小を進めた場合、内壁にできる空隙部分が小さくなり、容量として殆ど寄与しなくなる。又は、蓄積電極導電膜で埋め込まれ空隙ができなくなる。このような場合、第6の実施形態のように外壁のみを利用する構造が用いられる。例えば、メモリセルキャパシタ孔の開口幅が50nmまで縮小した場合、蓄積電極導電膜を、第1の実施形態と同じ膜厚TiN膜30nmを形成すると、メモリセルキャパシタ孔の内壁が導電膜で埋め込まれて、外壁のみを利用する円柱型キャパシタが形成される。 When the memory cell size is further reduced, the gap portion formed on the inner wall becomes smaller and hardly contributes to the capacity. Alternatively, it is buried with the storage electrode conductive film, and voids cannot be formed. In such a case, a structure using only the outer wall as in the sixth embodiment is used. For example, when the opening width of the memory cell capacitor hole is reduced to 50 nm, the inner wall of the memory cell capacitor hole is embedded with the conductive film when the storage electrode conductive film is formed with the same thickness of the TiN film 30 nm as in the first embodiment. Thus, a cylindrical capacitor that uses only the outer wall is formed.
〔第7の実施形態〕
第1〜6の実施形態では、蓄積電極導電膜155の外壁を露出するエッチング工程でメモリセル部のみキャパシタ層間膜150をウエットエッチングにより除去していた。第7の実施形態では、メモリセルから見てガードリングの外側の領域もエッチングする場合を示す。第7の実施形態に係る半導体装置の製造方法について、図9A〜9Bを用いて説明する。なお、図9Aは、一製造工程におけるメモリセルの構造を示す、図1CのLX13a−LX13bの垂直断面図であり、図9Bは、メモリセルの完成構造図であり、図1Aに相当する垂直断面図である。
[Seventh Embodiment]
In the first to sixth embodiments, the
(図9Aに示す構造を形成する工程)
第1の実施形態における図3Eの工程まで行う。ただし、第7の実施形態では、メモリセル内の支持体のパターンと、ガードリング162、リソグラフィーマーク163を覆うパターンを形成し、その間の中間領域にはマスクパターンを形成しない。
(Step of forming the structure shown in FIG. 9A)
The steps up to the step of FIG. 3E in the first embodiment are performed. However, in the seventh embodiment, a support pattern in the memory cell and a pattern that covers the
(図9Bに示す構造を形成する工程)
第1の実施形態における図3F以降の工程を経て、DRAMが完成する。
(Step of forming the structure shown in FIG. 9B)
The DRAM is completed through the steps after FIG. 3F in the first embodiment.
メモリセルアレイの周りを囲むガードリングを形成しているが、プレート電極上の層間膜の平坦化工程において、メモリセルキャパシタの角が露出しないようにするために残配置されている。この問題がなければガードリングは削除してもよい。 A guard ring surrounding the memory cell array is formed, but is left behind in order to prevent the corners of the memory cell capacitor from being exposed in the step of planarizing the interlayer film on the plate electrode. If there is no problem, the guard ring may be deleted.
キャパシタ層間膜のウエットエッチングの工程で、周辺部もエッチングすることにより、周辺部の層間膜の基板からの高さを低くすることができる。こうすることにより、スルーホール190の形成のエッチングが容易になり、かつ、スルーホールの電気的接続が容易になるという利点を持つ。この場合、メモリセル部とその周辺部に段差が形成され、配線の形成が難しくなるので、配線パターン加工に余裕がある場合に用いることができる。
In the wet etching process of the capacitor interlayer, the peripheral portion is also etched, so that the height of the interlayer film in the peripheral portion from the substrate can be lowered. By doing so, there is an advantage that etching for forming the through
〔第8の実施形態〕
第1〜7の実施形態では、メモリセルの蓄積電極を支えるキャパシタ梁を形成していたが、キャパシタの強度に問題がない場合にはキャパシタ梁を形成しない構造を用いることが可能である。第8の実施形態では、この構造を製造する方法を示す。この方法では、支持体梁のマスクパターンを形成するリソグラフィー工程で、キャパシタ梁を形成せずメモリセル領域を開口するパターンが用いられる。第8の実施形態に係る半導体装置の製造方法について、図10A〜10Cを用いて説明する。なお、これらの図は、一製造工程におけるメモリセルの構造を示す、図1CのLX13a−LX13bの垂直断面図である。
[Eighth Embodiment]
In the first to seventh embodiments, the capacitor beam that supports the storage electrode of the memory cell is formed. However, when there is no problem in the strength of the capacitor, a structure in which the capacitor beam is not formed can be used. In an eighth embodiment, a method for manufacturing this structure is shown. In this method, a pattern that opens a memory cell region without forming a capacitor beam is used in a lithography process for forming a mask pattern of a support beam. A method for manufacturing a semiconductor device according to the eighth embodiment will be described with reference to FIGS. These drawings are vertical cross-sectional views of LX13a-LX13b in FIG. 1C showing the structure of the memory cell in one manufacturing process.
(図10Aに示す構造を形成する工程)
第1の実施形態における図3Eの工程を行う。ただし、メモリセル内のキャパシタ梁のパターンが形成されていない。
(Step of forming the structure shown in FIG. 10A)
The process of FIG. 3E in the first embodiment is performed. However, the pattern of the capacitor beam in the memory cell is not formed.
(図10Bに示す構造を形成する工程)
第1の実施形態における図3Fの工程と同様に、フォトレジスト膜172及び反射防止膜171をドライエッチングによりエッチングして、キャパシタ層間膜150上のフォトレジスト膜172及び反射防止膜171を除去し、リソグラフィーマーク163内にフォトレジスト膜172及び反射防止膜171を残す。その後、第1の実施形態における図3G〜3Iの工程と同様に、キャパシタ層間膜150上のマスク絶縁膜157、蓄積電極導電膜155、キャパシタ梁絶縁膜151、及びマスク絶縁膜157をエッチングする。
(Step of forming the structure shown in FIG. 10B)
Similar to the process of FIG. 3F in the first embodiment, the
(図10Cに示す構造を形成する工程)
第1の実施形態における図3J〜3Kの工程と同様にして、メモリセルキャパシタ161の蓄積電極導電膜155の外壁が露出される。
(Step of forming the structure shown in FIG. 10C)
The outer wall of the storage electrode
キャパシタ梁の形成では、F値程度のリソグラフィーを用いる必要があるが、梁を形成しない場合、この微細なリソグラフィー工程は不要となり、安価な生産工程でできる。 In the formation of the capacitor beam, it is necessary to use lithography of about F value. However, when the beam is not formed, this fine lithography process becomes unnecessary and can be performed at an inexpensive production process.
〔その他の実施形態〕
第1〜8の実施形態では、DRAMのシリンダキャパシタに適用する例を説明したが、この適用例に限定されず、シリンダキャパシタと同様の構造を持ち、大きさの異なる開口幅を有する電極を備える半導体装置に適用可能である。
[Other Embodiments]
In the first to eighth embodiments, the example applied to the cylinder capacitor of the DRAM has been described. However, the present invention is not limited to this application example, and includes an electrode having the same structure as the cylinder capacitor and having different opening widths. It can be applied to a semiconductor device.
第1〜8の実施形態では、大キャパシタパターンの底部保護膜として、反射防止膜及びフォトレジスト膜を用いているが、マスク絶縁膜を埋め込んでも良い。この際、マスク絶縁膜は、ノンドープトシリコン酸化膜の他に、BPSG膜、SOG膜などを適用しても良い。第1〜8の実施形態では、シリンダ層間膜にシリコン酸化膜を用いているが、これに限定されず、BPSG膜、SOG膜などの絶縁膜であれば用いることが可能である。 In the first to eighth embodiments, the antireflection film and the photoresist film are used as the bottom protective film of the large capacitor pattern, but a mask insulating film may be embedded. At this time, a BPSG film, an SOG film, or the like may be applied as the mask insulating film in addition to the non-doped silicon oxide film. In the first to eighth embodiments, a silicon oxide film is used as the cylinder interlayer film, but the present invention is not limited to this, and any insulating film such as a BPSG film or an SOG film can be used.
第1〜8の実施形態では、キャパシタ梁絶縁膜としてシリコン窒化膜を用いているが、フッ酸でシリンダ層間膜をエッチングする際に選択比がとれる材料であれば用いることが可能であり、タンタル酸化膜、アルミナなども適用である。また、第1〜8の実施形態では、キャパシタ梁絶縁膜としてシリコン窒化膜を用い、シリンダ層間膜にシリコン酸化膜を用い、下部電極にTiN膜を用い、シリンダ酸化膜のエッチングをフッ酸を用いて行っているが、これら材料やエッチング方法に限定されず、シリンダ層間膜に対してキャパシタ梁絶縁膜及び下部電極材料が高いエッチング選択比を示す材料、エッチング条件を用いることが可能である。 In the first to eighth embodiments, a silicon nitride film is used as the capacitor beam insulating film. However, any material can be used as long as it has a selectivity when the cylinder interlayer film is etched with hydrofluoric acid. Oxide films, alumina, etc. are also applicable. In the first to eighth embodiments, a silicon nitride film is used as the capacitor beam insulating film, a silicon oxide film is used for the cylinder interlayer film, a TiN film is used for the lower electrode, and the cylinder oxide film is etched using hydrofluoric acid. However, the present invention is not limited to these materials and etching methods, and it is possible to use materials and etching conditions in which the capacitor beam insulating film and the lower electrode material exhibit a high etching selectivity with respect to the cylinder interlayer film.
13 半導体チップ
14 メモリセルアレイ
15 アレイ回路
16 周辺回路
17 スクライブ線
18 素子領域
101 半導体基板
102 素子分離領域
103 素子形成領域
104 ゲート絶縁膜
105 ゲート電極
107 シリコン窒化膜マスク
108 シリコン窒化膜サイドウォール
110 ソース・ドレイン拡散層
111 メモリセルトランジスタ
112 周辺トランジスタ
120 ゲート上層間膜
122 セルコンタクトプラグ
130 セルコンタクトプラグ上層間膜
131 ビット線コンタクト
132 ビット線
140 ビット線上層間膜
141 キャパシタコンタクトプラグ
142 ストッパ絶縁膜
150 キャパシタ層間膜
151 キャパシタ梁絶縁膜
152 反射防止膜
153 フォトレジスト膜
154 孔部
155 蓄積電極導電膜
157 マスク絶縁膜
161 メモリセルキャパシタ
162 ガードリング
163 リソグラフィーマーク
164 第2リソグラフィーマーク
165 メモリセル領域
166 周辺領域
171 反射防止膜
172 フォトレジスト膜
181 容量絶縁膜
182 プレート電極
183 プレート電極上層間膜
190 スルーホール
191 TiN膜
192 AlCu配線
193 配線上層間膜
13
Claims (21)
前記層間膜に、第1開口幅を有する第1溝と、前記第1開口幅より広い第2開口幅を有する第2溝とを形成する溝形成工程と、
前記層間膜の上面上並びに前記第1溝及び前記第2溝の側面上及び底面上に、導電膜を形成する導電膜形成工程と、
前記導電膜をエッチングして、前記層間膜の上面上に形成された前記導電膜を除去すると共に、前記第1溝及び前記第2溝の側面上及び底面上に形成された前記導電膜を残すことで、前記第1溝の側面上及び底面上にかけて連続する導電膜から成る第1導電体と、前記第2溝の側面上及び底面上にかけて連続する導電膜から成る第2導電体とを形成する導電膜エッチング工程と
を有することを特徴とする半導体装置の製造方法。 An interlayer film forming step of forming an interlayer film on a semiconductor substrate having a main surface;
A groove forming step of forming, in the interlayer film, a first groove having a first opening width and a second groove having a second opening width wider than the first opening width;
A conductive film forming step of forming a conductive film on the upper surface of the interlayer film and on the side surface and the bottom surface of the first groove and the second groove;
The conductive film is etched to remove the conductive film formed on the upper surface of the interlayer film, and leave the conductive film formed on the side and bottom surfaces of the first and second grooves. Thus, a first conductor made of a conductive film continuous on the side surface and the bottom surface of the first groove and a second conductor made of a conductive film continuous on the side surface and the bottom surface of the second groove are formed. A method of manufacturing a semiconductor device, comprising: a conductive film etching step.
前記第1開口幅及び前記第2開口幅は、前記主面に対して平行な平面で見て、それぞれ前記第1溝及び前記第2溝の縁に接する最大の内接円の直径であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The first opening width and the second opening width are the diameters of the largest inscribed circles in contact with the edges of the first groove and the second groove, respectively, when viewed in a plane parallel to the main surface. A method of manufacturing a semiconductor device.
前記導電膜形成工程と前記導電膜エッチング工程の間に、さらに、
前記導電膜上に、絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜をエッチングして、前記層間膜の上面上に形成された前記絶縁膜を除去すると共に、前記第2溝の底面上に形成された前記絶縁膜を残す絶縁膜埋め込みエッチング工程と、
を有することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
Between the conductive film forming step and the conductive film etching step,
An insulating film forming step of forming an insulating film on the conductive film;
Etching the insulating film to remove the insulating film formed on the upper surface of the interlayer film, and to leave an insulating film embedded etching process that leaves the insulating film formed on the bottom surface of the second groove;
A method for manufacturing a semiconductor device, comprising:
前記絶縁膜形成工程では、
前記第2溝の底面上に形成された前記絶縁膜が、前記層間膜の上面上に形成された前記絶縁膜より厚くなるように、前記絶縁膜を形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
In the insulating film forming step,
The semiconductor device is manufactured by forming the insulating film so that the insulating film formed on the bottom surface of the second groove is thicker than the insulating film formed on the top surface of the interlayer film. Method.
前記絶縁膜は、レジスト膜を含む膜であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3 or 4,
The method for manufacturing a semiconductor device, wherein the insulating film is a film including a resist film.
前記絶縁膜は、CVD法で成膜されたCVD絶縁膜を含む膜であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3 or 4,
The method of manufacturing a semiconductor device, wherein the insulating film is a film including a CVD insulating film formed by a CVD method.
前記CVD絶縁膜は、シリコン酸化膜であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 6,
The method of manufacturing a semiconductor device, wherein the CVD insulating film is a silicon oxide film.
前記シリコン酸化膜は、プラズマCVD法で成膜されたシリコン酸化膜であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 7,
The method of manufacturing a semiconductor device, wherein the silicon oxide film is a silicon oxide film formed by a plasma CVD method.
前記絶縁膜は、前記CVD絶縁膜とレジスト膜とを含む積層膜であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 6,
The method of manufacturing a semiconductor device, wherein the insulating film is a laminated film including the CVD insulating film and a resist film.
前記絶縁膜形成工程が、
前記導電膜上に、前記第1溝の上部が塞がるようにCVD絶縁膜を形成する工程と、
前記CVD絶縁膜上にレジスト膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 9,
The insulating film forming step includes
Forming a CVD insulating film on the conductive film so as to block an upper portion of the first groove;
And a step of forming a resist film on the CVD insulating film.
前記導電膜エッチング工程の後に、さらに、
前記絶縁膜を除去する絶縁膜除去工程と、
前記層間膜をエッチングして、前記第1導電体の外壁を露出する層間膜エッチング工程と、
前記第1導電体上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第2の導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 11. The method for manufacturing a semiconductor device according to claim 3, further comprising: after the conductive film etching step,
An insulating film removing step for removing the insulating film;
Etching the interlayer film to expose an outer wall of the first conductor; and
Forming a second insulating film on the first conductor;
Forming a second conductive film on the second insulating film;
A method for manufacturing a semiconductor device, comprising:
前記層間膜は、第1層間膜と、前記第1層間膜の上に形成されたキャップ膜との積層膜から成り、
前記第1溝及び前記第2溝は、前記キャップ膜を貫いて前記第1層間膜内に達するように形成されており、
前記絶縁膜形成工程の後に、さらに、
前記半導体基板の主面に対して平行な平面で見て前記第2溝の領域を覆っている前記絶縁膜のパターンを形成する絶縁膜パターン形成工程と、
前記パターンを前記導電膜に転写する導電膜パターン形成工程と
前記パターンを前記キャップ膜に転写するキャップ膜パターン形成工程と
とを有し、
前記絶縁膜埋め込みエッチング工程は、前記キャップ膜パターン形成工程の後に行われることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The interlayer film comprises a laminated film of a first interlayer film and a cap film formed on the first interlayer film,
The first groove and the second groove are formed to penetrate the cap film and reach the first interlayer film,
After the insulating film forming step,
An insulating film pattern forming step of forming a pattern of the insulating film covering the region of the second groove when viewed in a plane parallel to the main surface of the semiconductor substrate;
A conductive film pattern forming step of transferring the pattern to the conductive film and a cap film pattern forming step of transferring the pattern to the cap film;
The method of manufacturing a semiconductor device, wherein the insulating film embedding etching step is performed after the cap film pattern forming step.
前記パターンは、前記第1溝の上面の少なくとも一部分を覆っていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12,
The method of manufacturing a semiconductor device, wherein the pattern covers at least a part of an upper surface of the first groove.
前記導電膜エッチング工程の後に、さらに、
前記絶縁膜を除去する絶縁膜除去工程と、
前記キャップ膜及び前記第1導電体に対して選択比が高いエッチングにより前記第1層間膜をエッチングして、前記第1導電体の外壁を露出させる第1層間膜エッチング工程と、
前記第1導電体上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第2の導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12 or 13,
After the conductive film etching step,
An insulating film removing step for removing the insulating film;
A first interlayer film etching step of etching the first interlayer film by etching having a high selectivity with respect to the cap film and the first conductor to expose an outer wall of the first conductor;
Forming a second insulating film on the first conductor;
Forming a second conductive film on the second insulating film;
A method for manufacturing a semiconductor device, comprising:
前記第1導電体を下部電極とし、前記第2の絶縁膜を容量膜とし、前記第2の導電膜を上部電極とするキャパシタを形成することを特徴とする半導体装置の製造方法。 15. The method of manufacturing a semiconductor device according to claim 11, wherein a capacitor having the first conductor as a lower electrode, the second insulating film as a capacitor film, and the second conductive film as an upper electrode is formed. A method for manufacturing a semiconductor device.
前記導電膜形成工程では、前記第1溝の開口部の上部が前記導電膜で塞がるように、前記導電膜を形成することを特徴とする半導体装置の製造方法。 16. The method of manufacturing a semiconductor device according to claim 1, wherein in the conductive film forming step, the conductive film is formed so that an upper portion of the opening of the first groove is closed by the conductive film. A method of manufacturing a semiconductor device.
前記導電膜形成工程では、前記第1溝の側面上及び底面上に形成された前記導電膜の内側に溝が残り、前記溝の開口幅に対する高さであるアスペクト比が7以上となるように、前記導電膜を形成することを特徴とする半導体装置の製造方法。 16. The method of manufacturing a semiconductor device according to claim 1, wherein in the conductive film forming step, a groove remains inside the conductive film formed on a side surface and a bottom surface of the first groove, and the groove A method of manufacturing a semiconductor device, wherein the conductive film is formed so that an aspect ratio, which is a height with respect to the opening width, is 7 or more.
前記半導体基板上に形成され、前記主面に対して平行な方向に第1幅を有し、前記主面に対して垂直方向に延在する第1側壁部と前記主面に対して平行方向に延在する第1底面部とを有し、前記第1側壁部から前記第1底面部にかけて連続して形成された導電膜から成る第1導電体と、
前記半導体基板上に形成され、前記主面に対して平行な方向に第1幅よりも広い第2幅を有し、前記主面に対して垂直方向に延在する第2側壁部と前記主面に対して平行方向に延在する第2底面部とを有し、前記第2側壁部から前記第2底面部にかけて連続して形成された導電膜から成る第2導電体と
を有することを特徴とする半導体装置。 A semiconductor substrate having a main surface;
A first side wall formed on the semiconductor substrate, having a first width in a direction parallel to the main surface and extending in a direction perpendicular to the main surface, and a direction parallel to the main surface A first conductor made of a conductive film continuously formed from the first side wall portion to the first bottom surface portion;
A second side wall portion formed on the semiconductor substrate, having a second width wider than the first width in a direction parallel to the main surface, and extending in a direction perpendicular to the main surface, and the main surface A second bottom surface portion extending in a direction parallel to the surface, and a second conductor made of a conductive film continuously formed from the second side wall portion to the second bottom surface portion. A featured semiconductor device.
前記第1幅及び前記第2幅は、前記主面に対して平行な平面で見て、それぞれ前記第1導電体及び前記第2導電体の外周の縁に接する最大の内接円の直径であることを特徴とする半導体装置。 The semiconductor device according to claim 18.
The first width and the second width are the diameters of the largest inscribed circles in contact with the outer peripheral edges of the first conductor and the second conductor, respectively, when viewed in a plane parallel to the main surface. There is a semiconductor device.
前記第2側壁部に形成されている導電膜の厚さが、前記第2底面部に形成されている導電体の厚さと同じであることを特徴とする半導体装置。 The semiconductor device according to claim 18 or 19,
The thickness of the electrically conductive film formed in the said 2nd side wall part is the same as the thickness of the conductor formed in the said 2nd bottom face part, The semiconductor device characterized by the above-mentioned.
前記第1導電体の側壁部を覆う第2の絶縁膜と、
前記第2の絶縁膜の上に形成された第2の導電膜と、
を有することを特徴とする半導体装置。 The semiconductor device according to any one of claims 18 to 20,
A second insulating film covering a side wall portion of the first conductor;
A second conductive film formed on the second insulating film;
A semiconductor device comprising:
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---|---|---|---|
JP2009093849A JP2010245374A (en) | 2009-04-08 | 2009-04-08 | Semiconductor device and method of manufacturing the same |
US12/662,189 US20100258907A1 (en) | 2009-04-08 | 2010-04-05 | Semiconductor device and method of manufacturing the same |
US13/914,572 US20130270677A1 (en) | 2009-04-08 | 2013-06-10 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009093849A JP2010245374A (en) | 2009-04-08 | 2009-04-08 | Semiconductor device and method of manufacturing the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010245374A true JP2010245374A (en) | 2010-10-28 |
Family
ID=42933713
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009093849A Pending JP2010245374A (en) | 2009-04-08 | 2009-04-08 | Semiconductor device and method of manufacturing the same |
Country Status (2)
Country | Link |
---|---|
US (2) | US20100258907A1 (en) |
JP (1) | JP2010245374A (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102499041B1 (en) * | 2019-01-10 | 2023-02-14 | 삼성전자주식회사 | Method of forming semiconductor device |
CN111916397A (en) | 2020-08-20 | 2020-11-10 | 福建省晋华集成电路有限公司 | Semiconductor device preparation method and semiconductor device |
US11469140B2 (en) * | 2020-08-25 | 2022-10-11 | Nanya Technology Corporation | Semiconductor device having a landing pad with spacers and method for fabricating the same |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2755243B2 (en) * | 1996-01-23 | 1998-05-20 | 日本電気株式会社 | Semiconductor memory device and method of manufacturing the same |
JP4056588B2 (en) * | 1996-11-06 | 2008-03-05 | 富士通株式会社 | Semiconductor device and manufacturing method thereof |
KR100338775B1 (en) * | 2000-06-20 | 2002-05-31 | 윤종용 | Contact structure in semiconductor device including DRAM and forming method thereof |
JP4060572B2 (en) * | 2001-11-06 | 2008-03-12 | 株式会社東芝 | Semiconductor memory device and manufacturing method thereof |
JP2003179163A (en) * | 2001-12-13 | 2003-06-27 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method therefor |
KR100456554B1 (en) * | 2002-01-04 | 2004-11-09 | 삼성전자주식회사 | Capacitor Of Semiconductor Device And Method Of Forming The Same |
JP4047631B2 (en) * | 2002-05-28 | 2008-02-13 | エルピーダメモリ株式会社 | Semiconductor integrated circuit device having crown-structured capacitor and manufacturing method thereof |
US6884692B2 (en) * | 2002-08-29 | 2005-04-26 | Micron Technology, Inc. | Method for forming conductive material in opening and structures regarding same |
US7125781B2 (en) * | 2003-09-04 | 2006-10-24 | Micron Technology, Inc. | Methods of forming capacitor devices |
KR20050057732A (en) * | 2003-12-10 | 2005-06-16 | 삼성전자주식회사 | Method for manufacturing a capacitor having enhanced capacitance, and method for manufacturing a semiconductor device using the same |
KR100568733B1 (en) * | 2004-02-10 | 2006-04-07 | 삼성전자주식회사 | Capacitor having enhanced structural stability, Method of manufacturing the capacitor, Semiconductor device having the capacitor, and Method of manufacturing the semiconductor device |
JP4543378B2 (en) * | 2004-11-15 | 2010-09-15 | エルピーダメモリ株式会社 | Manufacturing method of semiconductor device |
US7226845B2 (en) * | 2005-08-30 | 2007-06-05 | Micron Technology, Inc. | Semiconductor constructions, and methods of forming capacitor devices |
US20070207622A1 (en) * | 2006-02-23 | 2007-09-06 | Micron Technology, Inc. | Highly selective doped oxide etchant |
US7666797B2 (en) * | 2006-08-17 | 2010-02-23 | Micron Technology, Inc. | Methods for forming semiconductor constructions, and methods for selectively etching silicon nitride relative to conductive material |
US7682924B2 (en) * | 2007-08-13 | 2010-03-23 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
US8388851B2 (en) * | 2008-01-08 | 2013-03-05 | Micron Technology, Inc. | Capacitor forming methods |
JP2009253208A (en) * | 2008-04-10 | 2009-10-29 | Elpida Memory Inc | Semiconductor memory device and method of manufacturing the same |
-
2009
- 2009-04-08 JP JP2009093849A patent/JP2010245374A/en active Pending
-
2010
- 2010-04-05 US US12/662,189 patent/US20100258907A1/en not_active Abandoned
-
2013
- 2013-06-10 US US13/914,572 patent/US20130270677A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20130270677A1 (en) | 2013-10-17 |
US20100258907A1 (en) | 2010-10-14 |
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