KR101156244B1 - 직류-직류 변환기 - Google Patents

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Abstract

직류-직류 변환 장치가 개시된다. 파워 트랜지스터부는 소스 단자에 전원으로부터 공급되는 제1공급 전압이 인가되고, 게이트 단자에 제1구동 전압이 인가되는 제1PMOS 트랜지스터와, 소스 단자가 제1PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자에 제1바이어스 전압이 인가되는 제2PMOS 트랜지스터와, 드레인 단자가 제2PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자에 제2바이어스 전압이 인가되는 제1NMOS 트랜지스터와, 드레인 단자와 소스 단자가 각각 제1NMOS 트랜지스터의 소스 단자와 접지 단자에 연결되고, 게이트 단자에 제2구동 전압이 인가되는 제2NMOS 트랜지스터로 이루어진다. 제1바이어스 전압 생성부와 제2바이어스 전압 생성부는 각각 제1공급 전압을 인가받아 제1공급 전압보다 낮은 제1레벨 바이어스 전압과 제2레벨 바이어스 전압을 출력한다. 스위치부는 제1공급 전압이 사전에 설정된 제1기준 전압보다 높으면 제1레벨 바이어스 전압과 제2레벨 바이어스 전압을 각각 제1바이어스 전압과 제2바이어스 전압으로 제공하고, 제1공급 전압이 제1기준 전압보다 낮으면 접지 전압과 제1공급 전압을 각각 제1바이어스 전압과 제2바이어스 전압으로 제공한다. 본 발명에 따르면, 파워 트랜지스터에 가해지는 바이어스 전압을 공급 전압의 상태에 따라 최적화시킴으로써, 직류-직류 변환 장치의 효율 제한 및 최대 공급 전류 제한의 문제를 해결할 수 있다.

Description

직류-직류 변환기{DC-DC Converter}
본 발명은 직류-직류 변환 장치에 관한 것으로, 보다 상세하게는 고전압 버크(buck) 직류-직류 변환 장치에 관한 것이다.
최근 CMOS 공정의 발달로 인해 소형의 트랜지스터를 구현할 수 있게 되었으며, 이로 인해 보다 많은 기능의 회로를 집적할 수 있을 뿐 아니라 저전력 및 고속동작이 가능해 졌다. 일반적으로 트랜지스터를 소형화하면, 게이트 산화층(gate oxide layer)의 두께도 동시에 작아지게 된다. 이 때 작아진 게이트 산화층의 두께로 인해 트랜지스터의 최대 공급 전압 또한 낮아지게 된다. 최근 많이 사용하고 있는 0.13~0.35㎛ CMOS 공정의 최대 공급 전압은 3.3V이며, 잡음 및 기타 오동작으로 인한 신뢰성 문제를 위해 3.6V까지 허용하고 있다. 그러나 이러한 공정을 이용해 생산한 트랜지스터의 전원으로 모바일(mobile) 시스템에서 많이 사용하는 공급 전압이 2.7~4.2V인 리튬-이온 전지를 사용하면, 높은 공급 전압으로 인해 트랜지스터를 안정적인 영역에서 동작시킬 수 없게 된다. 따라서 리튬-이온 전지의 전압을 직접 이용해 특정 전압을 발생시키는 DC-DC 변환기 회로는 높은 전압에서도 트랜지스터가 안정적으로 동작할 수 있도록 추가적인 공정을 적용하거나 서로 다른 공정을 이용해 칩을 분리하여 시스템을 설계하여야 하는 문제가 있다. 그러나 추가적인 공정을 적용하거나 서로 다른 공정을 이용해 칩을 분리하면, 제조 비용, 전체 시스템의 면적, 시스템의 효율 등과 같은 문제들로 인해 모바일 시스템을 최적화할 수 없게 된다.
최근 PCB상의 다양한 기능의 칩을 포함하며, 외부 수동 소자 및 능동 소자를 줄이거나 온 칩(On-chip)화하기 위해 초소형 모바일 장치들을 위한 연구가 많이 진행되고 있다. 따라서 온 칩화를 위해 동일한 공정을 사용하되 추가 공정을 사용하지 않고, 회로 설계 기술을 이용해 낮아진 트랜지스터의 최대 공급 전압 문제를 극복하는 기술이 필요하다.
도 1은 종래의 고전압 직류-직류 변환기의 구성을 도시한 도면이다. 도 1을 참조하면, PMOS 트랜지스터 P1과 NMOS 트랜지스터 N1, 그리고 내부 컨트롤러 회로의 트랜지스터는 높은 전압에서도 안정적으로 동작할 수 있도록 추가 공정을 이용한 트랜지스터이다. 그러나 도 1에 도시된 종래의 고전압 직류-직류 변환기는 면적 및 비용 문제로 인해 효율적이지 못하다.
한편 도 2에는 도 1에 도시된 종래의 고전압 직류-직류 변환기가 갖는 문제점을 해결하기 위해 회로 설계 기술을 이용한 다른 종래의 고전압 직류-직류 변환기의 구성이 도시되어 있다. 도 2를 참조하면, 스택 구조의 파워 트랜지스터(P3, P4, N3, N4)들을 이용해 각각의 트랜지스터에 인가되는 전압이 최대 공급 전압을 넘지 않게 하였다. 이 때 내부 컨트롤러 회로에는 공급 전압(VDDH)을 직접적으로 인가하지 않고 내부 전압 레귤레이터(voltage regulator)를 사용하여 공급 전 압(VDDH)을 최대 공급 전압보다 낮은 전압으로 변환시켜 제공한다. 따라서 추가 공정없이도 회로 설계 기술을 이용함으로써 트랜지스터의 신뢰성 문제를 해결할 수 있다. 그러나 도 2에 도시된 종래의 고전압 직류-직류 변환기는 다음과 같은 문제를 가지고 있다.
도 3은 도 2에 도시된 종래의 고전압 직류-직류 변환기의 상세한 회로구성을 도시한 도면이다. 도 3을 참조하면, 파워 트랜지스터(N2, N3, P2, P3)는 스택 구조를 이용해 게이트, 소스 및 드레인 사이의 전압차가 공정에서 허용하는 최대 전압을 넘지 않는 구조를 가지고 있다. 도 3에 도시된 고전압 직류-직류 변환기는 공급 전압의 절반에 해당하는 중간 공급 전압 VDDH/2를 생성한다. 이 때 생성된 중간 공급 전압은 클래스 B 타입의 전압 평형기(voltage regulator)(310)를 통해 제1파워 트랜지스터(N3)와 제2파워 트랜지스터(P3)에 일정한 바이어스 전압으로 인가됨과 동시에 제3파워 트랜지스터(N2)와 제4파워 트랜지스터(P2)를 구동하기 위한 게이트 드라이브의 공급 전압으로 사용된다. 또한 전압 평형기(310)를 거친 중간 공급 전압 Vm은 직류-직류 변환기의 PWM(Pulse Width Modulation)/PFM(Pulse Frequency Modulation) 동작을 위한 컨트롤러의 공급 전압으로도 사용된다. 여기서 PWM은 큰 부하 시스템을 위한 직류-직류 변환기의 동작 모드이며, PFM은 직류-직류 변환기가 대기 상태에 있을 경우에 스위칭 손실을 줄여 작은 부하에서도 효율을 높이기 위한 동작 모드이다.
그러나 도 3에 도시된 구조를 갖는 종래의 고전압 직류-직류 변환기는 공급 전압(VDDH)이 낮아 질 경우에 전압 평형기(310)를 거친 중간 공급 전압(VDDH/2 = Vm) 또한 낮아 지게 된다. 이 때 중간 공급 전압 Vm의 감소 기울기는 공급 전압(VDDH) 전압이 감소하는 기울기의 1/2과 같게 된다. 도 4에는 이와 같은 공급 전압(VDDH)과 중간 공급 전압(VDDH/2)의 감소특성이 도시되어 있다. 도 4를 참조하면, 공급 전압(VDDH)이 -1의 기울기를 가지고 감소할 경우, 중간 공급 전압(VDDH/2)은 -1/2의 기울기를 가지고 감소하게 된다. 이러한 현상은 일반적으로 저항을 이용해 회로를 설계하거나 두 개의 동일한 인버터를 이용해 회로를 설계할 경우 나타나게 된다. 따라서 공급 전압이 낮아 질 경우에 두 개의 PMOS 파워 트랜지스터(P2, P3)가 턴 온(turn on)되는 구간에서 게이트와 소스 사이의 전압 차가 작아지며, 결과적으로 PMOS 트랜지스터의 온 저항(Ron)을 증가시켜 전도 손실(conduction loss)이 증가된다. 그리고 동일한 원리로 인해 NMOS 트랜지스터 또한 전도 손실이 증가하게 된다.
예를 들어 공급 전압 VDDH=5.5V, 중간 공급 전압 Vm=2.75V라고 가정하면, 제4파워 트랜지스터(P2)의 소스와 게이트 사이의 전압 차이는 2.75V이다. 그러나 공급 전압이 2.5V로 감소될 경우에 중간 공급 전압은 1.25V로 감소되어 제4파워 트랜지스터(P2)의 소스와 게이트 사이의 전압 차이는 1.25V가 된다. 따라서 공급 전압이 3V만큼 감소되면, 중간 공급 전압은 그 절반인 1.5V만큼 감소된다. 이 때 온 저항(Ron)은 다음의 수학식과 같이 표현된다.
Figure 112009049733133-pat00001
여기서 μp는 PMOS 트랜지스터의 이동도, COX는 단위면적당 게이트 산화층의 정전용량(oxide capacitance), W와 L은 PMOS 트랜지스터의 폭과 길이, VSG는 PMOS 트랜지스터의 소스와 게이트 사이의 전압차, 그리고, Vth는 임계 전압이다.
수학식 1에서 알 수 있는 바와 같이, PMOS 트랜지스터의 소스와 게이트 사이의 전압차가 감소되면, 온 저항은 크게 증가하게 된다. 따라서 도 3에 도시된 구조의 직류-직류 변환기는 증가된 온 저항으로 인해 전도 손실이 증가하여 전체적인 변환기의 효율이 낮아지며, 나아가 변환기의 최대 공급 전류가 제한되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 공급 전압이 작아질 때 온 저항이 증가되는 현상을 방지하여 전체적인 효율감소를 방지하고 최대 공급 전류의 제한문제를 해결할 수 있는 직류-직류 변환 장치를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 직류-직류 변환 장치는, 소스 단자에 전원으로부터 공급되는 제1공급 전압이 인가되고, 게이트 단자에 제1구동 전압이 인가되는 제1PMOS 트랜지스터와, 소스 단자가 상기 제1PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자에 제1바이어스 전압이 인가되는 제2PMOS 트랜지스터와, 드레인 단자가 상기 제2PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자에 제2바이어스 전압이 인가되는 제1NMOS 트랜지스터와, 드레인 단자와 소스 단자가 각각 상기 제1NMOS 트랜지스터의 소스 단자와 접지 단자에 연결되고, 게이트 단자에 제2구동 전압이 인가되는 제2NMOS 트랜지스터로 이루어진 파워 트랜지스터부; 상기 제1공급 전압을 인가받아 상기 제1공급 전압보다 낮은 제1레벨 바이어스 전압을 출력하는 제1바이어스 전압 생성부; 상기 제1공급 전압을 인가받아 상기 제1공급 전압보다 낮은 제2레벨 바이어스 전압을 출력하는 제2바이어스 전압 생성부; 및 상기 제1공급 전압이 사전에 설정된 제1기준 전압보다 높으면 상기 제1레벨 바이어스 전압과 상기 제2레벨 바이어스 전압을 각각 상기 제1바이어스 전압과 상기 제2바이어스 전압으로 제공하고, 상기 제1공급 전압이 상기 제 1기준 전압보다 낮으면 접지 전압과 상기 제1공급 전압을 각각 상기 제1바이어스 전압과 상기 제2바이어스 전압으로 제공하는 스위치부;를 구비한다.
본 발명에 따른 직류-직류 변환 장치에 의하면, PWM/PFM 제어기에 공급되는 전원과 파워 트랜지스터를 구동하기 위한 전원을 분리함으로써, 큰 스위칭 잡음으로 인한 문제가 해결되어 PWM/PFM 제어기를 안정적으로 구동시킬 수 있다. 또한 공급 전압이 낮아지는 경우에도 온 저항의 증가를 방지함으로써, 전도 손실을 감소시켜 전체적인 장치의 효율을 높일 수 있을 뿐만 아니라 최대 공급 전류 제한 문제를 완화시킬 수 있다.
이하에서 첨부된 도면들을 참조하여 본 발명에 따른 직류-직류 변환 장치의 바람직한 실시예에 대해 상세하게 설명한다.
도 5는 본 발명에 따른 직류-직류 변환 장치에 대한 바람직한 실시예의 구성을 도시한 도면이다.
도 5를 참조하면, 본 발명에 따른 직류-직류 변환 장치는 부가전원 생성부(510), PWM/PFM 제어부(520), 파워 트랜지스터 구동 제어부(530), 파워 트랜지스터부(540) 및 전원 출력부(550)를 구비한다. 이 때 부가전원 생성부(510), PWM/PFM 제어부(520), 파워 트랜지스터 구동 제어부(530) 및 파워 트랜지스터부(540)는 온 칩으로 구현되며, 전원 출력부(550)는 칩 외부에 위치한다.
부가전원 생성부(510)는 제1공급 전압(VDDH)을 인가받아 제1공급 전압보다 낮은 제2공급 전압(VDDL)을 생성한다. 이러한 부가전원 생성부(510)는 제1저항(R1), 제2저항(R2), 제3PMOS 트랜지스터(P3), 제4PMOS 트랜지스터(P4), 제3저항(R3), 제4저항(R4), 증폭기(512), 제1커패시터(C1) 및 제2커패시터(C2)로 이루어진다. 제1저항(R1)의 일단에는 제1공급 전압(VDDH)이 인가되며, 타단은 제2저항(R2)에 연결된다. 제2저항(R2)의 타단은 접지에 연결된다. 제3PMOS 트랜지스터(P3)의 소스 단자에는 제1공급 전압(VDDH)이 인가되고, 드레인 단자는 제4PMOS 트랜지스터(P4)의 소스 단자에 연결된다. 제4PMOS 트랜지스터의 드레인 단자는 제3저항(R3)의 일단에 연결된다. 제3저항(R3)의 타단은 제4저항(R4)의 일단에 연결되며, 제4저항(R4)의 타단은 접지에 연결된다. 증폭기(512)의 비반전단자에는 제3저항(R3)과 제4저항(R4)의 접점 전압이 인가되고, 반전단자에는 밴드갭 기준 전압 생성부(514)가 생성한 밴드갭 기준 전압이 인가된다. 또한 증폭기(512)의 출력단자는 제3PMOS 트랜지스터(P3)의 게이트 단자에 연결된다. 제1커패시터(C1)의 일단은 증폭기(512)의 출력단자에 연결되고, 타단은 제4PMOS 트랜지스터(P4)의 드레인 단자와 제3저항(R3)의 공통 접점에 연결된다. 그리고 제2커패시터(C2)의 일단은 제4PMOS 트랜지스터(P4)의 드레인 단자와 제3저항(R3)의 공통 접점에 연결되고, 타단은 접지에 연결된다. 제2커패시터(C2)는 부가전원 생성부(510)로부터 출력되는 제2공급 전압(VDDL)의 리플을 제거하는 역할을 수행한다. 이와 같은 구조를 갖는 부가전원 공급부(510)는 제3저항(R3)의 일단과 제4PMOS 트랜지스터(P4)의 드레인 단자 사이에 가해지는 전압을 제2공급 전압(VDDL)으로 출력하게 된다. 본 발명의 바람직한 실시예에서 제2공급 전압(VDDL)은 1.9V로 설정된다.
상술한 바와 같은 구조를 갖는 부가전원 생성부(510)는 생성한 제2공급 전압(VDDL)을 PWM/PFM 제어부(520)에 제공한다. 부가전원 생성부(510)에 인가되는 제1공급 전압(VDDH)은 배터리 또는 외부의 전원으로부터 제공된다. 이러한 부가전원 생성부(510)에 의해 PWM/PFM 제어부(520)로 제공되는 제2공급 전압(VDDL)은 파워 트랜지스터부(540)를 구성하는 파워 트랜지스터들(P1, P2, N1, N2)을 구동하기 위한 전압과는 분리되며, 이로 인해 파워 트랜지스터들(P1, P2, N1, N2)을 구동할 때 발생하는 큰 스위칭 노이즈로 인한 문제가 해결된다.
PWM/PFM 제어부(520)는 제2공급 전압(VDDL)을 공급받아 파워 트랜지스터 구동 제어부(530)에 제1구동 전압(PDRIVE)과 제2구동 전압(NDRIVE)을 제어하기 위한 제어신호를 출력한다. 이러한 PWM/PFM 제어부(520)의 구성 및 동작은 본 발명이 속하는 기술분야에서 널리 알려진 사항이므로 상세한 설명은 생략한다.
파워 트랜지스터 구동 제어부(530)는 PWM/PFM 제어부(520)로부터 입력되는 제어신호에 기초하여 파워 트랜지스터부(540)의 제1PMOS 트랜지스터(P1)과 제2NMOS 트랜지스터(N2) 각각을 위한 제1구동 신호(PD)와 제2구동 신호(ND)를 생성한다. 또한 파워 트랜지스터 구동 제어부(530)는 제1구동 신호(PD)와 제2구동 신호(ND)에 기초하여 제1PMOS 트랜지스터(P1)와 제2NMOS 트랜지스터(N2)를 구동하기 위한 제1구동 전압(PDRIVE)와 제2구동 전압(NDRIVE)를 생성한다. 또한 파워 트랜지스터 구동 제어부(530)는 제2PMOS 트랜지스터(P2)와 제1NMOS 트랜지스터(N1) 각각을 위한 제1바이어스 전압(Bias_P)과 제2바이어스 전압(Bias_N)을 생성한다.
도 6은 파워 트랜지스터 구동 제어부(530)의 상세한 구성을 도시한 도면이 다.
도 6을 참조하면, 파워 트랜지스터 구동 제어부(530)는 파워 트랜지스터 제어부(610)와 파워 트랜지스터 구동부(620)를 구비한다.
파워 트랜지스터 제어부(610)는 PWM/PFM 제어부(520)로부터 입력되는 제어신호에 기초하여 파워 트랜지스터부(540)의 제1PMOS 트랜지스터(P1)과 제2NMOS 트랜지스터(N2) 각각을 위한 제1구동 신호(PD)와 제2구동 신호(ND)를 생성한다. 파워 트랜지스터 제어부(610)에 의해 생성된 제1구동 신호(PD)와 제2구동 신호(ND)는 각각 파워 트랜지스터 구동부(620)의 제1게이트 드라이브(626)와 제2게이트 드라이브(632)에 인가된다.
파워 트랜지스터 구동부(620)는 제1바이어스 전압 생성부(622), 제1전압 평형기(624), 제5PMOS 트랜지스터(P5), 제3NMOS 트랜지스터(N3), 제1게이트 드라이브(626), 제4NMOS 트랜지스터(N4), 제2바이어스 전압 생성부(628), 제2전압 평형기(630), 제6PMOS 트랜지스터(P6), 제7PMOS 트랜지스터(P7), 제2게이트 드라이브(632), 제5NMOS 트랜지스터(N5) 및 스위치 제어부(634)로 구성된다. 이때 제5PMOS 트랜지스터(P5), 제3NMOS 트랜지스터(N3), 제6PMOS 트랜지스터(P6), 제7PMOS 트랜지스터(P7) 및 스위치 제어부(634)는 스위치부를 구성한다.
제1바이어스 전압 생성부(622)는 제1공급 전압(VDDH)을 인가받아 제1공급 전압(VDDH)보다 낮은 제1레벨 바이어스 전압(VP)을 출력한다. 도 7a는 제1바이어스 전압 생성부(622)에 대한 일 실시예의 구성을 도시한 회로도이다. 도 7a를 참조하면, 제1바이어스 전압 생성부(622)는 제5저항(R5), 제6저항(R6) 및 출력 커패시 터(Co)로 구성된다. 제5저항(R5)의 일단에는 제1공급 전압(VDDH)이 인가되며, 타단에는 제6저항(R6)의 일단이 연결된다. 제6저항(R6)의 타단은 접지에 연결된다. 출력 커패시터(Co)는 제1공급 전압(VDDH)과 접지 전압의 잡음을 제거하기 위한 디커플링 커패시터로서 제6저항(R6)과 병렬로 연결된다. 제1레벨 바이어스 전압(VP)은 제5저항(R5)과 제6저항(R6)의 공통접점에 가해지는 전압이다. 따라서 제1공급 전압(VDDH)이 2.5V~5.5V 사이의 값을 가지면, 제1레벨 바이어스 전압(VP)은 R6/(R5+R6)(V)의 값을 갖게 된다. 만약 R5=R6이면, 제1레벨 바이어스 전압(VP)은 VDDH/2(V)가 된다.
제2바이어스 전압 생성부(628)는 제1공급 전압(VDDH)을 인가받아 제1공급 전압(VDDH)보다 낮은 제2레벨 바이어스 전압(VN)을 출력한다. 도 7b는 제2바이어스 전압 생성부(628)에 대한 일 실시예의 구성을 도시한 회로도이다. 도 7b를 참조하면, 제2바이어스 전압 생성부(628)는 제8PMOS 트랜지스터(P8), 제9PMOS 트랜지스터(P9), 제7저항(R7) 및 출력 커패시터(Co)를 구비한다. 제8PMOS 트랜지스터(P8)와 제9PMOS 트랜지스터(P9)의 소스 단자에는 제1공급 전압(VDDH)이 인가되며, 게이트 단자는 서로 연결되어 있다. 또한 제8PMOS 트랜지스터(P8)의 드레인 단자는 정전류원(IB)에 연결되며, 게이트 단자와 드레인 단자가 서로 연결된다. 제7저항(R7)의 일단은 제9PMOS 트랜지스터(P9)의 드레인 단자에 연결되며, 타단은 접지에 연결된다. 출력 커패시터(Co)는 제1공급 전압(VDDH)과 접지 전압의 잡음을 제거하기 위한 디커플링 커패시터로서, 제7저항(R7)과 병렬로 연결된다. 제2레벨 바이어스 전압(VN)은 제7저항(R7)과 제9PMOS 트랜지스터(P9)의 드레인 단자의 공통접점의 전압 이다. 이와 같이 제2레벨 바이어스 전압 생성부(628)는 정전류원(IB), 전류 복사 회로(P8, P9) 및 제7저항(R7)을 이용해 제1공급 전압(VDDH)이 변해도 일정한 전압을 출력한다. 본 발명의 바람직한 실시예에서는 정확한 전류 복사를 위해 제2레벨 바이어스 전압(VN)의 최대값이 제6PMOS 트랜지스터(P6)의 동작이 반전되는 지점의 제1공급 전압(VDDH)보다 조금 낮은 2.5V~2.7V 사이의 값을 갖도록 설정된다. 이는 제9PMOS 트랜지스터(P9)의 동작 영역을 포화 영역으로 유지하기 위함이다.
제1전압 평형기(624)와 제2전압 평형기(630)는 각각 제1레벨 바이어스 전압(VP)과 제2레벨 바이어스 전압(VN)을 기준 전압으로 사용해 각각 제1레벨 바이어스 전압(VP)와 제2레벨 바이어스 전압(VN)에 대응하는 평활화된 전압(VPR, VNR)을 생성한다. 제1전압 평형기(624)에 의해 생성된 평활화된 제1평활화 전압(VPR)은 제1게이트 드라이버(626)의 전원 및 제2PMOS 트랜지스터(P2)의 바이어스 전압으로 사용된다. 또한 제2전압 평형기(630)에 의해 생성된 평활화된 제2평활화 전압(VNR)은 제2게이트 드라이버(632)의 전원 및 제1NMOS 트랜지스터(N1)의 바이어스 전압으로 사용된다.
제5PMOS 트랜지스터(P5)는 제1스위치로 동작하는 소자로서, 제1스위치 제어신호(Switch1)에 의해 'ON 상태'와 'OFF 상태' 사이에서 절환된다. 제5PMOS 트랜지스터(P5)의 소스 단자에는 제1전압 평형기(624)의 출력인 평활화된 제1레벨 바이어스 전압(VPR)이 인가되고, 게이트 단자에는 제1스위치 제어신호(Switch1)가 인가된다. 또한 제5PMOS 트랜지스터(P5)의 드레인 단자는 파워 트랜지스터부(540)의 제2PMOS 트랜지스터(P2)의 게이트 단자에 전기적으로 연결되어, 제2PMOS 트랜지스 터(P2)에 제1바이어스 전압(Bias_P)을 제공한다. 이때, 제5PMOS 트랜지스터(P5)의 드레인 단자와 제2PMOS 트랜지스터(P2)의 게이트 단자 사이에는 순차적으로 제3NMOS 트랜지스터(N3)의 드레인 단자, 제1게이트 드라이브(626)의 하한 전압 단자, 제4NMOS 트랜지스터(N4)의 게이트 단자가 연결된다. 제3NMOS 트랜지스터(N3)는 제2스위치로 동작하는 소자로서, 게이트 단자로 인가되는 제1스위치 제어신호(Switch1)에 의해 제5PMOS 트랜지스터(P5)의 상태와 반대의 상태를 갖도록 절환된다. 제3NMOS 트랜지스터(N3)의 소스 단자는 접지에 연결된다. 제1게이트 드라이브(626)는 파워 트랜지스터부(540)의 제1PMOS 트랜지스터(P1)를 구동하기 위한 버퍼 회로로서, 제1구동 신호(PD)가 인가되며, 상한 전압은 제1공급 전압(VDDH)이고, 하한 전압은 제1바이어스 전압(Bias_P)이다. 제1게이트 드라이브(626)는 제1구동 신호(PD)가 'HIGH'일 때, 제1PMOS 트랜지스터(P1)의 게이트 단자에 제1공급 전압(VDDH)을 제1구동 전압(PDRIVE)으로 인가한다. 이때 제1구동 전압(PDRIVE)의 최소 전압과 제1바이어스 전압(Bias_P)의 전압은 동일하다.
제6PMOS 트랜지스터(P6)는 제3스위치로 동작하는 소자로서, 제1스위치 제어신호(Switch1)에 의해 제1스위치로 동작하는 제5PMOS 트랜지스터(P5)와 동일한 상태를 갖도록 절환된다. 제6PMOS 트랜지스터(P6)의 드레인 단자는 제2전압 평형기(630)의 출력인 평활화된 제2레벨 바이어스 전압(VNR)이 인가되고, 게이트 단자에는 제1스위치 제어신호(Switch1)가 인가된다. 또한 제6PMOS 트랜지스터(P6)의 소스 단자는 파워 트랜지스터부(540)의 제1NMOS 트랜지스터(N1)의 게이트 단자에 연결되어, 제1NMOS 트랜지스터(N2)에 제2바이어스 전압(Bias_N)을 제공한다. 이때, 제6PMOS 트랜지스터(P6)의 소스 단자와 제1NMOS 트랜지스터(N1)의 게이트 단자 사이에는 순차적으로 제7PMOS 트랜지스터(P7)의 드레인 단자, 제2게이트 드라이브(632)의 상한 전압 단자, 제5NMOS 트랜지스터(N5)의 게이트 단자가 연결된다. 제7PMOS 트랜지스터(P7)는 제4스위치로 동작하는 소자로서, 게이트 단자로 인가되는 제2스위치 제어신호(Switch2)에 의해 제5PMOS 트랜지스터(P5)의 상태와 반대의 상태를 갖도록 절환된다. 제7PMOS 트랜지스터(P7)의 소스 단자에는 제1구동 전압(VDDH)이 인가된다. 제2게이트 드라이브(632)는 파워 트랜지스터부(540)의 제2NMOS 트랜지스터(N2)를 구동하기 위한 버퍼 회로로서, 제2구동 신호(ND)가 인가되며, 상한 전압은 제2바이어스 전압(Bias_N)이고, 하한 전압은 접지 전압이다. 따라서 제2게이트 드라이브(632)는 제2구동 신호(ND)가 'HIGH'일 때, 제2NMOS 트랜지스터(N2)의 게이트 단자에 제2바이어스 전압(Bias_N)을 제2구동 전압(NDRIVE)으로 인가한다. 이때 제2구동 전압(NDRIVE)의 최대 전압은 제2바이어스 전압(Bias_N)과 동일하다.
제4NMOS 트랜지스터(N4)와 제5NMOS 트랜지스터(N5)는 디커플링 커패시터로서 사용된다. 이와 같이 디커플링 커패시터로서 일반적인 커패시터를 사용하는 것보다는 MOS 커패스터를 사용할 경우에 보다 작은 면적으로 동일한 정전용량을 확보할 수 있어 효율적이다. 만약 제4NMOS 트랜지스터(N4)와 제5NMOS 트랜지스터(N5)가 각각 제1스위치로 동작하는 제5PMOS 트랜지스터(P5)와 제3스위치로 동작하는 제6PMOS 트랜지스터(P6)의 앞단에 위치할 경우에 제1게이트 드라이브(626)와 제2게이트 드라이브(632)의 순간적인 스위칭 동작으로 인해 제1바이어스 전압(Bias_P)과 제2바 이어스 전압(Bias_N)이 크게 변하며, 이로 인해 변환기의 오동작 및 전체적인 효율 감소를 초래한다. 따라서 본 발명의 바람직한 실시예에서는 이러한 문제점을 해결하기 위해 제4NMOS 트랜지스터(N4)와 제5NMOS 트랜지스터(N5)를 제1스위치로 동작하는 제5PMOS 트랜지스터(P5)와 제3스위치로 동작하는 제6PMOS 트랜지스터(P6)의 후단에 위치시켰다.
스위치 제어부(634)는 제1공급 전압(VDDH)을 감지하여 제1스위치 제어신호(Switch1) 및 제2스위치 제어신호(Switch2)를 출력하여 제1스위치(P5), 제2스위치(N3), 제3스위치(P6) 및 제4스위치(P7)를 제어한다. 스위치 제어부(634)는 전압 감지부(810)와 제어신호 생성부(820)로 구성된다.
도 8a는 전압 감지부(810)에 대한 바람직한 실시예의 상세한 구성을 도시한 회로도이다.
도 8a를 참조하면, 전압 감지부(810)는 제1공급 전압(VDDH)을 제1전압 만큼 강하시킨 제1중간 전압(예를 들면, 제1공급 전압(VDDH)의 1/3)이 파워 트랜지스터부(540)를 구성하는 각각의 파워 트랜지스터(P1, P2, N1, N2)의 최대 공급 전압(일예로, 013~0.35㎛ CMOS 공정에서는 3.3V)인 제1기준 전압보다 낮거나 같게 설정된 제2기준 전압(예를 들면, 3V~3.3V 사이의 값)보다 작으면 제1레벨인 'HIGH'의 감지 신호를 출력하고, 제1중간 전압이 제2기준 전압보다 크면 제2레벨인 'LOW'의 감지 신호를 출력한다. 이때 전압 감지부(810)는 감지 신호에 대해 비반전 감지 신호(IN)와 반전 감지 신호(INb)를 동시에 출력하는 것이 바람직하다. 이러한 전압 감지부(810)는 제1공급 전압(VDDH)을 감지해 제어신호 생성부(820)에 구비된 트랜 지스터의 게이트 전압을 적절히 조절하기 위한 회로이다.
전압 감지부(810)는 제8저항(R8), 제9저항(R9), 제10저항(R10), 제11저항(R11), 정전류원(812), 비교기(814), 제1인버터(816) 및 제2인버터(818)로 구성된다. 세개의 저항(R8 내지 R10)은 제1공급 전압(VDDH)과 접지 전압 사이에 직렬로 연결된다. 제1공급 전압(VDDH)과 제11저항(R11) 사이에는 정전류원(812)이 배치된다. 비교기(814)는 제2공급 전압(VDDL)과 접지 전압의 잡음으로 인한 오동작을 방지하기 위해 히스테리시스 특성을 가지고 있는 회로를 사용한다. 이에 의해 비교기(814)가 출력 전압을 반전시키는 지점에서의 잡음 마진을 충분히 확보함으로써 안정적으로 회로를 동작시킬 수 있다.
비교기(814)의 비반전 단자에는 제11저항(R11)의 양단에 걸리는 전압이 제3기준 전압(Vref3)으로 인가되고, 반전 단자에는 제10저항(R10)의 양단에 걸리는 제1중간 전압(Hbias1)이 인가된다. 또한 비교기(814)의 상한 전압 단자에는 제2공급 전압(VDDL)이 인가되고, 하한 전압 단자에는 접지 전압이 인가된다. 만약 제1공급 전압(VDDH)이 낮아져 제1중간 전압(Hbias1)이 제3기준 전압(Vref3)보다 낮아지면, 히스테리시스 비교기(814)의 출력 신호는 'HIGH'로 반전되며, 이 신호는 제1인버터(816) 및 제2인버터(818)를 통해 비반전 감지신호(IN)와 반전 감지신호(INb)로서 제1스위치 제어신호(Switch1)와 제2스위치 제어신호(Switch2)를 발생시키 위해 제어신호 생성부(820)로 제공된다. 본 발명의 바람직한 실시예에서 제8저항(R8) 내지 제10저항(R10)은 동일한 값을 가지며, 따라서 제1중간 전압(Hbias1)은 제1공급 전압(VDDH)의 1/3이고, 제2중간 전압(Hbias2)은 제1공급 전압(VDDH)의 2/3이다. 결과 적으로 제1공급 전압(VDDH)이 5.5V에서 2.5V까지 변할 때, 제1중간 전압(Hbias1)은 2.2V에서 1V까지 변하고, 제2중간 전압(Hbias2)은 3.3V에서 1.5V까지 변한다.
도 8b는 제어신호 생성부(820)에 대한 바람직한 실시예의 상세한 구성을 도시한 회로도이다.
도 8b를 참조하면, 제어신호 생성부(820)는 비반전 감지신호 및 반전 감지신호를 반전시킨 반전 신호를 기초로 제1스위치 제어신호(Switch1) 및 제2스위치 제어신호(Switch2)를 생성한다. 이러한 제어신호 생성부(820)는 레벨 시프터 회로와 유사하며, 제1공급 전압(VDDH)을 저항들(R8, R9, R10)을 이용해 적절한 전압을 발생시킨 후 최적화된 전압을 이용해 각각의 스위치에 적합한 전압을 가진 제1스위치 제어신호(Switch1)와 제2스위치 제어신호(Switch2)를 생성한다. 이는 제1공급 전압(VDDH)이 낮아질 때, 최상단에 두개의 PMOS 트랜지스터(MP3, MP4)로 이루어진 포지티브 피드백(positive feedback)이 동작하지 않는 것을 방지하기 위함이다. 제어신호 생성부(820)에서 제1공급 전압(VDDH)과 접지 전원 사이에 직렬로 연결된 세개의 저항들(R8, R9, R10)은 전압 감지부(810)와 공통 부분으로 제1중간 전압(Hbias1)과 제2중간 전압(Hbias2)을 생성하기 위한 부분이다.
이상의 제어신호 생성부(820)의 동작을 살펴보면, 최상단에 위치한 두개의 PMOS 트랜지스터(MP3, MP4)의 게이트 단자에는 각각 크로스 커플된(cross coupled) 두개의 PMOS 트랜지스터(MP3, MP4)의 드레인 전압이 인가된다. 또한 최하단에 위치한 두개의 NMOS 트랜지스터(MN1, MN2)의 게이트 단자에는 각각 전압 감지부(810)로부터 입력된 반전 감지신호(INb)와 비반전 감지신호(IN)이 인가된다. 제1공급 전 압(VDDH)이 5.5V에서 2.5V까지 변할 때, 상단에서 두번째에 위치한 두개의 PMOS 트랜지스터(MP1, MP2)의 게이트 단자에는 2.2V에서 1V까지 변하는 제1중간 전압(Hbias1)이 인가되며, 상단에서 세번째에 위치한 두개의 NMOS 트랜지스터(MN3, MN4)의 게이트 단자에는 3.3V에서 1.5V까지 변하는 제2중간 전압(Hbias2)이 인가된다. 이러한 전압을 이용해 각각의 트랜지스터는 최대 공급 전압을 초과하지 않는다.
이와 같은 스위치 제어부(634)는 제1공급 전압(VDDH)이 파워 트랜지스터부(540)를 구성하는 각각의 파워 트랜지스터(P1, P2, N1, N2)의 최대 공급 전압(일예로, 013~0.35㎛ CMOS 공정에서는 3.3V)인 제1기준 전압보다 높으면, 접지 전압에 해당하는 제1스위치 제어신호(Switch1)를 출력하고, 제1공급 전압(VDDH)에 해당하는 제2스위치 제어신호(Switch2)를 출력한다. 이때 스위치 제어부(634)가 출력한 제1스위치 제어신호(Switch1)는 제1스위치(P5), 제2스위치(N3) 및 제3스위치(P6)로 입력되며, 따라서 각각의 트랜지스터(P5, N3, P6)의 게이트 단자에는 접지 전압이 인가된다. 결과적으로 5.5V에서 2.5V까지 변화하는 제1공급 전압(VDDH)이 3.3V로 설정되는 제1기준 전압보다 높은 구간에서 제1스위치(P5)와 제3스위치(P6)는 'ON 상태'로 유지되며, 제2스위치(N3)는 'OFF 상태'로 유지된다. 또한 스위치 제어부(634)가 출력한 제2스위치 제어신호(Switch2)는 제4스위치(P7)로 입력되며, 따라서 제7PMOS 트랜지스터(P7)의 게이트 단자에는 제1공급 전압(VDDH)이 인가된다. 결과적으로 5.5V에서 2.5V까지 변화하는 제1공급 전압(VDDH)이 3.3V로 설정되는 제1기준 전압보다 높은 구간에서 제4스위치(P7)는 'OFF 상태'로 유지된다. 이러한 스 위칭 동작에 의해 제2PMOS 트랜지스터(P2)의 게이트 단자에 인가되는 제1바이어스 전압(Bias_P)은 평활화된 제1레벨 바이어스 전압(VPR)과 동일하게 되며, 제1NMOS 트랜지스터(N1)의 게이트 단자에 인가되는 제2바이어스 전압(Bias_N)은 평활화된 제2레벨 바이어스 전압(VNR)과 동일하게 된다.
이와 달리, 제1공급 전압(VDDH)이 파워 트랜지스터부(540)를 구성하는 각각의 파워 트랜지스터(P1, P2, N1, N2)의 최대 공급 전압(일예로, 013~0.35㎛ CMOS 공정에서는 3.3V)인 제1기준 전압보다 낮으면, 스위치 제어부(634)는 제1공급 전압(VDDH)에 해당하는 제1스위치 제어신호(Switch1)를 출력하고, 제1공급 전압(VDDH)의 하한값인 2.5V보다 낮은 2.2V에서 1V까지 변화하는 제1중간 전압(Hbias1)에 해당하는 제2스위치 제어신호(Switch2)를 출력한다. 이때 스위치 제어부(634)가 출력한 제1스위치 제어신호(Switch1)는 제1스위치(P5), 제2스위치(N3) 및 제3스위치(P6)로 입력되며, 따라서 각각의 트랜지스터의 게이트 단자에는 제1공급 전압(VDDH)이 인가된다. 결과적으로 5.5V에서 2.5V까지 변화하는 제1공급 전압(VDDH)이 3.3V로 설정되는 제1기준 전압보다 낮은 구간에서 제1스위치(P5)와 제3스위치(P6)는 'OFF 상태'로 유지되며, 제2스위치(N3)는 'ON 상태'로 유지된다. 또한 스위치 제어부(634)가 출력한 제2스위치 제어신호(Switch2)는 제4스위치(P7)로 입력되며, 따라서 제7PMOS 트랜지스터(P7)의 게이트 단자에는 제1중간 전압(Hbias1)이 인가된다. 결과적으로 5.5V에서 2.5V까지 변화하는 제1공급 전압(VDDH)이 3.3V로 설정되는 제1기준 전압보다 낮은 구간에서 제4스위치(P7)는 'ON 상태'로 유지된다. 이러한 스위칭 동작에 의해 제2PMOS 트랜지스터(P2)의 게이트 단자에 인가되는 제1바이어스 전압(Bias_P)은 접지 전압과 동일하게 되며, 제1NMOS 트랜지스터(N1)의 게이트 단자에 인가되는 제2바이어스 전압(Bias_N)은 제1공급 전압(VDDH)과 동일하게 된다.
도 9a 및 도 9b는 각각 제1공급 전압(VDDH)의 변화에 따른 제1바이어스 전압(Bias_P)와 제2바이어스 전압(Bias_N)의 변화를 도시한 도면이다.
도 9a 및 도 9b를 참조하면, 제1바이어스 전압(Bias_P)은 제1공급 전압(VDDH)이 감소함에 따라 감소하게 된다. 이러한 상태에서 제1공급 전압(VDDH)이 최대 공급 전압(Vmax)보다 높은 구간에서 제1바이어스 전압(Bias_P)은 제1바이어스 전압 생성부(622)에서 발생되는 제1레벨 바이어스 전압(VP)과 동일하게 되며, PMOS 파워 트랜지스터(P1, P2)는 제1공급 전압(VDDH)과 제1레벨 바이어스 전압(VP)을 기준으로 최대 공급 전압에서 벗어나지 않는 범위 내에서 구동된다. 이때 제1공급 전압(VDDH)이 감소함에 따라 제1레벨 바이어스 전압(VP) 역시 감소하게 된다. 만약 제1공급 전압(VDDH)이 최대 공급 전압(Vmax)보다 작아지게 되면, 제1스위치(P5)가 'OFF 상태'로 되고, 제2스위치(N3)가 'ON 상태'로 된다. 따라서 제1바이어스 전압(Bias_P)은 접지 전압이 되며, PMOS 파워 트랜지스터(P1, P2)는 제1구동 전압(VDDH)과 접지 전압에 의해 구동된다.
한편 제2바이어스 전압(Bias_N)은 제1공급 전압(VDDH)의 변화와는 무관하게 제1공급 전압(VDDH)이 최대 공급 전압(Vmax)보다 높은 구간에서 제1바이어스 전압 생성부(622)에서 발생되는 일정한 전압값을 갖는 제2레벨 바이어스 전압(VN)과 동일하게 된다. 만약 제1공급 전압(VDDH)이 최대 공급 전압(Vmax)보다 작아지게 되 면, 제3스위치(P6)가 'OFF 상태'로 되고, 제4스위치(P7)가 'ON 상태'로 된다. 따라서 제2바이어스 전압(Bias_N)은 제1공급 전압(VDDH)과 동일하게 되며, NMOS 파워 트랜지스터(N1, N2)는 제1공급 전압(VDDH)과 접지 전압에 의해 구동된다.
수학식 1로부터 알 수 있듯이, 제1공급 전압(VDDH)이 급격하게 낮아지면 파워 트랜지스터의 온 저항이 급격하게 증가하게 된다. 따라서 제1공급 전압(VDDH)의 크기가 최대 공급 전압보다 조금 낮을 경우 이를 감지하여 제1바이어스 전압(Bias_P)과 제2바이어스 전압(Bias_N)을 조절하여 파워 트랜지스터의 온 저항을 줄일 수 있다. 예를 들어 제1공급 전압(VDDH)과 최대 공급 전압(Vmax)이 각각 3.3V와 3.6V 일 때, 제1바이어스 전압(Bias_P)은 1.65V이며, 소스와 게이트 사이의 전압(VSG)은 1.65V가 된다. 그러나 만약 제1바이어스 전압(Bias_P)을 접지 전압과 연결하면, 소스와 게이트 사이의 전압(VSG)은 3.3V가 되어 최대 공급 전압을 초과하지 않으면서 온 저항을 크게 줄일 수 있다. 따라서 제1공급 전압(VDDH)을 감지하여 제1공급 전압(VDDH)이 최대 공급 전압(Vmax)보다 조금 낮아 질 때, 제1바이어스 전압(Bias_P)과 제2바이어스 전압(Bias_N)을 각각 접지 전압과 제1공급 전압(VDDH)에 연결함으로써, 제1공급 전압(VDDH)이 크게 감소하더라도 파워 트랜지스터의 온 저항으로 인한 전도 손실을 줄여 전체적인 시스템의 효율을 증가시킬 수 있을 뿐 아니라 최대 공급 전류 제한 문제를 완화시킬 수 있다.
본 발명의 바람직한 실시예에서 약 50~100mV 정도의 히스테리시스 영역을 설정함으로써, 제1공급 전압(VDDH)의 크기를 감지할 때 제1공급 전압(VDDH) 자체의 잡음으로 인한 오동작을 방지하였다. 이와 같은 히스테리시스 영역에 의해 제1공급 전압(VDDH)을 감지하는 경계 지점에서의 잡음 문제가 해결되어 전체적인 시스템의 안정성을 확보할 수 있다. 또한 상술한 바와 같은 스위치 제어부(634)의 회로 동작으로 인해 제1바이어스 전압(Bias_P)과 제2바이어스 전압(Bias_N)을 제1공급 전압(VDDH)에 따라 조절함으로써 온 저항의 증가로 인한 전도 손실의 문제 및 최대 공급 전류 제한 문제를 해결할 수 있다.
파워 트랜지스터부(540)는 복수의 파워 트랜지스터(P1, P2, N1, N2)로 구성된다. 각각의 파워 트랜지스터(P1, P2, N1, N2)는 계단 형태로 연결된다. 제1PMOS 파워 트랜지스터(P1)의 소스 단자와 게이트 단자에는 각각 제1공급 전압(VDDH)과 제1구동 전압(PDRIVE)이 인가된다. 제1PMOS 파워 트랜지스터(P1)의 드레인 단자는 제2파워 트랜지스터(P2)의 소스 단자가 연결되며, 제2PMOS파워 트랜지스터(P2)의 게이트 단자에는 제1바이어스 전압(Bias_P)이 인가된다. 제2PMOS파워 트랜지스터(P2)의 드레인 단자는 제1NMOS 파워 트랜지스터(N1)의 드레인 단자가 연결된다. 제1NMOS 파워 트랜지스터(N1)의 게이트 단자에는 제2바이어스 전압(Bias_N)이 인가되며, 제1NMOS 파워 트랜지스터(N1)의 소스 단자는 제2NMOS 파워 트랜지스터(N2)의 드레인 단자가 연결된다. 제2NMOS 파워 트랜지스터(N2)의 게이트 단자에는 제2구동 전압(NDRIVE)이 인가되고, 소스 단자에는 접지 전압이 인가된다.
전원 출력부(550)는 칩외부에 형성되며, 출력인덕터(Lout), 출력커패시터(Cout), 제1출력저항(Rout1) 및 제2출력저항(Rout2)으로 구성된다. 출력인덕터(Lout)의 일단은 칩내부의 파워 트랜지스터부(540)의 제2PMOS 파워 트랜지스터(P2)의 드레인 단자와 제1NMOS 파워 트랜지스터(N1)의 드레인 단자 사이의 공통 접점(SW)에 연결된다. 또한 출력인덕터(Lout)의 타단에는 출력 커패시터(Cout)의 일단 및 제1출력저항(Rout1)의 일단이 연결된다. 또한 출력 커패시터(Cout)의 타단은 접지에 연결되며, 제1출력저항(Rout1)의 타단은 제2출력저항(Rout2)의 일단에 연결된다. 또한 제2출력저항(Rout2)의 타단은 접지에 연결된다. 그리고 제1출력저항(Rout1)과 제2출력저항(Rout2)의 공통 접점에 피드백 라인이 연결된다. 이와 같은 구성을 갖는 전원 출력부(550)의 출력 전압(Vout)은 제1출력저항(Rout1)과 제2출력저항(Rout2)의 양단 사이에 걸리는 전압이다.
도 10은 제1공급 전압(VDDH)의 감소에 따른 전압 감지부(810)에서 출력하는 감지 신호의 전압 변화 상태를 HSPICE 시뮬레이션을 통해 측정한 결과를 도시한 도면이다. 도 10을 참조하면, 제1공급 전압(VDDH)이 5.5V부터 2.5V까지 감소하는 과정에서 스위칭 포인트인 공정에서 허용하는 최대 공급 전압(Vmax=3.3V)보다 조금 낮게 설정된 제1기준 전압(즉, 3V) 근처일 때, 감지 신호(SCNT)가 발생한다. 감지 신호(SCNT)의 전압은 부가전원 생성부(510)의 출력 전압인 제2공급 전압(VDDL)과 동일하며, 본 발명의 바람직한 실시예에서 제2공급 전압(VDDL)은 1.9V의 크기를 갖는다.
도 11a 및 도 11b는 각각 제1공급 전압(VDDH)의 감소에 따른 제1바이어스 전 압(Bias_P)과 제2바이어스 전압(Bias_N)의 전압 변화 상태를 HSPICE 시뮬레이션을 통해 측정한 결과를 도시한 도면이다. 도 11a 및 도 11b를 참조하면, 감지 신호(SCNT)가 발생하기 전까지 제1바이어스 전압(Bias_P)과 제2바이어스 전압(Bias_N)은 각각 제1레벨 바이어스 전압(VP)와 제2레벨 바이어스 전압(VN)과 동일하다. 그러나 감지 신호(SCNT)가 'HIGH'로 될 때, 제1바이어스 전압(Bias_P)과 제2바이어스 전압(Bias_N)은 각각 접지 전압과 제1공급 전압(VDDH)과 동일하게 된다. 이러한 동작을 이용해 제1공급 전압(VDDH)이 낮아 지더라도 파워 트랜지스터의 온 저항의 크기를 감소시켜 전체적인 시스템 효율을 높일 수 있을 뿐 아니라 부하에 공급할 수 있는 최대 공급 전류를 증가시킬 수 있다.
도 12a 내지 도 12c는 각각 제1공급 전압(VDDH)이 5.5V일 때, 본 발명에 따른 직류-직류 변환 장치의 동작을 HSPICE를 이용해 측정한 결과를 도시한 도면이다. 도 12a에 도시된 결과 파형은 제1공급 전압(VDDH) 및 본 발명에 따른 직류-직류 변환 장치의 출력 전압(Vout)이고, 도 12b에 도시된 결과 파형은 제1공급 전압(VDDH), 제1바이어스 전압(Bias_P) 및 제2바이어스 전압(Bias_N)이며, 도 12c에 도시된 결과 파형은 본 발명에 따른 직류-직류 변환 장치에 구비된 출력인덕터(Lout)에 걸리는 전류 파형이다. 도 12a 내지 도 12c에서 알 수 있듯이 제1공급 전압(VDDH)이 높을 때, 제1바이어스 전압(Bias_P)과 제2바이어스 전압(Bias_N)은 각각 2.75V와 2.5V로서 파워 트랜지스터를 안정적인 범위에서 동작시킬 수 있는 전압 범위에 속하게 된다. 이때 시뮬레이션 조건은 제1공급 전압(VDDH)은 5.5V, 출력 전압(Vout)은 1.8V, 출력 인덕터(Lout)는 4.7uH, 그리고, 출력 커패시터(Cout)는 4.7uF이다.
도 13a 내지 도 13c는 각각 제1공급 전압(VDDH)이 2.5V일 때, 본 발명에 따른 직류-직류 변환 장치의 동작을 HSPICE를 이용해 측정한 결과를 도시한 도면이다. 도 13a에 도시된 결과 파형은 제1공급 전압(VDDH) 및 본 발명에 따른 직류-직류 변환 장치의 출력 전압(Vout)이고, 도 13b에 도시된 결과 파형은 제1공급 전압(VDDH), 제1바이어스 전압(Bias_P) 및 제2바이어스 전압(Bias_N)이며, 도 13c에 도시된 결과 파형은 본 발명에 따른 직류-직류 변환 장치에 구비된 출력인덕터(Lout)에 걸리는 전류 파형이다. 도 13a 내지 도 13c에서 알 수 있듯이 제1공급 전압(VDDH)이 낮을 때, 제1바이어스 전압(Bias_P)과 제2바이어스 전압(Bias_N)은 각각 0V와 2.5V로서 파워 트랜지스터의 온 저항이 줄어들어 전체적인 시스템의 효율이 증가된다. 이때 시뮬레이션 조건은 제1공급 전압(VDDH)은 5.5V, 출력 전압(Vout)은 1.8V, 출력 인덕터(Lout)는 4.7uH, 그리고, 출력 커패시터(Cout)는 4.7uF이다.
도 14는 본 발명에 따른 직류-직류 변환 장치와 종래의 직류-직류 변환기의 SW 노드(즉, 파워 트랜지스터부(540)의 제2PMOS 파워 트랜지스터(P2)의 드레인 단자와 제1NMOS 파워 트랜지스터(N1)의 드레인 단자 사이의 공통 접점)에 걸리는 신호를 도시한 도면이다. 시뮬레이션 조건은 제1공급 전압(VDDH)이 2.5V, 출력 전 압(Vout)이 1.8V, 부하 전류가 150mA, 출력 인덕터(Lout)가 4.7uH, 그리고, 출력 커패시터(Cout)가 4.7uF이다. 도 14를 참조하면, 일반적으로 PMOS 트랜지스터가 'ON'된 경우에 출력 인덕터의 전류가 일정한 기울기를 가지고 상승하게 되며, SW 노드는 증가된 인덕터 전류와 PMOS 트랜지스터의 온 저항을 곱한 만큼 전압 강하가 발생하게 된다. 이러한 조건에서 종래의 직류-직류 변환기는 PMOS 트랜지스터의 높은 온 저항으로 인해 SW 노드가 전체적으로 제1공급 전압(VDDH=2.5V)보다 크게 낮은 전압을 가지며 전압이 급격하게 감소한다. 이와 달리 본 발명에 따른 직류-직류 변환 장치는 PMOS 트랜지스터의 낮은 온 저항으로 인해 SW 노드의 전압이 전체적으로 종래의 직류-직류 변환기보다 높으며, 전압의 감소폭 역시 작다. 종래의 직류-직류 변환기와 본 발명에 따른 직류-직류 변환 장치의 전압 감소 폭은 각각 83mV와 37mV 이다. 이러한 동작으로 인해 본 발명에 따른 직류-직류 변환 장치는 종래의 직류-직류 변환기보다 많은 부하 전류 및 높은 효율을 갖는다.
도 15는 본 발명에 따른 직류-직류 변환 장치와 종래의 직류-직류 변환기의 효율을 비교한 결과를 도시한 도면이다. 도 15를 참조하면, 제1공급 전압(VDDH)이 최대 공급 전압보다 높으면, 본 발명에 따른 직류-직류 변환 장치와 종래의 직류-직류 변환기는 모두 비슷한 온 저항으로 인해 효율 및 최대 공급 전류가 비슷하다. 그러나 제1공급 전압(VDDH)이 최대 공급 전압보다 낮으면, 제1공급 전압(VDDH)은 2.5V, 출력 전압(Vout)은 1.8V, 출력 인덕터(Lout)는 4.7uH, 그리고, 출력 커패시터(Cout)는 4.7uF인 조건에서 종래의 직류-직류 변환기의 효율은 최대 86.5%이고, 부하에 공급할 수 있는 최대 전류는 200mA까지 이다. 이와 달리 본 발명에 따른 직류-직류 변환 장치의 효율은 최대 95%까지 증가하였으며, 부하에 공급할 수 있는 최대 전류 또한 400mA까지 증가한다. 따라서 본 발명에 따른 직류-직류 변환 장치는 종래의 직류-직류 변환 장치와 비교할 때, 작은 온 저항으로 인해 높은 효율을 가지며, 최대 공급 전류 제한 문제를 완화시킬 수 있다.
상술한 바와 같은 본 발명에 따른 직류-직류 변환 장치에 채용되는 회로 구조(특히, 제1공급 전압(VDDH)과 독립적인 제2공급 전압(VDDL)을 생성하여 PWM/PFM 제어부(520)의 동작 전압으로 사용하는 구조, 제1공급 전압(VDDH)의 변화에 따라 파워 트랜지스터의 온 저항을 낮추기 위해 바이어스 전압을 달리하는 구조 등)는 직류-직류 변환 장치 뿐만 아니라 외부 인터페이스 회로, 전원 관리용 집적회로, 계측 및 공정 제어회로, 휴대기기, 핸드폰, 하드디스크 드라이브, 노트북 컴퓨터, 호출기, PDA, GPS, A/D 변환기, D/A 변환기, 정밀 전류원, 자동화 시험 장비(ATE), 디지털 볼트미터, 문턱전압 검출기, 전압 레귤레이터, 전원 공급기 등에 적용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
도 1은 종래의 고전압 직류-직류 변환기의 구성을 도시한 도면,
도 2는 도 1에 도시된 종래의 고전압 직류-직류 변환기가 갖는 문제점을 해결하기 위해 회로 설계 기술을 이용하여 구현된 다른 종래의 고전압 직류-직류 변환기의 구성을 도시한 도면,
도 3은 도 2에 도시된 종래의 고전압 직류-직류 변환기의 상세한 회로구성을 도시한 도면,
도 4는 도 3에 도시된 종래의 고전압 직류-직류 변환기의 공급 전압(VDDH)과 중간 공급 전압(VDDH/2)의 감소특성을 도시한 도면,
도 5는 본 발명에 따른 직류-직류 변환 장치에 대한 바람직한 실시예의 구성을 도시한 도면,
도 6은 본 발명에 따른 직류-직류 변환 장치에 대한 바람직한 실시예의 파워 트랜지스터 구동 제어부(530)의 상세한 구성을 도시한 도면,
도 7a는 본 발명에 따른 직류-직류 변환 장치에 대한 바람직한 실시예의 제1바이어스 전압 생성부(622)에 대한 일 실시예의 구성을 도시한 회로도,
도 7b는 본 발명에 따른 직류-직류 변환 장치에 대한 바람직한 실시예의 제2바이어스 전압 생성부(628)에 대한 일 실시예의 구성을 도시한 회로도,
도 8a는 본 발명에 따른 직류-직류 변환 장치에 대한 바람직한 실시예의 전압 감지부(810)에 대한 바람직한 실시예의 상세한 구성을 도시한 회로도,
도 8b는 본 발명에 따른 직류-직류 변환 장치에 대한 바람직한 실시예의 제 어신호 생성부(820)에 대한 바람직한 실시예의 상세한 구성을 도시한 회로도,
도 9a 및 도 9b는 각각 본 발명에 따른 직류-직류 변환 장치에 대한 바람직한 실시예에서 제1공급 전압(VDDH)의 변화에 따른 제1바이어스 전압(Bias_P)와 제2바이어스 전압(Bias_N)의 변화를 도시한 도면,
도 10은 본 발명에 따른 직류-직류 변환 장치에 대한 바람직한 실시예에서 제1공급 전압(VDDH)의 감소에 따른 전압 감지부(810)에서 출력하는 감지 신호의 전압 변화 상태를 HSPICE 시뮬레이션을 통해 측정한 결과를 도시한 도면,
도 11a 및 도 11b는 각각 본 발명에 따른 직류-직류 변환 장치에 대한 바람직한 실시예에서 제1공급 전압(VDDH)의 감소에 따른 제1바이어스 전압(Bias_P)과 제2바이어스 전압(Bias_N)의 전압 변화 상태를 HSPCIE 시뮬레이션을 통해 측정한 결과를 도시한 도면,
도 12a 내지 도 12c는 각각 제1공급 전압(VDDH)이 5.5V일 때, 본 발명에 따른 직류-직류 변환 장치의 동작을 HSPCIE를 이용해 측정한 결과를 도시한 도면,
도 13a 내지 도 13c는 각각 제1공급 전압(VDDH)이 2.5V일 때, 본 발명에 따른 직류-직류 변환 장치의 동작을 HSPCIE를 이용해 측정한 결과를 도시한 도면,
도 14는 본 발명에 따른 직류-직류 변환 장치와 종래의 직류-직류 변환기의 SW 노드(즉, 파워 트랜지스터부(540)의 제2PMOS 파워 트랜지스터(P2)의 드레인 단자와 제1NMOS 파워 트랜지스터(N1)의 드레인 단자 사이의 공통 접점)에 걸리는 신호를 도시한 도면, 그리고,
도 15는 본 발명에 따른 직류-직류 변환 장치와 종래의 직류-직류 변환기의 효율을 비교한 결과를 도시한 도면이다.

Claims (11)

  1. 소스 단자에 전원으로부터 공급되는 제1공급 전압이 인가되고, 게이트 단자에 제1구동 전압이 인가되는 제1PMOS 트랜지스터와, 소스 단자가 상기 제1PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자에 제1바이어스 전압이 인가되는 제2PMOS 트랜지스터와, 드레인 단자가 상기 제2PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자에 제2바이어스 전압이 인가되는 제1NMOS 트랜지스터와, 드레인 단자와 소스 단자가 각각 상기 제1NMOS 트랜지스터의 소스 단자와 접지 단자에 연결되고, 게이트 단자에 제2구동 전압이 인가되는 제2NMOS 트랜지스터로 이루어진 파워 트랜지스터부;
    상기 제1공급 전압을 인가받아 상기 제1공급 전압보다 낮은 제1레벨 바이어스 전압을 출력하는 제1바이어스 전압 생성부;
    상기 제1공급 전압을 인가받아 상기 제1공급 전압보다 낮은 제2레벨 바이어스 전압을 출력하는 제2바이어스 전압 생성부; 및
    상기 제1공급 전압이 사전에 설정된 제1기준 전압보다 높으면 상기 제1레벨 바이어스 전압과 상기 제2레벨 바이어스 전압을 각각 상기 제1바이어스 전압과 상기 제2바이어스 전압으로 제공하고, 상기 제1공급 전압이 상기 제1기준 전압보다 낮으면 접지 전압과 상기 제1공급 전압을 각각 상기 제1바이어스 전압과 상기 제2바이어스 전압으로 제공하는 스위치부;를 포함하는 것을 특징으로 하는 직류-직류 변환 장치.
  2. 제 1항에 있어서,
    상기 제1공급 전압을 인가받아 상기 제1공급 전압보다 낮은 제2공급 전압을 생성하는 부가전원생성부;
    상기 제2공급 전압을 인가받아 상기 제1구동 전압 및 상기 제2구동 전압을 생성하기 위한 제어신호를 출력하는 PWM/PFM 제어부; 및
    상기 PWM 제어부로부터 입력되는 제어신호를 기초로 상기 제1구동 전압 및 상기 제2구동 전압을 생성하는 구동전압 생성부;를 더 포함하는 것을 특징으로 하는 직류-직류 변환 장치.
  3. 제 2항에 있어서,
    상기 부가전원생성부는,
    일단에는 상기 제1공급 전압이 인가되는 제1저항;
    일단은 상기 제1저항의 타단에 연결되고, 타단은 접지에 연결되는 제2저항;
    소스 단자에는 상기 제1공급 전압이 인가되는 제3PMOS 트랜지스터;
    소스 단자는 상기 제3PMOS 트랜지스터의 드레인 단자에 연결되는 제4PMOS 트랜지스터;
    일단은 상기 제4PMOS 트랜지스터의 드레인 단자에 연결되는 제3저항;
    일단은 상기 제3저항의 타단에 연결되고 타단은 접지에 연결되는 제4저항;
    비반전단자에 상기 제3저항과 상기 제4저항의 접점 전압이 인가되고, 반전단 자에 밴드갭 기준 전압이 인가되며, 출력단자가 상기 제3PMOS 트랜지스터의 게이트 단자에 연결되는 비교기;
    일단은 상기 비교기의 출력단자에 연결되고, 타단은 상기 제4PMOS 트랜지스터의 소스 단자에 연결되는 제1커패시터; 및
    일단은 상기 제4PMOS 트랜지스터의 소스 단자에 연결되고, 타단은 상기 제3저항의 타단에 연결되는 제2커패시터;를 포함하며,
    상기 부가전원 공급부는 상기 제3저항의 일단과 상기 제4저항의 타단 사이에 가해지는 전압을 상기 제2공급 전압으로 출력하는 것을 특징으로 하는 직류-직류 변환 장치.
  4. 제 1항에 있어서,
    상기 제2레벨 바이어스 전압의 최대값은 상기 제1기준 전압보다 낮게 설정되는 것을 특징으로 하는 직류-직류 변환 장치.
  5. 제 1항 또는 제 4항에 있어서,
    상기 제1바이어스 전압 생성부는,
    일단에 상기 제1공급 전압이 인가되는 제5저항;
    일단은 상기 제5저항의 타단에 연결되고, 타단은 접지에 연결되는 제6저항; 및
    일단은 상기 제5저항의 타단에 연결되고, 타단은 접지에 연결되는 출력 커패 시터;를 포함하고,
    상기 제1바이어스 전압 생성부는 상기 제6저항의 일단과 접지 사이의 전압을 상기 제1레벨 바이어스 전압으로 출력하는 것을 특징으로 하는 직류-직류 변환 장치.
  6. 제 1항 또는 제 4항에 있어서,
    상기 제2바이어스 전압 생성부는,
    소스 단자에 상기 제1공급 전압이 인가되고, 드레인 단자는 접지에 연결되며, 드레인 단자와 게이트 단자가 연결되는 제5PMOS 트랜지스터;
    소스 단자에 상기 제1공급 전압이 인가되고, 게이트 단자는 상기 제5PMOS 트랜지스터의 게이트 단자에 연결되는 제6PMOS 트랜지스터
    일단은 상기 제6PMOS 트랜지스터의 드레인 단자에 연결되고, 타단은 접지에 연결되는 제7저항; 및
    일단은 상기 제7저항의 타단에 연결되고, 타단은 접지에 연결되는 출력 커패시터;를 포함하고,
    상기 제2바이어스 전압 생성부는 상기 제7저항의 일단과 접지 사이의 전압을 상기 제2레벨 바이어스 전압으로 출력하는 것을 특징으로 하는 직류-직류 변환 장치.
  7. 제 1항 또는 제 2항에 있어서,
    상기 스위치부는,
    상기 제1바이어스 생성부와 상기 제2PMOS 트랜지스터 사이에 배치되며, 제1스위치 제어신호에 의해 'ON 상태'와 'OFF 상태' 사이에서 절환되는 제1스위치;
    상기 제1스위치와 상기 제2PMOS 트랜지스터 사이에 배치되며, 상기 제1스위치 제어신호에 의해 상기 제1스위치의 상태와 반대의 상태를 갖도록 절환되는 제2스위치;
    상기 제2바이어스 생성부와 상기 제2NMOS 트랜지스터 사이에 배치되며, 상기 제1스위치 제어신호에 의해 상기 제1스위치와 동일한 상태를 갖도록 절환되는 제3스위치;
    상기 제3스위치와 상기 제2NMOS 트랜지스터 사이에 배치되며, 제2스위치 제어신호에 의해 상기 제3스위치의 상태와 반대의 상태를 갖도록 절환되는 제4스위치; 및
    상기 제1공급 전압이 상기 제1기준 전압보다 높으면 상기 제1스위치를 'ON 상태'로 유지하도록 하는 상기 제1스위치 제어신호와 상기 제4스위치를 'OFF 상태'로 유지하도록 하는 상기 제2스위치 제어신호를 출력하고, 상기 제1공급 전압이 상기 제1기준 전압보다 낮으면 상기 제1스위치를 'OFF 상태'로 유지하도록 하는 상기 제1스위치 제어신호와 상기 제4스위치를 'ON 상태'로 유지하도록 하는 상기 제2스위치 제어신호를 출력하는 스위치 제어부;를 포함하는 것을 특징으로 하는 직류-직류 변환 장치.
  8. 제 7항에 있어서,
    상기 제1스위치는 게이트 단자에 상기 제1스위치 제어신호가 인가되고 소스 단자에 상기 제1레벨 바이어스 전압이 인가되는 PMOS 트랜지스터로 구성되고, 상기 제2스위치는 게이트 단자에 상기 제2스위치 제어신호가 인가되고 소스 단자가 접지 전압에 연결되는 NMOS 트랜지스터로 구성되며, 상기 제3스위치는 게이트 단자에 상기 제1스위치 제어신호가 인가되고 드레인 단자에 상기 제2레벨 바이어스 전압이 인가되는 PMOS 트랜지스터로 구성되고, 상기 제4스위치는 게이트 단자에 상기 제1스위치 제어신호가 인가되고 소스 단자에 상기 제1공급 전압이 인가되는 PMOS 트랜지스터로 구성되며, 상기 제1스위치로 동작하는 PMOS 트랜지스터의 드레인 단자와 상기 제2스위치로 동작하는 NMOS 트랜지스터의 게이트 단자는 상기 제2PMOS 트랜지스터의 게이트 단자에 연결되고, 상기 제3스위치로 동작하는 PMOS 트랜지스터의 소스 단자와 상기 제4스위치로 동작하는 PMOS 트랜지스터의 드레인 단자는 상기 제1NMOS 트랜지스터의 게이트 단자에 연결되는 것을 특징으로 하는 직류-직류 변환 장치.
  9. 제 7항에 있어서,
    상기 스위치 제어부는,
    상기 제1공급 전압을 제1전압 만큼 강하시킨 제1중간 전압이 상기 제1기준 전압보다 낮게 설정된 제2기준 전압보다 작으면 제1레벨의 감지 신호를 출력하고, 상기 제1중간 전압이 상기 제2기준 전압보다 크면 제2레벨의 감지 신호를 출력하는 전압 감지부; 및
    상기 감지 신호 및 상기 감지 신호를 반전시킨 반전 신호를 기초로 상기 제1스위치 제어신호 및 상기 제2스위치 제어신호를 생성하는 제어신호 생성부;를 포함하는 것을 특징으로 하는 직류-직류 변환 장치.
  10. 제 2항에 있어서,
    상기 스위치부는,
    상기 제1바이어스 생성부와 상기 제2PMOS 트랜지스터 사이에 배치되며, 제1스위치 제어신호에 의해 'ON 상태'와 'OFF 상태' 사이에서 절환되는 제1스위치;
    상기 제1스위치와 상기 제2PMOS 트랜지스터 사이에 배치되며, 상기 제1스위치 제어신호에 의해 상기 제1스위치의 상태와 반대의 상태를 갖도록 절환되는 제2스위치;
    상기 제2바이어스 생성부와 상기 제2NMOS 트랜지스터 사이에 배치되며, 상기 제1스위치 제어신호에 의해 상기 제1스위치와 동일한 상태를 갖도록 절환되는 제3스위치;
    상기 제3스위치와 상기 제2NMOS 트랜지스터 사이에 배치되며, 제2스위치 제어신호에 의해 상기 제3스위치의 상태와 반대의 상태를 갖도록 절환되는 제4스위치; 및
    상기 제1공급 전압이 상기 제1기준 전압보다 높으면 상기 제1스위치를 'ON 상태'로 유지하도록 하는 상기 제1스위치 제어신호와 상기 제4스위치를 'OFF 상태'로 유지하도록 하는 상기 제2스위치 제어신호를 출력하고, 상기 제1공급 전압이 상기 제1기준 전압보다 낮으면 상기 제1스위치를 'OFF 상태'로 유지하도록 하는 상기 제1스위치 제어신호와 상기 제4스위치를 'ON 상태'로 유지하도록 하는 상기 제2스위치 제어신호를 출력하는 스위치 제어부;를 포함하고,
    상기 스위치 제어부는,
    상기 제1공급 전압을 제1전압 만큼 강하시킨 제1중간 전압이 상기 제1기준 전압보다 낮게 설정된 제2기준 전압보다 작으면 제1레벨의 감지 신호를 출력하고, 상기 제1중간 전압이 상기 제2기준 전압보다 크면 제2레벨의 감지 신호를 출력하는 전압 감지부; 및
    상기 감지 신호 및 상기 감지 신호를 반전시킨 반전 신호를 기초로 상기 제1스위치 제어신호 및 상기 제2스위치 제어신호를 생성하는 제어신호 생성부;를 포함하고,
    상기 전압 감지부는,
    일단에는 상기 제1공급 전압이 인가되는 제8저항;
    일단은 상기 제8저항의 타단에 연결되는 제9저항;
    일단은 상기 제9저항의 타단에 연결되고, 타단은 접지에 연결되는 제10저항;
    일단은 상기 제1공급 전압에 연결되어 정전류를 공급하는 정전류원;
    일단은 상기 정전류원에 연결되고, 타단은 접지에 연결되는 제11저항;
    비반전단자에는 상기 제11저항의 양단에 가해지는 전압이 제3기준 전압으로 인가되고, 반전단자에는 상기 제10저항의 양단에 가해지는 전압인 제1중간 전압이 인가되는 히스테리시스 비교기; 및
    상기 히스테리시스 비교기의 출력단에 연결되는 반전기;를 포함하며,
    상기 전압 감지부는 상기 히스테리시스 비교기로 입력되는 상기 제1중간 전압이 상기 제3기준 전압보다 크면 상기 제2공급 전압을 감지 신호로 출력하고, 상기 히스테리시스 비교기로 입력되는 상기 제1중간 전압이 상기 제3기준 전압보다 작으면 접지 전압을 감지 신호로 출력하는 것을 특징으로 하는 직류-직류 변환 장치.
  11. 제 7항에 있어서,
    게이트 단자가 상기 제2스위치와 상기 제2PMOS 트랜지스터의 게이트 단자 사이에 연결되며, 소스 단자와 드레인 단자는 접지에 연결되는 제4NMOS 트랜지스터; 및
    게이트 단자가 상기 제4스위치와 상기 제1NMOS 트랜지스터의 게이트 단자 사이에 연결되며, 소스 단자와 드레인 단자는 접지에 연결되는 제5NMOS 트랜지스터;를 더 포함하는 것을 특징으로 하는 직류-직류 변환 장치.
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고전압발생을 위한 스택 구조의 DC - DC boost 변환기, 2008년도 대한전자공학회 하계종합학술대회 제31권 제1호 *
고전압발생을 위한 스택 구조의 DC - DC boost 변환기, 2008년도 대한전자공학회 하계종합학술대회 제31권 제1호*

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