KR101153711B1 - Mos transistor driving circuit - Google Patents

Mos transistor driving circuit Download PDF

Info

Publication number
KR101153711B1
KR101153711B1 KR1020060137183A KR20060137183A KR101153711B1 KR 101153711 B1 KR101153711 B1 KR 101153711B1 KR 1020060137183 A KR1020060137183 A KR 1020060137183A KR 20060137183 A KR20060137183 A KR 20060137183A KR 101153711 B1 KR101153711 B1 KR 101153711B1
Authority
KR
South Korea
Prior art keywords
mos transistor
voltage
back bias
pull
driving
Prior art date
Application number
KR1020060137183A
Other languages
Korean (ko)
Other versions
KR20080061968A (en
Inventor
장경식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020060137183A priority Critical patent/KR101153711B1/en
Publication of KR20080061968A publication Critical patent/KR20080061968A/en
Application granted granted Critical
Publication of KR101153711B1 publication Critical patent/KR101153711B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H01L27/0222—Charge pumping, substrate bias generation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0274—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the electrical biasing of the gate electrode of the field effect transistor, e.g. gate coupled transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 특정 회로를 구성하는 모스 트랜지스터들에 인가되는 백 바이어스 전압을 구동 및 제어하는 모스 트랜지스터 구동 회로에 관한 것으로서, 백 바이어스 전압을 위한 전압을 생성하는 전압 생성부와, 상기 전압 생성부에서 생성된 전압을 상기 모스 트랜지스터의 채널 저항에 대응되게 조절하여 상기 백 바이어스 전압으로 공급하는 셀프 백 바이어스 제어부를 포함함을 특징으로 한다.The present invention relates to a MOS transistor driving circuit for driving and controlling a back bias voltage applied to MOS transistors constituting a specific circuit, comprising: a voltage generator for generating a voltage for a back bias voltage; And a self-back bias control unit supplying the voltage back to the back bias voltage by adjusting the voltage corresponding to the channel resistance of the MOS transistor.

Description

모스 트랜지스터 구동 회로{MOS TRANSISTOR DRIVING CIRCUIT}MOS TRANSISTOR DRIVING CIRCUIT}

도 1은 모스 트랜지스터의 게이트 길이와 문턱 전압의 상관관계를 나타내는 파형도.1 is a waveform diagram illustrating a correlation between a gate length and a threshold voltage of a MOS transistor.

도 2는 백 바이어스 전압 레벨 변동에 따른 모스 트랜지스터의 게이트 길이와 문턱 전압의 상관관계를 나타내는 파형도.2 is a waveform diagram illustrating a correlation between a gate length and a threshold voltage of a MOS transistor according to a variation of a back bias voltage level.

도 3은 본 발명의 모스 트랜지스터 구동 회로를 나타내는 블럭도.3 is a block diagram showing a MOS transistor driving circuit of the present invention.

도 4는 도 3의 셀프 백 바이어스 제어부(32)의 일 예를 나타내는 회로도.4 is a circuit diagram illustrating an example of the self-back bias control unit 32 of FIG. 3.

도 5는 본 발명의 모스 트랜지스터 구동 회로에 의해 모스 트랜지스터(T1)의 문턱 전압이 일정하게 유지되는 것을 보여주는 파형도.5 is a waveform diagram showing that the threshold voltage of the MOS transistor T1 is kept constant by the MOS transistor driving circuit of the present invention.

도 6은 도 3의 셀프 백 바이어스 제어부(32)의 다른 예를 나타내는 회로도.FIG. 6 is a circuit diagram illustrating another example of the self-back bias control unit 32 of FIG. 3.

도 7은 씨모스 로직(70)에 적용된 본 발명의 모스 트랜지스터 구동 회로를 나타내는 회로도.7 is a circuit diagram showing a MOS transistor driving circuit of the present invention applied to the CMOS logic 70.

본 발명은 모스 트랜지스터 구동 회로에 관한 것으로, 더욱 상세하게는 특정 회로를 구성하는 모스 트랜지스터들에 인가되는 백 바이어스 전압을 구동 및 제어 하는 모스 트랜지스터 구동 회로에 관한 것이다.The present invention relates to a MOS transistor driving circuit, and more particularly to a MOS transistor driving circuit for driving and controlling the back bias voltage applied to the MOS transistors constituting a specific circuit.

일반적으로, 다수의 모스(MOS) 트랜지스터가 특정 회로에 사용될 때, 각 모스 트랜지스터는 회로 성능 향상을 위해 사이즈에 관계없이 동일한 문턱 전압을 유지하도록 요구된다.In general, when multiple MOS transistors are used in a particular circuit, each MOS transistor is required to maintain the same threshold voltage regardless of size to improve circuit performance.

하지만, 회로를 구성하는 각 모스 트랜지스터의 특성(사이즈 및 종류 등)이 동일하지 않으므로, 각 모스 트랜지스터의 문턱 전압이 다르게 형성되며, 동일한 특성을 갖는 모스 트랜지스터라 하더라도 외부 환경 변화(프로세스 변화 등)에 의해 문턱 전압 차이가 발생한다.However, since the characteristics (size and type, etc.) of the MOS transistors constituting the circuit are not the same, the threshold voltages of the MOS transistors are formed differently, and even if the MOS transistors have the same characteristics, changes in external environment (process changes, etc.) This causes a threshold voltage difference.

상기 문턱 전압 차이는 도 1에 도시된 바와 같이, 모스 트랜지스터의 게이트(채널) 길이에 의해 결정되며, 게이트 길이가 짧을수록 쇼트 채널 효과(Short Channel Effect)에 의해 문턱 전압 롤 오프(Threshold Voltage Roll-off)가 발생하여 문턱 전압이 하강한다.As shown in FIG. 1, the threshold voltage difference is determined by the gate (channel) length of the MOS transistor, and the shorter the gate length, the threshold voltage roll-off due to the short channel effect. off) occurs and the threshold voltage drops.

이러한 문턱 전압 차이를 보상하기 위해, 종래에는 모스 트랜지스터들을 사이즈 및 종류별로 마스크(Mask) 및 임플란트(Implant)하여 문턱 전압을 동일하게 조절하는 방법이 사용되었다.In order to compensate for such a threshold voltage difference, a method of controlling the threshold voltage in the same manner by masking and implanting MOS transistors according to size and type has been conventionally used.

하지만, 모스 트랜지스터들을 사이즈 및 종류별로 마스크 및 임플란트하면, 많은 마스크 및 임플란트 단계가 추가되어야 하므로, 실질적으로 모든 트랜지스터에 적용하기 불가능하며, 또한, 외부 환경 변화에 의해 문턱 전압이 변하는 문제점을 해결할 수 없다.However, when MOS transistors are masked and implanted by size and type, many mask and implant steps need to be added, and thus, it is impossible to apply virtually to all transistors, and it is not possible to solve the problem of changing the threshold voltage due to external environmental changes. .

문턱 전압 차이를 보상하기 위한 다른 방법으로서, 종래에는 다수의 저항을 이용하여 백 바이어스 전압을 분배하고, 다양한 모스 트랜지스터 사이즈 및 종류별로 백 바이어스 전압을 달리하여 문턱 전압을 조절하는 방법이 사용되었다.As another method for compensating the difference in the threshold voltage, a conventional method of distributing the back bias voltage using a plurality of resistors and adjusting the threshold voltage by varying the back bias voltage for various MOS transistor sizes and types has been used.

즉, 도 2의 점선과 같이, 특정 모스 트랜지스터에 인가되는 백 바이어스 전압 VBB 레벨이 네거티브 방향으로 상승하면, 이에 대응하여 문턱 전압도 상승한다. 이러한 백 바이어스 전압 조절을 통해 다양한 특성의 모스 트랜지스터들의 문턱 전압이 동일하도록 조절될 수 있다.That is, as shown by a dotted line in FIG. 2, when the back bias voltage VBB level applied to a specific MOS transistor increases in the negative direction, the threshold voltage also increases correspondingly. Through such a back bias voltage adjustment, the threshold voltages of MOS transistors having various characteristics may be adjusted to be the same.

하지만, 외부 환경 변화에 따라 모스 트랜지스터들의 문턱 전압이 변하므로, 이를 감안하여 다양한 레벨의 백 바이어스 전압을 생성해야 한다. 따라서, 백 바이어스 전압을 분배하는 저항의 수가 증가하며, 상기 저항에 의해 분배된 백 바이어스 전압을 외부 환경 변화에 따라 적절히 제공하기 위해 제어 회로가 추가적으로 필요한 문제점이 있다.However, since threshold voltages of the MOS transistors change according to external environment changes, various levels of back bias voltages need to be generated. Therefore, the number of resistors that distribute the back bias voltage increases, and there is a problem in that a control circuit is additionally required to properly provide the back bias voltage distributed by the resistor according to the external environment change.

본 발명의 목적은 특정 회로를 구성하는 다양한 사이즈 및 종류의 모스 트랜지스터들의 문턱 전압을 모두 동일하게 유지하도록 함에 있다.An object of the present invention is to maintain the same threshold voltages of MOS transistors of various sizes and types constituting a specific circuit.

본 발명의 다른 목적은 상기 모스 트랜지스터들의 문턱 전압이 외부 환경에 따라 변하는 것을 방지하여 항상 일정한 문턱 전압을 유지하도록 함에 있다.Another object of the present invention is to prevent the threshold voltage of the MOS transistors from changing according to an external environment so as to maintain a constant threshold voltage at all times.

본 발명의 또 다른 목적은 상기 모스 트랜지스터들의 문턱 전압을 동일하게 제어하는 회로를 간단하게 구현하여 비용, 면적, 및 전류 소모 등에서 이득을 얻고자 함에 있다.Still another object of the present invention is to simply implement a circuit for controlling the threshold voltages of the MOS transistors equally and to obtain a gain in cost, area, and current consumption.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 모스 트랜지스터의 구동 회로는, 백 바이어스 전압을 위한 전압을 생성하는 전압 생성부; 및 상기 전압 생성부에서 생성된 전압을 상기 모스 트랜지스터의 채널 저항에 대응되게 조절하여 상기 백 바이어스 전압으로 공급하는 셀프 백 바이어스 제어부;를 포함함을 특징으로 한다.According to an aspect of the present invention, a driving circuit for a MOS transistor includes: a voltage generator configured to generate a voltage for a back bias voltage; And a self back bias controller configured to adjust the voltage generated by the voltage generator to correspond to the channel resistance of the MOS transistor to supply the back bias voltage.

일 예로, 상기 셀프 백 바이어스 제어부는 상기 전압 생성부에서 생성된 전압으로써 상기 모스 트랜지스터의 백 바이어스를 구동하며, 상기 모스 트랜지스터와 실질적으로 동일한 채널 저항을 갖는 구동 수단을 포함함이 바람직하다.For example, the self-back bias control unit may drive the back bias of the MOS transistor by the voltage generated by the voltage generator, and may include driving means having a channel resistance substantially the same as that of the MOS transistor.

여기서, 상기 구동 수단은 상기 모스 트랜지스터와 동일한 채널 길이를 갖는 모스 트랜지스터를 포함함이 바람직하다.Here, the driving means preferably includes a MOS transistor having the same channel length as the MOS transistor.

다른 예로, 상기 셀프 백 바이어스 제어부는 상기 전압 생성부에서 생성된 전압을 분배하여 상기 백 바이어스 전압으로 공급하는 가변 저항 수단과 고정 저항 수단을 포함하며, 상기 가변 저항은 상기 모스 트랜지스터의 채널 저항과 동일한 크기를 갖도록 가변됨이 바람직하다.As another example, the self-back bias control unit may include variable resistor means and fixed resistor means for distributing the voltage generated by the voltage generator and supplying the voltage to the back bias voltage, wherein the variable resistor is equal to the channel resistance of the MOS transistor. It is desirable to vary to have a size.

여기서, 상기 가변 저항 수단은 상기 전압 생성부의 출력 노드와 상기 고정 저항 수단 사이에 연결되며, 상기 모스 트랜지스터와 동일한 채널 길이를 갖는 모스 트랜지스터를 포함함이 바람직하다.Here, the variable resistance means is preferably connected between the output node of the voltage generator and the fixed resistance means, and includes a MOS transistor having the same channel length as the MOS transistor.

또한, 상기 고정 저항 수단은 상기 가변 저항 수단의 출력 노드와 접지 전압 노드 사이에 연결된 모스 트랜지스터를 포함함이 바람직하다.In addition, the fixed resistance means preferably comprises a MOS transistor connected between the output node and the ground voltage node of the variable resistance means.

상기 고정 저항 수단을 구성하는 모스 트랜지스터는 상기 백 바이어스 전압 을 공급받는 모스 트랜지스터와 동일한 종류로 구성되며, 상기 두 모스 트랜지스터는 공통 게이트 단자를 가짐이 바람직하다.The MOS transistor constituting the fixed resistance means has the same type as the MOS transistor supplied with the back bias voltage, and the two MOS transistors have a common gate terminal.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 모스 트랜지스터의 구동 회로는, 상기 모스 트랜지스터와 실질적으로 동일한 채널 저항을 가지며, 백 바이어스 전압을 구동하여 상기 모스 트랜지스터의 백 바이어스 전압으로 제공하는 구동부; 및 상기 구동부의 출력 노드를 형성하는 부하;를 포함함을 특징으로 한다.According to another aspect of the present invention, a driving circuit of a MOS transistor has a channel resistance substantially the same as that of the MOS transistor, and drives a back bias voltage to provide a back bias voltage of the MOS transistor. A driving unit; And a load forming an output node of the driving unit.

상기 구성에서, 상기 구동부는 상기 백 바이어스 전압이 입력되는 노드와 상기 부하 사이에 연결되며, 상기 모스 트랜지스터와 동일한 채널 길이를 갖는 모스 트랜지스터를 포함함이 바람직하다.In the above configuration, the driving unit may be connected between the node to which the back bias voltage is input and the load, and includes a MOS transistor having the same channel length as the MOS transistor.

또한, 상기 부하는 상기 구동부와 접지 전압 라인 사이에 연결된 모스 트랜지스터를 포함함이 바람직하다.In addition, the load preferably includes a MOS transistor connected between the driver and the ground voltage line.

상기 부하를 구성하는 모스 트랜지스터는 상기 백 바이어스 전압을 공급받는 모스 트랜지스터와 동일한 종류로 구성되며, 상기 두 모스 트랜지스터는 공통 게이트 단자를 가짐이 바람직하다.The MOS transistor constituting the load is configured of the same type as the MOS transistor supplied with the back bias voltage, and the two MOS transistors have a common gate terminal.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 풀 업 및 풀 다운 모스 트랜지스터로 구성되는 씨모스 로직의 구동 회로는, 상기 풀 업 모스 트랜지스터용 백 바이어스 전압을 위한 제 1 전압과 상기 풀 다운 모스 트랜지스터용 백 바이어스 전압을 위한 제 2 전압을 생성하는 전압 생성부; 상기 전압 생성부에서 생성된 제 1 전압을 상기 풀 업 모스 트랜지스터의 채널 저항에 대응되게 조절하여 상기 풀 업 모스 트랜지스터용 백 바이어스 전압으로 공급하는 제 1 셀프 백 바이어스 제어부; 및 상기 전압 생성부에서 생성된 제 2 전압을 상기 풀 다운 모스 트랜지스터의 채널 저항에 대응되게 조절하여 상기 풀 다운 모스 트랜지스터용 백 바이어스 전압으로 공급하는 제 2 셀프 백 바이어스 제어부;를 포함함을 특징으로 한다.The driving circuit of CMOS logic including the pull-up and pull-down MOS transistors of the present invention for achieving the above object includes a first voltage and a pull-down MOS transistor for a back bias voltage for the pull-up MOS transistor. A voltage generator configured to generate a second voltage for the back bias voltage; A first self-back bias controller configured to adjust the first voltage generated by the voltage generator to correspond to a channel resistance of the pull-up MOS transistor to supply the back-up voltage for the pull-up MOS transistor; And a second self back bias controller configured to adjust the second voltage generated by the voltage generator to correspond to the channel resistance of the pull down MOS transistor to supply the back bias voltage for the pull down MOS transistor. do.

상기 구성에서, 상기 제 1 셀프 백 바이어스 제어부는 상기 풀 업 모스 트랜지스터와 실질적으로 동일한 채널 저항을 갖는 제 1 구동 수단을 포함함이 바람직하다.In the above configuration, the first self-back bias control unit preferably includes first driving means having a channel resistance substantially the same as that of the pull-up MOS transistor.

여기서, 상기 제 1 구동 수단은 상기 전압 생성부에서 생성된 제 1 전압으로써 상기 풀 업 모스 트랜지스터용 백 바이어스 전압을 구동하며, 상기 풀 업 모스 트랜지스터와 동일한 채널 길이를 갖는 모스 트랜지스터를 포함함이 바람직하다.Here, the first driving means drives the back bias voltage for the pull-up MOS transistor using the first voltage generated by the voltage generator, and includes a MOS transistor having the same channel length as the pull-up MOS transistor. Do.

상기 제 2 셀프 백 바이어스 제어부는 상기 풀 다운 모스 트랜지스터와 실질적으로 동일한 채널 저항을 갖는 제 2 구동 수단을 포함함이 바람직하다.Preferably, the second self back bias control unit includes second driving means having a channel resistance substantially the same as that of the pull-down MOS transistor.

여기서, 상기 제 2 구동 수단은 상기 전압 생성부에서 생성된 제 2 전압으로써 상기 풀 다운 모스 트랜지스터용 백 바이어스 전압을 구동하며, 상기 풀 다운 모스 트랜지스터와 동일한 채널 길이를 갖는 모스 트랜지스터를 포함함이 바람직하다.Here, the second driving means drives the back bias voltage for the pull-down MOS transistor with the second voltage generated by the voltage generator, and preferably includes a MOS transistor having the same channel length as the pull-down MOS transistor. Do.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 모스 트랜지스터 구동 회로는 특정 회로를 구성하는 각 모스 트랜지스터와 동일한 채널 저항을 갖는 모스 트랜지스터를 이용하여 백 바이어스 전압 을 구동함으로써, 상기 모스 트랜지스터들의 문턱 전압이 동일 레벨로 자동 조절되도록 제어한다.The MOS transistor driving circuit of the present invention controls the threshold voltages of the MOS transistors to be automatically adjusted to the same level by driving the back bias voltage using a MOS transistor having the same channel resistance as each of the MOS transistors constituting the specific circuit.

구체적으로, 본 발명의 모스 트랜지스터 구동 회로는 도 3에 도시된 바와 같이, 백 바이어스 전압 VBB을 생성하는 백 바이어스 전압 생성부(30), 및 백 바이어스 전압 VBB을 모스 트랜지스터(T1)의 채널 저항에 대응되게 조절하여 모스 트랜지스터(T1)의 벌크(Bulk) 단자로 공급하는 셀프 백 바이어스 제어부(32)를 포함한다. 여기서, 모스 트랜지스터(T1)는 특정 회로를 구성하는 모스 트랜지스터들 중 어느 하나를 의미한다.Specifically, as shown in FIG. 3, in the MOS transistor driving circuit of the present invention, the back bias voltage generator 30 generating the back bias voltage VBB, and the back bias voltage VBB are applied to the channel resistance of the MOS transistor T1. And a self-back bias control unit 32 that adjusts to correspond to and supplies the bulk terminal of the MOS transistor T1 to the bulk terminal. Here, the MOS transistor T1 means any one of the MOS transistors constituting a specific circuit.

백 바이어스 전압 생성부(30)는 외부 전원을 이용하여 백 바이어스 전압 VBB을 생성하는 구성을 갖는다. 상기 백 바이어스 전압 생성부(30)의 구성은 당 업계에 널리 알려져 있으므로, 설명의 편의상 생략하기로 한다.The back bias voltage generator 30 is configured to generate the back bias voltage VBB using an external power supply. Since the configuration of the back bias voltage generator 30 is well known in the art, it will be omitted for convenience of description.

셀프 백 바이어스 제어부(32)는 백 바이어스 전압 VBB을 이용하여 모스 트랜지스터(T1)의 채널 저항에 대응되게 조절된 백 바이어스 전압 VB을 생성하며, 일 예로, 도 4와 같이 구성될 수 있다.The self back bias controller 32 generates the back bias voltage VB adjusted to correspond to the channel resistance of the MOS transistor T1 by using the back bias voltage VBB. For example, the self back bias controller 32 may be configured as shown in FIG. 4.

도 4를 참조하면, 셀프 백 바이어스 제어부(32)는 백 바이어스 전압 VBB이 입력되는 노드와 접지 전압 VSS 라인 사이에 직렬 연결된 두 NMOS 트랜지스터(T2,T3)로 구성될 수 있으며, 상기 두 NMOS 트랜지스터(T2,T3)의 게이트는 전원 전압 VDD 라인에 공통으로 연결된다.Referring to FIG. 4, the self back bias control unit 32 may be composed of two NMOS transistors T2 and T3 connected in series between a node to which the back bias voltage VBB is input and a ground voltage VSS line. The gates of T2 and T3 are commonly connected to the power supply voltage VDD line.

여기서, NMOS 트랜지스터(T2)는 백 바이어스 전압 VB을 구동하는 역할을 하며, 백 바이어스 전압 VB이 인가되는 모스 트랜지스터(T1)와 실질적으로 동일한 채 널 저항을 갖는 것이 바람직하다. 모스 트랜지스터(T1)와 실질적으로 동일한 채널 저항을 갖기 위해서, NMOS 트랜지스터(T2)는 모스 트랜지스터(T1)와 동일한 채널 길이를 갖는 것이 바람직하며, 또한, 사이즈 및 종류도 모두 동일한 것이 바람직하다.Here, the NMOS transistor T2 serves to drive the back bias voltage VB, and preferably has a channel resistance substantially the same as that of the MOS transistor T1 to which the back bias voltage VB is applied. In order to have a channel resistance substantially the same as that of the MOS transistor T1, the NMOS transistor T2 preferably has the same channel length as the MOS transistor T1, and it is preferable that both the size and the type are the same.

NMOS 트랜지스터(T3)는 백 바이어스 전압 VB 레벨을 결정하는 역할을 하며, 외부 환경 변화에 둔감하도록 긴 채널을 갖는 것이 바람직하다. 상기 NMOS 트랜지스터(T3)는 특정 회로를 구성하는 모스 트랜지스터들에 대응하여 모두 동일하게 구성됨이 바람직하다.The NMOS transistor T3 serves to determine the back bias voltage VB level, and preferably has a long channel so as to be insensitive to external environmental changes. The NMOS transistor T3 is preferably configured to be identical to the MOS transistors constituting a specific circuit.

이러한 구성을 갖는 셀프 백 바이어스 제어부(32)는 두 NMOS 트랜지스터(T2,T3)의 저항비에 의해 백 바이어스 전압 VB 레벨을 결정한다. 즉, 두 NMOS 트랜지스터(T2,T3)는 전원 전압 VDD에 의해 항상 턴 온 상태를 유지하므로, 두 NMOS 트랜지스터(T2,T3)의 채널 저항에 따라 백 바이어스 전압 VB 레벨이 결정된다.The self back bias control unit 32 having such a configuration determines the back bias voltage VB level based on the resistance ratios of the two NMOS transistors T2 and T3. That is, since the two NMOS transistors T2 and T3 are always turned on by the power supply voltage VDD, the back bias voltage VB level is determined according to the channel resistances of the two NMOS transistors T2 and T3.

그리고, NMOS 트랜지스터(T2)는 모스 트랜지스터(T1)와 동일한 채널 저항을 가지며, NMOS 트랜지스터(T3)는 고정된 채널 저항을 가지므로, 두 NMOS 트랜지스터(T2,T3) 사이를 연결하는 노드에서 출력되는 백 바이어스 전압 VB의 레벨은 모스 트랜지스터(T1)의 채널 저항에 따라 변화한다.Since the NMOS transistor T2 has the same channel resistance as that of the MOS transistor T1 and the NMOS transistor T3 has a fixed channel resistance, the NMOS transistor T2 is output from a node connecting between the two NMOS transistors T2 and T3. The level of the back bias voltage VB changes depending on the channel resistance of the MOS transistor T1.

예를 들어, 모스 트랜지스터(T1)가 긴 채널을 갖는 경우, NMOS 트랜지스터(T3)는 모스 트랜지스터(T1)와 동일한 저항을 가지므로, 두 NMOS 트랜지스터(T2,T3)에 의해 백 바이어스 전압 VB의 레벨이 낮게 형성된다. 반면, 모스 트랜 지스터(T1)가 짧은 채널을 갖는 경우, 두 NMOS 트랜지스터(T2,T3)에 의해 백 바이어스 전압 VB의 레벨이 높게 형성된다.For example, when the MOS transistor T1 has a long channel, since the NMOS transistor T3 has the same resistance as the MOS transistor T1, the level of the back bias voltage VB is caused by the two NMOS transistors T2 and T3. Is formed low. On the other hand, when the MOS transistor T1 has a short channel, the level of the back bias voltage VB is formed high by the two NMOS transistors T2 and T3.

따라서, 특정 회로를 구성하는 모스 트랜지스터들의 채널 저항에 따라 백 바이어스 전압 VB의 레벨이 조절되어 제공되므로, 상기 모스 트랜지스터들이 모두 동일한 문턱 전압 레벨을 유지할 수 있다.Accordingly, since the level of the back bias voltage VB is provided according to the channel resistance of the MOS transistors constituting the specific circuit, the MOS transistors may maintain the same threshold voltage level.

또한, 외부 환경 변화에 의해 모스 트랜지스터(T1)의 특성이 변화하여 채널 저항이 변하는 경우, 모스 트랜지스터(T1)와 동일한 특성을 갖는 NMOS 트랜지스터(T3)에 의해 백 바이어스 전압 VB이 자동으로 조절되므로, 문턱 전압 레벨이 일정하게 유지될 수 있다.In addition, when the characteristics of the MOS transistor T1 change due to a change in external environment and the channel resistance changes, the back bias voltage VB is automatically adjusted by the NMOS transistor T3 having the same characteristics as the MOS transistor T1. The threshold voltage level can be kept constant.

일 예로, 도 5에 도시된 바와 같이, 외부 환경에 의해 모스 트랜지스터(T1)의 채널 저항이 작아져서 문턱 전압이 낮아지는 경우, NMOS 트랜지스터(T3)의 채널 저항이 모스 트랜지스터(T1)에 대응하여 작아지므로, 백 바이어스 전압 VB의 레벨이 네거티브 방향으로 하강한다. 따라서, 모스 트랜지스터(T1)의 문턱 전압이 도 5의 화살표 방향으로 다시 상승하여 원래의 레벨로 유지될 수 있다.For example, as shown in FIG. 5, when the channel resistance of the MOS transistor T1 decreases due to an external environment and the threshold voltage decreases, the channel resistance of the NMOS transistor T3 corresponds to the MOS transistor T1. Since it becomes small, the level of the back bias voltage VB falls in the negative direction. Therefore, the threshold voltage of the MOS transistor T1 may rise again in the direction of the arrow of FIG. 5 to maintain the original level.

셀프 백 바이어스 제어부(32)의 다른 예로, 도 6의 회로가 개시될 수 있으며, 도 6의 모스 트랜지스터 구동 회로는 백 바이어스 전압 VB을 인가받는 모스 트랜지스터(T1)의 게이트와 백 바이어스 전압 VB의 레벨을 결정하는 NMOS 트랜지스터(T4)의 게이트가 연결된 구조를 갖는다.As another example of the self back bias controller 32, the circuit of FIG. 6 may be disclosed. The MOS transistor driving circuit of FIG. 6 may include a gate of the MOS transistor T1 and a level of the back bias voltage VB to which the back bias voltage VB is applied. It has a structure that the gate of the NMOS transistor (T4) for determining the is connected.

이러한 구조의 모스 트랜지스터 구동 회로는 모스 트랜지스터(T1)가 동작하지 않을 때 NMOS 트랜지스터(T4)도 동작하지 않으므로, 누설 전류가 줄어드는 효과 가 있다.The MOS transistor driving circuit having such a structure does not operate the NMOS transistor T4 when the MOS transistor T1 does not operate, thereby reducing the leakage current.

즉, 모스 트랜지스터(T1)의 백 바이어스 전압 VB을 조절하기 위해서는 두 NMOS 트랜지스터(T2,T4)가 항상 턴 온 상태로 유지되어야 하므로, 두 NMOS 트랜지스터(T2,T4)에 의해 전류 패스가 형성되어 누설 전류가 발생한다.That is, in order to adjust the back bias voltage VB of the MOS transistor T1, since the two NMOS transistors T2 and T4 must always be turned on, current paths are formed by the two NMOS transistors T2 and T4 to prevent leakage. Current is generated.

하지만, 모스 트랜지스터(T1)가 동작하지 않으면, 모스 트랜지스터(T1)의 백 바이어스 전압 VB을 조절할 필요가 없으므로, 두 NMOS 트랜지스터(T2,T4)가 턴 온 상태로 유지될 필요가 없다.However, when the MOS transistor T1 does not operate, it is not necessary to adjust the back bias voltage VB of the MOS transistor T1, so that the two NMOS transistors T2 and T4 do not need to be kept turned on.

따라서, 모스 트랜지스터(T1)의 게이트와 NMOS 트랜지스터(T2)의 게이트를 연결하면, 모스 트랜지스터(T1)가 동작하지 않을 때 NMOS 트랜지스터(T2)가 턴 오프되어 누설 전류가 줄어들 수 있다.Therefore, when the gate of the MOS transistor T1 and the gate of the NMOS transistor T2 are connected, the NMOS transistor T2 is turned off when the MOS transistor T1 is not operated to reduce the leakage current.

이상에서 살펴본 바와 같이, 본 발명의 모스 트랜지스터 구동 회로는 특정 회로를 구성하는 모스 트랜지스터들에 각각 대응되는 동일 채널 저항을 갖는 모스 트랜지스터들을 이용하여 백 바이어스 전압들을 생성하고, 상기 백 바이어스 전압들을 각 모스 트랜지스터에 제공하여 문턱 전압을 조절한다.As described above, the MOS transistor driving circuit of the present invention generates back bias voltages using MOS transistors having the same channel resistance corresponding to MOS transistors constituting a specific circuit, and generates the back bias voltages for each MOS transistor. The transistor is provided to regulate the threshold voltage.

따라서, 본 발명의 모스 트랜지스터 구동 회로는 사이즈 및 종류가 각각 다른 모스 트랜지스터들이 동일한 문턱 전압을 가지도록 제어할 수 있으며, 또한, 외부 환경에 의해 각 모스 트랜지스터의 채널 저항이 변하더라도 일정한 문턱 전압을 유지할 수 있는 효과가 있다.Therefore, the MOS transistor driving circuit of the present invention can control MOS transistors having different sizes and types to have the same threshold voltage, and maintain a constant threshold voltage even if the channel resistance of each MOS transistor is changed by an external environment. It can be effective.

한편, 본 발명의 모스 트랜지스터 구동 회로는 모스 트랜지스터들로 구성되는 다양한 회로에 모두 적용 가능하며, 일 예로 입력 전압을 씨모스(CMOS) 레벨로 증폭하는 씨모스 로직(Logic)에 본 발명의 모스 트랜지스터 구동 회로를 적용하는 경우, 도 7과 같은 구조를 갖는다.On the other hand, the MOS transistor driving circuit of the present invention can be applied to all the various circuits composed of MOS transistors, for example, the MOS transistor of the present invention in CMOS logic to amplify the input voltage to the CMOS level (CMOS) level When the driving circuit is applied, it has the structure as shown in FIG.

구체적으로, 도 7의 회로는 인버터(70), 풀 업 모스 트랜지스터 구동 회로(72), 및 풀 다운 모스 트랜지스터 구동 회로(74)를 포함한다.Specifically, the circuit of FIG. 7 includes an inverter 70, a pull up MOS transistor driving circuit 72, and a pull down MOS transistor driving circuit 74.

인버터(70)는 입력 전압 VIN에 의해 출력 전압 VOUT을 전원 전압 VDD 레벨로 풀 업 시키는 PMOS 트랜지스터(T5)와, 입력 전압 VIN에 의해 출력 전압 VOUT을 접지 전압 VSS 레벨로 풀 다운시키는 NMOS 트랜지스터(T6)를 포함한다.The inverter 70 pulls up the output voltage VOUT to the power supply voltage VDD level by the input voltage VIN, and the NMOS transistor T6 pulls down the output voltage VOUT to the ground voltage VSS level by the input voltage VIN. ).

풀 업 모스 트랜지스터 구동 회로(72)는 승압 전압 VPP이 공급되는 라인과 전원 전압 VDD 라인 사이에 직렬 연결되는 두 PMOS 트랜지스터(T7,T8)를 포함한다. 여기서, 승압 전압 VPP은 전원 전압 VDD보다 높은 레벨의 전압으로서, PMOS 트랜지스터(T5)의 백 바이어스 전압을 위해 생성되는 전압이다. 그리고, 두 PMOS 트랜지스터(T7,T8)의 게이트는 접지 전압 VSS 라인에 연결되며, 두 PMOS 트랜지스터(T7,T8)의 저항비에 의해 PMOS 트랜지스터(T5)의 백 바이어스 전압 VBP이 생성된다. 또한, PMOS 트랜지스터(T5)와 PMOS 트랜지스터(T7)는 동일한 채널 저항을 갖는다.The pull-up MOS transistor driving circuit 72 includes two PMOS transistors T7 and T8 connected in series between a line supplied with the boosted voltage VPP and a power supply voltage VDD line. Here, the boosted voltage VPP is a voltage higher than the power supply voltage VDD and is a voltage generated for the back bias voltage of the PMOS transistor T5. The gates of the two PMOS transistors T7 and T8 are connected to the ground voltage VSS line, and the back bias voltage VBP of the PMOS transistor T5 is generated by the resistance ratios of the two PMOS transistors T7 and T8. In addition, the PMOS transistor T5 and the PMOS transistor T7 have the same channel resistance.

풀 다운 모스 트랜지스터 구동 회로(74)는 백 바이어스 전압 VBB이 공급되는 라인과 전원 전압 VDD 라인 사이에 직렬 연결되는 두 NMOS 트랜지스터(T9,T10)를 포함한다. 여기서, 두 NMOS 트랜지스터(T9,T10)의 게이트는 전원 전압 VDD 라인에 연결되며, 두 NMOS 트랜지스터(T9,T10)의 저항비에 의해 NMOS 트랜지스터(T6)의 백 바이어스 전압 VBN이 생성된다. 또한, NMOS 트랜지스터(T6)와 NMOS 트랜지스 터(T9)는 동일한 채널 저항을 갖는다.The pull down MOS transistor driving circuit 74 includes two NMOS transistors T9 and T10 connected in series between a line supplied with the back bias voltage VBB and a power supply voltage VDD line. Here, the gates of the two NMOS transistors T9 and T10 are connected to the power supply voltage VDD line, and the back bias voltage VBN of the NMOS transistor T6 is generated by the resistance ratio of the two NMOS transistors T9 and T10. In addition, the NMOS transistor T6 and the NMOS transistor T9 have the same channel resistance.

이러한 구성을 갖는 본 발명의 모스 트랜지스터 구동 회로는 두 PMOS 트랜지스터(T5,T7)가 동일한 채널 저항을 갖고, 두 NMOS 트랜지스터(T6,T9)가 동일한 채널 저항을 가지므로, PMOS 트랜지스터(T5)와 NMOS 트랜지스터(T6)의 문턱 전압을 항상 일정하게 유지할 수 있는 효과가 있다.In the MOS transistor driving circuit of the present invention having such a configuration, since the two PMOS transistors T5 and T7 have the same channel resistance, and the two NMOS transistors T6 and T9 have the same channel resistance, the PMOS transistor T5 and the NMOS are the same. There is an effect that the threshold voltage of the transistor T6 can be kept constant at all times.

그리고, 도 7의 인버터(70)와 같은 씨모스 로직이 다수로 연결되는 경우, 각 씨모스 로직에 풀 업 모스 트랜지스터 구동 회로(72)와 풀 다운 모스 트랜지스터 구동 회로(74)가 연결되면, PMOS 트랜지스터들과 NMOS 트랜지스터들이 각각 동일한 문턱 전압을 유지할 수 있는 효과가 있다.In the case where a plurality of CMOS logics such as the inverter 70 of FIG. 7 are connected, when the pull-up MOS transistor driving circuit 72 and the pull-down MOS transistor driving circuit 74 are connected to each CMOS logic, the PMOS is connected. The transistors and the NMOS transistors each have the effect of maintaining the same threshold voltage.

이와 같이, 본 발명은 특정 회로를 구성하는 다수의 모스 트랜지스터와 동일한 채널 저항을 갖는 모스 트랜지스터들을 이용하여 상기 각 모스 트랜지스터가 동일한 문턱 전압을 갖도록 제어함으로써, 상기 회로의 성능이 향상되는 효과가 있다.As described above, the present invention has the effect of improving the performance of the circuit by controlling the MOS transistors to have the same threshold voltage by using MOS transistors having the same channel resistance as the plurality of MOS transistors constituting the specific circuit.

또한, 본 발명은 특정 회로를 구성하는 다수의 모스 트랜지스터와 동일한 특성을 갖는 모스 트랜지스터들을 이용하여 상기 각 모스 트랜지스터가 동일한 문턱 전압을 갖도록 제어함으로써, 상기 회로를 구성하는 모스 트랜지스터들의 문턱 전압이 외부 환경에 의해 변하는 것을 줄일 수 있는 효과가 있다.In addition, the present invention controls the MOS transistors to have the same threshold voltage by using MOS transistors having the same characteristics as the plurality of MOS transistors constituting a specific circuit, so that the threshold voltages of the MOS transistors constituting the circuit are external environment. It is effective to reduce the change by.

아울러, 본 발명은 특정 회로를 구성하는 다수의 모스 트랜지스터의 문턱 전압을 동일하게 제어함에 있어서, 상기 각 모스 트랜지스터와 동일한 특성을 갖는 모스 트랜지스터들을 이용하여 상기 문턱 전압이 자동으로 조절되도록 제어함으로써, 비용, 면적, 및 전류 소모 등에서 이득을 얻을 수 있는 효과가 있다.In addition, the present invention in controlling the threshold voltages of the plurality of MOS transistors constituting a specific circuit the same, by controlling the threshold voltage is automatically adjusted by using the MOS transistors having the same characteristics as each of the MOS transistor, , Area, and current consumption can be obtained.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not limited thereto, and the invention is not limited to the scope of the invention as defined by the following claims. Those skilled in the art will readily appreciate that modifications and variations can be made.

Claims (16)

모스 트랜지스터의 구동 회로에 있어서,In the driving circuit of the MOS transistor, 백 바이어스 전압을 위한 전압을 생성하는 전압 생성부; 및A voltage generator configured to generate a voltage for the back bias voltage; And 상기 전압 생성부에서 생성된 전압을 상기 모스 트랜지스터의 채널 저항에 대응되게 조절하여 상기 백 바이어스 전압으로 공급하는 셀프 백 바이어스 제어부;를 포함함을 특징으로 하는 모스 트랜지스터의 구동 회로.And a self back bias controller configured to adjust the voltage generated by the voltage generator to correspond to the channel resistance of the MOS transistor to supply the back bias voltage. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 셀프 백 바이어스 제어부는 상기 전압 생성부에서 생성된 전압으로써 상기 모스 트랜지스터의 백 바이어스를 구동하며, 상기 모스 트랜지스터와 실질적으로 동일한 채널 저항을 갖는 구동 수단을 포함함을 특징으로 하는 모스 트랜지스터의 구동 회로.The self-back bias control unit includes a driving means for driving the back bias of the MOS transistor by the voltage generated by the voltage generator, and including driving means having a channel resistance substantially the same as that of the MOS transistor. . 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 2 항에 있어서,The method of claim 2, 상기 구동 수단은 상기 모스 트랜지스터와 동일한 채널 길이를 갖는 모스 트랜지스터를 포함함을 특징으로 하는 모스 트랜지스터의 구동 회로.And the driving means comprises a MOS transistor having the same channel length as the MOS transistor. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 셀프 백 바이어스 제어부는 상기 전압 생성부에서 생성된 전압을 분배 하여 상기 백 바이어스 전압으로 공급하는 가변 저항 수단과 고정 저항 수단을 포함하며, 상기 가변 저항은 상기 모스 트랜지스터의 채널 저항과 동일한 크기를 갖도록 가변됨을 특징으로 하는 모스 트랜지스터의 구동 회로.The self-back bias control unit includes variable resistor means and fixed resistor means for distributing the voltage generated by the voltage generator to supply the back bias voltage, wherein the variable resistor has the same size as the channel resistance of the MOS transistor. The driving circuit of the MOS transistor, characterized in that the variable. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 4 항에 있어서,The method of claim 4, wherein 상기 가변 저항 수단은 상기 전압 생성부의 출력 노드와 상기 고정 저항 수단 사이에 연결되며, 상기 모스 트랜지스터와 동일한 채널 길이를 갖는 모스 트랜지스터를 포함함을 특징으로 하는 모스 트랜지스터의 구동 회로.And the variable resistance means comprises a MOS transistor connected between an output node of the voltage generator and the fixed resistance means, the MOS transistor having the same channel length as the MOS transistor. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 4 항에 있어서,The method of claim 4, wherein 상기 고정 저항 수단은 상기 가변 저항 수단의 출력 노드와 접지 전압 노드 사이에 연결된 모스 트랜지스터를 포함함을 특징으로 하는 모스 트랜지스터의 구동 회로.And said fixed resistance means comprises a MOS transistor connected between an output node of said variable resistance means and a ground voltage node. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 6 항에 있어서,The method of claim 6, 상기 고정 저항 수단을 구성하는 모스 트랜지스터는 상기 백 바이어스 전압을 공급받는 모스 트랜지스터와 동일한 종류로 구성되며, 상기 두 모스 트랜지스터는 공통 게이트 단자를 가짐을 특징으로 하는 모스 트랜지스터의 구동 회로.The MOS transistor constituting the fixed resistance means has the same type as the MOS transistor supplied with the back bias voltage, and the two MOS transistors have a common gate terminal. 모스 트랜지스터의 구동 회로에 있어서,In the driving circuit of the MOS transistor, 상기 모스 트랜지스터와 실질적으로 동일한 채널 저항을 가지며, 백 바이어스 전압을 구동하여 상기 모스 트랜지스터의 백 바이어스 전압으로 제공하는 구동부; 및A driver having a channel resistance substantially the same as that of the MOS transistor, and driving a back bias voltage to provide a back bias voltage of the MOS transistor; And 상기 구동부의 출력 노드를 형성하는 부하;를 포함함을 특징으로 하는 모스 트랜지스터의 구동 회로.And a load forming an output node of the driving unit. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 8 항에 있어서,The method of claim 8, 상기 구동부는 상기 백 바이어스 전압이 입력되는 노드와 상기 부하 사이에 연결되며, 상기 모스 트랜지스터와 동일한 채널 길이를 갖는 모스 트랜지스터를 포함함을 특징으로 하는 모스 트랜지스터의 구동 회로.And the driving unit is connected between a node to which the back bias voltage is input and the load, and a MOS transistor having a same channel length as that of the MOS transistor. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제 8 항에 있어서,The method of claim 8, 상기 부하는 상기 구동부와 접지 전압 라인 사이에 연결된 모스 트랜지스터를 포함함을 특징으로 하는 모스 트랜지스터의 구동 회로.And the load includes a MOS transistor connected between the driver and a ground voltage line. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 10 항에 있어서,11. The method of claim 10, 상기 부하를 구성하는 모스 트랜지스터는 상기 백 바이어스 전압을 공급받는 모스 트랜지스터와 동일한 종류로 구성되며, 상기 두 모스 트랜지스터는 공통 게이트 단자를 가짐을 특징으로 하는 모스 트랜지스터의 구동 회로.The MOS transistor constituting the load has the same type as the MOS transistor supplied with the back bias voltage, and the two MOS transistors have a common gate terminal. 풀 업 및 풀 다운 모스 트랜지스터로 구성되는 씨모스 로직의 구동 회로에 있어서,In the driving circuit of CMOS logic consisting of a pull-up and a pull-down MOS transistor, 상기 풀 업 모스 트랜지스터용 백 바이어스 전압을 위한 제 1 전압과 상기 풀 다운 모스 트랜지스터용 백 바이어스 전압을 위한 제 2 전압을 생성하는 전압 생성부;A voltage generator configured to generate a first voltage for the back bias voltage for the pull up MOS transistor and a second voltage for the back bias voltage for the pull down MOS transistor; 상기 전압 생성부에서 생성된 제 1 전압을 상기 풀 업 모스 트랜지스터의 채널 저항에 대응되게 조절하여 상기 풀 업 모스 트랜지스터용 백 바이어스 전압으로 공급하는 제 1 셀프 백 바이어스 제어부; 및A first self-back bias controller configured to adjust the first voltage generated by the voltage generator to correspond to a channel resistance of the pull-up MOS transistor to supply the back-up voltage for the pull-up MOS transistor; And 상기 전압 생성부에서 생성된 제 2 전압을 상기 풀 다운 모스 트랜지스터의 채널 저항에 대응되게 조절하여 상기 풀 다운 모스 트랜지스터용 백 바이어스 전압으로 공급하는 제 2 셀프 백 바이어스 제어부;를 포함함을 특징으로 하는 씨모스 로직의 구동 회로.And a second self back bias controller configured to adjust the second voltage generated by the voltage generator to correspond to a channel resistance of the pull down MOS transistor to supply the back bias voltage for the pull down MOS transistor. Driving logic of CMOS logic. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제 12 항에 있어서,13. The method of claim 12, 상기 제 1 셀프 백 바이어스 제어부는 상기 풀 업 모스 트랜지스터와 실질적으로 동일한 채널 저항을 갖는 제 1 구동 수단을 포함함을 특징으로 하는 씨모스 로직의 구동 회로.And the first self-back bias control unit includes first driving means having a channel resistance substantially the same as that of the pull-up MOS transistor. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 제 13 항에 있어서,The method of claim 13, 상기 제 1 구동 수단은 상기 전압 생성부에서 생성된 제 1 전압으로써 상기 풀 업 모스 트랜지스터용 백 바이어스 전압을 구동하며, 상기 풀 업 모스 트랜지스터와 동일한 채널 길이를 갖는 모스 트랜지스터를 포함함을 특징으로 하는 씨모스 로직의 구동 회로.The first driving means drives the back bias voltage for the pull-up MOS transistor using the first voltage generated by the voltage generator, and includes a MOS transistor having the same channel length as the pull-up MOS transistor. Driving logic of CMOS logic. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제 12 항에 있어서,13. The method of claim 12, 상기 제 2 셀프 백 바이어스 제어부는 상기 풀 다운 모스 트랜지스터와 실질적으로 동일한 채널 저항을 갖는 제 2 구동 수단을 포함함을 특징으로 하는 씨모스 로직의 구동 회로.And said second self back bias control section includes second driving means having substantially the same channel resistance as said pull down MOS transistor. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 제 15 항에 있어서,The method of claim 15, 상기 제 2 구동 수단은 상기 전압 생성부에서 생성된 제 2 전압으로써 상기 풀 다운 모스 트랜지스터용 백 바이어스 전압을 구동하며, 상기 풀 다운 모스 트랜지스터와 동일한 채널 길이를 갖는 모스 트랜지스터를 포함함을 특징으로 하는 씨모스 로직의 구동 회로.The second driving means drives the back bias voltage for the pull-down MOS transistor using the second voltage generated by the voltage generator, and includes a MOS transistor having the same channel length as the pull-down MOS transistor. Driving logic of CMOS logic.
KR1020060137183A 2006-12-28 2006-12-28 Mos transistor driving circuit KR101153711B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060137183A KR101153711B1 (en) 2006-12-28 2006-12-28 Mos transistor driving circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060137183A KR101153711B1 (en) 2006-12-28 2006-12-28 Mos transistor driving circuit

Publications (2)

Publication Number Publication Date
KR20080061968A KR20080061968A (en) 2008-07-03
KR101153711B1 true KR101153711B1 (en) 2012-06-05

Family

ID=39814157

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060137183A KR101153711B1 (en) 2006-12-28 2006-12-28 Mos transistor driving circuit

Country Status (1)

Country Link
KR (1) KR101153711B1 (en)

Also Published As

Publication number Publication date
KR20080061968A (en) 2008-07-03

Similar Documents

Publication Publication Date Title
US20010011886A1 (en) Internal supply voltage generating circuit and method of generating internal supply voltage
JP2007243178A (en) Adjustable transistor body bias circuit network
US5990671A (en) Constant power voltage generator with current mirror amplifier optimized by level shifters
US11681313B2 (en) Voltage generating circuit, inverter, delay circuit, and logic gate circuit
US8085019B2 (en) Device for generating internal power supply voltage and method thereof
KR100410987B1 (en) Internal voltage generator
TW202141218A (en) Electronic oscillator and semiconductor integrated circuit
US20040251957A1 (en) Internal voltage generator
US20050093581A1 (en) Apparatus for generating internal voltage capable of compensating temperature variation
KR20050021175A (en) Data driving circuit and semiconductor memory device using the same
KR100996193B1 (en) Output driving device
KR101153711B1 (en) Mos transistor driving circuit
KR100792430B1 (en) Internal voltage generator in semiconductor device
US6236255B1 (en) Output impedance adjustment circuit
JP3673479B2 (en) Voltage regulator
KR101257459B1 (en) Temperature compensation circuit and device for comprising the same
KR101018704B1 (en) Variable delay circuit, testing apparatus and electronic device
US20080150614A1 (en) Method and system for dynamic supply voltage biasing of integrated circuit blocks
KR100866133B1 (en) Input buffer circuit
KR20170094683A (en) Buffer Circuit
US7961037B2 (en) Intermediate potential generation circuit
KR101153793B1 (en) Apparatus for generating internal voltage
US6459329B1 (en) Power supply auxiliary circuit
KR20080003048A (en) Refrence generation circuit
KR20040048294A (en) Reference voltage generating circuit and internal voltage generating circuit capable of controlling internal voltage level

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee