KR101147367B1 - Method for manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 고종횡비를 갖는 65nm급 테크놀로지 이하의 미세 배선 공정시에도 패턴 내부에 공극없이 안정적으로 구리배선을 형성할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 시드층이 형성된 기판을 제공하는 단계와, 상기 시드층에 대하여 촉진제와 DI가 혼합된 혼합액을 이용한 전처리 습윤 공정을 실시하여 상기 시드층의 상부 표면에 상기 혼합액을 흡착시키는 단계와, 도금액을 이용한 전기도금공정을 실시하여 상기 시드층 상부에 구리배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. The present invention is to provide a method for manufacturing a semiconductor device capable of stably forming copper wiring without voids in the pattern even in the fine wiring process of less than 65nm class technology having a high aspect ratio. Providing a substrate formed, adsorbing the mixed solution to the top surface of the seed layer by performing a pretreatment wet process using a mixed solution of a promoter and DI mixed with the seed layer, and an electroplating process using a plating solution. It provides a method of manufacturing a semiconductor device comprising the step of forming a copper wiring on the seed layer.

구리배선, 전기도금공정, 전처리 습윤 공정, 촉진제, DI Copper wiring, electroplating process, pretreatment wetting process, accelerator, DI

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 일반적인 반도체 소자의 구리배선 형성방법의 공정단면도.1 is a process cross-sectional view of a method for forming a copper wiring of a general semiconductor device.

도 2 및 도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 구리배선 형성방법의 공정단면도.2 and 3 are process cross-sectional views of a method for forming a copper wiring of a semiconductor device according to a preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 기판100: substrate

101 : IMD막101: IMD film

102 : 시드층102: seed layer

104 : 촉진제104: accelerator

106 : 구리배선106: copper wiring

200 : 전처리 습윤 탱크200: pretreatment wet tank

210, 320 : 웨이퍼 척210, 320: Wafer Chuck

300 : 도금 탱크300: plating tank

310 : 애노드310: anode

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 65nm급 테크놀로지(technology) 이하의 반도체 소자의 금속배선 중 구리배선 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming copper wiring in metal wiring of a semiconductor device of 65 nm or less technology.

최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 신호 전달 지연(signal propagation delay)을 줄이기 위하여 여러가지 연구가 진행중에 있다. 이는 고밀도 칩(high density chip)의 속도가 고밀도 칩상의 RC 타임 지연(여기서, 'R'은 배선저항, 'C'는 절연막의 정전용량)에 의해 결정되기 때문인데 RC 신호지연의 감소가 소자의 고속화를 이루게 한다. 이를 위해서는 저항이 작은 도체의 개발과, 낮은 유전상수(dielectric constant)를 갖는 물질의 개발이 필요하다. Recently, various researches are underway to reduce signal propagation delays centering on logic devices requiring high integration and high performance among semiconductor devices. This is because the speed of the high density chip is determined by the RC time delay on the high density chip, where 'R' is the wiring resistance and 'C' is the capacitance of the insulating film. Speed up. This requires the development of low resistance conductors and the development of materials with low dielectric constants.

도체 개발에 있어서는 기존의 알루미늄을 구리도체로의 대체 공정이 필요한데, 지금까지 구리의 경우 알루미늄보다 전기 전도도가 훨씬 우수하다고 알려져 있다. 그러나, 구리의 경우 진공증착 및 건식식각이 어려워 반도체 공정에 사용되지 못하였으나, 최근에는 전기도금기술과 매입공정을 이용하여 배선물질로서 사용이 가능하게 되었다. 그리고, MCM(Multi-Chip-Module)이나 로직 칩 제조에 성능을 향상시킬 수 있게 되었다.The development of conductors requires the replacement of conventional aluminum with copper conductors. Until now, copper is known to have much higher electrical conductivity than aluminum. However, in the case of copper, vacuum deposition and dry etching have been difficult, and thus it has not been used in the semiconductor process. However, recently, copper has been used as a wiring material by using an electroplating technique and a buried process. In addition, MCM (Multi-Chip-Module) or logic chip manufacturing can improve performance.

현재, 구리배선의 제조방법에서 사용되는 구리 전기도금기술은 산성(aicd)용 액에 2 내지 3 종류의 유기 첨가물(arganic additive)을 첨가하여 만든 도금액을 이용한다. 이때, 전기도금이 진행되면서 패턴 내부에서는 도금(plating)을 가속화하는 촉진제(accelerator)의 농도가 계속적으로 증가하여 촉진제의 농도가 일정한 패턴 외부에 비해 도금 속도가 증가되어 도 1과 같이 미세패턴에서도 저부로부터 상부로 공극(void) 및 심(seam)과 같은 결함(defect)없이 안정적으로 매립이 이루어진다. At present, the copper electroplating technique used in the method of manufacturing copper wiring uses a plating solution made by adding 2 to 3 kinds of organic additives to an acid solution. At this time, as the electroplating proceeds, the concentration of the accelerator (accelerator) that accelerates the plating (plating) is continuously increased inside the pattern, the plating speed is increased compared to the outside of the pattern constant constant, and even in the fine pattern as shown in FIG. The landfill is stably free from defects such as voids and seams from above.

도 1에 도시된 바와 같이, 전기도금기술 초기에는 촉진제(11)와 억제제(suppressor)(12)가 절연막(10)의 패턴 내외부에 같은 농도로 흡착된다. 그러나, 도금이 진행됨에 따라 패턴 내부에서의 도금 단면적은 감소하는 반편, 촉진제(11)의 함량은 그대로 유지되어 단위 면적당 촉진제(11)의 양, 즉 촉진제(11)의 농도가 급격히 증가하면서 패턴 내부에서의 도금 속도가 패턴 바깥쪽보다 빨라져 바툼-업 필링(bottom-up filling)이 가능하다. As shown in FIG. 1, in the initial stage of the electroplating technique, the accelerator 11 and the suppressor 12 are adsorbed at the same concentration inside and outside the pattern of the insulating film 10. However, as the plating proceeds, the plating cross-sectional area inside the pattern decreases, while the content of the accelerator 11 is maintained as it is, so that the amount of the accelerator 11 per unit area, that is, the concentration of the accelerator 11 increases rapidly. The plating rate in Es is faster than the outside of the pattern, allowing bottom-up filling.

이처럼, 전기도금기술을 이용하는 경우 미세배선을 공극없이 구리 도금을 가능하게 한다. 그러나, 65nm급 테크놀로지 이하의 미세 공정에서는 배선 폭이 100nm 이하가 되는 동시에 종횡비(aspect ratio)가 10이 넘으면서, 패턴 내부에서 도금액의 습윤(wetting) 자체가 힘들어 이들 첨가물들이 그 기능을 못해 공극없이 완전 도금이 힘들다. As such, in the case of using the electroplating technology, it is possible to perform copper plating without fine wiring in the pores. However, in the micro process below 65nm technology, the wiring width is 100nm or less and the aspect ratio is more than 10, and the wetting of the plating liquid inside the pattern is difficult, so that these additives do not function and are completely without voids. Plating is difficult

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 고종 횡비를 갖는 65nm급 테크놀로지 이하의 미세 배선 공정시에도 패턴 내부에 공극없이 안정적으로 구리배선을 형성할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, and a method of manufacturing a semiconductor device capable of stably forming copper wiring without voids in a pattern even in the fine wiring process of 65nm class technology having a high aspect ratio or less. The purpose is to provide.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 시드층이 형성된 기판을 제공하는 단계와, 상기 시드층에 대하여 촉진제와 DI가 혼합된 혼합액을 이용한 전처리 습윤 공정을 실시하여 상기 시드층의 상부 표면에 상기 혼합액을 흡착시키는 단계와, 도금액을 이용한 전기도금공정을 실시하여 상기 시드층 상부에 구리배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. In accordance with an aspect of the present invention, there is provided a substrate on which a seed layer is formed, and a pretreatment wet process using a mixed solution of a promoter and DI is performed on the seed layer to provide a substrate. And a step of adsorbing the mixed solution on an upper surface, and forming a copper wiring on the seed layer by performing an electroplating process using a plating solution.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. Also, throughout the specification, the same reference numerals denote the same components.

실시예Example

도 2 및 도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 도면이고, 도 2의 (a) 및 도 3의 (a)는 공정 단면도이며, 도 2의 (b) 및 도 3의 (b)는 각 전처리 습윤 탱크(pre-wet tank) 및 구리 도금 탱크를 도시한 단면도이다. 2 and 3 are views for explaining a method of manufacturing a semiconductor device according to a preferred embodiment of the present invention, Figures 2 (a) and 3 (a) is a cross-sectional view of the process, b) and FIG. 3B are cross-sectional views showing each pre-wet tank and a copper plating tank.

먼저, 도 2에 도시된 바와 같이, 반도체 기판(100) 상에 IMD(Inter Metal Dielectric)막(101)이 증착된 후 듀얼 또는 싱글 다마신 공정을 실시하여 비아홀 및/또는 트렌치를 형성한다. First, as shown in FIG. 2, after the IMD (Inter Metal Dielectric) film 101 is deposited on the semiconductor substrate 100, a dual or single damascene process is performed to form via holes and / or trenches.

이어서, 비아홀 및/또는 트렌치 내부면을 따라 시드층(seed layer, 102)을 형성한다. Subsequently, a seed layer 102 is formed along the via hole and / or the trench inner surface.

이어서, 시드층(102)에 대하여 전처리 습윤(pre-wetting) 공정(103)을 수행한다. 이때, 전처리 습윤 공정(103)은 촉진제(104)와 DI를 혼합한 전처리 습윤액(pre-wetting solution)을 이용한다. 습윤액이 채워진 전처리 습윤 탱크(200) 내부로 웨이퍼(W)를 로딩(loading)시킨 후 전처리 습윤 탱크(200)를 밀봉시킨다. 그런 다음, 습윤액과 웨이퍼(W) 사이에 외압을 가하여 시드층(102)의 상부 표면에 혼합액을 흡착시킨다. 여기서, 외압은 1psi~100psi 내로 하는 것이 바람직하며, 전처리 습윤 공정(103)은 시드층(102)의 부식을 방지하기 위하여 대략 1sec~200sec 범위 내에서 실시한다. 여기서, 촉진제는 유기 첨가물을 총칭하며, 촉진제는 1ml/liter~100ml/liter 범위의 농도를 갖는다.Subsequently, a pre-wetting process 103 is performed on the seed layer 102. At this time, the pre-treatment wetting process 103 uses a pre-wetting solution in which the accelerator 104 and DI are mixed. After loading the wafer (W) into the pretreatment wet tank 200 filled with the wetting liquid, the pretreatment wet tank 200 is sealed. Then, an external pressure is applied between the wet liquid and the wafer W to adsorb the mixed liquid to the upper surface of the seed layer 102. Here, the external pressure is preferably within 1 psi to 100 psi, and the pretreatment wet process 103 is performed in a range of about 1 sec to 200 sec to prevent corrosion of the seed layer 102. Here, the accelerators are generic to organic additives, and the accelerators have a concentration in the range of 1 ml / liter to 100 ml / liter.

이어서, 도 3에 도시된 바와 같이, 웨이퍼(W)를 전처리 습윤 탱크(200)로부 터 꺼낸 후, 구리 도금 탱크(300)로 로딩(loading)시켜 전기도금공정(105)을 수행하여 구리배선(106)을 형성한다. 이때, 전기도금공정(105)은 구리 도금 탱크(300) 내부에 유기 첨가물이 혼합된 도금액에 웨이퍼(W)를 넣은 후 애노드(anode, 310)를 통해 전류를 가하는 과정으로 이루어진다. 또한, 전처리 습윤 탱크(200)로부터 도금 탱크(300)로 웨이퍼(W)를 이송하는 과정에서 시드층(102)의 부식을 방지하기 위하여 이송시간이 대략 0.1sec~100sec 범위 내가 되도록 이송을 신속하게 실시하는 것이 바람직하다. Next, as shown in FIG. 3, the wafer W is removed from the pretreatment wet tank 200, and then loaded into the copper plating tank 300 to perform an electroplating process 105 to perform copper wiring ( 106). At this time, the electroplating process 105 consists of a process of applying a current through the anode (310) after placing the wafer (W) in the plating liquid mixed with the organic additives in the copper plating tank 300. In addition, in order to prevent the corrosion of the seed layer 102 in the process of transferring the wafer W from the pre-treatment wet tank 200 to the plating tank 300, the transfer time is quickly performed so that the transfer time is within the range of about 0.1 sec to 100 sec. It is preferable to carry out.

전기도금공정(105)시, 비아 및/또는 트렌치 내부의 시드층(102) 상부 표면에 혼합액이 흡착되어 있어 도금액의 흡착이 용이하다. 또한, 이미 흡착되어 있는 촉진제에 의해 미세 배선에서의 바툼-업 필링 공정이 용이하다. 또한, 도금 공정시에는 도금액 내부의 촉진제의 농도를 감소시킬 수 있다. 즉, 구리 애노드에 의한 촉진제의 분해를 최소화할 수 있다. In the electroplating process 105, the mixed liquid is adsorbed on the top surface of the seed layer 102 inside the via and / or trench, so that the plating liquid is easily adsorbed. In addition, the batum-up peeling process in the fine wiring is facilitated by the accelerator that is already adsorbed. In addition, during the plating process, it is possible to reduce the concentration of the accelerator in the plating liquid. In other words, decomposition of the accelerator by the copper anode can be minimized.

한편, 도 2 및 도 3에서 미설명된 참조번호 '210', '320'는 웨이퍼 척(chuck)이다. Meanwhile, reference numerals '210' and '320', which are not described in FIGS. 2 and 3, are wafer chucks.

상기에서 설명한 본 발명의 전처리 습윤 공정은 도금액의 습윤이 잘 안되는 포토레지스트를 이용해 패턴을 형성하는 MEMS 및 패키지 공정에서도 그 적용이 가능하다.The pretreatment wet process of the present invention described above is applicable to MEMS and package processes in which a pattern is formed by using a photoresist that is hard to wet the plating liquid.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범 위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 구리 전기도금공정 전에 DI와 촉진제가 혼합된 혼합액을 이용한 전처리 습윤 공정을 실시하여 시드층 상부면에 미리 DI 및 촉진제가 흡착된 혼합액을 흡착시킴으로써 후속 구리 도금공정시 도금액의 흡착이 용이하여 미세 배선 공정시에도 패턴 내부에 공극없이 안정적으로 구리배선을 형성할 수 있다.As described above, according to the present invention, prior to the copper electroplating process, a pretreatment wetting process using a mixed solution of DI and an accelerator is performed to adsorb the mixed solution having DI and the promoter adsorbed on the seed layer upper surface in advance, thereby subsequent copper plating. It is easy to adsorb the plating liquid during the process, so that even in the fine wiring process, copper wiring can be stably formed without voids in the pattern.

Claims (7)

시드층이 형성된 기판을 촉진제와 DI가 혼합된 혼합액이 채워진 전처리 습윤 탱크 내부로 로딩시키는 단계;Loading the substrate on which the seed layer is formed into a pretreatment wet tank filled with a mixture of promoter and DI; 상기 전처리 습윤 탱크를 밀봉시키는 단계;Sealing the pretreatment wet tank; 상기 혼합액과 상기 기판 간에 압력을 가하여 상기 혼합액을 상기 시드층 상부 표면에 흡착시키는 방법으로 전처리 습윤 공정을 실시하는 단계; 및Performing a pretreatment wetting process by applying pressure between the mixture and the substrate to adsorb the mixture onto the seed layer upper surface; And 도금액을 이용한 전기도금공정을 실시하여 상기 시드층 상부에 구리배선을 형성하는 단계;Forming a copper wiring on the seed layer by performing an electroplating process using a plating solution; 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 전기도금공정은 혼합액을 상기 시드층 상부 표면에 흡착시킨 후, 0.1sec~100sec 내로 도금 탱크로 상기 기판을 옮겨 실시하는 반도체 소자의 제조방법.The electroplating process is a semiconductor device manufacturing method for performing the transfer of the substrate to the plating tank within 0.1sec ~ 100sec after adsorbing the mixed solution on the top surface of the seed layer. 제 1 항 또는 제 3 항에 있어서, The method according to claim 1 or 3, 상기 압력은 1psi~100psi인 반도체 소자의 제조방법.The pressure is a method of manufacturing a semiconductor device 1psi ~ 100psi. 제 1 항에 있어서, The method of claim 1, 상기 촉진제는 유기 첨가물인 반도체 소자의 제조방법.The accelerator is a method for manufacturing a semiconductor device is an organic additive. 제 1 항 또는 제 5 항에 있어서, The method according to claim 1 or 5, 상기 촉진제는 1ml/liter~100ml/liter 범위의 농도를 갖는 반도체 소자의 제조방법.The accelerator is a method of manufacturing a semiconductor device having a concentration in the range of 1ml / liter ~ 100ml / liter. 제 1 항 또는 제 3 항에 있어서, The method according to claim 1 or 3, 상기 전처리 습윤 공정은 1sec~200sec 동안 실시하는 반도체 소자의 제조방법.The pretreatment wet process is performed for 1 sec to 200 sec.
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