KR101142337B1 - Semiconductor chip and method of manufacturing thereof and stack package using the semiconductor chip - Google Patents

Semiconductor chip and method of manufacturing thereof and stack package using the semiconductor chip Download PDF

Info

Publication number
KR101142337B1
KR101142337B1 KR1020100043023A KR20100043023A KR101142337B1 KR 101142337 B1 KR101142337 B1 KR 101142337B1 KR 1020100043023 A KR1020100043023 A KR 1020100043023A KR 20100043023 A KR20100043023 A KR 20100043023A KR 101142337 B1 KR101142337 B1 KR 101142337B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
electrode
metal film
forming
semiconductor
Prior art date
Application number
KR1020100043023A
Other languages
Korean (ko)
Other versions
KR20110123503A (en
Inventor
김종훈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100043023A priority Critical patent/KR101142337B1/en
Publication of KR20110123503A publication Critical patent/KR20110123503A/en
Application granted granted Critical
Publication of KR101142337B1 publication Critical patent/KR101142337B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 칩 및 그의 제조방법과 그 반도체 칩을 이용한 스택 패키지가 개시되어 있다. 반도체 칩은 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 기판 및 상기 반도체 기판의 일면 상에 형성되며 본딩패드를 구비한 회로층을 갖는 반도체 칩 몸체; 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되어 상기 본딩패드와 연결된 관통전극; 및 상기 관통전극 상에 형성된 접속패드;를 포함하며,
상기 관통전극은, 상기 반도체 기판의 내부 및 타면에 중공을 갖도록 형성된 금속막 및 상기 중공 내에 매립된 절연막을 갖는 것을 특징으로 한다.A semiconductor chip, a manufacturing method thereof, and a stack package using the semiconductor chip are disclosed. The semiconductor chip includes: a semiconductor chip body having a semiconductor substrate having one surface and the other surface opposite to the one surface, and a circuit layer formed on one surface of the semiconductor substrate and having a bonding pad; A through electrode formed to penetrate one surface from the other surface of the semiconductor substrate and connected to the bonding pads; And a connection pad formed on the through electrode.
The through electrode has a metal film formed to have a hollow inside and the other surface of the semiconductor substrate, and an insulating film embedded in the hollow.

Description

반도체 칩 및 그의 제조방법과 이를 이용한 스택 패키지{SEMICONDUCTOR CHIP AND METHOD OF MANUFACTURING THEREOF AND STACK PACKAGE USING THE SEMICONDUCTOR CHIP}Semiconductor chip, manufacturing method thereof, and stack package using same {SEMICONDUCTOR CHIP AND METHOD OF MANUFACTURING THEREOF AND STACK PACKAGE USING THE SEMICONDUCTOR CHIP}

본 발명은 관통전극의 신뢰성을 향상시킬 수 있는 반도체 칩 및 그의 제조방법과 이를 이용한 스택 패키지에 관한 것이다.The present invention relates to a semiconductor chip capable of improving the reliability of a penetrating electrode, a manufacturing method thereof, and a stack package using the same.

최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.In recent years, with the development of semiconductor device manufacturing technology, semiconductor packages having semiconductor devices suitable for processing more data in a short time have been developed.

반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.The semiconductor package is manufactured through a semiconductor chip manufacturing process for manufacturing a semiconductor chip on a wafer made of high purity silicon, a die sorting process for electrically inspecting the semiconductor chip, and a packaging process for packaging a good semiconductor chip.

최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 복수개의 반도체 칩들을 적층 한 스택 패키지(stacked semiconductor package)가 개발된 바 있다.Recently, a chip scale package having a semiconductor package size of only about 100% to 105% of a semiconductor chip size and a stacked semiconductor package having a plurality of stacked semiconductor chips have been developed.

이들 중 스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징하는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 구분된다.Among these, a stack package is classified into a method of stacking individual semiconductor chips according to a manufacturing technique, packaging the semiconductor chips stacked at a time, and stacking and forming the packaged individual semiconductor chips.

이러한 스택 패키지는 금속 와이어를 이용한 본딩방법과 관통전극을 이용한 본딩방법이 있으며, 최근에는 금속 와이어를 이용한 스택 패키지에서의 문제를 극복함과 아울러, 스택 패키지의 전기적인 특성 열화 방지 및 소형화가 가능하도록 하기 위해 관통전극(through silicon via : TSV)을 이용한 스택 패키지에 대한 연구가 활발히 진행되고 있다.Such a stack package has a bonding method using a metal wire and a bonding method using a through electrode, and in recent years, to overcome the problems in the stack package using a metal wire, and to prevent deterioration and miniaturization of electrical characteristics of the stack package. To this end, research on a stack package using a through silicon via (TSV) has been actively conducted.

관통전극을 이용한 스택 패키지는 전기적인 연결이 관통전극을 통하여 이루어지므로 전기적인 열화가 방지되고 반도체 칩의 동작 속도가 향상될 뿐만 아니라 소형화에 적극적으로 대응할 수 있는 장점이 있다. 이러한 관통전극은 웨이퍼 내에 비아를 형성하고, 비아 내부 및 웨이퍼 표면에 전기도금을 이용하여 금속물질을 형성하는 방식이 주류를 이루고 있다.The stack package using the through electrode has an advantage that the electrical connection is made through the through electrode, thereby preventing electrical deterioration, improving the operation speed of the semiconductor chip, and actively responding to the miniaturization. The through electrode forms a via in the wafer and forms a metal material by using electroplating on the inside of the via and the wafer surface.

그러나, 비아 내에 전기도금을 이용하여 금속물질을 매립할 경우, 비아의 폭이 넓거나 비아의 폭이 깊을 경우 금속물질을 매립하는 시간의 상당히 늦어져 생산성이 급격히 저하되는 문제가 있다.However, when the metal material is embedded in the via using electroplating, when the width of the via is wide or the width of the via is deep, the time for filling the metal material is considerably delayed, resulting in a sharp decrease in productivity.

또한, 비아 내부 및 웨이퍼 표면에 전기도금을 이용하여 금속물질을 매립하다 보면, 웨이퍼의 표면과 달리 비아의 내부에 채워지는 금속물질은 그 평탄도가 불규칙한 딤플(dimple)이 발생할 수 있다. 이러한 딤플이 발생할 경우, 후속 공정으로 진행되는 반도체 칩들의 스택 공정시 상부 반도체 칩과 하부 반도체 칩의 전기적 접합 불량을 야기하는 요인으로 작용할 수 있다.In addition, when the metal material is embedded in the via and the surface of the wafer by electroplating, unlike the surface of the wafer, the metal material filled in the via may have dimples having irregular flatness. When this dimple occurs, it may act as a factor that causes a poor electrical bonding between the upper semiconductor chip and the lower semiconductor chip during the stacking process of the semiconductor chips to be performed in a subsequent process.

이러한 문제를 미연에 방지하기 위해, 딤플이 발생한 웨이퍼 표면을 CMP(chemical mechanical polishing) 공정을 수행하여 그 평탄도를 균일하게 제어하는 방안이 있으나, 이러한 CMP 공정은 그 비용이 상당히 고가인 관계로 그 사용에 제약이 따른다.In order to prevent this problem, there is a method of uniformly controlling the flatness by performing a chemical mechanical polishing (CMP) process on the surface of the dimpled wafer, but the cost of the CMP process is very expensive. There are restrictions on use.

본 발명은 관통전극의 신뢰성이 향상된 반도체 칩 및 그의 제조방법과 이를 이용한 스택 패키지를 제공한다.The present invention provides a semiconductor chip having improved reliability of a through electrode, a manufacturing method thereof, and a stack package using the same.

본 발명의 일 실시예에 따른 반도체 칩은 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 기판 및 상기 반도체 기판의 일면 상에 형성되며 본딩패드를 구비한 회로층을 갖는 반도체 칩 몸체; 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되어 상기 본딩패드와 연결된 관통전극; 및 상기 관통전극 상에 형성된 접속패드;를 포함하며,A semiconductor chip according to an embodiment of the present invention includes a semiconductor chip body having a semiconductor substrate having one surface and the other surface opposite to the one surface and a circuit layer formed on one surface of the semiconductor substrate and having a bonding pad; A through electrode formed to penetrate one surface from the other surface of the semiconductor substrate and connected to the bonding pads; And a connection pad formed on the through electrode.

상기 관통전극은, 상기 반도체 기판의 내부 및 타면에 중공을 갖도록 형성된 금속막 및 상기 중공 내에 매립된 절연막을 갖는 것을 특징으로 한다.The through electrode has a metal film formed to have a hollow inside and the other surface of the semiconductor substrate, and an insulating film embedded in the hollow.

상기 반도체 기판의 내측벽 및 타면과 관통전극 사이에 형성된 절연층; 및 상기 절연층 상에 형성된 제1 씨드막;을 더 포함하는 것을 특징으로 한다.An insulating layer formed between the inner sidewall and the other surface of the semiconductor substrate and the through electrode; And a first seed film formed on the insulating layer.

상기 관통전극의 절연막은 폴리머를 포함하는 것을 특징으로 한다.The insulating film of the through electrode is characterized in that it comprises a polymer.

상기 관통전극과 접속패드 사이에 형성된 제2 씨드막을 더 포함하는 것을 특징으로 한다.And a second seed film formed between the through electrode and the connection pad.

상기 접속패드는 솔더, 니켈, 구리, 주석 및 이들의 합금 중 어느 하나로 이루어진 것을 특징으로 한다.The connection pad is made of any one of solder, nickel, copper, tin, and alloys thereof.

본 발명의 일 실시예에 따른 스택 패키지는 각각 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 기판 및 상기 반도체 기판의 일면 상에 형성된 회로층을 갖는 반도체 칩 몸체, 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되어 상기 본딩패드와 연결된 관통전극 및 상기 관통전극 상에 형성된 접속패드를 가지며, 스택된 다수의 반도체 칩들;을 포함하고,A stack package according to an embodiment of the present invention includes a semiconductor chip body having a semiconductor substrate having one surface and the other surface opposite to one surface, and a circuit layer formed on one surface of the semiconductor substrate, and penetrating one surface from the other surface of the semiconductor substrate. And a plurality of semiconductor chips stacked to have a through electrode connected to the bonding pad and a connection pad formed on the through electrode.

상기 관통전극은, 상기 반도체 기판의 내부 및 타면 상에 중공을 갖도록 형성된 금속막 및 상기 중공 내에 매립된 절연막을 갖고,The through electrode has a metal film formed to have a hollow on the inside and the other surface of the semiconductor substrate and an insulating film embedded in the hollow,

상기 스택된 반도체 칩들은 상부 반도체 칩의 관통전극과 하부 반도체 칩의 본딩패드 사이에 개재된 솔더를 매개로 전기적 연결이 이루어진 것을 특징으로 한다.The stacked semiconductor chips may be electrically connected to each other through solder interposed between the through electrode of the upper semiconductor chip and the bonding pad of the lower semiconductor chip.

상기 스택된 반도체 칩들이 실장되며, 상기 스택된 반도체 칩들 중 최상부 반도체 칩의 본딩패드 또는 최하부 반도체 칩의 관통전극과 전기적으로 연결되는 본드핑거를 갖는 기판을 더 포함하는 것을 특징으로 한다.The stacked semiconductor chips may be mounted, and the substrate may further include a substrate having a bond finger electrically connected to a bonding pad of an uppermost semiconductor chip or a through electrode of a lowermost semiconductor chip.

상기 스택된 반도체 칩들을 포함한 기판 상면을 밀봉하도록 형성된 봉지부재; 및 상기 기판 하면에 부착된 외부실장부재;를 더 포함하는 것을 특징으로 한다.An encapsulation member formed to seal an upper surface of the substrate including the stacked semiconductor chips; And an external mounting member attached to the lower surface of the substrate.

상기 최상부 반도체 칩의 본딩패드 또는 최하부 반도체 칩의 관통 전극과 전기적으로 연결되는 재배선을 더 포함하는 것을 특징으로 한다.The method may further include a redistribution line electrically connected to the bonding pad of the uppermost semiconductor chip or the through electrode of the lowermost semiconductor chip.

상기 재배선 상에 형성되며 상기 재배선을 부분적으로 노출시키는 절연막 패턴을 더 포함하는 것을 특징으로 한다.And an insulating film pattern formed on the redistribution and partially exposing the redistribution.

상기 부분적으로 노출된 재배선 상에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.It further comprises an external connection terminal attached to the partially exposed redistribution.

본 발명의 일 실시예에 따른 반도체 칩의 제조방법은 캐리어 상에 다수의 반도체 칩들을 갖는 웨이퍼를 부착하는 단계; 상기 웨이퍼의 각 반도체 칩들에 블라인드 비아를 형성하는 단계; 상기 블라인드 비아에 의해 노출된 웨이퍼의 내측벽 및 표면에 중공을 갖는 금속막을 형성하는 단계; 상기 금속막의 중공이 매립되도록 절연막을 형성하는 단계; 상기 절연막 및 상기 절연막에 인접한 금속막 상에 접속패드를 형성하는 단계; 및 상기 접속패드를 제외한 웨이퍼 표면의 금속막을 제거하여 관통전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor chip according to an embodiment of the present invention includes attaching a wafer having a plurality of semiconductor chips on a carrier; Forming a blind via in each semiconductor chip of the wafer; Forming a metal film having a hollow on an inner wall and a surface of the wafer exposed by the blind via; Forming an insulating film to fill the hollow of the metal film; Forming a connection pad on the insulating film and a metal film adjacent to the insulating film; And forming a through electrode by removing the metal film on the wafer surface except for the connection pad.

상기 블라인드 비아를 형성하는 단계와 상기 금속막을 형성하는 단계 사이에, 상기 블라인드 비아에 의해 노출된 웨이퍼의 내측벽 및 표면에 절연층을 형성하는 단계; 및 상기 절연층 상에 제1 씨드막을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.Forming an insulating layer on the inner wall and the surface of the wafer exposed by the blind via between the forming of the blind via and the forming of the metal film; And forming a first seed film on the insulating layer.

상기 절연막을 형성하는 단계와 접속패드를 형성하는 단계 사이에, 상기 절연막을 포함한 금속막 상에 제2 씨드막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming a second seed film on the metal film including the insulating film between the forming of the insulating film and the forming of the connection pad.

상기 절연막을 형성하는 단계는, 상기 중공을 갖는 금속막 및 상기 금속막 표면에 폴리머 물질층을 도포하는 단계; 및 상기 금속막의 중공 내에 매립된 폴리머 물질층을 제외한 상기 금속막 표면의 폴리머 물질층을 제거하는 단계;를 포함하는 것을 특징으로 한다.The forming of the insulating film may include applying a polymer material layer to the metal film having the hollow and the metal film surface; And removing the polymer material layer on the surface of the metal film except for the polymer material layer embedded in the hollow of the metal film.

상기 관통 전극을 형성하는 단계 후, 상기 관통전극을 갖는 웨이퍼로부터 상기 캐리어를 제거하는 단계; 및 상기 관통전극을 갖는 웨이퍼를 칩 레벨로 쏘잉하는 단계;를 더 포함하는 것을 특징으로 한다.After the forming of the through electrode, removing the carrier from a wafer having the through electrode; And sawing the wafer having the through electrode at a chip level.

본 실시예는 관통전극을 금속막과 절연막을 갖는 이중 구조로 형성하는 것을 통해 외부 충격에 의한 금속막의 신뢰성을 향상시킬 수 있으며, 딤플이 발생하는 것을 미연에 방지할 수 있다.The present embodiment can improve the reliability of the metal film due to external impact by forming the through electrode in a double structure having a metal film and an insulating film, and can prevent dimples from occurring.

또한, 본 실시예는 관통전극을 형성하기 위한 공정 시간을 대폭 줄일 수 있어 생산성을 향상시킬 수 있다.In addition, the present embodiment can significantly reduce the process time for forming the through electrode can improve the productivity.

도 1은 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 단면도.
도 2는 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도.
도 3은 본 발명의 다른 실시예에 따른 스택 패키지는 나타낸 단면도.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 칩의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.1 is a cross-sectional view showing a semiconductor chip according to an embodiment of the present invention.
2 is a cross-sectional view showing a stack package according to an embodiment of the present invention.
3 is a cross-sectional view showing a stack package according to another embodiment of the present invention.
4A to 4F are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor chip according to an embodiment of the present invention, in the order of a process.

이하, 첨부된 도면들을 참조로 본 발명의 바람직한 실시예에 따른 반도체 칩 및 그의 제조방법과 이를 이용한 스택 패키지에 대해 상세히 설명하도록 한다.Hereinafter, a semiconductor chip, a method of manufacturing the same, and a stack package using the same according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 단면도이다.1 is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 칩(100)은 반도체 칩 몸체(121), 관통전극(130) 및 접속패드(140)를 포함한다. 이에 더불어, 반도체 칩(100)은 제1 씨드막(136) 및 제2 씨드막(138)을 더 포함할 수 있다.Referring to FIG. 1, a semiconductor chip 100 according to an exemplary embodiment includes a semiconductor chip body 121, a through electrode 130, and a connection pad 140. In addition, the semiconductor chip 100 may further include a first seed layer 136 and a second seed layer 138.

반도체 칩 몸체(121)은 반도체 기판(123) 및 회로층(122)을 갖는다. 상기 반도체 기판(123)은 일면(123a) 및 상기 일면(123a)에 대향하는 타면(123b)을 갖고, 상기 회로층(122)은 반도체 기판(123)의 일면(123a)과 맞닿는 하면(도시안함) 및 상기 하면에 대향하는 상면(도시안함)을 갖는다. 반도체 기판(123)은 정제된 실리콘으로 이루어질 수 있다.The semiconductor chip body 121 has a semiconductor substrate 123 and a circuit layer 122. The semiconductor substrate 123 has one surface 123a and the other surface 123b facing the one surface 123a, and the circuit layer 122 contacts a surface 123a of the semiconductor substrate 123 (not shown). ) And an upper surface (not shown) opposite to the lower surface. The semiconductor substrate 123 may be made of purified silicon.

상기 회로층(122)은 데이터 저장부(도시안함), 데이터 처리부(도시안함) 및 본딩패드(124)를 갖는다. 상기 데이터 저장부는 데이터를 저장하고, 데이터 처리부는 데이터 저장부에 저장된 데이터를 처리한다. 본딩패드(124)는 외부 신호를 입력 및/또는 출력하기 위한 단자로 이용되며, 데이터 저장부 및/또는 데이터 처리부와 연결될 수 있다.The circuit layer 122 includes a data storage unit (not shown), a data processing unit (not shown), and a bonding pad 124. The data storage unit stores data, and the data processing unit processes data stored in the data storage unit. The bonding pad 124 is used as a terminal for inputting and / or outputting an external signal and may be connected to a data storage unit and / or a data processing unit.

상기 본딩패드(124)는 회로층(122)의 상면에 형성된 제1 본딩패드(124a) 및 상기 회로층(122)의 하면에 상기 제1 본딩패드(124a)와 전기적으로 연결되도록 형성된 제2 본딩패드(124b)를 가질 수 있다.The bonding pads 124 are first bonding pads 124a formed on the upper surface of the circuit layer 122 and second bondings formed to be electrically connected to the first bonding pads 124a on the lower surface of the circuit layer 122. It may have a pad 124b.

관통전극(130)은 반도체 기판(123)의 타면(123b)으로부터 일면(123a)을 관통하도록 형성되어 본딩패드(124)와 전기적으로 연결된다. 이러한 관통전극(130)은 반도체 기판(123)의 내부 및 타면(123b)에 중공(160)을 갖도록 형성된 금속막(132) 및 상기 중공(160) 내에 매립된 절연막(134)을 갖는다.The through electrode 130 is formed to penetrate one surface 123a from the other surface 123b of the semiconductor substrate 123 and is electrically connected to the bonding pad 124. The through electrode 130 has a metal film 132 formed to have a hollow 160 in the inside and the other surface 123b of the semiconductor substrate 123, and an insulating film 134 embedded in the hollow 160.

상기 관통전극(130)의 금속막(132)은 예를 들면, 구리를 포함할 수 있으며, 이러한 금속막(132)은 반도체 기판(123)의 내부 및 타면(123b)에 컨포멀한(conformal) 두께로 형성될 수 있다. 한편, 관통전극(130)의 절연막(134)은 구리에 비해 소프트한 특성을 갖는 폴리머로 형성될 수 있다.The metal film 132 of the through electrode 130 may include, for example, copper, and the metal film 132 is conformal to the inside and the other surface 123b of the semiconductor substrate 123. It may be formed in a thickness. Meanwhile, the insulating film 134 of the through electrode 130 may be formed of a polymer having softer properties than copper.

도면으로 제시하지는 않았지만, 상기 반도체 칩 몸체(121)는 반도체 기판(123)의 내측벽과 관통전극(130) 사이 및 반도체 기판(123)의 타면(123b)과 관통전극(130) 사이에 형성된 절연층(도시안함)을 더 가질 수 있다.Although not shown in the drawings, the semiconductor chip body 121 is insulated between the inner wall of the semiconductor substrate 123 and the through electrode 130 and between the other surface 123b and the through electrode 130 of the semiconductor substrate 123. It may further have a layer (not shown).

접속패드(140)는 관통전극(130) 상에 배치되며, 솔더, 니켈, 구리, 주석 및 이들의 합금 중 어느 하나로 형성될 수 있다.The connection pad 140 is disposed on the through electrode 130 and may be formed of any one of solder, nickel, copper, tin, and an alloy thereof.

제1 씨드막(136)은 반도체 기판(123)의 내측벽 및 타면(123b)과 관통전극(130)의 금속막(132) 사이에 형성되고, 제2 씨드막(138)은 관통전극(130)과 접속패드(140) 사이에 형성된다. 이러한 제1 및 제2 씨드막(136, 138)은 금속막(132) 및 접속패드(140)를 각각 형성하기 위한 도금용 금속으로, 예를 들면, 구리가 이용될 수 있다.The first seed film 136 is formed between the inner wall and the other surface 123b of the semiconductor substrate 123 and the metal film 132 of the through electrode 130, and the second seed film 138 is the through electrode 130. ) And the connection pad 140. The first and second seed films 136 and 138 are plating metals for forming the metal film 132 and the connection pad 140, for example, copper may be used.

따라서, 본 실시예에 따른 관통전극은 중공을 갖는 금속막과 상기 금속막의 중공 내에 매립된 절연막을 갖는 이중 구조를 갖는다. 즉, 본 실시예에 따른 반도체 칩은 반도체 기판 내부에 중공을 갖는 금속막이 마련되고, 상기 중공을 갖는 금속막이 폴리머로 이루어진 절연막으로 채워지며, 금속막과 절연막 상부에는 다시 제2 씨드막을 매개로 접속패드가 형성된 구조를 갖는다.Therefore, the through electrode according to the present embodiment has a double structure having a metal film having a hollow and an insulating film embedded in the hollow of the metal film. That is, in the semiconductor chip according to the present embodiment, a metal film having a hollow is provided inside the semiconductor substrate, the metal film having the hollow is filled with an insulating film made of a polymer, and the metal film and the upper portion of the insulating film are connected again via a second seed film. It has a structure in which a pad is formed.

이러한 구조는 외부 충격에 의한 금속막의 신뢰성을 향상시킬 수 있으며, 딤플이 발생하는 것을 미연에 방지할 수 있는 구조적인 장점이 있다. 또한, 전기도금을 이용하여 반도체 기판의 내부를 금속물질로 모두 채우는 종래와 비교하여, 전기도금을 수행하는 시간을 대폭 줄일 수 있어 생산성을 향상시킬 수 있다.Such a structure can improve the reliability of the metal film due to external impact and has a structural advantage that can prevent dimples from occurring in advance. In addition, compared with the conventional method in which the inside of the semiconductor substrate is filled with all metallic materials using electroplating, the time for performing electroplating can be greatly reduced, thereby improving productivity.

도 2는 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도이다.2 is a cross-sectional view showing a stack package according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 스택 패키지(205)는 스택된 적어도 둘 이상의 반도체 칩(200)들을 포함한다. 이에 더불어, 상기 스택 패키지(205)는 스택된 반도체 칩(200)들을 실장하는 기판(210)을 더 포함할 수 있다.2, a stack package 205 according to an embodiment of the present invention includes at least two semiconductor chips 200 stacked. In addition, the stack package 205 may further include a substrate 210 on which the stacked semiconductor chips 200 are mounted.

각 반도체 칩(200)은 반도체 칩 몸체(221), 관통전극(230) 및 접속패드(240)를 갖는다. 이에 더불어, 각 반도체 칩(200)은 제1 씨드막(도시안함) 및 제2 씨드막(도시안함)을 가질 수 있다.Each semiconductor chip 200 has a semiconductor chip body 221, a through electrode 230, and a connection pad 240. In addition, each semiconductor chip 200 may have a first seed layer (not shown) and a second seed layer (not shown).

상기 반도체 칩 몸체(221)는 반도체 기판(223) 및 회로층(222)을 갖는다. 반도체 기판(223)은 일면(223a) 및 상기 일면(223a)에 대향하는 타면(223b)을 갖고, 상기 회로층(222)은 반도체 기판(223)의 일면(223a)과 맞닿는 하면(도시안함) 및 상기 하면에 대향하는 상면(도시안함)을 갖는다. 반도체 기판(223)은 정제된 실리콘으로 이루어질 수 있다.The semiconductor chip body 221 has a semiconductor substrate 223 and a circuit layer 222. The semiconductor substrate 223 has one surface 223a and the other surface 223b facing the one surface 223a, and the circuit layer 222 is in contact with one surface 223a of the semiconductor substrate 223 (not shown). And an upper surface (not shown) opposite to the lower surface. The semiconductor substrate 223 may be made of purified silicon.

상기 회로층(222)은 데이터 저장부(도시안함), 데이터 처리부(도시안함) 및 본딩패드(224)를 갖는다. 상기 데이터 저장부는 데이터를 저장하고, 데이터 처리부는 데이터 저장부에 저장된 데이터를 처리한다. 본딩패드(224)는 데이터 저장부 및/또는 데이터 처리부와 연결될 수 있으며, 외부 신호를 입력 및/또는 출력하기 위한 단자로 이용된다.The circuit layer 222 includes a data storage unit (not shown), a data processing unit (not shown), and a bonding pad 224. The data storage unit stores data, and the data processing unit processes data stored in the data storage unit. The bonding pad 224 may be connected to a data storage unit and / or a data processing unit and used as a terminal for inputting and / or outputting an external signal.

상기 본딩패드(224)는 회로층(222)의 상면에 형성된 제1 본딩패드(224a) 및 상기 회로층(222)의 하면에 상기 제1 본딩패드(224a)와 전기적으로 연결되도록 형성된 제2 본딩패드(224b)를 가질 수 있다.The bonding pads 224 are first bonding pads 224a formed on the upper surface of the circuit layer 222 and second bondings formed to be electrically connected to the first bonding pads 224a on the lower surface of the circuit layer 222. It may have a pad 224b.

관통전극(230)은 반도체 기판(223)의 타면(223b)으로부터 일면(223a)을 관통하도록 형성되어 본딩패드(224)와 전기적으로 연결된다. 이러한 관통전극(230)은 반도체 기판(223)의 내부 및 타면(223b)에 중공을 갖도록 형성된 금속막(232) 및 상기 중공 내에 매립된 절연막(234)을 갖는다.The through electrode 230 is formed to penetrate the one surface 223a from the other surface 223b of the semiconductor substrate 223 and is electrically connected to the bonding pad 224. The through electrode 230 has a metal film 232 formed to have a hollow in the inside of the semiconductor substrate 223 and the other surface 223b, and an insulating film 234 embedded in the hollow.

관통전극(230)의 절연막(234)은 구리에 비해 소프트한 특성을 갖는 폴리머로 형성될 수 있다.The insulating film 234 of the through electrode 230 may be formed of a polymer having softer properties than copper.

접속패드(240)는 관통전극(230) 상에 배치되며, 솔더, 니켈, 구리, 주석 및 이들의 합금 중 어느 하나로 형성될 수 있다.The connection pad 240 is disposed on the through electrode 230 and may be formed of any one of solder, nickel, copper, tin, and an alloy thereof.

한편, 상기 기판(210)은 스택된 반도체 칩(200)들 중 최상부 반도체 칩(200) 또는 최하부 반도체 칩(200)을 실장하는 상면(210a) 및 상기 상면(210a)에 대향하는 하면(210b), 그리고 상기 상면(210a)에 형성된 본드핑거(212) 및 하면(210b)에 형성된 볼랜드(214)를 포함한 회로패턴(도시안함)을 갖는다.Meanwhile, the substrate 210 has an upper surface 210a on which the uppermost semiconductor chip 200 or the lowermost semiconductor chip 200 is mounted among the stacked semiconductor chips 200 and a lower surface 210b facing the upper surface 210a. And a circuit pattern (not shown) including a bond finger 212 formed on the upper surface 210a and a ball land 214 formed on the lower surface 210b.

상기 기판(210)의 본드핑거(212)는 스택된 반도체 칩(200)들 중 최상부 반도체 칩(200)의 본딩패드(224) 또는 최하부 반도체 칩(200)의 관통전극(230)과 전기적으로 연결될 수 있다.The bond finger 212 of the substrate 210 may be electrically connected to the bonding pad 224 of the uppermost semiconductor chip 200 or the through electrode 230 of the lowermost semiconductor chip 200 among the stacked semiconductor chips 200. Can be.

상기 스택된 반도체 칩(200)들은 상부 반도체 칩(200)의 관통전극(230)과 하부 반도체 칩(200)의 본딩패드(224)가 서로 맞닿도록 부착되어 전기적 연결이 이루어진다. 보다 구체적으로 설명하면, 상기 스택된 반도체 칩(200)들의 전기적 연결은 상부 반도체 칩(200)의 관통전극(230)와 하부 반도체 칩(300)의 본딩패드(224) 사이에 개재된 솔더(250)를 매개로 이루어진다.The stacked semiconductor chips 200 are attached to the through electrodes 230 of the upper semiconductor chip 200 and the bonding pads 224 of the lower semiconductor chip 200 to be in contact with each other, thereby making an electrical connection. In more detail, the electrical connection of the stacked semiconductor chips 200 may include solder 250 interposed between the penetrating electrode 230 of the upper semiconductor chip 200 and the bonding pad 224 of the lower semiconductor chip 300. ) Through the media.

또한, 도면으로 제시하지는 않았지만, 상기 스택된 반도체 칩(200)들은 상부 반도체 칩(200) 및 하부 반도체 칩(200) 사이에 개재된 언더-필 부재(도시안함)를 매개로 물리적으로 부착될 수 있다.In addition, although not shown in the drawings, the stacked semiconductor chips 200 may be physically attached via an under-fill member (not shown) interposed between the upper semiconductor chip 200 and the lower semiconductor chip 200. have.

이에 더불어, 상기 스택 패키지(205)는 스택된 반도체 칩(200)들을 포함한 기판(210)의 상면(210a)을 밀봉하도록 형성된 봉지부재(270) 및 상기 기판(210) 하면(210b)의 볼랜드(214)에 부착된 외부실장부재(280)를 더 포함할 수 있다. 봉지부재(270)는, 예를 들면, EMC(epoxy molding compound)를 포함할 수 있고, 외부실장부재(280)는 솔더볼을 포함할 수 있다.In addition, the stack package 205 may include an encapsulation member 270 formed to seal the top surface 210a of the substrate 210 including the stacked semiconductor chips 200, and the ball lands of the bottom surface 210b of the substrate 210. It may further include an external mounting member 280 attached to the 214. The encapsulation member 270 may include, for example, an epoxy molding compound (EMC), and the external mounting member 280 may include a solder ball.

한편, 도 3은 본 발명의 다른 실시예에 따른 스택 패키지를 나타낸 단면도이다.On the other hand, Figure 3 is a cross-sectional view showing a stack package according to another embodiment of the present invention.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 스택 패키지(305)는 스택된 적어도 둘 이상의 반도체 칩(300)들을 포함한다.Referring to FIG. 3, a stack package 305 according to another embodiment of the present invention includes at least two semiconductor chips 300 stacked.

각 반도체 칩(300)은 반도체 칩 몸체(321), 관통전극(330) 및 접속패드(340)를 갖는다. 이에 더불어, 각 반도체 칩(300)은 제1 씨드막(도시안함) 및 제2 씨드막(도시안함)을 가질 수 있다. 이때, 각 반도체 칩(300)은 일 실시예에 따른 반도체 칩과 실질적으로 동일한 구성을 갖는바, 이에 대한 상세한 설명에 대해서는 생략하도록 한다.Each semiconductor chip 300 has a semiconductor chip body 321, a through electrode 330, and a connection pad 340. In addition, each semiconductor chip 300 may have a first seed film (not shown) and a second seed film (not shown). At this time, each semiconductor chip 300 has a substantially the same configuration as the semiconductor chip according to an embodiment, a detailed description thereof will be omitted.

상기 스택된 반도체 칩(300)들은 상부 반도체 칩(300)의 관통전극(340)과 하부 반도체 칩(300)의 본딩패드(324)가 서로 맞닿도록 부착되어 전기적 연결이 이루어질 수 있다. 보다 구체적으로 설명하면, 상기 스택된 반도체 칩(300)들의 전기적 연결은 상부 반도체 칩(300)의 관통전극(340)과 하부 반도체 칩(300)의 본딩패드(324) 사이에 개재된 솔더(350)를 매개로 이루어질 수 있다.The stacked semiconductor chips 300 may be attached to the through electrodes 340 of the upper semiconductor chip 300 and the bonding pads 324 of the lower semiconductor chip 300 to be in contact with each other, thereby making an electrical connection. In more detail, the electrical connection of the stacked semiconductor chips 300 may include solder 350 interposed between the through electrode 340 of the upper semiconductor chip 300 and the bonding pad 324 of the lower semiconductor chip 300. ) May be achieved through

이때, 상기 스택된 반도체 칩(300)들은 상부 반도체 칩(300) 및 하부 반도체 칩(300) 사이에 개재된 언더-필 부재(376)를 매개로 물리적으로 부착될 수 있다.In this case, the stacked semiconductor chips 300 may be physically attached through the under-fill member 376 interposed between the upper semiconductor chip 300 and the lower semiconductor chip 300.

한편, 상기 스택 패키지(305)는 최상부 반도체 칩(300)의 본딩패드(324) 또는 최하부 반도체 칩(300)의 관통전극(340)을 전기적으로 연결하는 재배선(372)을 더 포함할 수 있다.The stack package 305 may further include a redistribution 372 that electrically connects the bonding pad 324 of the uppermost semiconductor chip 300 or the through electrode 340 of the lowermost semiconductor chip 300. .

이에 더불어, 상기 스택 패키지(305)는 최상부 반도체 칩(300) 또는 최하부 반도체 칩(300)의 재배선(372) 상에 형성되며 상기 재배선(372)을 부분적으로 노출시키는 절연막 패턴(374)과 상기 절연막 패턴(374)에 의해 부분적으로 노출된 재배선(372) 상에 부착된 외부접속단자(380)를 더 포함할 수 있다.In addition, the stack package 305 is formed on the redistribution 372 of the uppermost semiconductor chip 300 or the lowermost semiconductor chip 300, and the insulating layer pattern 374 partially exposing the redistribution 372. The device may further include an external connection terminal 380 attached to the redistribution line 372 partially exposed by the insulating layer pattern 374.

이하, 첨부된 도면들을 참조로 본 발명의 일 실시예에 따른 반도체 칩의 제조방법에 대해 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor chip according to an embodiment of the present invention will be described with reference to the accompanying drawings.

도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 칩의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.4A through 4F are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor chip according to an embodiment of the present invention, in the order of a process.

도 4a를 참조하면, 캐리어(310) 상에 다수의 반도체 칩(도시안함)들을 갖는 웨이퍼(101)를 부착한다. 캐리어(310)는 실리콘 기판, 석영 기판, 유리 기판 및 절연성 테이프 중 어느 하나를 포함할 수 있다.Referring to FIG. 4A, a wafer 101 having a plurality of semiconductor chips (not shown) is attached to a carrier 310. The carrier 310 may include any one of a silicon substrate, a quartz substrate, a glass substrate, and an insulating tape.

웨이퍼(101)는 반도체 기판(123) 및 회로층(122)을 갖는다. 반도체 기판(123)은 일면(123a) 및 상기 일면(123a)에 대향하는 타면(123b)을 갖고, 상기 회로층(122)은 반도체 기판(123)의 일면(123a)과 맞닿는 하면(도시안함) 및 상기 하면에 대향하는 상면(도시안함)을 갖는다.The wafer 101 has a semiconductor substrate 123 and a circuit layer 122. The semiconductor substrate 123 has one surface 123a and the other surface 123b facing the one surface 123a, and the circuit layer 122 is in contact with one surface 123a of the semiconductor substrate 123 (not shown). And an upper surface (not shown) opposite to the lower surface.

회로층(122)은 데이터 저장부(도시안함), 데이터 처리부(도시안함) 및 본딩패드(124)를 갖는다.The circuit layer 122 has a data storage unit (not shown), a data processing unit (not shown), and a bonding pad 124.

상기 데이터 저장부는 데이터를 저장하고, 데이터 처리부는 데이터 저장부에 저장된 데이터를 처리한다. 본딩패드(124)는 외부 신호를 입력 및/또는 출력하기 위한 단자의 기능을 하며, 데이터 저장부 및/또는 데이터 처리부와 연결된다.The data storage unit stores data, and the data processing unit processes data stored in the data storage unit. The bonding pad 124 functions as a terminal for inputting and / or outputting an external signal and is connected to a data storage unit and / or a data processing unit.

상기 본딩패드(124)는 회로층(122)의 상면에 형성된 제1 본딩패드(124a) 및 상기 회로층(122)의 하면에 상기 제1 본딩패드(124a)와 전기적으로 연결되도록 형성된 제2 본딩패드(124b)를 가질 수 있다.The bonding pads 124 are first bonding pads 124a formed on the upper surface of the circuit layer 122 and second bondings formed to be electrically connected to the first bonding pads 124a on the lower surface of the circuit layer 122. It may have a pad 124b.

다음으로, 다수의 반도체 칩들을 갖는 웨이퍼(101)의 후면을 백그라인딩하여 그 일부 두께를 제거한다.Next, the backside of the wafer 101 having a plurality of semiconductor chips is backgrinded to remove some of its thickness.

도 4b를 참조하면, 전술한 백그라인딩 공정에 의해 반도체 기판(123)의 타면은 그 일부가 제거되어 두께가 낮아진다. 다음으로, 이와 같이 일부 두께가 제거된 웨이퍼(101)의 각 반도체 칩들에 블라인드 비아(V)를 형성한다. 이러한 블라인드 비아(V)는 각 제2 본딩패드(124b)가 외부로 노출되도록 반도체 기판(123)의 타면(123b)으로부터 일면(123a)을 관통하도록 형성하는 것이 바람직하다.Referring to FIG. 4B, a portion of the other surface of the semiconductor substrate 123 is removed by the above-described backgrinding process to reduce the thickness. Next, blind vias V are formed in the semiconductor chips of the wafer 101 from which some thickness is removed. The blind via V may be formed to penetrate the one surface 123a from the other surface 123b of the semiconductor substrate 123 so that each second bonding pad 124b is exposed to the outside.

도 4c를 참조하면, 블라인드 비아(V)에 의해 노출된 웨이퍼(101)의 내측벽 및 표면에 절연층(106)을 형성한 후, 상기 절연층(106) 상에 제1 씨드막(136a)을 형성한다. 다음으로, 상기 절연층(106) 및 제1 씨드막(136a)을 포함한 웨이퍼(101)의 내측벽 및 표면에 중공(160)을 갖는 금속막(132a)을 형성한다.Referring to FIG. 4C, after the insulating layer 106 is formed on the inner wall and the surface of the wafer 101 exposed by the blind via V, the first seed layer 136a is formed on the insulating layer 106. To form. Next, a metal film 132a having a hollow 160 is formed on the inner wall and the surface of the wafer 101 including the insulating layer 106 and the first seed film 136a.

이러한 금속막(132a)은 제1 씨드막(136a)을 매개로 한 도금 공정으로 블라인드 비아(V)에 의해 노출된 웨이퍼(101)의 내측벽 및 표면에 금속 물질을 부분적으로 매립하는 것에 의해 형성될 수 있다. 이와 다르게, 도면으로 제시하지는 않았지만, 상기 금속막(132a)은 블라인드 비아(V)에 의해 노출된 웨이퍼(101)의 내측벽 및 표면에 컨포멀한(conformal) 두께를 갖도록 형성할 수도 있다. 이와 같이, 본 실시예에서는 블라인드 비아(V)에 의해 노출된 웨이퍼(102)의 내측벽 및 표면에 대해서만 금속막(132a)이 형성되므로, 도금 공정을 수행하는 공정 시간을 단축시킬 수 있게 된다.The metal film 132a is formed by partially embedding a metal material in the inner wall and the surface of the wafer 101 exposed by the blind via V in a plating process via the first seed film 136a. Can be. Alternatively, although not shown in the drawings, the metal film 132a may be formed to have a conformal thickness on the inner wall and the surface of the wafer 101 exposed by the blind via V. Referring to FIG. As described above, in the present embodiment, since the metal film 132a is formed only on the inner wall and the surface of the wafer 102 exposed by the blind via V, the process time for performing the plating process can be shortened.

도 4d를 참조하면, 상기 금속막(132a)의 중공(160)이 매립되도록 절연막(134)을 형성한다. 이러한 절연막(134)은, 예를 들면, 중공(160)을 갖는 금속막(132a) 표면에 폴리머 물질층(도시안함)을 도포한 후, 상기 금속막(132a)의 중공(160) 내에 매립된 폴리머 물질층을 제외한 금속막(132a) 표면의 폴리머 물질층을 제거하는 것을 통해 형성될 수 있다. 상기 폴리머 물질층을 제거하는 단계시, 예를 들면, 애싱 공정이 이용될 수 있다.Referring to FIG. 4D, an insulating film 134 is formed to fill the hollow 160 of the metal film 132a. The insulating layer 134 may be, for example, coated with a polymer material layer (not shown) on the surface of the metal film 132a having the hollow 160, and then embedded in the hollow 160 of the metal film 132a. It may be formed by removing the polymer material layer on the surface of the metal film 132a except the polymer material layer. In the step of removing the polymer material layer, for example, an ashing process may be used.

도 4e를 참조하면, 상기 절연막(134)을 포함한 금속막(132a) 상에 제2 씨드막(138a)을 형성한다. 이러한 제2 씨드막(138a)은 절연막(134)을 포함한 금속막(132a) 표면 전부에 형성될 수 있다.Referring to FIG. 4E, a second seed film 138a is formed on the metal film 132a including the insulating film 134. The second seed film 138a may be formed on the entire surface of the metal film 132a including the insulating film 134.

다음으로, 상기 절연막(134) 및 상기 절연막(134)에 인접한 금속막(132a)을 노출시키는 마스크(175)를 형성한 후, 상기 마스크(175)를 제외한 부분에 제2 씨드막(138a)을 매개로 하여 접속패드(140)를 형성한다. 이러한 접속패드(140)는, 예를 들면, 구리를 이용한 도금 공정을 수행하는 것을 통해 형성될 수 있다.Next, after forming the mask 175 exposing the insulating film 134 and the metal film 132a adjacent to the insulating film 134, the second seed film 138a is formed in a portion except for the mask 175. The connection pad 140 is formed as a medium. The connection pad 140 may be formed by, for example, performing a plating process using copper.

도 4f를 참조하면, 상기 접속패드(140)를 제외한 금속막(도 4e의 132a)을 가리는 마스크(도 4e의 175)를 제거한다. 다음으로, 상기 제거된 마스크 하면으로 노출된 제2 씨드막(도 4e의 138), 금속막 및 제1 씨드막(도 4e의 136)을 순차적으로 제거하여 금속막(132) 및 절연막(132)을 갖는 관통전극(130)을 형성한다.Referring to FIG. 4F, a mask (175 of FIG. 4E) covering the metal layer 132a of FIG. 4E except for the connection pad 140 is removed. Next, the second seed film (138 of FIG. 4E), the metal film, and the first seed film (136 of FIG. 4E) exposed through the removed mask lower surface are sequentially removed to remove the metal film 132 and the insulating film 132. To form a through electrode 130 having a.

다음으로, 상기 관통전극(130)을 갖는 웨이퍼(도 4e의 101)로부터 상기 캐리어(도 4e의 310)를 제거한다. 다음으로, 상기 관통전극(130)을 갖는 웨이퍼를 칩 레벨로 쏘잉하여 다수의 반도체 칩(100)들로 개별화한다. 이상으로, 본 실시예에 따른 반도체 칩을 제작할 수 있다.Next, the carrier 310 of FIG. 4E is removed from the wafer having the through electrode 130 (101 of FIG. 4E). Next, the wafer having the through electrode 130 is sawed at the chip level and individualized into a plurality of semiconductor chips 100. As described above, the semiconductor chip according to the present embodiment can be manufactured.

이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiment of the present invention has been shown and described with respect to specific embodiments, the present invention is not limited thereto, and the claims are not limited to the scope of the present invention without departing from the spirit and field of the present invention. It will be readily apparent to those skilled in the art that the invention may be variously modified and modified.

Claims (16)

일면 및 상기 일면에 대향하는 타면을 갖는 반도체 기판 및 상기 반도체 기판의 일면 상에 형성되며 본딩패드를 구비한 회로층을 갖는 반도체 칩 몸체;
상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되어 상기 본딩패드와 연결된 관통전극; 및
상기 관통전극 상에 형성된 접속패드;를 포함하며,
상기 관통전극은,
상기 반도체 기판의 내부 및 타면에 중공을 갖도록 형성된 금속막 및 상기 중공 내에 매립된 절연막을 갖는 것을 특징으로 하는 반도체 칩.A semiconductor chip body having a semiconductor substrate having one surface and the other surface opposite to the one surface, and a circuit layer formed on one surface of the semiconductor substrate and having a bonding pad;
A through electrode formed to penetrate one surface from the other surface of the semiconductor substrate and connected to the bonding pads; And
And a connection pad formed on the through electrode.
The through electrode,
And a metal film formed to have a hollow in the inside and the other surface of the semiconductor substrate, and an insulating film embedded in the hollow. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 반도체 기판의 내측벽 및 타면과 관통전극 사이에 형성된 절연층; 및
상기 절연층 상에 형성된 제1 씨드막;
을 더 포함하는 것을 특징으로 하는 반도체 칩.The method of claim 1,
An insulating layer formed between the inner sidewall and the other surface of the semiconductor substrate and the through electrode; And
A first seed film formed on the insulating layer;
The semiconductor chip further comprises. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,
상기 관통전극의 절연막은 폴리머를 포함하는 것을 특징으로 하는 반도체 칩.The method of claim 1,
And the insulating film of the through electrode comprises a polymer. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서,
상기 관통전극과 접속패드 사이에 형성된 제2 씨드막을 더 포함하는 것을 특징으로 하는 반도체 칩.The method of claim 1,
And a second seed film formed between the through electrode and the connection pad. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,
상기 접속패드는 솔더, 니켈, 구리, 주석 및 이들의 합금 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 칩.The method of claim 1,
The connection pad is a semiconductor chip, characterized in that made of any one of solder, nickel, copper, tin and alloys thereof. 각각 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 기판 및 상기 반도체 기판의 일면 상에 형성되며 본딩패드를 구비한 회로층을 갖는 반도체 칩 몸체, 상기 반도체 기판의 타면으로부터 일면을 관통하도록 형성되어 상기 본딩패드와 연결된 관통전극 및 상기 관통전극 상에 형성된 접속패드를 가지며, 스택된 다수의 반도체 칩들;을 포함하고,
상기 관통전극은,
상기 반도체 기판의 내부 및 타면 상에 중공을 갖도록 형성된 금속막 및 상기 중공 내에 매립된 절연막을 갖고,
상기 스택된 반도체 칩들은 상부 반도체 칩의 관통전극과 하부 반도체 칩의 본딩패드 사이에 개재된 솔더를 매개로 전기적 연결이 이루어진 것을 특징으로 하는 스택 패키지.A semiconductor chip body each having one surface and the other surface opposite to the one surface, and a semiconductor chip body formed on one surface of the semiconductor substrate, the circuit layer having a bonding pad, and penetrating one surface from the other surface of the semiconductor substrate. And a plurality of semiconductor chips stacked with a through electrode connected to the pad and a connection pad formed on the through electrode.
The through electrode,
It has a metal film formed to have a hollow on the inside and the other surface of the semiconductor substrate and an insulating film embedded in the hollow,
The stacked semiconductor chips are electrically connected via a solder interposed between the through electrode of the upper semiconductor chip and the bonding pad of the lower semiconductor chip. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 6 항에 있어서,
상기 스택된 반도체 칩들이 실장되며, 상기 스택된 반도체 칩들 중 최상부 반도체 칩의 본딩패드 또는 최하부 반도체 칩의 관통전극과 전기적으로 연결되는 본드핑거를 갖는 기판을 더 포함하는 것을 특징으로 하는 스택 패키지.The method according to claim 6,
And a substrate having the stacked semiconductor chips mounted thereon, the substrate having a bond finger electrically connected to a bonding pad of an uppermost semiconductor chip or a through electrode of a lowermost semiconductor chip among the stacked semiconductor chips. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 7 항에 있어서,
상기 스택된 반도체 칩들을 포함한 기판 상면을 밀봉하도록 형성된 봉지부재; 및
상기 기판 하면에 부착된 외부실장부재;
를 더 포함하는 것을 특징으로 하는 스택 패키지.The method of claim 7, wherein
An encapsulation member formed to seal an upper surface of the substrate including the stacked semiconductor chips; And
An external mounting member attached to a lower surface of the substrate;
Stack package characterized in that it further comprises. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 6 항에 있어서,
상기 최상부 반도체 칩의 본딩패드 또는 최하부 반도체 칩의 관통 전극과 전기적으로 연결되는 재배선을 더 포함하는 것을 특징으로 하는 스택 패키지.The method according to claim 6,
And a redistribution electrically connected to a bonding pad of the uppermost semiconductor chip or a through electrode of the lowermost semiconductor chip. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 9 항에 있어서,
상기 재배선 상에 형성되며 상기 재배선을 부분적으로 노출시키는 절연막 패턴을 더 포함하는 것을 특징으로 하는 스택 패키지.The method of claim 9,
And an insulating film pattern formed on the redistribution and partially exposing the redistribution. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 10 항에 있어서,
상기 부분적으로 노출된 재배선 상에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 스택 패키지.The method of claim 10,
The stack package further comprises an external connection terminal attached to the partially exposed redistribution. 캐리어 상에 다수의 반도체 칩들을 갖는 웨이퍼를 부착하는 단계;
상기 웨이퍼의 각 반도체 칩들에 블라인드 비아를 형성하는 단계;
상기 블라인드 비아에 의해 노출된 웨이퍼의 내측벽 및 표면에 중공을 갖는 금속막을 형성하는 단계;
상기 금속막의 중공이 매립되도록 절연막을 형성하는 단계;
상기 절연막 및 상기 절연막에 인접한 금속막 상에 접속패드를 형성하는 단계; 및
상기 접속패드를 제외한 웨이퍼 표면의 금속막을 제거하여 관통전극을 형성하는 단계;
를 포함하는 반도체 칩의 제조방법.Attaching a wafer having a plurality of semiconductor chips on a carrier;
Forming a blind via in each semiconductor chip of the wafer;
Forming a metal film having a hollow on an inner wall and a surface of the wafer exposed by the blind via;
Forming an insulating film to fill the hollow of the metal film;
Forming a connection pad on the insulating film and a metal film adjacent to the insulating film; And
Removing the metal film on the surface of the wafer except the connection pad to form a through electrode;
Method of manufacturing a semiconductor chip comprising a. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제 12 항에 있어서,
상기 블라인드 비아를 형성하는 단계와 상기 금속막을 형성하는 단계 사이에,
상기 블라인드 비아에 의해 노출된 웨이퍼의 내측벽 및 표면에 절연층을 형성하는 단계; 및
상기 절연층 상에 제1 씨드막을 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조방법.The method of claim 12,
Between forming the blind via and forming the metal film,
Forming an insulating layer on an inner wall and a surface of the wafer exposed by the blind via; And
Forming a first seed film on the insulating layer;
Method of manufacturing a semiconductor chip further comprising. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 제 12 항에 있어서,
상기 절연막을 형성하는 단계와 접속패드를 형성하는 단계 사이에,
상기 절연막을 포함한 금속막 상에 제2 씨드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조방법.The method of claim 12,
Between the step of forming the insulating film and the step of forming a connection pad,
And forming a second seed film on the metal film including the insulating film. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제 12 항에 있어서,
상기 절연막을 형성하는 단계는,
상기 중공을 갖는 금속막 및 상기 금속막 표면에 폴리머 물질층을 도포하는 단계; 및
상기 금속막의 중공 내에 매립된 폴리머 물질층을 제외한 상기 금속막 표면의 폴리머 물질층을 제거하는 단계;
를 포함하는 것을 특징으로 하는 반도체 칩의 제조방법.The method of claim 12,
Forming the insulating film,
Applying a polymer material layer to the metal film having the hollow and the metal film surface; And
Removing the polymer material layer on the surface of the metal film except for the polymer material layer embedded in the hollow of the metal film;
Method of manufacturing a semiconductor chip comprising a. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 제 12 항에 있어서,
상기 관통 전극을 형성하는 단계 후,
상기 관통전극을 갖는 웨이퍼로부터 상기 캐리어를 제거하는 단계; 및
상기 관통전극을 갖는 웨이퍼를 칩 레벨로 쏘잉하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조방법.The method of claim 12,
After forming the through electrode,
Removing the carrier from the wafer having the through electrode; And
Sawing the wafer with the through electrode at a chip level;
Method of manufacturing a semiconductor chip further comprising.
KR1020100043023A 2010-05-07 2010-05-07 Semiconductor chip and method of manufacturing thereof and stack package using the semiconductor chip KR101142337B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100043023A KR101142337B1 (en) 2010-05-07 2010-05-07 Semiconductor chip and method of manufacturing thereof and stack package using the semiconductor chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100043023A KR101142337B1 (en) 2010-05-07 2010-05-07 Semiconductor chip and method of manufacturing thereof and stack package using the semiconductor chip

Publications (2)

Publication Number Publication Date
KR20110123503A KR20110123503A (en) 2011-11-15
KR101142337B1 true KR101142337B1 (en) 2012-05-17

Family

ID=45393655

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100043023A KR101142337B1 (en) 2010-05-07 2010-05-07 Semiconductor chip and method of manufacturing thereof and stack package using the semiconductor chip

Country Status (1)

Country Link
KR (1) KR101142337B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908856B2 (en) 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
KR100809696B1 (en) 2006-08-08 2008-03-06 삼성전자주식회사 A Multi chip package stacked a plurality of semiconductor chips having different size and method of manufacturing the same
US20090032964A1 (en) 2007-07-31 2009-02-05 Micron Technology, Inc. System and method for providing semiconductor device features using a protective layer
KR20100020718A (en) * 2008-08-13 2010-02-23 삼성전자주식회사 Semiconductor chip, stack structure, and methods of fabricating the semiconductor chip and the stack structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908856B2 (en) 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
KR100809696B1 (en) 2006-08-08 2008-03-06 삼성전자주식회사 A Multi chip package stacked a plurality of semiconductor chips having different size and method of manufacturing the same
US20090032964A1 (en) 2007-07-31 2009-02-05 Micron Technology, Inc. System and method for providing semiconductor device features using a protective layer
KR20100020718A (en) * 2008-08-13 2010-02-23 삼성전자주식회사 Semiconductor chip, stack structure, and methods of fabricating the semiconductor chip and the stack structure

Also Published As

Publication number Publication date
KR20110123503A (en) 2011-11-15

Similar Documents

Publication Publication Date Title
US10128211B2 (en) Thin fan-out multi-chip stacked package structure and manufacturing method thereof
TWI692030B (en) Semiconductor package and method of manufacturing the same
US7847379B2 (en) Lightweight and compact through-silicon via stack package with excellent electrical connections and method for manufacturing the same
US9305868B2 (en) Manufacturing method of forming an etch-back type semiconductor package with locking anchorages
US8264091B2 (en) Integrated circuit packaging system with encapsulated via and method of manufacture thereof
US20110033980A1 (en) Stack package that prevents warping and cracking of a wafer and semiconductor chip and method for manufacturing the same
JP5179796B2 (en) Manufacturing method of semiconductor package
TWI550782B (en) Integrated circuit packaging system with routed circuit lead array and method of manufacture thereof
US20160189983A1 (en) Method and structure for fan-out wafer level packaging
US20090278243A1 (en) Stacked type chip package structure and method for fabricating the same
KR20150103942A (en) Method for fabricating semiconductor package and semiconductor package using the same
US20070108605A1 (en) Bump chip carrier semiconductor package system
CN111128914A (en) Low-warpage multi-chip packaging structure and manufacturing method thereof
CN104396008B (en) Semiconductor package substrate, the package system using semiconductor package substrate and the method for manufacturing package system
JP2009152503A (en) Semiconductor device and method of manufacturing the same
KR100959606B1 (en) Stack package and method for fabricating of the same
KR20200026344A (en) Semiconductor package
KR101142337B1 (en) Semiconductor chip and method of manufacturing thereof and stack package using the semiconductor chip
CN103489803B (en) Method for forming semiconductor packaging structure
US20230111854A1 (en) Semiconductor package
JP5200130B2 (en) Manufacturing method of wafer level CSP
KR101128892B1 (en) Semiconductor Apparatus and Method for Manufacturing the same
KR20110030089A (en) Semiconductor package and method for fabricating thereof
KR20070090618A (en) Method of manufacturing stack package
KR101052867B1 (en) Stacked package and its manufacturing method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee