JP5200130B2

JP5200130B2 - Manufacturing method of wafer level CSP

Info

Publication number: JP5200130B2
Application number: JP2011062223A
Authority: JP
Inventors: 紀幸木村
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2011-03-22
Filing date: 2011-03-22
Publication date: 2013-05-15
Anticipated expiration: 2021-03-01
Also published as: JP2011135098A

Description

本発明は半導体素子を収納する小型パッケージの製造方法に関するものである。 The present invention relates to a method for manufacturing a small package for housing a semiconductor element.

携帯電話、デジタルカメラなど電子携帯機器は、小型、軽量化のニーズが高く、電子機器を構成する電子部品は、より小さく、より薄く、より軽いものが要求される。現在、小型携帯電子機器において、ＢＧＡ、ＣＳＰといった小型パッケージが適用されており、今後、ベアチップ実装あるいはウエハレベルで組立が可能なチップスケールの超小型パッケージが導入されることが予想される。特に、ウエハレベルで形成されるＣＳＰ（チップサイズパッケージ、またはチップスケールパッケージ）は、従来のＢＧＡ、ＣＳＰよりも小さく、ベアチップよりも取り扱いが容易であるため、次世代のパッケージとして注目される。 Electronic mobile devices such as mobile phones and digital cameras are highly demanded for miniaturization and weight reduction, and electronic components constituting the electronic devices are required to be smaller, thinner and lighter. Currently, small packages such as BGA and CSP are applied to small portable electronic devices, and it is expected that chip-scale ultra-small packages that can be assembled on the bare chip or at the wafer level will be introduced in the future. In particular, a CSP (chip size package or chip scale package) formed at a wafer level is attracting attention as a next-generation package because it is smaller than conventional BGA and CSP and easier to handle than a bare chip.

代表的なウエハレベルＣＳＰの断面構造を図８に示す。その製造方法は、次に示すプロセスで製造される。ウエハプロセスが終了した半導体基板１５をバックグラインドで５００μｍ程度まで研削し、半導体基板１５上にポリイミドなどの保護膜１７を形成し、電極パッド１６およびその他の必要部分を開口させる。次に銅の再配線層１８をメッキ法によって形成し、電極をアレイ状に再配置する。外部接続用の電極を形成するためメッキ法で銅ポスト１９を形成し、次に、モールド樹脂２０を封止する。最後に基板実装用のバンプ電極２１をボールマウンターもしくはスクリーン印刷で形成する。従来は、以上の方法で、ウエハレベルのＣＳＰの製造が行なわれてきた。 A sectional structure of a typical wafer level CSP is shown in FIG. The manufacturing method is manufactured by the following process. The semiconductor substrate 15 after the wafer process is ground to about 500 μm by back grinding, a protective film 17 such as polyimide is formed on the semiconductor substrate 15, and the electrode pad 16 and other necessary portions are opened. Next, a copper rewiring layer 18 is formed by plating, and the electrodes are rearranged in an array. In order to form an electrode for external connection, a copper post 19 is formed by a plating method, and then a mold resin 20 is sealed. Finally, bump electrodes 21 for board mounting are formed by ball mounter or screen printing. Conventionally, a wafer-level CSP has been manufactured by the above method.

特開平１０−１３５２７０号公報JP-A-10-135270

しかし、前記ウエハレベルＣＳＰにおいては、外部接続用の電極を形成するために、銅のポストを形成させる必要がある。銅ポストは、バンプ電極または実装基板と接続するためポスト面は完全に銅を露出させる必要があるが、銅ポストは、メッキ形成されるためポストの高さのバラツキが生じ、ポスト上面にモールド樹脂が付着し半田ボールとの接合信頼性が低下する問題が生じる。また、ポストの高さのバラツキを吸収するためには、モールド装置のトランスファ圧力を高精度にし、さらに特殊フィルムを使用する必要があり、パッケージの製造コストが高くなってしまうという問題が生じる。さらに、銅ポストがモールド樹脂の流動抵抗となり樹脂がウエハ面上に均一に拡がらず、樹脂の未充填が生じ、組立歩留りが低下する問題を引き起こす。 However, in the wafer level CSP, it is necessary to form a copper post in order to form an electrode for external connection. Since the copper post is connected to the bump electrode or the mounting substrate, the post surface must be completely exposed to copper, but the copper post is plated, resulting in variations in the height of the post. This causes a problem that the bonding reliability with the solder ball is lowered. Further, in order to absorb the variation in post height, it is necessary to increase the transfer pressure of the molding apparatus with high accuracy and to use a special film, resulting in a problem that the manufacturing cost of the package becomes high. Furthermore, the copper post becomes the flow resistance of the mold resin, and the resin does not spread uniformly on the wafer surface, causing the problem that the resin is not filled and the assembly yield is lowered.

また、基板接合用のバンプ電極はモールド樹脂封止側の銅ポスト上に形成するためバンプ電極の形成は、電解メッキ法が使用できず、ボールマウントあるいはスクリーン印刷法により行われる。そのため、１００μｍ以下の狭ピッチバンプ電極の形成は困難になる。 Further, since the bump electrode for substrate bonding is formed on the copper post on the mold resin sealing side, the bump electrode cannot be formed by electrolytic plating, but is performed by ball mounting or screen printing. Therefore, it becomes difficult to form a narrow pitch bump electrode of 100 μm or less.

本発明のウエハレベルＣＳＰは、基板接合用の電極をウエハ裏面に形成し、銅ポストを使用しない構造である。また、基板実装用の電極がモールド封止面にないため、上記課題をすべて解消することができる。 The wafer level CSP of the present invention has a structure in which an electrode for substrate bonding is formed on the back surface of a wafer and a copper post is not used. Moreover, since there are no substrate mounting electrodes on the mold sealing surface, all of the above problems can be solved.

本発明のウエハレベルＣＳＰは、ウエハ裏面側に基板実装用の電極を有し、その構造は、スクライブライン上の特定箇所に形成したスルーホールの側面を利用して、ウエハ表裏間の電気接合をとることで実現する。スルーホールはシリコン基板のスクライブライン上をハーフエッチングして凹部を形成した後に裏面研磨することで形成される。 The wafer level CSP of the present invention has a substrate mounting electrode on the back side of the wafer, and the structure is such that electrical bonding between the front and back of the wafer is performed using the side surface of the through hole formed at a specific location on the scribe line. It is realized by taking. The through hole is formed by half-etching the scribe line of the silicon substrate to form a recess and then polishing the back surface.

本発明のウエハレベルＣＳＰは、外部接続用の電極を形成するための銅のポストを形成する必要がなく、ポストのバラツキを吸収させるためのモールド装置の改良、特殊フィルムの使用する必要がなくなり、パッケージの製造コストが低くできる。銅ポストがないためモールド樹脂が流動抵抗を受けずにウエハ面上に均一に拡がるため、樹脂の未充填が生じず、組立歩留りが向上する。また、基板接合用のバンプはモールド樹脂封止面側にないため、半田ボールマウント、スクリーン印刷法のほか電解メッキ法によるバンプ形成ができ、１００μｍ以下の狭ピッチバンプ電極の形成が可能になる。 The wafer level CSP of the present invention does not require the formation of a copper post for forming an electrode for external connection, improves the molding apparatus to absorb post variations, and eliminates the need to use a special film. The manufacturing cost of the package can be reduced. Since there is no copper post, the mold resin spreads uniformly on the wafer surface without receiving flow resistance, so that the resin is not filled and assembly yield is improved. In addition, since there are no bumps for substrate bonding on the mold resin sealing surface side, bumps can be formed by electrolytic plating as well as solder ball mount and screen printing, and a narrow pitch bump electrode of 100 μm or less can be formed.

第一の実施例の半導体装置の上面図である。It is a top view of the semiconductor device of the first embodiment. 第一の実施例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of a 1st Example. 第一の実施例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of a 1st Example. 第一の実施例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of a 1st Example. 第一の実施例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of a 1st Example. 第二の実施例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of a 2nd Example. 第三の実施例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of a 3rd Example. 従来のウエハレベルＣＳＰの断面図である。It is sectional drawing of the conventional wafer level CSP.

次に、本発明の実施例を、図面を参照しながら説明する。図１は、本発明の第１実施例を表した上面図で、図２から図４は断面図である。第１実施例のウエハレベルＣＳＰの構造を図面を参照しながら説明する。 Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a top view showing a first embodiment of the present invention, and FIGS. 2 to 4 are sectional views. The structure of the wafer level CSP of the first embodiment will be described with reference to the drawings.

パッケージ組立に用いられる半導体回路形成後のウエハは、図２（ａ）に示すように、半導体基板１に電極パッド２が形成され、電極パット２の上層にチッ化シリコンなどの保護膜３が電極パッド２およびスクライブライン４上を除く部分に形成した形態とする。 As shown in FIG. 2A, the wafer after the formation of the semiconductor circuit used for package assembly has an electrode pad 2 formed on the semiconductor substrate 1 and a protective film 3 such as silicon nitride formed on the electrode pad 2 as an electrode. A form formed on portions other than the pads 2 and the scribe lines 4 is used.

第１の工程は、図２（ｂ）に示すようにスクライブラインエリアの特定箇所にハーフエッチング箇所５を選択的にウエットエッチングし、約５０〜１００μｍ深さの凹部を形成する。 In the first step, as shown in FIG. 2B, the half etching portion 5 is selectively wet-etched at a specific portion of the scribe line area to form a recess having a depth of about 50 to 100 μm.

次に図２（ｃ）に示すようにポリイミドなどの絶縁膜６をウエハ全面に形成し、図２（ｄ）に示すように電極パッド２およびスクライブライン上のハーフエッチング箇所５を選択的に開口する。このときに凹部の底面の絶縁膜は除去するが、凹部の側面には絶縁膜が残るようにする。 Next, as shown in FIG. 2C, an insulating film 6 such as polyimide is formed on the entire surface of the wafer, and the electrode pad 2 and the half-etched portion 5 on the scribe line are selectively opened as shown in FIG. To do. At this time, the insulating film on the bottom surface of the recess is removed, but the insulating film remains on the side surface of the recess.

次に、２０００Å〜５０００Å厚さの銅をスパッタリングにより成膜した後、図３（ａ）に示すようにレジスト７を所望形状にパターニングし、図３（ｂ）に示す厚さ約２０〜５０μｍ程度の銅、アルミなどの金属配線層８をメッキ法によって形成し、そして、レジスト７を除去してから、その上層に必要に応じて、ポリイミドなどの絶縁層９を全面に形成させる。 Next, after forming a copper film having a thickness of 2000 to 5000 mm by sputtering, the resist 7 is patterned into a desired shape as shown in FIG. 3A, and the thickness is about 20 to 50 μm as shown in FIG. A metal wiring layer 8 such as copper or aluminum is formed by a plating method , and after removing the resist 7, an insulating layer 9 such as polyimide is formed on the entire surface as necessary.

次に図３（ｃ）に示すように半導体回路の保護、パッケージのハンドリング、放熱性などを向上させる目的でトランスファモールドあるいはポッティングなどで厚さ３０μｍ〜１００μｍ程度のモールド樹脂１０を半導体回路側全面に封止する。 Next, as shown in FIG. 3C, a mold resin 10 having a thickness of about 30 μm to 100 μm is applied to the entire surface of the semiconductor circuit by transfer molding or potting for the purpose of improving the protection of the semiconductor circuit, the handling of the package, and the heat dissipation. Seal.

次に、図３（ｄ）に示すようにシリコン基板１を実装用途に従い、厚さ２０μｍ〜２００μｍにバックグラインドする。バックグラインドにより金属配線８のうちハーフエッチング箇所５の凹部に埋め込まれた部分の端面が裏面側に露出する。 Next, as shown in FIG. 3D, the silicon substrate 1 is back-ground to a thickness of 20 μm to 200 μm according to the mounting application. Due to the back grinding, the end surface of the portion of the metal wiring 8 embedded in the concave portion of the half-etched portion 5 is exposed to the back surface side.

次に図４（ａ）に示すように、半導体基板１の研削面にポリイミドなどの絶縁膜１１を成膜した後、所望形状にパターニングする図４（ｂ）。次に、銅などの金属膜をウエハ裏面全面にスパッタなどの方法で成膜した後、レジストをパターニングし、図４（ｃ）に示すように厚さ１０〜５０μｍ程度の電極パッド１２を半導体基板１の裏面の所望の位置にメッキなどの方法で形成する。そして、電極パッドのパターニングに用いたレジストは除去する。 Next, as shown in FIG. 4A, after an insulating film 11 such as polyimide is formed on the ground surface of the semiconductor substrate 1, it is patterned into a desired shape (FIG. 4B). Next, after a metal film such as copper is formed on the entire back surface of the wafer by sputtering or the like, the resist is patterned, and an electrode pad 12 having a thickness of about 10 to 50 μm is formed on the semiconductor substrate as shown in FIG. 1 is formed by a method such as plating at a desired position on the back surface. Then, the resist used for patterning the electrode pad is removed.

最後に、図５に示すようにスクライブラインの中心をスクライブ幅の５０％程度の切りしろでダイシングしパッケージを個片にする。上述の方法で、半導体基板１の裏面に実装用の電極パッド１２を有するウエハレベルのパッケージを提供することができる。 Finally, as shown in FIG. 5, the center of the scribe line is diced at a cutting margin of about 50% of the scribe width to divide the package into individual pieces. By the above-described method, a wafer level package having the mounting electrode pads 12 on the back surface of the semiconductor substrate 1 can be provided.

次に、本発明の第二の実施例について説明する。図６は、本発明の第２実施例を表した断面図である。半導体基板１の表面の一部に電極パッド２を形成し、電極パッド２の周囲に保護膜３と、保護膜３の上に絶縁膜６が形成され、最上層に絶縁膜９が形成されている。そして半導体基板１の裏面の一部に、絶縁膜１１と電極パッドが形成されている。図６に示すように、第２の実施例は、モールド樹脂封止を行なわない構造のため、パッケージの厚さを１００μｍ以下にすることができ、ＩＣカードなど用途に対応することができる。 Next, a second embodiment of the present invention will be described. FIG. 6 is a sectional view showing a second embodiment of the present invention. An electrode pad 2 is formed on a part of the surface of the semiconductor substrate 1, a protective film 3 is formed around the electrode pad 2, an insulating film 6 is formed on the protective film 3, and an insulating film 9 is formed on the uppermost layer. Yes. An insulating film 11 and an electrode pad are formed on a part of the back surface of the semiconductor substrate 1. As shown in FIG. 6, since the second embodiment has a structure in which no mold resin sealing is performed, the thickness of the package can be reduced to 100 μm or less and can be used for IC cards and the like.

次に、本発明の第３の実施例について説明する。図７は、本発明の第３の実施例を表した断面図である。図７に示すように、第３の実施例は、ウエハ裏面の実装用電極パッドにボールマウント法、スクリーン印刷法ほか電界メッキ法によってバンプ電極１３が形成できるため、１００μｍ以下の狭ピッチのバンプ形成を可能にする。この時は、ウエハ裏面に形成した絶縁膜をエラストマなどの緩衝材１４を代替えに使用すると実装基板とバンプ間の応力を吸収し、実装時の信頼性が向上する。 Next, a third embodiment of the present invention will be described. FIG. 7 is a sectional view showing a third embodiment of the present invention. As shown in FIG. 7, in the third embodiment, bump electrodes 13 can be formed on the mounting electrode pads on the back surface of the wafer by a ball mount method, a screen printing method or an electric field plating method. Enable. At this time, if the insulating film formed on the back surface of the wafer is used instead of the cushioning material 14 such as an elastomer, the stress between the mounting substrate and the bump is absorbed, and the reliability at the time of mounting is improved.

１半導体基板
２電極パッド
３保護膜
４スクライブエリア
５ハーフエッチング箇所
６絶縁膜
７レジスト
８金属配線層
９絶縁層
１０モールド樹脂
１１絶縁膜
１２電極パッド
１３バンプ電極
１４緩衝材
１５半導体基板
１６電極パッド
１７保護膜
１８再配線層
１９銅ポスト
２０モールド樹脂
２１バンプ電極 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Electrode pad 3 Protective film 4 Scribe area 5 Half etching location 6 Insulating film 7 Resist 8 Metal wiring layer 9 Insulating layer 10 Mold resin 11 Insulating film 12 Electrode pad 13 Bump electrode 14 Buffer material 15 Semiconductor substrate 16 Electrode pad 17 Protective film 18 Rewiring layer 19 Copper post 20 Mold resin 21 Bump electrode

Claims

第１の電極パッドをそれぞれ有する半導体回路が複数設けられた半導体ウエハを用意する工程と、
用意された前記半導体ウエハのスクライブライン内の特定箇所を選択的にハーフエッチングし、底面と側面を有する凹部を形成する工程と、
第１の絶縁膜を前記凹部が形成された前記半導体ウエハの全面に形成した後、前記凹部の側面には前記第１の絶縁膜を残し、前記第１の電極パッド上と前記凹部の底面に形成された前記第１の絶縁膜を除去し開口する工程と、
前記第１の電極パッド上と前記凹部の底面に形成された前記第１の絶縁膜が除去された前記半導体ウエハの表面に、第１のレジストを定められた形状にパターニングした後、前記第１の電極パッドから前記凹部を覆う金属配線層を形成し、その後前記第１のレジストを除去する工程と、
前記金属配線層を覆う絶縁層を前記半導体ウエハの全面に形成する工程と、
前記絶縁層を形成した後に、前記凹部の前記底面から前記金属配線層を露出させるとともに前記半導体ウエハの半導体基板が所望の厚さになるよう裏面側から研削する工程と、
研削された前記半導体基板の裏面の定められた領域に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を覆う金属膜を前記半導体基板の前記裏面の全面に成膜し、パターニングされた第２のレジストにより実装用の第２の電極パッドを前記第２の絶縁膜の表面に形成し、その後前記第２のレジストを除去する工程と、
前記スクライブラインの中央をダイシングし個片化する工程と、からなるウエハレベルＣＳＰの製造方法。 Preparing a semiconductor wafer provided with a plurality of semiconductor circuits each having a first electrode pad;
The specific location of the scribe line was prepared the semiconductor wafer is selectively half-etching, and a step that forms the shape of the recess having a bottom and side surfaces,
After forming the first insulating film on the entire surface of the semiconductor wafer in which the recess is formed, the first insulating film is left on the side surface of the recess, and is formed on the first electrode pad and on the bottom surface of the recess. Removing and opening the formed first insulating film;
After patterning a first resist into a predetermined shape on the surface of the semiconductor wafer from which the first insulating film formed on the first electrode pad and on the bottom surface of the recess is removed, the first resist is patterned. Forming a metal wiring layer covering the recess from the electrode pad , and then removing the first resist ;
Forming an insulating layer covering the metal wiring layer on the entire surface of the semiconductor wafer;
After forming the insulating layer, exposing the metal wiring layer from the bottom surface of the recess and grinding from the back side so that the semiconductor substrate of the semiconductor wafer has a desired thickness;
Forming a second insulating film in a predetermined region on the back surface of the ground semiconductor substrate;
A metal film covering the second insulating film is formed on the entire back surface of the semiconductor substrate, and a second electrode pad for mounting is formed on the surface of the second insulating film by a patterned second resist. Forming and then removing the second resist ;
A method of manufacturing a wafer level CSP, comprising: a step of dicing and dividing the center of the scribe line.

前記絶縁層の上にさらにモールド樹脂を全面に形成する工程を有する請求項１記載のウエハレベルＣＳＰの製造方法。 The method of manufacturing a wafer level CSP according to claim 1, further comprising a step of forming a mold resin on the entire surface of the insulating layer.

前記金属配線層はメッキ法により形成される請求項１あるいは２に記載のウエハレベルＣＳＰの製造方法。 The method of manufacturing a wafer level CSP according to claim 1, wherein the metal wiring layer is formed by a plating method.

前記第２の電極パッドの表面にさらにバンプ電極を形成する工程を有する請求項１ないし３のいずれか１項に記載のウエハレベルＣＳＰの製造方法。 4. The method of manufacturing a wafer level CSP according to claim 1, further comprising a step of forming a bump electrode on the surface of the second electrode pad.