KR101125721B1

KR101125721B1 - 선형화를 구비한 ｒｆ 전력 증폭기

Info

Publication number: KR101125721B1
Application number: KR1020107029331A
Authority: KR
Inventors: 라울 알리디오; 알렉상드르 뒤퓌; 아제이 구말라; 이우용; 마하 애코어
Original assignee: 홀린워스 펀드, 엘.엘.씨.
Priority date: 2008-05-27
Filing date: 2009-05-27
Publication date: 2012-03-28
Also published as: US8368470B2; KR20110031432A; EP2297847A4; WO2009155010A2; CN102047554A; US20110068873A1; US7839216B2; EP2297847A2; WO2009155010A3; US20090295483A1; EP2297847B1

Abstract

전력 백-오프 상태들 하에서 동작하는 전력 증폭기들을 포함하는 다양한 RF 증폭 회로들에서 가변 전력 증폭 및 개선된 선형성을 제공하기 위해 RF 신호들을 증폭하기 위해 전력 증폭기들과 연관된 설계들 및 기술들이 개시된다.

Description

선형화를 구비한 ＲＦ 전력 증폭기 {RF power amplifiers with linearization}

우선권 주장 및 관련된 출원들

본 출원은 2008.5.27.에 출원된 미국 임시 출원 일련 번호 61/056,421 이며 제목 "Variable Power Amplifier"의 출원 (Attorney Docket No. 20784-0020P01) 그리고 2008.12.5.에 출원된 미국 임시 출원 일련 번호 61/120,229 이며 제목 "RF Power Amplifier with Peak Power Linearization" 인 출원 (Attorney Docket No. 20784-0030P01)에 대해서 우선권의 이익을 주장한다. 상기 출원들의 전체 개시된 내용들은 본원에 참조로서 편입된다.

본원은 무선 주파수 (radio frequency (RF)) 전력 증폭기 설계 그리고 기술들에 관련된 것이다.

전력 증폭기 (Power amplifier (PA))들은 RF 신호의 전력을 증폭하도록 설계되며 그리고 다양한 RF 회로들 및 디바이스들에서 광범위하게 사용된다. 예를 들면, 트랜시버 시스템은 RF PA들을 포함하며, 이는 매우 커다란 칩/보드 영역을 차지하며, 높은 DC 전력을 필요로 하며, 그리고 동작 동안에 발생되는 열을 흩뜨려야 할 필요가 있다. RF PA의 한 가지 기능은 DC 전력 공급으로부터의 DC 전력을 RF 에너지로 변환함으로써, 상기 RF 신호의 낮은 입력 전력을 증폭하여 더 높은 전력 레벨로 RF 출력을 생성하는 것이다.

- 2007. 4. 27에 출원된 미국 특허 출원 번호 11/741,674의 제목 "Antennas, Devices and Systems Based on Metamaterial Structures"인 출원 (미국 특허 공개 번호 US-2008-0258981-A1), - 2007. 8. 24에 출원된 미국 특허 출원 번호 11/844,982의 제목 "Antennas Based on Metamaterial Structures"인 출원 (미국 특허 공개 번호 US-2008-0048917-Al), - 2007. 12. 21에 출원된 미국 특허 출원 번호 11/963,710의 제목 "Power Combiners and Dividers Based on Composite Right and Left Handed Metamaterial Structures" 인 출원, - 미국 특허 출원 번호 11/963,710; 그리고 - "Power Amplifier Architectures for High Efficiency and High Linearity Using Metamaterial Structures" 제목의 미국 출원 (attorney docket No. 20784-0022001)

- Caloz 그리고 Itoh의 "Electromagnetic Metamaterials: Transmission Line Theory and Microwave Applications," John Wiley & Sons (2006) - Tatsuo Itoh의 "Invited paper: Prospects for Metamaterials," Electronics Letters, Vol. 40, No. 16 (August, 2004) - Cripps의 "RF Power Amplifiers for Wireless Communications," published by Artech House (1999)의 챕터 9 - J. Mata-Contreras 등에, "Assessment of a Composite Right/Left-handed Transmission Line-based Distributed Amplifier implemented in microstrip technology", Proceedings of the 36th European Microwave Conference, pp. 1586-1589, 2006; 그리고 - "Experimental Performance of a Meta-Distributed Amplifier", Proceedings of the 37th European Microwave Conference, pp. 743 - 746, 2007

본 발명의 목적은 본 발명을 통해서 RF 신호들을 증폭하여 가변 전력 증폭 그리고 전력 백-오프 (back-off) 환경들 하에서 동작하는 전력 증폭기들을 포함하는 다양한 RF 증폭 회로들에서의 개선된 선형성을 제공하기 위한 전력 증폭기들을 제공하는 것이다.

본 발명은 RF 신호들을 증폭하여 가변 전력 증폭 그리고 전력 백-오프 (back-off) 환경들 하에서 동작하는 전력 증폭기들을 포함하는 다양한 RF 증폭 회로들에서의 개선된 선형성을 제공하기 위한 전력 증폭기들과 연관된 설계들 및 기술들을 개시한다.

한 가지 모습에서, 가변 전력 증폭기 디바이스는 RF 신호들을 전송하는 전송 라인들, RF 신호들을 증폭하는 세그먼트된 트랜지스터들의 뱅크들 및 상기 세그먼트된 트랜지스터들의 하나 이상의 뱅크들을 스위치 온 또는 오프하며 전력 레벨과 효율을 변화시키는 매커니즘을 포함하도록 제공된다.

다른 모습에서, 가변 전력 증폭기 디바이스는 RF 신호들을 전송하는 전송 라인들, RF 신호들을 증폭하는 세그먼트된 트랜지스터들의 뱅크들 및 상기 세그먼트된 트랜지스터들의 뱅크들을 개별적으로 바이어싱함으로써 전력 레벨과 효율을 변화시키는 매커니즘을 포함하도록 제공된다.

다른 모습에서 전력 증폭기 디바이스가 제공되며, 상기 전력 증폭기 디바이스는, 전력 증폭될 RF 신호를 수신하는 입력 포트, 전력 증폭된 상기 RF 신호를 출력하는 출력 포트 및 상기 수신한 RF 신호를 증폭하기 위해 전기적으로 연결된 복수의 셀들을 포함한다. 상기 셀들 각각은 상기 입력 포트에 연결된 제1 말단 및 상기 출력 포트에 연결된 제2 말단을 구비하며 그리고 트랜지스터들의 하나 이상의 뱅크들을 포함한다. 이 디바이스에 바이어스 회로가 포함되어, 상기 복수의 셀들 내의 트랜지스터들의 적어도 하나의 뱅크를 턴 온 (turn on)하기 위해서 바이어스 신호를 제공하고 그리고 상기 RF 신호를 증폭하는 동안에 상기 적어도 하나의 뱅크에서 바이어스를 유지한다. RF 신호 탐지기 회로가 상기 RF 신호를 탐지하여 탐지된 전압을 생성하도록 제공된다. 이 디바이스는, 상기 탐지된 전압을 수신하며, 그 탐지된 전압을 기반으로 하여 제어 신호들을 생성하며 그리고 상기 제어 신호들을 바이어스 온 (biased on) 된 트랜지스터들의 상기 적어도 하나의 뱅크가 아닌 트랜지스터들의 뱅크들로 공급하여 출력 전류가 상기 제어 신호들 내에서의 증가와 함께 증가되도록 제어하는 바이어스 제어 회로를 또한 포함한다. 이 디바이스에서, 상기 셀들, 상기 바이어스 회로, 상기 RF 신호 탐지 회로 및 상기 바이어스 제어 회로는 전력 백-오프 (back-off) 상태에서 선형 영역 및 효율을 증가시키기 위하여, 상기 출력 전류와 연관된 출력 전력을 증가시키도록 구성된다.

다른 모습에서, 전력 증폭기 디바이스는 전력 증폭될 RF 신호를 수신하는 입력 포트, 전력 증폭된 상기 RF 신호를 출력하는 출력 포트 및 상기 입력 포트에 연결된 제1 말단, 상기 출력 포트에 연결된 제2 말단 및 상기 RF 신호의 전력을 증폭하기 위해 제1 뱅크 및 제2 뱅크로 세그먼트되는 트랜지스터들을 포함하는 셀을 포함하도록 제공되다. 이 디바이스는 상기 셀 및 상기 출력 포트 사이에 연결되어 전력 증폭된 상기 RF 신호를 상기 출력 포트로 향하게 하는 가변 출력 매칭 네트워크 (output matching network (OMN)), 상기 제1 뱅크를 턴 온하고 그리고 상기 RF 신호 증폭 동안에 상기 제1 뱅크를 바이어스 온 상태로 유지하기 위해 바이어스 신호를 제공하는 바이어스 회로, 상기 RF 신호를 탐지하여 탐지된 전압을 생성하는 RF 신호 탐지기 회로; 및 상기 탐지된 전압을 수신하고, 상기 탐지된 전압을 기반으로 제1 제어 신호 및 제2 제어 신호를 생성하며, 그리고 상기 제1 제어 신호를 상기 제2 뱅크로 향하게 하여 상기 제1 제어 신호 및 제2 제어 신호에서의 상기 가변 OMN으로 증가를 이용하여 출력 전류가 증가하도록 제어하는 바이어스 제어 회로를 포함한다. 이 디바이스에서, 상기 셀, 상기 RF 신호 탐지기 회로, 상기 바이어스 회로, 상기 OMN 및 상기 바이어스 제어 회로는 전력 백-오프 (back-off) 상태에서 효율을 증가시키고 선형 영역을 확대하기 위해, 상기 출력 전류와 연관된 출력 전력을 증가시키도록 구성된다.

다른 모습에서, 입력 전력과 연관된 RF 신호를 입력 포트에서 수신하고, 그 RF 신호를 더 높은 전력 레벨을 갖는 출력 전력으로 증폭하고 그리고 증폭되고 상기 출력 전력과 연관된 상기 RF 신호를 출력 포트에서 제공하는 전력 증폭기 디바이스가 제공된다. 이 디바이스는, 복수의 셀들로서, 상기 복수의 셀들의 각각은 상기 입력 포트에 연결된 제1 말단 및 상기 제2 출력 포트에 연결된 제2 말단을 구비하며 그리고 트랜지스터들의 적어도 하나의 뱅크를 포함하는, 복수의 셀들; 상기 복수의 셀들, 상기 출력 포트 및 상기 입력 포트를 연결하는 복수의 전송 라인들; 및 상기 셀들과 연결되어 제어 신호들 각각을 트랜지스터들의 상기 뱅크들에게 제공하여 트랜지스터들의 상기 뱅크들을 온 (on) 그리고 오프 (off)로 개별적으로 스위칭함으로써 상기 출력 전력을 변경하는 제어 회로를 포함한다.

다른 모습에서, 셀들 각각이 입력 포트와 연결된 제1 말단 및 출력 포트와 연결된 제2 말단을 구비하며 그리고 트랜지스터들의 하나 이상의 뱅크들을 포함하는 그런 복수의 셀들을 포함하는 전력 증폭기 디바이스를 이용함으로써, 입력 전력과 연관된 RF 신호를 더 높은 전력 레벨을 가진 출력 전력으로 증폭하여, 증폭되고 그리고 상기 출력 전력과 연관된 RF 신호를 가지도록 하는 방법이 제공된다. 이 방법은, 상기 복수의 셀들 내의 트랜지스터들의 적어도 하나의 뱅크를 턴 온하고 그리고 동작하는 동안에 상기 적어도 하나의 뱅크를 바이어스 된 상태로 유지하기 위해 바이어스 신호를 인가하는 단계; 상기 RF 신호를 탐지하는 단계; 상기 탐지하는 단계에서 탐지된 상기 RF 신호를 탐지된 전압으로 변환하는 단계; 상기 탐지된 전압을 기반으로 제어 신호를 생성하는 단계; 및 바이어스 된 트랜지스터들의 상기 적어도 하나의 뱅크가 아닌 트랜지스터들의 뱅크들에 상기 제어 신호들 각각을 인가하여, 상기 제어 신호들에서의 증가와 같이 출력 전류가 증가하도록 제어하여 상기 디바이스의 선형 영역을 확대하고 그리고 파워 백-오프 (back-off)에서 상기 디바이스의 효율을 증가시키도록 하는 단계;를 포함한다.

다른 모습에서, 제1 셀 및 제2 셀을 포함하는 전력 증폭기 디바이스로서, 상기 제1 셀 및 제2 셀의 각각은 입력 포트에 연결된 제1 말단 및 출력 포트에 연결된 제2 말단을 구비하며, 상기 제1 셀은 트랜지스터들의 제1 뱅크 및 트랜지스터들의 제2 뱅크로 세그먼트되는 트랜지스터들을 포함하며 그리고 상기 제2 셀은 트랜지스터들의 제3 뱅크를 포함하는 그런 전력 증폭기 디바이스를 이용함으로써, 입력 전력과 연관된 RF 신호를 더 높은 전력 레벨을 가진 출력 전력으로 증폭하여 증폭되고 그리고 상기 출력 전력과 연관된 RF 신호를 가지도록 하는 방법이 제공된다. 상기 방법은, 상기 제1 뱅크를 턴 온하고 그리고 바이어스 된 상기 제1 뱅크를 상기 디바이스의 동작 동안 바이어스 된 상태로 유지시키기 위하여 바이어스 신호를 인가하는 단계; 상기 RF 신호를 탐지하는 단계; 상기 탐지하는 단계에서 탐지된 상기 RF 신호를 DC 변환을 이용하여 탐지된 전압으로 변환하는 단계; 상기 탐지된 전압을 기반으로 제어 신호를 생성하는 단계; 및 상기 제어 신호를 상기 제2 뱅크 및 상기 제3 뱅크에 인가하여, 상기 제어 신호들에서의 증가만큼 출력 전류가 증가하도록 제어하여 선형 영역을 확대하고 그리고 파워 백-오프 (back-off) 상태에서 효율을 증가시키도록 하는 단계를 포함한다.

또 다른 모습에서, 복합 오른손 전파 및 왼손 전파 메타물질 (Composite Right and Left Handed Metamaterial) 구조를 기반으로 RF 신호에 가변 증폭을 제공하는 전력 증폭기 디바이스가 개시된다. 이 디바이스는, 증폭될 입력 RF 신호를 수신하는 입력 포트; 상기 입력 RF 신호를 증폭함으로써 증폭된 출력 RF 신호를 출력하는 출력 포트; RF 신호들을 증폭하며 그리고 상기 입력 포트와 상기 출력 포트 사이에 연결된 하나 이상의 트랜지스터들의 복수의 뱅크들; 하나 이상의 트랜지스터들의 상기 뱅크들, 상기 입력 포트 및 상기 출력 포트를 연결하기 위해 결합된 복수의 전송 라인들로서, 상기 전송 라인들의 적어도 하나는 복합 오른손 전파 및 왼손 전파 메타물질 (Composite Right and Left Handed Metamaterial (CRLH MTM)) 구조를 포함하는, 복수의 전송 라인들; 및 하나 이상의 트랜지스터들의 상기 뱅크들에 연결되어 하나 이상의 트랜지스터들의 하나 이상의 뱅크들을 선택적으로 스위치 온 또는 오프하며 그리고 스위치 온 된 하나 이상의 트랜지스터들의 상기 하나 이상의 뱅크들을 제어하여 상기 출력 RF 신호의 전력 레벨과 상기 디바이스의 효율을 변화시키도록 하는 제어 메커니즘을 포함한다.

이런 그리고 다른 모습들 그리고 그것들의 구현들과 변형들은 첨부된 도면들, 상세한 설명 그리고 청구범위에서 상세하게 설명된다.

본 발명의 내용에 포함되어 설명되었음.

도 1은 전력 증폭기에서 전력 백-오프 (back-off)의 일 예를 개략적으로 보여주며, 출력 전력 (Pout), 전기 전류 (I) 그리고 효율 (η)이 입력 전력 (Pin)의 입력의 함수로서 도시된다.
도 2는 전력 백-오프가 없는 경우에 대한 Pout,avg-대-Pin,avg 곡선을 기반으로 하는 출력 PAPR (PAPRout)에서 관찰된 신호 왜곡의 일 예를 보여준다.
도 3은 선형성을 회복하기 위해 PAPRin이 도 2에서 도시된 것과 같은 3.5dBm 그리고 11.5dBm 사이의 범위로부터 OdBm 와 8dbm 사이의 범위로 줄어드는 전력 증폭기의 전력 백-오프 상황의 일 예를 보여준다.
도 4는 입력 포트 그리고 출력 포트에 연결된 예시적인 가변 전력 증폭기 (VPA)의 블록도를 보여준다.
도 5는 트랜지스터들이 Ql, Q2, ..., QN-I 및 QN 으로 세그먼트되는 어떤 셀의 일 예를 보여준다.
도 6은 출력 매칭 네트워크 (OMN) 회로의 일 예를 보여준다.
도 7a 및 도 7b는 평균 출력 전력 (Pout, avg)을 평균 입력 전력 (Pin, avg)의 함수로서 그리고 효율 (η)을 Pout,avg의 함수로서 개략적으로 각각 보여준다.
도 8은 네 개의 뱅크들 Q1 - Q4을 포함하는 예시적인 VPA의 약도를 보여준다.
도 9는 CRLH 유닛 셀의 일 예를 대칭 표현을 이용하여 보여준다.
도 10은 Pout,avg 그리고 PAE의 측정 결과들을 도 8에 도시된 약도들을 기반으로 하는 VPA 구현에 대한 Pin,avg의 함수로서 보여준다.
도 11은 효율의 측정 결과들을 Pout,avg의 함수로서 보여준다.
도 12는 예시적인 ACE PA 구조의 블록도를 보여주며, 이는 VPA, RF 신호 탐지기 회로, 바이어스 회로 및 바이어스 제어 회로를 포함한다.
도 13은 저 전력 모드, 고 전력 모드 및 피크 전력 선형화 (Peak Power Linearization (PPL))의 경우들에 대한 평균 출력 전력 (Pout,avg) 대 평균 입력 전력 (Pin,avg)의 시뮬레이션 결과들을 보여준다.
도 14는 저 전력 모드 및 피크 전력 선형화 (Peak Power Linearization (PPL))의 경우들에 대한 전력 부가 효율 (power added efficiency (PAE)) 대 평균 출력 전력 (Pout,avg)을 보여준다.
도 15는 고 전력 모드 및 피크 전력 선형화 (Peak Power Linearization (PPL))의 경우들에 대한 PAE 대 Pout,avg를 보여준다.
도 16은 VPA, RF 신호 탐지기 회로, 바이어스 회로 및 바이어스 제어 회로를 포함하는 다른 예시적인 ACE PA 구조의 개략적인 모습을 보여준다.
도 17a 및 도 17b 출력 RF 신호를 탐지하기 위해 출력 측에 RF 신호 탐지기 회로를 구비한 ACE PA의 개략적인 블록 도면 그리고 입력 RF 신호를 탐지하기 위해 입력 측에 RF 신호 탐지기 회로를 구비한 ACE PA의 개략적인 블록 도면을 각각 보여준다.
도 18은 고 전력 모드, 저 전력 모드 및 피크 전력 선형화 (Peak Power Linearization (PPL))의 경우들에 대해서 ACE PA의 PAE 대 Pout,avg 그리고 이득 대 Pout,avg의 시뮬레이션 결과들을 보여준다.
도 19a는 입력 전압 Vin에서 일정하지 않은 포락선 (envelope)을 예시하는 Pin,avg = 15dBm인 OFDM 신호의 일 예를 보여준다.
도 19b는 Vdet 의 시 변화 (time variant)를 도시하며, 이는 바이어스 제어 회로로 피드되며, 그 곳에서 Vdet는 바이어스 제어 전류 Ib23으로 변환된다.
도 19c는 Ib23의 시 변화를 도시하며, 이는 뱅크들 Q2 및 Q3에 대한 베이스 전류이다.
도 20a는 저 전력 모드에서 일정하지 않은 포락선 신호에 대해서 Pout,avg = 21dBm인 출력 전압 Vout의 파형을 보여준다.
도 20b는 왜곡을 양자화하는 EVM 성상 (constellation) 도면을 보여주며, 이는 EVM 선형 요구 사항들에 대한 불합치를 예시한다.
도 20c는 피크 전력 선형화 (Peak Power Linearization (PPL))를 이용하는 경우에 대해서 동일한 Pout, avg를 구비한 출력 전압 Vout의 파형을 보여준다.
도 20d는 복원을 양자화하는 EVM 성상 도면을 보여주며, 이는 EVM 선형 요구 사항들에 대한 합치를 예시한다.
도 21은 다른 예시적인 ACE PA 구조의 블록 도면을 보여주며, 그 경우에 VPA는 메타물질 입력 매칭 네트워크 (metamaterial input matching network (MTM IMN)) 및 메타물질 출력 매칭 네트워크 (metamaterial output matching network (MTM OMN))를 포함한다.
도 22는 또 다른 예시적인 ACE PA 구조의 블록 도면을 보여주며, 그 경우에 VPA는 상기 셀들의 입력들에서 CRLH 전력 분할기를 그리고 상기 셀들의 출력들에서 CRLH 전력 결합기를 포함한다.
도 23은 CRLH TL들을 이용하는 듀얼-밴드 동작들에 대한 예시적인 ACE PA 구조의 블록 도면을 보여주며, 그 경우에 두 개의 상이한 주파수들을 구비한 신호들이 포워드 포트에서 그리고 리버스 포트에서 각각 추출된다.
도 24는 VPA 내에 다중의 셀들을 포함하는 예시적인 ACE PA 구조의 블록 도면을 보여준다.
도 25는 단일-셀 선형 전력 증폭을 기반으로 하는 예시적인 ACE PA 구조의 블록 도면을 보여준다.

다양한 전력 증폭기 구조들은 RF 기기들 및 시스템들을 설계하기 위해서 시용 가능하다. 본 명세서에서 설명된 기술들, 기기들 및 시스템들을 구현하기 위한 몇몇 구현들은 다양한 전력 증폭기 구조들에서의 특징들을 합체할 수 있다.

예를 들면, 선형 PA들 바이어스 된 클래스 AB는 RF 애플리케이션들에서 광범위하게 사용되며 다른 PA 구조들은, 몇몇이 가우시안 최소 시프티 키잉 (Gaussian Minimum Shift Keying (GMSK)) 변조를 이용하는, 모바일 통신들을 위한 글로벌 시스템 (Global System for Mobile communications (GSM)), 범용 패킷 라디오 서비스 (Packet Radio Service (GPRS)) 통신 시스템 및 GSM 에벌루션 용의 향상된 데이터 레이트들 (Enhanced Data rates for GSM Evolution (EDGE)) 애플리케이션들에서 사용되는 특정 PA 구조들과 같이 또한 사용된다. 일반적으로, 클래스 A PA는 DC 바이어스 전류가 우세하거나 또는 RF 전류들보다 훨씬 더 클 때에 사용될 수 있다. 클래스 AB PA들은 RF 전류가 커지고 그래서 상기 PA의 바이어스 포인트에 영향을 끼치기 시작할 때에 사용될 수 있다. 클래스 AB 증폭기들은 여러 구현들에서 클래스 A 증폭기들보다 더 높은 효율을 달성할 수 있다.

일반적으로, PA들은 자신들의 각 최대 전력 레벨들에서 자신의 최대 효율들을 달성하도록 설계된다. 높은 통신 처리량에 목적을 두는 다양한 무선 표준들은 RF 신호를 생성하기 위해 진폭 및 위상 성분들 둘 다를 조정함으로써 복잡한 변조 방식들을 활용한다. 그런 기술들은 그 시스템 내에서 PA들 상에 엄중한 선형 요구 사항들을 부과할 수 있을 것이다. 동시에, 상기 PA들은 배터리 전력 소비를 최소화하고 그리고 열 발산을 줄이기 위해 적합한 레벨의 효율로 동작할 것을 필요로 할 수 있을 것이다. 그러므로, 무선 통신시스템들은 양호한 효율과 선형성을 달성한 PA 설계들을 필요로 한다. 적합한 효율을 유지하면서 선형 영역 내에서 동작하는 것에 추가하여, 현대의 무선 애플리케이션들은 다중의 주파수 대역들을 지원하기 위한 기기들을 필요로 할 수 있을 것이다. 몇몇 구현들에서, PA들은 자신 각각의 단일 대역들에서 동작하도록 설계되며 그리고 다중 대역 동작들을 제공하기 위해 단일 모듈로 패키징된다.

직교 주파수 분할 다중 액세스 (Divisional Multiple Access (OFDMA)) 또는 코드 분할 다중 액세스 (Code Division Multiple Access (CDMA))를 구비한 직교 진폭 변조 (Quadrature Amplitude Modulation (QAM))와 같이 무선 시스템들에서 사용되는 몇몇의 변조 방식들은, 예를 들면, 7-15 dB의 범위에서 높은 피크 투 평균 전력 비율 (Peak to Average Power Ratio (PAPR))을 가지는 RF 신호들을 생성한다. 이를 회피하기 위해, 상기 PA는 선형 요구 사항들이 막 충족될 때까지 자신의 피크 출력 전력보다 더 낮은 전력을 출력하기 위해 동작하도록 설정된다. 이런 동작은 "전력 백-오프 (power back-off)"로서 언급되며 그리고 상기 PA가 자신의 최대 전력 레벨에서 또는 그 근방에서 자신의 최대 효율을 달성하기 위해서 설계될 때에 상기 PA의 효율을 크게 줄일 수 있다. OFDM 신호들 (802. lla/g, WiMax)에 대한 전형적인 전력 추가 효율 (Power Added Efficiency (PAE)) 값들은 5% RMS EVM에서 15% 내지 20% 피크 PAE 또는 2% RMS EVM에서 10% 미만의 피크 PAE이며, 그 경우에 EVM은 오류 벡터 크기 (Error Vector Magnitude)를 나타낸다. RF 전력 증폭기에서, PAE는 상기 출력과 입력 전력간 차이의 소비된 상기 DC 전력에 대한 비율로서 정의되며, 효율은 상기 출력 전력의 상기 소비된 DC 전력에 대한 비율로서 정의된다.

도 1은 PA의 전력 백-오프 상황의 일 예를 개략적으로 보여주며, 이 경우 출력 전력 (Pout), 전기 전류 (I) 그리고 효율 (η)이 입력 전력 (Pin)의 입력의 함수로서 도시된다. 이 예에서, 일정하지 않은 변조된 신호들이 사용될 때에 Pout 그리고 Pin은 평균의 상태이다. 도 1에서 도시된 것과 같이, 선형성과 양호한 효율은 동시에 발생하지 않는다. 상기 PA는 선형 요구 사항들 (requirements)을 충족하기 위해 상기 PA의 전력이 자신의 최대 레벨로부터 백-오프되도록 동작한다. 이런 전력 백-오프 상태 하에서, 상기 PA의 동작 포인트가 경로 Pt.1로부터 Pt.2에 이어서 Pt.1에서의 자신의 최대 전력 레벨로부터 Pt.2에서의 전력 백-오프로 변화되면 상기 효율 및 전류는 감소한다.

PA의 출력 전력을 증가시키기 위해, 상기 PA의 전압 스윙 (swing) 또는 전류 스윙 중의 어느 하나는 증가될 필요가 있다. 전통적으로, 커다란 전류 스윙을 허용하도록 디바이스 주위의 크기는 증가된다. 디바이스 크기에서의 증가는 자신의 최대 전력을 증가시킬 수 있지만, 자신의 최적 부하 임피던스를 또한 줄어들게 하며, 이는 매칭하기 어렵다. 또한, 그런 디바이스들은 CMOS 제조하기에 쉽지 않으며 그리고 GaAs- 또는 SiGe- 기반의 제조 기술들과 같은 특별한 디바이스 기술들을 필요로 할 수 있을 것이다.

도 2는 전력 백-오프가 없는 경우에 대해 Pout,avg-대-Pin,avg 곡선을 기반으로 하는 출력 PAPR (PAPRout)에서 관찰된 신호 왜곡의 일 예를 보여준다. 포화 전력 (Psat)은 상기 디바이스가 도달할 수 있는 최대 등급의 전력을 언급하는 것이며, 그리고 피크 출력 전력 (Pout,peak)은 변조된 RF 신호의 피크 출력 전력 레벨을 언급하는 것이다. Pout, avg 그리고 Pin,avg는 각각 평균 출력 전력 그리고 평균 입력 전력을 언급한다. 이 예에서, 입력 PAPR (PAPRin)는 3.5dBm 내지 11.5dBm의 범위이며, 그러나 PAPRout 값들의 범위는 비-선형성 때문에 24 - 28dBm로 제한된다. 또한, Pout,peak 레벨이 Psat 레벨 (이 예에서는 28dBm)에 도달하고 그리고 넘어서기 때문에, 도 2의 개략적인 파형에 의해 도시된 것과 같이 상기 출력 RF 신호는 높은 PAPRout 포인트들에서 왜곡을 겪는다. 그러므로, 이런 전력 레벨에서는 상기 EVM 요구 사항들은 충족되기 어렵다.

도 3은 선형성을 회복하기 위해 PAPRin이 도 2에 도시된 것과 같이 3.5dBm 내지 11.5dBm 사이의 범위로부터 OdBm 내지 8dbm 사이의 범위로 줄어드는 PA의 전력 백-오프 상황의 일 예를 보여준다. PAPRout 값들의 범위는 상기 회복된 선형성으로 인해서 도 2에서의 24 - 28dBm으로부터 도 3에서는 20 - 27dBm로 이제 넓어졌다. 또한, 상기 Pout,peak 가 이제 상기 Psat 레벨 밑에 위치하기 때문에 상기 신호 파형은 복원된다. 그러므로, 상기 EMV 요구 사항들은 상기 전력 백-오프 상황 하에서 충족되지만, 도면에서 PAE@back-off로 표현되는 것과 같이 전체적인 PAE는 크게 줄어든다.

WiMax (Worldwide Interoperability for Microwave Access) 그리고 LTE (Long Term Evolution)와 같은 4G (제 4세대) 무선 통신 기술은 상대적으로 높은 전력 소모를 필요로 할 수 있을 것이며 그래서 3G (제 3세대) 기술에 비해서 핸드셋 배터리 수명을 줄어들게 할 수 있다. 4G 기술에서의 상대적으로 높은 전력 소모에 대한 이유들 중의 하나는 4G 칩들에서의 RF 전력 증폭기와 RF 전송기 체인에서의 증가된 전력 소모이다. 이런 증가된 전력 소모는 더 높은 차수 (order) 변조들 및 OFDM으로 인한 일정하지 않은 포락선 (non-constant envelope) 변조 신호들의 더 높은 PARR에 의해 초래될 수 있을 것이다.

본 명세서에서 설명된 상기 전력 증폭기 구조들은 스위치 가능한 트랜지스터 뱅크들 그리고 상기 트랜지스터 뱅크들의 개별 바이어스 제어를 통합하여 구현될 수 있다. 그런 구현들은 높은 선형성 및 효율을 달성하기 위해 사용될 수 있다. 그런 구현들은 무선 통신 시스템들에서의 무선 단말 애플리케이션들에서 개선된 배터리 수명 성능을 제공할 수 있다. 상기 설명된 전력 증폭기 구조들은 기지국, 액세스 포인트 및 펨토-셀 (Femto-cell) 기술들에서 전력 소모를 줄이기 위해서 사용될 수 있다.

몇몇 구현들에서, 상기 전력 증폭기 구조들은 병렬로 연결된 셀들을 구비한 분산된 전력 증폭기 유형 기술을 이용하여, 각 셀의 한 말단은 입력 라인에 연결되며 그리고 다른 말단은 출력 라인으로 연결되어 RF 입력 전력을 더 높은 레벨로 증폭하고 상기 증폭된 RF 전력 신호를 출력 포트에서 제공한다. 상기 셀들의 각각은 세그먼트된 트랜지스터들의 적어도 하나의 뱅크를 포함한다. 상기 전력 레벨은 세그먼트된 트랜지스터들의 하나 또는 그 상의 뱅크들을 스위치 온 그리고 오프함으로써 변할 수 있다. 그런 PA는 가변 전력 증폭기 (Variable Power Amplifier (VPA))이다. 세그먼트된 트랜지스터들의 상기 뱅크들은 전기적으로 개별적으로 바이어스되도록 구성될 수 있다. 상기 VPA에서 상기 바이어스 포인트와 스위칭 유연성은 출력 전력 레벨을 조절할 수 있는 가능성을 제공함으로써 선형성 및 효율의 최적화를 허용한다. 주목할 것은, 세그먼트된 트랜지스터들의 상기 뱅크들은 파워-백 오프 상태 하에서 효율을 회복하는 것을 허용하도록 출력 전력 레벨을 변경하는 것을 제어할 수 있다는 것이다.

본원의 PA 구조는 상이한 회로 구조들을 기반으로 구현될 수 있다. 대부분의 물질들에서의 전자기 파형들의 전파 (propagation)는 (E, H, β) 벡터장들에 대해 오른손 전파 규칙 (right handed rule)을 준수하며, 이 경우에 E는 전기장이며, H는 자기장이며 그리고 β는 파형 벡터이다. 위상 속도 방향은 신호 에너지 전파 (그룹 속도)의 방향과 동일하며 그리고 굴절 계수는 양의 값이다. 그런 물질들은 "오른손 전파 (right handed)" (RH)된다. 대개의 자연적인 물질들은 RH 물질들이다. 인공적인 물질들 역시 RF 물질들일 수 있다. 메타물질 (metamaterial (MTM))은 인공적인 구조를 가진다. 상기 메타물질에 의해 유도된 평균 에너지 전자기 에너지의 파장보다 훨씬 더 작은 구조적 평균 유닛 셀 크기 p를 이용하여 설계되면, 상기 메타물질은 상기 유도된 전자기 에너지로의 균질한 매체와 같이 행동할 수 있다. RH 물질들과 다르게, 메타물질은 유전율 ε 그리고 투자율 μ가 동시에 음인 음수의 굴절 계수를 나타낼 수 있으며, 그리고 위상 속도 방향은 상기 신호 에너지 전파 방향의 반대이며, 그 경우에 (E, H, β) 벡터장들의 상대적인 방향들은 왼손 전파 규칙 (left handed rule)을 따른다. 유전율 ε 그리고 투자율 μ가 동시에 음인 음수의 굴절 계수만을 지원하는 메타물질들은 순수한 "왼손 전파 (left handed)" (LH) 메타물질들이다. 많은 메타물질들은 LH 메타물질들과 RF 메타물질들의 혼합체이며 그래서 복합 오른손 전파 및 왼손 전파 메타물질 (Composite Right and Left Handed Metamaterial (CRLH MTM))이다. CRLH 메타물질은 낮은 주파수들에서는 LH 메타물질처럼 행동할 수 있고 그리고 높은 주파수들에서는 RH 물질처럼 행동할 수 있다. 다양한 CRLH 메타물질들의 설계들 및 속성들은, 예를 들면, Caloz 그리고 Itoh의 "Electromagnetic Metamaterials: Transmission Line Theory and Microwave Applications," John Wiley & Sons (2006)에서 설명된다. CRLH 메타물질들 및 안테나에서의 그것들의 응용들은 Tatsuo Itoh에 의해 "Invited paper: Prospects for Metamaterials," Electronics Letters, Vol. 40, No. 16 (August, 2004)에서 설명된다.

CRLH 메타물질들은 특정 애플리케이션들을 위해서 맞추어진 전자기적인 속성들을 나타내기 위해 구조화되고 설계될 수 있으며 그리고 다른 물질들을 사용하는 것이 어렵고, 비실용적이며 또는 실행 불가능한 응용 분야에서 사용될 수 있다. 추가로, CRLH 메타물질들은 새로운 애플리케이션들을 개발하기 위해 그리고 RH 물질들을 이용해서는 가능하지 않을 수 있을 새로운 디바이스들을 구성하기 위해서 사용될 수 있을 것이다. MTM 안테나, 전송 라인들, RF 전력 분할기들 및 결합기들의 예들은, 예를 들면, 2007. 4. 27에 출원된 미국 특허 출원 번호 11/741,674의 제목 "Antennas, Devices and Systems Based on Metamaterial Structures"인 출원 (미국 특허 공개 번호 US-2008-0258981-A1), 2007. 8. 24에 출원된 미국 특허 출원 번호 11/844,982의 제목 "Antennas Based on Metamaterial Structures"인 출원 (미국 특허 공개 번호 US-2008-0048917-Al) 그리고 2007. 12. 21에 출원된 미국 특허 출원 번호 11/963,710의 제목 "Power Combiners and Dividers Based on Composite Right and Left Handed Metamaterial Structures" 인 출원 (미국 특허 공개 번호)에서 찾아볼 수 있으며, 이 출원들은 본원 명세서의 개시의 일부로서 참조로 편입된다. 본원의 PA 구조들에 대한 회로 구조들은 RH 물질 구조들 또는 CRLH MTM 구조들을 기반으로 할 수 있다. 일 예로서, 본원 PA 구조들에서 사용된 전송 라인들은, 임피던스 매칭 조건들 및 위상 매칭 조건들을 지키면서도, 컴팩트 폼 팩터들로 멀티-밴드 또는 광역-밴드 동작들을 달성하기 위해 CRLH 메타물질 (MTM) 전송 라인들 또는 회로 컴포넌트들에 의해 구현될 수 있다. 셀 션트 인덕턴스 (LL), 셀 션트 커패시턴스 (CR), 셀 직렬 인덕턴스 (LR) 및 셀 직렬 커패시턴스 (CL)의 특징을 구비한 MTM 유닛 셀들을 포함할 수 있는 CRLH MTM 엘리먼트들의 1차원적인 구조의 단순한 예를 고려한다. 이런 파라미터들 및 몇몇의 MTM 유닛 셀들은 공진 주파수들, 대응 대역폭, 입력 및 출력 임피던스 매칭 및 회로 구조와 크기를 결정한다. MTM 구조들의 LH 속성들은 MTM 구조의 크기들이 RH 물질들로 만들어진 등가 회로들보다, 예를 들면, λ/2의 비율로 더 작을 것을 허용하며, 이 경우 λ는 자유-공간에서 RF 신호의 전파 (propagation) 파장이다. CRLH 전송 라인은, 동작 신호 주파수에서 0도, 180도 또는 180도의 배수, 90도 또는 90도의 배수의 위상에 대응하는 전기적인 길이를 가지도록 설계될 수 있다. CRLH 구조는 PA 시스템에서 둘 또는 그 이상의 주파수 대역들 또는 광대역 (broad band) 동작들을 지원하도록 또한 설계될 수 있다. PA 시스템들은, 임피던스 매칭 조건 및 위상 매칭 조건들을 지키면서도, 다중-대역 동작, 높은 효율, 가변 출력 전력 및 컴팩트 폼 팩터를 제공하기 위해 CRLH MTM 구조들을 병합할 수 있다.

도 4는 입력 포트 및 출력 포트에 연결된 예시적인 가변 전력 증폭기 (VPA)의 블록도이다. 상기 VPA는 비-MTM 회로 컴포넌트들 또는 CRLH MTM 컴포넌트들 중의 어느 하나로 만들어질 수 있는 전송 라인들 (TL들), 입력 반사들을 흡수하기 위한 입력 부하 및 출력 매칭 네트워크 (OMN)을 포함하는 분산 전력 증폭기의 유형이다. 출력 부하는 옵션으로 포함될 수 있을 것이다. 도 4의 예시적인 VPA는 입력 신호를 증폭하기 위한 셀 1 및 셀 2의 두 개의 셀들을 포함한다. 각 셀은 세그먼트된 트랜지스터들의 하나 또는 그 이상의 뱅크들이나 그룹들을 구비한다. 이 예에서는 상기 VPA의 외부에 있는 제어 회로는 상기 셀들 내의 개별 뱅크들을 선택적으로 스위칭 온 또는 오프함으로써 상기 개별 뱅크들을 제어하기 위해 제어 전압들 Vctll, Vctl2 ... 및 VctlN을 공급한다. 한 셀 내의 세그먼트된 트랜지스터들의 뱅크들의 개수는 물론이고 증폭 셀들의 개수는 애플리테이션의 특정 요구 사항들에 따라서 상기 VPA 설계의 일부로서 선택될 수 있다. 도 4에 도시된 예에서, 셀 1은 N1개 뱅크들을 포함하며, 이는 Vctll - VctlN의 서브세트에 대응하는 V(1)1 - V(1)Nl에 의해 개별적으로 제어되며, 이 경우 Nl≤N 이다. 유사하게, 셀 2는 N2개 뱅크들을 포함하며, 이는 Vctll - VctlN의 다른 서브세트에 대응하는 V(2)1 - V(2)N2에 의해 개별적으로 제어되며, 이 경우 N2≤N 이다. V(1)1 - V(1)Nl 그리고 V(2)l - V(2)N2 중의 둘 또는 그 이상은 대응하는 뱅크들을 공통적으로 제어하기 위해 동일하게 구성될 수 있다.

도 4에서 상기 VPA 동작에서, 입력 신호는 상기 VPA의 입력 포트로 향한다. TL을 통한 전송 이후에, 상기 입력 신호는 다른 TL을 통한 전송 이후에 셀 1로의 제1 신호 그리고 제2 셀로의 제2 신호로 분할된다. 상기 셀 1 및 셀 2로부터의 증폭된 출력들은 TL에서 결합되고 그리고 상기 VPA의 출력 포트에서 증폭된 출력 신호를 생성하는 출력 매칭 네트워크 (OMN)로 향한다. 입력 부하는 셀 2 또는 셀 1로부터의 반사들을 흡수하기 위해 도시된 위치에서 연결될 수 있다.

도 5는 셀의 일 예를 보여주며, 그 셀에서 트랜지스터들은 트랜지스터들의 뱅크들 Ql, Q2, .., QN-1 그리고 QN로 세그먼트되며, 그 경우 각 뱅크 Q는 세그먼트된 트랜지스터들의 그룹을 나타낸다. 예를 들면, M번째 뱅크 QM은 세그먼트된 트랜지스터들 ql, q2, ..., 및 qK의 M번째 그룹을 가지며, 이 경우 l≤M≤N 그리고 l≤K 이다. 상기 뱅크들 Ql, Q2, .., QN-1 그리고 QN은 개별적으로 스위치 온 그리고 스위치 오프되도록 구성되거나 또는 각 제어 전압들 Vctll, Vctl2, ..., VctlN-1 및 VctlN에 따라서 바이어스되도록 구성된다. 각 뱅크 내의 트랜지스터들의 소스 단자, 게이트 단자 및 드레인 단자는 자신들 각각의 공통 소스 연결부, 게이터 연결부 및 드레인 연결부에 연결되며, 그리고 그 뱅크에 특정된 제어 전압에 의해서 동시에 제어된다. 더 상세하게는, 각 뱅크 내에서, 트랜지스터들의 소스 단자들은 공통 소스 연결부에 서로 연결되며, 트랜지스터들의 게이트 단자들은 공통 게이트 연결부에 서로 연결되며, 그리고 트랜지스터들의 드레인 단자들은 공통 드레인 연결부에 서로 연결된다. 특정 뱅크의 모든 트랜지스터들을 제어하기 위해 제어 전압이 인가된다. 도 5의 예에서, 뱅크 QM 내의 상이한 트랜지스터들이 상기에서 설명된 것과 같이 연결되며, 그리고, 추가로, 상기 상이한 뱅크들의 공통 드레인 연결부들은 함께 연결되며 그리고 상기 상이한 뱅크들의 공통 소스 연결부들은 그라운드로 연결된다. 그러나, 상기 상이한 뱅크들의 공통 게이트 연결부들은 자신들 각자의 제어 전압들 VctlM (M=1, , 2, ..., 및 N)을 수신하기 위해서 연결된다. 이 예에서 분리의 목적으로 각 뱅크의 공통 게이트 연결부에 커패시터가 연결된다.

구현들에 있어서, 상이한 셀들이 하나 또는 그 이상의 트랜지스터들의 동일안 또는 상이한 개수의 뱅크들을 가질 수 있을 것이다. 예를 들면, 한 셀은 트랜지스터들의 오직 하나의 뱅크만을 또는 제어 전압에 의해 제어되는 단일 트랜지스터를 가질 수 있을 것이며 반면에 다른 셀은 하나 또는 그 이상의 트랜지스터들의 둘 또는 그 이상의 뱅크들을 가질 수 있을 것이다. 하나의 VPA 내의 셀들의 개수, 한 셀 내의 뱅크들의 개수 N 그리고 각 뱅크 내의 세그먼트된 트랜지스터들의 개수 K는 타겟 애플리케이션들 및 필요한 전력 레벨들을 기반으로 미리 결정될 수 있다. 특히, 상기 VPA의 뱅크들의 크기는 최대 RF 출력 전력에 의존하며 (모든 뱅크들 온 (on)) 또한 애플리케이션을 위해서 필요한 최소 RF 출력 전력에도 의존한다 (하나의 뱅크가 온). 일반적으로, 스위치 온되는 뱅크들의 개수가 증가함에 따라 상기 VPA의 증폭도 증가한다. 그러므로, 상기 트랜지스터들을 상이한 개별적으로 제어되는 뱅크들로 세그먼트하는 것은 가변 증폭이 달성될 수 있도록 한다. 예를 들면, 트랜지스터들의 다른 뱅크들은 초기 동작에서는 턴 오프될 때에 상기 VPA는 몇몇 뱅크들의 턴 온 되도록 동작할 수 있을 것이며 그리고 출력 신호를 미리 결정된 전력 레벨들에서 설정하기 위해 증폭을 증가시키려고 몇몇 추가의 트랜지스터들을 턴 온한다.

도 5에서의 트랜지스터들은 전계 효과 트랜지스터들 (field effect transistors (FETs)), 바이폴라 정션 트랜지스터들 (bipolar junction transistors (BJTs)) 및 다른 유형의 트랜지스터들을 사용하여 구현될 수 있다. BJT들을 사용하는 예에서, 게이트 단자, 드레인 단자 및 소스 단자는 베이스 단자, 콜렉터 단자 및 에미터 단자로 교체되며, 그리고 베이스 전류들은 세그먼트된 BJT들의 개별 뱅크들의 온/오프 및 바이어스를 제어한다. 상기 트랜지스터들을 GaAs pHEMT, GaAs와 SiGe HBT, 그리고 Si CMOS를 포함하지만 그것들로 제한되지는 않는 트랜지스터들을 구현하기 위해서 다양한 반도체 제조 기술들이 활용될 수 있다.

도 4를 다시 참조하면, 상기 VPA의 일 예는 전체 20개의 트랜지스터들을 포함할 수 있을 것이다: 셀 1에 10개 그리고 셀 2에 10개. 셀 1 내의 10개의 트랜지스터들은 뱅크 Q1을 형성하며, 셀 2 내의 10개 트랜지스터들은 각각 5개의 트랜지스터들을 가지는 두 개의 뱅크 Q2 및 Q3로 세그먼트될 수 있다. 목표 전력과 효율 레벨들에 따라서, 상기 제어 회로는 상기 3개의 뱅크들에 대해 두 개의 제어 전압들, 예를 들면, Q1 및 Q2에 대해서는 Vctll을 그리고 Q3에 대해서는 Vctl2를 제공하도록 구성될 수 있다

도 6은 도 4에서의 VPA를 위한 출력 매칭 네트워크 (output matching network (OMN)) 회로의 일 예를 보여준다. 이는 동조 커패시터들 그리고 직렬로 연결된 스위치를 포함하는 스위치 가능한 OMN이다. 상기 스위치는 연결을 턴 오프하여 상기 동조 커패시터를 상기 OMN 회로로부터 분리하는 옵션을 제공한다. 보통의 동작에 있어서, 상기 스위치는 폐쇄되어 상기 동조 커패시터가 상기 OMN의 일부로서 동작하도록 하다. 간단하고 비용-효율적인 버전에서는, 상기 스위치는 생략될 수 있다.

도 7a 및 도 7b는 평균 출력 전력 (Pout, avg)을 평균 입력 전력 (Pin, avg)의 함수로서 그리고 효율 (η)을 Pout,avg의 함수로서 각각 개략적으로 각각 보여준다. 상기 VPA에서 낮은 전력 레벨들에서 효율 복귀는 세그먼트된 트랜지스터들의 하나 또는 그 이상의 뱅크들을 턴 오프함으로써 달성될 수 있다. Pt.1은 모든 트랜지스터들의 온 (on) 되어 최대 선형 전력 및 효율이 달성되는 포인트를 나타내지만, 비-선형성은 현저하게 되기 시작한다. 선형성 요구 사항들을 충족하기 위해, 평균 출력 전력 (Pout,avg)은 Pt.2로 백 오프되며, 도 7b에서 도시된 것과 같이 Pt.2에서 효율은 아주 많이 줄어든다. 세그먼트된 트랜지스터들의 하나 또는 그 이상의 뱅크들을 스위칭 오프함으로써 상기 출력 전력 레벨을 Pt.2 및 Pt.3 사이에서 실질적으로 동일하게 유지하면서도 Pt.3에서 더 높은 효율이 얻어질 수 있다.

전력 백-오프 상태 하에서 효율을 향상시키는 다른 방법은 상기 VPA 내의 세그먼트된 트랜지스터들의 뱅크들에 개별적으로 바이어스를 거는 것을 포함한다. 네 개의 뱅크들 Q1-Q4의 예시의 경우가 아래에서 도 7a 및 도 7b를 참조하여 다시 고려된다. Pt.1은, 예를 들면, 클래스 AB 바이어스 포인트에서 모든 트랜지스터들에 바이어스를 걸어서 거의 포화된 출력 전력과 최대 효율이 달성되는 포인트를 나타낸다. Pout가 Pt.2로 백 오프되기 때문에, 효율이 감소된다. Q1 및 Q2를 클래스 AB 바이어스로 유지하고 그리고 Q3 및 Q4를 컷오프 (cutoff) 바이어스로 구동함으로써, Pt.3은 높은 효율을 달성하면서도 출력 전력 레벨이 Pt.2에서의 출력 전력 레벨과 실질적으로 동일한 경우에 도달할 수 있다.

도 8은 도 4의 VPA 설계를 기반으로 하는 예시의 VPA의 개략적인 모습을 보여준다. 이 VPA는 트랜지스터들의 네 개의 뱅크들 Q1-Q4를 구비한 두 개의 셀들을 포함한다. 뱅크 Q1 및 Q2는 셀 1 내에 포함되며 그리고 상기 제어 전압 Vctl1에 의해 공통으로 제어된다. 상기 뱅크 Q3 및 Q4는 셀 2 내에 포함되며 그리고 상기 제어 전압 Vctl2에 의해 공통으로 제어된다. 상업적인 패키지 또는 다른 pHEMT 패키지 (예를 들면, 오프 더 셸프 표면 실장 (off-the-shelf surface mount) 버전)는 RF-4 PCB를 이용한 구현에 대해 Q1-Q4 용으로 사용될 수 있다. 상기 입력 부하는 입력 반사들을 흡수하기 위해서 포함된다. 도 6에 도시된 스위치 가능한 OMN과는 다른 스위치 가능하지 않은 버전이 상기 OMN 회로를 위해서 사용될 수 있다. 공급 전압 Vdd가 Q1-Q4에 인가된다. 이 도면에서, 전통적인 비-MTM 전송 라인은 "TL"로 표시되며 그리고 CRLH-기반의 전송 라인은 "CRLH TL"로 표시된다. 상기 CRLH 전송 라인들은 이 예에서 패키징된 디바이스들을 구현하기 위해 필요한 물리적인 길이들을 오프셋하기 위해서 사용될 수 있다. CRLH 전송 라인들은 신호 손실을 졸이기 위해서 또한 사용될 수 있으며 그리고 개선된 임피던스 매칭과 위상 매칭을 제공한다. 적어도 하나의 전송 라인은 특정 요구 사항들 및 특별한 디바이스에 대한 필요성에 따라서 CRLH 구조에 의해 구현될 수 있다. 몇몇 설계들에서, 모든 전송 라인들은 CRLH MTM 구조를 포함할 수 있을 것이다. 다른 실시예들에서, 비-MTM TL들이 모든 전송 라인들 용으로 사용될 수 있다.

도 9는 본 PA 설계들에서 사용되는 MTM 회로 (예를 들면, TL 또는 매칭 네트워크)를 구축하기 위한 CRLH 유닛 셀의 일 예를 보여준다. 이 경우에는 대칭적인 표현이 사용되며, 상기 경우에 RH는 오른손 전파 (right-handed) 전송 라인을 언급하며, CL는 왼손 전파 직렬 커패시터를 언급하며 그리고 LL은 왼손 전파 션트 인덕터를 언급한다. 상기 RH 전송 라인은 오른손 전파 직렬 인덕터 LR/2 그리고 오른손 전파 션트 커패시터 2CR을 등가적으로 공급한다. 본 VPA 구현은 CL 그리고 LL 용의 집중소자 (lumped element)들을 사용한다. 상기 CRLH 전송 라인들은 상기 전기적인 길이들을 효율적으로 단락시키기 위해서 사용될 수 있으며, 그럼으로써 크기 감소로 이끈다. 도 8을 다시 참조하면, 상기 CRLH 전송 라인들을 이용함으로써 도입된 커패시턴스 때문에, 인덕터들 L1 및 L2가 Q1 및 Q2의 드레인들 그리고 Q3 및 Q4의 드레인들을 연결하기 위해서 각각 추가되어, 두 개의 뱅크들 (셀 1에는 Q1 및 Q2; 셀 2 내에는 Q3 및 Q4)에 대해 동일한 바이어스 포인트를 유지하도록 한다.

도 10은 Pout,avg 그리고 PAE의 측정 결과들을 도 8에 도시된 약도들을 기반으로 하는 VPA 구현에 대한 Pin,avg의 함수로서 보여준다. Q1-Q4 모두가 온 (on)되는 경우 그리고 Q3 및 Q4가 오프 (Q1 그리고 Q2는 온)되는 다른 경우가 이 도면에서 비교된다. 이런 측정 결과들로부터 뚜렷한 것과 같이, 두 뱅크들이 오프일 때에 출력 전력은 감소하지만, 상기 PAE는 두 가지 경우들 사이에서 여전히 거의 동일하다.

도 11은 효율의 측정 결과들을 Pout,avg의 함수로서 보여준다. 전체 측정 범위에 걸쳐서 Q3 및 Q4가 오프일 때에 개선된 효율이 얻어진다.

본 발명의 VPA 설계들에서, 상기 VPA의 전력 레벨은 하나 또는 그 이상의 트랜지스터 뱅크들을 스위치 온하고 오프하는 것에 의해 변할 수 있다. 이 구조에서의 VPA는 초기에는 적어도 하나의 뱅크는 온으로 그리고 적어도 하나의 뱅크는 오프로 구비할 수 있다. 상기 VPA는, 초기의 오프 뱅크가 특정 조건 하에서 턴 온 되도록 제어되어, 그럼으로써 증폭기 선형성은 증가시키면서 출력 전력을 증가시킬 수 있도록 구성될 수 있다. 그러므로, 예를 들면, 인접 채널 전력 비율 (Adjacent Channel Power Ratio (ACPR)) 및 오류 벡터 크기 (Error Vector Magnitude (EVM))의 면에서의 무선 시스템 선형성 요구 사항들을 충족하면서도 파워 백-오프에서 더 높은 효율이 상기 VPA 내에서 얻어질 수 있다. 피드백 메커니즘을 상기 VPA와 통합함으로써 피크 RF 신호들이 탐지될 때에 상기 오프 트랜지스터 뱅크들이 턴 온 되도록 구성될 수 있다. 이 기술은 본 명세서에서 피크 전력 선형화 (Peak Power Linearization (PPL))라고 불리며 그리고 전력 포화 레벨을 피크 신호들이 탐지되는 레벨로 증가시킴으로써 OFDM과 같은 신호들을 위해서 필요한 피크 전력 레벨들을 제공하는 증폭기의 능력을 증가시킨다. 상기 PPL 방식을 병합한 상기 VPA-기반의 구조는 여기에서는 적응적인 전류-드로우 포락-탐지 (Adaptive Current-draw Envelope-detection (ACE)) 전력 증폭기 (Power Amplifier (PA))로 불린다. 그 상세한 내용들은 아래에서 주어진다.

다양한 구현들에서, PA 선형화 기술은, 피드백 루프를 통해서 적절한 교정들을 하기 위해, 출력에서의 상기 RF 신호 포락 (envelope)의 진폭 및 위상들을 입력에서의 진폭 및 위상들과 비교하는 것을 포함한다. 파워 백-오프 상황을 중점을 두어 다루기 위한 PA 구조들에서의 선형화 기술들의 예들은 피드-포워드 (feed-forward) 기수들, 디지털 선-왜곡 (pre-distortion) 기술들, 비-선형 컴포넌트들을 구비한 선형 증폭 및 포락선 제거 및 복원을 포함한다. PA 구조들에서의 몇몇 선형화 기술들의 상세한 내용들은, 예를 들면, Cripps가 지은 도서 "RF Power Amplifiers for Wireless Communications," published by Artech House (1999)의 챕터 9에서 찾아볼 수 있다.

본 명세서에서 설명된 상기 VPA와 통합된 상기 PPL 기술은 다양하게 설립된 집적 회로 및 모듈 실행들을 이용하여 시스템 레벨의 변화들을 요구하지 않으면서도 구현될 수 있다.

도 12는 예시의 ACE PA 구조의 블록도를 보여준다. 이 ACE PA는 입력 신호를 증폭하는 VPA, 피드백 제어를 위한 탐지 메커니즘을 제공하는 RF 신호 탐지기 회로, tgkdrl VPA의 제어에서 바이어스를 제공하는 바이어스 회로 및 상기 바이어스 회로와 결합하여 상기 VPA로의 바이어스를 제어하는 바이어스 제어 회로를 포함한다. 이 VPA는 도 4에 도시된 VPA의 특정 예이며, 그 경우에 셀 1은 세그먼트된 트랜지스터들의 두 개의 뱅크들 Q1 및 Q2를 포함하며, 그리고 셀 2는 세그먼트된 트랜지스터들의 하나의 뱅크 Q3를 포함한다. 상기 세그먼트화는 상기 RF 신호 탐지기 회로 및 상기 RF 신호 탐지를 기반으로 하는 연관된 피드백 매커니즘에 의해 결정된 전력 레벨들에서 오프 (off) 뱅크들을 턴 온 하도록 한다. 상기 RF 신호 탐지기 회로는, 예를 들면, 저항성 커플러 네트워크와 다이오드를 포함할 수 있을 것이다. 상기 바이어스 제어 회로는 레지스터들 및 op-amp를 포함할 수 있을 것이며 그리고 칩 상에 또는 다른 현존 IC 컴포넌트들에서 구현될 수 있을 것이다. 전압 합산기 (summer) 및 전류 미러는 상기 ACE PA 내에서 사용될 수 있는 바이어스 제어 회로들의 예들이다.

상기 PPL 기술은 상기 VPA 내에서 상기 RF 신호 탐지기 회로 및 바이어스 제어 회로와 연결된, 세그먼트된 트랜지스터들의 하나 또는 그 이상의 뱅크들을 기반으로 구현될 수 있다. 이전에 언급된 것과 같이, 다양한 유형의 트랜지스터들이 상기 뱅크들을 형성하기 위해서 사용될 수 있다. 이 예는 바이어스 회로로부터 공급된 게이트 전압들을 구비한 FET 유형의 트랜지스터들 및 상기 VPA로의 바이어스 제어 회로를 활용한다. 특히, 이 도면에서 표시된 것과 같이, 셀 1 내의 두 개의 뱅크들 Q1 및 Q2는 각각 Vbias 및 Vctl에 의해 제어되며, 그리고 셀 2 내의 하나의 뱅크 Q3는 Vctl에 의해서 제어된다. 초기에, 상기 바이어스 회로는 Q1을 턴 온하기 위해 Vbias를 인가하며, 이는 상기 프로세스들 동안 내내 바이어스 온 될 것이다. 상기 RF 신호 탐지기 회로는 상기 RF 신호 파형을 탐지하며, 그리고 그것을 DC 전압 Vdet로 변환한다. 상기 RF 신호 검출기 회로는 상기 RF 전력 또는 전압 신호 파형을 검출하기 위해서 구성될 수 있다. 상기 탐지된 RF 신호 내에서의 피크들은 일정하지 않은 포락선 신호 파형에 대한 Vdet에서의 피크들에 대응한다. 상기 탐지된 전압 Vdet은 상기 바이어스 제어 회로로 피딩되며, 상기 바이어스 제어 회로는 뱅크들 Q2 및 Q3를 턴 온 하기 위해 Vctl을 출력한다. Vctl은 Vdet의 함수이다. 예를 들면, 전압 합산기가 상기 바이어스 제어 회로로서 사용되면, Vctl은 Vbias + Vdet에 의해 주어질 수 있다.

상기 ACE PA 구조에서, 셀들의 개수, 한 셀 내의 뱅크들의 개수 및 한 뱅크 내의 트랜지스터들의 개수는 바이어스 제어 방식과 더불어서 변할 수 있다. 예를 들면, 상기 ACE PA는 셀 1 내에 첫 번째 뱅크 및 두 번째 뱅크를 포함하고, 셀 2 내에 세 번째 뱅크 및 네 번째 뱅크를 포함하도록 구성될 수 있으며, 이 경우에 상기 첫 번째 뱅크 및 세 번째 뱅크는 초기에는 Vbias로 바이어스 되며, 상기 두 번째 뱅크는 Vctll로 턴 온 되며, 그리고 상기 네 번째 뱅크는 값과 그리고/타이밍의 관점에서 Vctll과는 다른 Vctl2로 턴 온 된다.

도 13은 저 전력 모드, 고 전력 모드 및 피크 전력 선형화 (Peak Power Linearization (PPL))의 경우들에 대한 평균 출력 전력 (Pout,avg) 대 평균 입력 전력 (Pin,avg)의 시뮬레이션 결과들을 보여준다. 상기 저 전력 모드는 최소 개수의 뱅크들이 바이어스 온 된 상황을 언급하는 것이다. 본 예에서, 뱅크 Q1만이 온 된다. 고 전련 모드는 모든 뱅크들이 바이어스 온 된 상황을 언급한다. 본 예에서, 세 개의 뱅크들 Q1, Q2 및 Q3 모두가 온 이다. 이 시뮬레이션에서 상기 RF 신호들을 위해서 연속 파형 (CW)이 사용된다. 상기 연속 파형의 예는 일정한 포락선을 구비한 사인 파형을 포함한다. 상기 RF 신호 탐지기 회로에 의한 DC 전압 변환은 상기 일정한 포락선 신호에 대한 시간의 함수로서 실질적으로 일정한 Vdet 값을 제공한다. Vdet는 그러면 상기 바이어스 제어 회로로 피딩되며, 상기 바이어스 제어 회로는 상기 뱅크들 Q2 및 Q3의 드레인 전류를 제어하기 위해 Vctl을 Vdet의 함수로서 출력한다. Q2 및 Q3가 온 될 때에, 셀 1 및 셀 2로부터의 집합적인 드레인 전류는 증가하며, 그럼으로써 출력 전류에서의 증가로 이어진다. 상기 입력 전력이 증가하기 때문에, Vdet 그리고 그래서 Vctl가 증가한다. 상기 입력 전력이 여전히 낮으면 (즉, 도 13에서 Pin, avg가 약 12dBm 보다 작다), Vdet 그리고 Vctl이 낮다. 그러므로, Q2 및 Q3으로부터의 드레인 전류는 여전히 무시할 정도이며, 출력 전력 커브는 상기 저 저녁 모드 커브를 따른다. Pout,avg = 2OdBm (Pin,avg = 12dBm)에서, Vdet 그리고 Vctl은 Q2 및 Q3로부터의 드레인 전류를 증가시키는 포인트에 도달하며, 그래서 출력 전력은 상기 저 전력 모드로부터 벗어난다. 도 13에 도시된 것과 같이, 고 전력 모드에 대응하는 전체 출력 전력을 약 Pout,avg = 28dBm에서 공급하기 위해, 드레인 전류는 Vctl에서의 증가와 더불어서 다이오드에 대한 전류-전압 특성들과 유사한 방식으로 증가한다. 그러므로, 선형 영역은 상기 PPL 방식을 상기 VPA와 통합한 상기 ACE PA를 사용함으로써 약 28dBm으로 확대된다.

도 14는 저 전력 모드와 PPL의 경우들에 대해 전력 부가된 효율 (power added efficiency (PAE)) 대 평균 출력 전력 (Pout,avg)을 보여준다. 유사하게, 도 15는 고 전력 모드와 PPL의 경우들에 대한 PAE 대 Pout,avg를 보여준다. 두 가지 모두 도 13에서와 동일한 조건들을 기반으로 하는 시뮬레이션 결과들이다. 상기 ACE PA에서 PPL 방식을 사용하지 않으면, EVM 요구 사항들이 충족되는 경우인 백-오프에서 PAE는 도 14에서 저 전력 모드 커브의 포인트 1이며, 이 곳에서 Pout,avg는 17dBm으로 백 오프되며, 그리고 도 15의 고 전력 모드 커브에서는 포인트 3이며, 이 곳에서 Pout,avg는 20dBm으로 백 오프된다. 상기 ACE PA의 PPL 기술이 채택되기 때문에, 대략 20dBm인 백-오프에서의 PAE는 도면들에서 도시된 것과 같이 포인트 2로 이동한다.

신호 증폭을 위해서 트랜지스터들을 구비한 둘 또는 그 이상의 셀들을 이용한 현재의 PA 설계들에서, 각 셀은 트랜지스터들의 하나 또는 그 이상의 뱅크들을 포함하며 그리고 다른 셀들은 다른 개수의 트랜지스터들을 가질 수 있을 것이다. 특정 애플리케이션들에 대해, 두 개-셀 PA는 컴팩트한 회로 크기 및 단순한 제조를 위해서 트랜지스터들의 뱅크들의 개수를 작게 유지하면서도 충분한 전력 증폭을 제공하기 위해, 하나 또는 그 이상의 트랜지스터들의 두 개 뱅크들을 구비한 첫 번째 셀 그리고 하나 또는 그 이상의 트랜지스터들의 하나의 뱅크를 구비한 두 번째 셀을 포함하도록 구현될 수 있을 것이다. 상기 두 개의 셀들 내의 각 뱅크 내에, 상기 트랜지스터들의 소스 단자들은 서로 연결되며, 상기 트랜지스터들의 게이트 단자들은 서로 연결되며, 그리고 상기 트랜지스터들의 드레인 단자들도 서로 연결된다. 세 가지의 제어 전압들이 이런 두 개-셀 PA 설계에 잇어서 트랜지스터들의 3개의 뱅크들에 인가된다: 두 개의 제어 전압들은 상기 첫 번째 셀 내의 두 개의 뱅크들을 위한 것이며 그리고 하나의 제어 전압은 상기 두 번째 셀 내의 단일 뱅크를 위한 것이다. BJT들을 사용하는 예에서, 각 뱅크 내에, 상기 트랜지스터들의 에미터 단자들은 서로 연결되며, 상기 트랜지스터들의 베이스 단자들은 서로 연결되며, 그리고 상기 트랜지스터들의 콜렉터 단자들도 서로 연결된다. 제어 전류들, 즉, 베이스 전류들은 이 예에서 트랜지스터들의 각 뱅크들로 인가된다.

도 16은 두 개의 셀들인 셀 1 및 셀 2를 구비한 VPA, RF 신호 탐지기 회로, 바이어스 회로 및 바이어스 제어 회로를 포함하는 다른 예시적인 ACE PA 구조의 개략적인 모습을 보여준다. 셀 1은 세그먼트된 트랜지스터들의 두 개의 뱅크들 Q1 및 Q2를 포함하며, 그리고 셀 2는 세그먼트된 트랜지스터들의 하나의 뱅크 Q3를 포함한다. 도 12에서의 ACE PA와 도 16에서의 ACE PA 사이의 몇몇 차이점들은 다음과 같다: (i) 상기 RF 신호 탐지기 회로는 도 16에서는 입력 측에 위치하지만 도 12에서는 출력 측에 위치한다; 그리고 (ii) 뱅크들 Q1, Q2 및 Q3를 형성하기 위해 도 16에서 Vcc로 표시된 공급 전압과 함께 BJT-유형 트랜지스터들이 사용된다; 그리고 (iii) 도 16에서 상기 바이어스 제어 회로는 뱅크들 Q2 및 Q3의 콜렉터 전류를 제어하기 위해 Vdet를 베이스 전류 Ib23으로 변환한다. 도 16에서의 예에서, 입력 임피던스 매칭을 최적화하기 위해 입력 매칭 네트워크 (input matching network (IMN))가 OMN에 추가되어 사용된다. 초기에, 바이어스 전류는 Q1을 턴 온 하기 위해 Ib1을 인가하며, 이는 상기 동작 동안 계속해서 바이어스 된다. 이 예에서 상기 RF 신호 탐지기 회로는 입력 RF 신호 파형을 탐지하고 그리고 그것을 DC 전압 Vdet로 변환하기 위해 저항성 커플러 네트워크 (resistive coupler network (RN)) 및 다이오드 (D1)를 포함한다. 상기 탐지된 전압 Vdet은 상기 바이어스 제어 회로로 피딩되며, 상기 뱅크들 Q2 및 Q3의 콜렉터 전류를 제어하기 위해 상기 바이어스 제어 회로는 상기 바이어스 전류 Ib23를 출력한다. 입력 전력이 증가함에 따라, Vdet 그리고 Ib23 이 증가한다. Q2 및 Q3로부터의 콜렉터 전류는 다이오드-유형 I-V 특성들과 유사한 방식으로 Ib23에서의 증가와 함께 증가하며, 결국 고 전력 모드에 대응하는 전체 출력 전력을 제공한다. Vdet에 대한 DC 변환 레벨은 이 예에서 상기 RF 신호 탐지기 회로에서의 저항성 커플러 네트워크 (RN)의 RF 커플링 값을 이용함으로써 조절될 수 있다. 전류가 너무 빨리 끌어당겨지기 때문에, 너무 많은 커플링은 효율에서의 감소만이 아니라 필요하지 않은 신호 왜곡을 생성하는 원하지 않는 커다란 이득 확대의 결과를 가져올 수 있다. 반면에, 너무 작은 커플링은 상기 RF 신호 탐지기 회로의 탐지 범위를 줄어들게 할 수 있다. 최적의 DC 변환 레벨은 목표 전력 및 효율 레벨들을 기반으로 미리 결정될 수 있다.

도 17a 및 도 17b 각각은 출력 RF 신호를 탐지하기 위해 출력 측에 RF 신호 탐지기 회로를 구비한 ACE PA의 개략적인 블록 도면 그리고 입력 RF 신호를 탐지하기 위해 입력 측에 RF 신호 탐지기 회로를 구비한 ACE PA의 개략적인 블록 도면을 보여준다. 일반적으로, 입력 측에서의 상기 RF 신호 검출기 회로는 출력 부하 변화들에 덜 민감하며 그리고 출력 전력 탐지보다 작은 전력을 처리하도록 구성될 수 있다. 상기 ACE PA는 목표 애플리케이션들 및 가능한 공간 제한들에 따라서 상기 RF 신호 검출기 회로를 입력 측에 또는 출력 측의 어느 하나에 위치하게 하는 옵션을 제공한다.

도 18은 고 전력 모드, 저 전력 모드 및 PPL의 경우들에 대해서 ACE PA의 PAE 대 Pout,avg 그리고 이득 대 Pout,avg의 시뮬레이션 결과들을 보여준다. 상기 시뮬레이션은 도 16에 도시된 도면을 사용한 모놀리식 마이크로웨이브 집적 회로 (Monolithic Microwave Integrated Circuits (MMIC)) 구현을 기반으로 한다. 고 전력 모드는 모든 뱅크들이 온 된 경우의 상황을 언급하는 것이며; 그리고 저 전력 모드는 최소한 개수의 뱅크들이 온 된 경우의 상황을 언급하는 것이다. 이 예에서, 뱅크들 Q1 - Q3가 고 전력 모드에서 온 되고; 그리고 저 전력 모드에서는 뱅크 Q1만이 온 된다. 이득은 Pout,avg/Pin,avg로 정의되며, 이는 선형 영역에서 실질적으로 일정한 값을 준다. 이 도면으로부터 명백한 것처럼, PPL과 함께 하는 이득은 고 전력 모드 및 저 전력 모드의 경우들에서보다 더 넓은 범위의 Pout에 걸쳐서 실질적으로 일정하게 유지된다. 상기 PPL을 구비한 PAE는 고 전력 모드에 대한 PAE보다 실질적으로 더 높으며, 저 전력 모드로부터 아주 작게 하락한 것을 보여준다. 상기 EVA 요구 사항들이 상기 PPL 경우에 대해 충족되는 경우인 전력 백-오프 포인트는 이 예에서 약 21dBm이다. 그러므로, 상기 PPL을 병합한 상기 ACE PA를 사용하는 것은 이 백-오프 포인트에서 약 10% 정도 상기 PAE를 향상시키며, 이는 이 도면에 도시된 것과 같다.

도 19a는 입력 전압 Vin에서 일정하지 않은 포락선 (envelope)을 예시하는 Pin,avg = 15dBm인 OFDM 신호의 일 예를 보여준다. 상기 ACE PA의 입력 측에서의 상기 RF 신호 탐지기 회로는 Vin 파형을 탐지하고, 그리고 그것을 탐지된 전압 Vdet로 변환한다. 이 예에서 DC 변환이 사용된다. 일정하지 않은 포락선 신호들에 대해, 상기 DC 변환에 의해 얻어진 Vdet는 시간에 따라 변화하며, 그리고 상기 Vin 파형에서의 피크들은 Vdet에서의 피크들에 대응한다. 도 19b는 Vdet 의 시 변화 (time variant)를 도시하며, 이는 바이어스 제어 회로로 피드되며, 그 곳에서 Vdet는 바이어스 제어 전류 Ib23으로 변환된다. 도 19c는 Ib23의 시 변화를 도시하며, 이는 뱅크들 Q2 및 Q3에 대한 베이스 전류이다. 뱅크들 Q2 및 Q3로부터의 콜렉터 전류 Ic는 상기 OFDM 입력 신호의 일정하지 않은 포락선으로 인해서 시간에 따라 변화된다. 입력 전력이 증가함에 따라 Vdet 그리고 Ib23이 증가한다. 상기 콜렉터 전류 Ic는 다이오드-유형의 I-V 특성들에 유사한 방식으로 Ib23에서의 증가와 함께 증가한다. 그러므로, Pin,avg 값이 증가함에 따라, 평균 Ic 및 그래서 Pin,avg 도 증가되며, 상기 ACE PA에 의해 사용되는 일정하지 않은 포락선 신호들에 대한 전력 백-오프에서 개선된 선형성 및 높은 효율의 결과로 이끌어진다.

도 20a는 저 전력 모드에서 일정하지 않은 포락선 신호에 대해서 Pout,avg = 21dBm인 출력 전압 Vout의 파형을 보여주며, 이 경우 파형 왜곡이 분명하다. 일반적으로, 오류 벡터 크기 (Error Vector Magnitude (EVM))는 포인트들이 이상적인 래티스 포인트들로부터 얼마나 멀리 떨어져 있는가의 크기이다. 현재의 경우에서, 이상적인 래티스 포인트들은 비-왜곡에 대응한다. 도 20b는 왜곡을 양자화하는 EVM 성상 (constellation) 도면을 보여주며, 이는 EVM 선형 요구 사항들에 대한 불합치를 예시한다. 이는 도 2를 참조하여 설명되었던 것과 같은 효율의 저하로 이끄는 전력 백-오프를 수반한다. 도 20c는 PPL을 이용하는 경우에 대해서 동일한 Pout, avg를 구비한 출력 전압 Vout의 파형을 보여주며, 이 경우에 복원된 파형이 관찰된다. 도 20d는 상기 복원을 양자화하는 EVM 성상 도면을 보여주며, 그럼으로써 EVM 선형 요구 사항들에 대한 합치를 예시한다. 그러므로, ACE PA를 사용함으로써 Pout,avg = 21dBm에서 선형성 및 더 높은 효율이 획득된다.

도 21은 다른 예시적인 ACE PA 구조의 블록 도면을 보여주며, 그 경우에 VPA는 메타물질 입력 매칭 네트워크 (metamaterial input matching network (MTM IMN)) 및 메타물질 출력 매칭 네트워크 (metamaterial output matching network (MTM OMN))를 포함한다. 상기 RF 신호 검출 회로는 이 예 및 이어지는 예들에서 입력 측에 위치한다. 스위치 가능한 OMN은 도 6에 도시된다. 비-MTN OMN은, 스위치 가능하건 또는 스위치가 가능하지 않건, 직렬 인덕터 및 션트 커패시터와 같은 RH 컴포넌트드을 포함한다. 상기 MTM IMN 및 MTM OMN은 도 9에서 CRLH 유닛 셀 예에서 도시된 것과 같이 션트 인덕터 및 직렬 커패시터와 같은 LH 컴포넌트들을 부가함으로써 실현될 수 있다. MTM 매칭 네트워크는 비-MTM 매칭 네트워크보다 더 나은 매칭을 제공하도록 구성될 수 있다. 매칭 조건들 및 다른 요구 사항들에 따라서 상기 MTM IMN 또는 MTM OMN 중의 어느 하나 또는 둘 다가 포함될 수 있다. 상기 MTM IMN 또는 MTM OMN 은, 예를 들면, FR-4 구현들에서 회로 크기를 줄이기 위해서 또한 사용될 수 있다.

도 22는 또 다른 예시적인, MTM 기반의 기술을 사용하는 ACE PA 구조의 블록 도면을 보여준다. 이 예에서, 상기 셀들의 입력들에서 CRLH 전력 분할기가 사용되며 그리고 상기 셀들의 출력들에서 CRLH 전력 결합기가 사용되어, 구성적인 전력 결합만이 아니라 디바이스 매칭을 제공한다. CRLH 전력 분할기 또는 CRLH 전력 결합기 중의 어느 하나 또는 둘 모두는 매칭 조건들 및 다른 요구 사항들에 따라서 포함될 수 있다. CRLH 전력 분할기들 및 결합기들 그리고 다른 관련된 회로들은, 예를 들면, 미국 특허 출원 번호 11/963,710; 그리고 "Power Amplifier Architectures for High Efficiency and High Linearity Using Metamaterial Structures" 제목의 미국 출원 (attorney docket No. 20784-0022001)에서 찾아볼 수 있으며, 이는 본원에 참조로서 편입된다. 상기 CRLH 전력 결합기 또는 분할기는 0도, 복수의 180도, 복수의 90도 등의 위상에 대응하는, 유연한 임피던스 매칭을 가능하게 하는 전기적인 길이를 가지도록 설계될 수 있다. 듀얼-밴드, 멀티-밴드 및 광대역 신호 전송들 및 수신들은 상기 CRLH 위상 응답을 조정하여 또한 달성될 수 있다.

도 23은 CRLH TL들을 이용하는 듀얼-밴드 동작들에 대한 예시적인 ACE PA 구조의 블록 도면을 보여주며, 그 경우에 두 개의 상이한 주파수들을 구비한 신호들이 포워드 포트에서 그리고 리버스 포트에서 각각 추출된다. CRLH TL들 그리고 두-포트 추출을 이용하는 듀얼-밴드 분산 증폭기는 J. Mata-Contreras 등에 의해, 예를 들면, "Assessment of a Composite Right/Left-handed Transmission Line-based Distributed Amplifier implemented in microstrip technology", Proceedings of the 36th European Microwave Conference, pp. 1586-1589, 2006; 그리고 "Experimental Performance of a Meta-Distributed Amplifier", Proceedings of the 37th European Microwave Conference, pp. 743 - 746, 2007에서 논증되었다. 도 23에 도시된 ACE PA 예에서, 향상된 매칭 및 분리를 위해서 각 출력 경로에 OMN 및 스위치가 제공된다. 특히, 주파수 1을 가진 신호를 출력 1을 통해서 전송하기 위해 스위치 1은 온이고 스위치 2는 오프인 반면에, 주파수 2를 가진 신호를 출력 1을 통해서 전송하기 위해 스위치 1은 오프이고 스위치 2는 온이며, 이는 각 주파수 대역들에 대해 출력 전력을 증가시키거나 또는 최대화하고 그리고 그럼으로써 효율을 증가시키기 위한 것이다.

도 24는 상기 VPA 내에 다중의 셀들을 포함하는 예시의 ACE PA 구조의 블록 도면을 보여준다. 첫 번째 셀인 셀 1은 세그먼트된 트랜지스터들의 두 개의 뱅크들을 포함하며, 하나의 뱅크는 내내 Vbias로 바이어스 온 되어 있으며, 다른 뱅크는 상기 PPL 방식을 기반으로 제어 전압 Vctll에 의해서 턴 온 된다. 두 번째 셀 그리고 남은 셀들인 셀 2 - 셀 N은 이 에에서는 각각 하나의 트랜지스터 뱅크를 포함하도록 구성되며, 이 경우에 이 뱅크들은 각각 Vctl2 - VctlN에 의해서 제어된다. 대안으로, 각 셀은 하나 또는 그 이상의 뱅크들을 포함하도록 구성될 수 있으며, 그리고 상기 뱅크들 중의 어떤 하나의 뱅크는 Vbias로 바이어스 된 뱅크로서 선택될 수 있다. 상기 바이어스 제어 회로는 Vctl2 - VctlN를 상이한 타이밍들 및/또는 상이한 값들을 가지고 출력하도록 구성될 수 있다. 몇몇 구현들에서, 다중 개수의 바이어스 제어 회로들이 포함될 수 있으며, 그리고 각각의 바이어스 제어 회로는 Vdet를 수신하고 그리고 그것을 Vctl2 - VctlN 중의 하나로 변환한다. 다중 뱅크들에 대한 그와 같은 가변의 제어는 출력 전력을 증가시키는데 있어서 유연성을 제공하며 그리고 실행되는 애플리케이션들 및 성능 요구 사항들에 따라 선형성 및 효율을 개선시킨다. 예를 들면, 상기 뱅크들은 출력을 저 전력으로부터 고 전력으로 제어하기 위해서 순차적으로 턴 온 될 수 있다. 다른 예를 들면, Vbias로 바이어스된 뱅크가 아닌 모든 뱅크들은 단일의 제어 전압 Vctl = Vctll = ... = VctlN에 의해 집합적으로 턴 온 될 수 있다. 일반적으로, 광대역 신호 전송들 및/또는 수신들은, 각 셀이 작은 개수의 트랜지스터들의 하나의 뱅크를 포함하는 다중의 셀들을 구비한 분산 전력 증폭기를 이용함으로써 달성될 수 있다. 작은 트랜지스터-크기 방식을 기반으로, 다중 셀들을 구비한 상기 ACE PA의 본 발명의 예는 전통적인 다중-셀 분산 PA보다 더 양호한 선형성 및 효율을 갖춘 광대역 동작들을 위해서 채택될 수 있다.

도 25는 단일-셀 선형 전력 증폭을 기반으로 하는 예시의 ACE PA 구조의 블록 도면을 보여준다. 이 단일-셀 구성에서, 출력 전력은 세그먼트된 트랜지스터들의 두 개의 뱅크들을 포함하는 단일 셀 사용에 따라 변화된다. 상기 RF 신호 탐지기 회로는 상기 출력 측에 위치하여 출력 RF 신호를 탐지하고 그리고 그것을 탐지된 전압 Vdet로 변환한다. 대안으로, 상기 RF 신호 탐지기 회로는 입력 RF 신호를 탐지하기 위해 입력 측에 위치할 수 있다. 이 예에서 DC 변환이 사용된다. 하나의 뱅크는 내내 Vbias로 바이어스 온 되며, 그리고 피크 신호들이 탐지되면 다른 뱅크는 Vctll에 의해 턴 온 된다. 상기 바이어스 제어 회로는 Vdet의 함수로서 상기 제어 전압들 Vctll 그리고 Vctl2를 생성하도록 구성된다. 가변 OMN은 상기 두 번째 제어 전압 Vctl2의 값을 기반으로 하여 턴 온/오프 또는 바이어스 된다. 상기 가변 OMN에서의 상기 매칭 컴포넌트들은 상기 셀 내의 트랜지스터들의 개수에 따라서 스위치 온/오프 또는 바이어스 되며, 그리고 포화된 전력 레벨들에서만이 아니라 전력 백-오프 상태들 하에서 최적 전력 및 효율을 유지하는 것을 돕는다.

다양한 ACE PA 구조들에 상기 PPL 방식을 통합하는 상기의 구현들에서, 적어도 하나의 뱅크는 Vbias로 항상 바이어스 된다. 다른 구현들에서, 상기 뱅크들 중의 하나는 둘 또는 그 이상의 바이어스 레벨들을 갖춘 고 전력 처리 능력을 구비한 하나의 트랜지스터를 가지도록 구성될 수 있다. 이전의 예들에서 상기 바이어스 된 뱅크와 동등한 첫 번째 바이어스 전압이 동작 내내 가장 낮은 레벨 전도를 유지하기 위해 인가될 수 있으며, 그리고 피크 신호들이 탐지될 때에 상기 출력 전력을 증가시키기 위해 두 번째 바이어스 제어 전압 및 임의의 추가적인 바이어스 전압들이 상기 바이어스 제어 회로에 의해 인가될 수 있다.

본 명세서에서 설명된 상기 ACE PA 구조는 여러 방식들로 제조될 수 있다. 그 예들은 설계들을 전통적인 FR-4 PCB 상에 프린팅하고 그리고 알루미나 또는 LTCC (Low Temperature Co-fired Ceramic)를 기반으로 하는 얇은/두꺼운-필름 세라믹 기술들을 이용하는 것을 포함한다. 다른 예는 모놀리식 제조 (monolithic fabrication)이다. 여기에서 제시된 상기 ACT PA 설계들은 대개의 MMIC (Monolithic Microwave Integrated Circuits) 반도체 프로세스들에 적절하다. 이 프로세스들은 GaAs-, InGaP-, SiGe-, 및 Si- 기반의 제조 프로세스들을 포함한다. 상기 VPA의 셀들 내의 세그먼트된 트랜지스터들은 FET, pHEMT, HBT, CMOS, and BiCMOS 트랜지스터들 그리고 적절한 디바이스 프로세스 기술을 기반으로 하는 유사한 것일 수 있다.

많은 무선 PA들은 InGaP HBT 또는 GaAs HBT를 사용한다. 가격 및 성능 메트릭스는 어느 기술이 그 애플리케이션을 위해 적합한가를 항상 결정한다. 몇몇의 현존하는 제조 프로세스들에 대한 비싼 것부터 싼 것으로의 mm² 당 제조 가격의 순서는 GaAs-기반의 프로세스들, SiGe-기반의 프로세스들 그리고 Si-기반의 프로세스들이다. SI-기반의 CMOS는 몇몇 유형의 분산 접근 방법을 사용하면서 낮은 가격 그리고 양호한 또는 높은 성능을 제공하는데 있어서 유망한 것 같다. CMOS 디바이스들은 필요한 전력 레벨 그리고 양호한 효율이 자신들의 GaAs 및 SiGe 대응물들에서와 유사한 결과들로 달성될 수 있는 그런 방식으로 분산될 수 있다. PPL 기술을 갖춘 CMOS PA가 RFIC 시스템 체인으로 통합되면 추가의 가격 절약이 가능하다. CMOS 기술에서, 전압 합산기와 같은 상기 바이어스 제어 회로는 칩-상에 또한 위치할 수 있다. pHEMT 그리고 HBT 기술들에 대해, 전압 합산기와 같은 상기 바이어스 제어 회로는 ASIC으로 또는 상업적으로 이용 가능한 op-amp로 구현될 필요가 있을 수 있다. HBT 기술들에서, 상기 바이어스 회로는 전류 미러들을 기반으로 하는 온-칩 바이어스 방식을 이용하여 또한 구현될 수 있다.

본 명세서가 많은 명세들을 포함하지만, 이것들은 본 발명 또는 청구될 수 있을 것의 범위에 대한 제한들로서 해석되어서는 안되며, 오히려 본 발며의 특정 실시예들에 특정된 특징들의 설명들로서 해석되어야 한다. 별개의 실시예들의 환경에서 본 명세서에서 설명된 어떤 특징들은 단일의 실시예에서의 결합으로 또한 구현될 수 있다. 반대로, 단일 실시예에서의 환경에서 설명된 다양한 특징들은 여러 실시예들에서 분리되어 또는 어떤 적합한 서브 결합으로 또한 구현될 수 있다. 더 나아가, 특징들이 특정 결합들에서 그리고 심지어는 그처럼 초기에 선언된 것처럼 행동하는 것으로서 상기에서 설명될 수 있을 것이지만, 청구된 결합으로부터의 하나 또는 그 이상의 특징들은 일부 경우들에서는 상기 결합으로부터 실행될 수 있으며, 그리고 청구된 결합은 서브 결합으로 또는 서브 결합의 변형으로 유도될 수 있을 것이다.

단지 몇몇의 구현들만이 개시되었다. 개시되었고 그리고 도시된 것을 기반으로 하여 상기 개시된 구현들의 변형 및 개선들 그리고 다른 구현들이 만들어질 수 있다.

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가변 전력 증폭기로서,
각 셀이 적어도 하나의 트랜지스터 뱅크(bank of transistors)를 구비하는, 복수의 셀들; 및
상기 가변 전력 증폭기의 선형 동작을 유지하기 위해서 상기 가변 전력 증폭기의 출력 전력 레벨을 조절하기 위해 상기 복수의 셀들을 턴 온(turn on) 및 턴 오프(turn off)하는 제어 회로;를 포함하고,
상기 복수의 셀들은 스위치 가능한 트랜지스터 뱅크들의 구성을 포함하며, 각각의 스위치 가능한 트랜지스터 뱅크는 개별 바이어스 제어를 구비하는 것인 가변 전력 증폭기.
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제38항에 있어서,
상기 출력 전력 레벨은, 상기 스위치 가능한 트랜지스터 뱅크들 중의 하나 이상을 선택적으로 스위치 온 그리고 스위치 오프하고 상기 스위치 가능한 트랜지스터 뱅크들을 선택적으로 바이어싱(biasing)함으로써, 변화되는 것인 가변 전력 증폭기.
제38항에 있어서,
상기 가변 전력 증폭기는 분산된 전력 증폭기 구조를 구비하며,
상기 가변 전력 증폭기는,
전력 증폭을 위해서 RF 신호를 수신하는 입력 포트;
증폭된 RF 신호를 출력하는 출력 포트를 더 포함하며,
상기 복수의 셀들은 상기 입력 포트와 출력 포트 사이에 병렬로 연결된 것인 가변 전력 증폭기.
제41항에 있어서,
상기 입력 포트에서, 탐지된 전압에 기초하여 제어 신호들을 생성하는 바이어스 회로를 더 포함하는 가변 전력 증폭기.
제42항에 있어서,
상기 제어 회로는 상기 입력 포트에 연결되어 입력 RF 신호 파형을 수신하고,
상기 제어 회로는 상기 출력 포트에 연결되어 상기 입력 RF 신호의 함수로서 DC 전압을 출력하는 것인 가변 전력 증폭기.
제38항에 있어서,
상기 가변 전력 증폭기는 복수의 CRLH (Composite Right/Left Handed)-기반 구조 전송 라인 구조들을 포함하는 분산된 전력 증폭기 구조를 구비하며,
상기 복수의 CRLH (Composite Right/Left Handed)-기반 구조 전송 라인 구조들 각각은 션트(shunt) 인덕턴스, 션트 커패시턴스, 직렬 인덕턴스 및 직렬 커패시턴스를 구비하는 것인 가변 전력 증폭기.
제44항에 있어서,
입력 반사들을 흡수하기 위한 CRLH 입력 매칭 네트워크와 상기 출력 전력 레벨을 조절하기 위한 CRLH 출력 매칭 네트워크를 더 포함하는 가변 전력 증폭기.
가변 전력 증폭기를 이용하여 신호를 증폭하는 방법에 있어서,
가변 전력 증폭기의 입력 포트에서 입력 신호를 탐지하는 단계;
선형 동작을 유지하기 위해서 상기 가변 전력 증폭기의 출력 전력 레벨을 조절하기 위해 피드백 신호를 결정하는 단계;
상기 입력 신호의 탐지에 응답하여 피드백 신호를 생성하는 단계; 및
상기 피드백 신호에 응답하여 상기 가변 전력 증폭기의 적어도 하나의 셀을 턴 온 하는 단계로서, 상기 셀은 스위치 가능한 트랜지스터 뱅크들을 구비한 것인, 상기 턴 온 단계;를 포함하는 신호 증폭 방법.
제46항에 있어서,
적어도 하나의 트랜지스터 뱅크를 선택적으로 턴 온 하기 위해 바이어스 전류를 생성하는 단계를 더 포함하는 신호 증폭 방법.
제47항에 있어서,
입력 RF 신호 파형을, 상기 피드백 신호로서의 탐지된 전압으로 변환하는 단계를 더 포함하는 신호 증폭 방법.
제48항에 있어서,
상기 출력 전력 레벨을 조절하기 위해 상기 탐지된 전압에 기초하여 제어 신호를 생성하는 단계를 더 포함하는 신호 증폭 방법.
증폭기 시스템에 있어서,
아날로그 신호를 수신하는 입력 포트;
상기 아날로그 신호를 증폭하는, 스위치 가능한 트랜지스터 뱅크들;
상기 입력 포트에 연결된 제어 회로로서, 상기 제어 회로는 수신된 아날로그 신호에 응답하여 증폭기를 위한 피드백 제어 신호를 생성하는 것인, 상기 제어 회로; 및
상기 증폭기에 연결되고, 상기 피드백 제어 신호에 응답하여 상기 스위치 가능한 트랜지스터 뱅크들을 선택적으로 턴 온 하기 위한 바이어스 제어 회로;를 포함하는 증폭기 시스템.
제50항에 있어서,
상기 스위치 가능한 트랜지스터 뱅크들은 제1 트랜지스터 및 제2 트랜지스터를 더 포함하며,
상기 제1 트랜지스터 및 제2 트랜지스터는 공통 소스 접속부(connection), 공통 드레인 접속부 및 공통 게이트 접속부를 공유하는 것인 증폭기 시스템.
제50항에 있어서,
상기 제어 회로에 연결되고, 수신된 피드백 제어 신호를 상기 스위치 가능한 트랜지스터 뱅크들의 제어를 위한 제2 제어 신호로 변환하는 제2 바이어스 제어 회로를 더 포함하며,
상기 바이어스 제어 회로 및 상기 제2 바이어스 제어 회로는 상기 스위치 가능한 트랜지스터 뱅크들의 가변 제어를 제공하도록 동작하는 것인 증폭기 시스템.