KR101116731B1 - Dual die package - Google Patents

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Abstract

PURPOSE: A dual die package is provided to reduce manufacturing time by electrically connecting two semiconductor chips with one wire bonding process. CONSTITUTION: A first semiconductor chip(5) is attached to a substrate and has a first bonding pad. A second semiconductor chip(9) is located on the upper side of the first semiconductor chip. The second semiconductor chip includes a via to expose the first bonding pad. The second semiconductor chip includes a second bonding pad formed on each edge of the via. A metal wire(3) connects an electrode terminal of the substrate to the first bonding pad and the second bonding pad. A pad substrate is located on the upper side of the second semiconductor chip and fixes a metal wire by filling the via.

Description

듀얼 다이 패키지{Dual die package}Dual die package

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 듀얼 다이 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly to a dual die package.

최근 전자 제품의 소형화 및 고성능화됨에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법과, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 반도체 메모리의 저장용량을 증가시키는 방법은 많은 노력과 자본 및 시간이 소요되는 반면, 하나의 패키지 내에 여러 개의 반도체 칩을 실장하는 방법은 패키징(packaging)하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다. 또한 하나의 패키지 내에 여러 개의 반도체 칩을 실장하는 방법은 전자의 경우보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있기 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.Recently, with the miniaturization and high performance of electronic products, the demand for ultra small and large capacity semiconductor memories is also increasing. In general, a method of increasing a storage capacity of a semiconductor memory includes a method of increasing a storage density of a semiconductor memory by increasing the degree of integration of a semiconductor chip, and a method of mounting and assembling several semiconductor chips in one semiconductor package. The method of increasing the storage capacity of a semiconductor memory takes a lot of effort, capital and time, whereas the method of mounting several semiconductor chips in one package can be easily changed by only changing the packaging method. You can increase it. In addition, the method of mounting several semiconductor chips in one package has many advantages in terms of capital, research and development effort, and development time, compared to the former, so that semiconductor memory manufacturers mount several semiconductor chips in one semiconductor package. In an effort to increase the storage capacity of a semiconductor memory device through a multi-chip package.

일반적으로 두 개의 반도체 칩을 하나의 패키지 내에 구성하는 방법에는 두 개의 반도체 칩을 적층시키는 방법과 병렬로 배열시키는 방법이 있다. 반도체 소자의 집적도가 높아질수록 반도체 칩을 적층시키는 방법이 주로 적용되고 있다. 이와 같은 적층 형태의 멀티 칩 패키지 중에서 두 개의 반도체 칩을 연결하는 형태의 멀티 칩 패키지를 듀얼 다이 패키지(DDP: Dual Die Package)라 한다. 이러한 듀얼 다이 패키지는 두 개의 반도체 칩을 설계 회로가 인쇄된 칩의 금속 패드와 인쇄회로기판의 금속 패드간의 정보 송수신을 위해 미세한 금속 와이어로 연결하는 작업을 진행하고 있다. 두 개의 반도체 칩을 연결하는 금속 와이어는 전기적, 물리적 특성이 우수한 재료로 이용하나 이러한 조건을 모두 만족하는 재료를 개발하는데 한계가 있는 실정이다.
In general, there are two methods for forming two semiconductor chips in one package and a method of stacking two semiconductor chips and arranging them in parallel. As the degree of integration of semiconductor devices increases, a method of stacking semiconductor chips is mainly applied. The multi-chip package connecting two semiconductor chips among the stacked multi-chip packages is called a dual die package (DDP). The dual die package is in the process of connecting two semiconductor chips with fine metal wires to transmit and receive information between the metal pad of the printed circuit board and the metal pad of the printed circuit board. Metal wires connecting two semiconductor chips are used as materials having excellent electrical and physical properties, but there are limitations in developing materials satisfying all of these conditions.

본 발명이 이루고자 하는 기술적 과제는, 듀얼 다이 패키지를 제조하는 과정에서 두 개의 반도체 칩을 전기적으로 연결시 공정 단계를 감소시키면서 전기적, 물리적 특성이 우수한 재료로 연결하여 안정성을 향상할 수 있는 듀얼 다이 패키지 를 제공하는데 있다.
The technical problem to be achieved by the present invention is a dual die package that can improve the stability by connecting the two semiconductor chips in the process of manufacturing a dual die package electrically connected to a material having excellent electrical and physical properties while reducing the process step To provide.

본 발명에 따른 듀얼 다이 패키지는, 전극 단자를 갖는 기판; 상기 기판 상에 부착되면서 제1 본딩 패드를 갖는 제1 반도체 칩; 상기 제1 반도체 칩 상부에 위치하고, 상기 제1 반도체 칩의 제1 본딩 패드를 노출시키는 비아를 포함하고, 상기 비아의 각 모서리에 형성된 제2 본딩 패드를 포함하는 제2 반도체 칩; 상기 기판의 전극 단자와 상기 제1 반도체 칩의 제1 본딩 패드 및 제2 반도체 칩의 제2 본딩 패드를 연결하는 금속 와이어; 및 상기 제2 반도체 칩 상부에 위치하고, 상기 비아를 매립하여 상기 금속 와이어를 고정하는 패드 기판을 포함하는 것을 특징으로 한다.A dual die package according to the present invention includes a substrate having an electrode terminal; A first semiconductor chip attached on the substrate and having a first bonding pad; A second semiconductor chip disposed on the first semiconductor chip, the via including a via exposing a first bonding pad of the first semiconductor chip, and a second bonding pad formed at each corner of the via; A metal wire connecting the electrode terminal of the substrate to the first bonding pad of the first semiconductor chip and the second bonding pad of the second semiconductor chip; And a pad substrate positioned on the second semiconductor chip, and filling the via to fix the metal wire.

본 발명에 있어서, 상기 기판과 제1 반도체 칩 사이, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치된 제1 접착층을 더 포함한다.The present invention may further include a first adhesive layer disposed between the substrate and the first semiconductor chip and between the first semiconductor chip and the second semiconductor chip.

상기 제1 접착층은 접착성이 있는 테이프 또는 에폭시를 포함한다.The first adhesive layer comprises an adhesive tape or epoxy.

상기 패드 기판 일면에 상기 금속 와이어를 관통하는 제2 접착층을 더 포함한다.The pad substrate further includes a second adhesive layer penetrating the metal wire on one surface of the pad substrate.

상기 비아는 상기 제2 반도체 칩의 중심 부분에 2열로 서로 평행하게 뻗어있다.The vias extend parallel to each other in two rows at a central portion of the second semiconductor chip.

상기 패드 기판은, 상기 비아와 대응되는 위치에 상기 패드 기판의 일면으로부터 돌출된 측면 및 상부면을 가지는 돌출부를 더 포함하여 형성된다.The pad substrate may further include a protrusion having a side surface and an upper surface protruding from one surface of the pad substrate at a position corresponding to the via.

상기 돌출부는 상기 비아의 폭보다 작거나 동일한 크기의 폭으로 형성된다.The protrusion is formed with a width of a size less than or equal to the width of the via.

상기 전극 단자는 상기 기판의 양 측면의 외곽부에 형성된다.The electrode terminals are formed at outer portions of both side surfaces of the substrate.

상기 제1 반도체 칩은 상기 제1 반도체 칩의 제1 본딩 패드 일면에 돌기 형상의 연결 단자를 더 포함하여 형성된다.The first semiconductor chip may further include a protrusion connection terminal on one surface of the first bonding pad of the first semiconductor chip.

상기 금속 와이어는 상기 비아의 각 모서리부에 형성된 상기 제2 반도체 칩의 제2 본딩 패드에 접촉하게 연결된다.
The metal wire is connected to contact the second bonding pad of the second semiconductor chip formed at each corner of the via.

본 발명에 따르면, 한번의 와이어 본딩 공정으로 2개의 반도체 칩을 전기적으로 연결할 수 있다. 이에 따라 듀얼 다이 패키지를 제조하는데 있어 시간을 감소시킬 수 있고 수율을 향상시킬 수 있다.
According to the present invention, two semiconductor chips can be electrically connected in one wire bonding process. This can reduce time and improve yield in manufacturing dual die packages.

도 1은 본 발명에 따른 듀얼 다이 패키지 구조를 설명하기 위해 나타내보인 도면이다.
도 2a 내지 도 8은 본 발명의 실시예에 따른 듀얼 다이 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다. 1 is a view illustrating a dual die package structure according to the present invention.
2A through 8 are views illustrating a method of manufacturing a dual die package according to an exemplary embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도 1은 본 발명에 따른 듀얼 다이 패키지 구조를 설명하기 위해 나타내보인 단면도이다. 1 is a cross-sectional view illustrating the dual die package structure according to the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 듀얼 다이 패키지(DDP; Dual Die Package) 구조는, 전극 단자(2)가 형성된 기판(1) 상에 두 개의 반도체 칩(5, 9)이 접착층(4, 8)을 매개로 적층된 구조로 형성된다. 이때 전극 단자(2)는 기판의 양 측면 외곽부에 배치된다. 구체적으로, 기판(1) 상에 제1 본딩 패드(6)를 갖는 제1 반도체 칩(5)이 접착층(4)을 매개로 부착되고, 제1 반도체 칩(5) 상부에 위치하면서 상기 제1 반도체 칩(5)의 제1 본딩 패드(6)를 노출시키는 비아를 포함하며, 비아의 각 모서리부에 제2 본딩 패드(10)들을 포함하는 제2 반도체 칩(9)이 다른 접착층(8)을 매개로 부착된다. 이때 다른 접착층(8)은 제1 반도체 칩(5)의 제1 본딩 패드(6)를 노출시키게 공간이 형성되어 있어 비아를 통해 제1 본딩 패드(6)를 노출시킨다. Referring to FIG. 1, in a dual die package (DDP) structure according to an embodiment of the present invention, two semiconductor chips 5 and 9 are bonded to a substrate 1 on which an electrode terminal 2 is formed. It is formed into a laminated structure via (4, 8). In this case, the electrode terminals 2 are disposed at outer side portions of both sides of the substrate. Specifically, the first semiconductor chip 5 having the first bonding pads 6 on the substrate 1 is attached via the adhesive layer 4, and is positioned on the first semiconductor chip 5 while being positioned above the first semiconductor chip 5. The adhesive layer 8 includes a via exposing the first bonding pad 6 of the semiconductor chip 5, and the second semiconductor chip 9 including the second bonding pads 10 at each corner of the via. It is attached via At this time, the other adhesive layer 8 has a space formed to expose the first bonding pad 6 of the first semiconductor chip 5 to expose the first bonding pad 6 through the via.

제1 반도체 칩(5) 및 제2 반도체 칩(9)은 금속 와이어(3)에 의해 기판(1)의 전극 단자(2)와 연결된다. 또한 듀얼 다이 패키지 구조는 제2 반도체 칩(9) 상부에 위치하고, 비아와 대응되는 위치에 표면으로부터 돌출된 측면부와 상부면을 가지는 돌출부(13a) 및 돌출부(13a) 이외의 부분에 형성된 또 다른 접착층(11)을 포함하는 패드 기판(12)이 제2 반도체 칩(9)의 비아를 매립하면서 금속 와이어(3)를 관통시키는 구조를 갖는다. 이 경우 패드 기판(12)의 돌출부(13a)에 의해 제2 반도체 칩(9)의 비아를 매립하면서 금속 와이어(3)를 고정하여 제1 반도체 칩(5) 및 제2 반도체 칩(9)을 전기적으로 연결한다. 아울러 제1 반도체 칩(5), 제2 반도체 칩(9), 금속 와이어(3) 및 전극 단자(2)를 포함하는 기판(1)은 충진재(13)로 매립된다. 그리고 기판(1) 하면에 솔더 볼(solder ball)과 같은 복수 개의 외부 접속 단자(14)가 부착된 구조로 구성된다. The first semiconductor chip 5 and the second semiconductor chip 9 are connected to the electrode terminal 2 of the substrate 1 by the metal wire 3. In addition, the dual die package structure is positioned on the second semiconductor chip 9 and has another adhesive layer formed on portions other than the protrusion 13a and the protrusion 13a having side portions and top surfaces protruding from the surface at positions corresponding to the vias. The pad substrate 12 including the (11) has a structure that allows the metal wire 3 to penetrate while filling the via of the second semiconductor chip 9. In this case, the first semiconductor chip 5 and the second semiconductor chip 9 are fixed by fixing the metal wires 3 while filling the vias of the second semiconductor chip 9 by the protrusions 13a of the pad substrate 12. Connect electrically. In addition, the substrate 1 including the first semiconductor chip 5, the second semiconductor chip 9, the metal wire 3, and the electrode terminal 2 is filled with the filler 13. In addition, a plurality of external connection terminals 14 such as solder balls are attached to the lower surface of the substrate 1.

도 2a 내지 도 8은 본 발명의 실시예에 따른 듀얼 다이 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다. 2A through 8 are views illustrating a method of manufacturing a dual die package according to an exemplary embodiment of the present invention.

도 2a 내지 도 2c를 참조하면, 중심 부분에 2열로 평행하게 뻗어 있는 비아(via, 103)가 배치되고, 제1 비아(103)의 각 모서리부에 제2 본딩 패드들(101a, 101b, 101c, 101d)이 배치된 제2 반도체 칩(100)을 준비한다. 구체적으로, 도 2a를 참조하면, 중심 부분에 2열로 평행하게 뻗어 있는 바(bar) 형상의 본딩 패드(101)가 배치된 제2 반도체 칩(chip, 100)을 준비한다. 다음에 도 2b에 도시한 바와 같이, 2열로 평행하게 뻗어있는 각각의 본딩 패드(101)의 중심부를 식각하여 수직 홀(hole, 102)을 형성한다. 수직 홀(102)에 의해 본딩 패드(101)가 분할되면서 수직 홀(102)의 각 모서리부에 제2 본딩 패드들(101a, 101b, 101c, 101d)이 배치된다. 그리고 도 2c에 도시한 바와 같이, 비아(102)가 형성된 제2 반도체 칩(100)의 후면을 깎아내는 백 그라인딩(back grinding) 공정을 실시하여 중심 부분에 2열로 서로 평행하게 뻗어 있으면서 제2 반도체 칩(100a)을 관통하는 제1 비아(103)가 배치되면서 제1 두께(d1)를 가지는 제2 반도체 칩(100a)을 형성한다. 2A to 2C, vias 103 extending in parallel in two rows are disposed at a central portion thereof, and second bonding pads 101a, 101b, and 101c are formed at respective corners of the first via 103. , The second semiconductor chip 100 on which 101d is disposed is prepared. Specifically, referring to FIG. 2A, a second semiconductor chip 100 having bar bonding pads 101 extending in two rows in parallel to a center portion thereof is prepared. Next, as shown in FIG. 2B, the central hole of each bonding pad 101 extending in parallel in two rows is etched to form vertical holes 102. As the bonding pads 101 are divided by the vertical holes 102, the second bonding pads 101a, 101b, 101c, and 101d are disposed at each corner of the vertical hole 102. As shown in FIG. 2C, a back grinding process of scraping off the back surface of the second semiconductor chip 100 having the vias 102 formed thereon is performed so that the second semiconductor may extend in parallel to each other in two rows at the center portion. The first via 103 penetrating the chip 100a is disposed to form a second semiconductor chip 100a having a first thickness d1.

도 3a 및 도 3b를 참조하면, 제1 반도체 칩(120)을 기판(105)에 부착한다. 구체적으로, 도 3a를 참조하면, 기판(105) 상에 제1 접착층(115)을 부착한다. 제1 접착층(115)은 접착성이 있는 테이프 또는 에폭시(epoxy)를 포함할 수 있다. 다음에 기판(105)에 부착된 제1 접착층(115)에 대응되는 위치에 제1 본딩 패드(125)가 배치된 제1 반도체 칩(120)을 상기 제1 본딩 패드(125)가 전면을 향하게 배치하고, 도 3a의 화살표에 도시한 바와 같이, 수직 방향으로 압력을 가하여 도 3b에 도시한 바와 같이, 제1 반도체 칩(120)의 후면을 제1 접착층(115)을 매개로 기판(105)에 부착한다. 여기서 제1 본딩 패드(125)는 제1 반도체 칩(120)의 중심 부분에 2열로 평행하게 뻗어 있는 바(bar) 형상으로 배치된다. 기판(105)의 외곽부에는 제3 본딩 패드(110)가 배치되어 있다. 3A and 3B, the first semiconductor chip 120 is attached to the substrate 105. Specifically, referring to FIG. 3A, the first adhesive layer 115 is attached onto the substrate 105. The first adhesive layer 115 may include an adhesive tape or epoxy. Next, the first bonding pad 125 faces the front surface of the first semiconductor chip 120 having the first bonding pad 125 disposed at a position corresponding to the first adhesive layer 115 attached to the substrate 105. 3A, and as shown in the arrow of FIG. 3A, pressure is applied in the vertical direction, and as shown in FIG. 3B, the rear surface of the first semiconductor chip 120 is disposed on the substrate 105 via the first adhesive layer 115. Attach to. Here, the first bonding pads 125 are disposed in a bar shape extending in parallel to two rows at a central portion of the first semiconductor chip 120. The third bonding pad 110 is disposed at an outer portion of the substrate 105.

도 4a 내지 도 4b를 참조하면, 제1 반도체 칩(120) 상에 제2 접착층(130)을 매개로 제2 반도체 칩(100a)을 부착한다. 이를 위해 도 4a에 도시한 바와 같이, 제1 반도체 칩(120)과 제2 반도체 칩(100a) 사이에 제2 접착층(130)을 배치하고, 도면에서 화살표로 나타낸 바와 같이, 수직 방향으로 압력을 가하여 도 4b에 도시한 바와 같이, 제2 반도체 칩(100a)과 제1 반도체 칩(120)을 부착한다. 여기서 제2 접착층(130)에는 제2 비아(133)가 형성되어 있어 제1 반도체 칩(120)의 제1 본딩 패드(125)의 표면을 노출시킨다. 이 경우 제2 비아(133)는 제1 본딩 패드(125) 및 제1 비아(103)가 형성된 위치와 대응하는 위치에 배치된다. 4A to 4B, the second semiconductor chip 100a is attached onto the first semiconductor chip 120 through the second adhesive layer 130. To this end, as shown in FIG. 4A, the second adhesive layer 130 is disposed between the first semiconductor chip 120 and the second semiconductor chip 100a, and as shown by arrows in the drawing, pressure is applied in the vertical direction. In addition, as shown in FIG. 4B, the second semiconductor chip 100a and the first semiconductor chip 120 are attached. The second via layer 133 is formed in the second adhesive layer 130 to expose the surface of the first bonding pad 125 of the first semiconductor chip 120. In this case, the second via 133 is disposed at a position corresponding to the position at which the first bonding pad 125 and the first via 103 are formed.

도 5를 참조하면, 제2 반도체 칩(100a)의 제1 비아(103) 및 제2 접착층(130)의 제2 비아(133)에 의해 노출된 제1 본딩 패드(125)와 기판(105)의 외곽부에 형성된 전극 단자(110)를 금속 와이어(140)로 연결시키는 와이어 본딩(wire bonding) 공정을 수행한다. 이 경우 와이어 본딩 공정을 보다 용이하게 수행할 수 있게 제1 본딩 패드(125) 위에 돌기 형상의 연결 단자(135)를 더 형성할 수 있다. 금속 와이어(140)는 금(Au)을 포함하여 형성할 수 있다. 여기서 금속 와이어(140)는 제2 반도체 칩(100a)의 제1 비아(103) 모서리부에 배치된 제2 본딩 패드들(101a, 101d)과 접촉하면서 연결하는 것이 바람직하다. Referring to FIG. 5, the first bonding pad 125 and the substrate 105 exposed by the first via 103 of the second semiconductor chip 100a and the second via 133 of the second adhesive layer 130. A wire bonding process of connecting the electrode terminal 110 formed at the outer portion of the metal wire 140 is performed. In this case, a protrusion-shaped connection terminal 135 may be further formed on the first bonding pad 125 to more easily perform the wire bonding process. The metal wire 140 may include gold (Au). In this case, the metal wire 140 may be in contact with the second bonding pads 101a and 101d disposed at the corners of the first via 103 of the second semiconductor chip 100a.

도 6a 및 도 6b를 참조하면, 제2 반도체 칩(100a)에 형성된 제1 비아(103)를 메우면서 금속 와이어(140)를 고정시키는 패드 기판(145)을 준비한다. 도 6a를 참조하면, 패드 기판(145)에는 중심 부분에 2열로 서로 평행하게 배열되어 있으면서 패드 기판(145)의 표면으로부터 소정 높이만큼 돌출된 돌출부(147)가 배열되어 있다. 돌출부(147)의 제1열 및 제2열 사이의 거리(d2)는 제1 비아(103)가 형성된 위치와 대응되게 형성된다. 이 경우 돌출부(147)의 폭(w)은 제1 비아(103)의 공간을 메울 수 있게 상기 제1 비아(103)의 폭보다 작거나 동일한 크기의 폭을 가지게 형성하는 것이 바람직하다. 한편, 패드 기판(145)에 형성된 돌출부(147)의 상부 및 측면부를 제외한 패드 기판(145)의 나머지 표면 위에는 제3 접착층(150)이 형성된다. 제3 접착층(150)은 패드 기판(145)을 제2 반도체 칩(100a)에 부착시키는 역할을 하며, 접착성이 있는 관통 가능한 재질로 형성하는 것이 바람직하다. 6A and 6B, a pad substrate 145 is prepared to fix the metal wire 140 while filling the first via 103 formed in the second semiconductor chip 100a. Referring to FIG. 6A, protrusions 147 protruding from the surface of the pad substrate 145 by a predetermined height are arranged on the pad substrate 145 in parallel with each other in two rows at a central portion thereof. The distance d2 between the first row and the second row of the protrusion 147 is formed to correspond to the position where the first via 103 is formed. In this case, the width w of the protrusion 147 may be formed to have a width smaller than or equal to the width of the first via 103 so as to fill the space of the first via 103. Meanwhile, a third adhesive layer 150 is formed on the remaining surfaces of the pad substrate 145 except for the upper and side portions of the protrusion 147 formed on the pad substrate 145. The third adhesive layer 150 serves to attach the pad substrate 145 to the second semiconductor chip 100a and is preferably formed of an adhesive penetrating material.

도 7을 참조하면, 패드 기판(145)에 형성된 돌출부(147)가 제1 비아(103)가 형성된 위치와 대응되는 방향으로 향하게 배치한 다음, 수직 방향으로 압력을 가하여 패드 기판(145)을 제2 반도체 칩(100a)에 부착한다. 패드 기판(145)은 돌출부(147)를 제외한 나머지 표면 위에 형성된 제3 접착층(150)을 매개로 제2 반도체 칩(100a)에 부착된다. 여기서 패드 기판(145)에 형성된 제1 비아(103)보다 작거나 동일한 폭을 가지는 돌출부(147)는 제1 비아(103)를 매립한다. 이 경우 도 7에서 제1 비아(103)일부를 확대하여 나타내보인 참조부호'I'를 참조하면, 돌출부(147)는 제1 비아(103)를 매립하면서 제1 비아(103)의 모서리부에 배치된 제2 본딩 패드들(101a, 101d)에 접촉된 금속 와이어(140)를 밀착하여 고정시킨다. 또한 금속 와이어(140)는 패드 기판(145)의 표면 위에 형성된 제3 접착층(150)을 관통하여 고정된다. 돌출부(147)를 이용하여 제1 비아(103)의 공간을 매립함에 따라 금속 와이어(140) 및 제2 반도체 칩(100a)의 제2 본딩 패드들(101a, 101d)은 안정되게 전기적으로 서로 연결할 수 있다. Referring to FIG. 7, the protrusion 147 formed on the pad substrate 145 is disposed in a direction corresponding to the position where the first via 103 is formed, and then the pressure is applied in the vertical direction to remove the pad substrate 145. 2 is attached to the semiconductor chip 100a. The pad substrate 145 is attached to the second semiconductor chip 100a through the third adhesive layer 150 formed on the remaining surface except for the protrusion 147. The protrusion 147 having a width smaller than or equal to the first via 103 formed in the pad substrate 145 fills the first via 103. In this case, referring to reference numeral 'I' in which a portion of the first via 103 is enlarged in FIG. 7, the protrusion 147 fills the edge of the first via 103 while filling the first via 103. The metal wire 140 in contact with the second bonding pads 101a and 101d disposed is closely attached to each other. In addition, the metal wire 140 is fixed through the third adhesive layer 150 formed on the surface of the pad substrate 145. As the space of the first via 103 is filled by using the protrusion 147, the metal wire 140 and the second bonding pads 101a and 101d of the second semiconductor chip 100a are electrically connected to each other stably. Can be.

도 8을 참조하면, 패드 기판(145), 제2 반도체 칩(100a), 제2 반도체 칩(120) 및 금속 와이어(140)를 포함하는 기판(105)의 양 측면의 공간적 영역에는 제2 반도체 칩(100a) 및 제1 반도체 칩(120)들을 외부의 스트레스로부터 보호하기 위해 충진재(155)로 매립한다. 여기서 충진재는 에폭시 몰딩 화합물(Epoxy Molding Compounds)을 포함하여 형성할 수 있다. 그리고 기판(105) 하면에 실장 수단으로서 솔더 볼(solder ball)과 같은 복수 개의 외부 접속 단자(160)를 부착하여 듀얼 다이 패키지를 형성한다. Referring to FIG. 8, a second semiconductor may be formed in spatial regions on both sides of the substrate 105 including the pad substrate 145, the second semiconductor chip 100a, the second semiconductor chip 120, and the metal wire 140. The chip 100a and the first semiconductor chip 120 are embedded with the filler 155 to protect the chip 100a from external stress. Here, the filler may be formed to include epoxy molding compounds. In addition, a plurality of external connection terminals 160 such as solder balls are attached to the lower surface of the substrate 105 to form a dual die package.

본 발명에 따르면, 두 번 이상의 와이어 본딩 공정이 필요한 종래 듀얼 다이 패키지와 달리 한번의 와이어 본딩 공정으로 제1 반도체 칩과 제2 반도체 칩을 전기적으로 연결할 수 있다. 이에 따라 듀얼 다이 패키지를 제조하는데 있어 시간을 감소시킬 수 있고 수율을 향상시킬 수 있다.
According to the present invention, unlike the conventional dual die package requiring two or more wire bonding processes, the first semiconductor chip and the second semiconductor chip may be electrically connected by one wire bonding process. This can reduce time and improve yield in manufacturing dual die packages.

기판: 1 제1 반도체 칩: 5
제2 반도체 칩: 9 본딩 패드: 6, 10
접착층: 4, 8, 11 금속 와이어: 3
패드 기판: 12 충진재: 13
외부 접속 단자: 14Substrate: 1 First semiconductor chip: 5
Second semiconductor chip: 9 bonding pads: 6, 10
Adhesive Layer: 4, 8, 11 Metal Wire: 3
Pad Substrate: 12 Filler: 13
External connection terminal: 14

Claims (10)

전극 단자를 갖는 기판;
상기 기판 상에 부착되면서 제1 본딩 패드를 갖는 제1 반도체 칩;
상기 제1 반도체 칩 상부에 위치하고, 상기 제1 반도체 칩의 제1 본딩 패드를 노출시키는 비아를 포함하고, 상기 비아의 각 모서리에 형성된 제2 본딩 패드를 포함하는 제2 반도체 칩;
상기 기판의 전극 단자와 상기 제1 반도체 칩의 제1 본딩 패드 및 제2 반도체 칩의 제2 본딩 패드를 연결하는 금속 와이어; 및
상기 제2 반도체 칩 상부에 위치하고, 상기 비아를 매립하여 상기 금속 와이어를 고정하는 패드 기판을 포함하는 것을 특징으로 하는 듀얼 다이 패키지.A substrate having electrode terminals;
A first semiconductor chip attached on the substrate and having a first bonding pad;
A second semiconductor chip disposed on the first semiconductor chip, the via including a via exposing a first bonding pad of the first semiconductor chip, and a second bonding pad formed at each corner of the via;
A metal wire connecting the electrode terminal of the substrate to the first bonding pad of the first semiconductor chip and the second bonding pad of the second semiconductor chip; And
And a pad substrate disposed on the second semiconductor chip, the pad substrate filling the via to fix the metal wire. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 기판과 제1 반도체 칩 사이, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치된 제1 접착층을 더 포함하는 듀얼 다이 패키지.The method of claim 1,
And a first adhesive layer disposed between the substrate and the first semiconductor chip and between the first semiconductor chip and the second semiconductor chip. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제2항에 있어서,
상기 제1 접착층은 접착성이 있는 테이프 또는 에폭시를 포함하는 듀얼 다이 패키지.The method of claim 2,
Wherein said first adhesive layer comprises an adhesive tape or epoxy. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 패드 기판 일면에 상기 금속 와이어를 관통하는 제2 접착층을 더 포함하는 듀얼 다이 패키지. The method of claim 1,
And a second adhesive layer penetrating the metal wire on one surface of the pad substrate. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 비아는 상기 제2 반도체 칩의 중심 부분에 2열로 서로 평행하게 뻗어있는 듀얼 다이 패키지.The method of claim 1,
And the vias extending parallel to each other in two rows on a central portion of the second semiconductor chip. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 패드 기판은, 상기 비아와 대응되는 위치에 상기 패드 기판의 일면으로부터 돌출된 측면 및 상부면을 가지는 돌출부를 더 포함하여 형성된 듀얼 다이 패키지.The method of claim 1,
The pad substrate further includes a protrusion having a side surface and an upper surface protruding from one surface of the pad substrate at a position corresponding to the via. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제6항에 있어서,
상기 돌출부는 상기 비아의 폭보다 작거나 동일한 크기의 폭으로 형성된 듀얼 다이 패키지.The method of claim 6,
Wherein the protrusion is formed with a width of a size less than or equal to the width of the via. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 전극 단자는 상기 기판의 양 측면의 외곽부에 형성된 듀얼 다이 패키지.The method of claim 1,
The electrode terminal is formed in the outer die on both sides of the substrate dual die package. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 제1 반도체 칩은 상기 제1 반도체 칩의 제1 본딩 패드 위에 돌기 형상의 연결 단자를 더 포함하여 형성된 듀얼 다이 패키지.The method of claim 1,
The first semiconductor chip may further include a protrusion connecting terminal on the first bonding pad of the first semiconductor chip. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제1항에 있어서,
상기 금속 와이어는 상기 비아의 각 모서리부에 형성된 상기 제2 반도체 칩의 제2 본딩 패드에 접촉하게 연결된 듀얼 다이 패키지.The method of claim 1,
And the metal wire is in contact with a second bonding pad of the second semiconductor chip formed at each corner of the via.
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