KR101110361B1 - PCB and Fabricating Method of the same - Google Patents

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Abstract

본 발명은 인쇄회로기판의 제조공정에 관한 것으로, 캐리어 기판 상에 에칭특성이 다른 제1및 제2 회로패턴층을 형성하는 1단계; 내층회로패턴이 형성된 내층회로기판상의 절연층에 상기 제1및 제2 회로패턴층을 매립하는 2단계; 상기 내층회로패턴과 상기 제1회로패턴층을 연결하는 금속물질이 충진되는 비아홀을 형성하는 3단계; 비아홀의 상부면을 포함하는 인쇄회로기판 표면을 평탄화하는 4단계; 를 포함하여 이루어지는 것을 특징으로 한다.The present invention relates to a manufacturing process of a printed circuit board, comprising: forming a first and a second circuit pattern layer having different etching characteristics on a carrier substrate; Embedding the first and second circuit pattern layers in an insulating layer on the inner circuit board on which the inner circuit pattern is formed; Forming a via hole filled with a metal material connecting the inner circuit pattern and the first circuit pattern layer; Planarizing the surface of the printed circuit board including the top surface of the via hole; Characterized in that comprises a.

본 발명에 따르면, 매립형 인쇄회로기판을 형성하는 제조공정에서, 에칭특성이 다른 2개의 층으로 형성되는 매립패턴을 형성하여 전사방식으로 진행되는 회로형성의 공정의 신뢰성을 향상시킬 수 있는 효과가 있다.According to the present invention, in the manufacturing process of forming a buried printed circuit board, an embedding pattern formed of two layers having different etching characteristics is formed, thereby improving the reliability of the circuit forming process performed by the transfer method. .

캐리어, 전자, 에칭특성 Carrier, Electronics, Etching Characteristics

Description

인쇄회로기판 및 그 제조방법{PCB and Fabricating Method of the same}Printed circuit board and its manufacturing method {PCB and Fabricating Method of the same}

본 발명은 매립형 인쇄회로기판의 제조공정에 관한 것이다.The present invention relates to a manufacturing process of a buried printed circuit board.

최근 반도체 칩의 고밀도화 및 신호전달속도의 고속화에 따라 회로의 미세화 및 높은 전기특성, 고신뢰성, 고기능성 인쇄회로기판 기술이 요구되고 있으며, 이러한 기술요구에 대응하기 위한 기술로, 회로패턴 절연체 속에 묻혀 있는 매립구조의 인쇄회로 기판이 고려되고 있다.Recently, as semiconductor chips have higher density and higher signal transmission speeds, miniaturization of circuits, high electrical characteristics, high reliability, and high performance printed circuit board technologies are required. To cope with such technical requirements, they are buried in circuit pattern insulators Printed circuit boards with embedded structures are contemplated.

종래의 인쇄 회로기판은 회로를 형성하는 방법에 있어서, 동박을 포함하는 절연 부재 상에 감광성 물질을 도포한 후, 노광, 현상을 통해 감광성 물질의 패턴을 형성하고 에칭을 통해 회로를 형성하는 subtractive방법과 더 미세한 회로를 형성하기 위한 방법으로 얇은 동박을 포함한 절연 부재나 절연 부재에 무전해 동 도금을 형성하고 상기 방법과 동일하게 광 감성물질의 패턴을 형성한 후, 도금함으로써 회로를 형성하는 Modified Semi-additive이나 Semi-additive 방식이 대표적이다. 더 나아가 미세회로의 형성과 신뢰성을 보장하기 위해서 여러 패턴 방식들이 고려되고 있으며 잉크젯, 전사방식, 레이저방식 등이 있다The conventional printed circuit board is a subtractive method of forming a circuit in which a photosensitive material is coated on an insulating member including copper foil, and then a pattern of the photosensitive material is formed through exposure and development and a circuit is formed through etching. Modified Semi which forms a circuit by forming electroless copper plating on an insulating member or an insulating member including a thin copper foil and forming a pattern of a photosensitive material in the same manner as the method described above, and then forming a finer circuit. -additive or semi-additive method is typical. Furthermore, in order to guarantee the formation and reliability of microcircuits, various pattern methods are considered, and there are inkjet, transfer, and laser methods.

이 중 전사방식은 별도의 캐리어와 결합된 동판에 회로 패턴을 형성하고 절 연 부재에 압착한 후, 캐리어를 제거함으로써 전연 부재 내에 회로패턴을 형성하는 방식이다. 구체적으로 도 1a 내지 도 1b를 참조하여 이 공정을 설명하면 다음과 같다.Among them, the transfer method is a method of forming a circuit pattern on the copper plate coupled to a separate carrier, pressing the insulation member, and then removing the carrier to form a circuit pattern in the leading edge member. Specifically, this process will be described with reference to FIGS. 1A to 1B.

(a) 캐리어(12) 상에 금속층(10)을 형성하고, 금속층 상에 패터닝을 통해 회로패턴(11)을 형성한다. (b) 이후, 내부회로(30)이 베이스 기판(B)에 형성된 절연층(20)에 상술한 회로패턴(11)을 프레스 가압을 통해 매립한다. (c) 이후, 캐리어를 제거하고, 상기 금속층(10)의 일 영역을 에칭하여 비아 윈도우(W)를 형성한다. (d) 그리고 상기 윈도우(W)의 하부를 가공하여 비아홀(40)을 형성하고, (e) 비아홀 상에 시드층(50)을 형성하고, 상기 비아홀의 상부를 제외한 영역에 감광성 물질층(50)을 도포한 후, (f) 비아홀 내부를 Cu 등의 금속물질로 충진한 후, (g) 상기 감광성 물질층(50)을 제거한다. (h) 그리고 시드층(50) 제거하는 공정으로 수행된다.(a) A metal layer 10 is formed on the carrier 12, and a circuit pattern 11 is formed on the metal layer through patterning. Subsequently, the internal circuit 30 embeds the above-described circuit pattern 11 in the insulating layer 20 formed on the base substrate B through pressurization. (c) Thereafter, the carrier is removed and one region of the metal layer 10 is etched to form a via window W. (d) process a lower portion of the window W to form a via hole 40, (e) a seed layer 50 formed on the via hole, and a photosensitive material layer 50 in an area except the upper portion of the via hole. ), And then (f) the via hole is filled with a metal material such as Cu, and then (g) the photosensitive material layer 50 is removed. (h) and removing the seed layer 50.

그러나 이상과 같은 제조공정은 요구되는 단위 공정이 많아 제조시간이 길어지며, 이에 따른 불량요인이 더욱 증가하여 제조비용의 증가하는 문제가 발생하게 된다. However, the manufacturing process as described above has a large number of unit processes required, the manufacturing time is long, and this causes a problem of increasing the manufacturing cost by increasing the bad factors.

특히, 일련의 공정을 보면, (f~g) 감광물질(Photoresist; 60)로 비아홀(40) 이외의 부분은 마스킹(Masking)을 하고 비아(Via)를 도금을 통해 충진(Filling)을 한다. 이 경우 (g) 단계에서처럼, 도금은 절연층(20)의 상부보다 높게(Over Cu)형성 되도록 충분히 도금을 하고, 그 후 공정에서 주로 화학적인 에칭을 통해서 평탄화 적업을 진행하게 된다. 그러나 이러한 평탄화 과정에서, 시드층(50)과 비아상 부의 오버층(over Cu)를 제거하는 평탄화 과정에서 회로 부분(11)까지 에칭되어 회로가 손상되어 불량제품으로 이어질 확률이 매우 높아지는 문제가 발생하게 된다.Particularly, in a series of processes, portions other than the via hole 40 are masked with (f ~ g) photoresist 60, and the via is filled through plating. In this case, as in step (g), the plating is sufficiently plated so as to be formed higher than the upper portion of the insulating layer 20 (Over Cu), and then the planarization operation is mainly performed through chemical etching in the process. In this planarization process, however, the planarization process of removing the seed layer 50 and the over layer of the via layer is etched up to the circuit part 11, resulting in a high probability of damaging the circuit and leading to a defective product. Done.

본 발명은 상술한 과제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 매립형 인쇄회로기판을 형성하는 제조공정에서, 에칭특성이 다른 2개의 층으로 형성되는 매립패턴을 형성하여 전사방식으로 진행되는 회로형성의 공정의 신뢰성을 향상시킬 수 있는 제조공정 및 이에 따른 인쇄회로기판을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to form a buried pattern formed by two layers having different etching characteristics in a manufacturing process of forming a buried printed circuit board, which is performed by a transfer method. The present invention provides a manufacturing process and a printed circuit board which can improve reliability of a circuit forming process.

본 발명은 상술한 과제를 해결하기 위한 구성으로서, 캐리어 기판상에 에칭특성이 다른 제1및 제2 회로패턴층을 형성하는 1단계; 내층회로패턴이 형성된 내층회로기판 상의 절연층에 상기 제1및 제2 회로패턴층을 매립하는 2단계; 상기 내층회로패턴과 상기 제1회로패턴층을 연결하는 금속물질이 충진되는 비아홀을 형성하는 3단계; 비아홀의 상부면을 포함하는 인쇄회로기판 표면을 평탄화하는 4단계; 를 포함하는 인쇄회로기판의 제조방법을 제공할 수 있도록 한다.The present invention provides a configuration for solving the above problems, comprising: forming a first and a second circuit pattern layer having different etching characteristics on a carrier substrate; Embedding the first and second circuit pattern layers in an insulating layer on the inner circuit board on which the inner circuit pattern is formed; Forming a via hole filled with a metal material connecting the inner circuit pattern and the first circuit pattern layer; Planarizing the surface of the printed circuit board including the top surface of the via hole; To provide a method of manufacturing a printed circuit board comprising a.

또한, 상술한 제조공정에서 상기 1단계의 상기 제1회로패턴층은 Au, Ni, Pd 중 어느 하나로 이루어질 수 있도록 하며, 상기 1단계의 상기 제2회로패턴층은 Cu 또는 Ag로 이루어지는 것이 바람직하다.In addition, in the above-described manufacturing process, the first circuit pattern layer of the first step may be made of any one of Au, Ni, and Pd, and the second circuit pattern layer of the first step is preferably made of Cu or Ag. .

본 발명에 따른 제조공정에서의 상기 2단계는, 상기 제1 및 제2회로패턴층을 상기 절연층에 매립하고, 캐리어기판을 제거하는 단계로 구성할 수 있다.In the manufacturing process according to the present invention, the second step may include a step of embedding the first and second circuit pattern layers in the insulating layer and removing the carrier substrate.

또한, 상술한 상기 제1 및 제2회로패턴층을 상기 절연층에 매립은, 열과 압력을 동시에 가하는 프레스방식, 초음파 프레스 방식, 온열레이저(Thermal Laser) 를 이용하는 프레스 방식 중 어느 하나를 이용할 수 있다.In addition, the above-described first and second circuit pattern layers may be embedded in the insulating layer using any one of a press method for simultaneously applying heat and pressure, an ultrasonic press method, and a press method using a thermal laser. .

본 발명에 따른 제조공정에서의 상기 3단계는, a 1) 내층회로패턴의 노출되도록 비아홀을 가공하는 단계; a 2) 상기 비아홀과 절연층의 표면에 시드층을 형성하는 단계; a 3) 상기 비아홀을 금속물질로 충진하는 단계; 를 포함하는 인쇄회로기판의 제조방법을 제공할 수 있다.In the manufacturing process according to the present invention, the three steps may include: a 1) processing the via holes to expose the inner circuit patterns; a 2) forming a seed layer on a surface of the via hole and the insulating layer; a 3) filling the via hole with a metal material; It can provide a method of manufacturing a printed circuit board comprising a.

또한, 이 경우 상기 a 2) 단계는, 상기 시드층을 Cu, Au, Ni, Pd, In, Ti, Sn 중 하나 이상을 포함하는 금속층 또는 전도성을 띠는 전도성 고분자로 구성할 수 있다.In this case, step a2) may include the seed layer as a metal layer or conductive conductive polymer including at least one of Cu, Au, Ni, Pd, In, Ti, and Sn.

아울러 상기 a 3) 단계는, 상기 비아홀의 상부 면을 제외한 영역에 감광물질층을 형성하고, 상기 비아홀 내부에만 금속물질을 충진하는 단계로 형성할 수 있다. 또한, 이 경우 금속물질은 Cu, Ag, Sn, Au, Ni, Pd 중 하나 이상의 금속물질을 무전해 도금, 전해도금, 스크린인쇄(screen printing), 스퍼터링(suppering), 증발법(evaporation), 잉크젯팅, 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용하여 충진할 수 있다.In addition, the step a3) may be formed by forming a photosensitive material layer in an area except the upper surface of the via hole and filling a metal material only in the via hole. In this case, the metal material may be electroless plating, electroplating, screen printing, sputtering, evaporation, or ink jet of at least one metal material among Cu, Ag, Sn, Au, Ni, and Pd. Filling may be carried out using any one or a combination thereof.

또한, 본 발명에 따른 제조공정의 상기 4단계는, 물리적 또는 화학적 에칭방법을 통해, 상기 제1회로패턴층의 노출될 때까지 에칭을 수행하는 단계로 구성할 수 있다.In addition, the four steps of the manufacturing process according to the present invention may be configured to perform etching until the first circuit pattern layer is exposed through a physical or chemical etching method.

상술한 제조공정에 따라 아래와 같은 인쇄회로기판을 제조할 수 있게 된다.According to the above-described manufacturing process it is possible to manufacture the following printed circuit board.

구체적으로는, 내층회로패턴 상에 형성되는 적어도 1 이상의 비아홀; 상기 비아홀로 상기 내층회로패턴과 연결되는 매립형 제1 및 제2회로패턴; 상기 내층회로패턴 및 제1 및 2회로패턴을 수용하는 절연층;을 포함하되, 상기 제1 및 제2회로패턴은 에칭특성이 다른 물질로 형성되는 것을 특징으로 한다.Specifically, at least one via hole formed on the inner circuit pattern; Buried first and second circuit patterns connected to the inner circuit patterns through the via holes; And an insulating layer accommodating the inner circuit patterns and the first and second circuit patterns, wherein the first and second circuit patterns are formed of a material having different etching characteristics.

특히, 상기 제1회로패턴은 Au, Ni, Pd 중 어느 하나로 이루어지며, 상기 제2회로패턴은 Cu 또는 Ag로 이루어질 수 있다. 아울러, 상기 비아홀 충진물질은 Cu, Ag, Sn, Au, Ni, Pd 중 어느 하나로 구성될 수 있음은 상술한 바와 같다.In particular, the first circuit pattern may be made of any one of Au, Ni, and Pd, and the second circuit pattern may be made of Cu or Ag. In addition, the via hole filling material may be formed of any one of Cu, Ag, Sn, Au, Ni, and Pd, as described above.

본 발명에 따르면, 매립형 인쇄회로기판을 형성하는 제조공정에서, 에칭특성이 다른 2개의 층으로 형성되는 매립패턴을 형성하여 전사방식으로 진행되는 회로형성의 공정의 신뢰성을 향상시킬 수 있는 효과가 있다.According to the present invention, in the manufacturing process of forming a buried printed circuit board, an embedding pattern formed of two layers having different etching characteristics is formed, thereby improving the reliability of the circuit forming process performed by the transfer method. .

구체적으로는 층간 연결을 위한 비아홀 가공 및 금속물질의 충진 후 공정으로 오버-플레이팅(over-palting)된 금속층을 제거하기 위하여 수행되는 에칭 공정에서 회로 상부에 형성된 제1금속층은 반응하지 않고, 제2금속층에만 화학적 반응을 함으로써, 회로에는 영향을 주지 않고, 오버-플레이팅 된 비아홀의 충진물질의 상부 및 시드 금속만을 제거하게 되어 회로불량을 막을 수 있게 된다.Specifically, the first metal layer formed on the circuit does not react in the etching process performed to remove the over-palting metal layer in the via hole processing for the interlayer connection and the post-filling of the metal material. By chemically reacting only the bimetallic layer, only the top and seed metals of the filler material of the over-plated via hole are removed without affecting the circuit, thereby preventing a circuit defect.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상 기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation according to the present invention. In the description with reference to the accompanying drawings, the same components are given the same reference numerals regardless of the reference numerals, and duplicate description thereof will be omitted. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

도 2a 내지 도 2c는 본 발명에 따른 인쇄회로기판의 제조공정에 대한 개략적인 제조 순서도 및 공정도이다.2A to 2C are schematic manufacturing flowcharts and process diagrams of a manufacturing process of a printed circuit board according to the present invention.

본 발명에 따른 인쇄회로기판의 제조공정은 크게 캐리어기판상에 에칭특성이 다른 제1및 제2 회로패턴층을 형성하는 1단계와 내층회로패턴이 형성된 내층회로기판 상의 절연층에 상기 제1및 제2 회로패턴층을 매립하는 2단계, 그리고 상기 내층회로패턴과 상기 제1회로패턴층을 연결하는 금속물질이 충진되는 비아홀을 형성하는 3단계 및 비아홀의 상부면을 포함하는 인쇄회로기판 표면을 평탄화하는 4단계를 포함하여 이루어진다.In the process of manufacturing a printed circuit board according to the present invention, a first step of forming first and second circuit pattern layers having different etching characteristics on a carrier substrate, and an insulating layer on an inner circuit board on which an inner circuit pattern is formed are formed. A second surface of the second circuit pattern layer; and a third step of forming a via hole filled with a metal material connecting the inner circuit pattern and the first circuit pattern layer; and a surface of the printed circuit board including the upper surface of the via hole. It comprises four steps of planarization.

구체적으로는, 상기 1단계는 다음과 같은 세부단계로 형성될 수 있다.Specifically, the first step may be formed in the following detailed steps.

우선, S 1~S 2단계로서, 본 발명에 따른 캐리어 기판(111)상에 제1회로패턴층(112)와 제2회로패턴층(113)을 형성한다. 이 경우 상기 제1 및 제2회로패턴층은 각각 동일한 에칭액에 에칭특성이 상이한 층으로 형성됨이 바람직하다. 특히, 이러한 에칭특성이 다른 물질 구성의 일 실시예로서는, 상기 제1회로패턴층(112)은 Au, Ni, Pd 중 어느 하나로 이루어질 수 있으며, 나아가 상기 제2회로패턴층은 Cu 또는 Ag로 형성할 수 있다.First, as a step S 1 to S 2, the first circuit pattern layer 112 and the second circuit pattern layer 113 are formed on the carrier substrate 111 according to the present invention. In this case, the first and second circuit pattern layers are preferably formed of layers having different etching characteristics in the same etching solution. In particular, the first circuit pattern layer 112 may be formed of any one of Au, Ni, and Pd, and the second circuit pattern layer may be formed of Cu or Ag. Can be.

다음으로, 베이스 절연기판(B) 상에 내부회로(130)이 형성된 내부회로기판의 상부 면에 형성된 절연층(120)에 상술한 제1 및 제2회로패턴이 형성된 캐리어 기판을 매립한다(S 3단계).Next, the carrier substrate having the above-described first and second circuit patterns is embedded in the insulating layer 120 formed on the upper surface of the internal circuit board on which the internal circuit 130 is formed on the base insulating substrate B (S). Step 3).

이러한 매립공정은 열과 압력을 동시에 가하는 프레스방식, 초음파 프레스 방식, 온열레이저(Thermal Laser)를 이용하는 프레스 방식 중 어느 하나를 이용할 수 있으며, 특히 상기 제1 및 제2회로패턴은 절연층의 표면 이하로 매립되도록 함이 바람직하다.The buried process may use any one of a press method that simultaneously applies heat and pressure, an ultrasonic press method, and a press method using a thermal laser, and particularly, the first and second circuit patterns may be below the surface of the insulating layer. It is desirable to allow it to be buried.

이후, S 4단계로 상기 캐리어기판(111)을 에칭하여 제거한다.Thereafter, the carrier substrate 111 is etched and removed in step S4.

그리고 레이저 가공 등을 통해 상기 절연층(120)을 가공하여 상기 내부회로(130)의 표면이 노출되도록 비아홀(140)을 가공한다(S 5단계).Then, the insulating layer 120 is processed by laser processing, and the via hole 140 is processed to expose the surface of the internal circuit 130 (step S5).

그 후, S 6단계로 상기 비아홀의 표면과 상기 절연층(120)의 표면상에 금속시드층(150)을 형성한다. 상기 금속시드층의 재질은 Cu, Au, Ni, Pd, In, Ti, Sn 중 어느 하나 또는 둘 이상의 물질 또는 전도성을 띄는 고분자물질을 이용할 수 있다. Thereafter, in step S6, the metal seed layer 150 is formed on the surface of the via hole and the surface of the insulating layer 120. As the material of the metal seed layer, any one or two or more materials of Cu, Au, Ni, Pd, In, Ti, Sn, or a conductive polymer may be used.

상기 전도성 고분자 물질은 여기서 상기 전도성 고분자물질은 상기 전도성 고분자는 폴리아세틸렌, 폴리피롤, 폴리티오펜, 폴리(3-알킬티오펜), 폴리페닐렌설파이드, 폴리페닐렌비닐렌, 폴리티에닐렌비닐렌, 폴리페닐렌, 폴리이소티아나프탈렌, 폴리아줄렌, 폴리퓨란 및 폴리아닐린으로 이루어진 군으로부터 선택되는 적어도 하나인 것이 바람직하다. 형성방법으로는 전도성 고분자의 단량체를 함유하는 용액과 산화중합제 용액을 이용하여 전도성 고분자층을 형성시킬 수 있다. 즉, 일례로 전도성 고분자 단량체로는 상기 전도성 고분자의 단량체로는 아세틸렌치환체(acetylene), 피롤(pyrrole), 티오펜(thiophene), 3-알킬티오펜(3-alkylthiophene), 페닐렌설파이드(phenylene sulfide), 페닐렌비닐렌(phenylene), 티에닐렌비닐렌(thienylenevinylene), 페닐렌(phenylene), 이소티아나프텐(isothianaphthene), 아줄렌(azulene), 퓨란(furan), 아닐린(aniline) 및 이들의 유도체 중 어느 하나를 선택하여 사용할 수 있다. 상기 전도성 고분자의 단량체 용액에는 선택적으로 유기실란계 커플링제를 더욱 첨가하여 사용할 수 있다.Wherein the conductive polymer is wherein the conductive polymer is polyacetylene, polypyrrole, polythiophene, poly (3-alkylthiophene), polyphenylenesulfide, polyphenylenevinylene, polythienylenevinylene, It is preferably at least one selected from the group consisting of polyphenylene, polyisothianaphthalene, polyazulene, polyfuran and polyaniline. As the formation method, the conductive polymer layer may be formed using a solution containing a monomer of the conductive polymer and an oxidizing polymer solution. That is, for example, as the conductive polymer monomer, as the monomer of the conductive polymer, acetylene, pyrrole, thiophene, 3-alkylthiophene, 3-alkylthiophene, phenylene sulfide ), Phenylene, phenylene, thienylenevinylene, phenylene, isotianaphthene, azulene, furan, aniline and their Any one of the derivatives may be selected and used. An organosilane coupling agent may be optionally further added to the monomer solution of the conductive polymer.

이후 비아홀 내부를 충진하는 공정이 수행된다. (S 7~S 8단계).Thereafter, a process of filling the inside of the via hole is performed. (S7 ~ S8 steps).

구체적으로는, 우선 상기 금속시드층(150)이 형성된 절연층의 표면상에 감광물질(160)을 도포하고 패터닝하여, 비아홀 상부 개구 부분을 제외한 영역을 레지스트 패턴으로 도포한 후, 비아홀 내부를 금속물질로 충진하는 공정이 이루어진다.Specifically, first, by applying and patterning the photosensitive material 160 on the surface of the insulating layer on which the metal seed layer 150 is formed, a region other than the upper opening of the via hole is applied in a resist pattern, and then the inside of the via hole is metal The process of filling with the material takes place.

상기 금속물질(170)의 충진 공정은 Cu, Ag, Sn, Au, Ni, Pd 중 하나 이상의 금속물질을 무전해 도금, 전해도금, 스크린인쇄(screen printing), 스퍼터링(suppering), 증발법(evaporation), 잉크젯팅, 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용하여 충진할 수 있다.Filling process of the metal material 170 is electroless plating, electroplating, screen printing, sputtering, evaporation of at least one metal material of Cu, Ag, Sn, Au, Ni, Pd ), Ink jetting, or dispensing, or a combination thereof.

이 경우, 상기 금속물질(170)의 상부표면(171)은 도금 방식으로 충진하는 경우, 일반적으로 오버-플레이팅(over-plating)이 되게 된다.In this case, when the upper surface 171 of the metal material 170 is filled by the plating method, the upper surface 171 is generally over-plating.

따라서, 감광물질층(160)을 제거하고 난 후(S 9단계), 에칭 또는 연마 공정을 통해, 상술한 금속 시드층(150)과 금속물질(170)의 상부표면(171)을 평탄화하는 공정이 더 포함될 수 있다(S 10단계). 이러한 평탄화 공정은 오퍼플레이트 된 비아홀의 상부면 또는 금속 시드층을 식각하는 공정이며, 이는 물리적 또는 화학적 에칭방법을 통해, 상기 제1회로패턴층(112)의 노출될 때까지 수행됨이 바람직하다.Therefore, after removing the photosensitive material layer 160 (step S9), the above-described metal seed layer 150 and the upper surface 171 of the metal material 170 are planarized through an etching or polishing process. This may be further included (S 10 step). The planarization process is a process of etching the top surface of the plated via hole or the metal seed layer, which is preferably performed until the first circuit pattern layer 112 is exposed through a physical or chemical etching method.

상술한 상기 S 6단계 이후 상기 비아홀에 금속물질을 충진하는 공정의 다른 실시예로 구성될 수 있다. 즉, S 6단계에서의 금속 시드층(150)의 형성 이후에, 감광물질을 통한 패터닝 공정 없이, 바로 금속물질의 충진을 수행하게 된다. 충진 방식은 상술한 공정과 동일하다. 이후, 충진 이후 절연층의 표면에 오버된 물질층나, 상기 금속시드층은 물리적, 화학적 에칭 방식에 의해 제거된다. 이러한 에칭 방식은 버핑(Buffing), 폴리싱(Polishing), 에칭(Etching) 등의 방법이 적용될 수 있다.After the step S 6 described above, the via hole may be configured as another embodiment of the process of filling a metal material. That is, after the formation of the metal seed layer 150 in step S6, the metal material is filled directly without the patterning process through the photosensitive material. The filling method is the same as the above-described process. Subsequently, the material layer overlying the surface of the insulating layer after filling or the metal seed layer is removed by a physical and chemical etching method. Such an etching method may be a method such as buffing, polishing, etching, or the like.

상술한 제조공정에 따라, 다음과 같은 인쇄회로기판이 제조될 수 있다.According to the above-described manufacturing process, the following printed circuit board can be manufactured.

구체적으로는, 도 2c의 S 10단계의 도면을 참조하여 보면, 본 발명에 따른 인쇄회로기판은 내층회로패턴(130) 상에 형성되는 적어도 1 이상의 비아홀(140)과 상기 비아홀에 충진되는 금속물질(170), 그리고 상기 비아홀을 매개로 상기 내층회로패턴(130)과 연결되는 매립형 제1 및 제2회로패턴(112,113), 상기 내층회로패턴 및 제1 및 2 회로패턴을 수용하는 절연층(120)을 포함하여 구성될 수 있다.Specifically, referring to the drawing of step S 10 of FIG. 2C, the printed circuit board according to the present invention includes at least one via hole 140 formed on the inner circuit pattern 130 and a metal material filled in the via hole. 170, and the buried first and second circuit patterns 112 and 113 connected to the inner circuit patterns 130 through the via holes, and the insulating layer 120 accommodating the inner circuit patterns and the first and second circuit patterns. It may be configured to include).

특히, 상술한 구조에서의 상기 제1 및 제2회로패턴은 에칭특성이 다른 물질로 형성된다. 특히, 이러한 에칭특성이 다른 물질 구성의 일 실시예로서는, 상기 제1회로패턴(112)은 Au, Ni, Pd 중 어느 하나로 이루어질 수 있으며, 나아가 상기 제2회로패턴층 Cu 또는 Ag로 형성할 수 있다. 이러한 구조는 시드층의 에칭 공정에서 회로가 손상되는 불량문제를 근본적으로 해소할 수 있어, 제품의 신뢰도를 향상시키고, 제조공정의 효율성 및 생산성을 향상시킬 수 있는 장점이 구현된다.In particular, the first and second circuit patterns in the above-described structure are formed of materials having different etching characteristics. In particular, the first circuit pattern 112 may be formed of any one of Au, Ni, and Pd, and may be formed of the second circuit pattern layer Cu or Ag. . Such a structure can fundamentally solve the defect problem that damages the circuit in the seed layer etching process, thereby improving the reliability of the product and improving the efficiency and productivity of the manufacturing process.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설 명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the detailed description of the present invention as described above, specific embodiments have been described. However, various modifications are possible within the scope of the present invention. The technical idea of the present invention should not be limited to the embodiments of the present invention but should be determined by the equivalents of the claims and the claims.

도 1은 종래의 매립형 인쇄회로기판의 제조공정 중 전사방식을 이용하는 공정을 도시한 공정도이다.1 is a process chart showing a process using a transfer method of a conventional buried printed circuit board manufacturing process.

도 2a 내지 도 2c는 본 발명에 따른 인쇄회로기판의 제조순서도 및 공정도를 도시한 것이다.2A to 2C show a manufacturing flowchart and process diagram of a printed circuit board according to the present invention.

Claims (14)

캐리어기판상에 에칭특성이 서로 다른 제1 및 제2 회로패턴층을 형성하는 1단계;Forming a first and a second circuit pattern layer having different etching characteristics on a carrier substrate; 내층회로패턴이 형성된 내층회로기판 상의 절연층에 상기 제1및 제2 회로패턴층을 매립하는 2단계;Embedding the first and second circuit pattern layers in an insulating layer on the inner circuit board on which the inner circuit pattern is formed; 상기 내층회로패턴과 상기 제1회로패턴층을 연결하는 비아홀을 형성하는 3단계;Forming a via hole connecting the inner circuit pattern and the first circuit pattern layer; 상기 비아홀과 절연층의 표면에 시드층을 형성하고, 상기 비아홀을 금속물질로 충진하는 4단계;Forming a seed layer on a surface of the via hole and the insulating layer, and filling the via hole with a metal material; 상기 시드층을 제거하여 비아홀의 상부면을 포함하는 인쇄회로기판 표면을 평탄화하는 5단계;Removing the seed layer to planarize the surface of the printed circuit board including the top surface of the via hole; 를 포함하는 인쇄회로기판의 제조방법.Method of manufacturing a printed circuit board comprising a. 청구항 1에 있어서,The method according to claim 1, 상기 1단계의 상기 제1회로패턴층은 Au, Ni, Pd 중 어느 하나로 이루어지는 것을 특징으로 하는 인쇄회로기판의 제조방법.The first circuit pattern layer of the first step is a manufacturing method of a printed circuit board, characterized in that made of any one of Au, Ni, Pd. 청구항 2에 있어서,The method according to claim 2, 상기 1단계의 상기 제2회로패턴층은 Cu 또는 Ag로 이루어지는 것을 특징으로 하는 인쇄회로기판의 제조방법.The second circuit pattern layer of the first step is a manufacturing method of a printed circuit board, characterized in that made of Cu or Ag. 청구항 2 또는 3에 있어서,The method according to claim 2 or 3, 상기 2단계는,The second step, 상기 제1 및 제2회로패턴층을 상기 절연층에 매립하고, 캐리어기판을 제거하는 단계인 것을 특징으로 하는 인쇄회로기판의 제조방법.And embedding the first and second circuit pattern layers in the insulating layer and removing the carrier substrate. 청구항 4에 있어서,The method according to claim 4, 상기 제1 및 제2회로패턴층을 상기 절연층에 매립은,Embedding the first and second circuit pattern layers in the insulating layer; 열과 압력을 동시에 가하는 프레스방식, 초음파 프레스 방식, Thermal Laser를 이용하는 프레스 방식 중 어느 하나를 이용하는 것을 특징으로 하는 인쇄회로기판의 제조방법.A method of manufacturing a printed circuit board comprising any one of a press method, an ultrasonic press method, and a press method using a thermal laser simultaneously applying heat and pressure. 삭제delete 청구항 1에 있어서,The method according to claim 1, 상기 시드층은 Cu, Au, Ni, Pd, In, Ti, Sn 중 하나 이상을 포함하는 금속층 또는 전도성을 띠는 전도성 고분자로 형성되는 것을 특징으로 하는 인쇄회로기판의 제조방법.The seed layer is a method of manufacturing a printed circuit board, characterized in that the metal layer containing at least one of Cu, Au, Ni, Pd, In, Ti, Sn or conductive conductive polymers. 청구항 1에 있어서,The method according to claim 1, 상기 4 단계는,The four steps, 상기 비아홀의 상부 면을 제외한 영역에 감광물질층을 형성하고,Forming a photosensitive material layer on an area except the upper surface of the via hole, 상기 비아홀 내부에만 금속물질을 충진하는 단계인 것을 인쇄회로기판의 제조방법.The method of manufacturing a printed circuit board to fill the metal material only in the via hole. 청구항 1에 있어서,The method according to claim 1, 상기 4 단계는,The four steps, Cu, Ag, Sn, Au, Ni, Pd 중 하나 이상의 금속물질을 무전해 도금, 전해도금, 스크린인쇄(screen printing), 스퍼터링(suppering), 증발법(evaporation), 잉크젯팅, 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용하여 충진하는 단계인 것을 특징으로 하는 인쇄회로기판의 제조방법.At least one of Cu, Ag, Sn, Au, Ni, and Pd may be electroless plated, electroplated, screen printing, sputtering, evaporation, inkjetting or dispensing. Or a step of filling using a combination thereof. 청구항 1에 있어서,The method according to claim 1, 상기 5 단계는,The five steps, 물리적 또는 화학적 에칭방법을 통해, 상기 제1회로패턴층의 노출될 때까지 에칭을 수행하는 단계인 것을 특징으로 하는 인쇄회로기판의 제조방법.And performing etching until the first circuit pattern layer is exposed through a physical or chemical etching method. 내층회로패턴이 형성된 내층회로기판 상에 형성된 절연층;An insulating layer formed on the inner circuit board on which the inner circuit pattern is formed; 상기 절연층에 매립되며, 에칭특성이 서로 다른 제1 및 제2 회로패턴층;First and second circuit pattern layers embedded in the insulating layer and having different etching characteristics; 상기 절연층에 형성되며, 상기 내층회로패턴과 상기 제1회로패턴층을 연결하기 위해 금속물질로 충진되는 적어도 1 이상의 비아홀;At least one via hole formed in the insulating layer and filled with a metal material to connect the inner circuit pattern and the first circuit pattern layer; 을 포함하는, 청구항 1의 인쇄회로기판의 제조방법에 의해 제조되는 것을 특징으로 하는 인쇄회로기판.Printed circuit board, characterized in that it is manufactured by the method of manufacturing a printed circuit board of claim 1. 청구항 11에 있어서,The method of claim 11, 상기 제1회로패턴은 Au, Ni, Pd 중 어느 하나로 이루어지는 것을 특징으로 하는 인쇄회로기판.The first circuit pattern is made of any one of Au, Ni, Pd. 청구항 11 또는 12에 있어서,The method according to claim 11 or 12, 상기 제2회로패턴은 Cu 또는 Ag로 이루어지는 것을 특징으로 하는 인쇄회로기판.The second circuit pattern is a printed circuit board, characterized in that made of Cu or Ag. 청구항 13에 있어서,14. The method of claim 13, 상기 비아홀 충진물질은 Cu, Ag, Sn, Au, Ni, Pd 중 어느 하나로 구성되는 것을 특징으로 하는 인쇄회로기판.The via hole filling material is Cu, Ag, Sn, Au, Ni, Pd printed circuit board, characterized in that composed of any one.
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