KR101109579B1 - 엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
광 다이오드의 신뢰성을 향상시킬 수 있는 엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법이 개시된다. 엑스레이 검출기용 박막 트랜지스터 기판은 게이트 라인, 데이터 라인, 박막 트랜지스터, 광 다이오드, 보호막 및 바이어스 라인을 포함한다. 데이터 라인은 게이트 절연막을 사이에 두고 게이트 라인과 교차되게 형성된다. 박막 트랜지스터는 게이트 라인과 데이터 라인에 둘러싸인 화소 영역에 형성되어 게이트 라인 및 데이터 라인과 연결된다. 광 다이오드는 박막 트랜지스터와 연결되어 화소 영역에 형성되며, 미세결정질 실리콘으로 형성된다. 보호막은 박막 트랜지스터 및 광 다이오드를 덮는다. 바이어스 라인은 보호막 상에 형성되며, 광 다이오드와 전기적으로 연결된다. 이와 같이, 광 다이오드에 형성되는 진성 실리콘층을 미세결정질 실리콘으로 형성함으로써, 소자 열화에 따른 라이프 타임(life time)의 감소를 방지하고 광 다이오드의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 엑스레이(X-ray) 검출기용 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 엑스레이로 피사체를 찍은 영상을 검출하기 위해 사용되는 엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
종래 의학용으로 널리 사용되고 있는 진단용 엑스레이 검사 방법은 엑스레이 감지 필름을 사용하여 촬영하고, 그 결과를 알기 위해 소정의 필름 인화 시간을 거쳐야 했다. 그러나, 근래에 들어서 반도체 기술의 발전에 힘입어 박막 트랜지스터를 이용한 디지털 엑스레이 검출기가 개발되었다.
이러한 디지털 엑스레이 검출기는 박막 트랜지스터 어레이 기판을 구비하며, 박막 트랜지스터 어레이 기판에는 복수의 박막 트랜지스터와 광 다이오드(photo diode)가 매트릭스 형상으로 배열되어 있다.
광 다이오드는 반도체층과 이 반도체층의 양단에 전압을 인가하기 위한 두 전극을 포함하며, 상기 반도체층은 P형의 불순물을 포함하는 P형 반도체층, 불순물을 함유하지 않는 진성 반도체층 및 N형의 불순물을 포함하는 N형 반도체층을 포함한다.
이러한 박막 트랜지스터 어레이 기판을 갖는 엑스레이 검출기는 외부로부터 조사되는 엑스레이에 광량에 대응하여 광 다이오드에서 전기적 신호를 변화시킴으로써, 각 화소에 대응하는 이미지를 생성한다.
이러한 박막 트랜지스터 어레이 기판을 갖는 엑스레이 검출기의 특성 향상을 위해 고려되는 핵심인자는 광 다이오드의 광전변환 효율이다. 광 다이오드의 진성 반도체층은 통상 비정질(amorphous) 실리콘으로 형성이 되는데, 비정질 실리콘은 결정 상태가 불안정하고 열적 특성에 열악하여 장시간 사용시 발생되는 열에 의하여 특성이 열화되어 광전변환 효율이 떨어지는 문제점이 있다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 광 다이오드의 신뢰성을 향상시킬 수 있는 엑스레이 검출기용 박막 트랜지스터 기판을 제공한다.
또한, 본 발명은 상기한 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법을 제공한다.
본 발명의 일 특징에 따른 엑스레이 검출기용 박막 트랜지스터 기판은 게이트 라인, 데이터 라인, 박막 트랜지스터, 광 다이오드, 보호막 및 바이어스 라인을 포함한다. 상기 데이터 라인은 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차되게 형성된다. 상기 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인에 둘러싸인 화소 영역에 형성되어 상기 게이트 라인 및 상기 데이터 라인과 연결된다. 상기 광 다이오드는 상기 박막 트랜지스터와 연결되어 상기 화소 영역에 형성되며, 미세결정질 실리콘으로 형성된다. 상기 보호막은 상기 박막 트랜지스터 및 상기 광 다이오드를 덮는다. 상기 바이어스 라인은 상기 보호막 상에 형성되며, 상기 광 다이오드와 전기적으로 연결된다.
상기 광 다이오드는 상기 박막 트랜지스터와 전기적으로 연결된 하부 전극, 상기 하부 전극 상에 형성된 n형 실리콘층, 상기 n형 실리콘층 상에 형성된 상기 진성 실리콘층, 상기 진성 실리콘층 상에 형성된 p형 실리콘층, 및 상기 p형 실리 콘층 상에 형성된 상부 전극을 포함한다.
상기 박막 트랜지스터는, 상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 절연막의 상부에 상기 게이트 전극과 중첩되도록 형성된 액티브층, 상기 데이터 라인과 연결되고 상기 액티브층의 상부까지 연장된 소오스 전극, 및 상기 액티브층 상부에서 상기 소오스 전극과 이격되고 상기 하부 전극과 전기적으로 연결된 드레인 전극을 포함할 수 있다.
상기 하부 전극은 상기 드레인 전극과 동일한 금속층으로부터 형성될 수 있다.
상기 상부 전극은 투명한 도전성 물질을 포함할 수 있다.
상기 박막 트랜지스터 기판은 상기 보호막 상에 형성된 유기막을 더 포함할 수 있다.
본 발명의 일 특징에 따른 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법에 따르면, 게이트 라인, 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 데이터 라인, 및 상기 게이트 라인과 상기 데이터 라인에 의해 둘러싸인 화소 영역에 상기 게이트 라인 및 상기 데이터 라인과 연결되는 박막 트랜지스터를 형성한다. 이후, 상기 박막 트랜지스터와 연결되어 상기 화소 영역에 형성되며, 미세결정질 실리콘으로 형성되는 진성 실리콘층을 포함하는 광 다이오드를 형성한다. 이후, 상기 박막 트랜지스터 및 상기 광 다이오드를 덮도록 보호막을 형성한다. 이후, 상기 보호막 상에 상기 광 다이오드와 전기적으로 연결되는 바이어스 라인을 형성한다.
상기 광 다이오드의 형성하기 위하여, 상기 박막 트랜지스터와 전기적으로 연결되는 하부 전극을 형성한다. 이후, 상기 하부 전극 상에 n형 실리콘층을 형성하고, 상기 n형 실리콘층 상에 상기 진성 실리콘층을 형성하고, 상기 진성 실리콘층 상에 p형 실리콘층을 형성한다. 이후, 상기 p형 실리콘층 상에 상부 전극을 형성한다.
상기 게이트 라인, 데이터 라인 및 박막 트랜지스터를 형성하기 위하여, 기판 상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 포함하는 게이트 배선을 형성한다. 이후, 상기 게이트 배선 상에 상기 게이트 절연막을 형성한다. 이후, 상기 게이트 절연막 상에 상기 게이트 전극과 중첩되도록 액티브층을 형성한다. 이후, 상기 게이트 절연막 상에, 상기 데이터 라인, 상기 데이터 라인과 연결되고 상기 액티브층의 상부까지 연장된 소오스 전극, 및 상기 액티브층의 상부에서 상기 소오스 전극과 이격되고 상기 하부 전극과 연결되는 드레인 전극을 포함하는 데이터 배선을 형성한다.
상기 하부 전극은 상기 드레인 전극과 동일한 금속층으로부터 형성될 수 있다.
상기 진성 실리콘층은 서로 교대로 배치된 복수의 정전압 전극들과 복수의 부전압 전극들을 포함하는 분할전극 어셈블리를 구비한 플라즈마 화학기상증착 장치에서 형성될 수 있다.
이와 같은 엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법에 따 르면, 광 다이오드에 형성되는 진성 실리콘층을 결정 구조가 불안정한 비정질 실리콘 대신 상대적으로 결정 구조가 안정된 미세결정질 실리콘으로 형성함으로써, 소자 열화에 따른 라이프 타임(life time)의 감소를 방지하고 광 다이오드의 신뢰성을 향상시킬 수 있다.
상술한 본 발명의 특징 및 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기 판을 나타낸 평면도이며, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기판(100)은 게이트 라인(122), 데이터 라인(152), 박막 트랜지스터(160), 광 다이오드(170), 보호막(180) 및 바이어스 라인(190)을 포함한다.
게이트 라인(122)은 유리 또는 플라스틱 등의 투명하고 절연성을 갖는 기판(110) 상에 형성된다. 예를 들어, 게이트 라인(122)은 가로 방향으로 연장되어 화소 영역의 상측과 하측을 정의한다.
데이터 라인(152)은 게이트 절연막(130)을 사이에 두고 게이트 라인(122)과 교차되게 형성된다. 예를 들어, 데이터 라인(152)은 세로 방향으로 연장되어 화소 영역의 좌측과 우측을 정의한다.
박막 트랜지스터(160)는 게이트 라인(122)과 데이터 라인(152)에 둘러싸인 화소 영역에 형성되며, 게이트 라인(122) 및 데이터 라인(152)과 전기적으로 연결된다.
박막 트랜지스터(160)는 게이트 라인(122)과 연결된 게이트 전극(124), 게이트 절연막(130) 상부에 게이트 전극(124)과 중첩되도록 형성된 액티브층(140), 데이터 라인(152)과 연결되고 액티브층(140)의 상부까지 연장된 소오스 전극(154), 및 액티브층(140) 상부에서 소오스 전극(154)과 이격되 드레인 전극(156)을 포함한다.
게이트 전극(124)은 박막 트랜지스터(160)의 게이트 단자를 구성한다. 게이트 전극(124)은 게이트 라인(122)과 동일한 금속층으로부터 형성될 수 있다.
액티브층(140)은 게이트 절연막(130) 상에 게이트 전극(124)과 적어도 일부가 중첩되도록 형성된다. 액티브층(140)은 게이트 절연막(130) 상에 형성된 반도체층(142) 및 반도체층(142) 상에 형성된 오믹 콘택층(144)을 포함할 수 있다. 반도체층(142)은 박막 트랜지스터(160)에서 실질적으로 전류가 흐르는 채널을 형성하는 층으로, 예를 들어 비정질 실리콘으로 형성된다. 오믹 콘택층(144)은 반도체층(142)과 소오스 전극(154) 및 드레인 전극(156) 사이에 형성된다. 오믹 콘택층(144)은 반도체층(142)과 소오스 전극(154) 및 드레인 전극(156)간의 접촉 저항을 감소시키기 위한 층으로, n형 불순물이 고농도로 도핑된 비정질 실리콘으로 형성된다. 한편, 반도체층(142) 및 오믹 콘택층(144)은 비정질 실리콘 대신 미세결정질 실리콘으로 형성될 수도 있다.
소오스 전극(154) 및 드레인 전극(156)은 박막 트랜지스터(160)의 채널 영역을 사이에 두고 서로 이격되도록 액티브층(140) 상에 형성된다. 소오스 전극(154)은 데이터 라인(152)과 연결되어 박막 트랜지스터(160)의 소오스 단자를 구성하며, 드레인 전극(156)은 광 다이오드(170)와 연결되어 박막 트랜지스터(160)의 드레인 단자를 구성한다. 소오스 전극(154) 및 드레인 전극(156)은 데이터 라인(152)과 동일한 금속층으로부터 형성될 수 있다.
광 다이오드(170)는 박막 트랜지스터(160)와 연결되며, 게이트 라인(122)과 데이터 라인(152)에 둘러싸인 화소 영역에 형성된다. 광 다이오드(170)는 박막 트랜지스터(160)가 형성된 영역을 제외하고 화소 영역 전체에 걸쳐 형성된다.
광 다이오드(170)는 박막 트랜지스터(160)와 전기적으로 연결되는 하부 전 극(171), 하부 전극(171) 상에 형성된 n형 실리콘층(172), n형 실리콘층(172) 상에 형성된 진성 실리콘층(173), 진성 실리콘층(173) 상에 형성된 p형 실리콘층(174) 및 p형 실리콘층(174) 상에 형성된 상부 전극(175)을 포함한다. 즉, 광 다이오드(170)는 하부 전극(171), n형 실리콘층(172), 진성 실리콘층(173), p형 실리콘층(174) 및 상부 전극(175)이 순차적으로 적층된 구조를 갖는다.
하부 전극(171)은 박막 트랜지스터(160)의 드레인 전극(156)과 전기적으로 연결되어 있다. 하부 전극(171)은 예를 들어, 드레인 전극(156)과 동일한 금속층으로부터 형성된다.
n형 실리콘층(172)은 하부 전극(171) 상에 형성된다. n형 실리콘층(172)은 인(P), 비소(As), 안티몬(Sb) 등의 n형 불순물이 도핑되어 있는 실리콘 물질로 형성될 수 있다. n형 실리콘층(172)은 비정질 실리콘 또는 미세결정질 실리콘으로 형성될 수 있다.
진성 실리콘층(173)은 n형 실리콘층(172) 상에 형성된다. 진성 실리콘층(173)은 미세결정질(micro-crystalline) 실리콘으로 형성된다. 여기서, 미세결정질 실리콘은 비정질 실리콘과 단결정 실리콘의 경계물질로서 수십 nm에서 수백 nm의 결정크기를 갖는 나노 스케일(nano scale)의 실리콘 결정들이 형성되어 있는 물질을 의미한다.
p형 실리콘층(174)은 진성 실리콘층(173) 상에 형성된다. p형 실리콘층(174)은 붕소(B), 칼륨(K) 등의 p형 불순물이 도핑되어 있는 실리콘 물질로 형성될 수 있다. p형 실리콘층(174)은 비정질 실리콘 또는 미세결정질 실리콘으로 형 성될 수 있다.
상부 전극(175)는 p형 실리콘층(174) 상에 형성된다. 상부 전극(175)은 광이 투과될 수 있도록 투명한 도전성 물질로 형성된다. 예를 들어, 상부 전극(175)은 틴 옥사이드(tin oxide), 징크 옥사이드(zinc oxide), 인듐 틴 옥사이드(indium tin oxide) 또는 인듐 징크 옥사이드(indium zinc oxide) 등으로 형성될 수 있다.
보호막(180)은 박막 트랜지스터(160) 및 광 다이오드(170)를 덮도록 형성된다. 보호막(180)은 박막 트랜지스터(160) 및 광 다이오드(170)를 보호하고, 절연시키기 위한 막으로써, 예를 들어, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx) 등으로 형성될 수 있다.
한편, 보호막(180) 상부에는 유기막(182)이 더 형성될 수 있다. 유기막(182)은 박막 트랜지스터 기판(100)의 평탄화를 위하여 보호막(180)보다 두꺼운 두께로 형성된다.
유기막(182) 상에는 바이어스 라인(190)이 형성된다. 바이어스 라인(190)은 광 다이오드(170)에 역바이어스를 인가하기 위한 것으로써, 예를 들어, 데이터 라인(152)과 동일한 방향으로 연장된다. 바이어스 라인(190)은 보호막(180) 및 유기막(182)에 형성된 컨택 홀(CNT)을 통해 광 다이오드(170)의 상부 전극(175)과 전기적으로 연결된다. 한편, 바이어스 라인(190)은 보호막(180) 상에 바로 형성될 수도 있다.
바이어스 라인(190)은 개구율을 높이기 위하여 데이터 라인(152)과 중첩되게 형성될 수 있으며, 박막 트랜지스터(160)로 광이 유입되는 것을 방지하기 위하여 박막 트랜지스터(160)를 덮도록 형성될 수 있다.
이러한 구성의 박막 트랜지스터 기판(100)을 갖는 엑스레이 검출기는 외부로부터 조사되는 엑스레이에 의해 광 다이오드(170)에서 생성되는 전자를 바이어스 전압을 인가하여 외부로 전달함으로써 광을 전기적인 신호로 변환하게 된다. 보다 구체적으로, 엑스레이 소오스에서 방출된 엑스레이가 피사체를 투과한 후 박막 트랜지스터 기판(100)의 상부에 형성된 신틸레이터(미도시)에서 가시광으로 변환된다. 신틸레이터에서 변환된 광이 광 다이오드(170)의 진성 실리콘층(173)에 입사되면 실리콘(Si)이 해리되어 전자와 전공으로 분해된다. 이와 같이 해리된 상태에서 p형 실리콘층(174) 상에 형성된 상부 전극(175)에 네가티브 전압으로 바이어스를 걸어주면 전자가 n형 실리콘층(172) 방향으로 이동된다. n형 실리콘층(172)으로 이동된 전자는 박막 트랜지스터(160)의 드레인 전극(156) 측에 축적되며, 이와 같이 드레인 전극(156) 측에 축전된 전하는 박막 트랜지스터(160)의 턴온에 의해 데이터 라인(152)을 따라 리드 아웃(read out)된다. 이러한 방식으로 각 화소별로 리등되는 신호는 광전류 단위의 아날로그 신호이다. 리딩된 아날로그 신호는 화소 단위별로 입사되는 광량에 따라 각각 다르게 나타나게 된다. 즉, 피사체를 투과하는 엑스레이는 피사체의 밀도에 따라 신틸레이터로 입사되는 엑스레이 세기가 각각 다르게 나타난다. 따라서, 화소 별로 다르게 나타나는 아날로그 신호를 AD 컨버터를 통해 디지털화하여 최종적으로 모니터에 디지털 이미지를 구현하게 된다.
이와 같이, 광 다이오드(170)에 형성되는 진성 실리콘층(173)을 결정 구조가 불안정한 비정질 실리콘 대신 상대적으로 결정 구조가 안정된 미세결정질 실리콘으 로 형성함으로써, 소자 열화에 따른 라이프 타임(life time)의 감소를 방지하고 광 다이오드(170)의 신뢰성을 향상시킬 수 있다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기판의 제조 과정을 나타낸 공정도들이다.
도 1 및 도 3을 참조하면, 기판(110) 상에 게이트 라인(122) 및 게이트 라인(122)과 전기적으로 연결되어 있는 게이트 전극(124)을 포함하는 게이트 배선을 형성한다. 상기 게이트 배선은 스퍼터링 등의 방법을 통해 기판(110) 상에 게이트 금속막을 증착한 후, 노광 마스크를 이용한 사진식각공정을 통해 상기 게이트 금속막을 패터닝하여 형성할 수 있다. 상기 게이트 배선은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 상기 게이트 배선은 상기한 단일 금속 또는 합금이 복수의 층으로 적층된 다층 구조로 형성될 수 있다.
도 1 및 도 4를 참조하면, 상기 게이트 배선이 형성된 기판(110) 상에 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 상기 게이트 배선을 절연시키고 보호하기 위한 절연막으로써, 예를 들어, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성될 수 있다. 게이트 절연막(130)은 예를 들어, 화학기상증착(Chemical Vapor Deposition : CVD) 공정을 통해 형성된다.
이후, 게이트 절연막(130) 상에 게이트 전극(124)과 중첩되도록 액티브층(140)을 형성한다. 게이트 절연막(130) 상에 반도체층(142)을 형성하기 위한 반 도체 박막 및 오믹 콘택층(144)을 형성하기 위한 오믹 콘택 박막을 형성한 후, 이를 패터닝하여 반도체층(142) 및 오믹 콘택층(144)을 포함하는 액티브층(140)을 형성한다. 상기 반도체 박막 및 오믹 콘택 박막은 플라즈마 화학기상증착(PE-CVD) 공정을 통해 형성할 수 있다.
이후, 게이트 절연막(130) 상에, 데이터 라인(152), 데이터 라인(152)과 연결되고 액티브층(140)의 상부까지 연장된 소오스 전극(154) 및 액티브층(140) 상부에서 소오스 전극(154)과 이격되고 하부 전극(171)과 연결되는 드레인 전극(156)을 포함하는 데이터 배선을 형성한다. 상기 데이터 배선은 스퍼터링 등의 방법을 통해 액티브층(140)이 형성된 기판(110) 상에 데이터 금속막을 증착한 후, 노광 마스크를 이용한 사진식각공정을 통해 상기 데이터 금속막을 패터닝하여 형성할 수 있다. 상기 데이터 배선은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 상기 데이터 배선은 상기한 단일 금속 또는 합금이 복수의 층으로 적층된 다층 구조로 형성될 수 있다. 한편, 상기 데이터 배선을 패터닝하기 위해 슬릿 마스크 또는 하프톤 마스크를 사용함으로써, 하나의 마스크를 이용하여 상기 데이터 배선과 함께 액티브층(140)도 동시에 패터닝할 수 있다.
이후, 소오스 전극(154)과 드레인 전극(156) 사이에 해당하는 채널 영역의 오믹 콘택층(144)을 제거하여 채널 영역의 반도체층(142)을 노출시킨다.
도 1 및 도 5를 참조하면, 박막 트랜지스터(160)를 형성한 후, 박막 트랜지 스터(160)의 드레인 전극(156)과 연결되는 광 다이오드(170)를 형성한다.
광 다이오드(170)의 형성을 위하여, 드레인 전극(156)과 전기적으로 연결되는 하부 전극(171)을 형성한다. 광 다이오드(170)의 하부 전극(171)은 도 4에 도시된 바와 같이, 드레인 전극(156)과 동일한 금속층으로부터 형성될 수 있다. 즉, 상기 데이터 배선을 형성하기 위한 상기 데이터 금속막의 패터닝 시, 드레인 전극(156)과 연결된 하부 전극(171)을 동시에 형성할 수 있다.
이후, 하부 전극(171) 상에 n형 실리콘층(172), 진성 실리콘층(173) 및 p형 실리콘층(174)을 순차적으로 형성한다.
진성 실리콘층(173)은 미세결정질 실리콘으로 형성된다. 미세결정질 실리콘으로 이루어진 진성 실리콘층(173)은 플라즈마 화학기상증착 공정을 통해 형성될 수 있다. 특히, 미세결정질의 진성 실리콘층(173)을 빠른 증착 속도와 균일한 막 특성을 갖도록 형성하기 위하여, 분할전극 어셈블리를 구비한 플라즈마 화학기상증착 장치를 통해 진성 실리콘층(173)을 형성할 수 있다.
도 6은 본 발명의 일 실시예에 따른 플라즈마 화학기상증착 장치를 개략적으로 나타낸 도면이며, 도 7은 도 6에 도시된 분할전극 어셈블리를 나타낸 사시도이며, 도 8은 도 7에 도시된 분할전극 어셈블리를 구체적으로 나타낸 단면도이다.
도 6 내지 도 8을 참조하면, 플라즈마 화학기상증착 장치(400)는 챔버 몸체(410) 및 챔버 몸체(410) 내부에 플라즈마를 발생시키기 위한 분할 전극 어셈블리(430)를 포함한다.
분할전극 어셈블리(430)는 기판(110)을 지지하는 기판 지지대(440)와 대향하 도록 설치된다. 분할전극 어셈블리(430)는 챔버 몸체(410) 내부에 플라즈마를 발생시키기 위한 복수의 정전압 전극들(432) 및 복수의 부전압 전극들(434)을 포함한다. 정전압 전극들(432)과 부전압 전극들(434)은 일정한 간격을 두고 서로 교대적으로 배열되는 선형 배열 구조로 설치될 수 있다. 이 외에도, 정전압 전극들(432)과 부전압 전극들(434)은 매트릭스 형태의 배열 구조, 상호 교대적인 나선형 배열 구조, 상호 교대적인 동심원 배열 구조 등의 다양한 배열 구조를 가질 수 있다.
플라즈마 화학기상증착 장치(400)는 정전압 전극들(432) 및 부전압 전극들(434)에 전원을 인가하기 위한 메인 전원 공급부(450)를 더 포함할 수 있다. 메인 전원 공급부(450)에서 발생된 무선 주파수 전원은 임피던스 정합기(452)와 분배 회로(454)를 거쳐 정전압 전극들(432) 및 부전압 전극들(434)에 공급될 수 있다. 분배 회로(454)는 복수로 분할된 정전압 전극들(432) 및 부전압 전극들(434)이 병렬 구동될 수 있도록 메인 전원 공급부(450)로부터 제공되는 무선 주파수 전원을 정전압 전극들(432) 및 부전압 전극들(434)에 분배하여 공급한다. 바람직하게, 분배 회로(454)는 전류 균형 회로로 구성되어, 정전압 전극들(432) 및 부전압 전극들(434)에 공급되는 전류가 자동적으로 상호 균형을 이루도록 제어한다. 분배 회로(454)로부터 출력되는 정전압은 정전압 전극(432)에 공급되고, 정전압과 다른 위상을 갖는 부전압은 부전압 전극(434)에 공급된다. 이와 달리, 분배 회로(454)로부터 출력되는 정전압은 정전압 전극들(432)에 공급되는 반면, 부전압 전극들(434)은 공통으로 접지될 수 있다. 따라서, 메인 전원 공급부(450)로부터 공급되는 무선 주파수 전원에 의하여 정전압 전극(432)과 부전압 전극(434) 사이에 플라즈마가 발생된다.
정전압 전극들(432) 및 부전압 전극들(434)은 전극 장착판(436)에 장착될 수 있다. 전극 장착판(436)은 금속, 비금속 또는 이들의 혼합 물질로 형성될 수 있다. 전극 장착판(436)이 금속으로 형성된 경우에는 정전압 전극들(432) 및 부전압 전극들(434)과 전기적으로 절연된 구조가 적용되어야 한다.
전극 장착판(436)에는 복수의 제1 가스 분사홀들(438)이 형성될 수 있다. 제1 가스 분사홀들(438)은 원, 타원, 사각형, 삼각형, 다각형 등의 다양한 형상으로 형성될 수 있다. 제1 가스 분사홀들(438)은 정전압 전극(432)과 부전압 전극(434) 사이에 길이 방향을 따라 일정한 간격으로 형성될 수 있다. 이와 달리, 제1 가스 분사홀(438)은 정전압 전극(432)과 부전압 전극(434) 사이에 길이 방향을 따라 연장되는 슬릿 형상으로 형성될 수 있다. 또한, 정전압 전극들(432) 및 부전압 전극들(434)에는 복수의 제2 가스 분사홀들(439)이 형성될 수 있다. 제2 가스 분사홀들(439)은 제1 가스 분사홀들(438)과 마찬가지로, 정전압 전극(432) 및 부전압 전극(434)의 길이 방향을 따라 일정한 간격으로 형성되거나, 길이 방향을 따라 연장되는 슬릿 형상으로 형성될 수 있다.
따라서, 플라즈마 화학기상증착 장치(400)는 정전압 전극(432)과 부전압 전극(434) 사이에 형성된 제1 가스 분사홀들(438)을 통해 제1 반응가스를 공급하고, 정전압 전극들(432) 및 부전압 전극들(434)에 형성된 제2 가스 분사홀들(439)을 통해 상기 제1 반응가스와 다른 종류의 제2 반응가스를 챔버 몸체(410) 내부로 공급 한다. 예를 들어, 제1 가스 분사홀들(438)을 통해 수소(H2) 등의 제1 반응가스가 공급되며, 제2 가스 분사홀들(439)을 통해 실란(SiH4) 등의 제2 반응가스가 공급된다.
정전압 전극(432)과 부전압 전극(434) 사이에 형성된 제1 가스분사홀들(438)만을 통해 모든 종류의 반응가스들을 공급할 경우, 정전압 전극(432)과 부전압 전극(434) 사이에 형성되는 플라즈마로 인해 생성되는 라디컬들이 인접한 정전압 전극(432) 및 부전압 전극(434)에 달라붙게 되어 플라즈마 방전 효율 및 박막 증착율을 떨어뜨리는 문제가 발생될 수 있다. 그러나, 본 플라즈마 화학기상증착 장치(400)와 같이 반응 가스들의 공급 경로를 서로 달리하게 되면, 플라즈마로 인해 생성되는 라디컬들이 정전압 전극(432) 및 부전압 전극(434)의 하부 영역에서 생성되므로, 생성되는 라디컬들이 정전압 전극(432) 및 부전압 전극(434)에 증착되는 것을 억제할 수 있으며, 이를 통해, 플라즈마 방전 효율 및 박막 증착율을 향상시킬 수 있다. 한편, 플라즈마 화학기상증착 장치(400)는 전극 장착판(436)에 형성된 제1 가스 분사홀들(438)을 통해서만 반응가스들을 공급할 수도 있다.
분할전극 어셈블리(430)의 외측에는 가스공급 어셈블리(420)가 설치될 수 있다. 가스공급 어셈블리(420)는 외부의 가스 공급부(460)와 연결되는 가스 입구(422), 하나 이상의 가스 분배판(424) 및 복수의 가스 주입구들(426)을 포함할 수 있다. 이때, 가스 주입구들(426)은 분할전극 어셈블리(430)에 형성된 제1 및 제2 가스 분사홀들(438, 439)과 대응되게 형성된다. 따라서, 가스 공급부(460)로 부터 가스 입구(422)를 통하여 입력된 반응 가스는 하나 이상의 가스 분배판(424)에 의해 고르게 분배되고, 가스 주입구들(426)과 그에 대응된 제1 및 제2 가스 분사홀들(438, 439)을 통하여 챔버 몸체(410)의 내부로 고르게 분사될 수 있다.
기판 지지대(440)는 플라즈마 발생 효율을 높이기 위하여 바이어스 전원 공급부(442)에 의해 바이어스될 수 있다. 예를 들어, 바이어스 전원 공급부(442)로부터 출력되는 무선 주파수 전원은 임피던스 정합기(444)를 거쳐 기판 지지대(440)에 바이어스된다. 한편, 기판 지지대(440)는 두 개의 바이어스 전원 공급부로부터 서로 다른 무선 주파수 전원이 바이어스되는 이중 바이어스 구조를 가질 수 있다. 또한, 기판 지지대(440)는 접지와 연결되어 바이어스의 공급 없이 제로 포텐셜(zero potential)로 유지될 수 있다. 기판 지지대(440)는 기판(110)을 가열하기 위한 히터(미도시)를 포함할 수 있다.
한편, 기판 지지대(440)는 공정 효율을 높이기 위하여 이동 제어부(460)의 제어에 따라 기판(110)과 평행하게 선형 또는 회전 이동이 가능한 구조를 가질 수 있다. 이와 달리, 기판 지지대(440)는 챔버 몸체(410) 내부에 고정된 구조를 가질 수 있다.
플라즈마 화학기상증착 장치(400)는 가스 공급부(460)와 챔버 몸체(410) 사이에 설치되어, 챔버 몸체(410) 내부에 플라즈마를 공급하기 위한 원격 플라즈마 발생기(Remote Plasma Generator : RPG, 480)를 더 포함할 수 있다. 원격 플라즈마 발생기(480)는 가스 공급부(450)로부터 공급되는 반응 가스에 고주파 전력을 인가하여 플라즈마를 발생시킨다. 원격 플라즈마 발생기(480)에서 발생된 플라즈마 는 가스공급 어셈블리(420)를 통하여 챔버 몸체(410)에 공급될 수 있다. 또한, 플라즈마 화학기상증착 장치(400)는 플라즈마 밀도를 높이기 위하여 레이저를 공급하는 레이저 공급기(미도시)를 더 포함할 수 있다.
도 6에는 기판 지지대(440)가 챔버 몸체(410)의 하부 영역에 설치되고 분할전극 어셈블리(430)가 챔버 몸체(410)의 상부 영역에 설치된 구조가 도시되어 있으나, 이와 달리, 기판 지지대(440)가 상부에 설치되고 분할전극 어셈블리(430)가 하부에 설치된 구조를 가질 수도 있다.
이러한 구조를 갖는 플라즈마 화학기상증착 장치(400)에 따르면, 플라즈마 방전을 위한 전극을 복수의 정전압 전극들(432)과 복수의 부전압 전극들(434)이 일정한 간격으로 교대로 배열된 분할전극 구조로 형성함으로써, 대면적에 걸쳐 균일한 플라즈마를 발생시킬 수 있으며, 정전압 전극들(432)과 부전압 전극들(434)을 병렬 구동함에 있어서 자동적으로 전류 균형을 이루도록 함으로써, 대면적의 플라즈마를 보다 균일하게 발생 및 유지시킬 수 있다.
도 9 및 10은 각각 도 6 내지 8에 도시된 플라즈마 화학기상증착 장치를 통해서 형성한 진성 반도체층의 상부 및 측면부 SEM 사진이다.
도 9 및 도 10을 참조하면, 도 6 및 도 7에 도시된 바와 같은 분할전극 어셈블리(430)를 갖는 플라즈마 화학기상증착 장치(400)를 이용함으로써, 진성 반도체층(173)이 미세결정질으로 형성되는 것을 확인할 수 있었다.
일반적인 단일전극을 갖는 플라즈마 화학기상증착 장치를 사용하는 경우, 대면적에 걸쳐 균일한 플라즈마를 형성하기 어려움으로 인해 균일한 두께의 미세결정 질 실리콘을 형성하기 어려운 문제가 있으나, 도 6 및 도 7에 도시된 분할전극 어셈블리(430)를 갖는 플라즈마 화학기상증착 장치(400)를 사용함으로써, 대면적에 걸쳐 균일한 두께의 미세결정질 실리콘으로 이루어진 진성 반도체층(173)을 형성할 수 있으며, 진성 반도체층(173)의 증착 속도를 향상시킬 수 있다.
다시 도 1 및 도 5를 참조하면, p형 실리콘층(174) 상에 상부 전극(175)을 형성한다. 상부 전극(175)은 p형 실리콘층(174)이 형성된 기판(110) 상에 투명한 도전 물질로 이루어진 투명 도전막을 형성한 후, 상기 투명 도전막을 패터닝하여 형성할 수 있다.
도 1 및 도 11을 참조하면, 광 다이오드(170)가 형성된 기판(110) 상에 박마가 트랜지스터(160) 및 광 다이오드(170)를 덮도록 보호막(180)을 형성한다. 보호막(180)은 박막 트랜지스터(160) 및 광 다이오드(170)를 보호하고, 절연시키기 위한 막으로써, 예를 들어, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx) 등으로 형성될 수 있다.
한편, 보호막(180) 상부에 유기막(182)을 더 형성할 수 있다. 유기막(182)은 박막 트랜지스터 기판(100)의 평탄화를 위하여 보호막(180)보다 두꺼운 두께로 형성된다.
도 1 및 도 2를 참조하면, 유기막(182)을 형성한 후, 보호막(180) 및 유기막(182)을 패터닝하여 콘택 홀(CNT)을 형성한다.
이후, 보호막(180) 및 유기막(182) 상에 광 다이오드(170)와 전기적으로 연결되는 바이어스 라인(190)을 형성한다. 바이어스 라인(190)은 광 다이오드(170) 에 역바이어스를 인가하기 위한 것으로써, 보호막(180) 및 유기막(182)에 형성된 컨택 홀(CNT)을 통해 광 다이오드(170)의 상부 전극(175)과 전기적으로 연결된다. 한편, 바이어스 라인(190)은 보호막(180) 상에 바로 형성될 수도 있다.
바이어스 라인(190)은 개구율을 높이기 위하여 데이터 라인(152)과 중첩되게 형성될 수 있으며, 박막 트랜지스터(160)로 광이 유입되는 것을 방지하기 위하여 박막 트랜지스터(160)를 덮도록 형성될 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범상부 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기판을 나타낸 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 3, 도 4, 도 5 및 도 11은 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기판의 제조 과정을 나타낸 공정도들이다.
도 6은 본 발명의 일 실시예에 따른 플라즈마 화학기상증착 장치를 개략적으로 나타낸 도면이다.
도 7은 도 6에 도시된 분할전극 어셈블리를 나타낸 사시도이다.
도 8은 도 7에 도시된 분할전극 어셈블리를 구체적으로 나타낸 단면도이다.
도 9 및 10은 각각 도 6 내지 8에 도시된 플라즈마 화학기상증착 장치를 통해서 형성한 진성 반도체층의 상부 및 측면부 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 박막 트랜지스터 기판 122 : 게이트 라인
124 : 게이트 전극 130 : 게이트 절연막
140 : 액티브층 152 : 데이터 라인
154 : 소오스 전극 156 : 드레인 전극
160 : 박막 트랜지스터 170 : 광 다이오드
171 : 하부 전극 172 : n형 실리콘층
173 : 진성 실리콘층 174 : p형 실리콘층
175 : 상부 전극 180 : 보호막
182 : 유기막 190 : 바이어스 라인
Claims (13)
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- 삭제
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- 게이트 라인, 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 데이터 라인, 및 상기 게이트 라인과 상기 데이터 라인에 의해 둘러싸인 화소 영역에 상기 게이트 라인 및 상기 데이터 라인과 연결되는 박막 트랜지스터를 형성하는 단계;상기 박막 트랜지스터와 연결되어 상기 화소 영역에 형성되며, 미세결정질 실리콘으로 형성되는 진성 실리콘층을 포함하는 광 다이오드를 형성하는 단계;상기 박막 트랜지스터 및 상기 광 다이오드를 덮도록 보호막을 형성하는 단계; 및상기 보호막 상에 상기 광 다이오드와 전기적으로 연결되는 바이어스 라인을 형성하는 단계를 포함하며,상기 광 다이오드를 형성하는 단계는,상기 박막 트랜지스터와 전기적으로 연결되는 하부 전극을 형성하는 단계,상기 하부 전극 상에 n형 실리콘층을 형성하는 단계,서로 교대로 배치된 복수의 정전압 전극들과 복수의 부전압 전극들을 포함하는 분할전극 어셈블리를 구비한 플라즈마 화학기상증착 장치를 이용하여, 상기 n형 실리콘층 상에 미세결정질 실리콘으로 이루어진 상기 진성 실리콘층을 형성하는 단계,상기 진성 실리콘층 상에 p형 실리콘층을 형성하는 단계, 및상기 p형 실리콘층 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법.
- 삭제
- 제7항에 있어서, 상기 게이트 라인, 데이터 라인 및 박막 트랜지스터를 형성하는 단계는,기판 상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계;상기 게이트 배선 상에 상기 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 상기 게이트 전극과 중첩되도록 액티브층을 형성하는 단계; 및상기 게이트 절연막 상에, 상기 데이터 라인, 상기 데이터 라인과 연결되고 상기 액티브층의 상부까지 연장된 소오스 전극, 및 상기 액티브층의 상부에서 상기 소오스 전극과 이격되고 상기 하부 전극과 연결되는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법.
- 제9항에 있어서,상기 하부 전극은 상기 드레인 전극과 동일한 금속층으로부터 형성되는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법.
- 삭제
- 제7항에 있어서,상기 상부 전극은 투명한 도전성 물질로 형성되는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법.
- 제7항에 있어서,상기 보호막 상에 유기막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법.
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| KR1020090002328A KR101109579B1 (ko) | 2009-01-12 | 2009-01-12 | 엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법 |
Applications Claiming Priority (1)
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| KR1020090002328A KR101109579B1 (ko) | 2009-01-12 | 2009-01-12 | 엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법 |
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Citations (3)
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| JPH11261094A (ja) * | 1998-03-16 | 1999-09-24 | Canon Inc | 半導体素子、及び半導体素子の製造方法 |
| KR20050103294A (ko) * | 2003-02-14 | 2005-10-28 | 캐논 가부시끼가이샤 | 고체촬상장치 및 방사선 촬상장치 |
| KR20080108642A (ko) * | 2007-06-11 | 2008-12-16 | 삼성전자주식회사 | 엑스레이 검출기용 박막 트랜지스터 어레이 |
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2009
- 2009-01-12 KR KR1020090002328A patent/KR101109579B1/ko not_active IP Right Cessation
Patent Citations (3)
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|---|---|---|---|---|
| JPH11261094A (ja) * | 1998-03-16 | 1999-09-24 | Canon Inc | 半導体素子、及び半導体素子の製造方法 |
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