KR101100547B1 - 플래시 소자의 소거 방법 - Google Patents

플래시 소자의 소거 방법 Download PDF

Info

Publication number
KR101100547B1
KR101100547B1 KR1020080115710A KR20080115710A KR101100547B1 KR 101100547 B1 KR101100547 B1 KR 101100547B1 KR 1020080115710 A KR1020080115710 A KR 1020080115710A KR 20080115710 A KR20080115710 A KR 20080115710A KR 101100547 B1 KR101100547 B1 KR 101100547B1
Authority
KR
South Korea
Prior art keywords
voltage
erase
memory cells
program
soft program
Prior art date
Application number
KR1020080115710A
Other languages
English (en)
Other versions
KR20100056749A (ko
Inventor
서지현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080115710A priority Critical patent/KR101100547B1/ko
Priority to US12/613,195 priority patent/US20100124121A1/en
Publication of KR20100056749A publication Critical patent/KR20100056749A/ko
Application granted granted Critical
Publication of KR101100547B1 publication Critical patent/KR101100547B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은, 메모리 셀들의 문턱전압이 제1 네거티브 전압보다 낮아지도록 소거 동작을 실시하는 단계; 상기 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱전압이 상기 제1 네거티브 전압보다 높은 제2 네거티브 전압에 도달할 때까지, 프로그램 전압을 제1 전압씩 점진적으로 상승시키면서 상기 메모리 셀들에 대한 제1 소프트 프로그램 동작을 실시하는 단계; 및 상기 제1 소프트 프로그램 동작이 완료되면, 상기 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱전압이 상기 제2 네거티브 전압보다 높은 제3 네거티브 전압에 도달할 때까지 상기 프로그램 전압을 상기 제1 전압보다 낮은 제2 전압씩 점진적으로 상승시키면서 상기 메모리 셀들에 대한 제2 소프트 프로그램 동작을 실시하는 단계를 포함하는 플래시 소자의 소거 방법으로 이루어진다.
소거, 검증, 베리파이, NEV, 소프트 프로그램

Description

플래시 소자의 소거 방법{Erase method of flash device}
본 발명은 플래시 소자의 소거 방법에 관한 것으로, 특히 소거 상태의 문턱전압 분포 특성을 향상시키기 위한 플래시 소자의 소거 방법에 관한 것이다.
플래시 소자의 메모리 셀은 문턱전압 레벨에 따라 소거 상태 및 프로그램 상태로 구분될 수 있다. 문턱전압 분포의 레벨이 기준전압(예컨대, 0V)보다 높으면 프로그램 상태가 되고, 기준전압(예컨대, 0V)보다 낮으면 소거 상태가 된다.
이 중에서, 소거 상태에 대하여 구체적으로 설명하면 다음과 같다.
도 1은 종래의 소거 방법에 따른 문턱전압 분포를 설명하기 위한 도면이다.
도 1을 참조하면, 소거 동작은 선택된 블럭(block) 단위로 수행할 수 있다. 예를 들면, 소거 동작은 선택된 블럭에 포함된 모든 워드라인(wordline)들에 접지전압(예컨대, 0V)을 인가하고, 블럭의 웰(well)에는 소거 전압(예컨대, 20V)을 인가하여 수행할 수 있다.
한편, 소거 동작이 완료된 메모리 셀들의 문턱전압 분포는 일반적으로 넓게 분포되기 때문에 이후에 수행하는 프로그램 동작에 걸리는 시간이 길어질 수가 있다. 예를 들면, 소거된 메모리 셀들 중에서도 문턱전압 레벨이 가장 낮은 메모리 셀과 가장 높은 메모리 셀을 동시에 프로그램하는 경우, 두 메모리 셀들 간에 프로그램 동작 속도 차이가 발생하게 된다. 이러한 속도 차이는 프로그램 동작을 완료하는데 걸리는 시간을 지연시킬 뿐만 아니라 반복되는 싸이클링(cycling)으로 인해 플래시 소자의 수명을 단축시킬 수도 있다.
본 발명이 해결하고자 하는 과제는, 블럭 단위의 소거 동작을 실시한 후, 서로 다른 레벨의 기준전압을 이용하여 소거 검증 동작을 다수회 실시함으로써 소거 상태의 문턱전압을 상승시킴과 동시에 문턱전압 분포 폭을 좁힐 수 있다.
본 발명의 일 실시 예에 따른 플래시 소자의 소거 방법은, 메모리 셀들의 문턱전압이 제1 네거티브 전압보다 낮아지도록 소거 동작을 실시하는 단계; 상기 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱전압이 상기 제1 네거티브 전압보다 높은 제2 네거티브 전압에 도달할 때까지, 프로그램 전압을 제1 전압씩 점진적으로 상승시키면서 상기 메모리 셀들에 대한 제1 소프트 프로그램 동작을 실시하는 단계; 및 상기 제1 소프트 프로그램 동작이 완료되면, 상기 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱전압이 상기 제2 네거티브 전압보다 높은 제3 네거티브 전압에 도달할 때까지 상기 프로그램 전압을 상기 제1 전압보다 낮은 제2 전압씩 점진적으로 상승시키면서 상기 메모리 셀들에 대한 제2 소프트 프로그램 동작을 실시하는 단계를 포함하는 플래시 소자의 소거 방법으로 이루어진다.
소거 동작은 소거 전압을 점진적으로 상승시키는 ISPE(incremental step pulse erase) 방식으로 실시하며, 상기 ISPE 방식의 소거 동작은 소거 단계, 소거 검증 단계 및 상기 소거 전압을 상승시키는 단계를 포함한다.
상기 ISPE 방식의 소거 동작은 상기 메모리 셀들의 문턱전압이 상기 제1 네거티브 전압보다 모두 낮아질 때까지 상기 소거 단계, 상기 소거 검증 단계 및 상기 소거 전압을 상승시키는 단계를 반복한다.
상기 제1 및 제2 네거티브 전압은 접지전압보다 낮은 전압이다.
상기 제1 소프트 프로그램 동작은 제1 소프트 프로그램 단계, 제1 소프트 프로그램 검증 단계 및 제1 소프트 프로그램 전압을 상승시키는 단계를 포함한다.
상기 제1 소프트 프로그램 동작은 상기 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱전압이 상기 제2 네거티브 전압보다 높아질 때까지 상기 제1 소프트 프로그램 단계, 상기 제1 상기 소프트 프로그램 검증 단계 및 상기 제1 상기 소프트 프로그램 전압을 상승시키는 단계를 반복한다.
상기 제2 소프트 프로그램 동작은 제2 소프트 프로그램 단계, 제2 소프트 프로그램 검증 단계 및 제2 소프트 프로그램 전압을 상승시키는 단계를 포함한다.
상기 제2 소프트 프로그램 동작은 상기 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱전압이 상기 제2 네거티브 전압보다 높아질 때까지 상기 제2 소프트 프로그램 단계, 상기 제2 상기 소프트 프로그램 검증 단계 및 상기 제2 상기 소프트 프로그램 전압을 상승시키는 단계를 반복한다.
본 발명의 다른 실시 예에 따른 플래시 소자의 소거 방법은, 선택된 메모리 셀 블럭 내의 모든 메모리 셀들의 문턱전압이 접지전압 레벨보다 낮아지도록 소거 동작을 실시하는 단계; 소거된 상기 메모리 셀들의 문턱전압을 접지전압 레벨보다 낮은 범위 내에서 상승시키기 위하여, 제1 전압씩 점진적으로 상승하는 프로그램 전압을 상기 메모리 셀들에 인가하는 제1 소프트 프로그램을 실시하는 단계; 및 소거된 상기 메모리 셀들의 문턱전압을 상기 접지전압 레벨보다 낮은 범위 내에서 상승시키기 위하여, 상기 제1 전압보다 낮은 제2 전압씩 점진적으로 상승하는 프로그램 전압을 상기 메모리 셀들에 인가하는 제2 소프트 프로그램을 실시하는 단계를 포함하는 플래시 소자의 소거 방법으로 이루어진다.
제1 소프트 프로그램 및 제2 소프트 프로그램은 ISPP(incremental step pulse program) 방식으로 실시한다.
상기 소거 동작은 소거 전압을 점진적으로 상승시키는 ISPE(incremental step pulse erase) 방식으로 실시한다. 상기 소거 동작은 소거 전압을 점진적으로 상승시키는 ISPE(incremental step pulse erase) 방식으로 실시한다. 상기 ISPE 방식의 소거 동작은 스타트 바이어스(start bias)를 10V 내지 20V 범위 내에서 선택된 전압으로 하여 실시한다. 이때, 제1 전압 및 제2 전압은 200mV 내지 50mV 범위 내에서 선택된 전압 변화량이다.
본 발명은, 블럭 단위의 소거 동작을 실시한 후, 소거 검증 동작을 서로 다른 기준전압에 따라 다수번 실시함으로써 소거 상태의 문턱전압을 증가시킬 수 있고, 이와 동시에 소거 상태의 문턱전압 분포 폭을 좁힐 수 있다. 이로써, 후속 실시할 프로그램 동작의 속도를 향상시킬 수 있으므로, 플래시 소자의 전기적 특성 및 신뢰도를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 소거 동작을 설명하기 위한 순서도이다.
도 3은 본 발명의 소거 동작에 따른 소거 문턱전압 분포의 변화를 설명하기 위한 도면이다.
도 4a 내지 도 4b는 본 발명의 소거 동작 중 검증 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 소거 동작은 ISPE 소거 동작(110), 제1 ISPP 프로그램 동작(120) 및 제2 ISPP 프로그램 동작(130)의 순서로 실시한다. ISPE 소거 동작(110)은 ISPE(incremental step pulse erase) 방식으로 실시하는 것이 바람직하다. 구체적으로 설명하면, ISPE 소거 동작(110)은 소거(111), 소거 검증(112), 제1 판단(113) 및 소거 전압 상승(114) 단계를 포함한다. 소거(111) 동작은 선택된 메모리 셀 블럭에 포함된 모든 워드라인(word-line)들에 접지전압(예컨대, 0V)을 인가하고 웰(well)에는 소거전압을 인가하여 실시할 수 있다. 소거 검증(112) 동작은 블럭 내에 포함된 모든 메모리 셀들이 모두 소거되었는지를 검증(verify)한다. 제1 판단(113) 단계는 소거 검증(112) 동작이 수행된 메모리 셀들의 문턱전압(Vth)이 제1 기준전압(NEV1)보다 낮은지를 판별한다. 소거 검증(112) 동작이 수행된 메모리 셀들의 문턱전압(Vth)이 제1 기준전압(NEV1)보다 높은 메모리 셀이 있으면 소거전 압을 상승시켜(114) ISPE 소거 동작(110)을 반복 실시한다. 제1 판단(113) 동작에서 소거 검증(112) 동작이 수행된 모든 메모리 셀들의 문턱전압(Vth)이 제1 기준전압(NEV1)보다 낮으면 패스(pass)한다.
소거 검증(112) 및 제1 판단(113) 동작은 제1 기준전압(NEV1)을 0V보다 낮은 전압 레벨로 한다. 구체적으로 설명하면 다음과 같다.
도 3의 (a)를 참조하면, 상술한 바와 같이 ISPE 소거 동작(110)을 수행함으로써, 소거 상태의 문턱전압 분포를 제1 기준전압(NEV1)보다 낮은 범위에 분포되도록 할 수 있다. 이때, 제1 기준전압(NEV1)은 소거 동작의 기준전압이므로 0V보다 낮은 전압이며, 예를 들면 -1.8V가 될 수 있다. 이를 네거티브 이레이즈 베리파이(negative erase verify; NEV) 동작이라 한다.
도 4a 내지 도 4c를 참조하면, 도 4a는 플래시 소자의 일부를 개략적으로 도시한 회로도이고, 도 4b는 문턱전압을 도시한 그래프이며, 도 4c는 소거 검증 동작을 설명하기 위한 타이밍도이다.
도 4a를 참조하면, 플래시 소자는 메모리 셀 어레이부(410) 및 페이지 버퍼부(420)를 포함한다. 메모리 셀 어레이부(410)는 다수개의 스트링(string)들을 포함하고, 페이지 버퍼부(420)는 다수개의 페이지 버퍼들을 포함한다. 도면에서는 다수개의 스트링들 중 어느 하나의 스트링을 도시하였다. 다수의 스트링들과 페이지 버퍼들은 다수개의 비트라인(BL)들을 통하여 전기적으로 각각 연결된다.
구체적으로 설명하면, 스트링은 직렬 연결된 다수개의 메모리 셀들(F0 내지 Fn; n은 양의 정수)을 포함하고, 다수개의 메모리 셀들(F0 내지 Fn)의 양 단에 각 각 연결된 드레인 셀렉트 트랜지스터(drain select transistor; DST) 및 소스 셀렉트 트랜지스터(source select transistor; SST)를 포함한다. 드레인 셀렉트 트랜지스터(DST)의 드레인(drain) 단에는 비트라인(bit line; BL)이 연결되고, 소스 셀렉트 트랜지스터(SST)의 소스(source) 단에는 공통 소스 라인(common source line; CSL)이 전기적으로 연결된다. 서로 다른 스트링에 포함된 메모리 셀들(F0 내지 Fn)의 게이트 단이 각각 연결되어 다수개의 워드라인들(WL0 내지 WLn; n은 양의 정수)을 이룬다. 드레인 셀렉트 트랜지스터(DST)의 게이트 단이 연결되어 드레인 셀렉트 라인(DSL)을 이룬다. 소스 셀렉트 트랜지스터(SST)의 게이트 단이 연결되어 소스 셀렉트 라인(SSL)을 이룬다.
페이지 버퍼부(420)는 다수개의 페이지 버퍼(page buffer)들로 이루어지며, 도면에서는 다수개의 페이지 버퍼들 중 어느 하나의 페이지 버퍼의 일부를 간략하게 도시하였다. 구체적으로 설명하면, 페이지 버퍼는 프리차지 스위치(P1), 센싱 스위치(P2), 전달 스위치(P3), 리셋 스위치(P4) 및 래치부(latch; 421)를 포함한다. 프리차지 스위치(P1)는 PMOS 트랜지스터로 구현할 수 있고, 센싱 스위치(P2), 전달 스위치(P3) 및 리셋 스위치(P4)는 NMOS 트랜지스터로 구현할 수 있다. 래치부(421)는 인버터들(I1 및 I2)을 포함한다. 프리차지 스위치(P1)는 프리차지바 신호(PRECHb)가 활성화되면 센싱 노드(SO)에 전원전압(Vdd)을 인가한다. 센싱 스위치(P2)는 센싱신호(PBSENSE)가 활성화되면 비트라인(BL)과 센싱 노드(SO)를 전기적으로 연결한다. 전달 스위치(P3)는 전달신호(TRAN)가 활성화되면 센싱 노드(SO)와 래치부(421)를 전기적으로 연결한다. 리셋 스위치(P4)는 셋신호(SET)가 활성화되면 래치브(421)의 데이터를 리셋(reset)할 수 있다.
도 4a 및 4b를 참조하면, 소거 검증 동작을 실시할 때, 기준전압(NEV1)보다 낮은 문턱전압을 갖는 메모리 셀(A)은 턴 온(turb on)되고, 기준전압(NEV1)보다 높은 문턱전압을 갖는 메모리 셀(B)은 턴 오프(turn off)된다. 네거티브 이레이즈 베리파이(NEV)를 수행하기 위해서는 워드라인들(WL0 내지 WLn)에 0V보다 낮은 전압을 인가하는 것이 바람직하다. 하지만, 음전압을 사용하지 않는 경우, 워드라인들(WL0 내지 WLn)에 0V보다 낮은 레벨의 전압을 직접 인가할 수 없기 때문에, 다른 방법으로 전압 조건을 변경해야 한다. 구체적으로 설명하면 다음과 같다.
도 4a, 도 4b 및 도 4c를 참조하면, 제1 구간은 디스차지(discharge) 구간으로, 셋신호(SET) 및 센싱신호(PBSENSE)를 활성화한다. 프리차지바 신호(PRECHb)는 비활성화 상태를 유지시킨다.
제2 구간은 프리차지(precharge) 구간으로, 셋신호(SET) 및 센싱신호(PBSENSE)를 비활성화 시킨다. 이어서, 공통 소스 라인(CSL)에 전원전압(Vdd)을 인가한다. 모든 워드라인들(WL0 내지 WLn)에는 소거 검증 동작에 필요한 전압을 인가한다. 예를 들면, 모든 워드라인들(WL0 내지 WLn)에 접지전압(예컨대, 0V)을 인가한다. 또한, 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)에는 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)를 턴 온(turn on)시키기 위한 전압을 인가한다. 그러면, 공통 소스 라인(CSL)과 비트라인(BL)이 전기적으로 연결되는데, 메모리 셀들의 문턱전압 상태에 따라 비트라인(BL)에 프리차지되는 전압 레벨이 다르게 나타난다. 구체적으로 설명하면, 스트링 내의 메모리 셀들의 문 턱전압이 낮을수록 비트라인(BL)은 높은 전압 레벨로 프리차지되고, 이와 반대로 스트링 내의 메모리 셀들(또는 일부)의 문턱전압이 높을수록 비트라인(BL)은 낮은 전압 레벨로 프리차지된다.
이때, 프리차지바 신호(PRECHb)도 활성화시켜 센싱 노드(SO)를 제1 활성전압(Vdd-Vt; Vt는 프리차지 스위치(P1)의 문턱전압)만큼 프리차지 시킨 후 다시 비활성화시킨다. 이때, 센싱 신호(PBSENSE)는 비활성화하여 비트라인(BL)과 센싱 노드(SO)를 전기적으로 연결하지 않도록 한다.
제3 구간은 평가구간으로, 공통 소스 라인(CSL)에 인가하는 전압과 프리차지바 신호(PRECHb)를 비활성화시키고, 센싱신호(PBSENSE)를 활성화한다. 특히, 센싱신호(PBSENSE)는 제1 기준전압(NEV1)보다 센싱 스위치(P2)의 문턱전압만큼 높은 레벨로 인가한다.
이로써, 스트링 내의 메모리 셀들의 문턱전압이 기준전압(NEV1)보다 낮은 경우(A), 제2 구간에서 비트라인(BL)이 높은 레벨(예컨대, 제1 기준전압(NEV1)보다 높은 레벨)로 프리차지 되므로 센싱 스위치(P2)는 턴 오프(turn off)된다. 이에 따라, 센싱 노드(SO)에 프리차지된 전압 레벨은 그대로 유지된다. 반면에, 스트링 내의 메모리 셀들(또는 일부)의 문턱전압이 제1 기준전압(NEV1)보다 높은 경우(B), 제2 구간에서 비트라인(BL)이 낮은 레벨(예컨대, 제1 기준전압(NEV1)보다 낮은 레벨)로 프리차지 되므로 센싱 스위치(P2)는 턴 온(turn on)된다. 이에 따라, 센싱 노드(SO)에 프리차지된 전압 레벨은 저하(예컨대, 비트라인(BL)에 인가된 전압 만큼)된다.
제4 구간은 판단 구간으로, 페이지 버퍼는 센싱 노드(SO)의 전압 레벨의 변화를 감지하여 도 2의 제1 판단(113) 동작을 수행한다. 이로써, 스트링 내의 메모리 셀들(또는 일부)의 문턱전압(Vth)이 제1 기준전압(NEV1)보다 낮은지를 판별할 수 있다. 스트링 내의 모든 메모리 셀들의 문턱전압(Vth)이 제1 기준전압(NEV1)보다 낮으면 ISPE 소거 동작(110)을 패스한다. 그렇지 않으면, 소거 전압을 상승시켜서(114) ISPE 소거 동작(110)을 반복 수행한다.
이어서, 도 2를 참조하면, 제1 ISPP프로그램 동작(120)을 수행한다. 제1 ISPP 프로그램 동작(120)은 ISPP(incremental step pulse program) 방식으로 실시하는 것이 바람직하다. 이에 따라, 제1 ISPP 프로그램 동작(120)은 제1 소프트 프로그램(121), 제1 소프트 프로그램 검증(122), 제2 판단(123) 및 제1 소프트 프로그램 전압 상승(124) 동작을 포함한다.
제1 소프트 프로그램(121) 동작은 ISPP의 스타트 바이어스(start bias)를 워드라인에 인가하는 동작이다. 이때, 스타트 바이어스는 10V 내지 20V 범위 내에서 선택하는 것이 바람직하다.
제1 소프트 프로그램 검증(122) 및 제2 판단(123) 동작은 제1 기준전압(NEV1)보다 높고 0V보다 낮은 레벨의 제2 기준전압(NEV2)에 따라 실시하는 것이 바람직하다. 또한, 제1 소프트 프로그램 검증(122) 및 제2 판단(123) 동작은 네거티브 이레이즈 베리파이(NEV) 방식으로 실시하는 것이 바람직하다. 구체적으로 설명하면 다음과 같다.
도 3의 (b) 및 도 4a를 참조하면, 셋신호(SET) 및 센싱신호(PBSENSE)를 비활 성화 시켜 비트라인(BL)과 센싱 노드(SO)가 전기적으로 연결되지 않도록 한다. 이어서, 공통 소스 라인(CSL)에 전원전압(Vdd)을 인가한다. 모든 워드라인들(WL0 내지 WLn)에 접지전압(예컨대, 0V)을 인가한다. 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)에는 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)를 턴 온(turn on)시키기 위한 전압을 인가한다. 그러면, 공통 소스 라인(CSL)과 비트라인(BL)이 전기적으로 연결되는데, 메모리 셀들의 문턱전압 상태에 따라 비트라인(BL)에 프리차지되는 전압 레벨이 다르게 나타난다. 구체적으로 설명하면, 스트링 내의 메모리 셀들의 문턱전압이 낮을수록 비트라인(BL)은 높은 전압 레벨로 프리차지되고, 이와 반대로 스트링 내의 메모리 셀들(또는 일부)의 문턱전압이 높을수록 비트라인(BL)은 낮은 전압 레벨로 프리차지된다.
이때, 프리차지바 신호(PRECHb)를 활성화시켜 센싱 노드(SO)를 제1 활성전압(Vdd-Vt; Vt는 프리차지 스위치(P1)의 문턱전압)만큼 프리차지 시킨 후 다시 비활성화시킨다. 이때, 센싱 신호(PBSENSE)는 비활성화하여 비트라인(BL)과 센싱 노드(SO)를 전기적으로 연결하지 않도록 한다.
이어서, 공통 소스 라인(CSL)에 인가하는 전압과 프리차지바 신호(PRECHb)를 비활성화시키고, 센싱신호(PBSENSE)를 활성화한다. 특히, 센싱신호(PBSENSE)는 제2 기준전압(NEV2)보다 센싱 스위치(P2)의 문턱전압만큼 높은 레벨로 인가한다.
이로써, 스트링 내의 메모리 셀들의 문턱전압이 제2 기준전압(NEV2)보다 낮은 경우, 비트라인(BL)이 높은 레벨(예컨대, 제2 기준전압(NEV2)보다 높은 레벨)로 프리차지 되므로 센싱 스위치(P2)는 턴 오프(turn off)된다. 이에 따라, 센싱 노 드(SO)에 프리차지된 전압 레벨은 그대로 유지된다. 반면에, 스트링 내의 메모리 셀들(또는 일부)의 문턱전압이 제2 기준전압(NEV2)보다 높은 경우, 비트라인(BL)이 낮은 레벨(예컨대, 제2 기준전압(NEV2)보다 낮은 레벨)로 프리차지 되므로 센싱 스위치(P2)는 턴 온(turn on)된다. 이에 따라, 센싱 노드(SO)에 프리차지된 전압 레벨은 저하(예컨대, 비트라인(BL)에 인가된 전압 만큼)된다.
이어서, 페이지 버퍼가 센싱 노드(SO)의 전압 레벨의 변화를 감지하여 도 2의 제2 판단(123) 단계를 수행한다. 이로써, 스트링 내의 메모리 셀들 중 어느 하나의 문턱전압(Vth)이라도 제2 기준전압(NEV2)보다 높으면 제1 ISPP 프로그램 동작(120)을 패스한다. 반면에, 스트링 내의 메모리 셀들 중 어느 하나의 문턱전압(Vth)이라도 제2 기준전압(NEV2)보다 높은 메모리 셀이 없으면, 제1 소프트 프로그램 전압을 상승(124)시킨 후에 제1 ISPP 프로그램 동작(120)을 반복 실시한다. 특히, 제1 ISPP 프로그램 동작(120)을 반복할 때마다 제1 소프트 프로그램 전압을 제1 전압만큼(예컨대, 200mV) 상승시켜(124) 수행하는 것이 바람직하다.
이처럼, 제1 ISPP 프로그램 동작(120)을 실시함으로써 제1 기준전압보다 낮은 상태였던 소거 문턱전압을 제2 기준전압(NEV2)까지 상승시킴과 동시에 문턱전압 분포 폭을 더 좁힐 수 있다.
이어서, 제2 ISPP 프로그램 동작(130)을 수행한다. 제2 ISPP 프로그램 동작(130)은 ISPP(incremental step pulse program) 방식으로 실시하는 것이 바람직하다. 이를 위해, 제2 ISPP 프로그램 동작(130)은 제2 소프트 프로그램(131), 제2 소프트 프로그램 검증(132), 제3 판단(133) 및 제2 소프트 프로그램 전압 상 승(134) 동작을 포함한다. 또한, 제2 소프트 프로그램 검증(132) 및 제3 판단(133) 동작은 네거티브 이레이즈 베리파이(NEV) 방식으로 실시하는 것이 바람직하다. 구체적으로 설명하면 다음과 같다.
도 3의 (c) 및 도 4a를 참조하면, 셋신호(SET) 및 센싱신호(PBSENSE)를 비활성화 시켜 비트라인(BL)과 센싱 노드(SO)가 전기적으로 연결되지 않도록 한다. 이어서, 공통 소스 라인(CSL)에 전원전압(Vdd)을 인가한다. 모든 워드라인들(WL0 내지 WLn)에 접지전압(예컨대, 0V)을 인가한다. 또한, 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)에는 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)를 턴 온(turn on)시키기 위한 전압을 인가한다. 그러면, 공통 소스 라인(CSL)과 비트라인(BL)이 전기적으로 연결되는데, 메모리 셀들의 문턱전압 상태에 따라 비트라인(BL)에 프리차지되는 전압 레벨이 다르게 나타난다. 구체적으로 설명하면, 스트링 내의 메모리 셀들의 문턱전압이 낮을수록 비트라인(BL)은 높은 전압 레벨로 프리차지되고, 이와 반대로 스트링 내의 메모리 셀들(또는 일부)의 문턱전압이 높을수록 비트라인(BL)은 낮은 전압 레벨로 프리차지된다.
이때, 프리차지바 신호(PRECHb)를 활성화시켜 센싱 노드(SO)를 제1 활성전압(Vdd-Vt; Vt는 프리차지 스위치(P1)의 문턱전압)만큼 프리차지 시킨 후 다시 비활성화시킨다. 이때, 센싱 신호(PBSENSE)는 비활성화하여 비트라인(BL)과 센싱 노드(SO)를 전기적으로 연결하지 않도록 한다.
이어서, 공통 소스 라인(CSL)에 인가하는 전압과 프리차지바 신호(PRECHb)를 비활성화시키고, 센싱신호(PBSENSE)를 활성화한다. 특히, 센싱신호(PBSENSE)는 제3 기준전압(SEV)보다 센싱 스위치(P2)의 문턱전압만큼 높은 레벨로 인가한다.
이로써, 스트링 내의 메모리 셀들의 문턱전압이 제3 기준전압(SEV)보다 낮은 경우, 비트라인(BL)이 높은 레벨(예컨대, 제3 기준전압(SEV)보다 높은 레벨)로 프리차지되므로 센싱 스위치(P2)는 턴 오프(turn off)된다. 이에 따라, 센싱 노드(SO)에 프리차지된 전압 레벨은 그대로 유지된다. 반면에, 스트링 내의 메모리 셀들(또는 일부)의 문턱전압이 제3 기준전압(SEV)보다 높은 경우, 비트라인(BL)이 낮은 레벨(예컨대, 제3 기준전압(SEV)보다 낮은 레벨)로 프리차지 되므로 센싱 스위치(P2)는 턴 온(turn on)된다. 이에 따라, 센싱 노드(SO)에 프리차지된 전압 레벨은 저하(예컨대, 비트라인(BL)에 인가된 전압 만큼)된다.
이어서, 페이지 버퍼에서 센싱 노드(SO)의 전압 레벨의 변화를 감지하여 도 2의 제3 판단(133) 단계를 수행한다. 이로써, 스트링 내의 메모리 셀들 중 어느 하나의 문턱전압(Vth)이라도 제3 기준전압(SEV)보다 높으면 제2 ISPP 프로그램 동작(130)을 패스한다. 반면에, 스트링 내의 메모리 셀들 중 어느 하나의 문턱전압(Vth)이라도 제3 기준전압(SEV)보다 높은 메모리 셀이 없으면, 제2 소프트 프로그램 전압을 상승(134)시킨 후에 제2 ISPP 프로그램 동작(130)을 반복적으로 실시한다. 특히, 제2 ISPP 프로그램 동작(130)을 반복할 때마다 제2 소프트 프로그램 전압을 제1 전압보다 낮은 레벨의 제2 전압만큼(예컨대, 100mV) 상승시켜(124) 수행하는 것이 바람직하다.
이처럼, 제2 ISPP 프로그램 동작(130)을 실시함으로써 제2 기준전압(NEV2)보다 낮은 상태였던 소거 문턱전압을 제3 기준전압(SEV)까지 상승시킴과 동시에 문턱 전압 분포 폭을 더 좁힐 수 있다.
또한, 소거 상태의 문턱전압 레벨을 높이고 분포 폭을 더 좁히기 위하여, 제1 ISPP 프로그램 동작(120)과 같은 소프트 프로그램 단계를 다수회 실시할 수 있다. 이때, 각각의 소프트 프로그램 단계의 회수가 증가할 때마다 기준전압의 레벨을 증가시키면서 실시하며, 문턱전압 분포 폭을 좁히기 위하여 소프트 프로그램 전압 상승률은 낮추는 것이 바람직하다. 소프트 프로그램 전압 상승률은 200mV 내지50mV 범위 내에서 정할 수 있다. 예를 들면, ISPE 소거 동작(110) 이후에 실시하는 제1 ISPP 프로그램 동작(120)에서 전압 상승레벨을 200mV로 하였다면, 제2 ISPP 프로그램 동작(130)에서는 전압 상승레벨을 100mV로 할 수 있다. 그 다음 ISPP 프로그램 동작을 더 실시할 경우, 전압 상승레벨을 80mV로 할 수 있다. 즉, ISPP 프로그램 동작을 패스하고, 다음 ISPP 프로그램 동작을 수행할 때마다 전압 상승변화 레벨을 감소함으로써 소거 문턱전압 분포 폭을 좁힐 수 있다.
이에 따라, 후속 실시할 프로그램 동작 시 문턱전압을 상승시키는 시간을 빠르게 할 수 있다. 특히, 싱글 레벨 셀(single level cell; SLC) 뿐만아니라, 멀티 레벨 셀(multi level cell; MLC) 방식의 프로그램 동작 시에도 각각의 프로그램 문턱전압 간의 마진을 용이하게 확보할 수 있으므로 플래시 소자의 신뢰도를 증가시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 소거 방법에 따른 문턱전압 분포를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 소거 동작을 설명하기 위한 순서도이다.
도 3은 본 발명의 소거 동작에 따른 소거 문턱전압 분포의 변화를 설명하기 위한 도면이다.
도 4a 내지 도 4b는 본 발명의 소거 동작 중 검증 동작을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : ISPE 소거 동작 111 : 소거
112 : 소거 검증 113 : 제1 판단
114 : 소거 전압 상승 120 : 제1 ISPP 프로그램 동작
121 : 제1 소프트 프로그램 122 : 제1 소프트 프로그램 검증
123 : 제2 판단 124 : 제1 소프트 프로그램 전압 상승
130 : 제2 ISPP 프로그램 동작 131 : 제2 소프트 프로그램
132 : 제2 소프트 프로그램 검증 133 : 제3 판단
134 : 제2 소프트 프로그램 전압 상승
410 : 메모리 셀 어레이부 420 : 페이지 버퍼부
421 : 래치부
Fo~Fn : 메모리 셀 SST : 소스 셀렉트 트랜지스터
DST : 드레인 셀렉트 트랜지스터 WL0~WLn : 워드라인
SSL : 소스 셀렉트 라인 DSL : 드레인 셀렉트 라인
P1 : 프리차지 스위치 P2 : 센싱 스위치
P3 : 전달 스위치 P4 : 리셋 스위치
SO : 센싱 노드 I1 : 제1 인버터
I2 : 제2 인버터

Claims (14)

  1. 메모리 셀들의 문턱전압이 제1 네거티브 전압보다 낮아지도록 소거 동작을 실시하는 단계;
    상기 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱전압이 상기 제1 네거티브 전압보다 높은 제2 네거티브 전압에 도달할 때까지, 프로그램 전압을 제1 전압씩 점진적으로 상승시키면서 상기 메모리 셀들에 대한 제1 소프트 프로그램 동작을 실시하는 단계; 및
    상기 제1 소프트 프로그램 동작이 완료되면, 상기 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱전압이 상기 제2 네거티브 전압보다 높은 제3 네거티브 전압에 도달할 때까지 상기 프로그램 전압을 상기 제1 전압보다 낮은 제2 전압씩 점진적으로 상승시키면서 상기 메모리 셀들에 대한 제2 소프트 프로그램 동작을 실시하는 단계를 포함하는 플래시 소자의 소거 방법.
  2. 제 1 항에 있어서,
    상기 소거 동작은 소거 전압을 점진적으로 상승시키는 ISPE(incremental step pulse erase) 방식으로 실시하는 플래시 소자의 소거 방법.
  3. 제 2 항에 있어서,
    상기 ISPE 방식의 소거 동작은 소거 단계, 소거 검증 단계 및 상기 소거 전압을 상승시키는 단계를 포함하는 플래시 소자의 소거 방법.
  4. 제 3 항에 있어서,
    상기 ISPE 방식의 소거 동작은 상기 메모리 셀들의 문턱전압이 상기 제1 네거티브 전압보다 모두 낮아질 때까지 상기 소거 단계, 상기 소거 검증 단계 및 상기 소거 전압을 상승시키는 단계를 반복하는 플래시 소자의 소거 방법.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 네거티브 전압은 접지전압보다 낮은 전압인 플래시 소자의 소거 방법.
  6. 제 1 항에 있어서,
    상기 제1 소프트 프로그램 동작은 제1 소프트 프로그램 단계, 제1 소프트 프로그램 검증 단계 및 제1 소프트 프로그램 전압을 상승시키는 단계를 포함하는 플래시 소자의 소거 방법.
  7. 제 6 항에 있어서,
    상기 제1 소프트 프로그램 동작은 상기 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱전압이 상기 제2 네거티브 전압보다 높아질 때까지 상기 제1 소프트 프로그램 단계, 상기 제1 상기 소프트 프로그램 검증 단계 및 상기 제1 상기 소프트 프로그램 전압을 상승시키는 단계를 반복하는 플래시 소자의 소거 방법.
  8. 제 1 항에 있어서,
    상기 제2 소프트 프로그램 동작은 제2 소프트 프로그램 단계, 제2 소프트 프로그램 검증 단계 및 제2 소프트 프로그램 전압을 상승시키는 단계를 포함하는 플래시 소자의 소거 방법.
  9. 제 8 항에 있어서,
    상기 제2 소프트 프로그램 동작은 상기 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱전압이 상기 제2 네거티브 전압보다 높아질 때까지 상기 제2 소프트 프로그램 단계, 상기 제2 상기 소프트 프로그램 검증 단계 및 상기 제2 상기 소프트 프로그램 전압을 상승시키는 단계를 반복하는 플래시 소자의 소거 방법.
  10. 선택된 메모리 셀 블럭 내의 모든 메모리 셀들의 문턱전압이 접지전압 레벨보다 낮아지도록 소거 동작을 실시하는 단계;
    소거된 상기 메모리 셀들의 문턱전압을 접지전압 레벨보다 낮은 범위 내에서 상승시키기 위하여, 제1 전압씩 점진적으로 상승하는 프로그램 전압을 상기 메모리 셀들에 인가하는 제1 소프트 프로그램을 실시하는 단계; 및
    소거된 상기 메모리 셀들의 문턱전압을 상기 접지전압 레벨보다 낮은 범위 내에서 상승시키기 위하여, 상기 제1 전압보다 낮은 제2 전압씩 점진적으로 상승하는 프로그램 전압을 상기 메모리 셀들에 인가하는 제2 소프트 프로그램을 실시하는 단계를 포함하는 플래시 소자의 소거 방법.
  11. 제 10 항에 있어서,
    상기 제1 소프트 프로그램 및 상기 제2 소프트 프로그램은 ISPP(incremental step pulse program) 방식으로 실시하는 플래시 소자의 소거 방법.
  12. 제 10 항에 있어서,
    상기 소거 동작은 소거 전압을 점진적으로 상승시키는 ISPE(incremental step pulse erase) 방식으로 실시하는 플래시 소자의 소거 방법.
  13. 제 12 항에 있어서,
    상기 ISPE 방식의 소거 동작은 스타트 바이어스(start bias)를 10V 내지 20V 범위 내에서 선택된 전압으로 하여 실시하는 플래시 소자의 소거 방법.
  14. 제 10 항에 있어서,
    상기 제1 전압 및 상기 제2 전압은 200mV 내지 50mV 범위 내에서 선택된 전압 변화량인 플래시 소자의 소거 방법.
KR1020080115710A 2008-11-20 2008-11-20 플래시 소자의 소거 방법 KR101100547B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080115710A KR101100547B1 (ko) 2008-11-20 2008-11-20 플래시 소자의 소거 방법
US12/613,195 US20100124121A1 (en) 2008-11-20 2009-11-05 Method of erasing flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080115710A KR101100547B1 (ko) 2008-11-20 2008-11-20 플래시 소자의 소거 방법

Publications (2)

Publication Number Publication Date
KR20100056749A KR20100056749A (ko) 2010-05-28
KR101100547B1 true KR101100547B1 (ko) 2011-12-29

Family

ID=42171975

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080115710A KR101100547B1 (ko) 2008-11-20 2008-11-20 플래시 소자의 소거 방법

Country Status (2)

Country Link
US (1) US20100124121A1 (ko)
KR (1) KR101100547B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120096212A (ko) * 2011-02-22 2012-08-30 삼성전자주식회사 비휘발성 메모리 장치, 메모리 컨트롤러, 및 이들의 동작 방법
KR101281706B1 (ko) 2011-02-28 2013-07-03 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그의 소거 동작 제어 방법
KR101942274B1 (ko) 2012-02-13 2019-01-28 삼성전자주식회사 저항성 메모리 장치
CN103366813B (zh) * 2012-03-26 2016-02-10 上海华虹宏力半导体制造有限公司 非挥发性存储器的擦除方法
US8760923B2 (en) * 2012-08-28 2014-06-24 Freescale Semiconductor, Inc. Non-volatile memory (NVM) that uses soft programming
EP3197450A1 (en) 2014-09-22 2017-08-02 INSERM (Institut National de la Santé et de la Recherche Médicale) Methods and pharmaceutical compositions for the treatment of fibrosis
KR102291309B1 (ko) 2015-05-20 2021-08-20 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
CN104934064A (zh) * 2015-07-07 2015-09-23 合肥恒烁半导体有限公司 一种nand型闪存存储器的块擦除方法
WO2018076239A1 (en) * 2016-10-27 2018-05-03 Micron Technology, Inc. Erasing memory cells
TWI713860B (zh) * 2018-06-28 2020-12-21 力晶積成電子製造股份有限公司 快閃記憶體裝置及其程式化方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811277B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 낸드 플래시 메모리소자의 소거방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100323554B1 (ko) * 1997-05-14 2002-03-08 니시무로 타이죠 불휘발성반도체메모리장치
KR100932367B1 (ko) * 2007-11-09 2009-12-18 주식회사 하이닉스반도체 불휘발성 메모리 장치의 소프트 프로그램 방법
KR100953063B1 (ko) * 2008-05-23 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 장치의 소거 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811277B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 낸드 플래시 메모리소자의 소거방법

Also Published As

Publication number Publication date
US20100124121A1 (en) 2010-05-20
KR20100056749A (ko) 2010-05-28

Similar Documents

Publication Publication Date Title
KR101100547B1 (ko) 플래시 소자의 소거 방법
KR101119371B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
US7593259B2 (en) Flash multi-level threshold distribution scheme
KR100859258B1 (ko) 플래시 메모리 장치 및 동작 방법
JP4902002B1 (ja) 不揮発性半導体記憶装置
USRE44978E1 (en) Method of verifying programming of a nonvolatile memory device
KR100885784B1 (ko) 불휘발성 메모리 장치의 소프트 프로그램 방법
KR101012982B1 (ko) 불휘발성 메모리 소자의 동작 방법
JP5992983B2 (ja) 不揮発性半導体記憶装置
US8228734B2 (en) Nonvolatile memory device and method of programming the same
JP2012119019A (ja) 不揮発性半導体記憶装置
US9870828B2 (en) Non-volatile semiconductor memory and erasing method thereof
JP2009301599A (ja) 不揮発性半導体記憶装置
KR20070057716A (ko) 멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법
KR100972715B1 (ko) 플래시 메모리 소자 및 그의 프로그램 동작 방법
KR100892053B1 (ko) 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의프로그램 방법
KR20100037277A (ko) 플래시 메모리 소자의 소거 동작 방법
KR101075504B1 (ko) 불휘발성 메모리 소자의 소거 동작 방법
KR20090002470A (ko) 낸드 플래시 메모리소자의 프로그램 방법
WO2014165492A1 (en) Erase verification

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee