KR101095119B1 - 다이 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 다이 패키지 및 그 제조방법에 관한 것으로, 다이의 하면에 솔더층을 형성하고, 이 솔더층과 메탈층과의 표면장력을 이용하여 다이를 셀프 얼라인하여 어태치 함으로써 어태치 리드 타임을 감소시킬 수 있는 다이 패키지 및 그 제조방법을 제공한다.
다이, 재배선층, 솔더층, 메탈층, 셀프 얼라인, 웨이퍼

Description

다이 패키지 및 그 제조방법{DIE PACKAGE AND FABRICATING METHOD OF THE SAME}
본 발명은 다이 패키지 및 그 제조방법에 관한 것이다.
최근 전자산업의 추세는 경박단소, 다기능화, 및 고성능의 신뢰성을 갖는 제품을 저가로 공급하는 것으로, 이를 실현할 수 있게 하여 주는 기술 중의 하나가 패키징(packaging) 기술이다. 특히 최근에는 실장효율을 높이기 위한 패키징 기술의 하나로 인쇄회로기판(Printed circuit board)를 기반으로한 SIP(system in packaging) 기술에 대한 연구가 활발히 진행되고 있다.
SIP 기술은 크게 다이(die)를 인쇄회로기판의 표면에 실장하는 표면실장기술(SMT)과 인쇄회로기판 내에 다이를 실장하는 전자부품 내장 기술(Embedded Active Die; EAD)로 구분되며, 이는 다이 어태치 장치를 이용하여 수행된다.
도 1은 종래기술에 따른 다이 어태치 장치를 이용한 다이 실장 방법을 설명하기 위한 도면이다. 이하, 도 1을 참조하여 종래기술에 따른 다이 어태치 장치 및 이를 이용한 다이 어태치 방법을 설명하면 다음과 같다.
도 1에 도시한 바와 같이, 종래 기술에 따른 다이 어태치 장치(10)는, 다이 로딩부(20), 슬라이드 글라스(30), 비주얼 카메라(30a, 30b), 및 다이 본딩부(40)를 포함하여 구성된다.
다이 로딩부(20)는 웨이퍼(W)로부터 다이싱(dicing)된 각각의 다이(D)를 픽업하여 슬라이드 글라스(30)에 이송시키기 위한 것으로서, 로딩용 픽업 헤드(22)로 구성된다. 이때, 다이(D)의 상면에는 패드부(P)가 형성되고, 하면에는 다이 어태치 필름(die attach film, DAF)이 부착되어 있다.
슬라이드 글라스(30)는 다이(D)의 코너위치 및 패드위치를 비주얼 카메라(30a, 30b)를 사용하여 인식할 수 있도록 하기 위한 것으로서, 투명한 재질로 형성된다. 즉, 투명한 재질의 슬라이드 글라스(30)에 배치된 다이(D)를 배치함으로써 비주얼 카메라(30a, 30b)로 다이(D)의 코너위치 및 패드위치를 측정할 수 있게 된다.
비주얼 카메라(30a, 30b)는 다이(D)의 패드부(P)의 위치 및 코너위치를 화상 인식하기 위한 것으로, 슬라이드 글라스(30)의 상부에 배치된 상부 비주얼 카메라(30a) 및 하부 비주얼 카메라(30b)로 구성된다.
다이 본딩부(40)는 다이(D)를 픽업하여 기판(50)에 어태치 하기 위한 것으로서, 본딩용 픽업 헤드(42)로 구성된다. 다이 본딩부(40)는 비주얼 카메라(30a, 30b)에 의해 측정된 다이(D)의 패드위치 및 코너위치를 이용하여 다이(D)를 기판(50)에 어태치 하게 된다.
그러나, 종래기술에 따른 다이 어태치 장치(10)를 이용하여 기판(50)에 다 이(D)를 어태치 하기 위해서는 슬라이드 글라스(30) 및 이를 이용한 화상 인식 공정이 반드시 수반되어야 한다. 특히, 웨이퍼(W)로부터 각각의 다이를 다이싱하는 과정에서 다이싱 오차가 수반되기 때문에 다이(D)의 코너위치 뿐만 아니라 다이(D)의 패드위치를 모두 측정해야만 정렬 오차를 줄일 수 있다. 따라서, 비주얼 카메라(30a, 30b)를 통해 다이(D)의 상하면을 모두 측정하기 위해서는 슬라이드 글라스(30)의 사용이 필수적이다.
이러한 슬라이드 글라스(30)를 이용한 화상 인식 공정은 다이(D)를 로딩한 상태에서 슬라이드 글라스(30)에 다이(D)를 놓고, 비주얼 카메라(30a, 30b)로 다이(D)의 패드위치 및 코너위치를 인식한 후 다이 본딩부(40)가 다이(D)를 다시 픽업하여 기판(50)에 실장해야 하기 때문에 공정시간이 길어질 수 밖에 없는 문제점이 있었다.
나아가, 다이(D)의 하면에 부착된 다이 어태치 필름(DAF)으로 인해, 다이(D)가 슬라이드 글라스(30)에 부착되어 본딩용 픽업 헤드(42)가 슬라이드 글라스(30)로부터 다이(D)를 픽업하는 과정에서 잘 이탈이 되지 않는 문제점이 있었다.
또한, 다이 어태치 필름(DAF)으로 인해 하부 비주얼 카메라(30a, 30b)가 슬라이드 글라스(30)를 통하여 다이(D)의 코너위치를 인식하는 과정에서 다이 어태치 필름(DAF)의 반사력 저하로 반사광량이 적어 코너위치 인식률이 현저히 떨어지는 문제점이 있었다.
또한, 종래의 다이 어태치 장치는 고가이고, 단위 공정당 리드타임 및 비용이 높아지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 셀프 얼라인을 이용하여 다이를 어태치함으로써 정밀도가 높은 고가의 다이 어태치 장치를 사용할 필요없는 다이 패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 바람직한 제1 실시예에 따른 다이 패키지는, 다이 어태치 영역이 오픈된 얼라인 보조 절연층이 일면에 형성된 금속으로된 지지 플레이트, 상기 지지 플레이트의 다이 어태치 영역에 하면에 형성된 솔더층을 통해 실장된 다이, 상기 다이의 상면의 패드부에 형성된 메탈 포스트, 상기 메탈 포스트의 상면을 노출시킨 상태로 상기 얼라인 보조 절연층 및 상기 다이에 형성된 인캡슐레이션층, 일단이 상기 메탈 포스트와 연결된 상태로 상기 인캡슐레이션층에 연장되게 형성된 재배선층, 및 상기 인캡슐레이션층에 상기 재배선층의 타단을 노출시키는 오픈부를 갖도록 형성된 솔더레지스트층을 포함하는 것을 특징으로 한다.
여기서, 상기 얼라인 보조 절연층은 상기 다이보다 작은 두께로 형성된 것을 특징으로 한다.
또한, 상기 다이의 하면에는 상기 솔더층의 형성을 용이하게 하기 위한 메탈 보조층이 형성되어 있는 것을 특징으로 한다.
또한, 상기 솔더레지스트층의 오픈부에 의해 노출된 상기 재배선층의 타단에 형성된 외부접속단자를 더 포함하는 것을 특징으로 한다.
본 발명의 바람직한 제2 실시예에 따른 다이 패키지는, 다이 어태치 영역에 얼라인 보조 메탈층이 형성된 지지 플레이트, 상기 지지 플레이트의 다이 어태치 영역에 실장된 하면에 솔더층이 형성된 다이, 상기 다이의 상면의 패드부에 형성된 메탈 포스트, 상기 메탈 포스트의 상면을 노출시킨 상태로 상기 지지 플레이트 및 상기 다이에 형성된 인캡슐레이션층, 일단이 상기 메탈 포스트와 연결된 상태로 상기 인캡슐레이션층에 연장되게 형성된 재배선층, 및 상기 인캡슐레이션층에 상기 재배선층의 타단을 노출시키는 오픈부를 갖도록 형성된 솔더레지스트층을 포함하는 것을 특징으로 한다.
여기서, 상기 다이의 하면에는 상기 솔더층의 형성을 용이하게 하기 위한 메탈 보조층이 형성되어 있는 것을 특징으로 한다.
또한, 상기 솔더레지스트층의 오픈부에 의해 노출된 상기 재배선층의 타단에 형성된 외부접속단자를 더 포함하는 것을 특징으로 한다.
본 발명의 바람직한 제1 실시예에 따른 다이 패키지의 제조방법은, (A) 금속으로된 지지 플레이트의 일면에 다이 어태치 영역이 오픈된 얼라인 보조 절연층을 형성하는 단계, (B) 하면에 솔더층 형성된 다이를 상기 솔더층과 상기 지지 플레이트와의 표면장력을 이용하는 상기 지지 플레이트의 다이 어태치 영역에 실장하는 단계, (C) 상기 다이의 상면에 구비된 패드부와 연결된 메탈 포스트를 형성하고, 상기 메탈 포스트의 상면이 노출되도록 인캡슐레이션층을 형성하는 단계, (D) 상기 인캡슐레이션층에 일단이 상기 메탈 포스트와 연결된 상태로 연장된 재배선층을 형성하는 단계, 및 (E) 상기 인캡슐레이션층 및 상기 재배선층에 상기 재배선층의 타단을 노출시키는 오픈부를 갖는 솔더레지스트층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 (A) 단계에서, 상기 얼라인 보조 절연층은 상기 다이의 두께보다 얇게 형성되는 것을 특징으로 한다.
또한, 상기 다이의 하면에는 상기 솔더층의 형성을 용이하게 하기 위한 메탈 보조층이 형성된 것을 특징으로 한다.
또한, 상기 (C) 단계는, (C1) 픽업헤드를 이용하여 하면에 솔더층이 형성된 다이를 상기 지지 플레이트의 상기 다이 어태치 영역 주변에 실장하는 단계, 및 (C2) 상기 솔더층에 열을 인가하여 상기 솔더층과 상기 지지 플레이트의 표면장력을 이용하여 상기 다이를 상기 다이 어태치 영역에 자동 정렬시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (E) 단계 이후에, (F) 상기 솔더레지스트층의 오픈부에 의해 노출된 상기 재배선층의 타단에 외부접속단자를 형성하는 단계, 및 (G) 스크라이빙 라인을 따라 개별 패키지별로 싱귤레이션 하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 제2 실시예에 따른 다이 패키지의 제조방법은, (A) 지지 플레이트의 다이 어태치 영역에 얼라인 보조 메탈층을 형성하는 단계, (B) 하면에 솔더층 형성된 다이를 상기 솔더층과 상기 얼라인 보조 메탈층의 표면장력을 이용하는 상기 지지 플레이트의 다이 어태치 영역에 실장하는 단계, (C) 상기 다이의 상면에 구비된 패드부와 연결된 메탈 포스트를 형성하고, 상기 메탈 포스트의 상면이 노출되도록 인캡슐레이션층을 형성하는 단계, (D) 상기 인캡슐레이션층에 일단이 상기 메탈 포스트와 연결된 상태로 연장된 재배선층을 형성하는 단계, 및 (E) 상기 인캡슐레이션층 및 상기 재배선층에 상기 재배선층의 타단을 노출시키는 오픈부를 갖는 솔더레지스트층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 다이의 하면에는 상기 솔더층의 형성을 용이하게 하기 위한 메탈 보조층이 형성된 것을 특징으로 한다.
또한, 상기 (C) 단계는, (C1) 픽업헤드를 이용하여 하면에 솔더층이 형성된 다이를 상기 지지 플레이트의 상기 다이 어태치 영역 주변에 실장하는 단계, 및 (C2) 상기 솔더층에 열을 인가하여 상기 솔더층과 상기 얼라인 보조 메탈층의 표면장력을 이용하여 상기 다이를 상기 다이 어태치 영역에 자동 정렬시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (E) 단계 이후에, (F) 상기 솔더레지스트층의 오픈부에 의해 노출된 상기 재배선층의 타단에 외부접속단자를 형성하는 단계, 및 (G) 스크라이빙 라인을 따라 개별 패키지별로 싱귤레이션 하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로부터 더욱 명백해질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명에 따르면, 다이의 하면에 형성된 솔더층과 금속으로된 지지 플레이트 또는 솔더층과 얼라인 보조 메탈층의 표면장력을 이용하여 다이를 실장함으로써 다이 어태치 리드타임을 줄일 수 있게 된다.
또한, 본 발명에 따르면, 지지 플레이트의 다이 어태치 영역을 제외하고 솔더층과 낮은 표면장력을 갖는 얼라인 보조 절연층을 형성함으로써 솔더층과 지지 플레이트의 표면장력 효과를 더 증대시킬 수 있게 된다.
또한, 본 발명에 따르면, 다이가 방열효율이 높은 지지 플레이트에 실장됨으로써 다이 패키지의 방열성능을 개선시킬 수 있게 된다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 "제1", "제2" 등의 용어는 임의의 양, 순서 또는 중요도를 나타내는 것이 아니라 구성요소들을 서로 구별하고자 사용된 것이며, 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
다이 패키지의 구조-제1 실시예
도 2는 본 발명의 바람직한 제1 실시예에 따른 다이 패키지의 단면도이다. 이하, 이를 참조하여 본 실시예에 따른 다이 패키지(100a)에 대해 설명하면 다음과 같다.
도 2에 도시한 바와 같이, 본 실시예에 따른 다이 패키지(100a)는, 지지 플레이트(102), 다이(110), 메탈 포스트(126), 인캡슐레이션층(128), 재배선층(130), 및 솔더레지스트층(132)을 포함하여 구성된다.
지지 플레이트(102)은 다이(110)를 포함한 패키지 전체를 지지하고, 방열기능 및 셀프 얼라인을 보조하기 위한 것으로서, 메탈 재질로 형성되며, 그 일면에 다이 어태치 영역이 오픈된 얼라인 보조 절연층(104)이 형성된다. 여기서, 얼라인 보조 절연층(104)은 높이 단차로 인해 지지 플레이트(102)와 다이(110)의 하면에 형성된 솔더층(116)의 셀프 얼라인을 저해하지 않도록 다이(110)보다 작은 두께로 형성되는 것이 바람직하다.
다이(110)는 상면에 패드부(112)가 형성되고, 하면에 솔더층(116)이 형성된 구조를 가진 상태로 지지 플레이트(102)의 다이 어태치 영역에 페이스-업 형태로 실장된다. 여기서, 다이(110)의 하면에 형성된 솔더층(116)은 얼라인 보조 절연층(104)에 비해 지지 플레이트(102)와 높은 표면장력을 가짐으로써 다이 어태치 영역에 셀프 얼라인되어 실장된다. 한편, 다이(110)의 하면에는 다이(110)에 대한 솔더층(116)의 접착력을 용이하게 하기 위해 메탈 보조층(114)이 형성되는 것이 바람직하다.
메탈 포스트(126)는 배선패턴의 미세피치화를 가능하게 하고, 다이(110)의 고속 신호 전달 뿐만 아니라, 칩 간 거리확보, 및 방열기능을 수행하기 위한 것으로서, 다이(110)의 패드부(112)상에 상부로 돌출되게 형성된다. 이때, 메탈 포스트(126)는 원통형 구조를 갖는 것이 바람직하다. 또한, 메탈 포스트(126)는 구리(Cu), 니켈(Ni), 주석(Sn), 금(Au) 등과 같은 재료로 형성될 수 있다.
인캡슐레이션층(128)은 다이(110) 및 메탈 포스트(126)를 커버하기 위한 것으로서, 예를 들어 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)로 형성된다.
재배선층(130)은 패드부(112)에 형성된 메탈 포스트(126)로부터 다른 위치로 배선을 유도하기 위한 것으로서, 메탈 포스트(126)와 일단이 연결된 상태로 인캡슐레이션층(128)에 연장되게 형성된다. 이때, 재배선층(130)은 알루미늄(Al), 구 리(Cu), 니켈(Ni), 금(Au) 등의 도전성 금속으로 이루어진다. 한편, 재배선층(130)의 타단에는 다이(110)를 외부시스템과 연결하는 솔더볼과 같은 외부접속단자(exteranally connecting terminal)(136)가 형성될 수 있다.
솔더레지스트층(132)은 메탈 포스트(126)의 상면 및 재배선층(130)을 보호하기 위한 것으로서, 인캡슐레이션층(128)에 형성된다. 여기서, 솔더레지스트층(132)은 접속패드의 역할을 수행하는 재배선층(130)의 타단을 노출시키는 오픈부(134)를 갖는다.
다이 패키지의 구조-제2 실시예
도 3은 본 발명의 바람직한 제2 실시예에 따른 다이 패키지의 단면도이다. 이하, 이를 참조하여 본 실시예에 따른 다이 패키지(100b)에 대해 설명하면 다음과 같다. 본 실시예를 설명함에 있어 이전 실시예와 동일 또는 대응되는 구성요소에 대해서는 동일한 참조번호를 부여하고, 중복되는 부분에 대한 설명은 생략하기로 한다.
도 3에 도시한 바와 같이, 본 실시예에 따른 다이 패키지(100b)는 절연부재로 된 지지 플레이트(102)에 하면에 솔더층(116)이 형성된 다이(110)를 실장하되, 지지 플레이트(102)의 다이 어태치 영역에 메탈층(103)을 형성함으로써 솔더층(116)과 메탈층(103)의 표면장력을 이용하여 셀프 얼라인된 상태로 실장된 것을 특징으로 한다.
즉, 절연부재로 된 지지 플레이트(102)에 비해 메탈층(103)에 대해 높은 표 면장력을 갖는 솔더층(116)을 이용하여 셀프 얼라인을 하는 것을 특징으로 한다. 이를 제외하고, 다른 구성요소는 제1 실시예에 따른 구성요소와 유사하므로 이에 대한 설명은 생략하기로 한다.
다이 패키지의 제조방법-제1 실시예
도 4 내지 도 15는 본 발명의 바람직한 제1 실시예에 따른 다이 패키지의 제조방법을 공정순서대로 도시한 공정단면도이다. 이하, 이를 참조하여 도 2에 도시된 다이 패키지(100a)의 제조방법에 대해 설명하기로 한다.
먼저, 도 4에 도시한 바와 같이, 지지 플레이트(support plate; 102)의 일면에 얼라인 보조 절연층(104)을 형성한다.
여기서, 지지 플레이트(102)는 제조과정에서 솔더층(116)과의 표면장력에 의해 다이(110)의 셀프 얼라인을 보조하고, 지지기능 및 방열기능을 수행하기 위한 것으로서, 일정강도를 가지며 방열성능이 우수한 금속 재질, 예를 들어 구리(Cu), 알루미늄(Al) 등으로 형성된다.
얼라인 보조 절연층(104)은 솔더층(116)에 대해 낮은 표면장력을 가짐으로써 다이(110)의 얼라인을 보조하기 위한 것으로서 메탈로 된 지지 플레이트(102)의 일면에 형성된다. 이때, 얼라인 보조 절연층(104)은 표면장력의 차이를 제공하여 얼라인을 보조하는 기능을 수행하면 되므로, 재료비의 절감 및 패키지 전체 두께 감소의 측면에서 얇은 두께(예를 들어, 얇은막 형태), 즉 다이(110)의 두께보다 얇게 형성되는 것이 바람직하다.
다음, 도 5에 도시한 바와 같이, 지지 플레이트(102)의 다이 어태치 영역이 오픈되도록 얼라인 보조 절연층(104)에 제1 오픈부(106)를 형성한다.
이때, 제1 오픈부(106)는 다이 어태치 영역에 대응하는 크기로 형성되며, 예를 들어 얼라인 보조 절연층(104)에 노광, 현상공정에 의해 다이 어태치 영역에 대응하는 부분이 오픈된 포토 레지스트(photo resist)를 도포한 후, 하부에 노출되는 얼라인 보조 절연층(104)을 제거하고, 잔존하는 포토 레지스트를 박리함으로써 형성된다.
다음, 도 6에 도시한 바와 같이, 다이(110)를 오픈부(106)에 의해 노출된 지지 플레이트(102)에 실장한다.
여기서, 다이(110)는 집적회로(도시하지 않음)가 내재된 실리콘 소재의 칩 몸체 상면에 집적회로와 전기적으로 연결되는 패드부(112)가 형성되고, 하부면에 솔더층(116)이 형성된 구조를 갖는다. 이때, 다이(110)의 하면에는 솔더층(116)의 형성을 용이하게 하기 위한 메탈보조층(114)이 형성되는 것이 바람직하다.
본 단계는 픽업헤드(108)로 다이를 페이스-업(face-up) 형태로 픽업한 후, 얼라인 보조 절연층(104)의 제1 오픈부(106) 근처에 다이(110)를 이송시키면, 솔더층(116)과 지지 플레이트(102) 사이에 작용하는 표면장력에 의해 다이(110)가 자동정렬된 상태로 실장됨으로써 다이 실장 시간을 축소시키는 것을 특징으로 한다. 즉, 본 단계는 솔더층(116)에 대한 지지 플레이트(102)와 얼라인 보조 절연층(104)의 표면장력 차이를 이용한 셀프 어라인 기술을 제안함으로써 최소한의 얼라인 정밀도를 보장하면서, 다이 어태치 리드타임을 축소시킬 수 있게 된다.
한편, 본 단계에서는 다이(110)의 하면에 경화상태로 형성된 솔더층(116)에 히터(118)로 소정온도 이상의 열을 인가함으로써 솔더층(116)과 지지 플레이트(102)의 표면장력을 이용되도록 하는 것이 바람직하다.
다음, 도 7에 도시한 바와 같이, 얼라인 보조 절연층(104) 및 다이(110)의 상부에 무전해 도금공정에 의해 시드층(120)을 형성한다.
이때, 시드층(120)은, 예를 들어 탈지(cleanet) 과정, 소프트 부식(soft etching) 과정, 예비 촉매처리(pre-catalyst)과정, 촉매 처리 과정, 활성화(accelerator) 과정, 무전해 동도금 과정, 및 산화방지 처리과정을 포함하는 일반적인 촉매 석출 방식을 이용하여 형성된다. 공지의 기술인 촉매 석출 방식에 대한 상세한 설명은 생략하기로 한다.
다음, 도 8에 도시한 바와 같이, 시드층(120)의 상부에 다이(110)의 패드부(112)를 노출시키는 개구부(124)를 갖는 도금 레지스트(122)를 형성한다.
다음, 도 9에 도시한 바와 같이, 개구부(124)에 전해 동도금 공정을 수행하여 다이(110)의 패드부(112)와 연결되는 메탈 포스트(126)를 형성한다.
다음, 도 10에 도시한 바와 같이, 도금 레지스트(122)와 그 하부에 노출되는 시드층(120)을 제거한다. 이때, 시드층(120)은 플래시 에칭(flash etching), 퀵 에칭(quick etching) 등에 의해 제거된다.
다음, 도 11에 도시한 바와 같이, 다이(110)와 얼라인 보조 절연층(104)의 상부에 인캡슐레이션층(128)을 형성한다.
이때, 인캡슐레이션층(128)은 다이(110)를 포함하여, 메탈 포스트(126)를 외부로부터 보호하기 위한 것으로, 예를 들어 에폭시 몰딩 컴파운드를 프린팅(printing) 방법, 성형(molding) 방법, 스핀 코팅(spin coating) 방법 등에 의해 형성된다.
다음, 도 12에 도시한 바와 같이, 인캡슐레이션층(128)에 일단이 메탈 포스트(126)(110)와 연결된 상태로 연장되게 형성된 재배선층(130)을 형성한다. 이때, 재배선층(130)의 타단에는 별도의 접속패드가 형성되는 것도 가능하다 할 것이다.
다음, 도 13에 도시한 바와 같이, 인캡슐레이션층(128)에 솔더레지스트층(132)을 형성하고, 재배선층(130)의 타단을 노출시키는 제2 오픈부(134)를 형성한다.
다음, 도 14에 도시한 바와 같이, 솔더레지스트층(132)의 제2 오픈부(134)에 의해 노출된 재배선층(130)의 타단에 솔더볼과 같은 외부접속단자(136)를 형성한다.
마지막으로, 도 15에 도시한 바와 같이, 스크라이빙 라인을 따라 다이싱 장치(130)을 사용하여 싱귤레이션 공정을 수행 개별 패키지 별로 다이싱한다.
이와 같은 제조공정에 의해 도 2에 도시한 바와 같은, 다이 패키지(100a)가 제조된다.
다이 패키지의 제조방법-제2 실시예
도 16 내지 도 28은 본 발명의 바람직한 제2 실시예에 따른 다이 패키지의 제조방법을 공정순서대로 도시한 공정단면도이다. 본 제조방법을 설명함에 있어 이전 실시예와 동일 또는 대응되는 구성요소에 대해서는 동일한 참조번호를 부여하고, 중복되는 부분에 대한 설명은 생략하기로 한다. 이하, 이를 참조하여 도 3에 도시한 바와 같은 다이 패키지(100b)의 제조방법에 대해 설명하기로 한다.
도 16에 도시한 바와 같이, 지지 플레이트(102)의 다이 어태치 영역에 얼라인 보조 메탈층(103)을 형성한다. 즉, 본 실시예는 절연재로된 지지 플레이트(102)를 사용하되, 그 상부에 얼라인 보조 메탈층(103)을 형성하는 것을 특징으로 한다. 이때, 얼라인 보조 메탈층(103)은 얇은 두께로 형성되어 얼라인 보조 메탈층(103) 이 형성되지 않은 영역과 높은 단차를 가지지 않도록 형성되는 것이 바람직하다. 이는 단차로 인해 셀프 얼라인이 되지 않게 하기 위함이다.
다음, 도 17에 도시한 바와 같이, 다이(110)를 얼라인 보조 메탈층(103)에 실장한다. 즉, 본 단계는 픽업헤드(108)로 다이를 페이스-업(face-up) 형태로 픽업한 후, 보조 메탈층(103) 근처에 다이(110)를 이송시키면, 솔더층(116)과 보조 메탈층(103) 사이에 작용하는 표면장력에 의해 다이(110)가 자동정렬된 상태로 실장됨으로써 다이 실장 시간을 축소시키는 것을 특징으로 한다. 즉, 본 단계는 솔더층(116)에 대한 얼라인 보조 메탈층(103)과 지지 플레이트(102)의 표면장력 차이를 이용한 셀프 어라인 기술을 제안함으로써 최소한의 얼라인 정밀도를 보장하면서, 다이 어태치 리드타임을 축소시킬 수 있게 된다.
다음, 도 18에 도시한 바와 같이, 얼라인 보조 절연층(104) 및 다이(110)의 상부에 무전해 도금공정에 의해 시드층(120)을 형성한다.
다음, 도 19에 도시한 바와 같이, 시드층(120)의 상부에 다이(110)의 패드부(112)를 노출시키는 개구부(124)를 갖는 도금 레지스트(122)를 형성한다.
다음, 도 20에 도시한 바와 같이, 개구부(124)에 전해 동도금 공정을 수행하여 다이(110)의 패드부(112)와 연결되는 메탈 포스트(126)를 형성한다.
다음, 도 21에 도시한 바와 같이, 도금 레지스트(122)와 그 하부에 노출되는 시드층(120)을 제거한다.
다음, 도 22에 도시한 바와 같이, 다이(110)와 얼라인 보조 절연층(104)의 상부에 인캡슐레이션층(128)을 형성한다.
다음, 도 23에 도시한 바와 같이, 인캡슐레이션층(128)에 일단이 메탈 포스트(126)와 연결된 상태로 연장되게 형성된 재배선층(130)을 형성한다.
다음, 도 24에 도시한 바와 같이, 인캡슐레이션층(128)에 솔더레지스트층(132)을 형성하고, 재배선층(130)의 타단을 노출시키는 제2 오픈부(134)를 형성한다.
다음, 도 25에 도시한 바와 같이, 솔더레지스트층(132)의 오픈부(134)에 의해 노출된 재배선층(130)의 타단에 솔더볼과 같은 외부접속단자(136)를 형성한다.
마지막으로, 도 26에 도시한 바와 같이, 스크라이빙 라인을 따라 다이싱 장치(130)을 사용하여 싱귤레이션 공정을 수행 개별 패키지 별로 다이싱한다.
이와 같은 제조공정에 의해 도 3에 도시한 바와 같은, 다이 패키지(100b)가 제조된다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 다이 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
도 1은 종래기술에 따른 다이 어태치 장치를 이용한 다이 실장 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 바람직한 제1 실시예에 따른 다이 패키지의 단면도이다.
도 3은 본 발명의 바람직한 제2 실시예에 따른 다이 패키지의 단면도이다.
도 4 내지 도 15는 본 발명의 바람직한 제1 실시예에 따른 다이 패키지의 제조방법을 공정순서대로 도시한 공정단면도이다.
도 16 내지 도 26은 본 발명의 바람직한 제2 실시예에 따른 다이 패키지의 제조방법을 공정순서대로 도시한 공정단면도이다.
<도면의 주요부분에 대한 부호의 설명>
102 : 지지 플레이트 103 : 얼라인 보조 메탈층
104 : 얼라인 보조 절연층 110 : 다이
114 : 메탈 보조층 116 : 솔더층
126 : 메탈 포스트 128 : 인캡슐레이션층
130 : 재배선층 132 : 솔더레지스트층
136 : 외부접속단자

Claims (16)

  1. 다이 어태치 영역이 오픈된 얼라인 보조 절연층이 일면에 형성된 금속으로된 지지 플레이트;
    상기 지지 플레이트의 다이 어태치 영역에 하면에 형성된 솔더층을 통해 실장된 다이;
    상기 다이의 상면의 패드부에 형성된 메탈 포스트;
    상기 메탈 포스트의 상면을 노출시킨 상태로 상기 얼라인 보조 절연층 및 상기 다이에 형성된 인캡슐레이션층;
    일단이 상기 메탈 포스트와 연결된 상태로 상기 인캡슐레이션층에 연장되게 형성된 재배선층; 및
    상기 인캡슐레이션층에 상기 재배선층의 타단을 노출시키는 오픈부를 갖도록 형성된 솔더레지스트층
    을 포함하고,
    상기 다이의 하면에는 상기 솔더층의 형성을 용이하게 하기 위한 메탈 보조층이 형성되어 있는 것을 특징으로 하는 다이 패키지.
  2. 청구항 1에 있어서,
    상기 얼라인 보조 절연층은 상기 다이보다 작은 두께로 형성된 것을 특징으로 하는 다이 패키지.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 솔더레지스트층의 오픈부에 의해 노출된 상기 재배선층의 타단에 형성된 외부접속단자를 더 포함하는 것을 특징으로 하는 다이 패키지.
  5. 다이 어태치 영역에 얼라인 보조 메탈층이 형성된 지지 플레이트;
    상기 지지 플레이트의 다이 어태치 영역에 실장된 하면에 솔더층이 형성된 다이;
    상기 다이의 상면의 패드부에 형성된 메탈 포스트;
    상기 메탈 포스트의 상면을 노출시킨 상태로 상기 지지 플레이트 및 상기 다이에 형성된 인캡슐레이션층;
    일단이 상기 메탈 포스트와 연결된 상태로 상기 인캡슐레이션층에 연장되게 형성된 재배선층; 및
    상기 인캡슐레이션층에 상기 재배선층의 타단을 노출시키는 오픈부를 갖도록 형성된 솔더레지스트층
    을 포함하고,
    상기 다이의 하면에는 상기 솔더층의 형성을 용이하게 하기 위한 메탈 보조층이 형성되어 있는 것을 특징으로 하는 다이 패키지.
  6. 삭제
  7. 청구항 5에 있어서,
    상기 솔더레지스트층의 오픈부에 의해 노출된 상기 재배선층의 타단에 형성된 외부접속단자를 더 포함하는 것을 특징으로 하는 다이 패키지.
  8. (A) 금속으로된 지지 플레이트의 일면에 다이 어태치 영역이 오픈된 얼라인 보조 절연층을 형성하는 단계;
    (B) 하면에 솔더층 형성된 다이를 상기 솔더층과 상기 지지 플레이트와의 표면장력을 이용하는 상기 지지 플레이트의 다이 어태치 영역에 실장하는 단계;
    (C) 상기 다이의 상면에 구비된 패드부와 연결된 메탈 포스트를 형성하고, 상기 메탈 포스트의 상면이 노출되도록 인캡슐레이션층을 형성하는 단계;
    (D) 상기 인캡슐레이션층에 일단이 상기 메탈 포스트와 연결된 상태로 연장된 재배선층을 형성하는 단계; 및
    (E) 상기 인캡슐레이션층 및 상기 재배선층에 상기 재배선층의 타단을 노출시키는 오픈부를 갖는 솔더레지스트층을 형성하는 단계
    를 포함하고,
    상기 다이의 하면에는 상기 솔더층의 형성을 용이하게 하기 위한 메탈 보조층이 형성된 것을 특징으로 하는 다이 패키지의 제조방법.
  9. 청구항 8에 있어서,
    상기 (A) 단계에서, 상기 얼라인 보조 절연층은 상기 다이의 두께보다 얇게 형성되는 것을 특징으로 하는 다이 패키지의 제조방법.
  10. 삭제
  11. 청구항 8에 있어서,
    상기 (B) 단계는,
    (B1) 픽업헤드를 이용하여 하면에 솔더층이 형성된 다이를 상기 지지 플레이트의 상기 다이 어태치 영역 주변에 실장하는 단계; 및
    (B2) 상기 솔더층에 열을 인가하여 상기 솔더층과 상기 지지 플레이트의 표면장력을 이용하여 상기 다이를 상기 다이 어태치 영역에 자동 정렬시키는 단계
    를 포함하는 것을 특징으로 하는 다이 패키지의 제조방법.
  12. 청구항 8에 있어서,
    상기 (E) 단계 이후에,
    (F) 상기 솔더레지스트층의 오픈부에 의해 노출된 상기 재배선층의 타단에 외부접속단자를 형성하는 단계; 및
    (G) 스크라이빙 라인을 따라 개별 패키지별로 싱귤레이션 하는 단계
    를 포함하는 것을 특징으로 하는 다이 패키지의 제조방법.
  13. (A) 지지 플레이트의 다이 어태치 영역에 얼라인 보조 메탈층을 형성하는 단계;
    (B) 하면에 솔더층 형성된 다이를 상기 솔더층과 상기 얼라인 보조 메탈층의 표면장력을 이용하는 상기 지지 플레이트의 다이 어태치 영역에 실장하는 단계;
    (C) 상기 다이의 상면에 구비된 패드부와 연결된 메탈 포스트를 형성하고, 상기 메탈 포스트의 상면이 노출되도록 인캡슐레이션층을 형성하는 단계;
    (D) 상기 인캡슐레이션층에 일단이 상기 메탈 포스트와 연결된 상태로 연장된 재배선층을 형성하는 단계; 및
    (E) 상기 인캡슐레이션층 및 상기 재배선층에 상기 재배선층의 타단을 노출시키는 오픈부를 갖는 솔더레지스트층을 형성하는 단계
    를 포함하고,
    상기 다이의 하면에는 상기 솔더층의 형성을 용이하게 하기 위한 메탈 보조층이 형성된 것을 특징으로 하는 다이 패키지의 제조방법.
  14. 삭제
  15. 청구항 13에 있어서,
    상기 (B) 단계는,
    (B1) 픽업헤드를 이용하여 하면에 솔더층이 형성된 다이를 상기 지지 플레이트의 상기 다이 어태치 영역 주변에 실장하는 단계; 및
    (B2) 상기 솔더층에 열을 인가하여 상기 솔더층과 상기 얼라인 보조 메탈층의 표면장력을 이용하여 상기 다이를 상기 다이 어태치 영역에 자동 정렬시키는 단계
    를 포함하는 것을 특징으로 하는 다이 패키지의 제조방법.
  16. 청구항 13에 있어서,
    상기 (E) 단계 이후에,
    (F) 상기 솔더레지스트층의 오픈부에 의해 노출된 상기 재배선층의 타단에 외부접속단자를 형성하는 단계; 및
    (G) 스크라이빙 라인을 따라 개별 패키지별로 싱귤레이션 하는 단계
    를 포함하는 것을 특징으로 하는 다이 패키지의 제조방법.
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Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8294276B1 (en) * 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8945990B2 (en) * 2012-04-24 2015-02-03 Infineon Technologies Ag Chip package and method of forming the same
US8790964B2 (en) * 2012-06-29 2014-07-29 Freescale Semiconductor, Inc. Power transistor with heat dissipation and method therefor
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US8901435B2 (en) 2012-08-14 2014-12-02 Bridge Semiconductor Corporation Hybrid wiring board with built-in stopper, interposer and build-up circuitry
US9087847B2 (en) 2012-08-14 2015-07-21 Bridge Semiconductor Corporation Thermally enhanced interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
FR3104316B1 (fr) * 2019-12-04 2021-12-17 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
FR3104315B1 (fr) * 2019-12-04 2021-12-17 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
US20230163080A1 (en) * 2021-11-22 2023-05-25 International Business Machines Corporation Processor die alignment guides

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150385A (ja) * 2003-11-14 2005-06-09 Stanley Electric Co Ltd 半導体素子の基板組付方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10240461A1 (de) * 2002-08-29 2004-03-11 Infineon Technologies Ag Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung
TWI221330B (en) * 2003-08-28 2004-09-21 Phoenix Prec Technology Corp Method for fabricating thermally enhanced semiconductor device
US7675157B2 (en) * 2006-01-30 2010-03-09 Marvell World Trade Ltd. Thermal enhanced package
JP4912716B2 (ja) * 2006-03-29 2012-04-11 新光電気工業株式会社 配線基板の製造方法、及び半導体装置の製造方法
KR100803953B1 (ko) 2006-07-07 2008-02-18 한미반도체 주식회사 반도체 제조장비의 오토 리드 어태치/프레스 장치 및 시트블럭
US20080142946A1 (en) 2006-12-13 2008-06-19 Advanced Chip Engineering Technology Inc. Wafer level package with good cte performance
US20090294961A1 (en) * 2008-06-02 2009-12-03 Infineon Technologies Ag Semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150385A (ja) * 2003-11-14 2005-06-09 Stanley Electric Co Ltd 半導体素子の基板組付方法

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