JP4090007B2 - 導電性コンタクトの形成方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、１つ以上の絶縁層によって導電性コンタクトを形成させる方法に関し、例えばこのコンタクトは、メモリコンデンサと選択トランジスタとを高度に集積されたＦＲＡＭｓおよびＤＲＡＭｓ中で結合するために使用されることができる。
【０００２】
【従来の技術】
高度に集積された構造部材においては、一般に異なる構造体平面内に存在する導電性区間で電流の流れを可能にするために導電性コンタクトまたはコンタクトが使用される。上部の導電性構造体平面または下部の導電性構造体平面の材料に相応して、例えばシリコン／シリコンコンタクト、金属／シリコンコンタクトまたは金属／金属コンタクトが生じる。
【０００３】
この種のコンタクトの形成のために、しばしばダマシン法が使用される。そのために、コンタクトホールは、フォトリソグラフィー工程で１つ（またはそれ以上）の絶縁層を貫通してその下方にある接続部にまでエッチングされる。続いて、導電性材料、多くの場合にドープされたポリ珪素での被覆が行なわれ、このポリ珪素は、エッチングされたコンタクトホールを完全に充填する。引続き、ＣＭＰ工程（Chemical-Mechanical Polishing）により、導電性層は、絶縁層に到るまで浸食され、したがってなお導電性の充填物（"プラグ"）だけは、エッチングされたホール中に残存している。こうして、プラグは、導電性層の上部と絶縁層の下部との導電性コンタクトを形成させる。
【０００４】
しかし、若干のコンタクト、即ち例えばメモリコンデンサの貴金属電極を選択トランジスタの拡散領域と接続する、ポリ珪素からなるコンタクトのためには、なお１つ以上の付加的な導電性層が必要とされ、この導電性層は、例えばコンタクト中またはコンタクトを通じての酸素原子または金属原子の拡散を防止する。典型的なバリヤー層は、例えばイリジウムまたはイリジウムオキシドである。バリヤー層の製造のために、一般にポリ珪素は、エッチング工程によってコンタクトホールの上部から除去される。次に、バリヤー材料は析出され、ＣＭＰ工程によって構造化され、したがってバリヤー材料は、コンタクトホールの上部でのみ残存する。この場合、バリヤー材料は、有利にスパッタ法によって析出される。
【０００５】
しかし、残念なことに、この方法の場合には、コンタクトホールの常により小さくなる直径に制限されて、バリヤー材料でのコンタクトホールの充填が常に困難になるという問題が生じる。これは、別の費用のかかる析出法、例えばＣＶＤ法を用いなければならないかまたは付加的なフォト技術を用いてより大きな直径を有する凹所をコンタクトホールと重ね合わせて製造しなければならないという結果を生じる。しかし、これら双方の選択は、多大な生産費をまねく。
【０００６】
多くの構造部材、例えばＦｅＲＡＭｓの場合には、一般に２つのバリヤー層がポリ珪素とメモリコンデンサの下部電極層との間で使用されている。第１のバリヤー層は、コンタクトのポリ珪素を覆い、一般に珪素原子の拡散をバリヤー層によって防止する。第２のバリヤー層は、第１のバリヤー層を覆い、一般に酸素の拡散をバリヤー層によって防止する。更に、場合によってはライナー層がポリ珪素と第１のバリヤー層との間に必要とされ、このライナー層は、ポリ珪素と第１のバリヤー層との間に良好に導電性の付着結合を生じさせる。更に、絶縁層は、異なるエッチング挙動を有する少なくとも２つの酸化珪素層からなるということが起こる。
【０００７】
これに関連して、メモリコンデンサの下部電極と選択トランジスタとの導電性のコンタクトが得られる場合には、こうして一連の他の問題が発生する。
【０００８】
空隙形成：２つの絶縁層の異なるエッチング速度に基づいて、コンタクトホールのエッチングの場合および／または湿式清浄化工程の場合に導電性充填材料での充填前にコンタクトホール中で２つの絶縁層の接触面に沿って１つの段が生じる。コンタクトホールの直径が小さい場合には、この段は、その上への次の被覆工程の際に導電性充填材料で安易に不完全な充填を生じ、この充填は、図１に示されているように、空隙の形成をまねきうる。図１において、半導体基板５上の下部電極層１は、ＢＰＳＧ酸化珪素からなり、一方、上部電極層２は、ＴＥＯＳプロセスで得られた酸化珪素からなる。エッチング工程または湿式清浄化工程に基づいてコンタクトホール６の充填前に、コンタクトホール６中の段が２つの酸化物層の境界層に接して生成される。導電性の充填層３は、ポリ珪素からなる。空隙４は、ポリ珪素での被覆の際に、上部酸化物層の開口がより小さい直径のため、完全な充填の前に密閉されることによって生じる。
【０００９】
過剰エッチング溝：第２のバリヤー層をダマシン法により第１のバリヤー層上にコンタクトホールの範囲内で形成させるために、マスクは、基板上で構造化され、この場合このマスクは、スルーホールに接して相応する開口を有しなければならない。その際、マスクをエッチングする場合には、例えば不足する制御可能性のために、簡単に過剰エッチングが生じる可能性があり、したがって第１のバリヤー層を通過して側方でエッチングされ、その結果、第１のバリヤー層と共に溝が形成される。この過剰エッチング溝は、例えばなお形成させることができる第２のバリヤー層が開口中の縁部でライナーまたはポリ珪素との接触をまねく可能性があり、したがってポリ珪素の酸化または別の望ましくない化学反応を生じ、コンタクトの問題を生じうる。図２ａおよび図２ｂは、過剰エッチング溝を絶縁層１０中で生じうる２つの条件を示す：図２ａにおいて、マスク開口は、第１のバリヤー層１１および付着補助層１２の表面積よりも大きく、したがって過剰エッチング溝１５は、第１のバリヤー層１１および付着補助層１２の周囲に形成される。次の第２のバリヤー層は、過剰エッチング溝１５を充填し、ライナーと接触する。図２ｂにおいては、第１のバリヤー層１１の表面積および付着補助層１２に関連してマスク開口の偽心合わせによって側方で過剰エッチング溝１５が生じる。第２のバリヤー層は、過剰エッチング溝を充填するであろうし、この例においては、ライナー１２およびポリ珪素充填物１３と接触する。
【００１０】
誘電性シール（"クローズオフ（Close-Off）"）：ポリ珪素層上の良好な付着コンタクトおよび良好に導電性の付着コンタクトのために、第１のバリヤー層は、一般に付着補助層、有利にライナーを中間層として必要とする。しかし、ライナーは、第２のバリヤー層との接触の際に化学反応する可能性があり、このことは、誘電性のクローズオフをまねきうる。従って、ライナーは、下部電極またはコンデンサ誘電体とも接触しない。従って、バリヤー層を製造する場合には、ライナーと第２のバリヤー層が接触しないように注意しなければならない。図３および図４は、公知技術水準による半導体基板５上の絶縁層１０を貫通する導電性コンタクトの２つの変法を示し、この場合には、付着補助層１２と第２のバリヤー層１７との望ましくない接触が生じる。図３において、白金層１８は、第２のバリヤー層１７上に形成されており、この白金層は、さらに第１のバリヤー層１１、付着補助層１２およびポリ珪素層１３の上に形成されている。同様の問題は、図４に示された導電性コンタクトにおいても起こる：この場合も、第２のバリヤー層１７は、付着補助層１２の縁部上に接している。
【００１１】
【発明が解決しようとする課題】
従って、本発明は、記載された困難を回避するかまたは完全に回避し、その際プロセス工程の数をできるだけ少なく維持するかまたはむしろ減少させることができる、導電性コンタクトの製造方法を記載するという課題に基づく。
【００１２】
【課題を解決するための手段】
この課題は、独立請求項１に記載の導電性コンタクトの形成方法によって解決される。本発明の他の好ましい実施態様、実施形式および見解は、従属請求項２から２０までのいずれか１項、明細書および添付図面から明らかである。
【００１３】
本発明によれば、１つ以上の絶縁層による導電性コンタクトの形成方法、殊に拡散領域と電極との間の導電性コンタクトの形成方法が提供され、この方法は、ａ）〜ｊ）の順序で行なわれる次の工程：
ａ）少なくとも１つの絶縁層５０；１００、１０２を有する半導体基板を準備する工程；
ｂ）前記絶縁層５０；１００、１０２の上面上にマスク５７を形成する工程；
ｃ）等方性エッチング工程により等方性エッチングされた領域５８を形成する工程；
ｄ）異方性エッチング工程により、前記絶縁層５０；１００、１０２を貫通するコンタクトホール６を形成する工程；
ｅ）前記マスク５７を取り除く工程；
ｆ）前記コンタクトホール６を第１の導電性材料で充填する工程；
ｇ）前記の第１の導電性材料を所定の深さになるまでエッチバックする工程、
ｈ）エッチバックにより前記コンタクトホール６内に形成した自由領域を付着補助層６２の形成後に少なくとも１つの第２の導電性材料で充填する工程；
ｉ）前記の第２の導電性材料をＣＭＰ法によって平坦化する工程；
ｊ）第３の導電性材料を前記の第２の導電性材料上に形成し、この場合、この第３の導電性材料として酸素原子の拡散を抑制するためのバリヤー材料が使用される工程
を有している。
【００１４】
本発明による方法は、１つのマスク工程だけでワイングラス状のコンタクトホール形を得ることができ、このコンタクトホール形が主に異方性エッチングされた領域内に小さなコンタクトホール面を有しかつ等方性エッチングされた領域内に大きなコンタクトホール面を有するコンタクトホールによる要件に近似しているという利点を有する。このコンタクトホール形は、より大きな上部開口によって第１の導電性材料ならびに第２の導電性材料を用いての完全な充填を簡易化する。殊に、上部領域内での大きな直径によって、第２の導電性材料を析出するためにスパッタリング法を使用することができる。
【００１５】
更に、このコンタクトホール形は、絶縁層の下部上の極めて小さなコンタクト、例えば選択トランジスタの拡散領域と、例えば多数の側方の空間を占めることができる絶縁層の上部上の構造体、例えばメモリコンデンサの下部電極との導電性コンタクトを可能にする。
【００１６】
更に、上部領域内でのコンタクトホールの大きな開口は、コンタクトホール上で構造化することができるマスクをエッチングするために、例えば他の導電性材料を第２の導電性材料上に形成させることを可能にし、この場合この第２の導電性材料は、エッチトップ層として使用され、したがってそれと結び付いた問題を有する記載された過剰エッチング溝を生じることは不可能である。
【００１７】
小さなコンタクトホール面を有するコンタクトホールを異方性エッチングされた領域内で得かつ大きなコンタクトホール面を有するコンタクトホールを等方性エッチングされた領域内で得るために、標準法を用いる場合には、少なくとも２つのマスク工程が必要とされる。これとは異なり、機能的に２回のマスクプロセスで形成されたコンタクトホール形と同じ利点を有するワイングラス状のコンタクトホール形は、１回のマスク工程で形成される。節約されたマスク工程は、多数の他のプロセス工程を節約し、このことは、欠陥のないチップの制作においてより高い収率を生じ、ひいては費用を減少させるのに役立つ。
【００１８】
１つの好ましい実施態様によれば、等方性エッチングされた領域内のコンタクトホール面と異方性エッチングされた領域内のコンタクトホール面との比は、１：１．５〜４、有利に１：２〜３である。更に、第１の導電性材料が最大でコンタクトホールの異方性エッチングされた領域内にまでエッチバックされることは、好ましい。それによって、第２の導電性材料をコンタクトホールの異方性エッチングされた狭い領域内で析出しなければならないことが回避される。
【００１９】
好ましくは、第１の導電性材料と第２の導電性材料との間に付着補助層、殊にチタン、窒化チタン、珪化チタン、窒化タンタルまたは窒化珪化タンタルが形成される。この場合、付着補助層の構造化および第２の導電性材料の構造化を共通の一工程または多工程のＣＭＰ工程によって行なうことは、好ましい。
【００２０】
更に、第３の導電性材料を第２の導電性材料上に形成させることは、好ましい。この場合、本発明の１つの実施態様によれば、第２の導電性材料は、第３の導電性材料のためのランディングパッドとして使用される。こうして、付着補助層は、第２の導電性材料によって第３の導電性材料との直接の接触から保護されている。この場合、第３の導電性材料がＣＭＰ法により構造化されることは、殊に好ましい。
【００２１】
本発明の他の実施態様によれば、コンタクトホールは、第２の導電性材料によってなお完全には充填されず、したがって第３の導電性材料は、コンタクトホールのなお自由の領域内で析出されることができる。こうして、いずれにしても第３の導電性材料の構造化に必要とされるであろうマスク平面は、節約されることができる。更に、この配置においても、付着補助層と第３の導電性材料との直接的な接触を生じない。
【００２２】
この場合には、殊に第２の導電性材料および第３の導電性材料（および場合によっては付着補助層）が共通の一工程または多工程のＣＭＰ工程によって構造化されることは、好ましい。この場合、第３の導電性材料のためのＣＭＰ工程が第２の導電性材料に対して選択的であることは、好ましい。こうして、２つの材料は、互いに別々に制御できるように研磨液によって削って平坦化されうる。
【００２３】
本発明の１つの好ましい実施態様によれば、第１の導電性材料としてドープされたポリ珪素が使用される。更に、第２の導電性材料および／または第３の導電性材料としてバリヤー材料が使用されることは、好ましい。この場合、第２の導電性材料として珪素原子の拡散を抑制するための第２のバリヤー材料、殊にイリジウムを使用することは、殊に好ましい。更に、第３の導電性材料として酸素原子の拡散を抑制するためのバリヤー材料、殊に酸化イリジウムを使用することは、好ましい。即ち、例えば導電性コンタクトは、選択トランジスタとメモリコンデンサとの間で強誘電性メモリセル中で形成されることができる。それに応じて、強誘電性コンデンサの下部電極層は、第３の導電性材料上に形成されうる。
【００２４】
本発明の好ましい実施態様に応じて、電極の形成前にエッチトップ層、殊に窒化珪素層は形成され、この場合エッチトップ層は、電極層の形成前に電極の後の支持位置で開口されている。メモリコンデンサの下部電極は、例えばダマシン法によって構造化されることができる。エッチトップ層は、ダマシン法の間に使用される酸化物層の引続く研削および平坦化の際に過剰エッチング溝から保護される。好ましくは、引続きこの酸化物層は、再び研削および平坦化され、下部電極の側壁面も電荷を蓄積するためのキャパシタンス付与面として提供される。
【００２５】
作業条件には、絶縁層が、下部絶縁層、上部絶縁層及び場合によりこれらの間の他の絶縁層からなることが加わることもある。この場合、等方性エッチングが下部絶縁層の中にまで達することは有利である。こうして、場合によるコンタクトホール段は、等方性エッチングされた広いコンタクトホール領域に存在するので、第１の導電性材料の析出の際に空隙の形成を確実に防ぐことができる。
【００２６】
本発明を、以下に図面の特徴に基づき詳細に説明する。
【００２７】
【実施例】
図５は、表面の選択トランジスタ５４、２つの拡散領域５２及びゲート５３を有する半導体基板を示している。半導体基板表面上には、絶縁層５０が載置されている。この実施例中では、この絶縁層５０は、酸化珪素、有利にＢＰＳＧ酸化物又はＴＥＯＳプロセスからの酸化珪素である。更に、該絶縁層の上にマスク５７が載置されており、その開口部は、形成すべきコンタクトホールの位置を定めている。
【００２８】
図６は、同じ構造を示しているが、等方性エッチングの後に引き続く異方性エッチングが実施してある。この実施例中では、マスク開口部が主に円形である場合に得られるワイングラス状のコンタクトホールが認められる。このワイングラスの「杯形」は、等方性エッチング５８によって得られ、他方で、ワイングラスの「脚部」は、異方性エッチング５９によって達成されている。脚部の直径は、主にマスク開口部の直径によって得られる。この有利なコンタクトホール形は、１つのマスク工程のみを用いて達成されていることを強調せねばならない。この場合、有利な実施例において、等方性エッチングされた領域における表面でのコンタクトホール面Ｆ対異方性エッチングされた領域におけるコンタクトホール面ｆの比は約２．５である。
【００２９】
図７は、マスク５７を除去した後にＨＦ浸漬液で清浄化され、コンタクトホール６が導電性材料で充填された構造を示している。この充填は、実施例においては、以下の工程によって実施されている：ポリ珪素をＣＶＤ処理でコンタクトホール６が設けられた絶縁層５０の上に載置し、引き続き、エッチング又は研磨によって、再度絶縁層５０の表面上にまで削って平坦化する。更なるエッチングによってコンタクトホール中に残留したポリ珪素を、事前に定めた深さまで上から部分的に削って平坦化し、ポリ珪素層６０（第１の導電性材料）を形成させる。該ポリ珪素層６０の表面は、有利に等方性エッチングされた領域中に存在している。
【００３０】
引続き、この実施例において、薄い付着補助層６２、有利にチタン、窒化チタン、珪化チタン、窒化タンタル又は窒化タンタル珪素を載置し、この後、有利にイリジウムからなり、コンタクトホールを完全に閉塞している厚手の第１のバリヤー層６３を従来の方法により載置し、有利に共通のＣＭＰ工程において絶縁層５０の表面の上まで削って平坦化する。この第１のバリヤー層６３は、この場合、第２の導電性材料を表している。このコンタクトホール６は、単に充填されているだけであり、この場合、等方性エッチングされた領域５１中のコンタクトホール面は、主に、第１のバリヤー層６３の表面によって得られる。
【００３１】
図８は、次の工程を示している。例えば酸化珪素からなるマスク層６５を、従来の方法で載置し、かつマスク開口部がコンタクトホールと一致するように構造化する。この場合、該マスク開口部は、第１のバリヤー層６３の表面によって完全に覆われる程度に小さくなるように選択されている。ホールのエッチングの際に、第１のバリヤー層６３は、エッチストップとして使用することができ、このエッチストップは、図２中に示した過剰エッチングの破壊効果を回避する。
【００３２】
マスク層６５に接している第２のバリヤー層６４（第３の導電性材料）、有利に酸化イリジウムの載置及びダマシン法を用いる構造化は、公知技術水準により行われる。
【００３３】
第１の実施態様において、有利に貴金属又は貴金属の酸化物、殊に白金からなる下部電極７０のための層は、第２のバリヤー層６４の上へ成長させていくことができる。下部電極層７０の引き続く構造化は、例えば公知技術水準によるＲＩＥエッチングによって行われる（図９）。
【００３４】
また、下部電極７０のための層の構造化は、もう１つのダマシン処理工程で行うこともできるが、この場合には、付加的に、このために必要なマスク層にエッチストップ層７１が、マスク層の下方に形成される（図１０）。エッチング保護層は、好ましい。それというのも、下部電極７０の側壁面を誘電体層で被覆しうるようにするために、マスクが下部電極７０の構造化後に再び削られて平坦化されるからである。後者は、形成すべきメモリコンデンサの最小の側方での拡大の際に最大容量を可能にする。この実施例において、下部電極７０は、白金からなり、エッチング保護層７１は、ＳｉＮからなる。下部電極の形成及び構造化のための工程は、公知技術水準に対応している。
【００３５】
図１１は、コンタクトホール上にメモリコンデンサを形成させるための本発明による実施態様における最終工程を示している：まず、薄手の誘電体層７３を下部電極７０の上及び下部電極７０の周囲に載置し、次に上部電極層７５を載置する。この実施例においては、誘電体層７３は、ＳＢＴからなり、上部電極層７５は、白金からなる。
【００３６】
もう１つの本発明による実施例は、図１２〜１５に示されている。これまでの本発明による実施態様とは異なり、この実施態様は、絶縁層の代わりに、下部絶縁層１００及び上部絶縁層１０２を有している。更に、第１の導電性材料、第２の導電性材料及び第３の導電性材料は、付着補助層とともにコンタクトホール中に導入されるので、少なくとも１つのマスク工程が節約される。
【００３７】
図１２は、まず、等方性エッチング、次に異方性エッチングを、主に円形のマスク開口部において上部絶縁層１０２から拡散領域５２にまで実施した後の載置された下部絶縁層１００、上部絶縁層１０２及びマスク５７を有する半導体基板５を示している。このエッチングの順序は、図６中に示したように、等方性エッチホール領域５８及び異方性エッチホール領域５９を有するワイングラス状のコンタクトホール６を生じる。図１２は、専ら２つの絶縁層の存在によって図６とは異なっている。下部絶縁層は、有利にＢＰＳＧ酸化物であり、上部絶縁層は有利にＴＥＯＳ法で載置された酸化珪素である。１つの好ましい実施態様において、等方性エッチングは、下部絶縁層の中にまで実施されており、従って、可能なコンタクトホール段は、拡大されたコンタクトホール領域のみに形成され、異方性エッチングされた領域には形成されることはない。前記の実施態様において、エッチング剤に関連する２つの酸化物のエッチング速度は、十分に等しいので、コンタクトホール６中のエッチング段は、下部絶縁層１００と上部絶縁層１０２との間の移行領域中には形成されない。
【００３８】
図１３は、マスク５７を除去し、半導体基板５を清浄化のためにＨＦ浸漬液に導入した後の半導体基板５を示している。この清浄化工程は、ポリ珪素層の形成前に通常実施されるが、しかし、下部絶縁層１００及び上部絶縁層１０２の２つの酸化物の間の選択的なエッチングを生じる。これは、コンタクトホール段１０４になる。しかし、このコンタクトホール段１０４は、広い等方性エッチング領域５８中に存在しているので、導電性材料を用いる後続の充填の際に問題とはならない。
【００３９】
図１４は、以下の工程により３つの導電性層及び付着補助層６２を用いる充填後のコンタクトホール段を示している：ＨＦ浸漬液によりポリ珪素層を形成し、コンタクトホール６を充填する。引続き、ポリ珪素層を、上部絶縁層１０２の表面上まで、例えばエッチング又はＣＭＰ工程によって再度削って平坦化し、したがって、ポリ珪素は、コンタクトホール６の中に僅かにのみ残留する。こうして、更に別の導電性層をコンタクトホール中に導入することができる場合には、更にエッチングすることによって、コンタクトホール６中のポリ珪素を、エッチング除去する。１つの有利な実施態様において、ポリ珪素層の表面が等方性エッチホール領域５８中になお残留している場合には、更にエッチングが行われる。こうして、請求項１記載の第１の導電性材料に相応するポリ珪素層６０が形成される。
【００４０】
引続き、付着補助層６２、即ち、下地膜、有利にチタン、窒化チタン、珪化チタン、窒化タンタル又は窒化タンタル珪素、次に、請求項１記載の第２の導電性材料に相応する第１のバリヤー層６３及び請求項１記載の第３の導電性材料に相応する第２のバリヤー層６４を載置し、一段階、二段階又は三段階のＣＭＰ工程によってエッチングするので、３つの全ての導電性材料、即ち、ポリ珪素層６０、第１のバリヤー層６３及び第２のバリヤー層６４は、付着補助層６２と一緒にコンタクトホール６の中に導入される。この方法は、３つの導電性材料を有する絶縁層による導電性コンタクトの形成のための大部分のマスク工程及びＣＭＰ工程を節約する。第１のバリヤー層６３の有利な材料は、イリジウムであり、第２のバリヤー層６４の材料は、酸化イリジウムである。
【００４１】
また、付着補助層６２を含めた導電性材料の層形成及びＣＭＰ工程を用いる構造化は、個別に順次にか又は対にして実施することができ、例えばまず、付着補助層６２及び第１のバリヤー層６３を形成し、ＣＭＰ工程を用いて構造化することができ、その後でようやく第２のバリヤー層５１を載置し、構造化することができるが；或いはまた別の順序も可能である。
【００４２】
コンタクトホール６を充填した後に、１つの実施態様において、下部電極７０、誘電体層７３及び上部電極層７５を有するメモリコンデンサを載置することができる（図１５）。この場合には、第２のバリヤー層６４の表面を、下部電極７０のためのマスクの構造化のためのランディングパッドとして使用している。従って、第２のバリヤー層６４の表面は、過剰エッチングを防ぐために下部電極７０の被覆面を完全に覆っていなければならない。第２のバリヤー層６４は、高集積されたメモリ素子のための通常の極めて高い誘電体定数を有する材料、殊に強誘電体及び／又は常誘電体である誘電体層７３と化学的に認容性ではないので、エッチング保護層７１、多くの場合窒化珪素が上部絶縁層１０２の上に形成され、この場合、この上部絶縁層１０２は、下部電極を備えた領域以外でバリヤー層６３及び６４を覆っている。
【００４３】
上部絶縁層１０２の上に、エッチング保護層７１及び、有利にＴＥＯＳ法によって形成されるマスク層を載置し、引続き下部電極７０のための層をマスクの上に載置し、ダマシン法を用いて該マスクに構造化することができるように構造化する。引続き、該マスクを再度エッチング除去し、これにより、下部電極の縁部も誘電体層７３及び上部電極層７５のために露出され、記憶容量が増大化される。しかし、エッチング保護層７１は、残存したままである。引続き、できるだけ薄手の誘電体層７３を載置し、その後に上部電極層７５を載置するが、これは、公知技術水準の方法によって行う。
【００４４】
この実施態様は、２つだけのダマシン処理工程を用いることによって全部で７つの構造化された層を有する基板に対して貫通接触を有するメモリコンデンサ構造を得ることが可能である。この方法の重要な構成要素は、等方性エッチング及び異方性エッチングから得られるコンタクトホールの使用である。
【図面の簡単な説明】
【図１】 図１は、公知技術水準による１つ又はそれ以上の絶縁層を貫通する種々の導電性コンタクトを示す図である。
【図２】 図２ａ及び２ｂは、公知技術水準による１つ又はそれ以上の絶縁層を貫通する種々の導電性コンタクトを示す図である。
【図３】 図３は、公知技術水準による１つ又はそれ以上の絶縁層を貫通する種々の導電性コンタクトを示す図である。
【図４】 図４は、公知技術水準による１つ又はそれ以上の絶縁層を貫通する種々の導電性コンタクトを示す図である。
【図５】 図５は、コンタクトホールが、バリヤー層のみを有しており、半導体基板から絶縁層を貫通してメモリコンデンサに到る導電性コンタクトの形成のための本発明による方法を示す図である。
【図６】 図６は、コンタクトホールが、バリヤー層のみを有しており、半導体基板から絶縁層を貫通してメモリコンデンサに到る導電性コンタクトの形成のための本発明による方法を示す図である。
【図７】 図７は、コンタクトホールが、バリヤー層のみを有しており、半導体基板から絶縁層を貫通してメモリコンデンサに到る導電性コンタクトの形成のための本発明による方法を示す図である。
【図８】 図８は、コンタクトホールが、バリヤー層のみを有しており、半導体基板から絶縁層を貫通してメモリコンデンサに到る導電性コンタクトの形成のための本発明による方法を示す図である。
【図９】 図９は、コンタクトホールが、バリヤー層のみを有しており、半導体基板から絶縁層を貫通してメモリコンデンサに到る導電性コンタクトの形成のための本発明による方法を示す図である。
【図１０】 図１０は、コンタクトホールが、バリヤー層のみを有しており、半導体基板から絶縁層を貫通してメモリコンデンサに到る導電性コンタクトの形成のための本発明による方法を示す図である。
【図１１】 図１１は、コンタクトホールが、１つのバリヤー層のみを有しており、半導体基板から絶縁層を貫通してメモリコンデンサに到る導電性コンタクトの形成のための本発明による方法を示す図である。
【図１２】 図１２は、コンタクトホールが、２つのバリヤー層を有しており、半導体基板から２つの絶縁層を貫通してメモリコンデンサに到る導電性コンタクトの形成のための本発明による方法を示す図である。
【図１３】 図１３は、コンタクトホールが、２つのバリヤー層を有しており、半導体基板から２つの絶縁層を貫通してメモリコンデンサに到る導電性コンタクトの形成のための本発明による方法を示す図である。
【図１４】 図１４は、コンタクトホールが、２つのバリヤー層を有しており、半導体基板から２つの絶縁層を貫通してメモリコンデンサに到る導電性コンタクトの形成のための本発明による方法を示す図である。
【図１５】 図１５は、コンタクトホールが、２つのバリヤー層を有しており、半導体基板から２つの絶縁層を貫通してメモリコンデンサに到る導電性コンタクトの形成のための本発明による方法を示す図である。
【符号の説明】
５ 半導体基板、 ６ コンタクトホール、 ５０ 絶縁層、 ５１ 等方性エッチングされた領域、 ５２ 拡散領域、 ５４ 選択トランジスタ、 ５７ マスク、 ５８ 等方性エッチングされた領域、 ５９ 異方性エッチングされた領域、 ６０ ポリ珪素層、 ６２ 付着補助層、 ６３ 第１のバリヤー層、 ６４ 第２のバリヤー層、 ６５ マスク層、 ７０ 下部電極、 ７１ エッチストップ層、 ７３ 誘電体層、 １００ 下部絶縁層、 １０２ 上部絶縁層、 １０４ コンタクトホール段

Claims (15)

  1. ａ）〜ｊ）の順序で行なわれる次の工程：
    ａ）少なくとも１つの絶縁層５０；１００、１０２を有する半導体基板を準備する工程；
    ｂ）前記絶縁層５０；１００、１０２の上面上にマスク５７を形成する工程；
    ｃ）等方性エッチング工程により等方性エッチングされた領域５８を形成する工程；
    ｄ）異方性エッチング工程により、前記絶縁層５０；１００、１０２を貫通するコンタクトホール６を形成する工程；
    ｅ）前記マスク５７を取り除く工程；
    ｆ）前記コンタクトホール６を第１の導電性材料で充填する工程；
    ｇ）前記の第１の導電性材料を所定の深さになるまでエッチバックする工程、
    ｈ）エッチバックにより前記コンタクトホール６内に形成した自由領域を付着補助層６２の形成後に少なくとも１つの第２の導電性材料で充填する工程；
    ｉ）前記の第２の導電性材料をＣＭＰ法によって平坦化する工程；
    ｊ）第３の導電性材料を前記の第２の導電性材料上に形成し、この場合、この第３の導電性材料として酸素原子の拡散を抑制するためのバリヤー材料が使用される工程を有することを特徴とする、１つ以上の絶縁層を貫通する導電性コンタクトの形成方法。
  2. 平面図で見た、前記の等方性エッチングされた領域５８内のコンタクトホール面と異方性エッチングされた領域５９内のコンタクトホール面との比が１：１．５〜４である、請求項１記載の方法。
  3. 平面図で見た、前記の等方性エッチングされた領域５８内のコンタクトホール面と前記の異方性エッチングされた領域５９内のコンタクトホール面との比が１：２〜３である、請求項２記載の方法。
  4. 前記の第１の導電性材料が最大で前記コンタクトホール６の前記の異方性エッチングされた領域５９に到るまでエッチバックされる、請求項１または２記載の方法。
  5. 付着補助層６２がチタン、窒化チタン、珪化チタン、窒化タンタルまたは窒化珪化タンタルからなる、請求項１記載の方法。
  6. 前記の付着補助層６２および前記の第２の導電性材料を一工程または多工程のＣＭＰ工程によって構造化する、請求項１または５記載の方法。
  7. 前記の第３の導電性材料をＣＭＰ法により構造化する、請求項１から６までのいずれか１項に記載の方法。
  8. 前記の第１の導電性材料としてドープされたポリ珪素を使用する、請求項１から７までのいずれか１項に記載の方法。
  9. 前記の第２の導電性材料として珪素原子の拡散を抑制するためのバリヤー材料を使用する、請求項１から８までのいずれか１項に記載の方法。
  10. 珪素原子の拡散を抑制するための前記バリヤー材料がイリジウムである、請求項９記載の方法。
  11. 酸素原子の拡散を抑制するための前記バリヤー材料が酸化イリジウムである、請求項１から１０までのいずれか１項に記載の方法。
  12. 前記ｊ）の第２の導電性材料上の電極の形成前にエッチストップ層を形成する、請求項１から１１のいずれか１項に記載の方法。
  13. 前記エッチストップ層が窒化珪素層である、請求項１２記載の方法。
  14. 前記絶縁層を下部絶縁層と上部絶縁層とから形成し、下部絶縁層内に到るまで等方性エッチングを実施する、請求項１から１３までのいずれか１項に記載の方法。
  15. 前記の第３の導電性材料上に成長する下部電極をダマシン法で形成する、請求項１から１４までのいずれか１項に記載の方法。
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