KR101088203B1 - Semiconductor testing apparatus - Google Patents
Semiconductor testing apparatus Download PDFInfo
- Publication number
- KR101088203B1 KR101088203B1 KR1020097010892A KR20097010892A KR101088203B1 KR 101088203 B1 KR101088203 B1 KR 101088203B1 KR 1020097010892 A KR1020097010892 A KR 1020097010892A KR 20097010892 A KR20097010892 A KR 20097010892A KR 101088203 B1 KR101088203 B1 KR 101088203B1
- Authority
- KR
- South Korea
- Prior art keywords
- driver
- signal
- test
- signal line
- channel
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31924—Voltage or current aspects, e.g. driver, receiver
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318314—Tools, e.g. program interfaces, test suite, test bench, simulation hardware, test compiler, test program languages
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/02—General constructional details
- G01R1/04—Housings; Supporting members; Arrangements of terminals
- G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
- G01R1/0433—Sockets for IC's or transistors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/01—Subjecting similar articles in turn to test, e.g. "go/no-go" tests in mass production; Testing objects at points as they pass through a testing station
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/286—External aspects, e.g. related to chambers, contacting devices or handlers
- G01R31/2863—Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Environmental & Geological Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
측정 정밀도의 저하를 방지함과 함께 동시에 측정 가능한 피시험 디바이스의 수를 늘릴 수 있는 반도체 시험 장치를 제공하는 것을 목적으로 한다. 반도체 시험 장치는 DUT(200)의 핀에 신호를 입력하는 드라이버(DR)와, 드라이버(DR)의 출력 단자에 일단이 접속되어 있고, 중에 설치된 복수의 접속점을 갖는 신호 선로와, 신호 선로의 타단에 접속된 종단 저항(28)을 구비하고 있다. 신호 선로에 설치된 복수의 접속점 각각에 복수의 DUT(200)의 각각이 접속되어 있다. An object of the present invention is to provide a semiconductor test apparatus capable of preventing a decrease in measurement accuracy and increasing the number of devices under test that can be measured simultaneously. The semiconductor test apparatus includes a signal DR having a plurality of connection points, one end of which is connected to a driver DR for inputting a signal to a pin of the DUT 200, an output terminal of the driver DR, and a plurality of connection points provided therein, and the other end of the signal line. And a terminating resistor 28 connected thereto. Each of the plurality of DUTs 200 is connected to each of a plurality of connection points provided on the signal line.
반도체 시험 장치, 피시험 디바이스 Semiconductor Test Equipment, Device Under Test
Description
본 발명은 복수의 피시험 디바이스에 대해 기능시험 등을 행하는 반도체 시험 장치에 관한 것이다.The present invention relates to a semiconductor test apparatus for performing a functional test on a plurality of devices under test.
종래부터, 반도체 시험 장치로 복수의 피시험 디바이스에 대해 기능 시험을 실시할 때에, 1개의 드라이버의 출력측을 분지하여 2개의 피시험 디바이스를 접속하고, 이들 2개의 피시험 디바이스에 대해 1개의 드라이버로부터 공통의 시험 패턴을 동시에 입력하는 방법이 알려져 있다(예를 들면, 특허 문헌1 참조). 이러한 접속을 행함으로써, 적은 수의 드라이버로 많은 피시험 디바이스에 대해 기능 시험을 행하는 것이 가능하게 된다.Conventionally, when performing a functional test on a plurality of devices under test using a semiconductor test apparatus, the output side of one driver is branched to connect two devices under test, and from one driver to these two devices under test. A method of simultaneously inputting a common test pattern is known (see Patent Document 1, for example). By making such a connection, it becomes possible to perform a functional test on many devices under test with a small number of drivers.
특허 문헌1: 특개 2000-292491호 공보(제 2 내지 6쪽, 도 1 내지 5)Patent Document 1: Japanese Patent Application Laid-Open No. 2000-292491 (
그런데, 특허 문헌1에 개시된 방법에서는 예를 들면 드라이버의 출력단측에 접속된 신호 선로의 임피던스를 50Ω로 하면, 분지처가 되는 2개의 신호 선로의 각각의 임피던스는 100Ω로 할 필요가 있다. 이론상은 분지처의 신호 선로의 임피던스를 200Ω로 설정하여 이 신호 선로를 4개 이용하면, 드라이버의 출력측에 접속된 50Ω의 신호 선로와 정합을 취할 수 있게 되어, 한층 더 적은 드라이버 수로 많은 피시험 디바이스에 대해 기능 시험을 행할 수 있다. 그러나, 실제로는 피시험 디파이스의 전기적인 접속을 행하는 소켓 보드에 있어서의 배선의 임피던스는 100Ω정도가 상한이며, 분지수, 즉 동시에 기능 시험을 행하는 것이 가능한 피시험 디바이스의 수를 늘릴 수가 없다라는 문제가 있다. 한편, 이러한 낮은 임피던스의 신호 선로를 이용하여 분지수를 4 이상으로 설정하면, 임피던스의 부정합에 의해 신호의 반사가 발생하여 신호 파형이 흐트러지기 때문에, 측정 정밀도가 저하한다는 문제가 있다.By the way, in the method disclosed in Patent Document 1, for example, when the impedance of the signal line connected to the output end side of the driver is 50?, The impedance of each of the two signal lines to be branched must be 100?. Theoretically, if the impedance of the signal line at the branch point is set to 200 Ω and four of these signal lines are used, matching with the 50 Ω signal line connected to the output side of the driver can be achieved. A functional test can be performed for. However, in practice, the impedance of the wiring in the socket board for electrical connection of the device under test is in the upper limit of about 100 Ω, and it is not possible to increase the number of branches under test, that is, the number of devices under test that can perform the functional test at the same time. there is a problem. On the other hand, if the number of branches is set to 4 or more using such a low impedance signal line, reflection of the signal occurs due to impedance mismatch and the signal waveform is disturbed, so that the measurement accuracy is lowered.
본 발명은 이러한 점을 감안하여 창안된 것이며, 그 목적은 측정 정밀도의 저하를 방지함과 함께 동시에 측정 가능한 피시험 디바이스의 수를 늘릴 수 있는 반도체 시험 장치를 제공하는 것에 있다.SUMMARY OF THE INVENTION The present invention has been made in view of such a point, and an object thereof is to provide a semiconductor test apparatus which can increase the number of devices under test that can be measured while preventing a decrease in measurement accuracy.
상술한 과제를 해결하기 위해, 본 발명의 반도체 시험 장치는 피시험 디바이 스의 핀에, 시험에 제공하는 인가 신호를 입력하는 드라이버와, 드라이버의 출력 단자에 일단이 접속되어 있고, 도중에 설치된 복수의 접속점을 갖는 신호 선로와, 신호 선로의 타단에 접속된 종단 저항을 구비하고, 복수의 접속점의 각각에, 복수의 피시험 디바이스의 각각을 접속하고 있다. 이에 의해, 신호 선로의 임피던스를 높게 하는 일 없이 신호 선로에 복수의 피시험 디바이스를 접속하는 것이 가능해지기 때문에, 신호 선로의 임피던스에 의한 제약이 없어져, 동시에 측정 가능한 피시험 디바이스의 수를 늘릴 수 있다.MEANS TO SOLVE THE PROBLEM In order to solve the above-mentioned subject, the semiconductor test apparatus of this invention is connected with the driver which inputs the application signal provided for a test to the pin of the device under test, and the one end is connected to the output terminal of the driver, A signal line having a connection point and a terminal resistor connected to the other end of the signal line are provided, and each of the plurality of devices under test is connected to each of the plurality of connection points. As a result, it is possible to connect a plurality of devices under test to the signal lines without increasing the impedance of the signal lines, thereby eliminating the restrictions caused by the impedances of the signal lines and increasing the number of devices under test. .
또, 상술한 피시험 디바이스의 기능 시험에 필요한 신호 파형을 생성하는 시험 신호 파형 생성 수단을 한층 더 구비하고, 신호 파형을 받아 드라이버로 인가 신호를 생성하고, 생성한 인가 신호를 신호 선로에 접속된 복수의 피시험 디바이스의 각각에 대해 입력하는 것이 바람직하다. 이에 의해, 수를 늘린 피시험 디바이스에 대해 공통의 인가 신호를 입력하여 동시에 기능 시험을 행하는 것이 가능하게 된다.The apparatus further includes test signal waveform generating means for generating a signal waveform required for the functional test of the device under test, receiving the signal waveform, generating an application signal with a driver, and connecting the generated application signal to a signal line. It is desirable to input for each of the plurality of devices under test. Thereby, it becomes possible to input a common application signal to the device under test which increased the number, and to carry out a functional test simultaneously.
또, 상술한 드라이버의 출력 임피던스, 종단 저항의 임피던스, 신호 선로의 임피던스를 일치시키는 것이 바람직하다. 이에 의해, 드라이버에서 출력되는 신호의 반사에 의한 신호 파형의 혼란을 방지할 수 있고, 측정 정밀도의 저하를 방지할 수가 있다. 예를 들면 드라이버의 출력 임피던스를 50Ω로 하면, 신호 선로의 임피던스도 50Ω로 설정하게 되지만, 이러한 신호 선로는 실현이 용이하고, 동시 측정의 대상이 되는 피시험 디바이스 수의 증가, 측정 정밀도의 저하 방지와 함께 제어의 용이화를 실현할 수 있다.In addition, it is preferable to match the output impedance of the driver described above, the impedance of the termination resistor, and the impedance of the signal line. As a result, disturbance of the signal waveform due to reflection of the signal output from the driver can be prevented, and a decrease in measurement accuracy can be prevented. For example, if the output impedance of the driver is 50 Ω, the impedance of the signal line is also set to 50 Ω. However, such a signal line is easy to realize, and the increase in the number of devices under test and the decrease in measurement accuracy are prevented. In addition, ease of control can be realized.
또, 상술한 드라이버와 종단 저항을 갖는 드라이버 채널이 탑재된 핀 일렉트로닉스와, 핀 일렉트로닉스에 접속되어 드라이버와 종단 저항의 각각에 접속되는 신호 선로의 일부를 형성하는 동축 케이블에 의해 배선이 이루어진 메인보드와 메인보드에 접속되어 복수의 피시험 디바이스가 탑재되는 것과 동시에, 신호 선로의 일부를 형성하는 배선이 이루어진 소켓 보드를 구비하는 것이 바람직하다. 이에 의해, 소켓 보드 내의 배선의 임피던스를 필요 이상으로 높게 하는 일 없이, 많은 피시험 디바이스에 대해 동시에 시험을 행하는 것이 가능하게 된다.In addition, the main board is wired by a pin electronics mounted with the above-described driver and a driver channel having a termination resistor, and a coaxial cable connected to the pin electronics to form part of a signal line connected to each of the driver and the termination resistor; It is preferable to provide a socket board which is connected to the main board and is equipped with a plurality of devices under test, and which has a wiring which forms part of the signal line. This makes it possible to simultaneously test a large number of devices under test without increasing the impedance of the wiring in the socket board more than necessary.
또, 상술한 피시험 디바이스의 DC 시험에 필요한 전압, 전류의 적어도 일방을 생성하는 DC 전원과, DC 전원을 신호 선로에 대해 접속하는 제1의 스위치와, 드라이버와 신호 선로와의 사이에 삽입되어 선로를 개폐하는 제2의 스위치를 한층 더 구비하는 것이 바람직하다. 이에 의해, 같은 신호 선로를 이용하여 복수의 피시험 디바이스에 대해 기능시험과 DC 시험의 양쪽 모두를 선택적으로 행하는 것이 가능하게 된다.Moreover, it is inserted between the DC power supply which produces | generates at least one of the voltage and current required for the DC test of the device under test mentioned above, the 1st switch which connects a DC power supply with respect to a signal line, and a driver and a signal line. It is preferable to further provide the 2nd switch which opens and closes a line. This makes it possible to selectively perform both the function test and the DC test on a plurality of devices under test using the same signal line.
또, 본 발명의 반도체 시험 장치는 피시험 디바이스의 핀에 시험에 제공하는 인가 신호를 입력하는 복수 채널분의 드라이버와, 드라이버의 출력 단자에 일단이 접속되어 있고, 복수의 피시험 디바이스가 대응하는 핀에 순차 직렬 접속되는 접속 경로를 갖는 신호 선로를 구비하고, 복수의 피시험 디바이스 사이를 순차 직렬 접속하는 신호 선로의 배선 길이는 복수 채널의 각각에 있어서 동일한 전반 지연량으로 설정되어 있다. 각 채널의 신호 선로의 배선 길이를 같게 하여 동일한 전반 지연시 간으로 함으로써, 개별의 타이밍 제어가 불필요하게 된다.In the semiconductor test apparatus of the present invention, one end is connected to a driver for a plurality of channels for inputting an application signal to be applied to a pin of a device under test, and an output terminal of the driver. The wiring length of the signal line which has a signal line which has a connection path connected to a pin sequentially in series, and connects in series between a plurality of devices under test is set to the same propagation delay amount in each of a plurality of channels. By making the wiring lengths of the signal lines of the respective channels the same and setting the same propagation delay time, separate timing control is unnecessary.
또, 상술한 드라이버에 접속되는 신호 선로의 타측단에 접속되는 종단 저항을 더욱 구비하는 것이 바람직하다. 이에 의해, 신호의 반사를 억제할 수 있다.Moreover, it is preferable to further provide the termination resistor connected to the other end of the signal line connected to the above-mentioned driver. Thereby, reflection of a signal can be suppressed.
또, 본 발명의 소켓 보드는 상술한 반도체 시험 장치에 구비되어 있고, 복수의 피시험 디바이스를 탑재하고 있어, 복수의 피시험 디바이스가 대응하는 핀을 순차 직렬 접속하는 신호 선로를 구비하고 있다. 이러한 소켓 보드를 이용함으로써, 신호 선로의 임피던스를 높이는 일 없이, 신호 선로에 복수의 피시험 디바이스를 접속하는 것이 가능하게 되고, 동시에 측정 가능한 피시험 디바이스의 수를 늘릴 수 있다.Moreover, the socket board of this invention is provided in the semiconductor test apparatus mentioned above, and is equipped with the some test device, and has the signal line which the several test device carries out the serial connection of the corresponding pin. By using such a socket board, it is possible to connect a plurality of devices under test without increasing the impedance of the signal line, and at the same time, the number of devices under test can be increased.
또, 상술한 복수의 피시험 디바이스의 사이를 순차 직렬 접속하는 신호 선로의 배선 길이에 수반하는 전반 지연량에 대응하고, 각각의 피시험 디바이스의 핀에 인가되는 인가신호에 발생하는 타이밍의 지연에 근거하여, 복수의 피시험 디바이스의 각각의 IO 핀에 접속되는 IO 채널에 대한 지연 타이밍의 조정을 행하는 것이 바람직하다. 이에 의해, 인가 신호의 입력 타이밍의 차에 맞추어 각 피시험 디바이스의 출력 신호를 취입하는 타이밍을 조정할 수가 있다. Moreover, it corresponds to the propagation delay amount accompanying the wiring length of the signal line which sequentially connects a plurality of devices under test in series above, and responds to the delay of the timing which arises in the application signal applied to the pin of each device under test. Based on this, it is preferable to adjust the delay timing for the IO channel connected to each IO pin of the plurality of devices under test. Thereby, the timing which takes in the output signal of each device under test according to the difference of the input timing of an application signal can be adjusted.
또, 상술한 IO 채널에 대한 지연 타이밍의 조정은 IO 채널에 구비된 제2의 드라이버에 대해, 신호 선로의 배선 길이의 차에 수반하는 전반 지연량의 차를 상쇄하는 지연량을 설정함과 함께, IO 채널에 구비된 비교기에 대해, 신호 선로의 배선 길이의 차에 수반하는 전반 지연량의 차를 상쇄하는 지연량을 설정하는 것이 바람직하다. 이에 의해, 각 IO 채널에 구비된 드라이버와 비교기의 양쪽 모두의 타이밍 조정을 실시할 수 있다.The above-described adjustment of the delay timing for the IO channel sets a delay amount for the second driver provided in the IO channel to offset the difference in propagation delay amount accompanying the difference in the wiring length of the signal line. For the comparator provided in the IO channel, it is preferable to set a delay amount that cancels the difference in propagation delay amount accompanying the difference in the wiring length of the signal line. Thereby, timing adjustment of both the driver and the comparator provided in each IO channel can be performed.
본 발명에 의하면, 신호 선로의 임피던스를 높게 하는 일 없이 신호 선로에 복수의 피시험 디바이스를 접속하는 것이 가능해지기 때문에 신호 선로의 임피던스에 의한 제약이 없어지고, 동시에 측정 가능한 피시험 디바이스의 수를 늘릴 수 있다.According to the present invention, it is possible to connect a plurality of devices under test to a signal line without increasing the impedance of the signal line, thereby eliminating the restriction by the impedance of the signal line and increasing the number of devices under test. Can be.
이하, 본 발명을 적용한 일 실시예의 반도체 시험 장치에 대해 상세하게 설명한다. 도 1은 일 실시예의 반도체 시험 장치의 전체 구성을 나타내는 도이다. 이 반도체 시험 장치는 복수의 DUT(피시험 디바이스:200)에 대해 기능 시험이나 DC 시험 등의 각종 시험을 실시하기 위해, 반도체 시험 장치 본체(10) 및 워크스테이션(60)을 포함하여 구성되어 있다. 워크스테이션(60)은 기능 시험 등의 일련의 시험 동작이나 타이밍 캘리브레이션(calibration) 동작의 전체를 제어함과 함께, 유저와의 사이의 인터페이스를 실현한다. DUT(200)로서는 반도체 메모리나 로직 IC 등의 각종 반도체 디바이스를 생각할 수 있다.Hereinafter, the semiconductor test apparatus of an embodiment to which the present invention is applied will be described in detail. 1 is a diagram showing an overall configuration of a semiconductor test apparatus of an embodiment. This semiconductor test apparatus includes the semiconductor test apparatus
반도체 시험 장치 본체(10)는 워크스테이션(60)으로부터 전송되어 오는 소정의 시험 프로그램을 실행함으로써 DUT(200)에 대한 각종 시험을 실시한다. 이 때문에, 반도체 시험 장치 본체(10)는 테스터 제어부(12), 타이밍 발생기(14), 패턴 발생기(16), 데이터 선택기(18), 포맷 제어부(20), 핀 일렉트로닉스(22)를 구비하고 있다. 이들 테스터 제어부(12), 타이밍 발생기(14), 패턴 발생기(16), 데이터 선택기(18), 포맷 제어부(20)가 시험신호 파형 생성 수단에 대응하고 있다.The semiconductor test apparatus
테스터 제어부(12)는 타이밍 발생기(14) 등의 각 구성부와 버스를 통해 접속되어 있고 워크스테이션(60)으로부터 전송된 시험 프로그램을 실행함으로써, 각 구성부에 대해 각종의 시험 동작에 필요한 제어를 실시한다.The
타이밍 발생기(14)는, 시험 동작의 기본 주기를 설정함과 함께, 이 설정한 기본 주기 내에 포함되는 각종 타이밍 엣지를 생성한다. 패턴 발생기(16)는 각종 패턴 데이터를 발생한다. 데이터 선택기(18)는 패턴 발생기(16)로부터 출력되는 각종 패턴인 논리적인 핀 번호를 DUT(200)의 물리적인 핀 번호에 할당하여 대응시킨다. 포맷 제어부(20)는 패턴 발생기(16)에 의해 발생하여 데이터 선택기(18)에 의해 선택된 패턴 데이터와, 타이밍 발생기(14)에 의해 생성된 타이밍 엣지에 근거하여, DUT(200)에 인가하는 파형 제어를 행한다.The
핀 일렉트로닉스(22)는 DUT(200)에 대해 물리적인 인터페이스를 취하기 위한 것이며, 포맷 제어부(20)의 파형 제어에 의해 생성되는 파형 신호(FD)나 스트로브 신호(STB)에 근거하고, 실제로 DUT(200)와의 사이에서 입출력되는 신호를 생성한다. 이 때문에, 핀 일렉트로닉스(22)는 복수의 드라이버 채널(Dch:24)과 복수의 IO 채널(Ioch:26)을 구비하고 있다. 그리고 핀 일렉트로닉스(22)는 전용 테스트 헤드에 수용되어, 장치 본체와는 분리 가능한 구조로 이루어져 있는 것이 통상이다.The
드라이버 채널(24)은 DUT(200)의 드라이버 핀에 입력하는 실제의 시험 파형을 생성한다. 이 때문에, 드라이버 채널(24)은 드라이버(DR)와 이 드라이버(DR)에 입력하는 파형 신호(FD)의 타이밍을 조정하는 가변 지연 소자(VD)를 갖는다. 여기 서, 드라이버 핀이란, 메모리 디바이스의 어드레스 핀이나 각종 컨트롤 핀과 같이 DUT(200)에 시험 파형의 인가만을 행하는 핀이다. 드라이버(DR)는 포맷 제어부(20)로부터 출력되는 파형 신호(FD)를 가변 지연 소자(VD)를 통해 임의의 타이밍으로 지연한 시험 파형을 DUT(200)으로 인가한다. 그리고 가변 지연 소자(VD)는 포맷 제어부(20) 내에 구비하는 구성으로 해도 좋다.
IO 채널(26)은 DUT(200)의 IO 핀에 인가하는 실제의 시험 파형을 생성함과 동시에, IO 핀으로부터 실제로 출력되는 응답 신호를 받아 스트로브 신호(STB)에 동기한 타이밍 판정을 실시한다. 이 때문에, IO 채널(26)은 드라이버(DR) 및 이 드라이버(DR)에 입력하는 파형 신호(FD)의 타이밍을 조정하는 가변 지연 소자(VD)와 비교기(CP) 및 이 비교기(CP)에 입력하는 스트로브 신호(STB)의 타이밍을 조정하는 가변 지연 소자(VD)를 갖는다. 여기서, IO 핀이란 입/출력핀이며, 메모리 디바이스의 데이터 핀과 같이 시험 파형의 인가와 응답 신호의 타이밍 판정을 행하는 핀이다. 비교기(CP)는 포맷 제어부(20)로부터 출력되어 가변 지연 소자(VD)를 통해 입력되는 스트로브 신호(STB)에 근거하는 타이밍으로, 응답 신호의 샘플링을 행하고, 이 샘플링된 신호를 후단의 양부 판정 회로(미도시)에 공급한다.The
또, 반도체 시험 장치 본체(10)에는 소켓 보드(40)와 핀 일렉트로닉스(22)와의 사이를 중개하는 메인보드(30)가 탑재되어 있고 이 메인보드(30) 내의 동축 케이블(32)을 통해 상술한 핀 일렉트로닉스(22)가 소켓보드(40)에 접속되어 있다. 소켓 보드(40)는 복수의 DUT(200)가 IC 소켓(미도시)을 통해 탑재되어 있고 이들 DUT(200)의 드라이버 핀이나 IO 핀을 메인보드(30)에 접속하기 위한 배선이 이루어 져 있다.In addition, the
도 2는 핀 일렉트로닉스(22) 내의 드라이버 채널(24) 및 IO 채널(26)과 복수n(예를 들면 4개)의 DUT(200)와의 접속 상태를 나타내는 도이다. 본 실시예에서는 핀 일렉트로닉스(22) 내의 하나의 드라이버 채널(24)과 4개의 DUT(200)(200-1,200-1, 200-3, 200-4)가 대응하고 있다. 즉, 이 드라이버 채널(24) 내의 드라이버(DR)로부터 출력되는 공통의 신호가 4개의 DUT(200-1 내지 200-4)의 각각의 동일한 드라이버 핀에 입력되어, 4개의 DUT(200-1 내지 200-4)에 대한 기능 시험 등이 동시에 행해진다.FIG. 2 is a diagram showing a connection state between a
구체적으로는 드라이버 채널(24) 내의 드라이버(DR)의 출력 단자는 메인보드 (30) 내의 동축 케이블(32)(32-1), 소켓 보드(40) 내의 배선(C1, C2, C3, C4, C5), 메인보드(30) 내의 동축 케이블(32)(32-2)을 통해, 드라이버 채널(24) 내의 종단 저항(28)에 접속되어 있다. 드라이버 채널(24) 내의 드라이버(DR)의 출력 임피던스는 50Ω으로 설정되어 있다. 또, 메인보드(30) 내의 동축케이블(32-1, 32-2), 소켓 보드(40) 내의 배선(Cl, C2, C3, C4, C5), 드라이버 채널(24) 내의 종단 저항(28)의 각각의 임피던스도 각각 50Ω으로 설정되어 있다. 따라서, 드라이버 채널(24) 내의 드라이버(DR)로부터 출력된 신호는 반사를 일으키는 일 없이 종단 저항(28)까지 전송된다. 그리고 종단 저항(28)은 소켓 보드(40) 또는 메인보드(30)에 구비하도록 해도 좋다.Specifically, the output terminals of the driver DR in the
또한, 소켓 보드(40)에 있어서 배선(C1, C2)의 접속점에 DUT(200-1)의 드라이버 핀이 접속된다. 마찬가지로 배선(C2, C3)의 접속점에 DUT(200-2)의 드라이버 핀이 접속된다. 배선(C3, C4)의 접속점에 DUT(200-3)의 드라이버 핀이 접속된다. 배선(C4, C5)의 접속점에 DUT(200-4)의 드라이버 핀이 접속된다. 이와 같이, 본 실시예에서는 소켓 보드(40) 내의 배선(C1, C2, C3, C4, C5)이 종속 접속(직렬 접속)되어 각각의 배선의 접속점에 복수의 DUT(200-1 내지 200-4)가 접속되어 있다.In the
그리고 DUT(200-1 내지 200-4)의 각각에 포함되는 IO 핀과 핀 일렉트로닉스(22) 내의 각 IO 채널(26)과의 접속은 종래와 같이 행해진다. 즉, DUT(200-1)의 각 IO 핀과 각 IO 채널(26)이 1대1이 되도록 접속되어 있고, 각 IO 핀으로부터 출력되는 신호에 대한 패스/페일의 판정이 따로 따로 행해진다.The connection between the IO pins included in each of the DUTs 200-1 to 200-4 and the
여기서, 도 2에 있어서 지연 시간(DL1 내지 DL4)으로 나타나도록, 각 DUT의 드라이버 핀에 인가되는 파형은 각각 달라진 타이밍으로 인가되게 된다. 한편, 4개의 IO 채널 (26a 내지 26d)의 지연 시간(DL21 내지 DL24)은 동일해진다. 이 경우, 각 DUT마다 IO 채널 (26)측에 구비된 드라이버(DR)의 가변 지연 소자(VD), 및 스트로브 신호(STB)의 가변 지연 소자(VD)에 대해, 오프셋 지연량(DLx)을 부여하는 지연 보정이 필요하다. 즉, IO 채널(26b)의 경우에는 오프셋 지연량(DLx=DL2-DL1)을 부여한다. IO 채널 (26c)의 경우에는 오프셋 지연량(DLx=DL3-DL1)을 부여한다. IO 채널(26d)의 경우에는 오프셋 지연량(DLx=DL4-DL1)을 부여한다. 그리고 오프셋 지연량(DLx)이 최소가 되도록 인접한 복수의 DUT를 배선하는 것이 바람직하다. 또한, 드라이버 채널(24)은 복수 채널 존재하므로, 각 드라이버 채널(24)에 대응하는 지연 시간(DL1 내지 DL4)은 각각 동일해 지도록 소켓 보드(40)에 있어서의 배선 패턴을 설계할 필요가 있다. 또한, 채널 사이의 스큐(skew)가 최소가 되도록 하기 위해, 복수의 IO 채널(26) 및 복수의 드라이버 채널(24)에 대해 타이밍 캘리브레이션을 실시하여, 스큐 조정을 하는 것이 바람직하다.Here, in FIG. 2, the waveforms applied to the driver pins of the respective DUTs are applied at different timings so as to be represented by the delay times DL1 to DL4. On the other hand, the delay times DL21 to DL24 of the four IO channels 26a to 26d become the same. In this case, the offset delay amount DLx is set for the variable delay element VD of the driver DR provided on the
본 실시예의 반도체 시험 장치에서는 드라이버 채널(24) 내의 드라이버(DR)에 동축 케이블(32-1), 배선(C1, C2, C3, C4, C5), 동축 케이블(32-2)로 이루어지는 1가닥의 신호 선로의 일단이 접속되어 있고, 이 신호 선로의 도중의 다른 개소에 4개의 DUT(200-1 내지 200-4)가 접속되어 있다. 동축 케이블(32-1)이나 배선(C1) 등의 임피던스를 맞추는 것과 동시에 이 신호 선로의 선단에 종단 저항(28)을 접속함으로써, 이 신호 선로의 도중 및 선단에서의 신호의 반사를 없앨 수가 있기 때문에, 반사에 의한 신호 파형의 흐트러짐에 기인하는 측정 정밀도의 저하를 방지할 수가 있다. 또, 종래와 같이, DUT(200)의 수를 늘리기 위해 소켓보드(40) 내의 배선(C1) 등의 임피던스를 높게 할 필요도 없기 때문에, 동시에 측정 가능한 DUT(200)의 수를 2이상으로 용이하게 늘릴 수가 있다. 이에 따라, 수백~수천 채널 구비하는 드라이버 채널(24)의 경우에는 큰 폭으로 채널수를 삭감할 수 있으므로, 보다 염가의 반도체 시험 장치를 실현할 수 있다.In the semiconductor test apparatus of this embodiment, one strand comprising a coaxial cable 32-1, wirings C1, C2, C3, C4, C5, and a coaxial cable 32-2 is connected to the driver DR in the
이와 같이, 신호 선로의 임피던스를 높게 하는 일 없이 신호 선로에 복수의 DUT(200)를 접속하는 것이 가능해지기 때문에, 신호 선로의 임피던스에 의한 제약이 없어져, 동시에 측정 가능한 DUT(200)의 수를 늘릴 수가 있다. 또, 수를 늘린 복수의 DUT(200)에 대해서 공통의 인가 신호를 입력해 동시에 기능 시험을 행하는 것이 가능하게 된다.In this way, it is possible to connect the plurality of
또한 본 발명은 상술한 실시예로 한정되는 것은 아니며, 본 발명의 요지의 범위 내에서 여러 가지의 변형실시가 가능하다. 예를 들면, 상술한 실시예에서는 기능 시험을 행하는 때에 드라이버(DR)로부터 출력된 신호를 4개의 DUT(200-1 내지 200-4)에 입력하는 경우의 구성에 대해 설명했지만, 정전압을 인가하거나 정전류를 공급하는 DC 시험에 대해서도 약간의 변경을 행하는 것만으로 거의 같은 구성을 이용할 수 있다.In addition, this invention is not limited to the Example mentioned above, A various deformation | transformation is possible within the scope of the summary of this invention. For example, in the above-described embodiment, the configuration in the case where the signals output from the driver DR are input to the four DUTs 200-1 to 200-4 when the functional test is performed has been described. In the DC test for supplying a constant current, almost the same configuration can be used simply by making a slight change.
도 3은 기능 시험과 DC 시험의 양방 모두에 대응 가능한 드라이버 채널의 변형예를 나타내는 도이다. 도 3에 나타내는 드라이버 채널(24A)은 도 1 및 도 2에 나타낸 드라이버 채널(24)에 대해 스위치(50, 52, 56), DC 전원(54)이 추가된 구성을 가지고 있다. 스위치(50)는 드라이버(DR)의 출력 단자와 메인보드(30) 내의 동축 케이블(32-1)의 일과의 사이에 배치되어 있고, 이들 사이의 접속을 단속한다. 스위치(52)는 종단 저항(28)과 메인보드(30)내의 동축 케이블(32-2)의 일단과의 사이에 배치되어 있고 이들 사이의 접속을 단속한다. 스위치(56)는 DC 전원(54)과 메인보드(30) 내의 동축 케이블(32-1)의 일단과의 사이에 배치되어 있고 이들 사이의 접속을 단속한다. DC 전원(54)은 직류 시험에 필요한 정전압이나 정전류를 생성한다. 스위치(50, 56)가 제1의 스위치에, 스위치(52)가 제2의 스위치에 각각 대응한다.3 is a diagram showing a modification of a driver channel capable of supporting both a functional test and a DC test. The
상술한 드라이버 채널(24A)을 이용하여 기능 시험을 행하는 경우에는, 스위치(50, 52)를 온하고, 스위치(56)를 오프한다. 이러한 스위치 제어를 행함으로써, 도 2에 나타낸 드라이버 채널(24)과 같은 접속 상태가 실현되어 그 후 기능 시험이 실시된다. 그리고 상기의 스위치 제어는 테스터 제어부(12)에 의해 행해진다.In the case of performing a functional test using the
또, DC 시험을 행하는 경우에는 스위치(50, 52)를 오프하고, 스위치(56)를 온한다. 이러한 스위치 제어를 실시함으로써, 동축 케이블(32-1), 배선(C1) 등에 의해 형성되는 신호 선로의 일단에 DC 전원(54)만이 접속되고 이 신호 선로의 일단이 개방된 접속 상태가 실현되고 그 후 DC 시험이 실시된다. 이와 같이, 같은 신호 선로를 이용하여 복수의 DUT(200)에 대해 기능 시험과 DC 시험의 양쪽 모두를 선택적으로 행하는 것이 가능하게 된다. 또한 종단 저항(28)이나 스위치(52)는 소켓 보드(40) 또는 메인보드(30)에 구비하도록 해도 좋다.In the case of performing the DC test, the
또한, 상술한 실시예에서는 종래와 같은 분지와 본 발명을 조합하도록 해도 좋다. 도 4는 분지를 갖는 변형예의 구성을 나타내는 도이다. 도 4에 나타내는 드라이버 채널(24B)은 도 2에 나타낸 드라이버 채널(24)에 대해 종단 저항(28B)이 추가된 구성을 가지고 있다. 또, 메인보드(30B)는 드라이버 채널(24B)과 소켓보드(40B)를 접속하는 동축 케이블(32)(32-3)이 1가닥 추가된 구성을 가지고 있다. 소켓보드(40B)는 도 2에 나타낸 소켓보드(40) 내에 배선(C1~C5)에 의해 구성된 신호 선로를 2계통 구비하고 있고, 게다가 이들 2계통의 신호 선로의 각각의 일단이 메인보드(30B) 내의 동축 케이블(32-1)에 공통으로 접속된 분지구조를 가지고 있다. 동축 케이블(32-1)과 2가닥의 신호 선로와의 접속점(분지점)에 있어서 신호의 반사가 생기지 않도록 하기 위해서, 동축 케이블(32-1)의 임피던스를 50Ω으로 한 때에 2가닥의 신호 선로의 각각의 임피던스가 100Ω으로 설정되어 있다. 따라서, 드라이버 채널(24B) 내의 2개의 종단 저항(28, 28B)의 임피던스도 100Ω으로 설정되어 있다. 이와 같이, 소켓보드(40B) 내의 배선을 분지시키는 방법을 조합함으로 써, 신호의 반사를 일으키게 하는 일 없이 동시에 측정 가능한 DUT(200)의 수를 늘릴 수 있다.In the above-described embodiment, the present invention may be combined with the same branch as in the prior art. It is a figure which shows the structure of the modification which has a branch. The
도 5는 종단 저항을 이용하지 않는 변형 예의 접속 구성을 나타내는 도이며, 도 2에 나타내는 구성에 있어서 종단 저항(28)을 삭제한 접속구성이 나타나 있다. 이 경우에도 드라이버 채널(24)의 출력 단자로부터 원단(遠端)까지의 전송선로의 임피던스는 50Ω이지만, 각 DUT로의 배선(C1 내지 C4)의 접속점에 있어서, 용량 성분이 부여되는 것에 따라, 약간 임피던스의 저하를 일으킨다. 종단 저항(28)을 이용하여 종단하지 않는 경우의 시험 파형의 파형 품질을 허용할 수 있는 DUT를 이용하는 경우에는 도 5에 나타내듯이 종단 저항(28)을 삭제한 접속 구성을 채용해도 좋다.FIG. 5 is a diagram showing a connection configuration of a modification in which no termination resistor is used, and the connection configuration in which the
또, 상술한 실시예에서는 핀 일렉트로닉스(22)에 메인보드(30)를 통해 소켓보드(40)를 접속했지만, 이들 각 보드의 명칭은 반도체 시험 장치의 제조 메이커 등에 따라 차이가 난다. 예를 들면, 핀 일렉트로닉스(22)에 접속되는 메인보드(30)를 퍼포먼스 보드라고 칭하는 경우가 있기도 하고, 메인보드(30)와 소켓보드(40)의 조합을 3개 이상의 보드의 조합으로 실현되는 경우가 있지만, 도 2에 나타낸 것처럼, 1가닥의 신호 선로의 도중에 복수의 DUT(200)를 접속하는 형태이면 본 발명을 적용할 수 있다.In addition, although the
도 1은 일 실시예의 반도체 시험 장치의 전체 구성을 나타내는 도이다.1 is a diagram showing an overall configuration of a semiconductor test apparatus of an embodiment.
도 2는 핀 일렉트로닉스 내의 드라이버 채널 및 IO 채널과 DUT와의 접속 상태를 나타내는 도이다.2 is a diagram illustrating a connection state between a driver channel and an IO channel in the pin electronics and the DUT.
도 3은 기능 시험과 DC 시험의 양쪽 모두에 대응 가능한 드라이버 채널의 변형예를 나타내는 도이다.3 is a diagram showing a modification of a driver channel capable of supporting both a functional test and a DC test.
도 4는 분지를 갖는 변형예의 구성을 나타내는 도이다.It is a figure which shows the structure of the modification which has a branch.
도 5는 종단 저항을 이용하지 않는 변형예의 접속 구성을 나타내는 도이다.5 is a diagram illustrating a connection configuration of a modification in which no termination resistor is used.
*도면 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 반도체 시험 장치 본체 12 : 테스터 제어부10: semiconductor test apparatus main body 12: tester control unit
14 : 타이밍 발생기 16 : 패턴 발생기14: timing generator 16: pattern generator
18 : 데이터 선택기 20 : 포맷 제어부18: data selector 20: format control
22 : 핀 일렉트로닉스 24, 24A, 24B : 드라이버 채널(Dch)22:
26 : IO 채널(IOch) 28, 28B : 종단 저항26:
30 : 메인보드 32 : 동축 케이블30: motherboard 32: coaxial cable
40 : 소켓 보드 60 : 워크스테이션40: socket board 60: workstation
200 : DUT(피시험 디바이스)200: DUT (device under test)
Claims (4)
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005230198 | 2005-08-09 | ||
JPJP-P-2005-230198 | 2005-08-09 | ||
PCT/JP2006/314347 WO2007018020A1 (en) | 2005-08-09 | 2006-07-20 | Semiconductor testing apparatus |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020077028618A Division KR20080014995A (en) | 2005-08-09 | 2006-07-20 | Semiconductor testing apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090061083A KR20090061083A (en) | 2009-06-15 |
KR101088203B1 true KR101088203B1 (en) | 2011-11-30 |
Family
ID=37727209
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020077028618A KR20080014995A (en) | 2005-08-09 | 2006-07-20 | Semiconductor testing apparatus |
KR1020097010892A KR101088203B1 (en) | 2005-08-09 | 2006-07-20 | Semiconductor testing apparatus |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020077028618A KR20080014995A (en) | 2005-08-09 | 2006-07-20 | Semiconductor testing apparatus |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP5038137B2 (en) |
KR (2) | KR20080014995A (en) |
TW (1) | TWI317814B (en) |
WO (1) | WO2007018020A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109591658A (en) * | 2018-10-23 | 2019-04-09 | 大唐恩智浦半导体有限公司 | Cell managing device, method and chip |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7797121B2 (en) * | 2007-06-07 | 2010-09-14 | Advantest Corporation | Test apparatus, and device for calibration |
DE602007013954D1 (en) * | 2007-08-22 | 2011-05-26 | Verigy Pte Ltd Singapore | CHIP TESTING DEVICE AND METHOD FOR PROVIDING TIMING INFORMATION |
JPWO2010001440A1 (en) * | 2008-07-03 | 2011-12-15 | 株式会社アドバンテスト | Test equipment and socket board |
TWI384240B (en) * | 2008-07-15 | 2013-02-01 | Advantest Corp | Test apparatus |
KR101151686B1 (en) * | 2012-02-29 | 2012-06-14 | 주식회사 유니테스트 | Burn-In Tester |
TWI569278B (en) * | 2015-04-28 | 2017-02-01 | 晨星半導體股份有限公司 | Circuit for generating memory test data and method thereof |
KR102440440B1 (en) * | 2020-12-16 | 2022-09-06 | 와이아이케이 주식회사 | Semiconductor device inspection equipment |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0352686U (en) * | 1989-09-29 | 1991-05-22 | ||
JP4263810B2 (en) * | 1998-06-24 | 2009-05-13 | 株式会社アドバンテスト | Semiconductor memory test apparatus and test method |
KR100294021B1 (en) * | 1998-09-08 | 2001-07-12 | 윤종용 | Memory module test device |
JP2000091893A (en) * | 1998-09-14 | 2000-03-31 | Hitachi Ltd | Pulse generating circuit and tester using the same |
JP2000292502A (en) * | 1999-02-03 | 2000-10-20 | Hitachi Electronics Eng Co Ltd | Semiconductor device-testing apparatus and method for testing semiconductor device |
JP2002005999A (en) * | 2000-06-20 | 2002-01-09 | Advantest Corp | Semiconductor testing device |
JP2002040108A (en) * | 2000-07-27 | 2002-02-06 | Advantest Corp | Semiconductor device testing apparatus and method for timing calibration of the same |
JP2002107406A (en) * | 2000-09-29 | 2002-04-10 | Advantest Corp | Semiconductor testing device |
JP2002323539A (en) * | 2001-04-26 | 2002-11-08 | Advantest Corp | Semiconductor testing device and its correcting method |
JP2003043066A (en) * | 2001-07-26 | 2003-02-13 | Hoya Corp | Contact probe member and its production method |
JP4214361B2 (en) * | 2002-04-24 | 2009-01-28 | 横河電機株式会社 | IC test apparatus and output signal timing adjustment method |
-
2006
- 2006-07-20 KR KR1020077028618A patent/KR20080014995A/en not_active Application Discontinuation
- 2006-07-20 KR KR1020097010892A patent/KR101088203B1/en active IP Right Grant
- 2006-07-20 JP JP2007529472A patent/JP5038137B2/en active Active
- 2006-07-20 WO PCT/JP2006/314347 patent/WO2007018020A1/en active Application Filing
- 2006-07-26 TW TW095127295A patent/TWI317814B/en not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109591658A (en) * | 2018-10-23 | 2019-04-09 | 大唐恩智浦半导体有限公司 | Cell managing device, method and chip |
US11150308B2 (en) * | 2018-10-23 | 2021-10-19 | Datang Nxp Semiconductors Co., Ltd. | Battery management device, method and chip |
Also Published As
Publication number | Publication date |
---|---|
TWI317814B (en) | 2009-12-01 |
WO2007018020A1 (en) | 2007-02-15 |
JP5038137B2 (en) | 2012-10-03 |
KR20080014995A (en) | 2008-02-15 |
TW200712521A (en) | 2007-04-01 |
JPWO2007018020A1 (en) | 2009-02-19 |
KR20090061083A (en) | 2009-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101088203B1 (en) | Semiconductor testing apparatus | |
KR100649648B1 (en) | Remote test module for automatic test equipment | |
EP1295139B1 (en) | Arrangement for calibrating timing of an integrated circuit wafer tester and method | |
KR100832172B1 (en) | Skew adjusting method, skew adjusting device, and test instrument | |
KR100548199B1 (en) | Analog/Digital Mixed Signal Semiconductor Device Test apparatus | |
US8149901B2 (en) | Channel switching circuit | |
US6784684B2 (en) | Testing apparatus including testing board having wirings connected to common point and method of testing semiconductor device by composing signals | |
KR20040053749A (en) | Interface circuit coupling semiconductor test apparatus with tested semiconductor device | |
US7514950B2 (en) | Semiconductor device testing apparatus and device interface board | |
CN101484819B (en) | Automatic test device and calibration device and method matching with the automatic test device | |
US7847573B2 (en) | Test apparatus and performance board | |
US7876118B2 (en) | Test equipment | |
US6979996B2 (en) | Apparatus and method for automatic elimination of round-trip delay errors induced by automatic test equipment calibration | |
JP4846134B2 (en) | Test apparatus and calibration method | |
JP4486718B2 (en) | Semiconductor test equipment | |
JPH0829488A (en) | I/o pin electronics circuit | |
TWI396854B (en) | Test device and socket board | |
JP2004020408A (en) | Testing device for semiconductor | |
JP2000266820A (en) | Semiconductor testing apparatus | |
JPH06281704A (en) | Timing calibration device | |
KR20000060341A (en) | Apparatus for debugging in high speed circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A107 | Divisional application of patent | ||
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20141103 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20151023 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20161025 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20171025 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20181025 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20191023 Year of fee payment: 9 |